JP2008021166A

JP2008021166A - ボルテージレギュレータ

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Publication number: JP2008021166A
Application number: JP2006192873A
Authority: JP
Inventors: Takaaki Negoro; 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-07-13
Filing date: 2006-07-13
Publication date: 2008-01-31
Anticipated expiration: 2026-07-13
Also published as: JP4890126B2; US20080012543A1; US7719242B2

Abstract

【課題】簡単な回路で、主電流が流れる入力端子と出力端子との間の抵抗特性を悪化させることなく、電源の逆接続状態による逆電流や、入力電圧と出力電圧の大小関係が逆転した場合の逆電流の発生をそれぞれ防止することができ、製品の縮小化を図ることができるボルテージレギュレータを得る。
【解決手段】入力電圧ＶＤＤと出力電圧ＶＯＵＴの大小関係に応じて、出力トランジスタＭ１のサブストレートゲートを入力端子ＩＮ又は出力端子ＯＵＴに切り替えて接続すると共に出力トランジスタＭ１のゲート電圧の切り替えを行い、更に、出力トランジスタＭ１の動作を制御する回路の電源電圧が、ダイオードＤ１を介して入力端子ＩＮから、又はダイオードＤ２を介して出力端子ＯＵＴから供給されるようにした。
【選択図】図１

Description

本発明は、ボルテージレギュレータに関し、特に、出力側から入力側へ流れる逆電流を防止すると共に直流電源の極性を逆にして接続された逆接続時に回路を保護する保護機能を有するボルテージレギュレータに関する。

従来、ＣＭＯＳトランジスタで回路が構成されているボルテージレギュレータでは、直流電源の極性を逆にして接続されたときや出力電圧が入力電圧よりも大きいとき等における出力側から入力側へ流れる逆電流によって、ＭＯＳトランジスタにおけるＰＮ接合に大きな順方向電流が流れ、回路に不具合が発生する場合があった。このため、従来は、図５で示すように、入力端子ＩＮと出力トランジスタＭ１０１との間に、ＰＭＯＳトランジスタＭ１０２を配置し、出力電圧ＯＵＴが入力電圧ＩＮよりも大きいときや、直流電源の極性を逆にして接続されたときに、ＰＭＯＳトランジスタＭ１０２をオフさせて遮断状態にすることにより、回路の不具合発生を防止していた。

なお、本発明とは異なるが、バッテリが逆接続された場合に半導体のスイッチングデバイスへの損傷を防止するバッテリ逆接続保護回路があった（例えば、特許文献１参照。）。また、スイッチングトランジスタのサブストレートゲートにおける接続の切り替えを行う切替スイッチを設けて、降圧型スイッチングレギュレータのスイッチング素子にＰＭＯＳトランジスタを使用した場合においても、逆流防止用のダイオードを使用することなく電流の逆流を防止することができるスイッチングレギュレータがあった（例えば、特許文献２参照。）。
特開２００５−１３７１９０号公報特開２００６−３４０３３号公報

しかし、図５の場合、ボルテージレギュレータの性能の１つである出力電流を多くするために、出力トランジスタＭ１０１のトランジスタサイズを大きくすると、入力端子側のＰＭＯＳトランジスタＭ１０２に出力トランジスタＭ１０１よりも電流駆動能力のあるものを使用しなくてはならず、製品の縮小化を図るには不利になるという問題があった。また、ＰＭＯＳトランジスタＭ１０２が出力トランジスタＭ１０１に直列に配置されるため、動作時の抵抗値が大きくなるという問題があった。

本発明は、このような問題を解決するためになされたものであり、簡単な回路で、主電流が流れる入力端子と出力端子との間の抵抗特性を悪化させることなく、電源の逆接続状態による逆電流や、入力電圧と出力電圧の大小関係が逆転した場合の逆電流の発生をそれぞれ防止することができ、製品の縮小化を図ることができるボルテージレギュレータを得ることを目的とする。

この発明に係るボルテージレギュレータは、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力するボルテージレギュレータにおいて、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する、ＭＯＳトランジスタからなる出力トランジスタと、
前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部と、
前記入力端子の電圧と前記出力端子の電圧との大小関係に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続すると共に、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続する切替回路部と、
前記入力端子から前記制御回路部及び該切替回路部に電流が流れるように、前記入力端子と、制御回路部及び切替回路部に電源供給される電源端との間に接続された第１整流素子と、
前記出力端子から前記制御回路部及び切替回路部に電流が流れるように、前記出力端子と、制御回路部及び切替回路部に電源供給される電源端との間に接続された第２整流素子と、
を備えるものである。

この場合、前記切替回路部は、前記出力端子の電圧が前記入力端子の電圧よりも大きくなると、前記出力トランジスタのサブストレートゲート及びゲートをそれぞれ前記出力端子に接続するようにした。

また、前記切替回路部は、前記出力端子の電圧が前記入力端子の電圧よりも小さくなると、前記出力トランジスタのサブストレートゲートを前記入力端子に接続すると共に、前記出力トランジスタのゲートを前記制御回路部の出力端に接続するようにした。

具体的には、前記切替回路部は、
前記電源端の電圧と前記出力端子の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較回路部の出力信号に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続する接続切替回路部と、
前記電圧比較回路部の出力信号に応じて、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続するゲート電圧切替回路部と、
を備えるようにした。

また、前記接続切替回路部は、
入力された制御信号に応じて、前記出力トランジスタのサブストレートゲートを前記出力端子に接続する第１スイッチと、
入力された制御信号に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子に接続する第２スイッチと、
前記電圧比較回路部の出力信号に応じて、前記第１スイッチ及び第２スイッチの動作制御を行う切替制御回路と、
を備えるようにした。

また、前記出力トランジスタ、第１スイッチ及び第２スイッチは、それぞれＰＭＯＳトランジスタからなり、該第１スイッチ及び第２スイッチの各ＰＭＯＳトランジスタは、サブストレートゲートが前記出力トランジスタのサブストレートゲートにそれぞれ接続されるようにした。

また、前記出力トランジスタ、第１スイッチ及び第２スイッチは、それぞれＰＭＯＳトランジスタからなり、該第１スイッチ及び第２スイッチの各ＰＭＯＳトランジスタは、サブストレートゲートが前記電源端にそれぞれ接続されるようにしてもよい。

一方、前記切替回路部は、
前記電源端の電圧と前記出力端子の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
前記入力端子と前記出力端子との電圧差に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続する接続切替回路部と、
前記電圧比較回路部の出力信号に応じて、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続するゲート電圧切替回路部と、
を備えるようにしてもよい。

この場合、前記接続切替回路部は、
前記入力端子と前記出力トランジスタのサブストレートゲートとの間に接続され、ゲートが前記出力端子に接続された第１ＭＯＳトランジスタと、
前記出力端子と前記出力トランジスタのサブストレートゲートとの間に接続され、ゲートが前記入力端子に接続された第２ＭＯＳトランジスタと、
を備えるようにした。

また、前記出力トランジスタ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、サブストレートゲートが前記出力トランジスタのサブストレートゲートにそれぞれ接続されるようにした。

また、前記出力トランジスタ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、サブストレートゲートが前記電源端にそれぞれ接続されるようにした。

具体的には、前記第１整流素子及び第２整流素子は、それぞれダイオードである。

また具体的には、前記第１整流素子は、サブストレートゲートがソースに接続されると共にドレインが前記入力端子に接続され、前記切替回路部から入力される、前記入力端子の電圧と前記出力端子の電圧との大小関係を示した信号に応じてスイッチングするＰＭＯＳトランジスタであり、前記第２整流素子は、サブストレートゲートがソースに接続されると共にドレインが前記出力端子に接続され、前記制御回路部から出力された前記出力トランジスタの動作制御を行う制御信号がゲートに入力されたＰＭＯＳトランジスタである。

また、前記出力トランジスタ、制御回路部、第１整流素子、第２整流素子及び切替回路部は、１つのＩＣに集積されるようにしてもよい。

本発明のボルテージレギュレータによれば、入力電圧と出力電圧の大小関係に応じて、出力トランジスタのサブストレートゲートを入力端子又は出力端子に切り替えて接続すると共に出力トランジスタのゲート電圧の切り替えを行い、更に、出力トランジスタの動作を制御する回路の電源電圧が、整流素子を介して入力端子から、又は整流素子を介して出力端子から供給されるようにした。このことから、簡単な回路で、主電流が流れる入力端子と出力端子との間の抵抗特性を悪化させることなく、電源の逆接続状態による逆電流や、入力電圧と出力電圧の大小関係が逆転した場合の逆電流の発生をそれぞれ防止することができ、製品の簡略化を図ることができる。

また、第１整流素子及び第２整流素子に、ＰＭＯＳトランジスタを使用し、通常は該ＰＭＯＳトランジスタをオンさせて導通状態にすることにより、第１整流素子及び第２整流素子による電圧降下がなくなり、ボルテージレギュレータの入出力電圧差を小さくすることができる。
また、接続切替回路部を、２つのＭＯＳトランジスタで構成するようにしたことから、回路の簡略化を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるボルテージレギュレータの回路例を示した図である。
図１において、ボルテージレギュレータ１は、入力端子ＩＮに入力された入力電圧ＶＤＤから所定の定電圧を生成して出力端子ＯＵＴから出力電圧ＶＯＵＴとして出力する降圧型のシリーズレギュレータをなしている。入力電圧ＶＤＤは、直流電源から入力された電源電圧をなしている。

ボルテージレギュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路２と、差動増幅回路３と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、出力トランジスタＭ１のサブストレートゲート（バックゲートとも言う）の接続を切り替えるためのＰＭＯＳトランジスタＭ２，Ｍ３と、出力電圧ＶＯＵＴが入力電圧ＶＤＤよりも大きくなったことを検出するためのコンパレータ４とを備えている。更に、ボルテージレギュレータ１は、コンパレータ４の出力信号Ｓｃに応じてＰＭＯＳトランジスタＭ２及びＭ３の動作制御を行う接続切替回路５と、コンパレータ４の出力信号Ｓｃに応じて出力トランジスタＭ１のゲート電圧の切り替えを行うゲート電圧切替回路６と、ダイオードＤ１，Ｄ２と、静電保護素子７とを備えている。

なお、基準電圧発生回路２、差動増幅回路３及び抵抗Ｒ１，Ｒ２は制御回路部をなし、コンパレータ４、接続切替回路５及びゲート電圧切替回路６は切替回路部をなす。また、コンパレータ４は電圧比較回路部を、接続切替回路５及びＰＭＯＳトランジスタＭ２，Ｍ３は接続切替回路部を、ゲート電圧切替回路６はゲート電圧切替回路部をそれぞれなす。また、ダイオードＤ１は第１整流素子を、ダイオードＤ２は第２整流素子をそれぞれなし、ＰＭＯＳトランジスタＭ２は第１スイッチを、ＰＭＯＳトランジスタＭ３は第２スイッチを、接続切替回路５は切替制御回路をそれぞれなす。また、ボルテージレギュレータ１は１つのＩＣに集積されるようにしてもよい。

入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１が接続され、出力トランジスタＭ１のゲートにはゲート電圧切替回路６からゲート電圧が入力されている。また、入力端子ＩＮと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭ２及びＭ３が直列に接続され、ＰＭＯＳトランジスタＭ２とＭ３との接続部は、出力トランジスタＭ１、ＰＭＯＳトランジスタＭ２及びＭ３の各サブストレートゲートにそれぞれ接続されている。ＰＭＯＳトランジスタＭ２及びＭ３の各ゲートには、接続切替回路５からそれぞれゲート電圧が入力されている。
また、ダイオードＤ１のアノードは入力端子ＩＮに接続され、ダイオードＤ１のカソードはダイオードＤ２のカソードに接続され、ダイオードＤ２のアノードは出力端子ＯＵＴに接続されている。

出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続され、抵抗Ｒ１とＲ２との接続部からは、出力電圧ＶＯＵＴを分圧した分圧電圧ＶＦＢが出力される。差動増幅回路３において、非反転入力端には分圧電圧ＶＦＢが、反転入力端には基準電圧ＶＲＥＦがそれぞれ入力され、出力端はゲート電圧切替回路６に接続され、ゲート電圧切替回路６には出力電圧ＶＯＵＴが入力されている。また、コンパレータ４において、非反転入力端にはダイオードＤ１とダイオードＤ２との接続部の電圧ＶＤＤ１が入力され、反転入力端には出力電圧ＶＯＵＴが入力されている。静電保護素子７は電圧ＶＤＤ１と接地電圧との間に接続され、基準電圧発生回路２、差動増幅回路３及びコンパレータ４、更に場合によっては接続切替回路５及びゲート電圧切替回路６は、それぞれ電圧ＶＤＤ１を電源にして作動する。なお、電圧ＶＤＤ１は電源端の電圧をなす。

このような構成において、入力電圧ＶＤＤが出力電圧ＶＯＵＴよりも大きい通常状態では、コンパレータ４の出力信号はハイレベルになり、接続切替回路５は、ＰＭＯＳトランジスタＭ２をオンさせて導通状態にすると共に、ＰＭＯＳトランジスタＭ３をオフさせて遮断状態にする。同時に、ゲート電圧切替回路６は、差動増幅回路３からの出力信号を出力トランジスタＭ１のゲートに出力する。
このような状態では、差動増幅回路３は、分圧電圧ＶＦＢが基準電圧ＶＲＥＦになるように出力トランジスタＭ１の動作制御を行って、出力トランジスタＭ１から出力される電流の制御を行う。

ここで、出力電圧ＶＯＵＴが入力電圧ＶＤＤよりも大きくなった場合の動作について説明する。
この状態では、電圧ＶＤＤ１は、出力端子ＯＵＴの電圧からダイオードＤ２の順方向電圧だけ低下させた電圧になる。コンパレータ４の出力信号はローレベルになり、接続切替回路５が、ＰＭＯＳトランジスタＭ２をオフさせてＰＭＯＳトランジスタＭ３をオンさせると共に、ゲート電圧切替回路６が出力トランジスタＭ１のゲートを出力端子ＯＵＴに接続する。このため、出力トランジスタＭ１はオフして遮断状態になると共に出力トランジスタＭ１のサブストレートゲートは出力端子ＯＵＴに接続されることから、出力端子ＯＵＴから入力端子ＩＮに電流が流れる逆電流の発生を防止することができる。

次に、極性が反転して電源供給される逆接続状態になった場合、入力電圧ＶＤＤが接地電圧になり、接地電圧が入力電圧ＶＤＤになる。
この状態で、出力端子ＯＵＴに印加される電圧が入力電圧ＶＤＤにダイオードＤ２の順方向電圧を加えた電圧以下の場合は、ダイオードＤ１が逆方向特性となり、図１の接地側から入力端子ＩＮへ電流が流れることはなく、基準電圧発生回路２、差動増幅回路３及びコンパレータ４はそれぞれ動作を停止する。ここで、コンパレータ４は、出力段が定電流インバータを構成しており、動作を停止しても出力端からローレベルの信号が出力されるようになっている。このため、接続切替回路５及びゲート電圧切替回路６は、出力電圧ＶＯＵＴが入力電圧ＶＤＤよりも大きい場合の動作を行い、接続切替回路５が、ＰＭＯＳトランジスタＭ２をオフさせてＰＭＯＳトランジスタＭ３をオンさせると共に、ゲート電圧切替回路６が出力トランジスタＭ１のゲートを出力端子ＯＵＴに接続する。このため、出力トランジスタＭ１はオフして遮断状態になる。

また、逆接続状態になったときに、出力端子ＯＵＴに印加される電圧が入力電圧ＶＤＤにダイオードＤ２の順方向電圧を加えた電圧よりも大きい場合は、電圧ＶＤＤ１は、出力端子ＯＵＴの電圧からダイオードＤ２の順方向電圧だけ低下させた電圧になる。このときの電圧ＶＤＤ１と入力電圧ＶＤＤとの電圧差が、基準電圧発生回路２、差動増幅回路３及びコンパレータ４をそれぞれ作動させるだけの値であれば、基準電圧発生回路２、差動増幅回路３及びコンパレータ４は正常に作動する。しかし、このとき、出力端子ＯＵＴの電圧が入力端子ＩＮの電圧よりも大きい状態にあり、コンパレータ４からローレベルの信号が出力される。

このため、接続切替回路５が、ＰＭＯＳトランジスタＭ２をオフさせてＰＭＯＳトランジスタＭ３をオンさせると共に、ゲート電圧切替回路６が出力トランジスタＭ１のゲートを出力端子ＯＵＴに接続し、出力トランジスタＭ１はオフして遮断状態になる。この場合、結果的には、基準電圧発生回路２、差動増幅回路３及びコンパレータ４内を出力電圧ＶＯＵＴから入力電圧ＶＤＤに電流が流れることになるが、該電流は微少であるため問題になることはない。なお、ダイオードＤ１及びＤ２は、基準電圧発生回路２、差動増幅回路３及びコンパレータ４等に流れる電流で発生する電圧降下を小さくする程度のサイズでよいため、大電流を流す出力トランジスタＭ１と比較して明らかに小さいものにすることができる。

図２は、図１の接続切替回路５及びゲート電圧切替回路６の回路例を示した図である。
図２において、接続切替回路５は、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２及び電流源１１からなるインバータで構成され、ゲート電圧切替回路６は、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４，Ｍ１５で構成されている。
接続切替回路５において、出力端子ＯＵＴと接地電圧との間には、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２及び定電流源１１が直列に接続されており、ＮＭＯＳトランジスタＭ１１及びＭ１２の各ゲートにはコンパレータ４の出力信号Ｓｃがそれぞれ入力されている。また、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続部は、ＰＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタＭ３のゲートにはコンパレータ４の出力信号Ｓｃが入力されている。

次に、ゲート電圧切替回路６において、出力トランジスタＭ１のゲートと差動増幅回路３の出力端との間には、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４がそれぞれ接続され、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４はアナログスイッチをなしている。ＮＭＯＳトランジスタＭ１３のゲートにはコンパレータ４の出力信号Ｓｃが入力され、ＰＭＯＳトランジスタＭ１４のゲートは、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２との接続部に接続されている。また、出力トランジスタＭ１のゲートと出力端子ＯＵＴとの間にはＰＭＯＳトランジスタＭ１５が接続され、ＰＭＯＳトランジスタＭ１５のゲートには、コンパレータ４の出力信号Ｓｃが入力されている。ＰＭＯＳトランジスタＭ１４及びＭ１５の各サブストレートゲートは、ＰＭＯＳトランジスタＭ２とＭ３との接続部にそれぞれ接続されている。

このような構成において、まず最初に、正常な極性で電源供給されている場合について説明する。
通常動作時は、出力電圧ＶＯＵＴが電圧ＶＤＤ１よりも小さいことから、コンパレータ４の出力信号Ｓｃはハイレベルであり、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４がそれぞれオンして導通状態になり、ＰＭＯＳトランジスタＭ１５はオフして遮断状態になる。このため、出力トランジスタＭ１のゲートには差動増幅回路３の出力信号が入力される。また、ＰＭＯＳトランジスタＭ１１がオフして遮断状態になると共にＮＭＯＳトランジスタＭ１２がオンして導通状態になることから、ＰＭＯＳトランジスタＭ２がオンして導通状態になると共にＰＭＯＳトランジスタＭ３がオフして遮断状態になる。このため、出力トランジスタＭ１のサブストレートゲートは、入力電圧ＶＤＤに接続される。

次に、出力電圧ＶＯＵＴが入力電圧ＶＤＤよりも大きくなると、コンパレータ４の出力信号Ｓｃがローレベルになる。このため、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４がそれぞれオフして遮断状態になると共にＰＭＯＳトランジスタＭ１５がオンして導通状態になり、出力トランジスタＭ１のゲートは出力電圧ＶＯＵＴに接続される。また、ＰＭＯＳトランジスタＭ２がオフして遮断状態になると共にＰＭＯＳトランジスタＭ３がオンして導通状態になり、出力トランジスタＭ１のサブストレートゲートは出力電圧ＶＯＵＴに接続される。

次に、極性が反転して電源供給される逆接続状態になった場合について説明する。
逆接続状態で、出力端子ＯＵＴに印加される電圧が入力電圧ＶＤＤにダイオードＤ２の順方向電圧を加えた電圧以下の場合は、前述したように、ダイオードＤ１が逆方向特性となり、図１の接地側から入力端子ＩＮへ電流が流れることはなく、基準電圧発生回路２、差動増幅回路３及びコンパレータ４はそれぞれ動作を停止する。コンパレータ４がローレベルの信号を出力することから、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４がそれぞれオフして遮断状態になると共にＰＭＯＳトランジスタＭ１５がオンして導通状態になり、出力トランジスタＭ１のゲートは出力電圧ＶＯＵＴに接続される。また、ＰＭＯＳトランジスタＭ２がオフして遮断状態になると共にＰＭＯＳトランジスタＭ３がオンして導通状態になり、出力トランジスタＭ１のサブストレートゲートは出力電圧ＶＯＵＴに接続される。

一方、逆接続状態で、出力端子ＯＵＴに印加される電圧が入力電圧ＶＤＤにダイオードＤ２の順方向電圧を加えた電圧よりも大きい場合は、電圧ＶＤＤ１は、出力端子ＯＵＴの電圧からダイオードＤ２の順方向電圧だけ低下させた電圧になる。このときの電圧ＶＤＤ１と入力電圧ＶＤＤとの電圧差が、基準電圧発生回路２、差動増幅回路３及びコンパレータ４をそれぞれ作動させるだけの値であれば、基準電圧発生回路２、差動増幅回路３及びコンパレータ４は正常に作動する。しかし、このとき、出力端子ＯＵＴの電圧が入力端子ＩＮの電圧よりも大きい状態にあり、コンパレータ４からローレベルの信号が出力される。

このため、ＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４がそれぞれオフして遮断状態になると共にＰＭＯＳトランジスタＭ１５がオンして導通状態になり、出力トランジスタＭ１のゲートは出力電圧ＶＯＵＴに接続される。また、ＰＭＯＳトランジスタＭ２がオフして遮断状態になると共にＰＭＯＳトランジスタＭ３がオンして導通状態になり、出力トランジスタＭ１のサブストレートゲートは出力電圧ＶＯＵＴに接続される。なお、図３では、ＰＭＯＳトランジスタＭ２１が第１整流素子を、ＰＭＯＳトランジスタＭ２３が第２整流素子をそれぞれなし、コンパレータ４、接続切替回路５、ゲート電圧切替回路６、ＰＭＯＳトランジスタＭ２，Ｍ３，Ｍ２２及び定電流源２１が切替回路部をなす。

ここで、図１のダイオードＤ１及びＤ２をトランジスタで形成するようにしてもよく、このようにした場合、図１は、図３のようになる。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１のダイオードＤ１の代わりにＰＭＯＳトランジスタＭ２１，Ｍ２２及び定電流源２１を使用し、図１のダイオードＤ２の代わりにＰＭＯＳトランジスタＭ２３を使用したことにある。
図３において、ボルテージレギュレータ１は、基準電圧発生回路２と、差動増幅回路３と、出力トランジスタＭ１と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、ＰＭＯＳトランジスタＭ２，Ｍ３，Ｍ２１〜Ｍ２３と、コンパレータ４と、接続切替回路５と、ゲート電圧切替回路６と、静電保護素子７と、定電流源２１とを備えている。

入力端子ＩＮと出力端子ＯＵＴとの間に、ＰＭＯＳトランジスタＭ２１及びＭ２３が直列に接続され、ＰＭＯＳトランジスタＭ２１とＭ２３との接続部の電圧が電圧ＶＤＤ１になる。ＰＭＯＳトランジスタＭ２１及びＭ２２の各サブストレートゲートは電圧ＶＤＤ１にそれぞれ接続され、ＰＭＯＳトランジスタＭ２１のゲートと接地電圧との間には定電流源２１が接続されると共に、ＰＭＯＳトランジスタＭ２３のゲートは差動増幅回路４の出力端に接続されている。また、電圧ＶＤＤ１とＰＭＯＳトランジスタＭ２１のゲートとの間にはＰＭＯＳトランジスタＭ２２が接続され、ＰＭＯＳトランジスタＭ２２において、ゲートはコンパレータ４の出力端に、サブストレートゲートは電圧ＶＤＤ１にそれぞれ接続されている。

このような構成において、入力端子ＩＮの逆極性接続や、入力電圧ＶＤＤと出力電圧ＶＯＵＴとの大小関係の逆転による逆電流の防止方法は、ソースとサブストレートゲートとの間、ドレインとサブストレートゲートとの間でそれぞれ形成される寄生ダイオードによって電流を遮断するのは図１の場合と同じである。ただし、図３では、ＰＭＯＳトランジスタＭ２１及びＭ２３の各ゲート電圧を制御するようにしたことから、図１のようにダイオードを使用した場合と異なり、ダイオードによる電圧降下を回避することができ、出力トランジスタＭ１のＰＮ接合の順方向特性やしきい値電圧よりも低い順方向特性をもつダイオードを使用しなければならないというような制限はなくなる。このため、ボルテージレギュレータの性能の１つである入出力電圧差を改善することができる。なお、ＰＭＯＳトランジスタＭ２１及びＭ２３は、基準電圧発生回路２、差動増幅回路３及びコンパレータ４等に流れる電流で発生する電圧降下を小さくする程度のサイズでよいため、大電流を流す出力トランジスタＭ１と比較して明らかに小さいものにすることができる。

また、電圧切替回路５を省略して、ＰＭＯＳトランジスタＭ２のゲートを出力端子ＯＵＴに接続すると共にＰＭＯＳトランジスタＭ３のゲートを入力端子ＩＮに接続するようにしてもよく、このようにした場合、図３は図４のようになる。なお、図４では、図３の場合を例にして示しているが、図１の場合もＰＭＯＳトランジスタＭ２及びＭ３の各ゲートの接続は図４と同様であるので省略する。図４のようにしても、図３のときと同様の効果を得ることができる。
なお、前記説明では、ＰＭＯＳトランジスタＭ２及びＭ３の各サブストレートゲートは、出力トランジスタＭ１のサブストレートゲートにそれぞれ接続するようにしたが、電圧ＶＤＤ１にそれぞれ接続するようにしてもよい。

このように、本第１の実施の形態におけるボルテージレギュレータは、入力電圧ＶＤＤと出力電圧ＶＯＵＴの大小関係に応じて、出力トランジスタＭ１のサブストレートゲートを入力端子ＩＮ又は出力端子ＯＵＴに切り替えて接続すると共に出力トランジスタＭ１のゲート電圧の切り替えを行い、更に、出力トランジスタＭ１の動作を制御する回路の電源電圧が、整流素子を介して入力端子から、又は整流素子を介して出力端子から供給されるようにした。このことから、簡単な回路で、主電流が流れる入力端子と出力端子との間の抵抗特性を悪化させることなく、電源の逆接続状態による逆電流や、入力電圧ＶＤＤと出力電圧ＶＯＵＴの大小関係が逆転した場合の逆電流の発生をそれぞれ防止することができ、製品の縮小化を図ることができる。

本発明の第１の実施の形態におけるボルテージレギュレータの回路例を示した図である。図１の接続切替回路５及びゲート電圧切替回路６の回路例を示した図である。本発明の第１の実施の形態におけるボルテージレギュレータの他の回路例を示した図である。本発明の第１の実施の形態におけるボルテージレギュレータの他の回路例を示した図である。従来のボルテージレギュレータの構成例を示した図である。

符号の説明

１ボルテージレギュレータ
２基準電圧発生回路
３差動増幅回路
４コンパレータ
５接続切替回路
６ゲート電圧切替回路
２１定電流源
Ｍ１出力トランジスタ
Ｍ２，Ｍ３，Ｍ２１〜Ｍ２３ＰＭＯＳトランジスタ
Ｄ１，Ｄ２ダイオード
Ｒ１，Ｒ２抵抗

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力するボルテージレギュレータにおいて、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する、ＭＯＳトランジスタからなる出力トランジスタと、
前記出力端子から出力される出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う制御回路部と、
前記入力端子の電圧と前記出力端子の電圧との大小関係に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続すると共に、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続する切替回路部と、
前記入力端子から前記制御回路部及び該切替回路部に電流が流れるように、前記入力端子と、制御回路部及び切替回路部に電源供給される電源端との間に接続された第１整流素子と、
前記出力端子から前記制御回路部及び切替回路部に電流が流れるように、前記出力端子と、制御回路部及び切替回路部に電源供給される電源端との間に接続された第２整流素子と、
を備えることを特徴とするボルテージレギュレータ。
前記切替回路部は、前記出力端子の電圧が前記入力端子の電圧よりも大きくなると、前記出力トランジスタのサブストレートゲート及びゲートをそれぞれ前記出力端子に接続することを特徴とする請求項１記載のボルテージレギュレータ。
前記切替回路部は、前記出力端子の電圧が前記入力端子の電圧よりも小さくなると、前記出力トランジスタのサブストレートゲートを前記入力端子に接続すると共に、前記出力トランジスタのゲートを前記制御回路部の出力端に接続することを特徴とする請求項１又は２記載のボルテージレギュレータ。
前記切替回路部は、
前記電源端の電圧と前記出力端子の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
該電圧比較回路部の出力信号に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続する接続切替回路部と、
前記電圧比較回路部の出力信号に応じて、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続するゲート電圧切替回路部と、
を備えることを特徴とする請求項１、２又は３記載のボルテージレギュレータ。
前記接続切替回路部は、
入力された制御信号に応じて、前記出力トランジスタのサブストレートゲートを前記出力端子に接続する第１スイッチと、
入力された制御信号に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子に接続する第２スイッチと、
前記電圧比較回路部の出力信号に応じて、前記第１スイッチ及び第２スイッチの動作制御を行う切替制御回路と、
を備えることを特徴とする請求項４記載のボルテージレギュレータ。
前記出力トランジスタ、第１スイッチ及び第２スイッチは、それぞれＰＭＯＳトランジスタからなり、該第１スイッチ及び第２スイッチの各ＰＭＯＳトランジスタは、サブストレートゲートが前記出力トランジスタのサブストレートゲートにそれぞれ接続されることを特徴とする請求項５記載のボルテージレギュレータ。
前記出力トランジスタ、第１スイッチ及び第２スイッチは、それぞれＰＭＯＳトランジスタからなり、該第１スイッチ及び第２スイッチの各ＰＭＯＳトランジスタは、サブストレートゲートが前記電源端にそれぞれ接続されることを特徴とする請求項５記載のボルテージレギュレータ。
前記切替回路部は、
前記電源端の電圧と前記出力端子の電圧との電圧比較を行い、該比較結果を示す信号を生成して出力する電圧比較回路部と、
前記入力端子と前記出力端子との電圧差に応じて、前記出力トランジスタのサブストレートゲートを前記入力端子又は前記出力端子のいずれか一方に接続する接続切替回路部と、
前記電圧比較回路部の出力信号に応じて、前記出力トランジスタのゲートを前記制御回路部の出力端又は前記出力端子のいずれか一方に接続するゲート電圧切替回路部と、
を備えることを特徴とする請求項１、２又は３記載のボルテージレギュレータ。
前記接続切替回路部は、
前記入力端子と前記出力トランジスタのサブストレートゲートとの間に接続され、ゲートが前記出力端子に接続された第１ＭＯＳトランジスタと、
前記出力端子と前記出力トランジスタのサブストレートゲートとの間に接続され、ゲートが前記入力端子に接続された第２ＭＯＳトランジスタと、
を備えることを特徴とする請求項８記載のボルテージレギュレータ。
前記出力トランジスタ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、サブストレートゲートが前記出力トランジスタのサブストレートゲートにそれぞれ接続されることを特徴とする請求項９記載のボルテージレギュレータ。
前記出力トランジスタ、第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、該第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、サブストレートゲートが前記電源端にそれぞれ接続されることを特徴とする請求項９記載のボルテージレギュレータ。
前記第１整流素子及び第２整流素子は、それぞれダイオードであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載のボルテージレギュレータ。
前記第１整流素子は、サブストレートゲートがソースに接続されると共にドレインが前記入力端子に接続され、前記切替回路部から入力される、前記入力端子の電圧と前記出力端子の電圧との大小関係を示した信号に応じてスイッチングするＰＭＯＳトランジスタであり、前記第２整流素子は、サブストレートゲートがソースに接続されると共にドレインが前記出力端子に接続され、前記制御回路部から出力された前記出力トランジスタの動作制御を行う制御信号がゲートに入力されたＰＭＯＳトランジスタであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載のボルテージレギュレータ。
前記出力トランジスタ、制御回路部、第１整流素子、第２整流素子及び切替回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２又は１３記載のボルテージレギュレータ。