JP2007081009A - 駆動回路およびデータ線ドライバ - Google Patents
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Abstract
【解決手段】端子間の分離領域115に0V以上の電位に固定されるN型拡散層116を設け、トランジスタのドレインをN型ウェル上の高濃度N型拡散層と同電位の高濃度P型拡散層113で形成する。これにより寄生バイポーラトランジスタのコレクタ電流を削減することができるので、通常のCMOSプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することができる
【選択図】図1
Description
Oxide Insulated)プロセスを用いる構成として対策していた。
より、前記トランジスタの破壊に対する耐性を向上することを特徴とする
請求項2記載の駆動回路は、共通のP型ウェル上に形成される複数のトランジスタより成る駆動回路であって、前記トランジスタの分離領域にN型ウェル上に形成される高濃度N型拡散層を有し、前記高濃度N型拡散層に前記P型ウェルの電位以上の固定電位を供給する固定電位供給端子を有し、隣接するトランジスタ間に形成される寄生NPNバイポーラトランジスタのコレクタ電流を抑制することを特徴とすることにより、前記トランジスタの破壊に対する耐性を向上することを特徴とする。
本発明の実施の形態1における駆動回路を図1、図2を用いて説明する。
本発明の実施の形態2における駆動回路を図5、図6を用いて説明する。図5は実施の形態2におけるPDPを駆動する駆動回路の断面構造概略図である。図6は実施の形態2におけるPDPを駆動する駆動回路の等価回路図である。
102 NPN寄生バイポーラトランジスタ
103 駆動電源端子
104 出力端子(OUTn)
105 出力端子(OUTn+1)
106 出力端子OUTnに繋がる高濃度N型拡散層
107 隣接トランジスタ間の分離領域に形成された高濃度P型拡散層
108 P型ウェル
109 P型基板
111 トランジスタのドレイン領域の下に形成されたN型ウェル
112 出力端子OUTn+1に繋がる高濃度N型拡散層
113 トランジスタのドレイン領域に形成された高濃度P型拡散層
114 隣接トランジスタ間の分離領域の下に形成されたN型ウェル
115 隣接トランジスタ間の分離領域
116 隣接トランジスタ間の分離領域に形成された高濃度N型拡散層
117 NPN寄生バイポーラトランジスタ
118 P型高濃度拡散層とP型ウェル間で形成されるベース抵抗
119 N型高濃度拡散層とN型ウェル間で形成されるエミッタ抵抗
120 P型高濃度拡散層とP型ウェル間で形成されるベース抵抗
121 N型高濃度拡散層とN型ウェル間で形成されるエミッタ抵抗
122 エミッタ電流
123 ベース電流
124 コレクタ電流
130 接地端子
141 N型オフセット拡散層
142 P型オフセット拡散層
143 LOCOS
144 出力取出し用アルミ電極
201 トランジスタのゲート
900 PDP
901 走査電極ライン
902 走査線ドライバ
903 表示データ電極ライン
904 表示データ線ドライバ
905 シフトレジスタ
906 ラッチ回路
907 レベルシフト回路
908 駆動回路
Claims (3)
- 共通のP型ウェル上に形成される複数のトランジスタより成る駆動回路であって、
前記トランジスタの分離領域に形成される高濃度N型拡散層と前記高濃度N型拡散層に前記P型ウェルの電位以上の固定電位を供給する固定電位供給端子とを有し、
前記トランジスタのドレインがN型ウェル上の高濃度N型拡散層と同電位の高濃度P型拡散層で形成され、隣接するトランジスタ間に形成される寄生NPNバイポーラトランジスタのコレクタ電流を抑制することを特徴とする駆動回路。 - 共通のP型ウェル上に形成される複数のトランジスタより成る駆動回路であって、
前記トランジスタの分離領域にN型ウェル上に形成される高濃度N型拡散層を有し、
前記高濃度N型拡散層に前記P型ウェルの電位以上の固定電位を供給する固定電位供給端子を有し、隣接するトランジスタ間に形成される寄生NPNバイポーラトランジスタのコレクタ電流を抑制することを特徴とする駆動回路。 - 前記駆動回路を有することを特徴とする請求項1または請求項2のいずれかに記載のデータ線ドライバ。
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