Nothing Special   »   [go: up one dir, main page]

JP4775684B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP4775684B2
JP4775684B2 JP2003338867A JP2003338867A JP4775684B2 JP 4775684 B2 JP4775684 B2 JP 4775684B2 JP 2003338867 A JP2003338867 A JP 2003338867A JP 2003338867 A JP2003338867 A JP 2003338867A JP 4775684 B2 JP4775684 B2 JP 4775684B2
Authority
JP
Japan
Prior art keywords
region
diffusion region
buried diffusion
island
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003338867A
Other languages
English (en)
Other versions
JP2005109052A (ja
Inventor
良 神田
重明 大川
和広 吉武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2003338867A priority Critical patent/JP4775684B2/ja
Priority to TW093125462A priority patent/TWI239635B/zh
Priority to CNB2004100825814A priority patent/CN1305138C/zh
Priority to US10/950,610 priority patent/US7067899B2/en
Publication of JP2005109052A publication Critical patent/JP2005109052A/ja
Application granted granted Critical
Publication of JP4775684B2 publication Critical patent/JP4775684B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0821—Combination of lateral and vertical transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

本発明は、寄生効果によるモータ駆動回路の誤作動を防止する半導体集積回路装置に関する。
従来の３相モータードライバでは、直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトランジスタ（Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４、Ｔｒ５―Ｔｒ６）が並列接続される。Ｔｒ１―Ｔｒ２、Ｔｒ３―Ｔｒ４およびＴｒ５―Ｔｒ６の間から取り出された出力端子をモータＭに接続する。そして、モータの回転／停止に伴う正／逆方向の起電力が発生する。トランジスタのコレクタ・エミッタ間に保護ダイオードを接続し、起電力を固定電位へ逃がし、直列接続されたトランジスタを含むＩＣの内部を保護する構造が開示されている（例えば、特許文献１参照）。
また、従来のＤＣモータの正転逆転制御回路が開示されている（例えば、非特許文献１参照）。
特開平６−１０４４５９号公報（第１３−１４頁、第１６−第１７図） 三浦宏文「メカトロニクス」オーム社、Ｐ．２０４−２０５
従来の半導体集積回路装置では、例えば、駆動素子のＯＮ動作からＯＦＦ動作への移行時には、モータから逆方向の起電力（以下、逆起電力と呼ぶ。）が発生する。そして、この逆起電力により、モータを駆動させる駆動素子のコレクタ領域には負電位が印加される。そのことで、駆動素子、基板、制御素子から構成される寄生トランジスタのエミッタ領域とベース領域とのＰＮ接合領域より、自由キャリア（電子）が発生する。該自由キャリア（電子）は、基板を介して、駆動素子が形成される島領域からその他の島領域に流れ込む。特に、駆動素子を制御する制御素子へと自由キャリア（電子）が流れ込んだ場合、制御素子が誤作動してしまう。その結果、制御素子の誤作動に伴い、ＯＦＦ動作である駆動素子がＯＮ動作し、モータに誤った信号を送り、モータの正常動作を妨げるという問題があった。
上述した各事情に鑑みて成されたものであり、本発明の半導体集積回路装置では、一導電型の半導体基板上に積層された複数層の逆導電型のエピタキシャル層からなる半導体層と、前記半導体層を複数の島領域に区分する一導電型の分離領域と、前記複数の島領域には、少なくともモータを駆動させる駆動素子と、該駆動素子を制御する制御素子とが組み込まれる半導体集積回路装置において、前記制御素子が形成される島領域では、前記基板と該基板上面に積層される前記半導体層に渡り逆導電型の埋込拡散領域及び一導電型の第１の埋込拡散領域が形成され、且つ、前記一導電型の第１の埋込拡散領域は、少なくとも前記逆導電型の埋込拡散領域の上面から導出するように形成され、一導電型の第２の埋込拡散領域は、前記一導電型の第１の埋込拡散領域よりも前記半導体層の表面側に配置され、且つ、前記制御素子が形成される島領域を区分する前記分離領域と電気的に接続し、接地状態となり、前記駆動素子が形成される島領域では、前記基板と前記半導体層とに渡り一導電型の第３の埋込拡散領域が形成され、前記一導電型の第３の埋込拡散領域は、前記駆動素子が形成される島領域の分離領域を介して接地状態となることを特徴とする。従って、本発明の半導体集積回路装置では、制御素子が形成される島領域では、基板と１層目のエピタキシャル層との間に逆導電型の埋込拡散領域を形成している。そして、該逆導電型の埋込拡散領域の上面には、接地状態となる一導電型の埋込拡散領域を形成している。そのことで、モータの逆起電力により、駆動素子から発生する自由キャリア（電子）は、該逆導電型の拡散領域を介して引き抜かれ、制御素子に流れ込むことを防ぐことができる。その結果、駆動素子より発生する自由キャリア（電子）により、制御素子が誤動作することを防ぐことができる。一方、一導電型の埋込拡散領域は、制御素子の基板としての役割を担う。
また、本発明の半導体集積回路装置では、一導電型の半導体基板上に積層された複数層の逆導電型のエピタキシャル層からなる半導体層と、前記半導体層を複数の島領域に区分する一導電型の分離領域と、前記複数の島領域には、少なくともモータを駆動させる駆動素子と、該駆動素子を制御する制御素子とが組み込まれる半導体集積回路装置において、前記駆動素子が形成される島領域では、前記基板と該基板上面に積層される前記半導体層とに渡り逆導電型の埋込拡散領域及び一導電型の第１の埋込拡散領域が形成され、且つ、前記一導電型の第１の埋込拡散領域は、少なくとも前記逆導電型の埋込拡散領域の上面から導出するように形成され、一導電型の第２の埋込拡散領域は、前記一導電型の第１の埋込拡散領域よりも前記半導体層の表面側に配置され、且つ、前記駆動素子が形成される島領域を区分する前記分離領域と電気的に接続し、接地状態となり、前記制御素子が形成される島領域では、前記基板と前記半導体層とに渡り一導電型の第３の埋込拡散領域が形成され、前記一導電型の第３の埋込拡散領域は、前記制御素子が形成される島領域の分離領域を介して接地状態となることを特徴とする。従って、本発明の半導体集積回路装置では、駆動素子が形成される島領域では、基板と１層目のエピタキシャル層との間に逆導電型の埋込拡散領域が形成される。そして、該逆導電型の埋込拡散領域の上面には、接地状態となる一導電型の埋込拡散領域が形成される。そのことで、モータの逆起電力により、駆動素子から発生する自由キャリア（電子）は、該逆導電型の拡散領域を介して引き抜かれ、制御素子に流れ込むことを防ぐことができる。その結果、駆動素子から発生する自由キャリア（電子）により、制御素子が誤動作することを防ぐことができる。一方、一導電型の埋込拡散領域は、駆動素子の基板としての役割を担う。
本発明の半導体集積回路装置では、モータの駆動素子が形成される島領域と該駆動素子を制御する制御素子が形成される島領域とを有する。制御素子が形成される島領域は、電源電位が印加された逆導電型の埋込拡散領域により基板と区分されている。そのことで、本発明では、モータの逆起電力により、駆動素子のＰＮ接合領域から発生する自由キャリア（電子）が、該一導電型の埋込拡散領域により制御素子内へと流れ込むことを防ぐことができる。その結果、該自由キャリア（電子）により、制御素子が誤動作することを防ぐことができ、制御素子の誤作動を防ぐことで、駆動素子の誤作動も防止できる。
また、本発明の半導体集積回路装置では、制御素子が形成される島領域において、基板上面には多層のエピタキシャル層が積層されている。基板と１層目のエピタキシャル層間には、電源電位が印加された逆導電型の埋込拡散領域が形成されている。そして、１層目のエピタキシャル層上面のエピタキシャル層間には、一導電型の埋込拡散領域が形成されている。該一導電型の埋込拡散領域は、制御素子が形成される島領域の分離領域と連結している。そのことで、本発明では、逆導電型の埋込拡散領域の上面に接地状態の一導電型の埋込拡散領域を形成し、一導電型の埋込拡散領域の不純物濃度を所望の濃度に形成することができる。その結果、一導電型の拡散領域は、より確実に接地状態とすることができるので、基板として役割を果たし、制御素子でのラッチアップ現象を抑制することができる。
また、本発明の半導体集積回路装置では、駆動素子から発生する自由キャリア（電子）が制御素子へと流れ込むのを防ぐ逆導電型の埋込拡散領域と、制御素子でのラッチアップ現象を抑制する一導電型の埋込拡散領域とを、それぞれ独立した領域に形成する。そのことで、本発明では、両埋込拡散領域に関し、それぞれ所望の不純物濃度とすることができるので、両埋込拡散領域における効果をそれぞれ得ることができる。
以下に、本発明における半導体集積回路装置の一実施の形態について、図１〜図６を参照にして詳細に説明する。
図１、図３、図４、図５及び図６は本発明の半導体集積回路装置の構造を示す断面図であり、図２は本発明の半導体集積回路装置における回路図の一部である。
図１に示す如く、Ｐ型の単結晶シリコン基板４上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第１のエピタキシャル層５が積層されている。この第１のエピタキシャル層５上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第２エピタキシャル層６が積層されている。そして、基板４、第１及び第２のエピタキシャル層５、６には、それらを貫通するＰ型の分離領域７によって、第１の島領域８、第２の島領域９、第３の島領域１０及び第４の島領域１１が形成されている。尚、図示していないが、基板４、第１及び第２のエピタキシャル層５、６には、分離領域７によりその他の島領域も形成されている。そして、その他の島領域には、ＩＩＬ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）等の様々な素子が配置されている。
この分離領域７は、基板４表面から上下方向に拡散した第１の分離領域１２と、第１のエピタキシャル層５表面から上下方向に拡散した第１の分離領域１３と、第２のエピタキシャル層６表面から形成した第２の分離領域１４から成る。そして、３者１２、１３、１４が連結することで、基板４、第１及び第２のエピタキシャル層５、６を島状に分離する。
本実施の形態の半導体集積回路装置１では、第１及び第２の島領域８、９には、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタが形成されている。第３の島領域１０には、モータの駆動素子であるパワーＮＰＮトランジスタ３が形成されている。そして、本実施の形態では、小信号部２を構成する第１及び第２の島領域８、９を囲むように、第４の島領域１１が形成されている。
また、図示していないが、第２のエピタキシャル層６上面には、ＬＯＣＯＳ酸化膜、シリコン酸化膜等が堆積されている。そして、シリコン酸化膜等に形成されたコンタクトホールを介して、バリアメタル層及びＡｌ層が堆積され、電極が形成されている。以下に、第１の島領域８、第２の島領域９、第３の島領域１０及び第４の島領域１１に形成される素子について説明する。
先ず、第１の島領域８に形成されるＮＰＮトランジスタについて説明する。図示したように、第１及び第２のエピタキシャル層５、６との境界部分にはＮ型の埋込拡散領域１５が形成されている。そして、コレクタ領域として用いられる第２のエピタキシャル層６には、その表面から、Ｐ型の拡散領域１６及びＮ型の拡散領域１７が形成されている。例えば、Ｐ型の拡散領域１６をベース領域とし、Ｎ型の拡散領域１７をコレクタ導出領域とする。また、Ｐ型の拡散領域１６の表面からはＮ型の拡散領域１８が形成されており、Ｎ型の拡散領域１８はエミッタ領域として用いることで、ＮＰＮトランジスタが構成される。
次に、第２の島領域９に形成される横型ＰＮＰトランジスタについて説明する。図示したように、第１及び第２のエピタキシャル層５、６との境界部分にはＮ型の埋込拡散領域１９が形成されている。そして、ベース領域として用いられる第２のエピタキシャル層６には、その表面から、Ｐ型の拡散領域２０、２１及びＮ型の拡散領域２２が形成されている。例えば、Ｐ型の拡散領域２０をエミッタ領域とし、Ｐ型の拡散領域２１をコレクタ領域とする。尚、図では、Ｐ型の拡散領域２１は独立して描いているが、実際には、Ｐ型の拡散領域２０を囲むように、一体に形成されている。一方、Ｎ型の拡散領域２２をベース導出領域として用いる。この構造により、横型ＰＮＰトランジスタが構成される。
次に、第３の島領域１０に形成されるパワーＮＰＮトランジスタ３について説明する。図示したように、第１及び第２のエピタキシャル層５、６との境界部分にはＮ型の埋込拡散領域２３が形成されている。第２のエピタキシャル層６の表面からＮ型の拡散領域２４が形成され、拡散領域２４は埋込拡散領域２３と連結する。そして、Ｎ型の拡散領域２４で囲まれた領域には、第２のエピタキシャル層６の表面からＰ型の拡散領域２５が形成されている。Ｐ型の拡散領域２５には、その表面からＮ型の拡散領域２６が形成されている。そして、本実施の形態では、Ｎ型の第２のエピタキシャル層６をコレクタ領域とし、Ｎ型の埋込拡散領域２３、拡散領域２４をコレクタ導出領域としている。Ｐ型の拡散領域２５をベース領域とし、Ｎ型の拡散領域２６をエミッタ領域とし、パワーＮＰＮトランジスタ３が構成される。
ここで、本実施の形態では、例えば、数ｍＡ程度の主電流が流れる場合をＮＰＮトランジスタと呼び、例えば、数Ａ程度の主電流が流れる場合をパワーＮＰＮトランジスタと呼ぶ。
次に、第４の島領域１１に形成される、電源電位が印加されたＮ型の拡散領域について説明する。図示の如く、第１及び第２のエピタキシャル層５、６の境界部分にＮ型の埋込拡散領域２７が形成されている。第２のエピタキシャル層６表面からＮ型の拡散領域２８が形成され、両者は連結している。そして、Ｎ型の拡散領域２８には電源電圧が印加される。そのことで、パワーＮＰＮトランジスタ３にモータの逆起電力が印加された際に、パワーＮＰＮトランジスタ３から発生する自由キャリア（電子）を吸い上げることができる。
尚、上述したように、第４の島領域１１は、小信号部２を囲む構造に限定する必要はない。例えば、小信号部２を構成する個々の島領域毎に第４の島領域１１が配置されても良い。この場合には、第４の島領域１１の任意の箇所に、電源電位が印加されたＮ型の拡散領域が配置されても良い。
上述したように、本実施の形態では、第４の島領域１１は、小信号部２を構成する第１及び第２の島領域８、９を囲むように配置されている。そして、第１、第２及び第４の島領域８、９、１１では、Ｎ型の埋込拡散領域２９が、基板４と第１のエピタキシャル層５との境界部分に一体に形成されている。この構造により、小信号部２を形成する第１及び第２の島領域８、９等では、Ｎ型の埋込拡散領域２９により、基板４と第１のエピタキシャル層５とを区分している。そして、Ｎ型の埋込拡散領域２９が延在する第４の島領域１１では、その上面に、電源電位が印加されたＮ型の拡散領域２７、２８が形成されている。そのことで、本実施の形態では、小信号部２が形成される領域は、実質、電源電位が印加されたＮ型の埋込拡散領域２９で、基板４と第１のエピタキシャル層５とが区分されている。
尚、本実施の形態では、第４の島領域１１において、Ｎ型の埋込拡散領域２９とＮ型の埋込拡散領域２７とが連結する構造でも良い。この構造の場合には、Ｎ型の埋込拡散領域２９には、より確実に電源電位を印加することができる。
図示したように、本実施の形態では、小信号部２を構成する第１及び第２の島領域８、９においては、Ｐ型の埋込拡散領域３０が、基板４とエピタキシャル層５との境界部分に形成されている。このとき、本実施の形態では、Ｐ型の埋込拡散領域３０が形成される領域には、Ｎ型の埋込拡散領域２９が形成されている。そのため、Ｐ型の埋込拡散領域３０は、Ｎ型の埋込拡散領域２９の上面及び下面から導出するように形成されている。
一方、小信号部２を構成する第１及び第２の島領域８、９では、Ｐ型の埋込拡散領域３１が、第１及び第２のエピタキシャル層５、６との境界部分に一体に形成されている。そして、Ｐ型の埋込拡散領域３１は、小信号部２を構成する島領域の分離領域７と連結している。そのことで、本実施の形態では、基板４と第１のエピタキシャル層５との境界面には、電源電位が印加されたＮ型の埋込拡散領域２９が配置される。一方、Ｐ型の埋込拡散領域３１は、分離領域７を介して接地状態となり、Ｐ型の埋込拡散領域３１が基板４としての役割を担う。また、Ｐ型の埋込拡散領域３１は、その底部でＰ型の埋込拡散領域３０とも連結している。
つまり、本実施の形態では、小信号部２を構成する第１及び第２の島領域８、９では、電源電位を印加するＮ型の埋込拡散領域２９は、基板４と第１のエピタキシャル層５との境界部分に形成している。一方、接地状態とするＰ型の埋込拡散領域３１は、第１及び第２のエピタキシャル層５、６との境界部分に形成している。そして、Ｎ型の埋込拡散領域２９とＰ型の埋込拡散領域３１とは、それぞれ独立して、異なる領域に形成されることで、所望の不純物濃度の拡散領域とすることができる。
そのことで、本実施の形態では、詳細は後述するが、Ｎ型の埋込拡散領域２９には、電源電位が印加されることで、パワーＮＰＮトランジスタ３から発生する自由キャリア（電子）が、小信号部２へと流れ込むことを防ぐことができる。その結果、自由キャリア（電子）による小信号部２での誤動作を抑止することができる。一方、Ｐ型の埋込拡散領域３１では、所望の不純物濃度とすることで、より確実に接地状態とすることができる。そして、Ｐ型の埋込拡散領域３１は、パワーＮＰＮトランジスタ３の基板としての役割を担い、ラッチアップ現象を防ぐことができる。
尚、上述したように、Ｎ型の埋込拡散領域２９が形成される領域に、Ｐ型の埋込拡散領域３０が形成されているが、Ｐ型の埋込拡散領域３０の形成は任意である。しかし、Ｐ型の埋込拡散領域３０を形成し、Ｐ型の埋込拡散領域３１と連結させることで、Ｐ型の埋込拡散領域３１は、より接地状態となる。
次に、図２に示すように、本実施の形態の半導体集積回路装置１は、モータを駆動させるためのドライバＩＣであり、その回路図の一部を図示している。例えば、モータ駆動用の電源ラインには、モータの駆動素子であるパワーＮＰＮトランジスタＡのコレクタ電極が接続している。パワーＮＰＮトランジスタＡのエミッタ電極とモータの出力端子とが接続している。一方、制御素子である横型ＰＮＰトランジスタＣのコレクタ電極とパワーＮＰＮトランジスタＡのベース電極とは、抵抗Ｒ１を介して接続している。そして、横型ＰＮＰトランジスタＣのエミッタ電極は電源ラインに接続している。ベース電極は、例えば、カレントミラー回路として形成されるもう一方の横型ＰＮＰトランジスタのベース電極と接続し、該横型ＰＮＰトランジスタを介して電源ラインに接続している。
本実施の形態では、上述した回路とすることで、例えば、駆動素子であるパワーＮＰＮトランジスタ３のＯＮ動作からＯＦＦ動作への移行時には、モータの逆起電力により、パワーＮＰＮトランジスタ３のコレクタ領域には、負の電位が印加される。このとき、パワーＮＰＮトランジスタ３が形成される第３の島領域１０では、基板４と第１のエピタキシャル層５との境界部分にＰ型の埋込拡散領域３２が形成されている。そして、Ｐ型の埋込拡散領域３２は、第３の島領域１０を区分する分離領域７と連結しているので、接地状態である。
このような構造により、第３の島領域１０では、Ｎ型の第１のエピタキシャル層５と、Ｐ型の基板４及び埋込拡散領域３２と、小信号部２のＮ型の埋込拡散領域２９とからなる寄生ＮＰＮトランジスタでは、エミッタ領域とベース領域との接合領域（以下、寄生接合領域と呼ぶ。）に順方向バイアスが印加される。そのことで、該寄生接合領域からは、自由キャリア（電子）が発生する。
しかしながら、本実施の形態では、上述した素子構造とすることで、パワーＮＰＮトランジスタ３の寄生接合領域から発生する自由キャリア（電子）が、基板４を介して小信号部２に流れ込むことを防止する。具体的には、小信号部２が形成される島領域８、９では、Ｎ型の埋込拡散領域２９が、基板４と第１のエピタキシャル層５とを区分している。そして、Ｎ型の埋込拡散領域２９とＮ型の拡散領域２７、２８とは、近傍に位置している。つまり、小信号部２は、実質、電源電位が印加されたＮ型の埋込拡散領域２９で、基板４と区分されている。
そのことで、本実施の形態では、モータの逆起電力発生時に、パワーＮＰＮトランジスタ３から発生する自由キャリア（電子）は、基板４を通過して、電源電位が印加されたＮ型の埋込拡散領域２９へと流れ込む。そして、流れ込んだ自由キャリア（電子）は、第４の島領域１１に形成されるＮ型の拡散領域２７、２８を介して、引き抜かれる。このとき、小信号部２が形成される島領域８、９では、Ｎ型の埋込拡散領域２９と第２のエピタキシャル層６とは、接地状態であるＰ型の埋込拡散領域３１により分離されている。
その結果、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタでは、自由キャリア（電子）が流れ込み、ＯＦＦ動作時に、ＯＮ動作する誤動作が無くなる。そして、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタの誤動作により、駆動素子であるパワーＮＰＮトランジスタ３が、ＯＦＦ動作時にＯＮ動作することを防ぐことができる。
次に、図３に示すように、本実施の形態では、例えば、モータの駆動素子としてパワーＭＯＳトランジスタ４１を用いても良い。尚、第１の島領域８、第２の島領域９及び第４の島領域１１に形成される素子は、図１の場合と同様であるので、ここではその説明を参照とする。また、以下の説明では、図１に示した半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
Ｐ型の単結晶シリコン基板４上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第１のエピタキシャル層５が積層されている。この第１のエピタキシャル層５上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第２エピタキシャル層６が積層されている。そして、基板４、第１及び第２のエピタキシャル層５、６には、それらを貫通するＰ型の分離領域７によって、第１の島領域８、第２の島領域９、第３の島領域１０及び第４の島領域１１が形成されている。そして、図１に示した場合と同様に、第１の島領域８にはＮＰＮトランジスタが形成され、第２の島領域９には横型ＰＮＰトランジスタが形成され、これらの島領域８、９に形成された素子により小信号部２を構成している。
一方、本実施の形態では、モータの駆動素子として、パワーＭＯＳトランジスタ４１を用いることもできる。図示したように、第３の島領域１０では、第１及び第２のエピタキシャル層５、６との境界部分にはＮ型の埋込拡散領域４２が形成されている。第２のエピタキシャル層６の表面からＮ型の拡散領域４３、４４、Ｐ型の拡散領域４５が形成されている。Ｐ型の拡散領域４５には、その表面からＮ型の拡散領域４６が形成されている。第２のエピタキシャル層６表面には、ゲート酸化膜４８を介して、ゲート電極４９が形成されている。そして、本実施の形態では、Ｎ型の拡散領域４３、４４をドレイン領域とし、Ｎ型の拡散領域４６をソース領域とし、Ｐ型の拡散領域４５をチャネル形成領域とし、パワーＭＯＳランジスタ４１が構成される。尚、図１の場合と同様に、パワーＭＯＳトランジスタ４１が形成される第３の島領域１０では、基板４と第１のエピタキシャル層５との境界部分にＰ型の埋込拡散領域４７が形成されている。そして、Ｐ型の埋込拡散領域４７は、第３の島領域１０を区分する分離領域７と連結しているので、接地状態である。
ここで、本実施の形態では、例えば、数Ａ程度の主電流が流れる場合をパワーＭＯＳトランジスタと呼ぶ。
本実施の形態では、モータの駆動素子として、パワーＭＯＳトランジスタ４１を用いた場合においても、パワーＮＰＮトランジスタ３を用いた場合と同様に、例えば、駆動素子であるパワーＭＯＳトランジスタ４１のモータのＯＮ動作からＯＦＦ動作への移行時には、モータの逆起電力により、パワーＭＯＳトランジスタ４１のドレイン領域には、負の電位が印加される。そして、第３の島領域１０では、Ｎ型のエピタキシャル層５と、Ｐ型の基板４及び埋込拡散領域４７と、小信号部２のＮ型の埋込拡散領域２９とからなる寄生ＮＰＮトランジスタでは、エミッタ領域とベース領域との接合領域（以下、寄生接合領域と呼ぶ。）に順方向バイアスが印加される。そのことで、該寄生接合領域からは、自由キャリア（電子）が発生する。
しかしながら、本実施の形態では、上述した素子構造とすることで、パワーＭＯＳトランジスタ４１の寄生接合領域から発生する自由キャリア（電子）が基板４を介して小信号部２に流れ込むことを防止する。そのことで、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタでは、自由キャリア（電子）が流れ込み、ＯＦＦ動作時に、ＯＮ動作する誤動作が無くなる。そして、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタの誤動作により、駆動素子であるパワーＭＯＳトランジスタ４１が、ＯＦＦ動作時にＯＮ動作することを防ぐことができる。
次に、図４に示すように、本実施の形態では、例えば、モータの駆動素子としてパワーＮＰＮトランジスタ３を用い、その駆動素子を形成する島領域が、実質、電源電位が印加されたＮ型の埋込拡散領域で、基板４と第１のエピタキシャル層５とが区分される場合でも良い。尚、第１の島領域８、第２の島領域９及び第３の島領域１０に形成される素子は、図１の場合と同様であるので、ここではその説明を参照とする。また、以下の説明では、図１に示した半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
Ｐ型の単結晶シリコン基板４上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第１のエピタキシャル層５が積層されている。この第１のエピタキシャル層５上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第２エピタキシャル層６が積層されている。そして、基板４、第１及び第２のエピタキシャル層５、６には、それらを貫通するＰ型の分離領域７によって、第１の島領域８、第２の島領域９、第３の島領域１０及び第４の島領域１１が形成されている。そして、図１に示した場合と同様に、第１の島領域８にはＮＰＮトランジスタが形成され、第２の島領域９には横型ＰＮＰトランジスタが形成され、これらの島領域８、９に形成された素子により小信号部２を構成している。
また、本実施の形態では、図示したように、パワーＮＰＮトランジスタ３を構成する第３の島領域１０では、Ｎ型の埋込拡散領域５３が、基板４と第１のエピタキシャル層５との境界部分に形成されている。本実施の形態では、パワーＮＰＮトランジスタ３を形成する第３の島領域１０において、Ｎ型の埋込拡散領域５３により、基板４と第１のエピタキシャル層５とを区分している。そして、Ｎ型の埋込拡散領域５３が延在する第４の島領域１１では、その上面に、電源電位が印加されたＮ型の拡散領域５１、５２が形成されている。そのことで、本実施の形態では、パワーＮＰＮトランジスタ３が形成される領域は、実質、電源電位が印加されたＮ型の埋込拡散領域５３で、基板４と第１のエピタキシャル層５とが区分される。
尚、本実施の形態では、第４の島領域１１において、Ｎ型の埋込拡散領域５３とＮ型の埋込拡散領域５１とが連結する構造でも良い。この構造の場合には、Ｎ型の埋込拡散領域５３には、より確実に電源電位を印加することができる。
また、本実施の形態では、図示したように、パワーＮＰＮトランジスタ３を構成する第３の島領域１０では、Ｐ型の埋込拡散領域５４が、基板４とエピタキシャル層５との境界部分に一体に形成されている。このとき、本実施の形態では、Ｐ型の埋込拡散領域５４が形成される領域には、Ｎ型の埋込拡散領域５３が形成されている。そして、Ｐ型の埋込拡散領域５４は、Ｎ型の埋込拡散領域５３の上面及び下面から導出するように形成されている。
一方、パワーＮＰＮトランジスタ３を構成する第３の島領域１０では、Ｐ型の埋込拡散領域５５が、第１及び第２のエピタキシャル層５、６との境界部分に形成されている。そして、Ｐ型の埋込拡散領域５５は、第３の島領域１０の分離領域７と連結している。そのことで、本実施の形態では、基板４と第１のエピタキシャル層５との境界面には、電源電位が印加されたＮ型の埋込拡散領域５３が配置される。一方、Ｐ型の埋込拡散領域５５は、分離領域７を介して接地状態となる。そして、Ｐ型の埋込拡散領域５５が、パワーＮＰＮトランジスタ３の基板としての役割を担う。また、Ｐ型の埋込拡散領域５５は、その底部でＰ型の埋込拡散領域５４とも連結している。
つまり、本実施の形態では、第３の島領域１０において、電源電位が印加されるＮ型の埋込拡散領域５３が、基板４と第１のエピタキシャル層５との境界部分に形成されている。一方、接地状態とするＰ型の埋込拡散領域５５が、第１及び第２のエピタキシャル層５、６との境界部分に形成されている。そして、Ｎ型の埋込拡散領域５３とＰ型の埋込拡散領域５５とは、それぞれ独立して、異なる領域に形成される。そのことで、両埋込拡散領域５３、５５は、所望の不純物濃度の拡散領域とすることができる。
本実施の形態では、上述したように、例えば、駆動素子であるパワーＮＰＮトランジスタ３のＯＮ動作からＯＦＦ動作への移行時には、モータの逆起電力により、パワーＮＰＮトランジスタ３のコレクタ領域には、負の電位が印加される。そして、第３の島領域１０では、パワーＮＰＮトランジスタ３のＮ型の埋込拡散領域２３と、Ｐ型の埋込拡散領域５４、５５と、Ｎ型の埋込拡散領域５３とからなる寄生ＮＰＮトランジスタでは、エミッタ領域とベース領域との接合領域（以下、寄生接合領域と呼ぶ。）に順方向バイアスが印加される。そのことで、該寄生接合領域からは、自由キャリア（電子）が発生する。
しかしながら、第３の島領域１０では、実質、電源電位が印加されたＮ型の拡散領域５１、５２、５３で囲まれているので、自由キャリア（電子）が、Ｎ型の拡散領域５１、５２、５３から引き抜かれる。つまり、第３の島領域１０から発生した自由キャリア（電子）が、小信号部２を構成する島領域に流れ込むことを防ぐことができる。そのことで、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタでは、自由キャリア（電子）が流れ込み、ＯＦＦ動作時に、ＯＮ動作する誤動作が無くなる。そして、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタの誤動作に基づき、駆動素子であるパワーＮＰＮトランジスタ３が、ＯＦＦ動作時にＯＮ動作することを防ぐことができる。
次に、図５に示すように、本実施の形態では、図４に示す半導体集積回路装置において、例えば、モータの駆動素子としてパワーＭＯＳトランジスタ４１を用いても良い。尚、第１の島領域８、第２の島領域９及び第４の島領域１１に形成される素子は、図４の場合と同様であるので、ここではその説明を参照とする。また、以下の説明では、図１、図３及び図４に示した半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
Ｐ型の単結晶シリコン基板４上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第１のエピタキシャル層５が積層されている。この第１のエピタキシャル層５上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第２エピタキシャル層６が積層されている。そして、基板４、第１及び第２のエピタキシャル層５、６には、それらを貫通するＰ型の分離領域７によって、第１の島領域８、第２の島領域９、第３の島領域１０及び第４の島領域１１が形成されている。そして、図１に示した場合と同様に、第１の島領域８にはＮＰＮトランジスタが形成され、第２の島領域９には横型ＰＮＰトランジスタが形成され、これらの島領域８、９に形成された素子により小信号部２を構成している。
また、本実施の形態では、図示したように、パワーＭＯＳトランジスタ４１を構成する第３の島領域１０では、Ｎ型の埋込拡散領域５３が、基板４と第１のエピタキシャル層５との境界部分に形成されている。この構造により、本実施の形態では、パワーＭＯＳトランジスタ４１を形成する第３の島領域１０では、Ｎ型の埋込拡散領域５３により、基板４と第１のエピタキシャル層５とを区分している。そして、Ｎ型の埋込拡散領域５３が延在する第４の島領域１１では、その上面に、電源電位が印加されたＮ型の拡散領域５１、５２が形成されている。そのことで、本実施の形態では、パワーＭＯＳトランジスタ４１が形成される領域は、実質、電源電位が印加されたＮ型の埋込拡散領域５３で、基板４と第１のエピタキシャル層５とが区分される。
尚、本実施の形態では、第４の島領域１１において、Ｎ型の埋込拡散領域５３とＮ型の埋込拡散領域５１とが連結する構造でも良く、この構造の場合には、Ｎ型の埋込拡散領域５３には、より確実に電源電位を印加することができる。
また、図４を用いて上述したように、本実施の形態では、第３の島領域１０において、Ｐ型の埋込拡散領域５４が、基板４と第１のエピタキシャル層５との境界部分に一体に形成されている。一方、Ｐ型の埋込拡散領域５５が、第１及び第２のエピタキシャル層５、６との境界部分に一体に形成されている。そして、Ｐ型の埋込拡散領域５５は、第３の島領域１０の分離領域７と連結している。そのことで、本実施の形態では、基板４と第１のエピタキシャル層５との境界面には、電源電位が印加されたＮ型の埋込拡散領域５３が配置される。一方、Ｐ型の埋込拡散領域５５は、分離領域７を介して接地状態となる。そして、Ｐ型の埋込拡散領域５５が、パワーＭＯＳトランジスタ４１の基板としての役割を担う。また、Ｐ型の埋込拡散領域５５は、その底部でＰ型の埋込拡散領域５４とも連結している。
つまり、本実施の形態では、第３の島領域１０において、電源電位が印加されるＮ型の埋込拡散領域５３は、基板４と第１のエピタキシャル層５との境界部分に形成されている。一方、接地状態とするＰ型の埋込拡散領域５５は、第１及び第２のエピタキシャル層５、６の境界部分に形成されている。そして、Ｎ型の埋込拡散領域５３とＰ型の埋込拡散領域５５とは、それぞれ独立して、異なる領域に形成される。そのことで、両埋込拡散領域５３、５５は、所望の不純物濃度の拡散領域とすることができる。
本実施の形態では、上述したように、例えば、駆動素子であるパワーＭＯＳトランジスタ４１のＯＮ動作からＯＦＦ動作への移行時には、モータの逆起電力により、パワーＭＯＳトランジスタ４１のドレイン領域には、負の電位が印加される。そして、第３の島領域１０では、パワーＭＯＳトランジスタ４１のＮ型の埋込拡散領域４２と、Ｐ型の埋込拡散領域５４、５５と、Ｎ型の埋込拡散領域５３とからなる寄生ＮＰＮトランジスタでは、エミッタ領域とベース領域との接合領域（以下、寄生接合領域と呼ぶ。）に順方向バイアスが印加される。そのことで、該寄生接合領域からは、自由キャリア（電子）が発生する。
しかしながら、第３の島領域１０では、実質、電源電位が印加されたＮ型の埋込拡散領域５３が、基板４と第１のエピタキシャル層５とを区分する。そして、発生した自由キャリア（電子）が、Ｎ型の拡散領域５１、５２、５３から引き抜かれる。つまり、第３の島領域１０から発生した自由キャリア（電子）が、小信号部２を構成する島領域に流れ込むことを防ぐことができる。そのことで、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタでは、自由キャリア（電子）が流れ込み、ＯＦＦ動作時に、ＯＮ動作する誤動作が無くなる。そして、小信号部２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタの誤動作に基づき、駆動素子であるパワーＭＯＳトランジスタ４１が、ＯＦＦ動作時にＯＮ動作することを防ぐことができる。
次に、図６に示すように、本実施の形態では、モータの駆動素子としてパワーＮＰＮトランジスタ６３、小信号部６２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタ等の個々の素子毎に、上述した寄生効果対策構造を用いても良い。
図示の如く、Ｐ型の単結晶シリコン基板６４上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第１のエピタキシャル層６５が積層されている。この第１のエピタキシャル層６５上には、例えば、厚さ２〜１０μｍ程度であるＮ型の第２エピタキシャル層６６及び例えば、厚さ２〜１０μｍ程度であるＮ型の第３エピタキシャル層６７が積層されている。そして、基板６４、第１、第２及び第３のエピタキシャル層６５、６６、６７には、それらを貫通するＰ型の分離領域６８によって、第１の島領域６９、第２の島領域７０、第３の島領域７１が形成されている。尚、図示していないが、基板６４、第１、第２及び第３のエピタキシャル層６５、６６、６７には、分離領域６８によりその他の島領域も形成される。そして、その他の島領域には、ＩＩＬ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）等の様々な素子が配置されている。
この分離領域６８は、第１のエピタキシャル層６５表面から上下方向に拡散した第１の分離領域７２と、第２のエピタキシャル層６６表面から上下方向に拡散した第２の分離領域７３と、第３のエピタキシャル層６７表面から形成した第３の分離領域７４から成る。そして、３者７２、７３、７４が連結することで、基板６４、第１、第２及び第３のエピタキシャル層６５、６６、６７を島状に分離する。
本実施の形態の半導体集積回路装置６１では、第１及び第２の島領域６９、７０には、小信号部６２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタが形成されている。第３の島領域７１には、モータの駆動素子であるパワーＮＰＮトランジスタ６３が形成されている。また、図示していないが、第３のエピタキシャル層６７上面には、ＬＯＣＯＳ酸化膜、シリコン酸化膜等が堆積されている。そして、シリコン酸化膜等に形成されたコンタクトホールを介して、バリアメタル層及びＡｌ層が堆積され、電極が形成されている。
尚、第１の島領域６９に形成されるＮＰＮトランジスタ、第２の島領域７０に形成される横型ＰＮＰトランジスタ及び第３の島領域７１に形成されるパワーＮＰＮトランジスタ６３の説明に関しては、図１での説明を参照とし、ここでは、その説明を割愛する。また、モータの駆動素子として、パワーＭＯＳトランジスタを用いても良い。
本実施の形態では、第１、第２及び第３の島領域６９、７０、７１において、Ｎ型の埋込拡散領域７５、７６、７７が、基板６４と第１のエピタキシャル層６５との境界部分にそれぞれ形成されている。また、Ｐ型の埋込拡散領域７８、７９、８０が、第１及び第２のエピタキシャル層６６、６７の境界部分にそれぞれ形成されている。そして、Ｐ型の埋込拡散領域７８、７９、８０は、接地状態であるＰ型の埋込拡散領域８１及び拡散領域８２と連結し、基板としての役割を担う。
一方、第１、第２及び第３の島領域６９、７０、７１では、Ｐ型の拡散領域８２と分離領域６８との間の第３のエピタキシャル層６７表面からＮ型の拡散領域８３、８４、８５が、それぞれ形成されている。Ｎ型の拡散領域８３、８４、８５には電源電位が印加される。そして、本実施の形態では、第１のエピタキシャル層６５と第２のエピタキシャル層６６との境界部には、Ｎ型の埋込拡散領域８６、８７、８８が形成されている。また、第２のエピタキシャル層６６と第３のエピタキシャル層６７との境界部には、Ｎ型の埋込拡散領域８９、９０、９１が形成されている。この構造により、実質、Ｎ型の埋込拡散領域７５、７６、７７にも電源電位が印加される。
尚、本実施の形態では、Ｎ型の埋込拡散領域７５、７６、７７とＮ型の拡散領域８３、８４、８５とは、Ｎ型の拡散領域により完全に連結していない。しかし、この場合に限定する必要はなく、例えば、両者が、Ｎ型の拡散領域で連結しても良い。その構造では、Ｎ型の埋込拡散領域７５、７６、７７には、電源電位がより確実に印加される。
上述したように、本実施の形態の構造においても、例えば、駆動素子であるパワーＮＰＮトランジスタ６３のＯＮ動作からＯＦＦ動作への移行時には、モータの逆起電力により、パワーＮＰＮトランジスタ６３のコレクタ領域には、負の電位が印加される。そして、第３の島領域７１では、Ｎ型のエピタキシャル層６６と、Ｐ型の埋込拡散領域８０と、Ｎ型の埋込拡散領域７７とからなる寄生ＮＰＮトランジスタでは、エミッタ領域とベース領域との接合領域（以下、寄生接合領域と呼ぶ。）に順方向バイアスが印加される。そのことで、該寄生接合領域からは、自由キャリア（電子）が発生する。
しかしながら、自由キャリア（電子）が発生する第３の島領域１０では、実質、電源電位が印加されたＮ型の埋込拡散領域７７が、基板６４とＰ型の埋込拡散領域８０とを区分している。そのことで、寄生接合領域から発生した自由キャリア（電子）が、Ｎ型の拡散領域７７、８５、８８、９１から引き抜かれる。つまり、第３の島領域１０から発生した自由キャリア（電子）が、小信号部６２を構成する島領域６９、７０等に流れ込むことを防ぐことができる。そのことで、小信号部６２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタでは、自由キャリア（電子）が流れ込み、ＯＦＦ動作時に、ＯＮ動作する誤動作が無くなる。そして、小信号部６２を構成するＮＰＮトランジスタ、横型ＰＮＰトランジスタの誤動作に基づき、駆動素子であるパワーＮＰＮトランジスタ６３が、ＯＦＦ動作時にＯＮ動作することを防ぐことができる。
一方、小信号部６２を構成する第１及び第２の島領域６９、７０では、パワーＮＰＮトランジスタ６３を構成する第３の島領域７１から自由キャリア（電子）が流出した場合でも、自身の島領域６９、７０に形成されたＮ型の拡散領域７５、７６、８３、８４、８６、８７、８９、９０を介して、流れ込んだ自由キャリア（電子）を引き抜くことができる。
更に、本実施の形態では、小信号部６２では、Ｎ型の埋込拡散領域７５、７６とＰ型の埋込拡散領域７８、７９とは、異なる領域に形成されている。そのことで、両拡散領域が同一の領域に形成される場合と異なり、所望の不純物濃度で形成される。その結果、Ｐ型の埋込拡散領域７８、７９は、より確実に接地状態となり、ラッチアップ現象を抑止し、小信号部６２としての働きを向上させることができる。
尚、上述したように、本実施の形態では、電源電位が印加されたＮ型の埋込拡散領域が駆動素子形成領域の基板とエピタキシャル層との間に形成される場合、あるいは、小信号部の基板とエピタキシャル層との間に形成される場合について説明したが、この場合に限定する必要はない。例えば、Ｎ型の埋込拡散領域が、駆動素子形成領域及び制御素子形成領域のそれぞれに形成される場合でも良く、また、Ｎ型の埋込拡散領域が、駆動素子形成領域以外の全ての領域に形成される場合でも良い。また、本実施の形態では、基板上面に２層または３層のエピタキシャル層を積層した場合について説明したが、この場合に限定する必要はない。例えば、基板上面に３層、４層と多層のエピタキシャル層を積層した場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の一実施の形態である半導体集積回路装置を説明するための断面図である。 本発明の一実施の形態である半導体集積回路装置の回路図である。 本発明の一実施の形態である半導体集積回路装置を説明するための断面図である。 本発明の一実施の形態である半導体集積回路装置を説明するための断面図である。 本発明の一実施の形態である半導体集積回路装置を説明するための断面図である。 本発明の一実施の形態である半導体集積回路装置を説明するための断面図である。
符号の説明
１、６１ 半導体集積回路装置
２、６２ 小信号部
３、６３ パワーＮＰＮトランジスタ
４、６４ Ｐ型の半導体基板
５、６５ Ｎ型の第１のエピタキシャル層
６、６６ Ｎ型の第２のエピタキシャル層
７、６８ 分離領域
８、６９ 第１の島領域
９、７０ 第２の島領域
１０、７１ 第３の島領域
１１ 第４の島領域
１２、７２ 第１の分離領域
１３、７３ 第２の分離領域
１４、７４ 第３の分離領域
１５、１９、２３、２７、２９、４２、５１、５３、７５、７６、７７、８６、８７、８８、８９、９０、９１ Ｎ型の埋込拡散領域
１６、２０、２１、２５、４５、８２ Ｐ型の拡散領域
１７、１８、２２、２４、２６、２８、４３、４４、４６、５２、８３、８４、８５
Ｎ型の拡散領域
３０、３１、３２、４７、５４、５５、７８、７９、８０、８１ Ｐ型の埋込拡散領域
４１ パワーＭＯＳトランジスタ
４８ ゲート酸化膜
４９ ゲート電極
６７ Ｎ型の第３のエピタキシャル層

Claims (6)

  1. 一導電型の半導体基板上に積層された複数層の逆導電型のエピタキシャル層からなる半導体層と、前記半導体層を複数の島領域に区分する一導電型の分離領域と、前記複数の島領域には、少なくともモータを駆動させる駆動素子と、該駆動素子を制御する制御素子とが組み込まれる半導体集積回路装置において、
    前記制御素子が形成される島領域では、前記基板と該基板上面に積層される前記半導体層に渡り逆導電型の埋込拡散領域及び一導電型の第１の埋込拡散領域が形成され、且つ、前記一導電型の第１の埋込拡散領域は、少なくとも前記逆導電型の埋込拡散領域の上面から導出するように形成され、
    一導電型の第２の埋込拡散領域は、前記一導電型の第１の埋込拡散領域よりも前記半導体層の表面側に配置され、且つ、前記制御素子が形成される島領域を区分する前記分離領域と電気的に接続し、接地状態となり、
    前記駆動素子が形成される島領域では、前記基板と前記半導体層とに渡り一導電型の第３の埋込拡散領域が形成され、前記一導電型の第３の埋込拡散領域は、前記駆動素子が形成される島領域の分離領域を介して接地状態となることを特徴とする半導体集積回路装置。
  2. 前記制御素子が形成される島領域を囲むように配置された環状島領域には、電源電位が印加される逆導電型の拡散領域が配置されることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記逆導電型の埋込拡散領域は、前記環状島領域の下方まで配置されることを特徴とする請求項２に記載の半導体集積回路装置。
  4. 一導電型の半導体基板上に積層された複数層の逆導電型のエピタキシャル層からなる半導体層と、前記半導体層を複数の島領域に区分する一導電型の分離領域と、前記複数の島領域には、少なくともモータを駆動させる駆動素子と、該駆動素子を制御する制御素子とが組み込まれる半導体集積回路装置において、
    前記駆動素子が形成される島領域では、前記基板と該基板上面に積層される前記半導体層とに渡り逆導電型の埋込拡散領域及び一導電型の第１の埋込拡散領域が形成され、且つ、前記一導電型の第１の埋込拡散領域は、少なくとも前記逆導電型の埋込拡散領域の上面から導出するように形成され、
    一導電型の第２の埋込拡散領域は、前記一導電型の第１の埋込拡散領域よりも前記半導
    体層の表面側に配置され、且つ、前記駆動素子が形成される島領域を区分する前記分離領域と電気的に接続し、接地状態となり、
    前記制御素子が形成される島領域では、前記基板と前記半導体層とに渡り一導電型の第３の埋込拡散領域が形成され、前記一導電型の第３の埋込拡散領域は、前記制御素子が形成される島領域の分離領域を介して接地状態となることを特徴とする半導体集積回路装置。
  5. 前記駆動素子が形成される島領域を囲むように配置された環状島領域には、電源電位が印加される逆導電型の拡散領域が配置されることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 前記逆導電型の埋込拡散領域は、前記環状島領域の下方まで配置されることを特徴とする請求項５に記載の半導体集積回路装置。
JP2003338867A 2003-09-29 2003-09-29 半導体集積回路装置 Expired - Fee Related JP4775684B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003338867A JP4775684B2 (ja) 2003-09-29 2003-09-29 半導体集積回路装置
TW093125462A TWI239635B (en) 2003-09-29 2004-08-26 Semiconductor IC device
CNB2004100825814A CN1305138C (zh) 2003-09-29 2004-09-21 半导体集成电路装置
US10/950,610 US7067899B2 (en) 2003-09-29 2004-09-27 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003338867A JP4775684B2 (ja) 2003-09-29 2003-09-29 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2005109052A JP2005109052A (ja) 2005-04-21
JP4775684B2 true JP4775684B2 (ja) 2011-09-21

Family

ID=34419139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003338867A Expired - Fee Related JP4775684B2 (ja) 2003-09-29 2003-09-29 半導体集積回路装置

Country Status (4)

Country Link
US (1) US7067899B2 (ja)
JP (1) JP4775684B2 (ja)
CN (1) CN1305138C (ja)
TW (1) TWI239635B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US6943426B2 (en) * 2002-08-14 2005-09-13 Advanced Analogic Technologies, Inc. Complementary analog bipolar transistors with trench-constrained isolation diffusion
JP2007081009A (ja) * 2005-09-13 2007-03-29 Matsushita Electric Ind Co Ltd 駆動回路およびデータ線ドライバ
JP2007158188A (ja) * 2005-12-07 2007-06-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007165370A (ja) 2005-12-09 2007-06-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5261640B2 (ja) 2005-12-09 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
KR100788347B1 (ko) * 2005-12-28 2008-01-02 동부일렉트로닉스 주식회사 수직형 씨모스 이미지 센서, 이의 제조 방법 및 이의 게터링 방법
US7718481B2 (en) * 2006-04-17 2010-05-18 International Business Machines Corporation Semiconductor structure and method of manufacture
KR100734327B1 (ko) * 2006-07-18 2007-07-02 삼성전자주식회사 서로 다른 두께의 게이트 절연막들을 구비하는 반도체소자의 제조방법
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7791171B2 (en) 2007-02-09 2010-09-07 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US10199482B2 (en) 2010-11-29 2019-02-05 Analog Devices, Inc. Apparatus for electrostatic discharge protection
JP2014170831A (ja) * 2013-03-04 2014-09-18 Seiko Epson Corp 回路装置及び電子機器
US10181719B2 (en) 2015-03-16 2019-01-15 Analog Devices Global Overvoltage blocking protection device
EP3273483B1 (fr) 2016-07-22 2023-04-26 STMicroelectronics (Crolles 2) SAS Procédé de fabrication d'un transistor bipolaire de type pnp en parallèle de la fabrication d'un transistor bipolaire de type npn et de transistors mos à canal n et à canal p
JP7227117B2 (ja) * 2019-11-08 2023-02-21 株式会社東芝 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4038680A (en) * 1972-12-29 1977-07-26 Sony Corporation Semiconductor integrated circuit device
JPS5674940A (en) * 1979-11-22 1981-06-20 Mitsubishi Electric Corp Integrated semiconductor device
IT1214806B (it) * 1984-09-21 1990-01-18 Ates Componenti Elettron Dispositivo integrato monolitico di potenza e semiconduttore
IT1197279B (it) * 1986-09-25 1988-11-30 Sgs Microelettronica Spa Dispositivo integrato per schermare l'iniezione di cariche nel substrato, in particolare in circuiti di pilotaggio di carichi induttivi e/o capacitivi
JPH02152273A (ja) * 1988-12-02 1990-06-12 Clarion Co Ltd Ｎ型抵抗集積型論理回路
US5455447A (en) * 1989-05-10 1995-10-03 Texas Instruments Incorporated Vertical PNP transistor in merged bipolar/CMOS technology
JP2835116B2 (ja) * 1989-09-29 1998-12-14 株式会社東芝 電力用ｉｃおよびその製造方法
JPH0456348A (ja) * 1990-06-26 1992-02-24 Fuji Electric Co Ltd 半導体集積回路装置
JPH06104459A (ja) 1992-09-21 1994-04-15 Sanken Electric Co Ltd 半導体装置
JP3386943B2 (ja) * 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
JP3306273B2 (ja) * 1995-10-31 2002-07-24 三洋電機株式会社 半導体集積回路とその製造方法
JP3439042B2 (ja) * 1996-09-27 2003-08-25 三洋電機株式会社 半導体集積回路
JP2002198436A (ja) * 2000-12-25 2002-07-12 Sanyo Electric Co Ltd 半導体集積回路装置およびその製造方法
JP4065104B2 (ja) * 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法

Also Published As

Publication number Publication date
US7067899B2 (en) 2006-06-27
CN1305138C (zh) 2007-03-14
JP2005109052A (ja) 2005-04-21
CN1604329A (zh) 2005-04-06
US20050077571A1 (en) 2005-04-14
TWI239635B (en) 2005-09-11
TW200512929A (en) 2005-04-01

Similar Documents

Publication Publication Date Title
JP4775684B2 (ja) 半導体集積回路装置
JP2009135414A (ja) 半導体装置
JP6743955B2 (ja) 半導体集積回路の製造方法
JPH07297373A (ja) 誘導性負荷要素に対する集積ドライバ回路装置
JP2004247400A (ja) 半導体装置
JP2008172201A (ja) 静電気保護用半導体装置
JP4775682B2 (ja) 半導体集積回路装置
JP2009038130A (ja) 横型ｍｏｓトランジスタ及びこれを用いた半導体装置
JP4775683B2 (ja) 半導体集積回路装置
KR100842340B1 (ko) 반도체 집적회로 장치
JP5156331B2 (ja) 半導体装置
JP4228210B2 (ja) 半導体装置
JPH0821679B2 (ja) 半導体装置
JPH0783113B2 (ja) 半導体装置
JPH1074958A (ja) 半導体集積回路およびその製造方法
JP6506163B2 (ja) 半導体装置
JP6641967B2 (ja) 高耐圧集積回路装置
JPH02205067A (ja) 半導体回路
JP3883681B2 (ja) 半導体集積回路
JP5252830B2 (ja) 半導体集積回路
JP2010177561A (ja) 半導体装置
JP4944741B2 (ja) 寄生効果を抑止したダイオード素子を有する半導体集積回路装置
JP4793078B2 (ja) 半導体装置
JP2730450B2 (ja) 半導体装置
JPH0467787B2 (ja)

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110517

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110616

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees