JP2007081044A - 半導体装置 - Google Patents

Abstract

【課題】 容量素子とシールド体との間に生じる寄生容量を抑制し、シールド体によるシールド効果向上を図る。
【解決手段】 シールド体は、容量素子の電極と同一の配線層に前記容量素子を平面的に囲むようにして形成された第１の導電体と、前記容量素子の電極が形成された配線層よりも上層の配線層に前記容量素子を平面的に囲むようにして形成され、かつ前記第１の導電体よりも前記容量素子側へ平面的に延長された第２の導電体とを有する。
【選択図】 図３

Description

本発明は、容量素子を有する半導体装置に関し、特に、容量素子のシールドに関するものである。

特開２００１−１７７０５６号公報（特許文献１）には、半導体基板上の多層配線層を使用して、小面積で大容量の容量素子を得る技術が開示されている。この容量素子は、第１電極と第２電極とで層間絶縁膜を挟み込み、前記第１電極と第２電極とが平面方向及び厚さ方向において互いに向かい合うように前記第１電極及び第２電極を複数配置した構造になっている。

特開２００１−１９６５３６号公報（特許文献２）には、所定の電位に電位固定されるシールド体で容量素子を囲み、容量素子に乗るノイズを抑制する（容量素子の充放電の安定化を図った）技術が開示されている。また、同特許文献２にも、上記特許文献１の容量素子が開示されている。

特開２００１−１７７０５６号公報 特開２００１−１９６５３６号公報

上記特許文献１に記載の容量素子は、集積回路の素子間を接続する配線が形成される配線層を使って電極を形成し、層間絶縁膜をそのまま容量材料（誘電体膜）とするため、多層配線プロセスでは水平方向（平面方向）、垂直方向（厚さ方向）の両方向を容量とすることができる。微細加工技術の進展に伴い水平方向における電極間距離が減少し、垂直方向における電極間距離も水平方向に合わせて減少してきており、実用的な容量値が得られるようになってきた。

しかしながら、前記容量素子は通常の配線工程で形成されるため、容量素子と信号配線との干渉が生じる。そこで、容量素子と信号配線との間にシールドメタル（シールド体）を設け、このシールドメタルをＧＮＤ配線或いは電源配線に接続することにより干渉を防ぐことができる。

しかしながら、このようにして干渉を防ぐと、容量素子とシールドメタルとの間に寄生容量が生じる。この寄生容量は、基本的に０にすることは出来ないが、距離を置くことで小さくすることはできる。しかしながら、距離を置いて寄生容量を小さくするとシールド効果が小さくなってしまう。すなわち、寄生容量とシールド効果はトレードオフの関係にある。

本発明の目的は、容量素子とシールド体との間に生じる寄生容量を抑制し、シールド体によるシールド効果向上を図ることが可能な技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

上記目的は、容量素子の電極と同一の配線層に前記容量素子を平面的に囲むようにして第１の導電体を形成し、前記容量素子の電極が形成された配線層よりも上層の配線層に、前記容量素子を平面的に囲むようにして前記第１の導電体よりも前記容量素子側へ延長された第２の導電体を形成し、前記第１及び第２の導電体を所定の電位に電位固定することにより達成される。例えば以下のようにする。

（１）半導体装置において、容量素子と、所定の電位に電位固定されるシールド体と、半導体基板上に各々が絶縁膜を介在して多段に積層された複数の配線層とを有し、
前記容量素子は、前記複数の配線層のうちの第１の配線層に、前記絶縁膜を挟んで互いに向かい合って形成された第１の電極と第２の電極とを有し、
前記シールド体は、前記第１の配線層に前記容量素子を平面的に囲むようにして形成された第１の導電体と、前記複数の配線層のうちの前記第１の配線層よりも上層の第２の配線層に前記容量素子を平面的に囲むようにして形成され、かつ前記第１の導電体よりも前記容量素子側へ平面的に延長された第２の導電体とを有する。

（２）前記手段（１）において、
前記第２の導電体は、前記第１及び第２の電極と平面的に重ならないように前記容量素子側へ延長されている。

（３）前記手段（１）において、
前記第２の導電体と前記第１の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第２の導電体の一部、若しくは導電性プラグが埋め込まれており、
前記第２の導電体と前記第１の導電体は、前記第２の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されている。

（４）前記手段（１）において、
前記第１の電極、前記第２の電極のうちの前記第１の導電体と隣り合う一方の電極と、前記第１の導電体との間の距離ａは、前記第１の電極と前記第２の電極との間の距離ｂよりも大きい（ａ＞ｂ）。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

本発明によれば、容量素子とシールド体との間に生じる寄生容量を小さく押さえながらシールド効果を得る（容量素子とシールド体との間に生じる寄生容量を抑制し、シールド体によるシールド効果向上を図る）ことができる。

以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

本実施例１では、複数の配線層の各々に第１の電極及び第２の電極が形成された容量素子をシールド体によってシールドする例について説明する。

図１乃至図１３は、本発明の実施例１であるシステムＩＣ（半導体装置）に係る図であり、
図１は、システムＩＣの平面レイアウト図、
図２は、図１のフィルタ回路部に搭載されたフィルタ回路の等価回路図、
図３は、図２の容量素子及びシールド体の概略構成を示す模式的断面図（図６のａ−ａ’線に沿う断面図）、
図４は、図３の一部を拡大した模式的断面図、
図５は、図２の容量素子及びシールド体の概略構成を示す模式的断面図（図６のｂ−ｂ’線に沿う断面図）、
図６は、図３の第４層目のメタル配線層に形成された導電体の平面パターンを示す模式的平面図、
図７は、図３の第３層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図、
図８は、図３の第２層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図、
図９は、図３の第１層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図、
図１０は、図６のｃ−ｃ’線に沿う模式的断面図、
図１１は、図６のｄ−ｄ’線に沿う模式的断面図である。

図１に示すように、本実施例１のシステムＩＣ（Ｉntegrated Ｃircuit）は、複数の外部端子（ボンディングパッド）１０７で周囲を囲まれた領域内に、各々がアナログ回路からなる増幅回路部１０１、フィルタ回路部１０２、Ａ／Ｄ（Ａnalog Ｄigital）変換回路部１０３、ＰＬＬ（Ｐhase Ｌocked Ｌoop）回路部１０４、及び電源回路部１０５等を有し、更にデジタル回路からなる論理演算回路部１０６を有する構成になっている。これらの各回路部は、トランジスタ素子として、例えば、ｎチャネル導電型ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とｐチャネル導電型ＭＩＳＦＥＴとを組み合わせたＣＭＩＳ（Ｃomplementary ＭＩＳ）回路構成になっている。

フィルタ回路部１０２には、図２に示すハイパス・フィルタ回路ＨＰＦが複数配置されている。ハイパス・フィルタ回路ＨＰＦは、主に、増幅器１０８、及び容量素子Ｃを有する構成になっている。容量素子Ｃは、増幅器１０８の入力部に接続されており、所定の電位に電位固定されるシールド体Ｓによってシールドされている。以下、容量素子Ｃ及びシールド体Ｓの具体的な構成について、図３乃至図１１を用いて説明する。本実施例においては、シールド体Ｓに固定する電位を、上記のハイパス・フィルタ回路ＨＰＦの基準電位と同じ電位である接地電位となるように設計している。

図３に示すように、システムＩＣは、半導体基板１（以下、単に基板１と呼ぶ）と、この基板１の主面上に設けられた多層配線層１ａとを有する構成になっている。基板１としては、例えば単結晶シリコンからなるｐ型基板が用いられている。多層配線層１ａは、各々が層間絶縁膜を介在して多段に積層された複数のメタル配線層を有する構成になっている。本実施例１の多層配線層１ａは、これに限定されないが、例えば７層メタル配線構造になっている。図３乃至図５、並びに図１０及び図１１では、基板１側から数えて第１層目〜第４層目のメタル配線層（Ｍ１〜Ｍ４）を図示し、第５層目〜第７層目のメタル配線層（Ｍ５〜Ｍ７）についは図示を省略している。

図３に示すように、本実施例１の容量素子Ｃは、多層配線層１ａの第１層目〜第３層目のメタル配線層（Ｍ１〜Ｍ３）に跨って各々のメタル配線層に形成された電極（１１ａ，２１ａ，３１ａ）を第１の電極とし、多層配線層１ａの第１層目〜第３層目のメタル配線層（Ｍ１〜Ｍ３）に跨って各々のメタル配線層に形成された電極（１２ａ，２２ａ，３２ａ）を第２の電極とし、これらの第１の電極と第２の電極とで挟まれた層間絶縁膜（１０，２０，３０）をそのまま容量材料（誘電体膜）とする構成になっている。

各層間絶縁膜（１０，２０，３０）は、例えば酸化シリコン膜で形成されている。各メタル配線層（Ｍ１〜Ｍ４，Ｍ５〜Ｍ７）は、例えば銅（Ｃｕ）又は銅合金等の金属膜で形成されている。

複数の電極１１ａ及び電極１２ａは、第１層目のメタル配線層Ｍ１に形成され、基板１上の層間絶縁膜１０に設けられた溝の内部に埋め込まれている。複数の電極２１ａ及び電極２２ａは、第２層目のメタル配線層Ｍ２に形成され、層間絶縁膜１０上の層間絶縁膜２０に設けられた溝の内部に埋め込まれている。複数の電極３１ａ及び電極３２ａは、第３層目のメタル配線層Ｍ３で形成され、層間絶縁膜２０上の層間絶縁膜３０に設けられた溝の内部に埋め込まれている。

層間絶縁膜１０は、主に、基板１と第１層目のメタル配線層Ｍ１とを電気的に分離する目的で設けられている。層間絶縁膜２０は、主に、第１層目のメタル配線層Ｍ１と第２層目のメタル配線層Ｍ２とを電気的に分離する目的で設けられている。層間絶縁膜３０は、主に、第２層目のメタル配線層Ｍ２と第３層目のメタル配線層Ｍ３とを電気的に分離する目的で設けられている。

第３層目のメタル配線層Ｍ３において、図７に示すように、複数の電極３１ａ及び電極３２ａは、Ｙ方向に沿ってストライプ状に延在し、Ｘ方向に沿って１本ずつ交互に所定の間隔を置いて配置されている。複数の電極３１ａの各々の一端側は、第３層目のメタル配線層Ｍ３に形成され、かつＸ方向に沿ってストライプ状に延在する電極３１ｂと一体化されている。複数の電極３２ａの各々の一端側は、第３層目のメタル配線層Ｍ３に形成され、かつＸ方向に沿ってストライプ状に延在する電極３２ｂと一体化されている。複数の電極３１ａの各々の他端側（一端側と反対側）は、電極３２ｂの近傍まで引き延ばされており、複数の電極３２ａの各々の他端側（一端側と反対側）は、電極３１ｂの近傍まで引き延ばされている。電極３１ｂ及び電極３２ｂは、電極３１ａ及び電極３２ａと同様に層間絶縁膜３０に設けられた溝の内部に埋め込まれている。

ここで、Ｘ方向及びＹ方向とは、同一の平面内、例えば基板１の平面内において、互いに直交する方向を示す。

基板１の平面方向において、図７及び図３に示すように、電極３１ａは、層間絶縁膜３０を挟んで電極３２ａ及び電極３２ｂと向かい合っており、電極３２ａは、層間絶縁膜３０を挟んで電極３１ａ及び電極３１ｂと向かい合っている。

第２層目のメタル配線層Ｍ２において、図８に示すように、複数の電極２１ａ及び電極２２ａは、Ｙ方向に沿ってストライプ状に延在し、Ｘ方向に沿って１本ずつ交互に所定の間隔を置いて配置されている。複数の電極２１ａの各々の一端側は、第２層目のメタル配線層Ｍ２に形成され、かつＸ方向に沿ってストライプ状に延在する電極２１ｂと一体化されている。複数の電極２２ａの各々の一端側は、第２層目のメタル配線層Ｍ２に形成され、かつＸ方向に沿ってストライプ状に延在する電極２２ｂと一体化されている。複数の電極２１ａの各々の他端側（一端側と反対側）は、電極２２ｂの近傍まで引き延ばされており、複数の電極２２ａの各々の他端側（一端側と反対側）は、電極２１ｂの近傍まで引き延ばされている。電極２１ｂ及び電極２２ｂは、電極２１ａ及び電極２２ａと同様に層間絶縁膜２０に設けられた溝の内部に埋め込まれている。

基板１の平面方向において、図８及び図３に示すように、電極２１ａは、層間絶縁膜２０を挟んで電極２２ａ及び電極２２ｂと向かい合っており、電極２２ａは、層間絶縁膜２０を挟んで電極２１ａ及び電極２１ｂと向かい合っている。

第１層目のメタル配線層Ｍ１において、図９に示すように、複数の電極１１ａ及び電極１２ａは、Ｙ方向に沿ってストライプ状に延在し、Ｘ方向に沿って１本ずつ交互に所定の間隔を置いて配置されている。複数の電極１１ａの各々の一端側は、第１層目のメタル配線層Ｍ１に形成され、かつＸ方向に沿ってストライプ状に延在する電極１１ｂと一体化されている。複数の電極１２ａの各々の一端側は、第１層目のメタル配線層Ｍ１に形成され、かつＸ方向に沿ってストライプ状に延在する電極１２ｂと一体化されている。複数の電極１１ａの各々の他端側（一端側と反対側）は、電極１２ｂの近傍まで引き延ばされており、複数の電極１２ａの各々の他端側（一端側と反対側）は、電極１１ｂの近傍まで引き延ばされている。電極１１ｂ及び電極１２ｂは、電極１１ａ及び電極１２ａと同様に層間絶縁膜１０に設けられた溝の内部に埋め込まれている。

基板１の平面方向において、図９及び図３に示すように、電極１１ａは、層間絶縁膜１０を挟んで電極１２ａ及び電極１２ｂと向かい合っており、電極１２ａは、層間絶縁膜１０を挟んで電極１１ａ及び電極１１ｂと向かい合っている。

図７に示すように、第３層目の電極３１ｂは、一端側が複数の電極３１ａのうちの初段の電極３１ａと連なる部分において終端し、一端側と反対側の他端側が配線３１Ｌと一体化されている。第３層目の電極３２ｂは、一端側が複数の電極３１ａのうちの初段の電極３１ａと向かい合う部分において終端し、一端側と反対側の他端側が配線３２Ｌと一体化されている。配線３１Ｌ及び３２Ｌは、電極３１ａ及び３２ａと同様に、層間絶縁膜３０に設けられた溝の内部に埋め込まれている。

第１層目の電極１１ａ（図９参照）、第２層目の電極２２ａ（図８参照）、及び第３層目の電極３１ａ（図７参照）は、図３及び図５に示すように、基板１の厚さ方向（基板１の平面方向と直交する垂直方向）において、平面的に重なるように夫々層間絶縁膜（１０，２０，３０）を挟んで立体的に配置されている。

第１層目の電極１２ａ（図９参照）、第２層目の電極２１ａ（図８参照）、及び第３層目の電極３２ａ（図７参照）は、図３及び図１０に示すように、基板１の厚さ方向において、平面的に重なるように夫々層間絶縁膜（１０，２０，３０）を挟んで立体的に配置されている。

第１層目の電極１１ｂ（図９参照）、第２層目の電極２１ｂ（図８参照）、及び第３層目の電極３１ｂ（図７参照）は、図５に示すように、基板１の厚さ方向において、平面的に重なるように夫々層間絶縁膜（１０，２０，３０）を挟んで立体的に配置されている。

第１層目の電極１２ｂ（図９参照）、第２層目の電極２２ｂ（図８参照）、及び第３層目の電極３２ｂ（図７参照）は、図５に示すように、基板１の厚さ方向において、平面的に重なるように夫々層間絶縁膜（１０，２０，３０）を挟んで立体的に配置されている。

第１層目の電極１１ｂと第２層目の電極２１ｂとの間の層間絶縁膜２０には、図８及び図１０に示すように、複数の接続孔２０ａが設けられている。この複数の接続孔２０ａの各々には、例えば第２層目の電極２１ｂの一部が埋め込まれており、電極１１ｂと電極２１ｂは、電極２１ｂの一部を介して互いに電気的に接続されている。

第１層目の電極１２ｂと第２層目の電極２２ｂとの間の層間絶縁膜２０には、図８及び図１０に示すように、複数の接続孔２０ｂが設けられている。この複数の接続孔２０ｂの各々には、例えば第２層目の電極２２ｂの一部が埋め込まれており、電極１２ｂと電極２２ｂは、電極２２ｂの一部を介して互いに電気的に接続されている。

第２層目の電極２１ｂと第３層目の電極３１ｂとの間の層間絶縁膜３０には、図７及び図１０に示すように、複数の接続孔３０ａが設けられている。この複数の接続孔３０ａの各々には、例えば第３層目の電極３１ｂの一部が埋め込まれており、電極２１ｂと電極３１ｂは、電極３１ｂの一部を介して互いに電気的に接続されている。

第２層目の電極２２ｂと第３層目の電極３２ｂとの間の層間絶縁膜３０には、図７及び図１０に示すように、複数の接続孔３０ｂが設けられている。この複数の接続孔３０ｂの各々には、例えば第３層目の電極３２ｂの一部が埋め込まれており、電極２２ｂと電極３２ｂは、電極３２ｂの一部を介して互いに電気的に接続されている。

基板１の平面方向において、図４に示すように、電極１１ａと電極１２ａとの間に挟まれた（介在された）層間絶縁膜１０は誘電体膜として機能し、この部分において容量が形成される。また、電極２１ａと電極２２ａとの間に挟まれた（介在された）層間絶縁膜２０は誘電体膜として機能し、この部分において容量が形成される。また、電極３１ａと電極３２ｂとの間に挟まれた（介在された）層間絶縁膜３０は誘電体膜として機能し、この部分において容量が形成される。

基板１の厚さ方向において、図４に示すように、電極１１ａと電極２２ａとの間、並びに電極１２ａと電極２１ａとの間に挟まれた層間絶縁膜２０は誘電体膜として機能し、この部分において容量が形成される。また、電極２１ａと電極３２ａとの間、並びに電極２２ａと電極３１ａとの間に挟まれた（介在された）層間絶縁膜３０は誘電体膜として機能し、この部分において容量が形成される。

即ち、本実施例１の容量素子Ｃは、第１の電極と第２の電極とが平面方向及び厚さ方向において互いに向かい合うように第１の電極及び第２の電極を複数配置した構成になっている。このような構成にすることにより、占有面積を増加することなく、第１の電極と第２の電極との間における層間絶縁膜（誘電体膜）の電極間有効面積を増加することができるため、小面積で大容量の容量素子Ｃを得ることができる。

なお、基板１の平面方向において、図５に示すように、電極１１ａと電極１２ｂとの間に挟まれた層間絶縁膜１０、電極２１ｂと電極２２ａとの間に挟まれた層間絶縁膜２０、並びに電極３１ａと電極３２ｂとの間に挟まれた層間絶縁膜３０も誘電体膜として機能し、この部分においても容量が形成される。

また、図１０に示すように、電極１１ｂと電極１２ａとの間に挟まれた層間絶縁膜１０、電極２１ａと電極２２ｂとの間に挟まれた層間絶縁膜２０、並びに電極３１ｂと電極３２ａとの間に挟まれた層間絶縁膜３０も誘電体膜として機能し、この部分においても容量が形成される。

従って、電極１１ｂ，２１ｂ，３１ｂを容量素子Ｃの第１の電極として見なし、電極１２ｂ，２２ｂ，３２ｂを容量素子Ｃの第２の電極として見なしてもよい。

容量素子Ｃの第１、第２の電極のうち何れか一方の電極は、配線３１Ｌ、３２Ｌのうちの何れか一方の配線を介して増幅器１０８の入力部と電気的に接続される。

本実施例１のシールド体Ｓは、図３に示すように、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層に形成された導電体（１３，２３，３３）と、容量素子Ｃの電極が形成されたメタル配線層のうちの最上層のメタル配線層よりも１つ上層のメタル配線層に形成された導電体４３とを有し、更に基板１の主面に形成されたｎ型半導体領域３を有する構成になっている。本実施例１において、容量素子Ｃは、第１層目〜第３層目のメタル配線層（Ｍ１〜Ｍ３）に跨って各々のメタル配線層に電極が形成されている。従って、導電体（１３，２３，３３）は、第１層目〜第３層目のメタル配線層（Ｍ１〜Ｍ３）に形成され、導電体４３は、第４層目のメタル配線層Ｍ４に形成されている。

第１層目の導電体１３は、図３及び図９に示すように、容量素子Ｃの第１層目の電極（１１ａ，１１ｂ，１２ａ，１２ｂ）を平面的に囲むようにして連続的に形成され、これらの第１層目の電極と同様に層間絶縁膜１０に設けられた溝の内部に埋め込まれている。

第２層目の導電体２３は、図３及び図８に示すように、容量素子Ｃの第２層目の電極（２１ａ，２１ｂ，２２ａ，２２ｂ）を平面的に囲むようにして連続的に形成され、これらの第２層目の電極と同様に層間絶縁膜２０に設けられた溝の内部に埋め込まれている。

第３層目の導電体３３は、図３及び図７に示すように、容量素子Ｃの第３層目の電極（３１ａ，３１ｂ，３２ａ，３２ｂ）を平面的に囲むようにして一部を除いて連続的に形成され、これらの第３層目の電極と同様に層間絶縁膜３０に設けられた溝の内部に埋め込まれている。なお、図７に示すように、導電体３３は一部分が途切れており、この一部分を横切って配線３１Ｌ及び３２Ｌが引き出されている。

第４層目の導電体４３は、図３及び図６に示すように、容量素子Ｃを平面的に囲むようにして形成され、他の導電体（１３，２３，３４）と同様に層間絶縁膜４０に設けられた溝の内部に埋め込まれている。なお、図６に示すように、導電体４３の一部には、この導電体４３と同一のメタル配線層Ｍ４に形成された配線４３Ｌが一体的に連結されている。配線４３Ｌは、導電体４３と同様に層間絶縁膜４０に形成された溝の内部に埋め込まれている。

ｎ型半導体領域３は、図３及び図５に示すように、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されている。ｎ型半導体領域３は、容量素子Ｃと重なる領域において、基板１の主面に形成されたフィールド絶縁膜２で覆われている。

ｎ型半導体領域３の主面には、このｎ型半導体領域３よりも孔不純物濃度のｎ型半導体領域４が設けられている。ｎ型半導体領域４は、容量素子Ｃを平面的に囲み、かつ導電体１３と平面的に重なるようにして形成されている。このｎ型半導体領域４は、主に、ｎ型半導体領域３と導電体１３とのコンタクト抵抗を低減する目的で形成されている。

第１層目の導電体１３（図９参照）、第２層目の導電体２３（図８参照）、第３層目の導電体３３（図７参照）、及び第４層目の導電体４３は、図５に示すように、基板１の厚さ方向において、平面的に重なるように夫々層間絶縁膜（１０，２０，３０，４０）を挟んで立体的に配置されている。

ｎ型半導体領域４と第１層目の導電体１３との間の層間絶縁膜１０には、図３及び図１０に示すように、複数の接続孔１０ｃが設けられている。この複数の接続孔１０ｃの各々には、例えば第１層目の導電体１３の一部が埋め込まれており、ｎ型半導体領域４と導電体１３は、導電体１３の一部を介して互いに電気的に接続されている。また、導電体１３は、導電体１３の一部及びｎ型半導体領域４を介してｎ型半導体領域３と電気的に接続されている。

第１層目の導電体１３と第２層目の導電体２３との間の層間絶縁膜２０には、図３及び図８に示すように、複数の接続孔２０ｃが設けられている。この複数の接続孔２０ｃの各々には、例えば第２層目の導電体２３の一部が埋め込まれており、導電体１３と導電体２３は、導電体２３の一部を介して互いに電気的に接続されている。

第２層目の導電体２３と第３層目の導電体３３との間の層間絶縁膜３０には、図３及び図７に示すように、複数の接続孔３０ｃが設けられている。この複数の接続孔３０ｃの各々には、例えば第３層目の導電体３３の一部が埋め込まれており、導電体２３と導電体３３は、導電体３３の一部を介して互いに電気的に接続されている。

第３層目の導電体３３と第４層目の導電体４３との間の層間絶縁膜４０には、図３及び図６に示すように、複数の接続孔４０ｃが設けられている。この複数の接続孔４０ｃの各々には、例えば第４層目の導電体４３の一部が埋め込まれており、導電体３３と導電体４３は、導電体４３の一部を介して互いに電気的に接続されている。

このように構成されたシールド体Ｓは、回路の動作時において、システムＩＣで使用される電源電位のうち、例えば基準電位（例えば０Ｖ）に電位固定される。本実施例１において、シールド体Ｓの電位固定は、図６に示す配線４３Ｌを介して行われる。

第４層目の導電体４３は、図４に示すように、第１層目から第３層目の導電体（１３，２３，３３）よりも、容量素子Ｃ側に平面的に延長されている。即ち、導電体４３は、導電体（１３，２３，３３）よりも容量素子Ｃ側に突出している。導電体４３は、図４乃至図６に示すように、容量素子Ｃの電極と平面的に重ならないように容量素子Ｃ側に延長されている。すなわち、導電体４３は、平面的に第１層目から第３層目の配線層を形成する導電体１３，２３，３３と、容量素子Ｃを形成する導電体のうち最外の導電体（１１ａ，２２ａ，３１ａ等）との間に位置するように形成されている。

図４乃至図１０に示すように、第３層目の導電体３３と、この導電体３３と隣り合う第３層目の電極（３１ａ，３１ｂ，３２ａ，３１ｂ）との間の距離ｍ１は、電極３１ａと電極３２ｂとの間の距離ｍ２よりも大きくなっている。また、第２層目及び第１層目においても、導電体（２３，１３）と、この導電体２３と隣り合う電極（２１ａ，２１ｂ，２２ａ，２１ｂ：１１ａ，１１ｂ，１２ａ，１２ｂ）との間の距離ｍ１は、電極（２１ａ，１１ａ）と電極（２２ｂ，１２ｂ）との間の距離ｍ２より大きくなっている。

図３、図６乃至図９に示すように、第１層目〜第４層目のメタル配線層（Ｍ１〜Ｍ４）には、夫々信号配線（１４，２４，３４，４４）が形成されている。これらの信号配線（１４，２４，３４，４４）と容量素子Ｃとの間には、シールド体Ｓが形成されている。信号配線（１４，２４，３４，４４）は、容量素子Ｃの電極やシールド体Ｓの導電体と同様に、各々の層間絶縁膜に設けられた溝の内部に埋め込まれている。また、シールド体Ｓを形成する導電体は、基板１に設けられたｐ型半導体領域４に接続されており、接地電位となるように形成されている。

ところで、ＬＳＩに用いられるメタル容量には、精度が高く、寄生容量が小さいことが望まれる。単位容量については大きいことが望まれるが、高周波で用いられる場合、精度が優先で、精度を得るためにサイズが決まり、容量値はスピードの点で小さい方が良い場合もあるなど必ずしも大きい方が良いとは限らない。

一般に、２つの電極間に高誘電体膜を挟む平行平板型のメタル容量が用いられる。この平行平板型の容量は性能の点で申し分ないが、マスクや製作工程が余分に掛かることから、より安価で同等の性能が得られる容量が望まれている。同一層における配線間容量と、上下層における層間容量を利用するメタル容量は、余分な製作工程を必要としない安価な容量として注目されている。

しかしながら、容量素子としてのレイアウトを工夫しないと、容量素子としてのメタル配線（メタル電極）と、近くを延在するメタル配線（信号配線）とが干渉してしまい、異常動作の原因となることがある。容量素子のメタル電極とメタル配線が干渉しないようにする為には、容量素子とメタル配線との間にシールドメタル（シールド体）を配置すれば良い。

しかしながら、シールドメタルと容量素子のメタル電極との間には容量が生じ、これは容量素子にとって寄生容量（図２中の寄生容量ｐｃ参照）となる。この寄生容量を小さくする為には、容量素子のメタル電極とシールドメタルとの間の距離を取る（大きくする）ことが必要であるが、この距離を取れば寄生容量は小さくなるが、シールド効果は薄れることになる。寄生容量が設計的に妥協できるように押さえた時にシールド効果が不十分となることが多い。

シールド効果を優先して考えた場合、容量素子の上下左右を完成に囲む方法が考えられる。しかしながら、問題として、上下方向のシールドメタルとの間の寄生容量が大きくなる点が挙げられる。そこで、対策として、上下方向の距離を取るために１層間を空ける方法が考えられる。これで、シールド効果があり、寄生容量が少ない容量素子が得られるが、本来利用できたメタル層を犠牲にしたため、容量値が小さくなってしまう。また、容量値が小さくなると共に容量値のばらつきも悪くなるようになる。

本発明の特徴は、上下方向のシールドメタルは容量素子の周辺のみにし、容量素子の上面には置かないようにすることである。

干渉の様子は電気力線を描いて考えると解り易い。図１２は、二つの電極間にシールドメタルを配置したときの電気力線の様子を示した模式的断面図である。

図１２において、電極ｚ１を１Ｖにして、電極ｚ２とシールドメタルｓ１は共に０Ｖにしている。電気力線は電極ｚ１から電極ｚ２とシールドメタルｓ１に向かうが、ほとんどの電気力線はシールドメタルｓ１に吸収されて電極ｚ２には届かない。しかし、上下方向に向かうわずかな電気力線はシールドメタルｓ１を乗り越えて電極ｚ２に到達する。

このシールドメタルｓ１の効果は図１４を見るとわかる。図１３はシールド効果のシミュレーションに使用した各パターン（（ａ）〜（ｅ））を示す模式的断面図である。図１４は、図１３の（ａ）〜（ｅ）の各パターンのシミュレーション結果をまとめたものであり、電気力線がもれて結合した結果の容量値を示した図である。

図１３において、
（ａ）は、電極ｚ１と電極ｚ２との間にシールドメタルｓ１を配置しないパターンである。
（ｂ）は、電極ｚ１と電極ｚ２との間にシールドメタルｓ１を配置したパターンである。この（ｂ）のパターンは、図１２と同じである。
（ｃ）は、電極ｚ１の左右及び下をシールドメタルｓ１で囲み、電極ｚ１よりもシールドメタルｓ１を上方に突出させ、更に電極ｚ１上を覆わないように２つの電極間におけるシールドメタルｓ１の上部を電極ｚ１側に突出させたパターンである。
（ｄ）は、（ｃ）と比較して、２つの電極間（電極ｚ１とｚ２との間）におけるシールドメタルｓ１の上部を電極ｚ１側に突出させていないパターンである。
（ｅ）は、（ｃ）と比較して、電極ｚ２と反対側（図中、左側）のシールドメタルｓ１を電極ｚ１と同じ高さにしたパターンである。

図１４をみると、図１３の（ａ）から（ｂ）のようにシールドメタルｓ１を挿入した結果、約１０分の１に結合容量が低減している。電気力線を遮るようにシールドメタルｓ１を挿入することで、より大きなシールド効果が得られることが期待される。図１３の（ｃ）〜（ｅ）の上面開放パターンにおいては、（ｄ）の場合が最もシールド効果が大きくなっている。（ｃ）と（ｄ）を比較すると、周辺にシールドメタルｓ１を突き出すようにすることで、大きな効果が得られることがわかる。

本実施例１では、図３に示すように、容量素子Ｃの電極が形成されたメタル配線層のうちの最上層のメタル配線層よりも１つ上層のメタル配線層に形成された導電体４３を、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層に形成された導電体（１３，２３，３３）よりも、容量素子Ｃ側に平面的に突出させている。このような構成にすることにより、容量素子Ｃの上方を導電体４３で覆わなくても、シールド体Ｓによるシールド効果を向上させることができる。従って、容量素子Ｃとシールド体Ｓとの間に生じる寄生容量ｐｃを抑制し、シールド体Ｓによるシールド効果向上を図る（容量素子Ｃとシールド体Ｓとの間に生じる寄生容量を小さく押さえながらシールド効果を得る）ことができる。

第３層目の電極（３１ａ，３１ｂ，３２ａ，３２ｂ）と導電体４３とが平面的に重なった場合、第３層目の電極と導電体４３との間における寄生容量が大きくなる。従って、第３層目の電極と導電体４３とが平面的に重ならないように出来るだけ導電体４３を容量素子Ｃ側へ延長させることが望ましい。

容量素子Ｃの容量は、図４を参照すれば、第１の電極と第２の電極との間の距離ｍ２を小さくすることによって大きくなる。一方、容量素子Ｃの電極とシールド体Ｓの導電体との間に生じる寄生容量は、容量素子Ｃの電極とシールド体Ｓの導電体との間の距離ｍ１を小さくすることによって大きくなる。従って、寄生容量を考慮すれば、距離ｍ１は距離ｍ２よりも大きくすることが望ましい（ｍ１＞ｍ２）。

シールド体Ｓは、図１１に示すように、各メタル配線層（Ｍ１〜Ｍ４）に形成された導電体（１３，２３，３３，４３）を積み重ねて構成されている。各導電体間は、各々の層間絶縁膜（１０，２０，３０，４０）に形成された接続孔（１０ｃ，２０ｃ，３０ｃ，４０ｃ）を通して電気的に接続されている。この接続孔の間隔をＴで示す。間隔Ｔが小さいほどシールド効果は大きくなるが、容量素子の電極との対向面性が増加するため、寄生容量も大きくなる。従って、寄生容量とシールド効果を勘案して間隔Ｔを定めることが望ましい。

本実施例１の容量素子Ｃは、図２に示すように、増幅器１０８の入力部に接続されている。この場合、容量素子Ｃに乗ったノイズがそのまま増幅されてしまう。従って、増幅部１０８の入力部に接続される容量素子Ｃにおいては、導電体４３を容量素子Ｃ側に延長させたシールド体Ｓによってシールドすることが望ましい。

本実施例１のシールド体Ｓは、容量素子Ｃ下に設けられたｎ型半導体領域３を含む構成になっている。一方、容量素子Ｃは、第１層目のメタル配線層に形成された電極を含む構成になっている。この場合、第１層目の電極（１１ａ，１１ｂ，１２ａ，１２ｂ）とｎ型半導体領域３との間に寄生容量が生じるが、容量素子Ｃ下におけるｎ型半導体領域３は、基板１上に形成された層間絶縁膜１０及び基板１の主面に形成されたフィールド絶縁膜２で覆われているため、第１層目の電極とｎ型半導体領域３との間に生じる寄生容量を小さくすることができる。

平行平板型の容量素子の場合、平面方向における電気力線の広がりが小さいため、近くを延在する信号配線と干渉し難い。一方、本実施例１の容量素子Ｃは、層間絶縁膜を挟んで容量を形成する第１の電極と第２の電極が平面方向に配置されている。このような容量素子Ｃは、平面方向にかける電気力線の広がりが大きいため、近くを延在する信号配線と干渉し易い。従って、本発明は、本実施例１のように、層間絶縁膜を挟んで容量を形成する第１の電極と第２の電極が平面方向に配置された容量素子Ｃにおいて特に有効である。

なお、本実施例１では、第１層目から第３層目のメタル配線層に跨って各々のメタル配線層に電極が形成された容量素子Ｃをシールド体Ｓによってシールドする例について説明したが、本発明は、容量素子Ｃの電極が形成されるメタル配線層の層数に関係なく、適用することができる。即ち、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層に形成された導電体よりも、容量素子Ｃの電極が形成されたメタル配線層のうちの最上層のメタル配線層よりも１つ上層のメタル配線層に形成された導電体４３を容量素子Ｃ側に平面的に延長させればよい。従って、１つのメタル配線層に電極が形成された容量素子や、本実施例１よりも層数が多い容量素子をシールドする場合にも適用することができる。

図１５は、本発明の実施例２であるシステムＩＣにおいて、容量素子及びシールド体の概略構成を示す模式的断面図である。

前述の実施例１のシールド体Ｓは、基板１の主面に容量素子Ｃと平面的に重なるようにして形成されたｎ型半導体領域３を含む構成になっているが、本実施例２のシールド体Ｓは、図１５に示すように、第１層目のメタル配線層Ｍ１に、容量素子Ｃと平面的に重なるようにして形成された導電体１３を含む構成になっている。

本実施例２の容量素子Ｃは、実施例１と基本的に変わらず、第３層目〜第５層目のメタル配線層（Ｍ３〜Ｍ５）に跨って各々のメタル配線層に第１の電極（３１ａ，４１ａ，５１ａ）と第２の電極（３２ａ，４２ａ，５２ａ）が形成された構成になっている。

本実施例２のシールド体Ｓは、第１層目のメタル配線層Ｍ１に形成された導電体１３と、第２層目のメタル配線層Ｍ２に形成された導電体２３と、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層に形成された導電体（３３，４３，５３）と、容量素子Ｃの電極が形成されたメタル配線層（Ｍ３〜Ｍ５）のうちの最上層のメタル配線層Ｍ５よりも１つ上層のメタル配線層Ｍ６に形成された導電体６３とを有する構成になっている。

第１層目の導電体１３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されている。第２層目から第５層目の導電体（２３，３３，４３，５３）は、容量素子Ｃを平面的に囲むようにして形成されている。第６層目の導電体６３は、容量素子Ｃを平面的に囲むようにして形成され、かつ第２層目から第３層目のメタル配線層に形成された導電体（２３，３３，４３，５３）よりも容量素子Ｃ側に平面的に延長されている。また、図示はしないが、本実施例のシールド体Ｓを形成する導電体は、前述の実施例１と同様に、基板１に設けられたｐ型半導体領域４に接続されており、接地電位となるように形成されている。

第４層目の導電体４３と第５層目の導電体５３との間の層間絶縁膜５０には、複数の接続孔５０ｃが設けられている。この複数の接続孔５０ｃの各々には、例えば第５層目の導電体５３の一部が埋め込まれており、導電体４３と導電体５３は、導電体４３の一部を介して互いに電気的に接続されている。

第５層目の導電体５３と第６層目の導電体６３との間の層間絶縁膜６０には、複数の接続孔６０ｃが設けられている。この複数の接続孔６０ｃの各々には、例えば第６層目の導電体６３の一部が埋め込まれており、導電体５３と導電体６３は、導電体６３の一部を介して互いに電気的に接続されている。

第１層目の導電体１３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されているが、容量素子Ｃは第１層目の導電体１３に対して１層空けて形成されている。このように、導電体１３に対して１層空けて容量素子Ｃの電極を形成、換言すれば容量素子Ｃの最下層の電極に対して１層空けて導電体１３を形成することにより、第１層目の導電体１３と第３層目の電極との間に生じる寄生容量を小さくすることができるため、容量素子Ｃとシールド体Ｓとの間に生じる寄生容量ｐｃを抑制し、シールド体Ｓによるシールド効果向上を図る（容量素子Ｃとシールド体Ｓとの間に生じる寄生容量を小さく押さえながらシールド効果を得る）ことができる。

図１６は、本発明の実施例３であるシステムＩＣにおいて、容量素子及びシールド体の概略構成を示す模式的断面図である。

本実施例３の容量素子Ｃは、実施例１と基本的に変わらず、第１層目〜第２層目のメタル配線層（Ｍ１〜Ｍ２）に跨って各々のメタル配線層に第１の電極（１１ａ，２１ａ）と第２の電極（１２ａ，２２ａ）が形成された構成になっている。

本実施例３のシールド体Ｓは、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層（Ｍ１〜Ｍ２）に形成された導電体（１３，２３）と、第３層目のメタル配線層Ｍ３に形成された導電体３３と、第４層目のメタル配線層Ｍ４に形成された導電体２３と、基板１の主面に形成されたｎ型半導体領域３とを有する構成になっている。また、前述の実施例１と同様に、シールド体Ｓを形成する導電体は、基板１に設けられたｐ型半導体領域４に接続されており、接地電位となるように形成されている。

第１層目から第３層目の導電体（１３，２３，３３）は、容量素子Ｃを平面的に囲むようにして形成されている。第４層目の導電体１３は、容量素子Ｃと平面的に重なるようにして（容量素子Ｃを平面的に覆うようにして）容量素子Ｃよりも大きい平面サイズで形成されている。

第４層目の導電体４３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されているが、容量素子Ｃは第４層目の導電体４３に対して１層空けて形成されている。このように、導電体４３に対して１層空けて容量素子Ｃの電極を形成、換言すれば、容量素子Ｃの最上層の電極に対して１層空けて導電体４３を形成することにより、第４層目の導電体４３と第３層目の電極との間に生じる寄生容量を小さくすることができるため、容量素子Ｃとシールド体Ｓとの間に生じる寄生容量ｐｃを抑制し、シールド体Ｓによるシールド効果向上を図る（容量素子Ｃとシールド体Ｓとの間に生じる寄生容量を小さく押さえながらシールド効果を得る）ことができる。

図１７は、本発明の実施例４であるシステムＩＣ（半導体装置）において、容量素子及びシールド体の概略構成を示す模式的断面図である。
本実施例４は、前述の実施例２と３を組み合わせた例である。

本実施例４の容量素子Ｃは、実施例１と基本的に変わらず、第３層目〜第４層目のメタル配線層（Ｍ３〜Ｍ４）に跨って各々のメタル配線層に第１の電極（３１ａ，４１ａ）と第２の電極（３２ａ，４２ａ，）が形成された構成になっている。

本実施例４のシールド体Ｓは、第１層目のメタル配線層Ｍ１に形成された導電体１３と、第２層目のメタル配線層Ｍ２に形成された導電体２３と、容量素子Ｃの電極が形成されたメタル配線層の層数に対応して容量素子Ｃの電極と同じメタル配線層に形成された導電体（３３，４３）と、第５層目のメタル配線層Ｍ５に形成された導電体５３と、第６層目のメタル配線層Ｍ６に形成された導電体６３とを有する構成になっている。また、図示はしないが、シールド体Ｓを形成する導電体は、前述の実施例１と同様に、基板１に設けられたｐ型半導体領域４に接続されており、接地電位となるように形成されている。

第１層目の導電体１３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されている。第２層目から第５層目の導電体（２３，３３，４３，５３）は、容量素子Ｃを平面的に囲むようにして形成されている。第６層目の導電体６３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されている。

第１層目の導電体１３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されているが、容量素子Ｃは第１層目の導電体１３に対して１層空けて形成されている。また、第６層目の導電体６３は、容量素子Ｃと平面的に重なるようにして容量素子Ｃよりも大きい平面サイズで形成されているが、容量素子Ｃは第６層目の導電体６３に対して１層空けて形成されている。このように、導電体１３に対して１層空けて容量素子Ｃの電極を形成することにより、第１層目の導電体１３と第２層目の電極との間に生じる寄生容量を小さくすることができ、また、導電体６３に対して１層空けて容量素子Ｃの電極を形成することにより、第６層目の導電体６３と第４層目の電極との間に生じる寄生容量を小さくすることができるため、容量素子Ｃとシールド体Ｓとの間に生じる寄生容量ｐｃを抑制し、シールド体Ｓによるシールド効果向上を図る（容量素子Ｃとシールド体Ｓとの間に生じる寄生容量を小さく押さえながらシールド効果を得る）ことができる。

なお、前述の実施例１〜４では、シールド体Ｓにおいて、上下２層間の導電体を電気的に接続する手段として、上層の導電体の一部を接続孔に埋め込む例について説明したが、接続孔の中に導電性プラグを埋め込んで上下２層間の導電体を電気的に接続するようにしてもよい。また、基板１のｎ型半導体領域４と第１層目の導電体１３とを電気的に接続する場合においても、接続孔１０ｃの内部に導電性プラグを埋め込んでもよい。

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

例えば、本発明は、容量素子を用いて構成されるアナログ回路又はデジタル回路を有する半導体装置に適用することができる。

また、本発明は、切り替えノイズによる電源電位の揺らぎを抑制するために電源配線間にデカップリング用として挿入される容量素子に適用することができる。

本発明の実施例１である半導体装置の平面レイアウト図である。 図１のフィルタ回路部に搭載されたフィルタ回路の等価回路図である。 図２の容量素子及びシールド体の概略構成を示す模式的断面図（図７のａ−ａ’線に沿う断面図）である。 図３の一部を拡大した模式的断面図である。 図２の容量素子及びシールド体の概略構成を示す模式的断面図（図７のｂ−ｂ’線に沿う断面図）である。 図３の第４層目のメタル配線層に形成された導電体の平面パターンを示す模式的平面図である。 図３の第３層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図である。 図３の第２層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図である。 図３の第１層目のメタル配線層に形成された電極及び導電体の平面パターンを示す模式的平面図である。 図７のｃ−ｃ’線に沿う模式的断面図である。 図７のｄ−ｄ’線に沿う模式的断面図である。 ２つの電極間にシールド体を配置した時の電気力線の様子を示す図である。 （ａ）〜（ｅ）は、シールド効果のシミュレーションに使用した各パターンを示す図である。 図１３の（ａ）〜（ｅ）の各パターンのシミュレーション結果をまためたものであり、電気力線がもれて結合した結果の容量値を示す図である。 本発明の実施例２である半導体装置において、容量素子及びシールド体の概略構成を示す模式的断面図である。 本発明の実施例３である半導体装置において、容量素子及びシールド体の概略構成を示す模式的断面図である。 本発明の実施例４である半導体装置において、容量素子及びシールド体の概略構成を示す模式的断面図である。

符号の説明

１…半導体基板、２…フィールド絶縁膜、３，４…ｎ型半導体領域、
１０…層間絶縁膜、１０ａ，１０ｂ，１０ｃ…接続孔、
Ｍ１…第１層目のメタル配線層、１１ａ，１１ｂ，１２ａ，１２ｂ…電極、１３…導電体、１４…信号配線、
２０…層間絶縁膜、２０ａ，２０ｂ，２０ｃ…接続孔、
Ｍ２…第２層目のメタル配線層、２１ａ，２１ｂ，２２ａ，２２ｂ…電極、２３…導電体、２４…信号配線、
３０…層間絶縁膜、３０ａ，３０ｂ，３０ｃ…接続孔、
Ｍ３…第３層目のメタル配線層、３１ａ，３１ｂ，３２ａ，３ｂ…電極、３２Ｌ，３２Ｌ…配線、３３…導電体、３４…信号配線、
４０…層間絶縁膜、４０ａ，４０ｂ，４０ｃ…接続孔、
Ｍ４…第４層目のメタル配線層、４１ａ，４２ａ…電極、４３…導電体、４４…信号配線、
５０…層間絶縁膜、５０ｃ…接続孔、
Ｍ５…第５層目のメタル配線層、５１ａ，５２ａ…電極、５２…電極、５３…導電体、
６０…層間絶縁膜、６０ｃ…接続孔、
Ｍ６…第６層目のメタル配線層、６３…導電体、６４…信号配線、
１０１…増幅回路部、１０２…フィルタ回路部、１０３…Ａ／Ｄ変換回路部、１０４…ＰＬＬ回路部、１０５…電源回路部、１０６…論理回路部、１０７…外部端子、１０８…増幅器、
Ｃ…容量素子、ＨＰＦ…ハイパス・フィルタ回路、Ｓ…シールド体、ｐｃ…寄生容量。

Claims (26)

1. 容量素子と、所定の電位に電位固定されるシールド体と、半導体基板上に各々が絶縁膜を介在して多段に積層された複数の配線層とを有し、
   前記容量素子は、前記複数の配線層のうちの第１の配線層に、前記絶縁膜を挟んで形成された第１の電極と第２の電極とを有し、
   前記シールド体は、前記第１の配線層に前記容量素子を平面的に囲むようにして形成された第１の導電体と、前記複数の配線層のうちの前記第１の配線層よりも上層の第２の配線層に前記容量素子を平面的に囲むようにして形成され、かつ前記第１の導電体よりも前記容量素子側へ平面的に延長された第２の導電体とを有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２の導電体は、前記第１及び第２の電極と平面的に重ならないように前記容量素子側へ延長されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第２の導電体と前記第１の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第２の導電体の一部、若しくは導電性プラグが埋め込まれており、
   前記第２の導電体と前記第１の導電体は、前記第２の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１の電極、前記第２の電極のうちの前記第１の導電体と隣り合う一方の電極と、前記第１の導電体との間の距離は、前記第１の電極と前記第２の電極との間の距離よりも大きいことを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記シールド体は、前記半導体基板に、前記容量素子と平面的に重なるようにして前記容量素子よりも大きい平面サイズで形成された半導体領域を有することを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記半導体基板の主面には、前記半導体領域を覆うようにしてフィールド絶縁膜が形成されていることを特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第１の導電体と前記半導体領域との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
   前記第１の導電体と前記半導体領域は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記シールド体は、前記複数の配線層のうちの前記第１の配線層よりも下層の第３の配線層に、前記容量素子を囲むようにして形成された第３の導電体と、
   前記複数の配線層のうちの前記第３の配線層よりも下層の第４の配線層に、前記容量素子と平面的に重なるようにして前記容量素子よりも大きい平面サイズで形成された第４の導電体を有することを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１の導電体と前記第３の導電体との間には、前記絶縁膜に形成された複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
   前記第１の導電体と前記第３の導電体は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続され、
   前記第３の導電体と前記第４の導電体との間には、前記絶縁膜に形成された複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第３の導電体の一部、若しくは導電性プラグが埋め込まれており、
   前記第３の導電体と前記第４の導電体は、前記第３の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１の配線層は、前記絶縁膜を介在して多段に複数設けられており、
    前記第１及び第２の電極は、前記複数の第１の配線層の各々に形成され、
    前記第１の導電体は、前記複数の第１の配線層の各々に形成されていることを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記複数の第１の導電体の各々の間における前記絶縁膜には、夫々複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記複数の第１の導電体の各々は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記第１及び第２の電極は、平面方向及び厚さ方向において互いに向かい合って前記複数の第１の配線層に形成されていることを特徴とする半導体装置。
13. 請求項１に記載の半導体装置において、
    前記容量素子は、アナログ回路に使用されていることを特徴とする半導体装置。
14. 請求項１に記載の半導体装置において、
    前記容量素子は、増幅器の入力部に接続されていることを特徴とする半導体装置。
15. 容量素子と、所定の電位に電位固定されるシールド体と、半導体基板上に設けられた多層配線層とを有し、
    前記多層配線層は、各々が絶縁膜を介在して多段に積層された複数の配線層を有し、
    前記容量素子は、前記複数の配線層のうちの第１の配線層に、前記絶縁膜を挟んで互いに向かい合って形成された第１の電極と第２の電極とを有し、
    前記シールド体は、前記第１の配線層に前記容量素子を平面的に囲むようにして形成された第１の導電体と、前記複数の配線層のうちの前記第１の配線層よりも上層の第２の配線層に前記容量素子を平面的に囲むようにして形成された第２の導電体と、前記複数の配線層のうちの前記第２の配線層よりも上層の第３の配線層に前記容量素子を覆うようにして形成された第３の導電体とを有することを特徴とする半導体装置。
16. 請求項１５に記載の半導体装置において、
    前記第２の導電体と前記第１の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第２の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記第２の導電体と前記第１の導電体は、前記第２の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続され、
    前記第３の導電体と前記第２の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第３の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記第３の導電体と前記第２の導電体は、前記第３の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
17. 請求項１５に記載の半導体装置において、
    前記シールド体は、前記半導体基板に、前記容量素子と平面的に重なるようにして前記容量素子よりも大きい平面サイズで形成された半導体領域を有することを特徴とする半導体装置。
18. 請求項１７に記載の半導体装置において、
    前記半導体基板の主面には、前記半導体領域を覆うようにしてフィールド絶縁膜が形成されていることを特徴とする半導体装置。
19. 請求項１７に記載の半導体装置において、
    前記第１の導電体と前記半導体領域との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記第１の導電体と前記半導体領域は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
20. 請求項１５に記載の半導体装置において、
    前記シールド体は、前記複数の配線層のうちの前記第１の配線層よりも下層の第４の配線層に、前記容量素子を囲むようにして形成された第４の導電体と、
    前記複数の配線層のうちの前記第４の配線層よりも下層の第５の配線層に、前記容量素子と平面的に重なるようにして前記容量素子よりも大きい平面サイズで形成された第５の導電体を有することを特徴とする半導体装置。
21. 請求項２０に記載の半導体装置において、
    前記第１の導電体と前記第４の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記第１の導電体と前記第４の導電体は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続され、
    前記第４の導電体と前記第５の導電体との間の前記絶縁膜には、複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第４の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記第４の導電体と前記第５の導電体は、前記第４の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
22. 請求項１５に記載の半導体装置において、
    前記第１の配線層は、各々が前記絶縁膜を介在して多段に複数設けられており、
    前記第１及び第２の電極は、前記複数の第１の配線層の各々に形成され、
    前記第１の導電体は、前記複数の第１の配線層の各々に形成されていることを特徴とする半導体装置。
23. 請求項２２に記載の半導体装置において、
    前記複数の第１の導電体の各々の間の前記絶縁膜には、夫々複数の接続孔が設けられ、前記複数の接続孔の各々には、前記第１の導電体の一部、若しくは導電性プラグが埋め込まれており、
    前記複数の第１の導電体の各々は、前記第１の導電体の一部、若しくは前記導電性プラグを介して互いに電気的に接続されていることを特徴とする半導体装置。
24. 請求項２２に記載の半導体装置において、
    前記第１及び第２の電極は、平面方向及び厚さ方向において互いに向かい合って前記複数の第１の配線層に形成されていることを特徴とする半導体装置。
25. 請求項１に記載の半導体装置において、
    前記容量素子は、アナログ回路に使用されていることを特徴とする半導体装置。
26. 請求項１５に記載の半導体装置において、
    前記容量素子は、増幅器の入力部に接続されていることを特徴とする半導体装置。
    

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