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JP2007042954A - 半導体装置 - Google Patents

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Abstract

【課題】 スーパージャンクション構造を有する半導体装置のスーパージャンクション効果を高めるとともに、耐圧劣化を防ぐ。
【解決手段】 ゲート電極１０８およびソース電極１１６が形成された素子形成領域と、素子形成領域の外周に形成されるとともに素子分離領域が形成された外周領域と、を有する第一導電型の基板と、素子形成領域および外周領域の一部にかけて、基板の主面に形成されたｎ型ドリフト領域１０４およびｐ型コラム領域１０６が交互に配置された並列ｐｎ層と、を含み、外周領域において、素子形成領域から外側に向かって複数のｐ型コラム領域１０６ａ〜ｄを設けて、ゲート電極１０８は、基板内に埋め込まれたトレンチゲートであって、外周領域においても素子形成領域と同様に、ｐ型コラム領域１０６ａ〜ｄを囲むように形成されていることを特徴としている。
【選択図】 図１

Description

本発明は、半導体装置に関し、特にスーパージャンクション（ｓｕｐｅｒｊｕｎｃｔｉｏｎ）構造を有する半導体装置に関する。
高耐圧のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として、縦型パワーＭＯＳＦＥＴが提案されている。この種の高耐圧ＭＯＳＦＥＴでは、重要な特性として、オン抵抗とブレークダウン耐圧がある。オン抵抗とブレークダウン耐圧は、電界緩和層の抵抗率に依存し、電界緩和層中の不純物濃度を高くして抵抗率を下げるとオン抵抗を低減できるが、同時にブレークダウン耐圧も低下するといったトレードオフの関係にある。
近年、高耐圧ＭＯＳＦＥＴにおけるブレークダウン耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション構造が提案されている。
図４は、このようなスーパージャンクション構造を有する従来の半導体装置の構成を示す断面図である。
半導体装置１０は、半導体基板１１と、半導体基板１１上に形成され、電界緩和層として機能するＮ型ドリフト領域１４と、Ｎ型ドリフト領域１４上に形成されたベース領域１５と、ベース領域１５に形成されたソース領域２２と、ゲート絶縁膜２０と、ゲート絶縁膜２０上に形成されたゲート電極１８と、ゲート電極１８上に形成された絶縁膜２４と、絶縁膜２４上に形成されるとともに、ソース領域２２と接続して形成されたソース電極２６と、Ｎ型ドリフト領域１４において隣接する二つのゲート電極１８間に形成されたＰ型コラム領域１６と、半導体基板１１の裏面に形成されたドレイン電極１２と、を含む。
ここで、半導体基板１１、Ｎ型ドリフト領域１４、およびソース領域２２は、同じ導電型（ここではＮ型）とされる。また、ベース領域１５およびＰ型コラム領域１６は、Ｎ型ドリフト領域１４とは逆の導電型（ここではＰ型）とされる。さらに、Ｎ型ドリフト領域１４とＰ型コラム領域１６とでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
次に、以上のような構成を有する半導体装置の動作を説明する。ゲート−ソース間にバイアス電圧が印加されていない場合にドレイン−ソース間に逆バイアス電圧を印加すると、ベース領域１５とＮ型ドリフト領域１４、およびＰ型コラム領域１６とＮ型ドリフト領域１４の二つのｐｎ接合から空乏層が広がり、ドレイン−ソース間には電流が流れず、オフ状態となる。つまり、Ｐ型コラム領域１６とＮ型ドリフト領域１４との界面は深さ方向に延在するが、この界面から空乏層が広がるため、図４の距離ｄの領域が空乏化されると、Ｐ型コラム領域１６とＮ型ドリフト領域１４の全体が空乏化されることになる。
従って、距離ｄが充分小さくなるようにＰ型コラム領域１６およびＮ型ドリフト領域１４を規定すると、半導体装置１０のブレークダウン耐圧は、電界緩和層として機能するＮ型ドリフト領域１４の不純物の濃度に依存しなくなる。そのため、上記のようなスーパージャンクション構造を採用することにより、Ｎ型ドリフト領域１４の不純物の濃度を高くしてオン抵抗を低減しつつ、ブレークダウン耐圧を維持することができる。特許文献１には、このようなスーパージャンクション構造を有する超接合半導体素子が開示されている。
また、特許文献２には、Ｎ型ドリフト層とＰ型ドリフト層とがセル領域部だけでなく、接合終端領域部の円周近傍に至るまで形成された半導体素子の構成が開示されている。接合終端領域部のうちセル領域部との境界近傍のＰ型ドリフト層上には、Ｐ型ベース層が形成されている。接合終端領域部の表面には、このＰ型ベース層上の一部を除いて絶縁膜が形成され、その絶縁膜上にフィールド電極がセル領域を囲むように形成され、Ｐ型ベース層の表面にコンタクトするとともに、ソース電極と電気的に接続されている。つまり、接合終端領域部のうちセル領域部との境界近傍のＰ型ドリフト層上には、フィールド電極が形成されている。
特開２００１−１３５８１９号公報 特開２００３−２７３３５５号公報（図１、図２）
ところで、コラム領域間のピッチが狭い方がスーパージャンクション効果を高くすることができる。とくに、ドレイン−ソース間の耐圧が低い（たとえば１００Ｖ以下程度）デバイスにおいては、微細なスーパージャンクション構造を形成することが好ましい。しかし、Ｐ型コラム領域１６間のピッチを狭く形成しても、その後に大きな熱履歴がかかると、Ｐ型コラム領域１６中の不純物がＮ型ドリフト領域１４中に拡散してＰ型コラム領域１６が横方向に広がり、狭ピッチ化が困難となる。
そのため、微細なスーパージャンクション構造を有する半導体装置においては、Ｐ型コラム領域１６形成後に半導体装置へ熱履歴がかからないような製造工程の検討が必要になる。
本発明に係る半導体装置は、ゲート電極およびソース電極が形成された素子形成領域と、前記素子形成領域の外周に形成された外周領域と、を有する第一導電型の基板と、
前記素子形成領域および前記外周領域にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、
を含み、
前記ゲート電極は、前記基板内に埋め込まれたトレンチゲートであって、前記トレンチゲートは、前記素子形成領域および前記外周領域において、前記コラム領域を囲むように形成されていることを特徴としている。
特許文献２に示したように、接合終端領域部にもＮ型ドリフト層（Ｎ型ドリフト領域）とＰ型ドリフト層（Ｐ型コラム領域）とを形成し、その上にフィールド電極が形成された構成の半導体素子の製造手順としては、以下があげられる。
（１）イオン注入によりＰ型コラム領域を形成した後にその上にフィールド電極を形成する；
（２）フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、Ｐ型コラム領域を形成する。
上述したように、微細なスーパージャンクション構造を有する半導体装置においては、Ｐ型コラム領域を形成した後には、半導体装置へ熱履歴がかからないようにすることが好ましい。ここで、フィールド電極は、ＣＶＤ法によりポリシリコン層を形成することにより形成することができる。この場合、ポリシリコン層を形成する際に半導体装置への熱履歴がかかるため、（１）の手順では、フィールド電極形成時にＰ型コラム領域中の不純物がＮ型ドリフト領域中に拡散してしまい、微細なスーパージャンクション構造を実現するのが困難である。
そのため、（２）に示したように、フィールド電極を形成した後に、Ｐ型コラム領域を形成することが好ましい。図５は、フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、Ｐ型コラム領域を形成した半導体装置の構成を示す断面図である。
半導体装置５０は、半導体基板５１と、半導体基板５１上に形成され、電界緩和層として機能するＮ型ドリフト領域５４と、Ｎ型ドリフト領域５４上に形成されたベース領域５５と、ベース領域５５に形成されたソース領域６２と、ゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたゲート電極５８（およびゲート電極５８と接続された接続電極５８ａ）と、ゲート電極５８上に形成された絶縁膜６４と、絶縁膜６４上に形成されるとともに、ソース領域６２と接続して形成されたソース電極６６と、Ｎ型ドリフト領域５４において隣接する二つのゲート電極５８間に形成されたＰ型コラム領域５６（および５６ａ）と、半導体基板５１の裏面に形成されたドレイン電極５２と、素子分離領域６８とを含む。また、半導体装置５０は、ゲート電極５８が形成された素子形成領域とその外周に形成された外周領域とを有する。半導体装置５０は、外周領域において、半導体基板５１上に形成されたフィールド電極７０をさらに含む。フィールド電極７０は、外周領域に形成された接続電極５８ａを介してゲート電極５８と電気的に接続される。ここで、フィールド電極７０は、接続電極５８ａとの接点をとるために、外周領域のほぼ全面に形成されている。
Ｐ型コラム領域５６は、半導体基板５１上に所定パターンの開口を有するマスクを用いて、Ｐ型不純物をイオン注入することにより形成される。このとき、既にフィールド電極７０が形成されているため、外周領域においては、イオン注入時に、フィールド電極７０を介して不純物が打ち込まれる。そのため、Ｐ型コラム領域５６ａの深さが素子形成領域のＰ型コラム領域５６の深さよりも浅くなってしまう。スーパージャンクション効果は、Ｐ型コラム領域の深さにも依存し、その深さが深いほど大きくなる。
図５に示したように、外周領域のＰ型コラム領域５６ａの深さが素子形成領域のＰ型コラム領域５６の深さよりも浅いと、外周領域の耐圧が素子形成領域の耐圧よりも低くなり、半導体装置５０全体の耐圧が外周領域の耐圧で決定されてしまう。そのため、高耐圧化を図るために種々の条件を制御して、素子形成領域の素子を製造しても、半導体装置５０としての耐圧を向上させることができない。このような観点から、外周領域においては、素子形成領域以上の耐圧が保てるように半導体装置を製造することが必要である。
本発明の半導体装置によれば、フィールド電極を形成した後にコラム領域を形成するので、コラム領域形成後に半導体装置へ熱履歴がかかるのを防ぐことができる。これにより、微細なスーパージャンクション構造を形成することができる。なお、外周領域において、フィールド電極が、コラム領域を形成する領域上に形成されないようにされるので、外周領域においてもコラム領域の深さを素子形成領域におけるコラム領域と同等の深さ以上に形成することができる。これにより、外周領域における耐圧の劣化を防ぐことができる。
本発明によれば、スーパージャンクション構造を有する半導体装置のスーパージャンクション効果を高めるとともに、耐圧劣化を防ぐことができる。
以下の実施の形態において、同一の構成要素には同一の符号を付し、適宜説明を省略する。なお、以下の実施の形態において、第一導電型がｎ型、第二導電型がｐ型の場合を例として説明する。
図１は、本実施の形態における半導体装置の構成を示す図である。
図１（ａ）は、本実施の形態における半導体装置１００の構成を示す断面図である。
半導体装置１００は、トレンチゲート型の縦型パワーＭＯＳＦＥＴを含む。半導体装置１００は、ゲート電極１０８およびソース電極１１６が形成された素子形成領域と、素子形成領域の外周に形成された外周領域と、を有する第一導電型の基板と、素子形成領域および外周領域にかけて、前記基板の主面に形成された第一導電型であるｎ型ドリフト領域１０４および第二導電型であるｐ型コラム領域１０６が交互に配置された並列ｐｎ層と、を含み、ゲート電極１０８は、前記基板内に埋め込まれたトレンチゲートであって、前記トレンチゲートは、素子形成領域および外周領域において、ｐ型コラム領域１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ（以下、「１０６ａ〜ｄ」と示す）を囲むように形成されていることを特徴としている。
ここで、半導体基板１０１およびエピタキシャル成長により形成されるとともに電界緩和層として機能するｎ型ドリフト領域１０４により、前記第一導電型の基板が構成される。以下、これらを合わせて「基板」という。基板の主面には、後述するように、ソース電極１１６と接続するトランジスタが形成されており、裏面にはドレイン電極１０２が形成されている。
本実施の形態において、ゲート電極１０８は、この基板内に埋め込まれたトレンチゲートであって、外周領域に形成される各ｐ型コラム領域１０６ａ〜ｄを取り囲むように形成されている。なお、トレンチ内のゲート電極１０８および後述する接続電極１０８ａの表面には、シリコン酸化膜などのゲート酸化膜１１０が形成されている。
ここで、半導体基板１０１、および後述するｎ型ドリフト領域１０４、およびソース領域１１２は、同じ導電型（ここではｎ型）とされる。また、ベース領域１０５およびｐ型コラム領域１０６，１０６ａ〜ｄは、ｎ型ドリフト領域１０４とは逆の導電型（ここではｐ型）とされる。さらに、ｎ型ドリフト領域１０４とｐ型コラム領域１０６，１０６ａ〜ｄとでは、各々の不純物のドーズ量は、ほぼ等しく設定される。
半導体装置１００は、トランジスタが形成された素子形成領域と、素子形成領域を囲むように形成されるとともに、素子分離領域１１８が形成された外周領域とを有する。ｐ型コラム領域１０６，１０６ａ〜ｄは、素子形成領域および外周領域の一部に形成される。半導体装置１００は、外周領域に形成されたフィールド電極１２０と、外周領域においてフィールド電極１２０上に形成された電極１２４とをさらに含む。ここで、フィールド電極１２０は、例えばポリシリコンにて構成され、一般的に高耐圧半導体デバイスの素子外周領域に形成されるフィールドプレート電極としての働きと、電極１２４とゲート電極１０８とを接続するゲートフィンガーの働きとを兼ねる。本実施の形態において、フィールド電極１２０の直下には、ｐ型コラム領域が形成されていない。
また、外周領域において、ゲート配線パターンとしての接続電極１０８ａがゲート電極の最外周領域にて形成され、フィールド電極１２０と接続されている。フィールド電極１２０が接続電極１０８ａと接続されることで、接続電極１０８ａを介してゲート電極１０８に電気的に接続される。また、外周領域において、フィールド電極１２０上にも絶縁膜１１４が形成されている。
本実施の形態において、外周領域には、複数のｐ型コラム領域１０６ａ〜ｄが形成される。このように、外周領域に複数のｐ型コラム領域を形成することにより、外周領域の耐圧を高く保つことができる。また、本実施の形態において、外周領域に形成されたｐ型コラム領域１０６ａ〜ｄは、素子形成領域に形成されたｐ型コラム領域１０６と実質的に等しい深さを有する。また、本実施の形態において、すべてのｐ型コラム領域１０６，１０６ａ〜ｄが実質的に等しい不純物のプロファイルを有する。
また、半導体装置１００では、素子形成領域では、前記基板の主面であって、トレンチゲート状のゲート電極１０８に囲まれた領域に第二導電型であるｐ型ベース領域１０５が形成され、外周領域では、前記基板の主面であって、このゲート電極１０８および接続電極１０８ａに囲まれた領域にはｐ型ベース領域が形成されていない。さらに、このｐ型ベース領域１０５内の前記基板の主面側であって、ゲート電極１０８周囲には、高濃度のｎ（ｎ＋）型ソース領域１１２が形成されている。
また、ソース領域１１２には、ソース電極１１６が接続されており、ソース領域１１２，ベース領域１０５，ｎ型ドリフト領域１０４で形成されるトランジスタに電圧を印加できるようになっている。このソース電極１１６は、端部において外周領域の一部であるｐ型コラム領域１０６ａ〜ｄの上部を覆うように形成されている。また、外周領域におけるソース電極１１６は、フィールド電極１２０と同様に、絶縁膜１１４をフィールド絶縁膜として機能させて、フィールドプレートとして機能する。
素子形成領域をこのように構成することで、ゲート電極１０８に電圧が印加されているときに、ベース領域１０５がゲート電極１０８に沿ったところで反転しチャネルを形成する。さらに、ソース電極１１６よりソース領域１１２に電圧が印加されたとき、すなわちオン状態になると、ソース領域１１２からｎ型ドリフト領域１０４に向かって、このチャネルを通じて電流が流れ、ソース電極１１６とドレイン電極１０２とが導通する。一方で、ソース電極１１６からの電圧の印加がないとき、すなわちオフ状態になると、ｐ型コラム領域１０６とｎ型ドリフト領域１０４の境目で空乏層が形成され、ソース電極１１６とドレイン電極１０２とは導通しなくなる。以上のようにして、本実施の形態の半導体装置１００は、パワーＭＯＳＦＥＴとして機能する。
図１（ｂ）は、本実施の形態における半導体装置１００の構成を示す上面図である。ここでは、説明のために、ｐ型コラム領域１０６，１０６ａ〜ｄ、ゲート電極１０８、接続電極１０８ａおよびフィールド電極１２０の構成のみを示す。
本実施の形態において、ｐ型コラム領域１０６は、島状に形成され、斜方格子状の平面配置を有する。フィールド電極１２０は、外周領域において、最外周のｐ型コラム領域１０６ａよりも外側に設けられる。また、ゲート電極１０８は、外周領域に形成された接続電極１０８ａを介してフィールド電極１２０と電気的に接続される。なお、図１（ａ）は、図１（ｂ）のＡ−Ａ'断面図である。
また、図１（ｂ）では、ｐ型コラム領域１０６，１０６ａ〜ｄが斜方格子の平面配置の例を示したが、正方格子の平面配置としてもよいが、以下に説明するように、スーパージャンクション構造による効果をさらに発揮させるという観点からは、斜方格子の平面配置にすることが好ましい。
ここで、図２は、ｐ型コラム領域の配置状態を示す図である。
図２（ａ）は、本実施の形態における半導体装置１００のｐ型コラム領域１０６，１０６ａ〜１０６ｄの配置状態を示す。このように、ｐ型コラム領域１０６，１０６ａ〜ｄが斜方格子状の平面配置を有するようにすると、島状のｐ型コラム領域１０６，１０６ａ〜１０６ｄを互いに略等間隔で配置することができる。一方、図２（ｂ）に示したように、ｐ型コラム領域を縦方向および横方向の双方において列状に並んだ正方格子状に配置とすると、たとえばｅのｐ型コラム領域とｂ、ｄ、ｆ、およびｈのｐ型コラム領域との間の距離と、ｅのｐ型コラム領域とａ、ｃ、ｇ、およびｉのｐ型コラム領域との間の距離が異なってしまう。島状のｐ型コラム領域を互いに略等間隔で配置することにより、全領域でｐ型コラム領域１０６（１０６ａ〜ｄ）とｎ型ドリフト領域１０４（図１参照）との間隔を均等にすることができ、スーパージャンクション効果を良好に発揮させることができる。
次に、本実施の形態における半導体装置１００の製造工程を説明する。図３は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、高濃度のＮ型の半導体基板１０１主面に、たとえばリン（Ｐ）をドープしながらシリコンをエピタキシャル成長させてｎ型ドリフト領域１０４を形成する。つづいて、外周領域において、ｎ型ドリフト領域１０４表面に素子分離領域１１８を形成する。素子分離領域１１８は、ＬＯＣＯＳ（local oxidation of silicon）とすることができる。
次いで、ｎ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入してベース領域１０５を形成する。
その後、フォトリソグラフィ技術により、ｎ型ドリフト領域１０４表面を選択的にエッチングしてトレンチを形成する。つづいて、熱酸化によりトレンチの内壁およびＮ型ドリフト領域１０４表面にシリコン酸化膜を形成する。その後、ｎ型ドリフト領域１０４表面に形成されたシリコン酸化膜を除去して、トレンチの内壁に残ったシリコン酸化膜をゲート酸化膜１１０とする。次いで、ＣＶＤ（chemical vapor deposition）法により、トレンチ内およびＮ型ドリフト領域１０４表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、トレンチのゲート酸化膜１１０の表面および基板表面の所定の領域にのみポリシリコン層を残してその他の領域のポリシリコン層をエッチバックして選択的に除去する。これにより、図１（ｂ）に示したようなパターンを有するゲート電極１０８、接続電極１０８ａ、およびフィールド電極１２０が形成される。
つづいて、フォトリソグラフィ技術により、たとえば砒素（Ａｓ）をイオン注入してベース領域１０５表面のゲート電極１０８の周囲に高濃度のｎ型（ｎ＋型）のソース領域１１２を形成する。以上により、図３（ａ）に示した構造が形成される。
次いで、所定形状のマスク１２６を形成し、マスク１２６を用いてｎ型ドリフト領域１０４表面にたとえばボロン（Ｂ）をイオン注入する（図３（ｂ））。ここで、このイオン注入は、複数回に分けて、それぞれエネルギーを変更して行うことができる。その後、マスク１２６をエッチングにより除去する（図３（ｃ））。本実施の形態において、ｐ型コラム領域１０６，１０６ａ〜ｄは、ドレイン領域として機能する半導体基板１０１に達しない深さに形成される。
つづいて、ｎ型ドリフト領域１０４表面に絶縁膜１１４を形成して所定形状にパターニングする。次いで、たとえばアルミニウムをターゲットとしたスパッタ法により、電極層を形成する。その後、電極層を所定形状にパターニングすることにより、ソース電極１１６および電極１２４が形成される。半導体基板１０１の裏面にも同様のスパッタ法によりドレイン電極１０２を形成する。これにより、図１（ａ）に示した構造の半導体装置１００が得られる。
本実施の形態において、ｐ型コラム領域１０６，１０６ａ〜ｄの形成前にフィールド電極１２０が形成されることを特徴とするが、それ以外の手順、たとえばベース領域１０５、ソース領域１１２、フィールド電極１２０のいずれを先に形成するかについては特に制限はない。これらは、上述した手順とは異なる順序で形成してもよい。
本実施の形態では、素子形成領域におけるゲート電極１０８（トレンチゲート）に囲まれた領域にのみベース領域を形成した例を示したが、外周領域におけるゲート電極１０８に囲まれた領域、あるいは素子形成領域からフィールド電極１２０の素子形成領域側の端部にかけての領域にもベースを形成してもよい。
また、外周領域において、各ｐ型コラム領域１０６ａ〜ｄを取り囲み、かつ、接続電極１０８ａに接続するようにゲート電極１０８（トレンチゲート）を設けた例を示したが、外周領域の一部のｐ型コラム領域を取り囲み、かつ、接続電極１０８ａに接続するようにトレンチゲート状のゲート電極を設けてもよい。
また、外周領域におけるｐ型コラム領域１０６ａ〜ｄの深さを、素子形成領域のｐ型コラム領域１０６の深さと同程度の例を示したが、ｐ型コラム領域１０６ａ〜ｄの少なくとも一つがｐ型コラム領域１０６の深さ以上の深さで設けられていればよく、特に最外周のｐ型コラム領域１０６ａを他のｐ型コラム領域１０６ｂ〜ｄよりも浅く設けても、本発明の効果を得ることができる。たとえば、素子形成領域に形成されたｐ型コラム領域１０６と最外周ｐ型コラム領域１０６ａとを実質的に等しい深さとし、最外周ｐ型コラム領域１０６ａ以外の外周領域に形成されたｐ型コラム領域１０６ｂ〜ｄを、素子形成領域のｐ型コラム領域１０６よりも深く形成することもできる。このようにしても、外周領域の耐圧を素子形成領域の耐圧よりも高くすることができる。また、最外周ｐ型コラム領域１０６ａの深さを素子形成領域に形成されたｐ型コラム領域１０６よりも浅く形成するとともに、最外周ｐ型コラム領域１０６ａ以外の外周領域に形成されたｐ型コラム領域１０６ｂ〜ｄを素子形成領域に形成されたｐ型コラム領域１０６よりも深く形成することができる。このように、各領域のＰ型コラム領域１０６の深さは、本発明の趣旨に沿う範囲内で適宜設定可能である。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
以上の実施の形態においては、第一導電型がｎ型、第二導電型がｐ型である場合を例として説明したが、第一導電型がｐ型、第二導電型がｎ型とすることもできる。
また、半導体装置に形成される能動素子の実施形態として、パワーＭＯＳＦＥＴを例に挙げて説明したが、これに限定されることはなく、例えばＩＧＢＴ、ゲート付サイリスタとして構成しても同様の効果が得られる。
実施の形態における半導体装置の構成を示す図である。 ｐ型コラム領域の配置状態を示す図である。 実施の形態における半導体装置の製造手順を示す工程断面図である。 スーパージャンクション構造を有する従来の半導体装置の構成を示す断面図である。 フィールド電極を形成した後に、そのフィールド電極上からイオン注入を行い、ｐ型コラム領域を形成した半導体装置の構成を示す断面図である。
符号の説明
１００ 半導体装置
１０１ 半導体基板
１０２ ドレイン電極
１０４ ｎ型ドリフト領域
１０５ ｐ型ベース領域
１０６ ｐ型コラム領域
１０６ａ〜ｄ ｐ型コラム領域
１０８ ゲート電極
１０８ａ 接続電極
１１０ ゲート絶縁膜
１１２ ソース領域
１１４ 絶縁膜
１１６ ソース電極
１１８ 素子分離領域
１２０ フィールド電極
１２２ 開口部
１２４ 電極
１２６ マスク

Claims (6)

  1. ゲート電極およびソース電極が形成された素子形成領域と、前記素子形成領域の外周に形成された外周領域と、を有する第一導電型の基板と、
    前記素子形成領域および前記外周領域にかけて、前記基板の主面に形成された第一導電型のドリフト領域および第二導電型のコラム領域が交互に配置された並列ｐｎ層と、
    を含み、
    前記ゲート電極は、前記基板内に埋め込まれたトレンチゲートであって、前記トレンチゲートは、前記素子形成領域および前記外周領域において、前記コラム領域を囲むように形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記外周領域にて形成された少なくとも一のコラム領域が、前記素子形成領域に形成されたコラム領域の深さ以上の深さに形成されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記素子形成領域では、前記基板の主面であって、前記トレンチゲートに囲まれた領域に第二導電型のベース領域が形成され、
    前記外周領域では、前記基板の主面であって、前記トレンチゲートに囲まれた領域に第二導電型のベース領域が形成されていないことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記ソース電極が、端部において前記外周領域の一部を覆うように形成されることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記外周領域に形成されるトレンチゲートは、該外周領域に形成される各コラム領域を取り囲むように形成されていることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記外周領域において、前記ゲート電極の最外周領域にてゲート配線パターンが形成され、
    前記トレンチゲートが当該ゲート配線パターンに接続されていることを特徴とする半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016518A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置および製造方法
JP2011198993A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびｄｃ−ｄｃコンバータ
US9281396B2 (en) 2013-11-12 2016-03-08 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2020129573A (ja) * 2019-02-07 2020-08-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN115020240A (zh) * 2022-08-03 2022-09-06 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5165995B2 (ja) * 2007-11-07 2013-03-21 株式会社東芝 半導体装置及びその製造方法
CN103828054B (zh) * 2011-09-27 2018-02-02 株式会社电装 半导体器件
JP2017117882A (ja) * 2015-12-22 2017-06-29 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6847681B2 (ja) * 2017-01-27 2021-03-24 ローム株式会社 半導体装置
US10263070B2 (en) * 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH06112497A (ja) * 1992-08-12 1994-04-22 Siliconix Inc Ｄｍｏｓ電界効果トランジスタの製造方法
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP2005057028A (ja) * 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693310B1 (en) * 1995-07-19 2004-02-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
DE50015742D1 (de) * 1999-06-25 2009-10-29 Infineon Technologies Ag Trench-mos-transistor
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
JP4860102B2 (ja) * 2003-06-26 2012-01-25 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JPH06112497A (ja) * 1992-08-12 1994-04-22 Siliconix Inc Ｄｍｏｓ電界効果トランジスタの製造方法
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
JP2005057028A (ja) * 2003-08-04 2005-03-03 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016518A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置および製造方法
JP2011198993A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびｄｃ−ｄｃコンバータ
US9281396B2 (en) 2013-11-12 2016-03-08 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2020129573A (ja) * 2019-02-07 2020-08-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7175787B2 (ja) 2019-02-07 2022-11-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN115020240A (zh) * 2022-08-03 2022-09-06 上海维安半导体有限公司 一种低压超结沟槽mos器件的制备方法及结构

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