JP2006134938A

JP2006134938A - 半導体デバイスのソフトエラー率の検証方法及び半導体デバイスの設計方法

Info

Publication number: JP2006134938A
Application number: JP2004319423A
Authority: JP
Inventors: Shigehisa Yamamoto; 茂久山本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-11-02
Filing date: 2004-11-02
Publication date: 2006-05-25

Abstract

【課題】半導体デバイスのソフトエラー率を高速・簡単に検証することができる検証方法、及び、その検証方法を用いた半導体デバイスの設計方法を得る。
【解決手段】半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルのソフトエラー率を登録するステップと、被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証するステップとを有する。
【選択図】図１

Description

本発明は、半導体デバイスのソフトエラーを高速・簡単に検証することができる検証方法、及び、その検証方法を用いた半導体デバイスの設計方法に関するものである。

半導体デバイスのソフトエラーの原因として、α粒子以外にも、パッケージ材料や配線材料に含まれるウランやトリウムなどから発生する高エネルギー中性子や熱中性子がある。特に、高エネルギー中性子は、シリコン中を通過する際に大量の電子正孔対を発生させ、ソフトエラーを引き起こす（例えば、特許文献１を参照）。

従来、半導体デバイスレベルでソフトエラー率を検証する際に、メモリデバイスの場合、デバイス自体を用いて加速評価やシステム評価を行っていた。一方、ロジックデバイスの場合、メモリ部についてのみソフトエラー率を検証し、ロジック回路部のソフトエラー率は無視していた。

特開２００１−２１５２５５号公報

しかし、プロセスの微細化や動作電圧が低下してきた現在では、ロジック回路、例えばＤラッチやフリップフロツプ回路などのソフトエラー率が無視できなくなってきた。また、Single Event Upsetだけでなく、Single Event TransientやSingle Event latch upなども、ロジック回路部のソフトエラー率に影響するようになってきた。

ところが、ロジック回路には、レイアウトの異なるいろいろな記憶素子が含まれているため、これまではロジック回路を含むロジックデバイス全体についてソフトエラー率を検証する方法は無かった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、半導体デバイスのソフトエラー率を高速・簡単に検証することができる検証方法、及び、その検証方法を用いた半導体デバイスの設計方法を得るものである。

本発明に係る半導体デバイスのソフトエラー率の検証方法は、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルのソフトエラー率を登録するステップと、被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証するステップとを有する。本発明のその他の特徴は以下に明らかにする。

本発明により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。特に、ロジック回路を含むロジックデバイス全体についてソフトエラー率を高速・簡単に検証することができる。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。

まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、実回路を用いた実測又はシミュレーションにより得られた各セルのソフトエラー率を登録する（ステップＳ１１）。

図２は、本発明の実施の形態１に係るセルの一例として、D-1atch回路に関するセルを示す図である。回路の論理情報及び回路情報の他に、各セルのソフトエラー率として、α線起因のソフトエラー率、熱中性子起因のソフトエラー率、及び、高エネルギー中性子起因のソフトエラー率を登録している。

次に、被検証対象である半導体デバイスに含まれる各セルの個数をカウントする（ステップＳ１２）。

次に、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証する（ステップＳ１３）。式で表すと次のようになる。

以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。

また、ロジックデバイスについてソフトエラー率を検証する場合は、まず、ロジックデバイスをメモリ部、ロジック部及びアナログ部に分離する。次に、メモリ部について、メモリ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証する。そして、ロジック部について、上記の検証方法を用いてソフトエラー率を検証する。次に、アナログ部について、アナログ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証する。そして、メモリ部、ロジック部及びアナログ部におけるそれぞれのソフトエラー率を足し合わせる。これにより、ロジックデバイス全体のソフトエラー率を高速・簡単に検証することができる。

図３は、上記の検証方法を用いた半導体デバイスの設計方法を示すフローチャートである。

まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリを作成する（ステップＳ３１）。

次に、セルライブラリに登録されているセルを用いてネットリストを作成する（ステップＳ３２）。

次に、ネットリストを用いて自動配置配線を実行して半導体デバイスのレイアウトパターンを作成する（ステップＳ３３）。

次に、上記の検証方法により半導体デバイスのレイアウトパターンのソフトエラー率を検証する（ステップＳ３４）。

次に、ソフトエラー率が所定値以下である場合は設計を終了し、所定値より大きい場合はステップＳ３６に進む（ステップＳ３５）。

次に、ソフトエラー率に応じてレイアウトパターンを修正し、ステップＳ３４に戻る（ステップＳ３６）。こうしてステップＳ３４〜Ｓ３６を繰り返すことにより、ソフトエラー率が所定値以下となるレイアウトパターンを得ることができる。その後、このレイアウトパターンに基づいてマスクパターンを設計し、フォトリソグラフィ等の手法を用いて半導体デバイスを製造する。

実施の形態２．
図４は、本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。また、図５は、本発明の実施の形態２に係る検証方法及び設計方法を実現するためのシステムを示す図である。

まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルの臨界電荷量及びソフトエラー敏感領域の体積を登録する（ステップＳ４１）。

ここで、臨界電荷量とは、そのセルのメモリの記憶ノードに収集されて保持データを反転させるのに必要な電荷量である。この臨界電荷量は、回路シミュレーションにより求めてよいし、簡単のために、動作電圧とノード容量との積を用いてもよい。

また、ソフトエラー敏感領域（sensitive volume）とは、記憶ノードの拡散領域とファネリング長を加えた直方体である。ただし、簡単のために、ソフトエラー敏感領域を、記憶ノードのＮ^＋拡散領域としてもよく、Ｎ^＋拡散領域に空乏層を加えた領域としてもよい。そして、核反応により生成された二次粒子がこのソフトエラー敏感領域を通過する際にこの領域内に発生した電荷は、全て記憶ノードに収集される。そして収集された電荷量が、あるしきい値（臨界電荷量）を超えるとソフトエラーが発生する。

図６は、本発明の実施の形態２に係るセルの一例として、D-1atch回路に関するセルを示す図である。回路の論理情報及び回路情報の他に、ソフトエラーが発生する臨界電荷量及びソフトエラー敏感領域の体積を登録している。

次に、ソフトエラー率をソフトエラー敏感領域の体積で規格化した規格化ソフトエラー率と臨界電荷量との関係を示す規格化ソフトエラー率データベースを作成する（ステップＳ４２）。図７は、本発明の実施の形態２に係る規格化ソフトエラー率データベースを示す図である。

ここで、規格化ソフトエラー率とは、実回路を用いた実測又はシミュレーションにより得られた各セルのソフトエラー率をそのセルのソフトエラー敏感領域の体積で除算したものである。また、各セルの規格化ソフトエラー率として、α線起因の規格化ソフトエラー率、熱中性子起因の規格化ソフトエラー率、及び、高エネルギー中性子起因の規格化ソフトエラー率を用いる。

次に、各セルについて、臨界電荷量、ソフトエラー敏感領域の体積及び規格化ソフトエラー率データベースを用いてソフトエラー率を求める（ステップＳ４３）。具体的には、規格化ソフトエラー率データベースを用いて臨界電荷量に対する規格化ソフトエラー率を求め、その規格化ソフトエラー率とソフトエラー敏感領域の体積との積を求めることで、ソフトエラー率を求める。

次に、被検証対象である半導体デバイスに含まれる各セルの個数をカウントする（ステップＳ４４）。

次に、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証する（ステップＳ４５）。

また、ロジックデバイスについてソフトエラー率を検証する場合は、実施の形態１と同様に、メモリ部、ロジック部及びアナログ部に分離して、ロジック部について、上記の方法を用いてソフトエラー率を検証すればよい。

そして、実施の形態１と同様に、実施の形態２の検証方法を用いて半導体デバイスの設計をすることができる。

本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。本発明の実施の形態１に係るセルの一例を示す図である。本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を用いた半導体デバイスの設計方法を示すフローチャートである。本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。本発明の実施の形態２に係る検証方法及び設計方法を実現するためのシステムを示す図である。図６は、本発明の実施の形態２に係るセルの一例を示す図である。本発明の実施の形態２に係る規格化ソフトエラー率データベースを示す図である。

Claims

半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルのソフトエラー率を登録するステップと、
被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、
各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、前記半導体デバイスのソフトエラー率を検証するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
各セルのソフトエラー率として、α線起因のソフトエラー率、熱中性子起因のソフトエラー率、及び、高エネルギー中性子起因のソフトエラー率を用いることを特徴とする請求項１に記載の半導体デバイスのソフトエラー率の検証方法。
半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルの臨界電荷量及びソフトエラー敏感領域の体積を登録するステップと、
各セルのソフトエラー率をそのセルの前記ソフトエラー敏感領域の体積で規格化した規格化ソフトエラー率と前記臨界電荷量との関係を示す規格化ソフトエラー率データベースを作成するステップと、
各セルについて、前記臨界電荷量、前記ソフトエラー敏感領域の体積及び前記規格化ソフトエラー率データベースを用いてソフトエラー率を求めるステップと、
被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、
各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、前記半導体デバイスのソフトエラー率を検証するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
各セルの規格化ソフトエラー率として、α線起因の規格化ソフトエラー率、熱中性子起因の規格化ソフトエラー率、及び、高エネルギー中性子起因の規格化ソフトエラー率を用いることを特徴とする請求項３に記載の半導体デバイスのソフトエラー率の検証方法。
ロジックデバイスをメモリ部、ロジック部及びアナログ部に分離するステップと、
前記メモリ部について、メモリ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証するステップと、
前記ロジック部について、請求項１〜４の何れか１項に記載された方法を用いてソフトエラー率を検証するステップと、
前記アナログ部について、アナログ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証するステップと、
前記メモリ部、前記ロジック部及び前記アナログ部におけるそれぞれのソフトエラー率を足し合わせるステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリを作成するステップと、
前記セルライブラリに登録されているセルを用いてネットリストを作成するステップと、
前記ネットリストを用いて自動配置配線を実行して半導体デバイスのレイアウトパターンを作成するステップと、
請求項１〜５の何れか１項に記載された方法により前記半導体デバイスのレイアウトパターンのソフトエラー率を検証するステップと、
前記ソフトエラー率に応じて前記半導体デバイスのレイアウトパターンを修正するステップとを有することを特徴とする半導体デバイスの設計方法。