JP2006134938A - Verification method of soft error rate of semiconductor device, and design method of semiconductor device - Google Patents
Verification method of soft error rate of semiconductor device, and design method of semiconductor device Download PDFInfo
- Publication number
- JP2006134938A JP2006134938A JP2004319423A JP2004319423A JP2006134938A JP 2006134938 A JP2006134938 A JP 2006134938A JP 2004319423 A JP2004319423 A JP 2004319423A JP 2004319423 A JP2004319423 A JP 2004319423A JP 2006134938 A JP2006134938 A JP 2006134938A
- Authority
- JP
- Japan
- Prior art keywords
- soft error
- error rate
- semiconductor device
- cell
- verifying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体デバイスのソフトエラーを高速・簡単に検証することができる検証方法、及び、その検証方法を用いた半導体デバイスの設計方法に関するものである。 The present invention relates to a verification method capable of quickly and easily verifying a soft error of a semiconductor device, and a semiconductor device design method using the verification method.
半導体デバイスのソフトエラーの原因として、α粒子以外にも、パッケージ材料や配線材料に含まれるウランやトリウムなどから発生する高エネルギー中性子や熱中性子がある。特に、高エネルギー中性子は、シリコン中を通過する際に大量の電子正孔対を発生させ、ソフトエラーを引き起こす（例えば、特許文献１を参照）。 In addition to α particles, there are high-energy neutrons and thermal neutrons generated from uranium and thorium contained in package materials and wiring materials as causes of soft errors in semiconductor devices. In particular, high-energy neutrons generate a large number of electron-hole pairs when passing through silicon, causing soft errors (see, for example, Patent Document 1).
従来、半導体デバイスレベルでソフトエラー率を検証する際に、メモリデバイスの場合、デバイス自体を用いて加速評価やシステム評価を行っていた。一方、ロジックデバイスの場合、メモリ部についてのみソフトエラー率を検証し、ロジック回路部のソフトエラー率は無視していた。 Conventionally, when verifying the soft error rate at the semiconductor device level, in the case of a memory device, acceleration evaluation and system evaluation have been performed using the device itself. On the other hand, in the case of the logic device, the soft error rate is verified only for the memory unit, and the soft error rate of the logic circuit unit is ignored.
しかし、プロセスの微細化や動作電圧が低下してきた現在では、ロジック回路、例えばＤラッチやフリップフロツプ回路などのソフトエラー率が無視できなくなってきた。また、Single Event Upsetだけでなく、Single Event TransientやSingle Event latch upなども、ロジック回路部のソフトエラー率に影響するようになってきた。 However, at the present time when process miniaturization and operating voltage have been reduced, the soft error rate of logic circuits such as D latches and flip-flop circuits cannot be ignored. In addition to Single Event Upset, Single Event Transient and Single Event latch up have also affected the soft error rate of the logic circuit.
ところが、ロジック回路には、レイアウトの異なるいろいろな記憶素子が含まれているため、これまではロジック回路を含むロジックデバイス全体についてソフトエラー率を検証する方法は無かった。 However, since the logic circuit includes various memory elements having different layouts, there has been no method for verifying the soft error rate for the entire logic device including the logic circuit.
本発明は、上述のような課題を解決するためになされたもので、その目的は、半導体デバイスのソフトエラー率を高速・簡単に検証することができる検証方法、及び、その検証方法を用いた半導体デバイスの設計方法を得るものである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to use a verification method capable of quickly and easily verifying a soft error rate of a semiconductor device, and the verification method. A method for designing a semiconductor device is obtained.
本発明に係る半導体デバイスのソフトエラー率の検証方法は、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルのソフトエラー率を登録するステップと、被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証するステップとを有する。本発明のその他の特徴は以下に明らかにする。 A method for verifying a soft error rate of a semiconductor device according to the present invention includes a step of registering a soft error rate of each cell in a cell library in which a plurality of cells used for designing a semiconductor device are registered, and a semiconductor to be verified A step of counting the number of each cell included in the device; a step of obtaining a product of the number and the soft error rate for each cell; and adding the product for all the cells to verify the soft error rate of the semiconductor device; Have Other features of the present invention will become apparent below.
本発明により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。特に、ロジック回路を含むロジックデバイス全体についてソフトエラー率を高速・簡単に検証することができる。 According to the present invention, the soft error rate of a semiconductor device can be verified quickly and easily. In particular, the soft error rate can be verified quickly and easily for the entire logic device including the logic circuit.
実施の形態１．
図１は、本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。
Embodiment 1 FIG.
FIG. 1 is a flowchart showing a method for verifying a soft error rate of a semiconductor device according to the first embodiment of the present invention.
まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、実回路を用いた実測又はシミュレーションにより得られた各セルのソフトエラー率を登録する（ステップＳ１１）。 First, the soft error rate of each cell obtained by actual measurement or simulation using an actual circuit is registered in a cell library in which a plurality of cells used for designing a semiconductor device are registered (step S11).
図２は、本発明の実施の形態１に係るセルの一例として、D-1atch回路に関するセルを示す図である。回路の論理情報及び回路情報の他に、各セルのソフトエラー率として、α線起因のソフトエラー率、熱中性子起因のソフトエラー率、及び、高エネルギー中性子起因のソフトエラー率を登録している。 FIG. 2 is a diagram showing a cell related to the D-1atch circuit as an example of the cell according to the first embodiment of the present invention. In addition to circuit logic information and circuit information, the soft error rate due to α rays, the soft error rate due to thermal neutrons, and the soft error rate due to high energy neutrons are registered as the soft error rate of each cell. .
次に、被検証対象である半導体デバイスに含まれる各セルの個数をカウントする（ステップＳ１２）。 Next, the number of cells included in the semiconductor device to be verified is counted (step S12).
次に、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証する（ステップＳ１３）。式で表すと次のようになる。
以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。 With the verification method described above, the soft error rate of the semiconductor device can be verified quickly and easily.
また、ロジックデバイスについてソフトエラー率を検証する場合は、まず、ロジックデバイスをメモリ部、ロジック部及びアナログ部に分離する。次に、メモリ部について、メモリ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証する。そして、ロジック部について、上記の検証方法を用いてソフトエラー率を検証する。次に、アナログ部について、アナログ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証する。そして、メモリ部、ロジック部及びアナログ部におけるそれぞれのソフトエラー率を足し合わせる。これにより、ロジックデバイス全体のソフトエラー率を高速・簡単に検証することができる。 When verifying a soft error rate for a logic device, first, the logic device is separated into a memory portion, a logic portion, and an analog portion. Next, the soft error rate of the memory unit is verified using a database of soft error rates for the memory unit. And about a logic part, a soft error rate is verified using said verification method. Next, for the analog part, the soft error rate is verified using the database of the soft error rate for the analog part. Then, the respective soft error rates in the memory part, logic part and analog part are added. As a result, the soft error rate of the entire logic device can be verified quickly and easily.
図３は、上記の検証方法を用いた半導体デバイスの設計方法を示すフローチャートである。 FIG. 3 is a flowchart showing a semiconductor device design method using the verification method described above.
まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリを作成する（ステップＳ３１）。 First, a cell library in which a plurality of cells used for designing a semiconductor device are registered is created (step S31).
次に、セルライブラリに登録されているセルを用いてネットリストを作成する（ステップＳ３２）。 Next, a net list is created using the cells registered in the cell library (step S32).
次に、ネットリストを用いて自動配置配線を実行して半導体デバイスのレイアウトパターンを作成する（ステップＳ３３）。 Next, automatic placement and routing is executed using the net list to create a semiconductor device layout pattern (step S33).
次に、上記の検証方法により半導体デバイスのレイアウトパターンのソフトエラー率を検証する（ステップＳ３４）。 Next, the soft error rate of the layout pattern of the semiconductor device is verified by the above verification method (step S34).
次に、ソフトエラー率が所定値以下である場合は設計を終了し、所定値より大きい場合はステップＳ３６に進む（ステップＳ３５）。 Next, when the soft error rate is equal to or lower than the predetermined value, the design is finished, and when it is larger than the predetermined value, the process proceeds to step S36 (step S35).
次に、ソフトエラー率に応じてレイアウトパターンを修正し、ステップＳ３４に戻る（ステップＳ３６）。こうしてステップＳ３４〜Ｓ３６を繰り返すことにより、ソフトエラー率が所定値以下となるレイアウトパターンを得ることができる。その後、このレイアウトパターンに基づいてマスクパターンを設計し、フォトリソグラフィ等の手法を用いて半導体デバイスを製造する。 Next, the layout pattern is corrected according to the soft error rate, and the process returns to step S34 (step S36). By repeating steps S34 to S36 in this way, a layout pattern in which the soft error rate is a predetermined value or less can be obtained. Thereafter, a mask pattern is designed based on this layout pattern, and a semiconductor device is manufactured using a technique such as photolithography.
実施の形態２．
図４は、本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法を示すフローチャートである。また、図５は、本発明の実施の形態２に係る検証方法及び設計方法を実現するためのシステムを示す図である。
Embodiment 2. FIG.
FIG. 4 is a flowchart showing a method for verifying the soft error rate of the semiconductor device according to the second embodiment of the present invention. FIG. 5 is a diagram showing a system for realizing the verification method and design method according to Embodiment 2 of the present invention.
まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、各セルの臨界電荷量及びソフトエラー敏感領域の体積を登録する（ステップＳ４１）。 First, the critical charge amount of each cell and the volume of the soft error sensitive region are registered in a cell library in which a plurality of cells used for semiconductor device design are registered (step S41).
ここで、臨界電荷量とは、そのセルのメモリの記憶ノードに収集されて保持データを反転させるのに必要な電荷量である。この臨界電荷量は、回路シミュレーションにより求めてよいし、簡単のために、動作電圧とノード容量との積を用いてもよい。 Here, the critical charge amount is a charge amount that is collected in the storage node of the memory of the cell and necessary to invert the retained data. The critical charge amount may be obtained by circuit simulation, or a product of the operating voltage and the node capacitance may be used for simplicity.
また、ソフトエラー敏感領域（sensitive volume）とは、記憶ノードの拡散領域とファネリング長を加えた直方体である。ただし、簡単のために、ソフトエラー敏感領域を、記憶ノードのＮ＋拡散領域としてもよく、Ｎ＋拡散領域に空乏層を加えた領域としてもよい。そして、核反応により生成された二次粒子がこのソフトエラー敏感領域を通過する際にこの領域内に発生した電荷は、全て記憶ノードに収集される。そして収集された電荷量が、あるしきい値（臨界電荷量）を超えるとソフトエラーが発生する。 A soft error sensitive area is a rectangular parallelepiped that includes a diffusion area of a storage node and a funneling length. However, for the sake of simplicity, the soft error sensitive region may be an N + diffusion region of the storage node, or a region obtained by adding a depletion layer to the N + diffusion region. And all the electric charges which generate | occur | produced in this area | region when the secondary particle produced | generated by the nuclear reaction passes this soft error sensitive area | region are collected by the storage node. When the collected charge amount exceeds a certain threshold value (critical charge amount), a soft error occurs.
図６は、本発明の実施の形態２に係るセルの一例として、D-1atch回路に関するセルを示す図である。回路の論理情報及び回路情報の他に、ソフトエラーが発生する臨界電荷量及びソフトエラー敏感領域の体積を登録している。 FIG. 6 is a diagram showing a cell related to the D-1atch circuit as an example of the cell according to the second embodiment of the present invention. In addition to the logic information and circuit information of the circuit, the critical charge amount at which a soft error occurs and the volume of the soft error sensitive area are registered.
次に、ソフトエラー率をソフトエラー敏感領域の体積で規格化した規格化ソフトエラー率と臨界電荷量との関係を示す規格化ソフトエラー率データベースを作成する（ステップＳ４２）。図７は、本発明の実施の形態２に係る規格化ソフトエラー率データベースを示す図である。 Next, a standardized soft error rate database indicating the relationship between the standardized soft error rate obtained by normalizing the soft error rate with the volume of the soft error sensitive region and the critical charge amount is created (step S42). FIG. 7 is a diagram showing a standardized soft error rate database according to Embodiment 2 of the present invention.
ここで、規格化ソフトエラー率とは、実回路を用いた実測又はシミュレーションにより得られた各セルのソフトエラー率をそのセルのソフトエラー敏感領域の体積で除算したものである。また、各セルの規格化ソフトエラー率として、α線起因の規格化ソフトエラー率、熱中性子起因の規格化ソフトエラー率、及び、高エネルギー中性子起因の規格化ソフトエラー率を用いる。 Here, the standardized soft error rate is obtained by dividing the soft error rate of each cell obtained by actual measurement or simulation using an actual circuit by the volume of the soft error sensitive area of the cell. As the standardized soft error rate of each cell, a standardized soft error rate caused by α rays, a standardized soft error rate caused by thermal neutrons, and a standardized soft error rate caused by high energy neutrons are used.
次に、各セルについて、臨界電荷量、ソフトエラー敏感領域の体積及び規格化ソフトエラー率データベースを用いてソフトエラー率を求める（ステップＳ４３）。具体的には、規格化ソフトエラー率データベースを用いて臨界電荷量に対する規格化ソフトエラー率を求め、その規格化ソフトエラー率とソフトエラー敏感領域の体積との積を求めることで、ソフトエラー率を求める。 Next, for each cell, the soft error rate is obtained using the critical charge amount, the volume of the soft error sensitive area, and the normalized soft error rate database (step S43). Specifically, a standardized soft error rate database is used to obtain a standardized soft error rate for the critical charge amount, and a product of the standardized soft error rate and the volume of the soft error sensitive area is obtained. Ask for.
次に、被検証対象である半導体デバイスに含まれる各セルの個数をカウントする（ステップＳ４４）。 Next, the number of cells included in the semiconductor device to be verified is counted (step S44).
次に、各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、半導体デバイスのソフトエラー率を検証する（ステップＳ４５）。 Next, the product of the number and the soft error rate is obtained for each cell, and the product is added to all the cells to verify the soft error rate of the semiconductor device (step S45).
以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。 With the verification method described above, the soft error rate of the semiconductor device can be verified quickly and easily.
また、ロジックデバイスについてソフトエラー率を検証する場合は、実施の形態１と同様に、メモリ部、ロジック部及びアナログ部に分離して、ロジック部について、上記の方法を用いてソフトエラー率を検証すればよい。 Also, when verifying the soft error rate for a logic device, as in the first embodiment, the soft error rate is verified using the above method for the logic portion by separating the memory portion, the logic portion, and the analog portion. do it.
そして、実施の形態１と同様に、実施の形態２の検証方法を用いて半導体デバイスの設計をすることができる。 Similarly to the first embodiment, the semiconductor device can be designed using the verification method of the second embodiment.
Claims (6)
被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、
各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、前記半導体デバイスのソフトエラー率を検証するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。 A step of registering a soft error rate of each cell in a cell library in which a plurality of cells used for designing a semiconductor device are registered;
Counting the number of each cell included in the semiconductor device to be verified;
Obtaining a product of the number and the soft error rate for each cell, and adding the product for all the cells to verify the soft error rate of the semiconductor device. Verification method.
各セルのソフトエラー率をそのセルの前記ソフトエラー敏感領域の体積で規格化した規格化ソフトエラー率と前記臨界電荷量との関係を示す規格化ソフトエラー率データベースを作成するステップと、
各セルについて、前記臨界電荷量、前記ソフトエラー敏感領域の体積及び前記規格化ソフトエラー率データベースを用いてソフトエラー率を求めるステップと、
被検証対象である半導体デバイスに含まれる各セルの個数をカウントするステップと、
各セルについて個数とソフトエラー率との積を求め、この積を全てのセルについて足し合わせて、前記半導体デバイスのソフトエラー率を検証するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。 Registering a critical charge amount of each cell and a volume of a soft error sensitive region in a cell library in which a plurality of cells used for designing a semiconductor device are registered;
Creating a normalized soft error rate database showing a relationship between a normalized soft error rate obtained by normalizing the soft error rate of each cell by the volume of the soft error sensitive region of the cell and the critical charge amount;
For each cell, obtaining a soft error rate using the critical charge amount, the volume of the soft error sensitive region and the normalized soft error rate database;
Counting the number of each cell included in the semiconductor device to be verified;
Obtaining a product of the number and the soft error rate for each cell, and adding the product for all the cells to verify the soft error rate of the semiconductor device. Verification method.
前記メモリ部について、メモリ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証するステップと、
前記ロジック部について、請求項１〜４の何れか１項に記載された方法を用いてソフトエラー率を検証するステップと、
前記アナログ部について、アナログ部用のソフトエラー率のデータベースを用いてソフトエラー率を検証するステップと、
前記メモリ部、前記ロジック部及び前記アナログ部におけるそれぞれのソフトエラー率を足し合わせるステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。 Separating the logic device into a memory part, a logic part and an analog part;
For the memory unit, verifying a soft error rate using a database of soft error rates for the memory unit; and
For the logic part, verifying a soft error rate using the method described in any one of claims 1 to 4,
For the analog portion, verifying the soft error rate using a database of soft error rates for the analog portion; and
A method of verifying a soft error rate of a semiconductor device, comprising: adding the respective soft error rates in the memory unit, the logic unit, and the analog unit.
前記セルライブラリに登録されているセルを用いてネットリストを作成するステップと、
前記ネットリストを用いて自動配置配線を実行して半導体デバイスのレイアウトパターンを作成するステップと、
請求項１〜５の何れか１項に記載された方法により前記半導体デバイスのレイアウトパターンのソフトエラー率を検証するステップと、
前記ソフトエラー率に応じて前記半導体デバイスのレイアウトパターンを修正するステップとを有することを特徴とする半導体デバイスの設計方法。 Creating a cell library in which a plurality of cells used for designing a semiconductor device are registered;
Creating a netlist using cells registered in the cell library;
Performing automatic placement and routing using the netlist to create a semiconductor device layout pattern; and
Verifying a soft error rate of the layout pattern of the semiconductor device by the method according to claim 1;
Modifying the layout pattern of the semiconductor device in accordance with the soft error rate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004319423A JP2006134938A (en) | 2004-11-02 | 2004-11-02 | Verification method of soft error rate of semiconductor device, and design method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004319423A JP2006134938A (en) | 2004-11-02 | 2004-11-02 | Verification method of soft error rate of semiconductor device, and design method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006134938A true JP2006134938A (en) | 2006-05-25 |
Family
ID=36728239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004319423A Pending JP2006134938A (en) | 2004-11-02 | 2004-11-02 | Verification method of soft error rate of semiconductor device, and design method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006134938A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011007708A1 (en) * | 2009-07-15 | 2011-01-20 | 株式会社日立製作所 | Measurement device and measurement method |
| US9507895B2 (en) | 2010-06-08 | 2016-11-29 | Hitachi, Ltd. | Simulation apparatus and simulation method for determining soft error rates for a configured model |
| US9645871B2 (en) | 2013-05-24 | 2017-05-09 | Hitachi, Ltd. | Soft-error-rate calculating device |
-
2004
- 2004-11-02 JP JP2004319423A patent/JP2006134938A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011007708A1 (en) * | 2009-07-15 | 2011-01-20 | 株式会社日立製作所 | Measurement device and measurement method |
| JP2011023058A (en) * | 2009-07-15 | 2011-02-03 | Hitachi Ltd | Measuring device and measuring method |
| EP2455771A1 (en) * | 2009-07-15 | 2012-05-23 | Hitachi, Ltd. | Measurement device and measurement method |
| EP2455771A4 (en) * | 2009-07-15 | 2014-08-06 | Hitachi Ltd | Measurement device and measurement method |
| US8892967B2 (en) | 2009-07-15 | 2014-11-18 | Hitachi, Ltd. | Measurement device and measurement method |
| US9507895B2 (en) | 2010-06-08 | 2016-11-29 | Hitachi, Ltd. | Simulation apparatus and simulation method for determining soft error rates for a configured model |
| US9645871B2 (en) | 2013-05-24 | 2017-05-09 | Hitachi, Ltd. | Soft-error-rate calculating device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7617467B2 (en) | Electrostatic discharge device verification in an integrated circuit | |
| US7895551B2 (en) | Generation of standard cell library components with increased signal routing resources | |
| US8060355B2 (en) | Automatic, hierarchy-independent partitioning method for transistor-level circuit simulation | |
| US11455448B2 (en) | Method for analyzing electromigration (EM) in integrated circuit | |
| KR102514044B1 (en) | Integrated circuit and method for designing integrated circuit | |
| Khare et al. | From contamination to defects, faults and yield loss: simulation and applications | |
| US11176305B2 (en) | Method and system for sigma-based timing optimization | |
| US8370273B2 (en) | Method and apparatus for constructing a canonical representation | |
| TW202242699A (en) | Gate-level netlist migration method | |
| US8438530B2 (en) | Connection navigation in electronic design automation | |
| US8806407B2 (en) | Multiple-instantiated-module (MIM) aware pin assignment | |
| US8286107B2 (en) | Methods and systems for process compensation technique acceleration | |
| TW201926217A (en) | Method, system, and storage medium of resource planning for designing semiconductor device | |
| JP2008066598A (en) | Method for calculating soft error rate, program, design method and design apparatus of semiconductor integrated circuit, and semiconductor integrated circuit | |
| JP2006134938A (en) | Verification method of soft error rate of semiconductor device, and design method of semiconductor device | |
| US10885258B1 (en) | Fixing ESD path resistance errors in circuit design layout | |
| US8397191B1 (en) | Determining failure rate from circuit design layouts | |
| Bhuva et al. | Comparative analysis of flip-flop designs for soft errors at advanced technology nodes | |
| Danilov et al. | Standard verification flow compatible layout-aware fault injection technique for single event effects tolerant ASIC design | |
| Li et al. | Identifying lithography weak-points of standard cells with partial pattern matching | |
| US11657199B2 (en) | Method for analyzing electromigration (EM) in integrated circuit | |
| Bozzola et al. | Improvement of radiation tolerance in CMOS ICs through layout-oriented simulation | |
| US9189583B2 (en) | Look-up based buffer tree synthesis | |
| CN111950224B (en) | Method for forming boundary unit, integrated circuit and integrated circuit device | |
| US10552554B2 (en) | Method to approximate chemical potential in a ternary or quaternary semiconductor |