JP2006120679A - 固体撮像装置 - Google Patents

Abstract

【課題】ＭＯＳ型イメージセンサの小型化が進む中、１／ｆノイズの低減を目的として、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させることは困難である。また、ゲート絶縁膜の信頼性の観点から、ゲート絶縁膜容量を増加させて、１／ｆノイズの低減を図ることにも限界がある。
【解決手段】ＭＯＳ型イメージセンサにおいて、単位画素内の増幅トランジスタ１１４として埋込みチャネル型ＮＭＯＳトランジスタを用いるとともに、ゲート電極２６をＰ＋型とすることで、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位によるチャネルを流れる電流への影響を抑え、１／ｆノイズを原理的に低減するようにする。
【選択図】図４

Description

本発明は、固体撮像装置に関し、特に光電変換素子を含む単位画素の各々が、光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタを有する増幅型固体撮像装置に関する。

固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置とに大別される。ＣＣＤイメージセンサとＭＯＳ型イメージセンサとを比較した場合、ＣＣＤイメージセンサでは、信号電荷の転送に高い駆動電圧を必要とするため、ＭＯＳ型イメージセンサに比べて電源電圧が高くならざるを得ない。

したがって、近年、カメラ付携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載されている固体撮像装置としては、ＣＣＤイメージセンサに比べて電源電圧が低く、消費電力の観点などから、ＣＣＤイメージセンサによりも有利なＭＯＳ型イメージセンサが多く用いられている。

ＣＣＤイメージセンサとＭＯＳ型イメージセンサとをさらに比較すると、ＭＯＳ型イメージセンサは、光電変換素子を含む単位画素が行列状に２次元配列されている点ではＣＣＤイメージセンサと同様であるが、単位画素からの信号の読み出しに垂直転送ＣＣＤおよび水平転送ＣＣＤを使用せず、メモリデバイスのようにアルミ線、銅線などで構成される選択線を介して選択された単位画素から、画素ごとに蓄えられた電荷を電気信号に変換して信号線に読み出す構成となっている。

そして、ＣＣＤイメージセンサとの大きな違いとして、ＭＯＳ型イメージセンサは、画素ごとに信号を増幅する増幅素子（以下、増幅トランジスタと呼ぶ）を持った構成となっている（例えば、特許文献１参照）。最近では、増幅トランジスタを複数の画素で共有するタイプのＭＯＳ型イメージセンサもある。これらのＭＯＳ型イメージセンサにおいて、増幅トランジスタのゲート絶縁膜中にトラップ準位が存在すると、当該トラップ準位がチャネルを流れる電流を形成している電子や正孔を捕獲・放出して電流に揺らぎを発生させる。この電流の揺らぎがノイズの発生原因となる。

すなわち、ＭＯＳ型イメージセンサでは、増幅トランジスタで信号を増幅する際に、増幅トランジスタのゲート絶縁膜中のトラップ準位が原因で、ノイズのパワースペクトルが周波数ｆの逆数に比例するいわゆる１／ｆノイズ（フリッカノイズ）が発生する。この増幅トランジスタで発生する１／ｆノイズは、画質に大きな影響を及ぼす。

ここで、プロセス依存の係数（ゲート絶縁膜界面の電子捕獲・放出に関係する係数）をＫ、ゲート絶縁膜容量をＣｏｘ、トランジスタのチャネル長（ゲート寸法）をＬ、チャネル幅（活性領域の寸法）をＷとすると、１／ｆノイズのパワースペクトル（ノイズ電圧の２乗平均）は、次式（１）で与えられる。

上記式（１）から明らかなように、増幅トランジスタのゲート絶縁膜容量Ｃｏｘ、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗが大きいほど、１／ｆノイズが減少することがわかる。

特開２００２−５１２６３号公報

ところで、近年、メガ以上の画素数を有するカメラ付携帯電話など、小型モバイル機器に搭載するに当たって、ＭＯＳ型イメージセンサの小型化が必要となってきている。しかしながら、上記式（１）から明らかなように、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗが小さくなると、１／ｆノイズが増大することになるため、ＭＯＳ型イメージセンサの小型化が進む中、１／ｆノイズの低減を目的として、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させることは困難である。

また、増幅トランジスタのゲート電極には、画素の信号を読み出すための電圧が印加される。この電圧は、その値が高ければ高い程画素の信号を読み出し易く、２．５Ｖ以上、一般的には３．３Ｖ程度の高い電圧値に設定されている。したがって、ゲート絶縁膜の信頼性の観点から、ゲート絶縁膜の膜厚を安易に薄膜化することが困難であるため、上記式（１）のゲート絶縁膜容量Ｃｏｘを増加させて、１／ｆノイズの低減を図ることにも限界がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減可能な固体撮像装置を提供することにある。

本発明による固体撮像装置は、光電変換素子と、当該光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなり、前記増幅トランジスタが埋込みチャネル型のＭＯＳトランジスタからなる構成となっている。

上記構成の固体撮像装置において、増幅トランジスタに埋込みチャネル型のＭＯＳトランジスタを用いることで、当該増幅トランジスタでは、基板中のポテンシャルが最小になる領域、つまり電流が流れる領域が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜から離れた基板内部の箇所に形成される。これにより、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、当該トラップ準位によるチャネルを流れる電流への影響が抑えられる。すなわち、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎが抑制される。

ここで、埋込みチャネル型のＭＯＳトランジスタは、チャネル長（ゲート長）を短くしていくと生ずるショートチャネル効果に弱い。ところが、単位画素では、光電変換素子で光電変換して得られる電荷をフローティングディフュージョン部に転送し、当該フローティングディフュージョン部の電荷に応じた電位を増幅トランジスタによって増幅して信号線に出力する、いわゆるアナログ的な動作が行われることから、増幅トランジスタのチャネル長が短いと、ショートチャネル効果によってしきい値電圧Ｖｔｈがばらつくため、増幅トランジスタにはチャネル長の長いＭＯＳトランジスタが用いられる。したがって、増幅トランジスタとして、ショートチャネル効果に弱い埋込みチャネル型のＭＯＳトランジスタを用いることができる。

本発明によれば、増幅トランジスタに埋込みチャネル型のＭＯＳトランジスタを用いることで、ゲート絶縁膜／基板界面のトラップ準位によるチャネルを流れる電流への影響が抑えることができるため、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される増幅型固体撮像装置、例えばＭＯＳ型イメージセンサの構成の一例を示すブロック図である。図１に示すように、本適用例に係るＭＯＳ型イメージセンサ１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１、当該画素１１が行列状に２次元配列されてなる画素アレイ部１２、垂直選択回路１３、信号処理回路であるカラム回路１４、水平選択回路１５、水平信号線１６、出力回路１７およびタイミングジェネレータ（ＴＧ）１８等を有するエリアセンサ構成となっている。

画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。単位画素１１の具体的な回路構成については後述する。垂直選択回路１３は、シフトレジスタなどによって構成され、画素１１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。

カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。

水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、当該出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。

（画素回路）
図２は、単位画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１４として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。

リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにφリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。

増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。

図３は、単位画素１１の回路構成の一例を示す回路図である。図３に示すように、本回路例に係る単位画素１１Ｂは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。

リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。

選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。

増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。

上述した３トランジスタ構成の単位画素１１Ａや、４トランジスタ構成の単位画素１１Ｂでは、フォトダイオード１１１で光電変換して得られる信号電荷を転送トランジスタ１１２によってＦＤ部１１６に転送し、当該ＦＤ部１１６の信号電荷に応じた電位を増幅トランジスタ１１４によって増幅して垂直信号線１２１に出力するアナログ的な動作が行われる。このようなアナログ的な動作を行う画素回路においては、増幅トランジスタ１１４を含む各トランジスタのチャネル長が短いと、ショートチャネル効果によってしきい値電圧Ｖｔｈがばらつくため、増幅トランジスタ１１４を含む各トランジスタにはチャネル長の長いＭＯＳトランジスタが用いられることになる。

かかる構成の単位画素１１（１１Ａ／１１Ｂ）において、本発明では、増幅トランジスタ１１４として埋込みチャネル型のＭＯＳトランジスタ、本例ではＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）を用いることを特徴としている。ここでは、増幅トランジスタ１１４としてＮＭＯＳトランジスタを用いることで、Ｎ型が第１導電型、Ｐ型が第２導電型となる。

図４は、埋込みチャネル型のＮＭＯＳトランジスタの構造を示す断面図である。図４において、Ｐ型の半導体基板２１の基板表面側には、ドレイン領域およびソース領域となるＮ型の拡散層２２，２３が所定の距離を隔てて形成され、さらに拡散層２２，２３間の基板表面近傍、即ちチャネル領域にＮ型、例えばＰ（リン）の導入によってＮ−型層２４が形成されている。また、拡散層２２，２３間の基板表面上には、Ｓｉ０２等のゲート絶縁膜２５を介してＰ＋型のポリシリコンによってゲート電極２６が形成されている。

図５に、一般的な表面チャネル型ＮＭＯＳトランジスタと埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。

このポテンシャルプロファイルから明らかなように、半導体基板（シリコン基板）中のポテンシャルが最小となる領域、つまり電流が流れる領域は、表面チャネルの場合、ゲート絶縁膜／基板界面に形成され、埋込みチャネルの場合、ゲート絶縁膜から離れた基板内部の箇所に形成される。そして、基板／ゲート絶縁膜界面で電子／正孔のトラップ準位が形成されると、表面チャネル型ＮＭＯＳトランジスタの方が埋込みチャネル型ＮＭＯＳトランジスタよりもトラップ準位の影響を受ける。

上述したことから明らかなように、ＭＯＳ型イメージセンサ１０において、単位画素１１内の増幅トランジスタ１１４として埋込みチャネル型ＮＭＯＳトランジスタを用いることで、増幅トランジスタ１１４では、基板２１中のポテンシャルが最小になる領域（電流が流れる領域）が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜２５から離れた基板２１内部の箇所に形成されるため、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、当該トラップ準位によるチャネルを流れる電流への影響を抑えることができる。

すなわち、増幅トランジスタ１１４として埋込みチャネル型ＮＭＯＳトランジスタを用いることで、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができるため、増幅トランジスタ１１４のゲート長（ゲート寸法）Ｌおよびゲート幅（活性領域の寸法）Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できることになる。

ここで、図２、図３に示すように、垂直信号線１２１の一端には定電流源１２２が接続されることになるが、この定電流源１２２は通常チャネル幅Ｗの大きいＭＯＳトランジスタ（負荷ＭＯＳトランジスタ）で構成される。したがって、この負荷ＭＯＳトランジスタと増幅トランジスタ１１４が同じトランジスタだった場合、増幅トランジスタ１１４の方が１／ｆノイズに対して支配的となる。この観点からしても、ＭＯＳ型イメージセンサ１０において、埋込みチャネル型ＭＯＳトランジスタを増幅トランジスタ１１４に使用するのが有効であると言える。

なお、埋込みチャネル型のＭＯＳトランジスタは、チャネル長（ゲート長）を短くしていくと生ずるショートチャネル効果に弱いことが知られているが、単位画素１１では、先述したように、アナログ的な動作が行われることから、増幅トランジスタ１１４にはチャネル長の長いＭＯＳトランジスタが用いられるため、増幅トランジスタ１１４として、ショートチャネル効果に弱い埋込みチャネル型のＭＯＳトランジスタを用いることができることになる。

図６に、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す。

図６から明らかなように、ゲート／ソース間バイアスが高いほど電流がゲート絶縁膜／基板界面を流れ、埋込みチャネル型ＮＭＯＳトランジスタも表面チャネル型ＮＭＯＳトランジスタも同等の１／ｆノイズになる。具体的には、ゲート／ソース間バイアスが１．５Ｖを超えると、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタとが同等のノイズになる。

換言すれば、ゲート／ソース間バイアスが１．５Ｖ以下であれば、埋込みチャネル型ＮＭＯＳトランジスタの方が表面チャネル型ＮＭＯＳトランジスタよりも１／ｆノイズを低減でき、１．０Ｖ程度でノイズレベルが一桁異なる。したがって、埋込みチャネル型ＮＭＯＳトランジスタにおけるゲート／ソース間バイアスは１．５Ｖ以下が望ましい。

ここで、ゲート／ソース間バイアスが１．５Ｖを超えると、埋込みチャネル型ＮＭＯＳトランジスタも表面チャネル型ＮＭＯＳトランジスタも同等の１／ｆノイズレベルになるのは次の理由による。すなわち、ゲート／ソース間バイアスが増加すると、埋込みチャネル型ＮＭＯＳトランジスタであっても、ゲート下部のポテンシャルの最小となる領域が表面チャネル近くになり、図７に示すように、電流もゲート絶縁膜／基板界面を通過するようになるためである。

これに対して、本実施形態に係る単位画素１１（１１Ａ／１１Ｂ）では、先述したように、増幅トランジスタ１１４がソースフォロア構成となっているため、１／ｆノイズの低減効果が大である。何故ならば、ソースフォロア回路ではゲート／ソース間バイアスが小さいため、ソースフォロア構成の増幅トランジスタ１１４に表面チャネル型のＭＯＳトランジスタを用いることで、図８に示すように、ゲート絶縁膜／基板界面よりも基板内部側を電流が流れることになり、埋込みチャネル性をより強くすることができるため、より確実に１／ｆノイズを低減できることになる。

なお、ゲート／ソース間バイアスを印加しても埋込みチャネル性を維持するためには、チャネル領域に注入するＮ型不純物のドーズ量として１×１０¹⁹ (ａｔｏｍｓ／ｃｍ³)以上が必要である。

図９に、表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタ１１４に用いたときの入出力特性を示す。

図９から、入力信号Ｖｉｎ−出力信号Ｖｏｕｔの特性のニアリティーは、表面チャネル型ＮＭＯＳトランジスタに比べて埋込みチャネル型ＮＭＯＳトランジスタの方が優れていることがわかる。

埋込みチャネル型のＭＯＳトランジスタの場合、移動度μがゲート絶縁膜／基板界面のラフネス（表面粗度）の影響を受けないために移動度μが高く、よって当該移動度μをパラメータの一つとする伝達コンダクタンスｇm が上がり、Ｖｏｕｔ／Ｖｉｎの傾き（＝ｇm ／（ｇm ＋ｇds＋ｇmbs ）が増加する。ここで、ｇdsは出力コンダクタンス、ｇmbs は基板バイアス効果の比例係数である。

特に、埋込みチャネル型ＮＭＯＳトランジスタからなる増幅トランジスタ１１４において、ゲート電極２６をＮ＋型ではなく、Ｐ＋型としたことで、このＰ＋型ゲート電極２６によってチャネル領域を空乏化させることができる。これにより、埋込みチャネル性をより強くできるため、Ｖｏｕｔ／Ｖｉｎの傾きがより大きくすることができる。Ｖｏｕｔ／Ｖｉｎの傾きが大きいということは、ダイナミックが広く、出力感度が高いことを意味する。

このように、増幅トランジスタ１１４のゲート電極２６をＰ＋型としたことで、ダイナミックを広く、出力感度を高くできるため、後段の信号処理系、具体的にはカラム回路１４（図１を参照）の入力部の動作点を容易に設定でき、またオフ時のリークのバラツキがないため縦筋ノイズが出にくくなるという利点がある。その結果、暗い場面でゲインを上げても、ノイズ感の少ない高画質の画像を得ることができる。

また、埋込みチャネル型ＭＯＳトランジスタからなる増幅トランジスタ１１４を形成する場合、チャネル領域にＮ型の不純物を導入するに当たって、Ｎ型不純物を１種類だけ導入するよりも、拡散係数が異なる少なくとも２種類のＮ型不純物を導入することで、埋込みチャネル性をより強くすることができる。拡散係数が異なる少なくとも２種類のＮ型不純物としては、例えばヒ素（Ａｓ）やリン（Ｐ）などを用いることができる。

図１０に、埋込みチャネルのチャネル不純物として、リン、ヒ素、リンおよびヒ素を用いた埋込みチャネル型ＮＭＯＳトランジスタをソースフォロア構成の増幅トランジスタ１１４に用いた際の入出力特性を示す。

図１０から明らかなように、リンのみ、ヒ素のみ、リンおよびヒ素をチャネル領域に注入した順に入出力特性のリニアリティーが良いことがわかる。これは、リンのみ、ヒ素のみ、リンおよびヒ素を注入した順に相互コンダクタンスが良いためである。

また、拡散係数が異なる２種類のＮ型不純物としてリンおよびヒ素を導入するに当たっては、拡散係数の小さいヒ素を、拡散係数の大きいリンよりもゲート絶縁膜２５に近い側に濃い濃度で分布させることで、ヒ素によってゲートチャネル部における深さ方向のポテンシャルプロファイルのピークを形成しつつ、リンによってＮ型を基板深部までブロードに広げることができるため、ショートチャネル特性が良い状態で埋込みチャネルの形成が可能になる。

また逆に、拡散係数が異なる２種類のＮ型不純物としてリンおよびヒ素を導入するに当たっては、拡散係数の小さいヒ素を、拡散係数の大きいリンよりもゲート絶縁膜２５から遠い側に濃い濃度で分布させる構成を採ることも可能である。この構成を採る場合には、ショートチャネル特性が上記の場合よりも悪くなるものの、チャネルがより深い位置に形成されることになるため、１／ｆノイズをより確実に低減できることになる。

以上説明した、埋込みチャネル型ＮＭＯＳトランジスタを増幅トランジスタ１１４に用いるという技術は、図２に示した３トランジスタ構成の単位画素１１Ａ、図３に示した４トランジスタ構成の単位画素１１Ｂのいずれにも同じように適用することができるとともに、同じように１／ｆノイズの低減効果を得ることができる。

特に、ゲート電極がＰ＋型の埋込みチャネル型ＮＭＯＳトランジスタを、図３に示した４トランジスタ構成の単位画素１１Ｂにおける増幅トランジスタ１１４に適用した場合には、次のように作用効果を得ることができる。

単位画素１１Ｂの画素回路では、増幅トランジスタ１１４に対して電源ＶＤＤ側に選択トランジスタ１１５が接続された構成となっており、選択トランジスタ１１５での電圧ドロップを抑えるために、増幅トランジスタ１１４のしきい値電圧をＶｔｈａ、選択トランジスタ１１５のしきい値電圧をＶｔｈｓとした場合、Ｖｔｈｓ＜Ｖｔｈａの条件を満たす必要がある。

このような条件下で、ゲート電極をＮ＋型の埋込みチャネル型ＮＭＯＳトランジスタを増幅トランジスタ１１４に適用した場合には、当該増幅トランジスタ１１４のしきい値電圧Ｖｔｈａが小さくなり、このしきい値電圧Ｖｔｈａよりも選択トランジスタ１１５のしきい値電圧Ｖｔｈｓをさらに小さく設定することになるため、選択トランジスタ１１５が常時オン状態となって画素選択を行えないことになる。

これに対して、ゲート電極をＰ＋型の埋込みチャネル型ＮＭＯＳトランジスタを増幅トランジスタ１１４に適用することで、当該増幅トランジスタ１１４のしきい値電圧Ｖｔｈａを大きくできるため、このしきい値電圧Ｖｔｈａよりも選択トランジスタ１１５のしきい値電圧Ｖｔｈｓを小さく設定したとしても、選択トランジスタ１１５が確実にオン／オフ動作を行うことができため、選択トランジスタ１１５による画素選択を確実に行いつつ増幅トランジスタ１１４での１／ｆノイズの低減効果を得ることができる。

なお、上記実施形態では、増幅トランジスタとしてＮチャネルのＭＯＳトランジスタを用い、このＮＭＯＳの増幅トランジスタに埋込みチャネル型ＭＯＳトランジスタを用いる場合を例に挙げたが、本発明はこれに限られるものではなく、増幅トランジスタとしてＰチャネルのＭＯＳトランジスタを用い、このＰＭＯＳの増幅トランジスタに埋込みチャネル型ＭＯＳトランジスタを用いることも可能である。ＰＭＯＳトランジスタのときはＰ型が第１導電型、Ｎ型が第２導電型となる。すなわち、図４の導電型が逆の導電型となる。

また、上記実施形態では、光電変換素子と、当該光電変換素子で光電変換して得られる電荷に応じた電位を増幅して出力する増幅トランジスタとを含む画素が行列状に２次元配列されてなるエリアセンサに適用した場合を例に挙げて説明したが、本発明はエリアセンサへの適用に限られるものではなく、上記画素が直線状に１次元配列されてなるリニアセンサ（ラインセンサ）にも同様に適用可能である。

以上説明した本発明に係る増幅型固体撮像装置、具体的には単位画素の増幅トランジスタとして埋込みチャネル型ＭＯＳトランジスタを用いてなるＭＯＳ型イメージセンサは、カメラ付携帯電話やＰＤＡなどのモバイル機器に搭載されている固体撮像装置として用いて好適なものである。

特に、今後、多画素化が進むにつれて画素サイズが小さくなったときに、画素のトランジスタサイズが微細化し、チャネル幅Ｗおよびチャネル長Ｌが小さくなる傾向にある。チャネル幅Ｗおよびチャネル長Ｌは小さくなることで、１／ｆノイズを増大させるパラメータであることから、チャネル幅Ｗおよびチャネル長Ｌに依存せずに、１／ｆノイズを原理的に低減できる本発明は極めて有用なものとなる。

ただし、本発明に係るＭＯＳ型イメージセンサは、カメラ付携帯電話やＰＤＡなどのモバイル機器に搭載されている固体撮像装置への適用に限られるものではなく、単位画素に増幅トランジスタを含む増幅型固体撮像装置全般に適用可能である。

本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。 単位画素の回路構成の一例を示す回路図である。 単位画素の回路構成の他の例を示す回路図である。 埋込みチャネル型のＮＭＯＳトランジスタの構造を示す断面図である。 一般的な表面チャネル型ＮＭＯＳトランジスタと埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す図である。 埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す図である。 ソースフォロア動作なしの場合に流れる電子電流の特性図である。 ソースフォロア動作ありの場合に流れる電子電流の特性図である。 表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタに用いたときの入出力特性を示す図である。 埋込みチャネルのチャネル不純物として、リン、ヒ素、リンおよびヒ素を用いた埋込みチャネル型ＮＭＯＳトランジスタをソースフォロア構成の増幅トランジスタに用いた際の入出力特性を示す図である。

符号の説明

１０…ＭＯＳ型イメージセンサ、１１，１１Ａ，１１Ｂ…単位画素、１２…画素アレイ部、１３…垂直選択回路、１４…カラム回路、１５…水平選択回路、１６…水平信号線、１７…出力回路、１８…タイミングジェネレータ（ＴＧ）、２１…半導体基板、２２，２３…Ｎ型拡散領域、２４…Ｎ−型層、２５…ゲート絶縁膜、２６…ゲート電極

Claims (8)

1. 光電変換素子と、当該光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなる固体撮像装置であって、
   前記増幅トランジスタは、埋込みチャネル型のＭＯＳトランジスタからなる
   ことを特徴とする固体撮像装置。
2. 前記増幅トランジスタは、第１導電型のＭＯＳトランジスタであるとき、ゲート電極が第２導電型のポリシリコンシリコンからなる
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記増幅トランジスタは、ソースフォロア構成である
   ことを特徴とする請求項１記載の固体撮像装置。
4. 前記増幅トランジスタは、第１導電型のＭＯＳトランジスタであり、チャネル領域に第１導電型の不純物が導入されている
   ことを特徴とする請求項１記載の固体撮像装置。
5. 前記第１導電型の不純物は、拡散係数が異なる少なくとも２種類であり、且つ拡散係数の小さい不純物の方が拡散係数の大きい不純物よりもゲート絶縁膜に近い側に濃い濃度で分布している
   ことを特徴とする請求項４記載の固体撮像装置。
6. 前記第１導電型の不純物は、拡散係数が異なる少なくとも２種類であり、且つ拡散係数の小さい不純物の方が拡散係数の大きい不純物よりもゲート絶縁膜よりも遠い側に濃い濃度で分布している
   ことを特徴とする請求項４記載の固体撮像装置。
7. 前記単位画素は、
   前記光電変換素子で光電変換して得られる電荷をフローティングディフュージョン領域に転送する転送トランジスタと、
   前記フローティングディフュージョン領域の電位をリセットするリセットトランジスタとをさらに有する
   ことを特徴とする請求項１記載の固体撮像装置。
8. 前記単位画素は、
   前記光電変換素子で光電変換して得られる電荷をフローティングディフュージョン領域に転送する転送トランジスタと、
   前記フローティングディフュージョン領域の電位をリセットするリセットトランジスタと、
   前記増幅トランジスタに対して直列に接続されて画素の選択を行う選択トランジスタとをさらに有する
   ことを特徴とする請求項１記載の固体撮像装置。
   

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