JP2005538597A - 連続時間フィルタの自己キャリブレーション、およびかかるフィルタを備えるシステム - Google Patents

Abstract

自己キャリブレーション手段を有する連続時間フィルタ・システム。このシステムは、マスタ制御ユニット（３６）および１つまたは複数のスレーブ・フィルタ（２７．１〜２７．ｎ）を伴うスレーブ・ユニットを備える。このマスタ制御ユニット（３６）は、スレーブ・フィルタの時定数（τ）を定義する、スレーブ・フィルタ（２７．１〜２７．ｎ）のこれらの要素をマッチングさせる回路要素（３３、Ｃ）を有する積分器（３０）を備える。さらに、このマスタ制御ユニット（３６）は、この積分器（３０）の出力（３４）に接続される、出力周波数信号（ｆ_ｃｏｍ）を供給する電圧コンパレータ（３５）と、入力信号として前記出力周波数信号（ｆ_ｃｏｍ）および基準周波数信号（ｆ_ｒｅｆ）を受け取り、出力信号として制御信号（υ）を供給する位相周波数コンパレータ（ＰＦＣ；２８）とを備える。このスレーブ・ユニットは、前記少なくとも１つのスレーブ・フィルタ（２７．１〜２７．ｎ）を備え、このスレーブ・フィルタ（２７．１〜２７．ｎ）は、前記制御信号（υ）を受け取るための制御信号入力（４１）を有し、それによってこのスレーブ・フィルタの時定数（τ）に影響を及ぼすことによって前記スレーブ・フィルタの伝達関すをキャリブレーションすることを可能にする。

Description

本発明は、連続時間フィルタ、詳細には連続時間のＧｍ−ＣフィルタおよびＲＣ−フィルタのキャリブレーションに関する。

連続時間フィルタは、遠隔通信、ビデオ信号処理、ディスクドライバ、コンピュータ通信ネットワークなどにおける増加する商用用途を見出してきている。連続時間フィルタは、トランスコンダクタ（ｔｒａｎｓｃｏｎｄｕｃｔｏｒ）およびキャパシタを用いて有利に実装することができる。かかるフィルタは、Ｇｍ−Ｃフィルタと呼ばれる。受動的な抵抗およびキャパシタを使用して実現される場合には、このそれぞれのフィルタはＲＣ−フィルタと呼ばれる。

フィルタの周波数特性は、ＲＣ−フィルタにおいてはその抵抗ＲとそのキャパシタンスＣの積によって決定される。Ｇｍ−Ｃフィルタにおいては、時定数はＣ／Ｇ_ｍによって与えられる。

この相互コンダクタンスＧｍ単独のキャリブレーションに関する従来技術が存在する。かかるキャリブレーション方式は、相互コンダクタンスを使用した回路の大部分を表す連続時間フィルタには適用可能ではない。以下にリストアップした従来技術ドキュメントによれば、そのキャリブレーションは、（その入力に対してＤＣ信号が印加される）相互コンダクタンスの出力電流を基準電流にマッチングさせることによって達成される。次いでマッチングエラーを使用してこの相互コンダクタンスが調整される。
米国特許第５６２１３５５号
米国特許第５６５０９５０号
米国特許第５９１２５８３号
米国特許第６１４０８６７号
米国特許第６１７２５６９号
ＥＰ５６１０９９

これらすべての従来技術ドキュメントは、同じ原理のキャリブレーションを使用しているが、これらのドキュメントの間にはある種の違いが存在しており、この違いは基準電流が生成される方法の違いにすぎない。また、実装の詳細における一部のちょっとした違いも存在する。例えば米国特許第５６２１３５５号は、高精度の外部抵抗を必要とするが、他のドキュメントでは、高精度の電流ＤＡＣ（ｄｉｇｉｔａｌ−ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒデジタル・アナログ・コンバータ）が必要とされる。米国特許第５６２１３５５号によれば、基準電流が正確なＤＣ電圧を印加することによって生成されるが、米国特許第５６５０９５０号、米国特許第５９１２５８３号、米国特許第６１４０８６７号、および米国特許第６１７２５６９号においては、所望の相互コンダクタンスＧｍが、このＤＡＣに印加されたデジタル信号によって基準電流にマッピングされる。ＥＰ５６１０９９は、分極回路を使用してキャリブレーションを行うことを提案している。

これらの従来技術方式では用途の制限が存在する。外部の高精度抵抗、高精度のＤＡＣ、および高精度のＤＣ電圧が必要なことが、これらの方式を高価なものにしている。別の不利な点は、このキャリブレーションがＤＣで行われることである。

米国特許第５６２１３５５号に提示された方式は、実際には、Ｇｍだけしか調整されないという、Ｌａｂｅｒ、ＧｒａｙによるＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、２８巻、Ｎｏ．４、１９９３年４月における以前に出版されたものの修正形態である。この修正形態は、抵抗としての役割を果たすスイッチ・キャパシタで外部抵抗を置き換えるものであった。以上のように、このキャリブレーションは、この抵抗にもこのトランスコンダクタＧｍの入力にも同じ電圧をかけることによってこの相互コンダクタンスＧｍを外部の高精度な抵抗の相互コンダクタンスにマッチングさせることである。

さらに別の手法が、米国特許第６３０４１３５号に開示されている。米国特許第６３０４１３５号によれば、Ｇｍは、外部抵抗Ｒ_ｅｘｔによって決定され、Ｃは、非常に複雑な可変電流源を用いてオンチップのキャリブレーション・キャパシタを補償することによって反復してキャリブレーションが行われる。特別なアルゴリズムが、この反復キャリブレーションを実施するために必要とされる。米国特許第６３０４１３５号中で提案される可変電流源は、複雑である。このキャリブレーション手法は、米国特許第６３０４１３５号に記載される１つのトランスコンダクタ・タイプを用いてしか機能せず、この手法は、他のタイプのトランスコンダクタには適用できない。

米国特許第６０８４４６５号に提示されるキャリブレーション方式は、別の方法で機能する。放電が完了した後、１つのキャパシタがある時間間隔内にマスタＧｍによって充電され、次いで、この時間間隔の終了時におけるこのキャパシタ電圧が固定電圧と比較される。次いで、エラー信号を使用してこのＧｍが調整される。このキャパシタが放電している間にこの電圧を保持するためには、スイッチのついた別のキャパシタが必要になる。両方のキャパシタを完全にマッチングさせる必要があるが、これは実際には可能ではなく、それによってエラーがもたらされる。非常に複雑な状態機械が様々なスイッチを制御するために必要になることが、この方式の別の欠点である。さらに、この全体のキャリブレーションには、非常に長い時間がかかる。

米国特許第６０８４４６５号に提示された方式の変形形態が、米国特許第６１１１４６７号に記載されている。この方式もまた複雑であり、多数のスイッチおよびスイッチング機能が必要となる。

非常に複雑化された、また複雑な機能が、米国特許第６１１２１２５号に記載されている。この調整は、基準信号を挿入しフィルタ出力の位相を監視することによって達成される。

Ｇｍ−ＣフィルタのＲＣ−フィルタに優る大きな利点は、この相互コンダクタンスＧｍを介したこのフィルタの調整機能である。しかし、両方のフィルタ・タイプは共にプロセス変動の影響を受け、したがってこれらはクリティカルでない用途だけに制限される。

自己キャリブレーションは、この問題を克服し、より正確な連続時間フィルタを実現する効果的な技法である。ほとんどすべての知られているキャリブレーション技法が、いわゆるマスタ・スレーブの原理に基づいている。この信号を処理するスレーブ・フィルタも、ＶＣＯ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ電圧制御発振器）またはＶＣＦ（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｆｉｌｔｅｒ電圧制御フィルタ）を備えることができるマスタ制御ブロックも、電圧によって制御される同じトランスコンダクタから構成される。ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐフェーズロックドループ）内に配置されるこのマスタ制御ブロックが、このＰＬＬの基準周波数にキャリブレーションが行われ調整された後に、その時定数（τ）は、その補正値に調整される。マスタとスレーブの両方のトランスコンダクタおよびキャパシタが完全にマッチングさせられる場合、そのスレーブ・フィルタもその所望の特性に調整される。ＶＣＯまたはＶＣＦは、少なくとも２つの積分器、すなわち少なくとも２つのトランスコンダクタおよび一部のキャパシタを必要とすることが従来のキャリブレーション技法の不利な点である。この調整の精度は、内部の不整合のために比較的乏しい。さらに、その電力消費および所要面積がかなり大きいものとなってしまう。

基本的な無損失のＧｍ−Ｃ積分器１０が、図１に示されている。このＧｍ−Ｃ積分器１０は、電圧入力１２を有するトランスコンダクタ１３を備える。もう１つの入力１５は、アースに接続されている。キャパシタＣが、このトランスコンダクタ出力１４とアースの間に配置される。この積分器の伝達関すは、次式で与えられ、

式中、τは、この積分器１０の時定数であり、このキャパシタＣとこのトランスコンダクタ１３の相互コンダクタンスＧｍによって次式で決定される。

ＲＣフィルタにおいては、時定数τは、ＲとＣの積である。集積型フィルタにおいては、Ｇ_ｍもＣも共にプロセス変動の影響を受け、この全体のフィルタの特性もそのように影響を受ける。Ｇ_ｍが制御可能なことがＧｍ−Ｃフィルタの利点である。Ｇ_ｍは、このトランスコンダクタ１３の入力１１に印加される（本明細書中ではまた制御信号とも呼ばれる）電圧υを変化させることによって制御することができる。適切な構成によってＧｍ−Ｃフィルタは、自己キャリブレーション型にすることができる。

現在では、特別な対策が取られない場合、連続時間のＧｍ−ＣフィルタまたはＲＣフィルタは、プロセス変動があるのでクリティカルでない用途だけに制限される。

本発明のもう１つの目的は、知られているフィルタ・システムの欠点を回避し、または低減させるフィルタ・システムを提供することである。

本発明の一目的は、連続時間のＧｍ−ＣフィルタおよびＲＣ−フィルタの柔軟なキャリブレーションのための方式を提供することである。

これらおよび他の目的は、請求項１に記載のフィルタ・システム、およびかかるフィルタ・システムを使用した請求項１５に記載の実装形態を提供する本発明によって達成される。

有利な実装形態が、従属請求項２ないし１４に請求されている。

この提案は、そのマスタ制御ユニット中において、ただ１つのトランスコンダクタ、または抵抗および１つのキャパシタを使用することによって前述の問題をすべて克服する技法を開示している。本発明の他の態様は、以下で説明する実施形態から明らかになり、これら実施形態に関して説明することにする。

本発明およびさらなる目的、ならびにその利点のより完全な記述については、以下の説明を添付図面と併せて参照されたい。

図２Ａは、この提案された自己キャリブレーション方式の原理を示している。この方式は、マスタ・スレーブの原理に基づいている。しかし、このマスタは、従来技術システムに示すようなＶＣＯでもＶＣＦでもない。その代わりに、このマスタは、図１に示す積分器１０と同様な積分器２０を備える。本発明によれば、ＤＣ電圧Ｖ_Ｂが、トランスコンダクタ２３の入力２２に印加され、このトランスコンダクタ２３には、コンパレータ２５が続いている。キャパシタＣが、このトランスコンダクタ出力２４とアースの間に配置される。このキャパシタＣ上の電圧Ｖ_Ｃは、次式で表すことができる。

図２Ｂにおけるグラフを参照すると、トランスコンダクタ出力２４における電圧Ｖ_Ｃの初期値がゼロの場合、Ｖ_Ｃがこのコンパレータ２５のしきい値レベルＶ_ｔｈに到達するためにかかる時間ｔは、次式で与えられる。

上式を書き換えると、関心がある時定数は、次式のように与えられる。

したがって、式（２）で定義されるスレーブ・フィルタの時定数τは、Ｖ_ｔｈ、Ｖ_Ｂ、ξ、またはこれらのパラメータの任意の組合せを変更することによってキャリブレーションを行い、または調整することができる。図２Ｂで定義されるように、このパラメータξは、時間量であり、以下に提示する方法によって非常に正確にすることができる。

図２Ａおよび２Ｂに示す原理に基づいて、Ｇｍ−Ｃフィルタについてのこの提案された自己キャリブレーション方式のブロック図が図３に提示されており、この図には、このスレーブ・フィルタ２７．１〜２７．５中のキャパシタは示されてはいない。積分器３０、キャパシタＣ、トランスコンダクタ３３およびコンパレータ３５に加えて、このマスタ制御ブロック３６は、ＰＦＣ（ｐｈａｓｅ−ｆｒｅｑｕｅｎｃｙ ｃｏｍｐａｒａｔｏｒ位相周波数コンパレータ）２８と、信号Ｖ_Ｓによって制御されるスイッチ３９を備える。このスイッチ３９は、このキャパシタＣと並列に配置される。マスタ制御ブロック３６中とスレーブ・フィルタ２７．１〜２７．５中の両方におけるトランスコンダクタ３３は、この位相周波数コンパレータ２８の制御信号υによって制御される。信号Ｖ_Ｓもこの基準周波数ｆ_ｒｅｆも、図３に概略的に示すようにクロック信号ＣＫに由来している。ロジック回路４０を使用してこれらの信号Ｖ_Ｓおよびｆ_ｒｅｆが供給される。例示のロジック回路４０の詳細が、図４Ａに提供されている。このロジック回路４０は、入力信号としてクロック信号ＣＫを受け取る。かかるクロック信号は一般にチップ上で使用可能である。

（図４Ａに示すように）ロジック回路４０の動作は、以下のようになっている。すなわち、入力クロックＣＫが、まず２つのディレイ要素５１および４２によって遅延させられ、それによって逆転されたｄｌ１として、またｄｌ２として示される、このクロック信号ＣＫの２つのディレイ済みのバージョンが生成される。この入力クロックの周波数ｆ_ＣＫは、正エッジ・トリガのフリップフロップであると想定されたフリップフロップ（ＦＦ１）４３によって２分周される。これが、そのクロック信号が最初にインバータ４４を用いてまず反転される理由である。この信号ｄｌ２は、クロック信号として第２のプリセット・フリップフロップ（ＦＦ２）４５に印加される。セット信号（ｓｅｔ）が、ＣＫ、ｄｌ１およびｑｎ２のロジックの組合せによって生成される。本実施例においては、このロジックの組合せは、２つのゲート４６および４７によって実施される。フリップフロップ（ＦＦ２）４５のＱ出力４８は、このセット信号（ｓｅｔ）がロジック・ロー（ｌｏｇｉｃ ｌｏｗ）であるときはいつでも、ロジック・ハイ（ｌｏｇｉｃ ｈｉｇｈ）になる。このロジック回路４０の出力側で２つのゲート４９および５０を使用してスイッチ３９を制御するために使用される出力信号Ｖ_Ｓが供給される。これらの信号の相互依存関係が、図４Ｂのグラフに示されている。

次に、図３に戻る。出力信号Ｖ_Ｓがロジック・ハイであるとき、このスイッチ３９は閉じられ、そのキャパシタＣは、放電する。この時間中、その基準周波数信号ｆ_ｒｅｆは、ロジック・ローである（図４Ｂおよび図６の図を参照されたい）。ｆ_ｒｅｆがロジック・ハイにスイッチングするとすぐにＶ_Ｓは、ロジック・ローへと戻る。スイッチ３９は、再び開かれ、このトランスコンダクタ３３は、このキャパシタＣを充電し始める。Ｖ_Ｃがコンパレータ３５（図６参照）のしきい値電圧Ｖ_ｔｈより小さい限り、このコンパレータ３５の出力２９における出力信号ｆ_ｃｏｍは、ロジック・ハイにとどまる。Ｖ_Ｃがコンパレータ３５のしきい値電圧Ｖ_ｔｈを超過するとすぐにこの出力信号ｆ_ｃｏｍは、ロジック・ローへとスイッチングする。（例えばＰＦＤおよびループ・フィルタを備える）このＰＦＣ２８は、制御信号υを生成し、ｆ_ｒｅｆとｆ_ｃｏｍの間の位相差がゼロになるようにしてこの信号を入力３１に印加する。換言すれば、ＰＦＣ２８は、これらの入力信号ｆ_ｒｅｆとｆ_ｃｏｍの位相と周波数を比較する。次式が得られ、

式中、Ｔはこの入力クロックＣＫの周期（図４Ｂ参照）である。式（６）を式（５）に代入すると、次式が与えられる。

換言すれば、本発明によれば、自己キャリブレーション手段を有するフィルタ・システムが図３に示すように提供される。このシステムは、マスタ制御ユニット３６と、１つまたは複数のスレーブ・フィルタ２７．１〜２７．ｎを有するスレーブ・ユニットを備える。マスタ制御ユニット３６は、それ自体、このスレーブ・フィルタの時定数τを定義する、スレーブ・フィルタ２７．１〜２７．ｎのこれらの回路要素をマッチングさせる回路要素を有する積分器３０を備えている。本発明によれば、このスレーブ・フィルタのＧｍに対するマスタのＧｍの比率が一定である場合に、良好なマッチングが実現される。このスレーブ・フィルタのキャパシタンスに対するマスタのキャパシタンスの比率に対しても同じことが適用されるはずである。さらに、マスタ制御ユニット３６は、この積分器３０の出力３４に接続される電圧コンパレータ３５を備える。この電圧コンパレータ３５を使用して出力２９において出力周波数信号ｆ_ｃｏｍが供給される。制御信号υを出力信号として供給するいわゆる位相周波数コンパレータ（ＰＦＣ）２８が存在する。この位相周波数コンパレータ２８は、入力信号として出力周波数信号ｆ_ｃｏｍと基準周波数信号ｆ_ｒｅｆとを受け取る。このスレーブ・ユニットは、少なくとも１つのフィルタ２７．１〜２７．ｎを備える。各スレーブ・フィルタは、スレーブ・フィルタの時定数τに影響を及ぼすことによってこのスレーブ・フィルタの伝達関すをキャリブレーションできるようにする制御信号υを受け取るための制御信号入力４１を有する。図３には、共通の制御信号υによってすべての５個のスレーブ・フィルタ２７．１〜２７．ｎの伝達関すがキャリブレーションされる実施形態が示されている。

本発明によれば、時定数τは、Ｇ_ｍを調整することによってキャリブレーションが行われる。これは、クロック信号ＣＫのある時間間隔内でこのマスタ制御ブロック３６のキャパシタＣを定期的に充電することによって行われる。コンパレータ３５を使用してこのキャパシタＣ上の電圧Ｖ_Ｃをあらかじめ定義された電圧Ｖ_ｔｈと比較し、それによって周期的な信号ｆ_ｃｏｍが生成される。ＰＬＬを使用することによって、調整すべき時定数τをこのクロック信号ＣＫの周期Ｔに等しくすることができる。これは実際には非常に都合がよい。このクロック周波数ｆ_ＣＫを調整することによって大きな範囲の時定数τをキャリブレーションすることができる。

位相周波数コンパレータ２８の詳細を図５に示す。このＰＦＣ２８は、出力３１を有しこの出力３１に出力信号としての制御信号υを供給するループ・フィルタ５２を備えることができる。この位相周波数コンパレータ２８は、さらにこのループ・フィルタ５２の前に配置されたＰＦＤ（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ位相周波数検出器）５３を備えることができる。この位相周波数検出器５３は、２つの入力を有する。この位相周波数検出器５３は、入力信号として出力周波数信号ｆ_ｃｏｍと基準周波数信号ｆ_ｒｅｆを受け取る。本実施形態においては、このＰＦＤ５３は、図６のグラフに示すように出力周波数信号ｆ_ｃｏｍと基準周波数信号ｆ_ｒｅｆの立下りエッジ５４および５５上で動作するように設計されている。この出力周波数信号ｆ_ｃｏｍと基準周波数信号ｆ_ｒｅｆの間の位相の違いを表すエラー信号ｘは、位相周波数検出器５３によってループ・フィルタ５２へと供給されてループ・フィルタ５２が制御信号υを出力信号として供給できるようにする。図６のグラフは、本発明によるこのタイミングおよびこの自己キャリブレーションについてのさらなる詳細を提供するものである。

知られているキャリブレーション技法によれば、このマスタ制御ユニット中のＶＣＯおよびＶＣＦが、ＰＦＤの基準周波数に対して調整される。対称的に、本発明に関連して提示される時定数τは、３つの回路パラメータ、すなわち式（７）で表されるように、入力３２におけるその入力ＤＣ電圧Ｖ_Ｂ、コンパレータ３５のそのしきい値電圧Ｖ_ｔｈ、および入力クロック信号ＣＫのその周期Ｔに依存する。本発明によれば、したがって、Ｇｍ−Ｃフィルタをキャリブレーションする際における高度の自由度および柔軟性が存在し、すなわち１つ、２つ、またはすべての３つの回路パラメータＶ_Ｂ、Ｖ_ｔｈ、Ｔさえも同時に変更する高度の自由度および柔軟性が存在する。これは、本発明のキャリブレーション方式が有する最も顕著な特徴の１つである。ただ１つの回路パラメータを変更する場合について以下に考察する。

１）Ｖ_ｔｈおよびＶ_Ｂを不変に保ちながらこの入力クロック周波数ｆ_ＣＫによってこのＧ_ｍを調整すること。このキャリブレーション方針では、この時定数τは、この入力クロック周期Ｔの逆数であるこのクロック周波数ｆ_ＣＫを変更することによって調整される。その結果、この時定数τは、式（７）で示されるように入力クロック周期ＴとＶ_ｔｈ対Ｖ_Ｂの比率との積に調整される。特に、Ｖ_ｔｈ＝Ｖ_Ｂが成立する場合には、次式が得られる。

同様に、Ｖ_ｔｈ＝２Ｖ_Ｂが成立する場合には、τ＝Ｔ／２が得られ、Ｖ_ｔｈ＝Ｖ_Ｂ／２が成立する場合には、τ＝２Ｔなどが得られる。

式（８）から、このキャリブレーション方針が最も高いキャリブレーション精度を提供することは明らかであり、それはこの入力クロックの精度と同じであり、この精度は、その全体の調整範囲上で保持される。また、τ＝Ｔによって、このキャリブレーション方針が実際に非常に魅力的になる。

２）Ｖ_ｔｈおよびｆ_ｒｅｆが不変に保たれる場合には、この時定数τをＶ_Ｂに比例するようにすることができる。この場合には、この利用可能な調整範囲が、このトランスコンダクタ３３の入力範囲によって制限されることもある。

Ｖ_Ｂおよびｆ_ｒｅｆが不変のままにされる場合には、この時定数τは、Ｖ_ｔｈに逆比例するようにすることができる。このキャリブレーション方針はＶ_ｔｈのより小さな変動によってより大きな範囲上で時定数τを調整することができる。これを実証するために、数字の例が考慮される。Ｖ_Ｂについてのデフォルト値が１Ｖであり、その対応する相互コンダクタンスがＧ_ｍ０であると想定すると、以下のテーブルが得られる。

Ｇ_ｍを８のファクタだけ調整するためには、このキャリブレーション方針では、Ｖ_ｔｈを１から０．１２５＝０．７２５Ｖまでしか変更する必要がないことが分かる。対称的に、キャリブレーション方針２）では、７Ｖもの変更範囲を必要とする。

本発明によれば、このＧｍ−Ｃフィルタをキャリブレーションするために２つまたはすべての３つの回路パラメータさえ同時に変化できるようにすることも可能である。これは、より広い調整範囲が必要とされるような用途において特に有用である。

以下では、ＲＣフィルタのキャリブレーションを取り扱っている。これまでは、本明細書は、主としてＧｍ−Ｃフィルタを対象としていた。この提案済みのキャリブレーション技法は、ＲＣフィルタにも直接に適用することができる。唯一の変更点は、このマスタ制御ブロック中のこのトランスコンダクタをＶＣＣ（ｖｏｌｔａｇｅ−ｔｏ−ｃｕｒｒｅｎｔ ｃｏｎｖｅｒｔｅｒ電圧電流コンバータ）で置換する必要があることである。その目的は、このスレーブＲＣフィルタ中で使用されるものと同じタイプの抵抗から相互コンダクタンスを導き出すことである。

かかるコンバータの可能な一実施形態が、図７に示されている。演算増幅器６１（オペアンプ）は、２つのマッチングされたｐＭＯＳトランジスタ６２と６３を駆動する。無限の増幅器利得を想定すると、接続６４を介したフィードバックによって、抵抗Ｒ上の電圧Ｖ_１がＶ_Ｂに等しくなるように強いられ、次式の値のトランスコンダクタがもたらされる。

本発明によれば、このＶＣＣ６０は、このマスタ制御ブロック中でしか必要とされないことに留意されたい。図７は、このマスタ制御ブロックにおいても、そのスレーブ・フィルタにおいても抵抗Ｒはこの電圧υによって制御されることを想定している。実際に、この提案済みのキャリブレーション技法は、ＲまたはＣを変化させることができる。これは、抵抗またはキャパシタをいわゆるＰＲＡ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅｓｉｓｔｅｒ ａｒｒａｙプログラム可能抵抗アレイ）またはプログラム可能キャパシタ・アレイで置換することによって実現される。プログラム可能抵抗アレイは、いくつかのスイッチを伴う抵抗のアレイまたはツリー（ｔｒｅｅ）であり、プログラム可能キャパシタ・アレイはいくつかのスイッチを伴うキャパシタのアレイまたはツリーである。

この時定数τは、Ｇｍ−Ｃフィルタを用いて連続的に調整／キャリブレーションすることができるが、ＲＣフィルタのこのキャリブレーションは、ステップ式である。２進プログラム可能要素アレイにおいては、これらのステップは、このアレイ中の最小セグメントによって決定される。

本発明は、例えばＧＳＭトランシーバ用に設計されたベースバンド集積回路（ＩＣ）中で使用するのによく適している。かかるＧＳＭトランシーバにおいては、トランスミッタ経路において３次のバターワース（Ｂｕｔｔｅｒｗｏｒｔｈ）ローパス・フィルタ（ＬＰＦ）が、４．３３ＭＨｚにおけるトランスミッタのデジタル・アナログ・コンバータ（ＤＡＣ）の後で、このＧＭＳＫ変調された信号のその画像成分を抑制するために必要とされる。ＲＣ−タイプのフィルタであり、キャリブレーションまたは調整が行われないとすると、このフィルタは、プロセス変動の影響を非常に受けやすいはずである。使用される抵抗が、−１３％および＋３３％、またキャパシタンスも＋／−１０％ほども変化し得るので、従来の手法を使用する際にはこの通過帯域において１００ｋＨｚまで十分な画像除去と最大のフラット特性の両方を達成することは、全く困難である。この時定数τがあまりにも大きすぎた場合には、３ｄＢの周波数が、低周波数側にシフトしてしまうはずであり、これは画像除去においては、問題を引き起こさないのに対してベースバンド信号では問題を引き起こす。同様に、この時定数τがプロセスの変動に起因してあまりにも小さすぎた場合には、画像除去に伴う問題も存在することもある。さらに、このプロセスがシフトしてしまった場合、または新しい用途またはシステムが予想された場合には、完全な再設計が避けられないはずである。

本発明による自己キャリブレーションが使用される場合には、かかる再設計を回避することができる。クリティカルな用途を対象とした連続時間フィルタに自己キャリブレーション機能を追加することにより、製品化に要する時間サイクルを大いに短縮し、コストを大いに低減し、システム性能を大いに向上することができる。

本発明によるキャリブレーション方式を検証する一実施例として、３次のＧｍ−Ｃフィルタが、この提案済みのキャリブレーション方針１）を使用して設計されている。シミュレーション結果では、このキャリブレーション・プロセスが、どのような最適化もせずにこの基準周波数ｆ_ｒｅｆの９サイクル未満しかかからないで完了することが示されている。このマスタ制御ブロックにおいてもこのスレーブ・フィルタにおいても共にこの時定数τは、このキャリブレーション後にエラー・フリーになる。

本発明によるフィルタ・システムは、１つのトランスコンダクタおよび１つのキャパシタだけを使用した自己キャリブレーション技法に基づいている。このマスタ制御ブロックは、ＶＣＯでなく、またＶＣＦでもない。

本発明は、（トランスコンダクタおよびキャパシタを使用した）連続時間Ｇｍ−Ｃフィルタや（受動的な抵抗およびキャパシタを使用した）連続時間ＲＣフィルタなど高精度の集積化した連続時間フィルタでは非常によく適している。

本発明は、キャリブレーション方針を選択するに際しての高い自由度および柔軟性を提供する。提案されたこれらの回路は頑強（ｒｏｂｕｓｔ）であり、このキャリブレーションは効率的であり、高精度で行うことができる。外部要素が必要ないことがさらなる利点である。本発明の方式は、低コストの集積化にとって非常に魅力的である。用途の制限は全く存在しない。

本発明によるフィルタ・システムは、いわゆるマスタ・スレーブ原理に基づいている。

明確にするために別々の実施形態の文脈で説明されている本発明の様々な特徴は、１つの実施形態中で組み合わせて提供することもできることが理解されよう。逆に、簡潔に説明するために１つの実施形態の文脈で説明されている本発明の様々な特徴は、別々に、またはどのような適切な部分的組合せの形でも提供することができる。

図面および明細書中において、本発明の好ましい実施形態について記述してきており、特定の用語が使用されてきているが、このようにして与えられた説明では、専門用語が、一般的な説明的な意味でのみ使用されており、限定的な目的では使用されてはいない。

従来技術の無損失Ｇｍ−Ｃ積分器の概略的なブロック図である。 本発明によるマスタ制御ブロックの概略的なブロック図である。 ξの定義を提供するグラフである。 本発明によるフィルタ・システムの概略的なブロック図である。 本発明によるロジック回路の概略的なブロック図である。 本発明による様々な信号を示すグラフである。 本発明による位相周波数コンパレータ（ＰＦＣ）の概略的なブロック図である。 本発明による他の信号を示すグラフである。 本発明によるＲＣフィルタ中で使用することができるＶＣＣの概略的なブロック図である。

Claims (15)

1. 自己キャリブレーション手段を有する連続時間フィルタ・システムであって、前記システムが、マスタ制御ユニットと、少なくとも１つのスレーブ・フィルタを有するスレーブ・ユニットとを備え、
   前記マスタ制御ユニットが、
   前記スレーブ・フィルタの時定数を定義する、前記スレーブ・フィルタのこれらの要素をマッチングさせる回路要素を有する積分器と、
   前記積分器の出力に接続され、出力周波数信号を供給する電圧コンパレータと、
   入力信号として前記出力周波数信号および基準周波数信号を受け取り、出力信号として制御信号を供給する位相周波数コンパレータと
   を備え、
   前記スレーブ・ユニットが、前記少なくとも１つのスレーブ・フィルタを備え、前記スレーブ・フィルタが、前記制御信号を受け取るための制御信号入力を有し、それによって前記スレーブ・フィルタの時定数に影響を及ぼすことによって前記スレーブ・フィルタの伝達関すをキャリブレーションすることを可能とするシステム。
2. 前記スレーブ・フィルタが、ＲＣ−フィルタであり、前記制御信号が、前記スレーブ・フィルタの伝達関すのキャリブレーションをステップ式にもたらす離散的な信号である、請求項１に記載のシステム。
3. 前記スレーブ・フィルタが、連続時間Ｇｍ−Ｃフィルタであり、前記制御信号が、連続的な信号である、請求項１に記載のシステム。
4. 前記スレーブ・フィルタが、集積化されたフィルタである、請求項１、２または３に記載のシステム。
5. 前記マスタ制御ブロックが、１つのトランスコンダクタおよび１つのキャパシタだけを備える、請求項１乃至請求項４のいずれかに記載のシステム。
6. 前記位相周波数コンパレータが、
   出力信号として前記制御信号を供給するループ・フィルタと、
   前記ループ・フィルタの前に置かれ、入力信号として前記出力周波数信号および基準周波数信号を受け取る位相周波数検出器と、
   前記位相周波数検出器によって前記ループ・フィルタに供給される、前記出力周波数信号と前記基準周波数信号との間の位相差を表すエラー信号と
   を含む、請求項１乃至請求項５のいずれかに記載のシステム。
7. 前記マスタ制御ユニットが、ある信号によって制御可能なスイッチを備える、請求項１乃至請求項６のいずれかに記載のシステム。
8. ロジック回路を使用して前記信号および前記基準周波数信号を供給し、前記両方の信号が、クロック信号から導き出される、請求項７に記載のシステム。
9. ＤＣ電圧が前記積分器の入力に印加される、請求項１乃至請求項８のいずれかに記載のシステム。
10. 前記積分器が、
    前記電圧コンパレータの入力に印加されるしきい値電圧、および／または、
    前記積分器の入力に印加されるＤＣ電圧、および／または、
    クロック信号の周波数
    を変化させることによって調整することができる相互コンダクタンスを有する、請求項１乃至請求項９のいずれかに記載のシステム。
11. 前記積分器が、前記電圧コンパレータの入力に印加されるしきい値電圧、および前記積分器の入力に印加されるＤＣ電圧を不変に保ちながら、クロック信号の入力クロック周波数を変化させることによって調整することができる相互コンダクタンスを有する、請求項１乃至請求項９のいずれかに記載のシステム。
12. 前記積分器が、前記電圧コンパレータの入力に印加されるしきい値電圧、および前記基準周波数信号を不変に保ちながら、前記積分器の入力に印加されるＤＣ電圧を変化させることによって調整することができる相互コンダクタンスを有する、請求項１乃至請求項９のいずれかに記載のシステム。
13. 前記積分器が、前記積分器の入力に印加されるＤＣ電圧、および前記基準周波数信号を不変に保ちながら、前記電圧コンパレータの入力に印加されるしきい値を変化させることによって調整することができる相互コンダクタンスを有する、請求項１乃至請求項９のいずれかに記載のシステム。
14. 前記マスタ制御ブロックが、電圧電流コンバータ、プログラム可能抵抗アレイ、および／またはプログラム可能キャパシタ・アレイを備える、請求項１に記載のシステム。
15. 請求項１ないし請求項１４のいずれかに記載のシステムを備える遠隔通信システム、ビデオ信号処理システム、またはディスク・ドライバ・システム。

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