Nothing Special   »   [go: up one dir, main page]

JP2005294518A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005294518A
JP2005294518A JP2004107154A JP2004107154A JP2005294518A JP 2005294518 A JP2005294518 A JP 2005294518A JP 2004107154 A JP2004107154 A JP 2004107154A JP 2004107154 A JP2004107154 A JP 2004107154A JP 2005294518 A JP2005294518 A JP 2005294518A
Authority
JP
Japan
Prior art keywords
layer
insulating film
connection wiring
gate electrode
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004107154A
Other languages
English (en)
Inventor
Hisashi Tonobe
恒 渡野邊
Toru Hara
原　　徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Kioxia Engineering Corp
Original Assignee
Toshiba Corp
Chubu Toshiba Engineering Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Chubu Toshiba Engineering Corp filed Critical Toshiba Corp
Priority to JP2004107154A priority Critical patent/JP2005294518A/ja
Priority to US11/094,466 priority patent/US7511330B2/en
Publication of JP2005294518A publication Critical patent/JP2005294518A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 上部導電層および下部導電層を接続する接続配線層の外周面にスペーサを使用したとしてもスペーサの機能を生かしながら上部導電層および接続配線層間の接触面積を増加させることができ、接触部分の抵抗を低減できるようにする。
【解決手段】 第３の多結晶シリコン層３の上板部３ａの上面部３ａａおよび上側面部３ａｂにおいてチタン層１５が第３の多結晶シリコン層３に接触するようになっている。これにより第３の多結晶シリコン層３およびチタン層１５間の接触面積を増加させることができるようになる。
【選択図】 図１

Description

本発明は、上部導電層および下部導電層を電気的に接続する接続配線層構造を備えた半導体装置およびその製造方法に関する。
近年の設計ルールの縮小化に伴い、隣接する接続配線層との間の接触（ショート）や電気的相互作用を防ぐため、接続配線層の外周面に絶縁膜を形成しスペーサを設ける技術が開発されている。具体的には、複数の配線層間を接続する接続配線層の構造として例えば特許文献１に開示された技術が知られている。この特許文献１に開示されている技術によれば、配線層（接続配線層に相当）の周囲に構成した絶縁膜（第２の絶縁膜に相当）により配線層同士あるいは配線層と基板が接触するのを防ぐと共に、腐食による信頼性低下を抑制している。またこの絶縁膜をＣＶＤ法を使用して形成することにより配線層の上側だけでなく、側面、裏面にも被着させることで有効な絶縁構造を構成している。
他方、複数の配線層間を接続する接続配線層の構造として例えば特許文献２に開示された技術が知られている。この特許文献２に開示されている技術によれば、導電体層を接続する埋込み配線について絶縁膜を選択的に後退させることで導電体層の表面を露出させることにより接触面積を増加させている。
特開平６−３１０６１２号公報（第５頁，図１） 特開２００２−１９８４２１（第６頁）
しかしながら、配線層の外周に絶縁膜をスペーサとして形成すると、その後、別工程で上部導電層を形成する場合には、接続配線層および上部導電層間の接触面は接続配線層の上面部とのみしか接触させることができない。
近年、さらに設計ルールが縮小化しているため、接続配線層および上部導電層の接触面が接続配線層の上面部のみに限られると接触面積を増加させることができず、接触抵抗を低減することができない。さらに、特許文献２に開示された技術を適用したとしても、スペーサを選択的に後退させて接続配線層との間の接触面積を増加させることができるものの、スペーサを構成する絶縁膜を後退させる場所によってはスペーサとしての機能を十分に発揮できなくなってしまう。
本発明は、上記事情に鑑みてなされたものであり、その目的は、上部導電層および下部導電層を接続する接続配線層の側壁外周面にスペーサを使用したとしてもスペーサの機能を生かしながら上部導電層および接続配線層間の接触面積を増加させることができ、接触部分の抵抗を低減できる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、上部導電層および下部導電層間に形成された第１の絶縁膜と、上部導電層と上面部において接触すると共に下部導電層と接触するように形成され上部導電層および下部導電層間を電気的に接続する接続配線層と、接続配線層の側壁外周面に対して第１の絶縁膜とは異なる材質により隣接する接続配線層との間のスペーサとして形成された第２の絶縁膜とを備え、接続配線層は、接続配線層の上面部および上側面部において上部導電層と接触するように構成されていることに特徴を有している。
このような構成によれば、接続配線層が、当該接続配線層の上面部および上側面部において上部導電層と接触するため、接続配線層の上面部のみで上部導電層と接触する構成に比較して接触部分の抵抗値が低減される。したがって、たとえ上部導電層および下部導電層を接続するための接続配線層の側壁外周面にスペーサを使用したとしても、接続配線層の上側面外周部以外についてはスペーサとして機能するようになるため、スペーサの機能を生かしながら上部導電層および接続配線層間の接触面積を増加させることができ、接触部分の抵抗を低減できるという効果を奏する。
しかもリソグラフィ技術により上部導電層を形成する場合にマスクの合わせずれが少なからず生じるが、このマスクの合わせずれに起因して上部導電層および接続配線層の上面部間の接触面積が減少しても、上部導電層および接続配線層は当該接続配線層の上面部のみに関わらず上側面部でも接触するため、接触面積の減少に伴う接触部分の高抵抗化を抑制できるようになる。
本発明の半導体装置は、半導体基板と、この半導体基板上に形成された複数のゲート電極と、このゲート電極上に形成された第１の絶縁膜と、この第１の絶縁膜上に形成されたビット線と、半導体基板の表面の隣接するゲート電極間に形成された拡散層と、ビット線と拡散層とを電気的に接続する接続配線層であって、隣接するゲート電極に挟まれた下配線部とこの下配線部の上に位置し側端がゲート電極の上面上に張り出した上配線部とを有し、この上配線部の上面および側面の上部がビット線に接続した接続配線層と、下配線部とゲート電極との間および側面の下部とビット線との間に設けられた第２の絶縁膜とを具備したことを特徴としている。
本発明の半導体装置の製造方法は、下部導電層の上層側に第１の絶縁膜を形成する工程と、下部導電層の上部に対して接続配線層を少なくとも第１の絶縁膜の上方まで埋込み形成する工程と、隣接する接続配線層との間のスペーサとして前記接続配線層の側壁外周面に第２の絶縁膜を形成する工程と、接続配線層の側壁外周面について当該接続配線層上面部から下方にかけて形成された第２の絶縁膜の上部を除去する工程と、この第２の絶縁膜が除去された位置において接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことを特徴としている。
このような半導体装置の製造方法によれば、スペーサとしての第２の絶縁膜が形成された接続配線層の側壁外周面のうち接続配線層上面部から下方にかけて形成された第２の絶縁膜の上部を除去し、この第２の絶縁膜の除去位置において接続配線層の上側面部に接触するように上部導電層を形成するため、この接続面として形成される接続配線層の上側面外周部以外ではスペーサとして機能するようになり、スペーサの機能を維持しながら上部導電層および接続配線層間の接触面積を増加させることができ、接触部分の抵抗を低減できる。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上のゲート電極形成領域にゲート電極を形成する工程と、このゲート電極を覆うようにゲート電極分離用絶縁膜を形成する工程と、ゲート電極分離用絶縁膜の上部にビット線コンタクト形成領域を除いて第１の絶縁膜を形成する工程と、複数のゲート電極分離用絶縁膜間に位置するビット線コンタクト形成領域に対して隣接するビット線コンタクト形成領域との間のスペーサとして第２の絶縁膜を形成する工程と、ビット線コンタクト形成領域において下部導電層と接触すると共にゲート電極分離用絶縁膜の上方まで上面部が形成されるように接続配線層を第２の絶縁膜内に埋込み形成する工程と、接続配線層の上面部から下方に上面が位置するように第１の絶縁膜を除去する工程と、接続配線層の上面部から下方まで当該接続配線層の上側面部に形成された第２の絶縁膜を除去する工程と、第１および第２の絶縁膜の除去された接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことを特徴としている。
このような半導体装置の製造方法によれば、第１および第２の絶縁膜が除去された接続配線層の上側面部に接触するように上部導電層を形成しているので、接触面積を増加させることができ、接触抵抗を低減することができるようになると共に、上部導電層，下部導電層およびゲート電極について相互の絶縁性を保つことができるようになる。
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上のゲート電極形成領域にゲート電極を形成する工程と、このゲート電極を覆うようにゲート電極分離用絶縁膜を形成する工程と、ゲート電極分離用絶縁膜の上部にビット線コンタクト形成領域を除いて第１の絶縁膜を形成する工程と、複数のゲート電極分離用絶縁膜間に位置するビット線コンタクト形成領域に対して隣接するビット線コンタクト形成領域との間のスペーサとして第２の絶縁膜を形成する工程と、接続配線層の上面部から下方まで当該接続配線層の上側面部について第２の絶縁膜を除去する工程と、接続配線層の上面部から下方に上面部が位置するように第１の絶縁膜を除去する工程と、第１および第２の絶縁膜の除去された接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことに特徴を有している。
このような半導体装置の製造方法によれば、第１および第２の絶縁膜の除去された接続配線層の上側面部に接触するように上部導電層を形成するため、接触面積を増加させることができ、接触部分の抵抗を低減できると共に、上部導電層，下部導電層およびゲート電極について相互の絶縁性を保つことができるようになる。
本発明によれば、上部導電層および下部導電層を接続する接続配線層の側壁外周面にスペーサを使用したとしてもスペーサの機能を生かしながら上部導電層および接続配線層間の接触面積を増加させることができるという優れた効果を奏する。
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について図１〜図１９を参照しながら説明する。
ＮＡＮＤ型フラッシュメモリ装置（不揮発性記憶装置、半導体記憶装置、半導体装置）は、メモリセル領域および周辺回路領域に区画されている。図２は、メモリセル領域におけるメモリセルアレイの配置形態の一例を示している。メモリセルアレイＡｒは、ビット線ＢＬ側やソース線Ｓ側にそれぞれ接続された選択ゲートトランジスタＴｒｓおよびＴｒｓと、これらの選択ゲートトランジスタＴｒｓおよびＴｒｓ間に複数個直列接続されたメモリセルトランジスタＴｒｎとから構成されている。これらのメモリセルアレイＡｒが図２に示すように縦列方向に配列されることによりメモリセル領域が形成される。
図１は、この回路例におけるメモリセルアレイの概略配置の一部（図２のＸ領域）を模式的な平面図により示している。この図３において、ＧＣはコントロールゲート電極配線、ＦＧはフローティングゲート電極、ＳＧは選択ゲート配線、ＣＢはビット線コンタクト形成領域、ＡＡはアクティブエリア（活性領域）、ＳＴＩは素子分離領域を示している。
また、図１（ａ）は、図３におけるＡ−Ａ線に沿う模式的な縦断側面図を示しており、図１（ｂ）は、図３におけるＢ−Ｂ線に沿う模式的な縦断側面図を示しており、さらに図１（ｃ）は、図３におけるＣ−Ｃ線に沿う模式的な縦断側面図を示している。
本実施形態においては、図１（ａ）〜図１（ｃ）に示す上部導電層２（ビット線ＢＬに相当）および接続配線層（後述する第３の多結晶シリコン層３に相当）の接続形態に特徴を備えているため、その接続形態の説明について詳細に行う。
図１（ａ）および図１（ｃ）に示すように、各トランジスタＴｒｓ，Ｔｒｎにおけるゲート電極形成領域Ｇには、ｐ型のシリコン半導体基板４上にシリコン酸化膜５，第１の多結晶シリコン層６，ＯＮＯ（Oxide Nitride Oxide)膜７，第２の多結晶シリコン層８，タングステンシリサイド（ＷＳｉ）層９，第１のシリコンナイトライド膜１０の順に下から積層形成されている。尚、選択ゲート形成領域Ｇにおいて、第１および第２の多結晶シリコン層６および８はその外部において電気的に接続されているが、この接続形態については図示していない。尚、ｐ型のシリコン半導体基板４上に形成された実施形態を示すが、これはｐウェル領域に形成されていても良いし、必要に応じて逆導電型のシリコン半導体基板に形成されていても良い。
シリコン酸化膜５は、例えば８ｎｍの膜厚により形成されており、各トランジスタＴｒｓ，Ｔｒｎのゲート絶縁膜として機能する。
第１の多結晶シリコン層６は、ｐ型の不純物がドープされた多結晶シリコンにより例えば１６０ｎｍの膜厚で形成されており、トランジスタＴｒｎのフローティングゲート電極ＦＧとして機能する。
ＯＮＯ膜７は、図１（ａ）に示すように、第１の多結晶シリコン層６の側壁にも形成されている。このＯＮＯ膜７は、素子分離領域（ＳＴＩ）として機能する第２のシリコン酸化膜１１と共に第１の多結晶シリコン層６を覆うように例えば１７ｎｍ（Oxide5nm：SiN7nm：Oxide5nm）の膜厚により形成され、トランジスタＴｒｎのゲート電極形成領域Ｇにおける第１および第２の多結晶シリコン層６および８（フローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣ）を電気的に絶縁するために形成されている。
第２の多結晶シリコン層８は、ｐ型の不純物がドープされた多結晶シリコンにより例えば１００ｎｍ膜厚で形成されており、トランジスタＴｒｎのゲート電極形成領域Ｇにおいては、タングステンシリサイド層９と共にコントロールゲート電極ＧＣとして機能し、トランジスタＴｒｓのゲート電極形成領域においてはタングステンシリサイド層９と共に選択ゲート電極ＳＧとして機能し、所謂ワード線として形成される。タングステンシリサイド層９は、例えば９０ｎｍの膜厚により形成されている。また、第１のシリコンナイトライド膜１０は、絶縁膜として機能する。
各トランジスタＴｒｓ，Ｔｒｎのゲート電極形成領域Ｇに形成された各層６〜１０を覆うように、第２のシリコンナイトライド膜１２が形成されている。この第２のシリコンナイトライド膜１２は、隣接するトランジスタＴｒｓ，Ｔｒｎ…のゲート電極形成領域Ｇ間を電気的に絶縁するようになっておりゲート電極分離用絶縁膜として機能する。
また、図１（ｂ）および図１（ｃ）並びに図３に示すように、隣接するトランジスタＴｒｓおよびＴｒｓのゲート電極形成領域Ｇ間（隣接する選択ゲートＳＧ間）には、ビット線コンタクト形成領域ＣＢが設けられている。
このビット線コンタクト形成領域ＣＢには孔部１３が形成されており、この孔部１３に接続配線層として第３の多結晶シリコン層３が埋込み形成されている。この第３の多結晶シリコン層３は、図１（ｃ）に示すように、トランジスタＴｒｓおよびＴｒｓを構成する各層６〜１０を覆う第２のシリコンナイトライド膜１２の間に埋込み形成される。第３の多結晶シリコン層３は縦長楕円柱状に縦長片部３ｂ（本発明の下配線部に相当）として形成されると共に、この上部に円板状に上板部３ａ（本発明の上配線部に相当）として形成されることにより、第３の多結晶シリコン層３は縦断面Ｔ字形状に形成される。第３の多結晶シリコン層３はシリコン半導体基板４に形成された拡散層１４（本発明の下部導電層に相当）と上部導電層２を構成するチタン層１５とを電気的に接続している。
この第３の多結晶シリコン層３の上板部３ａは、図１（ｃ）に示すように、トランジスタＴｒｓのゲート電極形成領域Ｇの第２のシリコンナイトライド膜１２の上部にまで水平方向に形成されている。また、図１（ｂ）に示すように、隣接するビット線コンタクト形成領域ＣＢ間には第２のシリコン酸化膜１７、第３のシリコン酸化膜１８（本発明の第１の絶縁膜に相当）および第４のシリコン酸化膜１９が埋込み形成されている。これらの第２，第３および第４のシリコン酸化膜１７〜１９は、隣接する第３の多結晶シリコン層３を電気的に絶縁するために設けられている。
図１（ｂ）および図１（ｃ）に示すように、第３の多結晶シリコン層３の縦長片部３ｂの外周面には第３のシリコンナイトライド膜２０が形成されている。この第３のシリコンナイトライド膜２０は、図１（ｂ）に示すように、第３の多結晶シリコン層３と、第２および第３のシリコン酸化膜１７および１８との間に縦長状に形成されると共に第３の多結晶シリコン層３の側壁に形成されるもので、隣接する第３の多結晶シリコン層３間の電気的絶縁機能を強化するためのスペーサとして機能する。
また、第３の多結晶シリコン層３の上板部３ａにおける側壁外周面下部には第３のシリコンナイトライド膜２０（本発明の第２の絶縁膜に相当）が形成されている。この第３のシリコンナイトライド膜２０も前述したシリコンナイトライド膜と同様に、隣接する第３の多結晶シリコン層３間のスペーサとして機能するようになっている。
図１（ｃ）に示すように、１つのメモリセルアレイを構成する各トランジスタＴｒｎおよびＴｒｓのゲート電極形成領域Ｇ間には、第２のシリコン酸化膜１７が埋込み形成されている。この部位に埋め込まれる第２のシリコン酸化膜１７は、各トランジスタＴｒｓおよびＴｒｎ…のゲート電極形成領域Ｇ間の電気的絶縁機能を向上するために埋込み形成されており、第２のシリコンナイトライド膜１２の上面に対して面一になるように埋込み形成されている。
第２のシリコンナイトライド膜１２および第２のシリコン酸化膜１７の上部には、ビット線コンタクト形成領域ＣＢ以外の領域に対して第３のシリコン酸化膜１８が形成されている。この第３のシリコン酸化膜１８は、第３の多結晶シリコン層３の側方に水平方向に薄板状に形成されており、各種ゲート電極（コントロールゲート電極ＧＣ，選択ゲート電極ＳＧ，フローティングゲート電極ＦＧ）やタングステンシリサイド層９とビット線ＢＬ（タングステン層１６およびチタン層１５）との間の絶縁性能を保持するために設けられている。
また、図１（ｂ）および図１（ｃ）に示すように、第３の多結晶シリコン層３の上板部３ａのうちの上面部３ａａおよび上側面部３ａｂに接触するように上部導電層としてタングステン（Ｗ）層１６およびチタン（Ｔｉ）層１５が形成されている。
これらのタングステン層１６およびチタン層１５は、所謂ビット線ＢＬとして機能する。チタン層１５は例えば４５ｎｍの膜厚により形成され、第３の多結晶シリコン層３の上板部３ａのうちの上面部３ａａおよび上側面部３ａｂ，並びに第３のシリコンナイトライド膜２０の上部に接触するように形成されていると共に、第３のシリコン酸化膜１８の上部に例えば４５ｎｍの膜厚により形成されている。このチタン層１５は、第３のシリコン酸化膜１８とタングステン層１６との間に両層１６および１８が非接触状態を保つように形成されている。タングステン層１６は、例えば４００ｎｍの膜厚により形成され、その下部がチタン層１５に覆われるように形成されている。
第１の実施形態の構成によれば、第３の多結晶シリコン層３の上板部３ａの全側壁が第３のシリコンナイトライド膜２０により覆われてはおらず、第３の多結晶シリコン層３の上板部３ａの上面部３ａａおよび上側面部３ａｂにおいてチタン層１５が第３の多結晶シリコン層３に接触するようになっているため、第３の多結晶シリコン層３およびチタン層１５間の接触面積を増加させることができる（図１（ｂ）および図１（ｃ）の接触面積Ｓ２を参照）。
＜詳細な製造方法について＞
以下、図４ないし図１９をも参照しながら、詳細な製造方法について説明する。尚、図４〜図１６の図面中、同一の添え字（ａ）〜（ｃ）を付した図面については、それぞれ図３の平面図におけるＡ−Ａ線，Ｂ−Ｂ線，Ｃ−Ｃ線に沿う縦断側面図を示している。尚、前記した構成を形成することができれば、以下に示す工程については必要に応じて省いても良いし付加しても良い。
（１）図４に示す構造を形成する工程について
ｐ型のシリコン半導体基板４の上にシリコン酸化膜５を例えば８ｎｍ形成する。そして、減圧ＣＶＤ(Low Pressure Chemical Vapor Deposition)法によりｐ型の不純物がドープされた第１の多結晶シリコン層６を例えば１６０ｎｍ形成し、さらに第４のシリコンナイトライド膜２１を例えば７０ｎｍ形成する。そして、その上にフォトレジスト（図示せず）を塗布しリソグラフィ技術により所定のレジストパターンに加工し、このレジストパターンをマスクとしてＲＩＥ(Reactive Ion Etching)法により第４のシリコンナイトライド膜２１，第１の多結晶シリコン層６，第１のシリコン酸化膜５，およびシリコン半導体基板４を同時に所定の深さまで加工することにより素子分離領域ＳＴＩを形成するための溝部２２を形成し、フォトレジストを除去する。すると図４に示すように形成される。
（２）図５に示す構造を形成する工程について
（１）の形成工程終了後、ＨＤＰ(High Density Plasma)−ＣＶＤ法により第２のシリコン酸化膜１１を溝部２２に埋込むように例えば５５０ｎｍ堆積する。そして、第４のシリコンナイトライド膜２１が露出するようにＣＭＰ(Chemical Mechanical Polishing)法により第２のシリコン酸化膜１１を平坦化し、窒素雰囲気において例えば９００℃に加熱する。次に、例えば１５０℃のリン酸処理により第４のシリコンナイトライド膜２１を除去する。そして、フォトレジスト（図示せず）を塗布し、リソグラフィ技術により所定のレジストパターンに加工し、このレジストパターンをマスクとしてＲＩＥ法により第２のシリコン酸化膜１１を落とし込む。フォトレジストを除去後、減圧ＣＶＤ法により第２のゲート絶縁膜としてのＯＮＯ膜７を１７ｎｍ(Oxide:5nm，SiN:7nm，Oxide:5nm)等方的に形成する。すると図５に示すように形成される。
（３）図６に示す構造を形成する工程について
（２）の形成工程終了後、酸化性雰囲気において加熱する。そして、ＯＮＯ膜７の上に減圧ＣＶＤ法によりＰ型の不純物がドープされた第２の多結晶シリコン層８を例えば１００ｎｍ形成する。そして、第２の多結晶シリコン層８の上にスパッタ法によりタングステンシリサイド層９を例えば９０ｎｍ形成する。そして、減圧ＣＶＤ法により第１のシリコンナイトライド膜１０を３００ｎｍ形成する。すると、図６に示すように形成される。
（４）図７に示す構造を形成する工程について
（３）の形成工程終了後、フォトレジスト（図示せず）を塗布しリソグラフィ技術によりフォトレジストを所定のレジストパターンに加工し、このフォトレジストをマスクとしてＲＩＥ法により第１のシリコンナイトライド膜１０をエッチングする。このエッチングは、ゲート電極形成領域Ｇ以外の領域について行われる。フォトレジストをアッシングにより除去した後、第１のシリコンナイトライド膜１０をマスクとしてタングステンシリサイド層９，第２の多結晶シリコン層８，ＯＮＯ膜７，および第１の多結晶シリコン層６をＲＩＥ法によりエッチングする（図７（ｂ）および図７（ｃ）参照）。
このとき、ビット線ＢＬを接続形成するためのビット線コンタクト形成領域ＣＢおよびその周辺においては、第１のシリコンナイトライド膜１０やタングステンシリサイド層９，第２の多結晶シリコン層８，ＯＮＯ膜７，および第１の多結晶シリコン層６をＲＩＥ法によりエッチングし、図７（ｂ）に示すように、シリコン酸化膜５を除きシリコン半導体基板４上に形成された全層を除去する。すると図７に示すように形成される。
（５）図８に示す構造の形成工程について
（４）の形成工程終了後、例えば１０５０℃程度のＲＴＯ(Rapid Thermal Oxidation)処理を行う。そして、第２のシリコンナイトライド膜１２を例えば２０ｎｍ等方的に形成する。その後、隣接するトランジスタＴｒｎおよびＴｒｓのゲート電極形成領域Ｇ間に形成された第２のシリコン窒化膜１２および第２のシリコン酸化膜１７を介してシリコン半導体基板４にｎ型の不純物を打込むことによりトランジスタＴｒｎおよびＴｒｓのソース／ドレイン拡散層２２を形成する。
その後、トランジスタＴｒｎおよびＴｒｓのゲート電極形成領域Ｇ間に形成された第２のシリコンナイトライド膜１２の上部に第２のシリコン酸化膜１７を埋込み形成すると共に、トランジスタＴｒｎおよびＴｒｎのゲート電極形成領域Ｇ間に形成された第２のシリコンナイトライド膜１２の上部に第２のシリコン酸化膜１７を埋込み形成する。
このとき、図８（ｂ）に示すように、第２のシリコン酸化膜１７を形成する。この第２のシリコン酸化膜１７は、隣接する第３の多結晶シリコン層３間の電気的絶縁用として設けられている。
そして、燃焼酸化雰囲気において８００℃程度でリフロー処理し、第２および第１のシリコンナイトライド膜１２および１０をストッパとしてＣＭＰ法により第２のシリコン酸化膜１７を平坦化する。その後、第２および第１のシリコンナイトライド膜１２および１０や第２のシリコン酸化膜１７の上部に対してプラズマＣＶＤ法により第３のシリコン酸化膜１８を形成する。フォトレジスト（図示せず）を塗布しリソグラフィ技術により所定のレジストパターンに加工し、第３のシリコン酸化膜１８を除去する。すると図９に示すように形成される。
（５）の形成工程終了後、図１０に示すように、第３のシリコンナイトライド膜２０を例えば１０ｎｍ等方的に形成する。さらに、図１１に示すように、第３のシリコンナイトライド膜２０をドライエッチングすることにより、第３のシリコン酸化膜１８上に形成された第３のシリコンナイトライド膜２０と、トランジスタＴｒｓのゲート電極形成領域Ｇ上に形成された第３のシリコンナイトライド膜２０と、シリコン半導体基板４の直上部に形成された第１のシリコン酸化膜５とをゲート電極形成領域Ｇの側壁絶縁膜として形成される部分を除き除去する。すると、図１１に示すように、第３のシリコン酸化膜１８のビット線コンタクト形成領域ＣＢ側の側壁、および２のトランジスタＴｒｓのゲート電極形成領域Ｇ間に挟まれたビット線コンタクト形成領域ＣＢ側の側壁に第２および第３のシリコンナイトライド膜１２および２０が残存する。
さらに、図１２に示すように、第３の多結晶シリコン層３をビット線コンタクト形成領域ＣＢに埋込み形成し、ＣＤＥ(Chemical Dry Etching)法により第３の多結晶シリコン層３の上部をエッチバックし高さを調整する。その後、窒素性雰囲気において９７０℃の熱処理を行いドーパントを活性化させる。
さらに、図１３に示すように、プラズマＣＶＤ法により第３のシリコン酸化膜１８，第３のシリコンナイトライド膜２０，および第３の多結晶シリコン膜３の上に、さらに第４のシリコン酸化膜１９を形成することによりシリコン酸化膜の厚さを増加させる。
その後、フォトレジスト（図示せず）を塗布し当該フォトレジストに所定のレジストパターンを形成しこのレジストパターンをマスクとしてＲＩＥ法により第３および第４のシリコン酸化膜１８および１９を、多結晶シリコンおよびシリコン窒化膜に対して高選択性を有するエッチング条件によりエッチバックしビット線ＢＬの領域を形成する。
このときビット線コンタクト形成領域ＣＢ周辺では、第３の多結晶シリコン層３の上板部３ａの上面部３ａａよりも下方まで第３のシリコン酸化膜１８をエッチバックする。第３のシリコン窒化膜２０は、第３の多結晶シリコン層３の上板部３ａの上方部分については第３および第４のシリコン酸化膜１８および１９と略同時に除去されるが、第３の多結晶シリコン層３の上板部３ａの側壁に第３のシリコン窒化膜２０が付着し残存するようになる。
その後、図１５に示すように、シリコン酸化膜や多結晶シリコンに対して高選択性を有するエッチング条件により（例えば、１５０℃のリン酸処理等によるウェットエッチング処理）、第３のシリコン酸化膜１８の上面より下方で、且つ、第２のシリコンナイトライド膜１２の上面より上方まで第３のシリコンナイトライド膜２０を除去する。尚、ドライエッチングにより第３のシリコンナイトライド膜２０を除去するようにしても良い。すなわち、第３の多結晶シリコン層３の側壁の上部について第３のシリコンナイトライド膜２０を除去する。すると図１５に示すように形成される。
この後、図１６に示すように、ＰＶＤ法によりＴｉ膜１５を例えば４５ｎｍ等方的に形成する。そして水素を含む窒素性雰囲気において５５０℃，９０分加熱する。さらに、図１に示すように、ＰＶＤ法によりＷ（タングステン）膜１６を例えば４００ｎｍ等方的に形成し、その後、タングステン膜１６およびＴｉ膜１５を第４の多結晶シリコン酸化膜１９が露出するまでＣＭＰ法により平坦化する。そして、水素を含む窒素性雰囲気中において４００℃，３０分熱処理する。さらに後工程を行うことにより、ＮＡＮＤ型不揮発性記憶装置１のメモリセル領域を形成することができるようになる。
従来、第３の多結晶シリコン層３の上板部３ａの外周面の側壁に第３のシリコンナイトライド膜２０をスペーサとして形成してしまうと、第３の多結晶シリコン層３は上板部３ａの上面部３ａａとのみしかチタン層１５と接触しないため接触部分の高抵抗化を免れない。
そこで本実施形態の製造方法では、第２のシリコンナイトライド膜１２および第２のシリコン酸化膜１７の上部にビット線コンタクト形成領域ＣＢを除いて第３のシリコン酸化膜１８を形成し、ビット線コンタクト形成領域ＣＢにスペーサとして第２のシリコンナイトライド膜１２を等方的に形成し、シリコン半導体基板４の上面に位置する第２および第３のシリコンナイトライド膜１２および２０を除去し、ビット線コンタクト形成領域ＣＢにソース／ドレイン拡散層１４と接触すると共に第２のシリコンナイトライド膜１２の上方まで上板部３ａの上面部３ａａが形成されるように第３の多結晶シリコン層３を埋込み形成し、第３のシリコン酸化膜１８を第３の多結晶シリコン層３の上面部３ａａから水平方向下方に上面が位置するように第３のシリコン酸化膜１８を除去し、第３の多結晶シリコン層３の上面部３ａａから水平方向下方まで第３のシリコンナイトライド層２０を除去し、第３の多結晶シリコン層３の上側面部３ａｂにチタン層１５を形成するため、第３の多結晶シリコン層３およびチタン層１５間の接触面積を増加させることができ、これにより接触部分の抵抗を低減することができるようになる。
また、ビット線ＢＬ（チタン層１５およびタングステン層１６）を形成するときに、図１７（ａ）に模式的な平面図を示すように、ビット線コンタクト形成領域ＣＢに対してビット線ＢＬの形成領域のリソグラフィ技術によるマスク合わせずれが生じない場合には問題ないものの、図１７（ｂ）に示すように、特に隣接するビット線コンタクト形成領域ＣＢ側にリソグラフィ技術によるマスクの合わせずれが特にワード線方向（ゲート電極形成方向）に生じると、第３の多結晶シリコン層３およびチタン層１５の接触形態の基本構成例の模式的な断面図を図１９に示すように、第３の多結晶シリコン層３およびチタン層１５の接触部分が上面部３ａａのみに留まってしまうと、第３の多結晶シリコン層３の上面部３ａａでは接触するが接触面積Ｓ１が少なくなってしまう。
本実施形態の製造方法によれば、マスクずれが生じると接触面積の低下に伴う抵抗値の増大が懸念されるものの第３の多結晶シリコン層３の外周面側壁の上側面部３ａｂについて第３のシリコンナイトライド膜２０の上部を除去し、その上側面部３ａｂにおいても第３の多結晶シリコン層３およびチタン層１５が接触するため、第３の多結晶シリコン層３の上面部３ａａおよびチタン層１５間の接触面積（接触面積Ｓ１参照）が少なくなったとしても上側面部３ａｂでも接触する（接触面積Ｓ２参照）ようになるため、接触面積の低下を抑制できるようになる。
（第２の実施形態）
図２０は、本発明の第２の実施形態の説明図を示すもので、上記実施形態と異なるところは製造工程にある。以下、上記実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
本実施形態においては、図１２を使用して説明を行った製造工程終了後、前述実施形態に説明した工程に代えて次に示す製造工程を行う。
すなわち、図２０に示すように、第３の多結晶シリコン層３および第３のシリコン酸化膜１８に対して高選択性を有するエッチング条件により第３の多結晶シリコン層３の上面部３ａａから下方にかけて第３のシリコンナイトライド膜２０の上部（第３の多結晶シリコン層３の上側面部３ａｂ）を除去する。そして、図示はしないが、前述実施形態と同様にビット線ＢＬ領域を除いて第３のシリコン酸化膜１８の上部に第４のシリコン酸化膜１９を形成した後、第３および第４のシリコン酸化膜１８および１９を第３の多結晶シリコン層３および第３のシリコンナイトライド膜２０に対して高選択性を有するエッチング条件下において除去する。そして前述実施形態と同様にチタン層１５およびタングステン層１６を埋込み形成する。このような第２の実施形態においても、前述実施形態と略同様な作用効果を奏する。
（第３の実施形態）
図２１〜図３１は、本発明の第３の実施形態の説明図を示すもので、上記各実施形態と異なるところは、トレンチ型のＤＲＡＭ半導体記憶装置に適用したところにある。
まず、図２１および図２２を参照しながらＤＲＡＭ半導体記憶装置３１の機能的な構造について説明する。図２２は、ＤＲＡＭ半導体記憶装置の模式的な平面図を示しており、図２１（ａ）は、この図２２におけるＤ−Ｄ線に沿う断面図を示しており、図２１（ｂ）は、図２２におけるＥ−Ｅ線に沿う断面図を示しており、図２１（ｃ）は、図２２におけるＦ−Ｆ線に沿う断面図を示している。
この図２１において、半導体装置としてのＤＲＡＭ半導体記憶装置３０は、メモリセル領域においては、１メモリセルとして１のＭＯＳ型のセルトランジスタＴｒおよび１のトレンチキャパシタＣが形成されており、これらのメモリセルが複数配列されている。シリコン半導体基板３１には、深いトレンチ３２（溝部）が形成されており、このトレンチ３２の底部側に位置してトレンチキャパシタＣが形成されている。尚、トレンチ４は、図２２に示すように楕円形状に形成されている。
以下、トレンチキャパシタＣの構成について概略的に説明する。トレンチ３２の外周には、当該トレンチ３２の底部側からある所定の高さまでプレート拡散層３３が形成されている。このプレート拡散層３３はトレンチキャパシタＣのプレート電極として機能する。トレンチ３２の内面で且つプレート拡散層３３の上には、キャパシタ絶縁膜３４が形成されている。このキャパシタ絶縁膜３４は、ＳｉＮ−ＳｉＯ２膜またはＡｌ２Ｏ３−ＳｉＯ２膜、またはＨｆＯ２−ＳｉＯ２膜等により形成されており、トレンチキャパシタＣの両プレート電極分離用の絶縁膜として機能する。
トレンチ３２の内面且つキャパシタ絶縁膜３４の上には、多結晶シリコン層またはポリサイド材料による第１の導電層３５が埋込み形成されている。この第１の導電層３５は、トレンチキャパシタＣのプレート電極として機能する。このようにしてトレンチキャパシタＣは、第１の導電層３５、キャパシタ絶縁膜３４、プレート拡散層３３により構成されている。
第１の導電層３５の上部には、素子分離領域３６（ＳＴＩ（Shallow Trench Isolation））が形成されている。図２１に示すように、この素子分離領域３６は、セルトランジスタＴｒが形成される側とは逆側に形成される層であり、トレンチキャパシタＣと隣接した他のメモリセルとの間で電気的に絶縁分離するように形成されている。また、この素子分離領域３６は、図２１（ｃ）に示すように、この素子分離領域３６上を通過するように形成されたワード線ＷＬ（ゲート電極Ｇ２）とトレンチキャパシタＣとを電気的に絶縁分離する機能を有しているものである。
セルトランジスタＴｒは、トレンチキャパシタＣに対して隣接して配設されていると共に電気的に接続するようにトレンチ３２の所定方向側に形成されている。セルトランジスタＴｒは、ワード線ＷＬとしても機能するゲート電極Ｇ２、ｎ型の拡散層３７および３８（ソース／ドレイン拡散層）、並びにゲート絶縁膜として機能する第１のシリコン酸化膜３９を備えている。一方の拡散層３７には、トレンチキャパシタＣを構成する第１の導電層３８が接続されている。
また、他方の拡散層３８（本発明の下部導電層に相当）の上部にはビット線ＢＬ２に電気的に接続するための第２の多結晶シリコン層４０（ビット線コンタクト：本発明の接続配線層に相当）が埋込み形成されている。他方の拡散層３８には、当該第２の多結晶シリコン層４０を介して上層側のビット線ＢＬ２を構成するチタン層４１が接触しており、この第２の多結晶シリコン層４０を介して拡散層３８とチタン層４１とが電気的に接続されている。
また、ゲート電極Ｇ２を覆うようにゲート電極分離用絶縁膜としてゲート側壁絶縁膜４２が形成されている。このゲート側壁絶縁膜４２は、第１のシリコンナイトライド膜として形成されており、隣接するゲート電極Ｇ２間を絶縁分離するために設けられている膜である。
さらに、ビット線ＢＬ２とメモリセルを電気的に絶縁分離するように層間絶縁膜４３（本発明の第１の絶縁膜に相当）が形成されている。第２の導電層４０の側壁外周面にはスペーサとして第２のシリコンナイトライド膜４４（本発明の第２の絶縁膜に相当）が形成されている。この第２のシリコンナイトライド膜４４は、チタン層４１と第２の導電層４０の上面部４０ａおよび上側面部４０ｂにおいて接触するようになっている。
また、チタン層４１の上部にはタングステン層４５が形成されている。これらチタン層４１およびタングステン層４５によりビット線ＢＬ２が構成されている。このようにして１のメモリセルが構成されており、図２２に示すように複数のメモリセルが密接するように配設されている。尚、図２２において、アクティブエリアＡＡは、メモリセルの活性領域を示している。
このような場合、図２２（ａ）に示すように、ビット線ＢＬ２（チタン層４１およびタングステン層４５）が図中上下方向にマスク合わせずれが生じることなく形成される場合には、ビット線ＢＬ２と隣接する第２の導電層４０間の距離も長いため、その電気的相互作用も無視できるが、近年の設計ルールの縮小化に伴いその距離が短くなってきているため、図２２（ｂ）に示すようにビット線ＢＬ２の形成時にマスクの合わせずれδ２が生じると、ビット線ＢＬ２と隣接する第２の導電層４０間の距離も短くなってしまうと共に、ビット線ＢＬ２と第２の導電層４０との接触面積も低下してしまう。本実施形態では、上面部４０ａだけでなく上側面部４０ｂでもビット線ＢＬ２と第２の導電層４０とが接触するようになっているため、ビット線ＢＬ２と第２の導電層４０との接触面積の低下を抑制することができ、接触部分の抵抗を極力抑えることができるようになる。
＜製造方法（プロセス）について＞
以下、前述した機能的部分を形成する場合の実質的な層の形成方法について図２１ないし図３１を参照しながら説明する。本実施形態では、特にビット線ＢＬ２（後述するチタン層４１）とコンタクトプラグ（後述する第２の多結晶シリコン層４０）とを接続する構成部分およびその周辺関連部分に特徴があるため、トレンチキャパシタＣやゲート電極Ｇ２の形成方法については省略し、本実施形態の特徴部分に関連するシリコン半導体基板３１の上層部分について、その説明を行う。
（１）図２３ないし図２５に示す構造の形成方法について
図２３に示すように、ｐ型のシリコン半導体基板３１上に例えば８ｎｍ膜厚のシリコン酸化膜をゲート絶縁膜３９として形成すると共に、トレンチキャパシタＣや素子分離領域３６を形成した後ゲート電極Ｇ２を形成する。
このゲート電極Ｇ２は次のように形成される。
図２４に示すように、減圧ＣＶＤ法によりｐ型の不純物がドープされた第１の多結晶シリコン層４６をゲート絶縁膜３９の上部に１００ｎｍ形成し、第１の多結晶シリコン層４６の上部に対してタングステンシリサイド層４７を５５ｎｍ形成する。タングステンシリサイド層４７の上部に第３のシリコンナイトライド膜４８を減圧ＣＶＤ法により２００ｎｍ形成する。そして、フォトレジスト（図示せず）を塗布し、リソグラフィ技術により所定のレジストパターンに加工し、このレジストパターンをマスクとして第３のシリコンナイトライド膜４８をＲＩＥ法によりエッチングする。
すると、第１の多結晶シリコン層４６およびタングステンシリサイド層４８が分断され、これらの第１の多結晶シリコン層４６およびタングステンシリサイド層４８によりゲート電極Ｇ２が構成されると共に、各ゲート電極Ｇ２間の第３のシリコンナイトライド膜４８が除去される。
その後、フォトレジストをアッシングにより剥離し、残存した第３のシリコンナイトライド膜４８をマスクとしてタングステンシリサイド層４７，ｐ型の不純物がドープされた第１の多結晶シリコン層４６をＲＩＥ法により加工する。すると、各ゲート電極Ｇ２間の第１の多結晶シリコン層４６およびタングステンシリサイド層４７が除去される。その後、１０５０℃程度のＲＴＯ(Rapid Thermal Oxidation)処理を施した後、第１のシリコンナイトライド膜４２を４０ｎｍ程度等方的に形成する。すると図２５に示すように、各ゲート電極Ｇ２間に第１のシリコンナイトライド膜４２がゲート側壁絶縁膜として薄く形成されるようになる。
（２）図２６に示す構造の形成方法について
（１）の形成工程後、各ゲート電極Ｇ２間に第４のシリコン酸化膜４９を埋込み形成する。第１のシリコンナイトライド膜４２の上部に形成された第４のシリコン酸化膜４９を第１および第３のシリコンナイトライド膜４２および４８をストッパとしてＣＭＰ(Chemical Mechanical Polish)法により平坦化する。
その後、露出した第１もしくは第３のシリコンナイトライド膜４２，４８の上部および第４のシリコン酸化膜４９の上部に、第２のシリコン酸化膜４３ａを例えば１５０ｎｍ形成する。その後、第２のシリコン酸化膜４３ａの上部に第３のシリコン酸化膜４３ｂを３５０ｎｍ形成する。すると、図２６に示すように形成される。尚、これらの第２および第３シリコン酸化膜４３ａおよび４３ｂが形成工程が終了すると層間絶縁膜４３として機能するようになる。
（２）の形成工程後、第３のシリコン酸化膜４３ｂの上部にフォトレジスト（図示せず）を塗布し、リソグラフィ技術によりフォトレジストを所定のレジストパターンに加工する。その後、フォトレジストをマスクとしてＲＩＥ法により第３および第２のシリコン酸化膜４３ｂおよび４３ａを加工（除去）し、さらに、図２７に示すように、ビット線コンタクト形成領域ＣＢ２として形成される部分に対してセルフアラインコンタクト形成技術により第４のシリコン酸化膜４９を除去すると共に、この部分に第２のシリコンナイトライド膜４４を等方的に形成する。この第２のシリコンナイトライド膜４４がスペーサとして機能するようになる。
そして、ゲート電極Ｇ２間の底部に形成された第２および第１のシリコンナイトライド膜４４および４２をドライエッチングする。すると、各ゲート電極Ｇ２の側壁に第２のシリコンナイトライド膜４４がスペーサとして残存するようになり孔部が形成される。そして、この孔部を通じてｎ型の不純物をシリコン半導体基板３１に拡散させることによりソース／ドレイン拡散層３８を形成する。
その後、第２のシリコンナイトライド膜４４の内側にｐ型の不純物がドープされた多結晶シリコンを埋込み形成することによりコンタクトプラグとして機能する第２の多結晶シリコン層４０を埋込み形成する。そして、図２８に示すように、ＣＤＥ(Chemical Dry Etching)法により第２の多結晶シリコン層４０の上部を除去することにより高さを調整する。さらに、９７０℃の窒素性雰囲気内で加熱処理を行いドーパントを活性化させる。
そして、図２９に示すように、多結晶シリコンおよびシリコン窒化膜に対して選択性の高いエッチング条件において、第２の多結晶シリコン層４０の上面部４０ａよりも下方まで第２のシリコン酸化膜４３ｂをエッチングにより除去する。すると、図２９に示すように、第２のシリコンナイトライド膜４４も同時に第２の多結晶シリコン層４０の上面部４０ａまで除去されるようになる。
そして、図３０に示すように、第２の多結晶シリコン層４０の外周面の上部側壁に形成された第２のシリコンナイトライド膜４４を１５０℃のリン酸処理等のウェットエッチングにより除去する。このとき、第２の多結晶シリコン層４０の上面部４０ａよりも下方まで第２のシリコンナイトライド膜４４をシリコン酸化膜および多結晶シリコンに対して選択性の高いエッチング条件下におけるウェットエッチングにより除去し、第２の多結晶シリコン層４０の側壁外周面の上側面部４０ｂを露出させる。
このとき、図３０に示すように、第２のシリコンナイトライド膜４４の上部が第３のシリコン酸化膜４３ｂの上面より下方に位置するように第２のシリコンナイトライド膜４４を除去することが望ましい。尚、このとき、第２のシリコンナイトライド膜４４を除去するときにはドライエッチングにより除去しても良い。
さらに、図３１に示すように、第２および第３のシリコン酸化膜４３ａおよび４３ｂの上部並びに第２のシリコンナイトライド膜４４の上部にチタン膜４１をＰＶＤ法により例えば４５ｎｍ程度等方的に堆積する。すると、第２の多結晶シリコン層４０の上面部４０ａおよび上側面部４０ｂに接触するようにチタン膜４１が形成されるようになる。さらに、５５０℃，９０分の水素を含む窒素性雰囲気内で加熱する。
続いて、図２１に示すように、このチタン層４１の上部にＰＶＤ法によりタングステン層４５を例えば４００ｎｍ程度堆積し、図２１（ｂ）に示すように、タングステン膜４５およびチタン膜４１を平坦化し、水素を含む窒素性雰囲気において４００℃で３０分間加熱する。このようにしてビット線コンタクト（コンタクトプラグ）としての第２の多結晶シリコン層４０とビット線ＢＬ２との接触部分が構成される。
このような第３の実施形態においても、ビット線コンタクトとしての第２の多結晶シリコン層４０とビット線ＢＬ２とが第２の多結晶シリコン層４０の上面部４０ａのみに留まらず第２の多結晶シリコン層４０の上側面部４０ｂにおいても接触するため、第１の実施形態と略同様の作用効果を奏すると共に、ＤＲＡＭ半導体記憶装置３０にも適用できるようになる。
（第４の実施形態）
図３２は、本発明の第４の実施形態の説明図を示すもので、第３の実施形態と異なるところはその製造方法にある。上記実施形態と同一部分には同一符号を付して説明を省略し、以下異なる製造方法について説明する。
図２８に示す構造を形成した後、シリコン半導体基板３１の拡散層３８の上面に位置する第２および第１のシリコンナイトライド膜４４および４２およびシリコン酸化膜３９を除去し、第２の多結晶シリコン層４０を埋込み形成する。そして、この第２の多結晶シリコン層４０の上部を高さ調整した後、第２の多結晶シリコン層４０の側壁外周面の上側面部４０ｂに形成された第２のシリコンナイトライド膜４４を除去する。この場合、シリコン酸化膜および多結晶シリコンに対して選択性の高いエッチング条件下においてエッチングすることにより第２のシリコンナイトライド膜４４を除去し、第２の多結晶シリコン層４０の上面部４０ａより下方に第２のシリコンナイトライド膜４４の上部が位置するように第２のシリコンナイトライド膜４４を除去し、第２の多結晶シリコン層４０の上側面部４０ｂを露出させる。
その後、図２１に示すように、多結晶シリコンおよびシリコンナイトライドに対して選択性の高いエッチング条件下において第３のシリコン酸化膜４３ｂをエッチングすることにより、第３のシリコン酸化膜４３ｂの上部を第２の多結晶シリコン層４０の上面部４０ａの下方で、且つ、第２のシリコンナイトライド膜４４の上方まで除去する。
そして、前述実施形態と同様に第３のシリコン酸化膜４３ｂの上部および第２の多結晶シリコン層４０の上面部４０ａおよび上側面部４０ｂにチタン層４１を形成し、その上部にタングステン層４５を形成することにより前述実施形態と同様の構成を形成することができるようになる。このような第４の実施形態においても、第３の実施形態と略同様の作用効果を奏する。
本発明の第１の実施形態の構成を模式的に示す要部の断面図（（ａ）図３のＡ−Ａ線に沿う断面図、（ｂ）図３のＢ−Ｂ線に沿う断面図、（ｃ）図３のＣ−Ｃ線に沿う断面図） 回路構成を概略的に示す図 要部の平面図 一製造工程を模式的に示す図（その１） 一製造工程を模式的に示す図（その２） 一製造工程を模式的に示す図（その３） 一製造工程を模式的に示す図（その４） 一製造工程を模式的に示す図（その５） 一製造工程を模式的に示す図（その６） 一製造工程を模式的に示す図（その７） 一製造工程を模式的に示す図（その８） 一製造工程を模式的に示す図（その９） 一製造工程を模式的に示す図（その１０） 一製造工程を模式的に示す図（その１１） 一製造工程を模式的に示す図（その１２） 一製造工程を模式的に示す図（その１３） （ａ）ビット線とビット線コンタクトとの接続形態を模式的に示す平面図、（ｂ）ビット線の形成時にマスクずれが生じたときの一例を模式的に示す平面図 ビット線の形成時にマスクずれが生じたときの一例を模式的に示す断面図 ビット線の形成時にマスクずれが生じたときの基本構成例を模式的に示す断面図 本発明の第２の実施形態の一製造工程を模式的に示す図 本発明の第３の実施形態を模式的に示す要部の断面図（（ａ）図２２（ａ）のＤ−Ｄ線に沿う断面図、（ｂ）図２２（ａ）のＥ−Ｅ線に沿う断面図、（ｃ）図２２（ａ）のＦ−Ｆ線に沿う断面図） 要部を模式的に示す平面図（（ａ）はビット線のマスクずれが生じない場合、（ｂ）はビット線のマスクずれが生じた場合） 一製造工程を模式的に示す図（その１） 一製造工程を模式的に示す図（その２） 一製造工程を模式的に示す図（その３） 一製造工程を模式的に示す図（その４） 一製造工程を模式的に示す図（その５） 一製造工程を模式的に示す図（その６） 一製造工程を模式的に示す図（その７） 一製造工程を模式的に示す図（その８） 一製造工程を模式的に示す図（その９） 本発明の第４の実施形態の一製造工程を模式的に示す図
符号の説明
図面中、２およびＢＬはビット線（上部導電層）、３は接続配線層、３ａａは上面部、３ａｂは上側面部、６は第１の多結晶シリコン層、８は第２の多結晶シリコン層、１０は第１のシリコンナイトライド膜、１１は第２のシリコン酸化膜（素子分離領域，ＳＴＩ）、１２は第２のシリコンナイトライド膜（第２の絶縁膜，ゲート電極分離用絶縁膜）、１３は孔部、１４は拡散層（下部導電層）、１８はシリコン酸化膜（第１の絶縁膜）、２０はシリコンナイトライド膜（第２の絶縁膜）、Ａｒはメモリセルアレイ、ＢＬはビット線、ＣＢおよびＣＢ２はビット線コンタクト形成領域、Ｇはゲート電極形成領域、ＦＧはフローティングゲート電極（ゲート電極）、ＧＣはコントロールゲート電極（ゲート電極）、Ｓはソース線、ＳＧは選択ゲート電極（ゲート電極）、Ｔｒｓは選択ゲートトランジスタ、Ｔｒｎはメモリセルトランジスタを示す。


Claims (5)

  1. 上部導電層および下部導電層間に形成された第１の絶縁膜と、
    前記上部導電層と上面部において接触すると共に前記下部導電層と接触するように形成され、前記上部導電層および下部導電層間を電気的に接続する接続配線層と、
    前記接続配線層の側壁外周面に対して前記第１の絶縁膜とは異なる材質により隣接する接続配線層との間のスペーサとして形成された第２の絶縁膜とを備え、
    前記接続配線層は、当該接続配線層の上面部および上側面部において前記上部導電層と接触するように構成されていることを特徴とする半導体装置。
  2. 半導体基板と、
    この半導体基板上に形成された複数のゲート電極と、
    このゲート電極上に形成された第１の絶縁膜と、
    この第１の絶縁膜上に形成されたビット線と、
    前記半導体基板の表面の隣接するゲート電極間に形成された拡散層と、
    前記ビット線と前記拡散層とを電気的に接続する接続配線層であって、隣接するゲート電極に挟まれた下配線部とこの下配線部の上に位置し側端が前記ゲート電極の上面上に張り出した上配線部とを有し、この上配線部の上面および側面の上部が前記ビット線に接続した接続配線層と、
    前記下配線部と前記ゲート電極との間および前記側面の下部と前記ビット線との間に設けられた第２の絶縁膜とを具備したことを特徴とする半導体装置。
  3. 下部導電層の上層側に第１の絶縁膜を形成する工程と、
    前記下部導電層の上部に対して接続配線層を少なくとも第１の絶縁膜の上方まで埋込み形成する工程と、
    隣接する接続配線層との間のスペーサとして前記接続配線層の側壁外周面に第２の絶縁膜を形成する工程と、
    前記接続配線層の側壁外周面について当該接続配線層上面部から下方にかけて形成された前記第２の絶縁膜の上部を除去する工程と、
    この第２の絶縁膜が除去された位置において前記接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  4. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上のゲート電極形成領域にゲート電極を形成する工程と、
    このゲート電極を覆うようにゲート電極分離用絶縁膜を形成する工程と、
    前記ゲート電極分離用絶縁膜の上部にビット線コンタクト形成領域を除いて第１の絶縁膜を形成する工程と、
    複数の前記ゲート電極分離用絶縁膜間に位置するビット線コンタクト形成領域に対して隣接するビット線コンタクト形成領域との間のスペーサとして第２の絶縁膜を形成する工程と、
    前記ビット線コンタクト形成領域において下部導電層と接触すると共に前記ゲート電極分離用絶縁膜の上方まで上面部が形成されるように接続配線層を前記第２の絶縁膜内に埋込み形成する工程と、
    前記接続配線層の上面部から下方に上面が位置するように第１の絶縁膜を除去する工程と、
    前記接続配線層の上面部から下方まで当該接続配線層の上側面部に形成された前記第２の絶縁膜を除去する工程と、
    前記第１および第２の絶縁膜の除去された前記接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  5. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上のゲート電極形成領域に前記ゲート電極を形成する工程と、
    このゲート電極を覆うようにゲート電極分離用絶縁膜を形成する工程と、
    前記ゲート電極分離用絶縁膜の上部にビット線コンタクト形成領域を除いて第１の絶縁膜を形成する工程と、
    複数の前記ゲート電極分離用絶縁膜間に位置するビット線コンタクト形成領域に対して隣接するビット線コンタクト形成領域との間のスペーサとして第２の絶縁膜を形成する工程と、
    前記ビット線コンタクト形成領域において下部導電層と接触すると共に前記ゲート電極分離用絶縁膜の上方まで上面部が形成されるように接続配線層を前記第２の絶縁膜内に埋込み形成する工程と、
    前記接続配線層の上面部から下方まで当該接続配線層の上側面部について前記第２の絶縁膜を除去する工程と、
    前記接続配線層の上面部から下方に上面部が位置するように第１の絶縁膜を除去する工程と、
    前記第１および第２の絶縁膜の除去された前記接続配線層の上側面部に接触するように上部導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。

JP2004107154A 2004-03-31 2004-03-31 半導体装置およびその製造方法 Pending JP2005294518A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004107154A JP2005294518A (ja) 2004-03-31 2004-03-31 半導体装置およびその製造方法
US11/094,466 US7511330B2 (en) 2004-03-31 2005-03-31 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004107154A JP2005294518A (ja) 2004-03-31 2004-03-31 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005294518A true JP2005294518A (ja) 2005-10-20

Family

ID=35135564

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004107154A Pending JP2005294518A (ja) 2004-03-31 2004-03-31 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7511330B2 (ja)
JP (1) JP2005294518A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells
US7585746B2 (en) * 2006-07-12 2009-09-08 Chartered Semiconductor Manufacturing, Ltd. Process integration scheme of SONOS technology
JP4504403B2 (ja) * 2007-08-29 2010-07-14 株式会社東芝 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093855A (ja) * 1999-09-20 2001-04-06 Nec Corp 半導体装置の製造方法
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002343861A (ja) * 2001-05-21 2002-11-29 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
JP2003197779A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
JPH06310612A (ja) 1993-04-27 1994-11-04 Hitachi Ltd 半導体集積回路の配線構造及びその製造方法
JPH1117140A (ja) * 1997-06-25 1999-01-22 Sony Corp 半導体装置及びその製造方法
US6028004A (en) * 1998-01-06 2000-02-22 International Business Machines Corporation Process for controlling the height of a stud intersecting an interconnect
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2002198421A (ja) 2000-12-25 2002-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにコンタクト構造およびその形成方法
JP2004193245A (ja) * 2002-12-10 2004-07-08 Elpida Memory Inc 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093855A (ja) * 1999-09-20 2001-04-06 Nec Corp 半導体装置の製造方法
JP2001274365A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002343861A (ja) * 2001-05-21 2002-11-29 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
JP2003197779A (ja) * 2001-12-25 2003-07-11 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20050236660A1 (en) 2005-10-27
US7511330B2 (en) 2009-03-31

Similar Documents

Publication Publication Date Title
US8294236B2 (en) Semiconductor device having dual-STI and manufacturing method thereof
JP4829015B2 (ja) 不揮発性半導体記憶装置
US7560353B2 (en) Methods of fabricating memory devices with memory cell transistors having gate sidewall spacers with different dielectric properties
US20080191288A1 (en) Semiconductor device and method of manufacturing the same
US7557401B2 (en) Semiconductor device and method of manufacturing the same
US7829414B2 (en) Method for manufacturing non-volatile semiconductor memory device, and non-volatile semiconductor memory device
KR20020002298A (ko) 반도체 장치 및 그 제조 방법
JP2009026802A (ja) 半導体装置の製造方法および半導体装置
US8013373B2 (en) Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof
JP2008098239A (ja) 半導体装置の製造方法
JP2009267208A (ja) 半導体装置及びその製造方法
JP2008091614A (ja) 半導体装置およびその製造方法
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
JP2008205379A (ja) 不揮発性半導体メモリ及びその製造方法
JP4822792B2 (ja) 半導体装置およびその製造方法
JP2004055826A (ja) 半導体装置の製造方法
JP2005294518A (ja) 半導体装置およびその製造方法
JP2006278967A (ja) 半導体装置およびその製造方法
JP2008192891A (ja) 半導体装置及びその製造方法
JP2010129740A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2008251942A (ja) 半導体装置およびその製造方法
JP2008010738A (ja) 半導体装置およびその製造方法
JP2008192890A (ja) 半導体装置およびその製造方法
JP2010034291A (ja) 不揮発性半導体記憶装置の製造方法
KR20090009392A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060905

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100720

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100917

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101214