JP2005136028A - Electrostatic protection circuit and electronic circuit comprising it - Google Patents
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Abstract
Description
本発明は、静電気保護回路およびそれを備えた電子回路に関し、特に、電界効果型の薄膜トランジスタを用いた電子回路における静電気破壊の防止に適用して良好な静電気保護回路およびそれを備えた電子回路に関する。 The present invention relates to an electrostatic protection circuit and an electronic circuit including the electrostatic protection circuit, and more particularly to an electrostatic protection circuit that is suitable for prevention of electrostatic breakdown in an electronic circuit using a field effect thin film transistor and an electronic circuit including the electrostatic protection circuit. .
従来、電子回路においては、外部から侵入する静電気等による過電圧や過電流が印加されることにより、電子回路が耐圧破壊を生じることを防止するために、例えば、信号入力端子に静電保護素子や静電保護回路が設けられた構成を有しているものがある。特に、当該電子回路が電界効果型の薄膜トランジスタ(TFT)を適用して構成されている場合(例えば、TFT液晶表示パネルや撮像デバイス等)には、該電子回路を低電圧で駆動させることができる反面、薄膜トランジスタの耐圧が比較的低いため、静電気等による耐圧破壊を生じやすく、静電保護回路(又は、静電保護素子)の役割が極めて重要になる。そこで、従来においては、電子回路内部の薄膜トランジスタを形成する際の製造プロセスを適用して、薄膜トランジスタを用いた静電保護回路を構成したものが知られている。 Conventionally, in an electronic circuit, in order to prevent an overvoltage or an overcurrent due to static electricity or the like entering from the outside to be applied, the electronic circuit is prevented from being broken down. Some have a configuration provided with an electrostatic protection circuit. In particular, when the electronic circuit is configured by applying a field effect thin film transistor (TFT) (for example, a TFT liquid crystal display panel or an imaging device), the electronic circuit can be driven at a low voltage. On the other hand, since the breakdown voltage of the thin film transistor is relatively low, breakdown withstand voltage due to static electricity or the like is likely to occur, and the role of the electrostatic protection circuit (or electrostatic protection element) becomes extremely important. Therefore, conventionally, an electrostatic protection circuit using a thin film transistor is known by applying a manufacturing process for forming a thin film transistor inside an electronic circuit.
以下、従来技術における静電保護回路について、簡単に説明する。
図10は、従来技術における薄膜トランジスタを用いた静電保護回路の例を示す回路構成図であり、図11は、従来技術における静電保護回路の電圧−電流(V−I)特性を示す特性図である。
従来技術における静電保護素子の一構成例は、例えば、図10(a)に示すように、上記電子回路の信号入力接点及び接地電位に各々接続される端子Np11、Np12間に、電流路(ソース−ドレイン端子間)が直列に接続されたnチャネル型の薄膜トランジスタTN11及びTN12を備え、各薄膜トランジスタTN11、TN12の制御端子(ゲート端子)が各々端子Np11、Np12側に接続され、各薄膜トランジスタTN11、TN12のドレイン端子同士が接続されて、互いに逆向きに直列接続された、逆直列型の回路構成を有している。
Hereinafter, a conventional electrostatic protection circuit will be briefly described.
FIG. 10 is a circuit configuration diagram showing an example of an electrostatic protection circuit using a thin film transistor in the prior art, and FIG. 11 is a characteristic diagram showing voltage-current (V-I) characteristics of the electrostatic protection circuit in the prior art. It is.
An example of the configuration of the electrostatic protection element in the prior art is, for example, as shown in FIG. 10A, a current path (between terminals Np11 and Np12 respectively connected to the signal input contact and ground potential of the electronic circuit. N-channel thin film transistors TN11 and TN12 connected in series between the source and drain terminals), and control terminals (gate terminals) of the thin film transistors TN11 and TN12 are connected to the terminals Np11 and Np12, respectively, The drain terminals of the
また、静電保護回路の他の構成例は、例えば、図10(b)に示すように、上記電子回路の信号入力接点及び接地電位に接続される端子Np21、Np22間に、電流路(ソース−ドレイン端子間)が並列に接続されたnチャネル型の薄膜トランジスタTN21及びTN22を備え、各薄膜トランジスタTN21、TN22の制御端子(ゲート端子)が各々端子Np21、Np22側に接続され、各薄膜トランジスタTN21、TN22のソース電極及びドレイン電極が互いに逆向きに並列接続された、逆並列型の回路構成を有している。 In addition, as shown in FIG. 10B, for example, another configuration example of the electrostatic protection circuit includes a current path (source) between the signal input contact of the electronic circuit and terminals Np21 and Np22 connected to the ground potential. N-channel thin film transistors TN21 and TN22 connected in parallel between the drain terminals), and control terminals (gate terminals) of the thin film transistors TN21 and TN22 are connected to the terminals Np21 and Np22, respectively, and the thin film transistors TN21 and TN22 The source electrode and the drain electrode are connected in parallel in opposite directions and have an anti-parallel circuit configuration.
このような静電保護回路における電圧−電流(V−I)特性は、図10に示した逆直列型及び逆並列型の静電保護回路のいずれにおいても、図11に示すように、0Vを中心として略正負の電圧範囲が均等なOFF電圧領域で、極めて微小な電流(略0A)が流れ、該OFF電圧領域以外(ON電圧領域)の正電圧領域では端子間に流れる電流(オン電流)の電流値が電圧に応じて増加し、負電圧領域では該電流値が電圧に応じて減少する傾向を示す。すなわち、ON電圧領域ではオン電流の絶対値が増加する傾向を示す。 The voltage-current (V-I) characteristic in such an electrostatic protection circuit is 0 V as shown in FIG. 11 in both of the anti-series type and anti-parallel type electrostatic protection circuits shown in FIG. A very small current (approximately 0A) flows in the OFF voltage region where the positive / negative voltage range is uniform as the center, and the current flowing between the terminals in the positive voltage region other than the OFF voltage region (ON voltage region) (ON current) Current value increases according to the voltage, and in the negative voltage region, the current value tends to decrease according to the voltage. That is, the absolute value of the on-current tends to increase in the ON voltage region.
特に、図10(a)に示した逆直列型の静電保護回路においては、図11(a)に示すように、電流値が略0AとなるOFF電圧領域が比較的広い電圧範囲(例えば、0Vを中心として±30〜40V程度の電圧範囲)を有するものの、ON電圧領域では、薄膜トランジスタTN11、TN12が直列に接続されていることにより、導通時のON抵抗が比較的大きく(例えば、〜100MΩ程度の抵抗値)なるため、オン電流の絶対値は、急激に増加しない(緩やかに増加する)特性を有している。 In particular, in the anti-series electrostatic protection circuit shown in FIG. 10A, as shown in FIG. 11A, the OFF voltage region where the current value is approximately 0 A is a relatively wide voltage range (for example, In the ON voltage region, the thin film transistors TN11 and TN12 are connected in series, so that the ON resistance during conduction is relatively large (for example, ˜100 MΩ). Therefore, the absolute value of the on-current does not increase abruptly (has a gentle increase).
一方、図10(b)に示した逆並列型の静電保護回路においては、図11(b)に示すように、OFF電圧領域が比較的狭い電圧範囲(例えば、0Vを中心として±5〜8V程度の電圧範囲)を有するものの、ON電圧領域では、薄膜トランジスタTN21、TN22が並列に接続されていることにより、ON抵抗が比較的低く(例えば、〜1MΩ程度の抵抗値)なるため、オン電流の絶対値は、急激に増加する特性を有している。
なお、上述したような逆直列型や逆並列型の回路構成を有する静電保護回路については、例えば、特許文献1等に記載されている。
On the other hand, in the antiparallel electrostatic protection circuit shown in FIG. 10B, as shown in FIG. 11B, the OFF voltage region is a relatively narrow voltage range (for example, ± 5 centering on 0V). In the ON voltage region, since the thin film transistors TN21 and TN22 are connected in parallel, the ON resistance is relatively low (for example, a resistance value of about 1 MΩ). The absolute value of has a characteristic of rapidly increasing.
Note that an electrostatic protection circuit having an anti-series or anti-parallel circuit configuration as described above is described in, for example,
しかしながら、上述したような静電保護回路においては、次に示すような問題を有している。
すなわち、所望の電子回路を静電気による耐圧破壊から防止するためには、一般に、静電保護回路(外部端子)に接続された電子回路の動作電圧範囲に相当するOFF電圧領域が、例えば、概ね±20V以上の比較的広い電圧範囲を有するとともに、実質的な静電保護効果を規定するON電圧領域では、オン電流の絶対値が急激に増加する電圧−電流特性(すなわち、ON電圧領域では、大きなオン電流が接地電位等に急激に流れて、静電保護回路に接続された電子回路に過電流が流れ込むことを防止することができる電圧−電流特性)を有していることが望ましい。
However, the electrostatic protection circuit as described above has the following problems.
That is, in order to prevent a desired electronic circuit from breakdown due to static electricity, generally, the OFF voltage region corresponding to the operating voltage range of the electronic circuit connected to the electrostatic protection circuit (external terminal) is, for example, approximately ± In the ON voltage region that has a relatively wide voltage range of 20 V or more and defines a substantial electrostatic protection effect, the voltage-current characteristic in which the absolute value of the on-current increases rapidly (that is, a large value in the ON voltage region). It is desirable to have a voltage-current characteristic that can prevent an on-current from rapidly flowing to a ground potential or the like and an overcurrent from flowing into an electronic circuit connected to the electrostatic protection circuit.
そのため、図10(a)に示した逆直列型の静電保護回路では、ON電圧領域におけるON抵抗が大きいため、大きなオン電流が流れず十分な静電保護効果が得られないという問題を有し、また、図10(b)に示した逆並列型の静電保護回路では、電子回路の動作電圧範囲が狭くなってしまい、回路設計上の制約が大きくなるとともに、電子回路の通常の動作電圧範囲におけるリーク電流が大きくなり、電子回路の誤動作等を生じることがあるという問題を有していた。 For this reason, the anti-series electrostatic protection circuit shown in FIG. 10A has a problem that a large ON current does not flow and a sufficient electrostatic protection effect cannot be obtained because the ON resistance in the ON voltage region is large. In the anti-parallel type electrostatic protection circuit shown in FIG. 10B, the operating voltage range of the electronic circuit is narrowed, the circuit design is restricted, and the normal operation of the electronic circuit is performed. There has been a problem that leakage current in the voltage range becomes large, which may cause malfunction of the electronic circuit.
このような問題を解決する回路構成として、例えば、図12に示すように、図10(b)に示したような逆並列接続した薄膜トランジスタ回路TN31、TN32及びTN33、TN34を、端子Np31、Np32間に2組直列に接続した構成を有する静電保護回路が考えられる。しかしながら、このような回路構成における電圧−電流特性は、OFF電圧領域が図11(b)に示した電圧範囲よりも広くなる(電子回路の動作電圧範囲を広くすることができる)ものの、実質的に薄膜トランジスタを直列接続した回路構成を有しているため、ON抵抗が大きくなって、ON電圧領域におけるオン電流の絶対値が急激には増加せず、依然として、十分な静電保護効果を得ることができないという問題を有している。 As a circuit configuration for solving such a problem, for example, as shown in FIG. 12, thin film transistor circuits TN31, TN32 and TN33, TN34 connected in reverse parallel as shown in FIG. 10B are connected between terminals Np31 and Np32. An electrostatic protection circuit having a configuration in which two sets are connected in series can be considered. However, although the voltage-current characteristics in such a circuit configuration are substantially larger in the OFF voltage region than the voltage range shown in FIG. 11B (the operating voltage range of the electronic circuit can be widened), Since the thin film transistors are connected in series to each other, the ON resistance increases, and the absolute value of the ON current in the ON voltage region does not increase rapidly, and still a sufficient electrostatic protection effect can be obtained. Have the problem of not being able to.
そこで、本発明は、上述した課題に鑑み、薄膜トランジスタを適用した電子回路に接続される静電保護回路において、OFF電圧領域(電子回路の動作電圧領域)の電圧範囲を比較的広く設定することができるとともに、ON電圧領域におけるオン電流の絶対値を急激に増大して静電保護効果を向上させることができる静電保護回路を提供し、以て、設計自由度が高く、静電気耐圧特性に優れた電子回路を提供することを目的とする。 Therefore, in view of the above-described problems, the present invention can set a relatively wide voltage range in the OFF voltage region (operating voltage region of an electronic circuit) in an electrostatic protection circuit connected to an electronic circuit to which a thin film transistor is applied. In addition to providing an electrostatic protection circuit that can increase the absolute value of the on-current in the ON voltage region abruptly and improve the electrostatic protection effect, it offers a high degree of design freedom and excellent electrostatic withstand voltage characteristics. An object of the present invention is to provide an electronic circuit.
請求項1記載の発明は、静電気による過電流を所定の低電位電源に放電して、電子回路を静電気破壊から保護する静電保護回路において、前記電子回路の信号入力接点に接続される第1の接点と前記低電位電源に接続される第2の接点との間に、少なくとも1個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、からなり、前記第1のゲート電極が前記ソース電極に接続され、前記第2のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有していることを特徴とする。 According to a first aspect of the present invention, there is provided an electrostatic protection circuit that discharges an overcurrent caused by static electricity to a predetermined low-potential power source to protect the electronic circuit from electrostatic breakdown, and is connected to a signal input contact of the electronic circuit. And a second contact connected to the low-potential power source, at least one source and drain electrodes formed with a channel region made of a semiconductor layer sandwiched therebetween, above the channel region and A first gate electrode and a second gate electrode formed below each via an insulating film, wherein the first gate electrode is connected to the source electrode, and the second gate electrode is connected to the drain The circuit structure includes a transistor having a double gate structure connected to an electrode.
請求項2記載の発明は、請求項1記載の静電保護回路において、前記静電保護回路は、前記第1の接点及び前記第2の接点間に、前記ダブルゲート構造を有するトランジスタを1個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第1の接点又は前記第2の接点に接続されていることを特徴とする。
請求項3記載の発明は、請求項1記載の静電保護回路において、前記静電保護回路は、前記第1の接点及び前記第2の接点間に、前記ダブルゲート構造を有するトランジスタを2個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第1の接点又は前記第2の接点に接続されていることを特徴とする。
According to a second aspect of the present invention, in the electrostatic protection circuit according to the first aspect, the electrostatic protection circuit includes one transistor having the double gate structure between the first contact and the second contact. A source electrode and a drain electrode of the transistor are connected to the first contact or the second contact, respectively.
The invention according to
請求項4記載の発明は、静電気による過電流を所定の低電位電源に放電して静電気破壊から保護する静電保護回路を備える電子回路において、前記電子回路は、少なくとも、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の少なくとも上方又は下方のいずれか一方に絶縁膜を介して形成されたゲート電極を備えた電界効果型のトランジスタを備えた回路構成を有し、前記静電保護回路は、前記電子回路の信号入力接点に接続される第1の接点と前記低電位電源に接続される第2の接点との間に、少なくとも1個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、からなり、前記第1のゲート電極が前記ソース電極に接続され、前記第2のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有していることを特徴とする。 According to a fourth aspect of the present invention, there is provided an electronic circuit including an electrostatic protection circuit that discharges an overcurrent due to static electricity to a predetermined low potential power source to protect it from electrostatic breakdown, and the electronic circuit includes at least a channel region made of a semiconductor layer. A circuit configuration comprising a field effect transistor comprising a source electrode and a drain electrode formed with a gate electrode and a gate electrode formed via an insulating film at least above or below the channel region. And the electrostatic protection circuit includes at least one semiconductor layer between a first contact connected to a signal input contact of the electronic circuit and a second contact connected to the low potential power source. A source electrode and a drain electrode formed with a channel region made of the first and second gate electrodes formed above and below the channel region with an insulating film interposed therebetween, respectively. And a second gate electrode, wherein the first gate electrode is connected to the source electrode, and the second gate electrode is connected to the drain electrode. It is characterized by having.
請求項5記載の発明は、請求項4記載の電子回路において、前記電子回路における前記電界効果型のトランジスタは、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、からなるダブルゲート構造を有することを特徴とする。
請求項6記載の発明は、請求項4記載の電子回路において、前記静電保護回路は、前記第1の接点及び前記第2の接点間に、前記ダブルゲート構造を有するトランジスタを1個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第1の接点又は前記第2の接点に接続されていることを特徴とする。
According to a fifth aspect of the present invention, in the electronic circuit according to the fourth aspect, the field effect transistor in the electronic circuit includes a first gate formed above and below the channel region via an insulating film, respectively. It has a double gate structure comprising an electrode and a second gate electrode.
The invention according to
請求項7記載の発明は、請求項4記載の電子回路において、前記静電保護回路は、前記第1の接点及び前記第2の接点間に、前記ダブルゲート構造を有するトランジスタを2個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第1の接点又は前記第2の接点に接続されていることを特徴とする。
請求項8記載の発明は、請求項4記載の電子回路において、前記静電保護回路を構成する前記ダブルゲート構造を有するトランジスタと、前記電子回路を構成する前記電界効果型のトランジスタの、少なくとも一部の構成が、同一の製造プロセスにより同時に形成されることを特徴とする。
According to a seventh aspect of the present invention, in the electronic circuit according to the fourth aspect, the electrostatic protection circuit includes two transistors having the double gate structure between the first contact and the second contact. The drain electrodes of the transistors are connected to each other, and the source electrodes of the transistors are connected to the first contact or the second contact, respectively.
According to an eighth aspect of the present invention, in the electronic circuit according to the fourth aspect, at least one of the transistor having the double gate structure constituting the electrostatic protection circuit and the field effect transistor constituting the electronic circuit. The structure of the part is formed simultaneously by the same manufacturing process.
すなわち、本発明に係る静電保護回路は、静電気破壊を防止する対象となる電子回路の信号入力接点(第1の接点)と、接地電位等の低電位電源(第2の接点)間に、いわゆるダブルゲート構造を有する薄膜トランジスタのトップゲート電極(第1のゲート電極)とソース電極を接続し、ボトムゲート電極(第2のゲート電極)とドレイン電極を接続するとともに、該ソース電極を信号入力接点又は低電位電源のいずれか一方側に、また、ドレイン電極を信号入力接点又は低電位電源の他方側に接続した回路構成を有している。
ここで、信号入力接点及び低電位電源間には、唯一のダブルゲート構造を有する薄膜トランジスタが設けられるものであってもよいし、2個のダブルゲート構造を有する薄膜トランジスタが設けられ、各薄膜トランジスタのソース電極同士が接続されて直列接続された構成を有するものであってもよい。
That is, the electrostatic protection circuit according to the present invention includes a signal input contact (first contact) of an electronic circuit to be prevented from electrostatic breakdown, and a low potential power source (second contact) such as a ground potential. A top gate electrode (first gate electrode) and a source electrode of a thin film transistor having a so-called double gate structure are connected, a bottom gate electrode (second gate electrode) and a drain electrode are connected, and the source electrode is connected to a signal input contact. Alternatively, it has a circuit configuration in which the drain electrode is connected to one side of the low potential power source and the drain electrode is connected to the signal input contact or the other side of the low potential power source.
Here, a thin film transistor having a single double gate structure may be provided between the signal input contact and the low potential power source, or a thin film transistor having two double gate structures is provided, and the source of each thin film transistor is provided. The electrodes may be connected to each other in series.
このような構成を有する静電保護回路においては、ON電圧領域におけるON抵抗を低く抑制することができるので、過電流を速やかに接地電位に放電して良好な静電気耐圧特性を実現することができる。また、比較的広いOFF電圧領域を得ることができるので、電気回路の動作電圧領域を広く設定することができ、該動作電圧領域におけるリーク電流を抑制して電子回路を良好に動作させることができる。 In the electrostatic protection circuit having such a configuration, since the ON resistance in the ON voltage region can be suppressed to a low level, it is possible to quickly discharge the overcurrent to the ground potential and realize a good electrostatic withstand voltage characteristic. . In addition, since a relatively wide OFF voltage region can be obtained, the operating voltage region of the electric circuit can be set wide, and the electronic circuit can be operated satisfactorily by suppressing the leakage current in the operating voltage region. .
特に、前者の構成(信号入力接点及び低電位電源間に、唯一のダブルゲート構造を有する薄膜トランジスタが設けられた構成)においては、個別の薄膜トランジスタ(電界効果型トランジスタ)を2個接続して構成した静電保護回路と同等の静電保護特性を、簡素な回路構成(素子構造)で実現することができるので、静電保護回路の回路面積を縮小することができる。 In particular, in the former configuration (a configuration in which a thin film transistor having a single double gate structure is provided between a signal input contact and a low potential power source), two individual thin film transistors (field effect transistors) are connected. Since the electrostatic protection characteristic equivalent to that of the electrostatic protection circuit can be realized with a simple circuit configuration (element structure), the circuit area of the electrostatic protection circuit can be reduced.
また、後者の構成(信号入力接点及び低電位電源間に、2個のダブルゲート構造を有する薄膜トランジスタが直列接続された構成)においては、正電圧領域及び負電圧領域で対称となり、より広い電圧範囲を有するOFF電圧領域を得ることができるので、電子回路の動作電圧領域をより広く設定することができ、回路設計上の自由度をより一層向上させることができるとともに、リーク電流をさらに抑制して電子回路を良好に動作させることができる。 In the latter configuration (a configuration in which two thin film transistors having a double-gate structure are connected in series between the signal input contact and the low-potential power supply), the voltage is symmetric in the positive voltage region and the negative voltage region, and a wider voltage range. Since the OFF voltage region having the above can be obtained, the operating voltage region of the electronic circuit can be set wider, the degree of freedom in circuit design can be further improved, and the leakage current can be further suppressed. The electronic circuit can be operated well.
さらに、本発明に係る静電保護回路を備える電子回路は、電界効果型の薄膜トランジスタや、静電保護回路と同様のダブルゲート構造を有する薄膜トランジスタを備えた回路構成、例えば、TFT液晶表示パネルやフォトセンサアレイ等を有していることが望ましい。これによれば、電子回路が形成される単一の絶縁性基板上にTFT液晶表示パネルやフォトセンサアレイ(すなわち、電界効果型の薄膜トランジスタやダブルゲート構造を有する薄膜トランジスタ)を形成する際と同一の製造プロセスを用いて、上述した静電保護回路(ダブルゲート構造を有する薄膜トランジスタ)を、上記TFT液晶表示パネルやフォトセンサアレイとともに一括して同時に形成することができるので、製造プロセスをほとんど増加させることなく、かつ、比較的微小な回路面積で、高い静電保護効果を有する静電保護回路を形成することができ、静電気耐圧特性に優れた電子回路を安価に実現することができる。 Furthermore, an electronic circuit including an electrostatic protection circuit according to the present invention includes a circuit configuration including a field effect thin film transistor and a thin film transistor having a double gate structure similar to the electrostatic protection circuit, such as a TFT liquid crystal display panel and a photo It is desirable to have a sensor array or the like. According to this, it is the same as when a TFT liquid crystal display panel or a photo sensor array (that is, a field effect thin film transistor or a thin film transistor having a double gate structure) is formed on a single insulating substrate on which an electronic circuit is formed. Since the above-described electrostatic protection circuit (thin film transistor having a double gate structure) can be simultaneously formed together with the TFT liquid crystal display panel and the photosensor array by using a manufacturing process, the manufacturing process is almost increased. In addition, an electrostatic protection circuit having a high electrostatic protection effect can be formed with a relatively small circuit area, and an electronic circuit excellent in electrostatic withstand voltage characteristics can be realized at low cost.
以下、本発明に係る静電保護回路について、図面を参照しながら説明する。
<第1の実施形態>
図1は、本発明に係る静電保護回路の第1の実施形態を示す等価回路及び概略断面図であり、図2は、本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。
図1(a)、(b)に示すように、本実施形態に係る静電保護回路(静電保護素子)は、概略、半導体層11の両端に設けられたソース電極12及びドレイン電極13と、該半導体層11の上層及び下層に設けられたトップゲート電極(上部ゲート電極)TGx及びボトムゲート電極(下部ゲート電極)BGxと、を備えた、いわゆるダブルゲート型の薄膜トランジスタ構造を有し、該薄膜トランジスタ(以下、「ダブルゲート型トランジスタ」と記す)Tr10のトップゲート電極TGx(トップゲート端子TG)がソース電極12(ソース端子S)及び一方の接続端子N11に接続され、ボトムゲート電極BGx(ボトムゲート端子BG)がドレイン電極13(ドレイン端子D)及び他方の接続端子N12に接続された構成を有している。
Hereinafter, an electrostatic protection circuit according to the present invention will be described with reference to the drawings.
<First Embodiment>
FIG. 1 is an equivalent circuit and a schematic cross-sectional view showing a first embodiment of an electrostatic protection circuit according to the present invention, and FIG. 2 is a characteristic showing voltage-current characteristics of the electrostatic protection circuit according to this embodiment. FIG.
As shown in FIGS. 1A and 1B, the electrostatic protection circuit (electrostatic protection element) according to this embodiment is roughly composed of a
ここで、本発明に適用されるダブルゲート型トランジスタTr10は、具体的には、図1(b)に示すように、アモルファスシリコン等の半導体層(チャネル領域)11と、半導体層11の両端に、各々n+シリコンからなる不純物層(オーミックコンタクト層)17、18を介して形成されたソース電極12及びドレイン電極13と、半導体層11の上方(図面上方)にブロック絶縁膜(ストッパ膜)14及び上部ゲート絶縁膜15を介して形成されたトップゲート電極(第1のゲート電極)TGxと、半導体層11の下方(図面下方)に下部ゲート絶縁膜16を介して形成されたボトムゲート電極(第2のゲート電極)BGxと、を有して構成されている。なお、上述したようなダブルゲート型トランジスタTr10は、例えば、ガラス基板等の絶縁性基板SUB上に形成されている。また、ダブルゲート型トランジスタTr10を含む絶縁性基板SUBの一面側全体には保護絶縁膜(パッシベーション膜)19が被覆形成されている。
Here, the double-gate transistor Tr10 applied to the present invention specifically includes a semiconductor layer (channel region) 11 such as amorphous silicon and both ends of the
そして、このような構成を有するダブルゲート型トランジスタTr10のトップゲート電極TGxが上部ゲート絶縁膜15に設けられたコンタクトホールH11を介して下層のソース電極12に接続され、ドレイン電極13が下部ゲート絶縁膜16に設けられたコンタクトホールH12を介して下層のボトムゲート電極BGxに接続されることにより、図1(a)に示した等価回路を有する静電保護回路が得られる。
The top gate electrode TGx of the double-gate transistor Tr10 having such a configuration is connected to the
すなわち、本実施形態に係る静電保護回路(静電保護素子)においては、半導体層11の両端に設けられたソース電極12及びドレイン電極13並びにトップゲート電極TGxにより構成され、ダイオード接続(ソース電極12及びトップゲート電極TGxが接続)されたnチャネル型の電界効果型トランジスタ(第1の電界効果型トランジスタ)と、ソース電極12及びドレイン電極13並びにボトムゲート電極BGxにより構成され、ダイオード接続(ドレイン電極13及びボトムゲート電極BGxが接続)されたnチャネル型の電界効果型トランジスタ(第2の電界効果型トランジスタ)とが、接点N11、N12(第1及び第2の接点)間に、ソース電極12及びドレイン電極13を各々共通として、互いに逆向きに並列的に接続された2端子素子としての素子構造を有している。ここで、第1及び第2の電界効果型トランジスタは、各々所定のダイオード特性を有するので、静電保護回路(ダブルゲート型トランジスタTr10)はバリスタ特性を有する2端子素子として機能する。
That is, the electrostatic protection circuit (electrostatic protection element) according to the present embodiment is configured by the
具体的には、上述した静電保護回路は、上記ダブルゲート型の薄膜トランジスタTr10(第1及び第2の電界効果型トランジスタ)を構成するトップゲート電極TGx及びボトムゲート電極BGxに印加されるゲート電圧(すなわち、接点N11、N12に印加される電圧)に基づいて、ON/OFF状態が制御される。例えば、上述したダブルゲート型トランジスタTr10のソース電極12(すなわち、一方の接点N11)に0V(接地電位)を印加し、ドレイン電極13(すなわち、他方の接点N12)に正電圧を印加した場合、ボトムゲート電極BGxがドレイン電極13に接続されているので、ドレイン電極13と同等のボトムゲート電圧が印加されることになる。したがって、上記ドレイン電極13への印加電圧(ボトムゲート電圧)が第2の電界効果型トランジスタのしきい値電圧以下の場合には、第2の電界効果型トランジスタはOFF状態となり、一方、上記印加電圧(ボトムゲート電圧)がしきい値電圧以上の場合には、第2の電界効果型トランジスタはON動作する。
Specifically, the electrostatic protection circuit described above has a gate voltage applied to the top gate electrode TGx and the bottom gate electrode BGx constituting the double gate type thin film transistor Tr10 (first and second field effect transistors). The ON / OFF state is controlled based on (that is, the voltage applied to the contacts N11 and N12). For example, when 0 V (ground potential) is applied to the source electrode 12 (that is, one contact N11) of the double gate transistor Tr10 described above, and a positive voltage is applied to the drain electrode 13 (that is, the other contact N12), Since the bottom gate electrode BGx is connected to the
これに対して、ドレイン電極13(すなわち、他方の接点N12)に0V(接地電位)を印加し、ソース電極12(すなわち、一方の接点N11)に正電圧を印加した場合、トップゲート電極TGxがソース電極12に接続されているので、ソース電極12と同等のトップゲート電圧が印加されることになる。したがって、上記ソース電極12への印加電圧(トップゲート電圧)が第1の電界効果型トランジスタのしきい値電圧の、例えば、3〜5倍程度の電圧(以下、便宜的に「切り替わり電圧」と記す)に至るまで、第1の電界効果型トランジスタはOFF状態となり、該印加電圧(トップゲート電圧)が上記切り替わり電圧以上の場合には、第1の電界効果型トランジスタはON動作する。
On the other hand, when 0 V (ground potential) is applied to the drain electrode 13 (ie, the other contact N12) and a positive voltage is applied to the source electrode 12 (ie, the one contact N11), the top gate electrode TGx is Since it is connected to the
ここで、第1及び第2の電界効果型トランジスタにおけるON/OFF動作のしきい値電圧及び切り替わり電圧が異なるのは、ダブルゲート型トランジスタにおいては、素子構造上、トップゲート電圧よりもボトムゲート電圧の方が薄膜トランジスタ(電界効果型トランジスタ)のON/OFF動作に実質的に関与する力(支配力)が大きいため、ボトムゲート電圧を0Vに設定した場合(ドレイン電極13に0Vを印加した場合)、電界効果型トランジスタをOFF状態に保持しようとするので、トップゲート電圧を本来のしきい値電圧の数倍程度に設定しないと電界効果型トランジスタをON動作させることができないことによる。 Here, the threshold voltage and the switching voltage for the ON / OFF operation in the first and second field effect transistors are different in the double gate transistor because of the element structure, the bottom gate voltage is higher than the top gate voltage. Since the force (dominant power) that is substantially involved in the ON / OFF operation of the thin film transistor (field effect transistor) is larger, the bottom gate voltage is set to 0V (when 0V is applied to the drain electrode 13). Since the field effect transistor is to be held in the OFF state, the field effect transistor cannot be turned on unless the top gate voltage is set to about several times the original threshold voltage.
そのため、本実施形態に係る静電保護回路(ダブルゲート型トランジスタTr10)においては、図2に示すように、正電圧領域では電界効果型トランジスタの本来のしきい値電圧である、概ね+5〜8Vを境界にして、0V〜該しきい値電圧の電圧範囲において電流が流れないOFF状態(OFF電圧領域)となり、該しきい値電圧以上の電圧範囲でON状態となってオン電流が流れる電圧−電流特性を示す。ここで、ダブルゲート型の薄膜トランジスタの導通抵抗を小さく(〜1MΩ)設定することにより、上記ON状態(ON電圧領域)におけるオン電流を急激に増大させることができる。 Therefore, in the electrostatic protection circuit (double gate type transistor Tr10) according to the present embodiment, as shown in FIG. 2, in the positive voltage region, the original threshold voltage of the field effect transistor is approximately +5 to 8V. Is the OFF state (OFF voltage region) in which no current flows in the voltage range of 0 V to the threshold voltage, and the ON state in the voltage range equal to or higher than the threshold voltage. Current characteristics are shown. Here, by setting the conduction resistance of the double-gate thin film transistor to be small (˜1 MΩ), the on-current in the ON state (ON voltage region) can be rapidly increased.
また、図2に示すように、負電圧領域では電界効果型トランジスタの本来のしきい値電圧の数倍(例えば、3倍)の電圧となる、概ね−15〜25Vを境界にして、0V〜該切り替わり電圧の電圧範囲において電流が流れないOFF状態(OFF電圧領域)となり、該切り替わり電圧以下の電圧範囲でON状態となってオン電流が流れる電圧−電流特性を示す。この場合においても、ダブルゲート型の薄膜トランジスタのON抵抗が小さく(〜1MΩ)設定されていることにより、上記ON状態(ON電圧領域)におけるオン電流を急激に減少(すなわち、オン電流の絶対値を増大)させることができる。 In addition, as shown in FIG. 2, in the negative voltage region, the voltage is several times (for example, three times) the original threshold voltage of the field-effect transistor. In the voltage range of the switching voltage, an OFF state (OFF voltage region) in which no current flows, and an ON state is generated in the voltage range equal to or lower than the switching voltage, indicating a voltage-current characteristic in which an ON current flows. Even in this case, since the ON resistance of the double gate type thin film transistor is set to be small (˜1 MΩ), the ON current in the ON state (ON voltage region) is drastically decreased (that is, the absolute value of the ON current is reduced). Increase).
したがって、本実施形態に係る静電保護回路においては、図2に示すように、正電圧領域と負電圧領域とでON/OFF動作のしきい値電圧及び切り替わり電圧が異なる非対称の電圧−電流特性が得られるものの、従来技術に示したような逆並列型の静電保護回路(図10(b)参照)と同様に、ON抵抗を低く抑制しつつ、従来技術に示したような逆直列型の静電保護回路(図10(a)参照)と同様に、比較的広いOFF電圧領域(20〜30V程度)を実現してリーク電流を低減することができる静電保護回路を得ることができる。 Therefore, in the electrostatic protection circuit according to the present embodiment, as shown in FIG. 2, the asymmetric voltage-current characteristics in which the threshold voltage and the switching voltage of the ON / OFF operation are different between the positive voltage region and the negative voltage region. However, as in the case of the antiparallel electrostatic protection circuit (see FIG. 10B) as shown in the prior art, the ON resistance is kept low and the antiseries type as shown in the prior art is used. Similarly to the electrostatic protection circuit (see FIG. 10A), it is possible to obtain an electrostatic protection circuit capable of realizing a relatively wide OFF voltage region (about 20 to 30 V) and reducing the leakage current. .
特に、本実施形態に示すように静電保護回路として、ダブルゲート型トランジスタを適用することにより、従来技術において示した、個別の薄膜トランジスタ(電界効果型トランジスタ)を2個接続してなる静電保護回路の有効な特性(すなわち、図11(a)、(b)に示したような広いOFF電圧領域及び低いON抵抗の両者)を実現することができるので、回路構成(素子構造)を大幅に簡素化して、微小な回路面積(素子面積)で静電保護効果に優れた静電保護回路を実現することができる。 In particular, as shown in this embodiment, by applying a double gate transistor as an electrostatic protection circuit, the electrostatic protection formed by connecting two individual thin film transistors (field effect transistors) as shown in the prior art. Effective circuit characteristics (that is, both a wide OFF voltage region and a low ON resistance as shown in FIGS. 11A and 11B) can be realized, so that the circuit configuration (element structure) is greatly increased. It is possible to simplify and realize an electrostatic protection circuit having a small circuit area (element area) and having an excellent electrostatic protection effect.
<第2の実施形態>
次に、本発明に係る静電保護回路の第2の実施形態について説明する。
図3は、本発明に係る静電保護回路の第2の実施形態を示す等価回路であり、図4は、本発明に係る静電保護回路の第2の実施形態を示す概略断面図である。また、図5は、本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。ここで、上述した第1の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
<Second Embodiment>
Next, a second embodiment of the electrostatic protection circuit according to the present invention will be described.
FIG. 3 is an equivalent circuit showing a second embodiment of the electrostatic protection circuit according to the present invention, and FIG. 4 is a schematic sectional view showing the second embodiment of the electrostatic protection circuit according to the present invention. . FIG. 5 is a characteristic diagram showing voltage-current characteristics of the electrostatic protection circuit according to the present embodiment. Here, about the structure equivalent to 1st Embodiment mentioned above, the same or equivalent code | symbol is attached | subjected and the description is simplified or abbreviate | omitted.
上述した第1の実施形態においては、単一のダブルゲート型トランジスタをそのまま静電保護回路として適用した場合を示したが、本実施形態においては、2個のダブルゲート型トランジスタを互いに逆向きに直列接続した、逆直列型の回路構成を有している。
すなわち、本実施形態に係る静電保護回路20は、図3に示すように、上述した第1の実施形態と同等の素子構成を有するダブルゲート型トランジスタTr20a、Tr20bを備え、ダブルゲート型トランジスタTr20aのソース端子S及びトップゲート端子TGが一方の接点N21に共通に接続され、ダブルゲート型トランジスタTr20bのソース端子S及びトップゲート端子TGが他方の接点N22に共通に接続されるとともに、ダブルゲート型トランジスタTr20a及びTr20bの各ドレイン端子D及びボトムゲート端子BGが相互に接続された回路構成を有している。
In the first embodiment described above, the case where a single double gate type transistor is applied as it is as an electrostatic protection circuit is shown. However, in this embodiment, two double gate type transistors are placed in opposite directions. It has an anti-series circuit configuration connected in series.
That is, as shown in FIG. 3, the electrostatic protection circuit 20 according to the present embodiment includes double gate transistors Tr20a and Tr20b having the same element configuration as that of the first embodiment described above, and the double gate transistor Tr20a. Source terminal S and top gate terminal TG are commonly connected to one contact N21, and the source terminal S and top gate terminal TG of the double gate transistor Tr20b are commonly connected to the other contact N22, and the double gate type Each drain terminal D and bottom gate terminal BG of the transistors Tr20a and Tr20b are connected to each other.
ここで、本実施形態に適用されるダブルゲート型トランジスタTr20a、Tr20bは、図4に示すように、概略、単一の絶縁性基板SUB上に、上述した第1の実施形態と同等の素子構造(図1(b)参照)を有する2個のダブルゲート型トランジスタTr20a、Tr20bの各電極層及び絶縁層を、同一製造プロセスにおいて同時に製造することにより実現される。 Here, as shown in FIG. 4, the double-gate transistors Tr20a and Tr20b applied to the present embodiment are roughly formed on a single insulating substrate SUB and have an element structure equivalent to that of the first embodiment described above. This is realized by simultaneously manufacturing each electrode layer and insulating layer of two double-gate transistors Tr20a and Tr20b having the same structure (see FIG. 1B) in the same manufacturing process.
具体的には、ガラス基板等の絶縁性基板SUBの一面側に、所定の平面形状を有し、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるボトムゲート電極BGa、BGbを同時に形成した後、絶縁性基板SUBの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなるボトムゲート絶縁膜16を形成する。
次いで、ボトムゲート絶縁膜16の上面であって、ボトムゲート電極BGa、BGbの上方となる領域に、所定の平面形状を有するアモルファスシリコン等の半導体層(チャネル領域)11a及び11bを同時に形成した後、該半導体層11a、11b上にブロック絶縁膜(ストッパ膜)14a、14bを同時に形成する。
Specifically, a bottom gate electrode BGa made of a conductive material having a predetermined planar shape on one surface side of an insulating substrate SUB such as a glass substrate and selected from chromium, chromium alloy, aluminum, aluminum alloy, and the like. After BGb is formed at the same time, a bottom
Next, after simultaneously forming semiconductor layers (channel regions) 11a and 11b made of amorphous silicon or the like having a predetermined planar shape on the upper surface of the bottom
次いで、各半導体層11a、11bの両端部に接触するようにn+シリコンからなる不純物層(オーミックコンタクト層)17a及び18a、17b及び18bを同時に形成した後、該不純物層17a及び18a、17b及び18bを介して、各半導体層11a、11bに電気的に接続するように、所定の平面形状(配線形状)を有する、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるソース電極12a及びドレイン電極13a、ソース電極12b及びドレイン電極13bを同時に形成する。ここで、ドレイン電極13a及び13bは、相互に接続するように一体的に形成されるとともに、ボトムゲート絶縁膜16の所定の領域に開口されたコンタクトホールHBa、HBbを介して、各々ボトムゲート電極BGa、BGbの上面に接続するように形成されている。
Next, impurity layers (ohmic contact layers) 17a and 18a, 17b and 18b made of n + silicon are simultaneously formed so as to be in contact with both ends of the respective semiconductor layers 11a and 11b, and then the impurity layers 17a and 18a, 17b and It is made of a conductive material selected from chromium, chromium alloy, aluminum, aluminum alloy or the like having a predetermined planar shape (wiring shape) so as to be electrically connected to each semiconductor layer 11a, 11b via 18b. The source electrode 12a, the drain electrode 13a, the source electrode 12b, and the drain electrode 13b are formed simultaneously. Here, the drain electrodes 13a and 13b are integrally formed so as to be connected to each other, and are respectively connected to the bottom gate electrode through the contact holes HBa and HBb opened in a predetermined region of the bottom
次いで、絶縁性基板SUBの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなるトップゲート絶縁膜15を形成した後、該トップゲート絶縁膜15の上面であって、上記各半導体層11a、11bの上方となる領域に、所定の平面形状を有し、酸化スズ膜やITO膜(インジウム−スズ酸化膜)等の透明電極層からなるトップゲート電極TGa及びTGbを同時に形成する。ここで、トップゲート電極TGa及びTGbは、トップゲート絶縁膜15の所定の領域に開口されたコンタクトホールHTa、HTbを介して、各々ソース電極12a、12bの上面に接続するように形成されている。
そして、絶縁性基板SUBの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなる保護絶縁膜19を形成することにより、図3に示した等価回路を有する静電保護回路が得られる。
Next, a top gate insulating film 15 made of, for example, silicon nitride or silicon oxide is formed on the entire surface of one surface of the insulating substrate SUB, and then the top surface of the top gate insulating film 15 includes the semiconductor layers 11a, Top gate electrodes TGa and TGb having a predetermined planar shape and made of a transparent electrode layer such as a tin oxide film or an ITO film (indium-tin oxide film) are simultaneously formed in a region above 11b. Here, the top gate electrodes TGa and TGb are formed so as to be connected to the upper surfaces of the source electrodes 12a and 12b through contact holes HTa and HTb opened in predetermined regions of the top gate insulating film 15, respectively. .
Then, by forming the protective insulating
このような構成を有する静電保護回路においては、上記ダブルゲート型トランジスタTr20a又はTr20bを構成するトップゲート電極TGa又はTGbに印加されるゲート電圧(すなわち、接点N21、N22に印加される電圧)に基づいて、ON/OFF状態が制御される。すなわち、いずれか一方の接点(例えば、接点N21)に0V(接地電位)を印加し、他方の接点(例えば、接点N22)に正電圧を印加した場合、例えば、ダブルゲート型トランジスタTr20aのソース電極12a及びトップゲート電極TGaに0Vが印加され、ダブルゲート型トランジスタTr20bのソース電極12b及びトップゲート電極TGbに正電圧が印加されるので、接点N22に印加される電圧(ダブルゲート型トランジスタTr20bのトップゲート電圧)が、上述した第1の実施形態に示した場合と同様に、ボトムゲート側の電界効果型トランジスタ(すなわち、上述した第2の電界効果型トランジスタ)の本来のしきい値電圧の、例えば、3〜5倍程度の切り替わり電圧に至るまで、ダブルゲート型トランジスタTr20b(トップゲート側の電界効果型トランジスタ)はOFF状態となって、接点N21、N22間にはほとんど電流が流れず、接点N22の印加電圧が上記切り替わり電圧以上の場合には、ダブルゲート型トランジスタTr20bはON動作して、接点N21、N22間に所定のオン電流が流れる。
ここで、本実施形態に係る静電保護回路においては、図3、図4に示したように、全く同一の素子構造を有するダブルゲート型トランジスタTr20a及びTr20bを、互いに逆向きに直列に接続(逆直列接続)した構成を有しているので、上述したON/OFF動作が接点N21、N22間のいずれの方向においても同様に実行制御される。
In the electrostatic protection circuit having such a configuration, the gate voltage applied to the top gate electrode TGa or TGb constituting the double gate transistor Tr20a or Tr20b (that is, the voltage applied to the contacts N21 and N22) is set. Based on this, the ON / OFF state is controlled. That is, when 0 V (ground potential) is applied to one of the contacts (for example, contact N21) and a positive voltage is applied to the other contact (for example, contact N22), for example, the source electrode of the double gate transistor Tr20a 12V and the top gate electrode TGa are applied with 0V, and a positive voltage is applied to the source electrode 12b and the top gate electrode TGb of the double gate type transistor Tr20b. Therefore, the voltage applied to the contact N22 (the top of the double gate type transistor Tr20b). As in the case of the first embodiment described above, the gate voltage) is the original threshold voltage of the bottom gate side field effect transistor (that is, the second field effect transistor described above). For example, a double gate transistor T is used until a switching voltage of about 3 to 5 times is reached. 20b (the field effect transistor on the top gate side) is in an OFF state, and almost no current flows between the contacts N21 and N22, and when the applied voltage at the contact N22 is equal to or higher than the switching voltage, a double gate transistor The
Here, in the electrostatic protection circuit according to the present embodiment, as shown in FIGS. 3 and 4, double-gate transistors Tr20a and Tr20b having exactly the same element structure are connected in series in opposite directions ( Since the above-described configuration is reversed, the above-described ON / OFF operation is similarly controlled in any direction between the contacts N21 and N22.
これにより、本実施形態に係る静電保護回路においては、図5に示すように、0Vを中心として正電圧領域及び負電圧領域に対称に、例えば、±15〜25V程度の比較的広い電圧範囲において電流が流れないOFF状態(OFF電圧領域)を示し、切り替わり電圧以上の電圧範囲ではON状態(ON電圧領域)となってオン電流が急激に流れる電圧−電流特性を得ることができる。 As a result, in the electrostatic protection circuit according to the present embodiment, as shown in FIG. 5, a relatively wide voltage range of about ± 15 to 25 V, for example, is symmetrical about the positive voltage region and the negative voltage region around 0V. In FIG. 4, an OFF state (OFF voltage region) in which no current flows is shown, and in a voltage range equal to or higher than the switching voltage, an ON state (ON voltage region) is obtained, and voltage-current characteristics in which an on-current flows rapidly can be obtained.
ここで、本実施形態に係る静電保護回路においては、ダブルゲート型トランジスタTr20a及びTr20bを直列に接続した回路構成を有していることにより、ON電圧領域におけるオン抵抗が、第1の実施形態に示したような単一のダブルゲート型トランジスタを用いた回路構成に比較して2倍に増加することになるものの、従来技術に示したような静電保護回路(図10(a)、図12参照)に比較すれば、十分に低い抵抗値(〜1MΩ)に設定することができる。 Here, the electrostatic protection circuit according to the present embodiment has a circuit configuration in which double-gate transistors Tr20a and Tr20b are connected in series, so that the on-resistance in the ON voltage region is the first embodiment. As compared with the circuit configuration using a single double gate type transistor as shown in FIG. 1, the electrostatic protection circuit as shown in the prior art (FIG. 10A, FIG. 12), a sufficiently low resistance value (˜1 MΩ) can be set.
したがって、本実施形態に係る静電保護回路においては、正電圧領域及び負電圧領域で対称となり、比較的広い電圧範囲を有するOFF電圧領域が得られるので、電子回路の動作電圧領域を広く設定することができ、回路設計上の自由度を向上させることができるとともに、該動作電圧領域におけるリーク電流を抑制して電子回路を良好に動作させることができる。また、ON電圧領域におけるON抵抗を低く抑制することができるので、静電保護効果に優れた静電保護回路を実現することができる。 Therefore, in the electrostatic protection circuit according to the present embodiment, an OFF voltage region having a relatively wide voltage range is obtained in a symmetric manner in the positive voltage region and the negative voltage region, so that the operating voltage region of the electronic circuit is set wide. Thus, the degree of freedom in circuit design can be improved, and the leakage current in the operating voltage region can be suppressed, and the electronic circuit can be operated favorably. In addition, since the ON resistance in the ON voltage region can be suppressed to a low level, an electrostatic protection circuit having an excellent electrostatic protection effect can be realized.
次に、上述したような静電保護回路を適用可能な電子回路について、図面を参照して簡単に説明する。
本実施形態に係る静電保護回路は、上述したように、ダブルゲート型トランジスタを用いた回路構成(素子構造)を有しているので、内部機能素子としてダブルゲート型トランジスタを備えた電子回路、例えば、ダブルゲート型トランジスタからなるフォトセンサを備えた画像読取装置(フォトセンサシステム)等に良好に適用することができる。
Next, an electronic circuit to which the electrostatic protection circuit as described above can be applied will be briefly described with reference to the drawings.
Since the electrostatic protection circuit according to the present embodiment has a circuit configuration (element structure) using a double gate type transistor as described above, an electronic circuit including a double gate type transistor as an internal functional element, For example, the present invention can be satisfactorily applied to an image reading apparatus (photosensor system) provided with a photosensor including a double gate transistor.
<画像読取装置>
図6は、本発明に係る静電保護回路が適用可能な画像読取装置の一例を示す概略構成図である。図7は、本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
本発明に係る静電保護回路が適用可能な画像読取装置(フォトセンサシステム)は、図6に示すように、大別して、多数のフォトセンサPSを、例えば、n行×m列(n、mは任意の自然数)のマトリクス状に配列したフォトセンサアレイ300と、各フォトセンサPSのトップゲート端子TGを行方向に接続して伸延するトップゲートライン301と、各フォトセンサPSのボトムゲート端子BGを行方向に接続して伸延するボトムゲートライン302と、各フォトセンサPSのドレイン端子Dを列方向に接続して伸延するドレインライン(データライン)303と、ソース端子Sを所定の低電位電圧(例えば、接地電位)Vssに共通に接続するソースライン(コモンライン)304と、各トップゲートライン301に接続されたトップゲートドライバ310と、各ボトムゲートライン302に接続されたボトムゲートドライバ320と、各ドレインライン303に接続され、コラムスイッチ331、プリチャージスイッチ332、出力アンプ333等を備えてなるドレインドライバ330と、を有して構成されている。
<Image reading device>
FIG. 6 is a schematic configuration diagram showing an example of an image reading apparatus to which the electrostatic protection circuit according to the present invention can be applied. FIG. 7 is a schematic cross-sectional view showing the element structure of a photosensor applicable to the image reading apparatus according to this configuration example.
As shown in FIG. 6, the image reading apparatus (photosensor system) to which the electrostatic protection circuit according to the present invention is applicable can be roughly divided into a large number of photosensors PS, for example, n rows × m columns (n, m Is an arbitrary natural number) of
なお、図6において、φtgは、リセット電圧(リセットパルス)及びキャリヤ蓄積電圧のいずれかとして選択的に出力される信号φT1、φT2、…φTi、…φTnを生成するための制御信号であり、φbgは、読み出し電圧及び非読み出し電圧のいずれかとして選択的に出力される信号φB1、φB2、…φBi、…φBnを生成するための制御信号、φpgは、プリチャージ電圧Vpgを印加するタイミングを制御するプリチャージ信号である。 In FIG. 6, φtg is a control signal for generating signals φT1, φT2,... ΦTi,... ΦTn selectively output as either a reset voltage (reset pulse) or a carrier storage voltage, and φbg Is a control signal for generating signals φB1, φB2,... ΦBi,... ΦBn that are selectively output as either a read voltage or a non-read voltage, and φpg controls the timing of applying the precharge voltage Vpg. This is a precharge signal.
ここで、本構成例に適用可能なフォトセンサPSは、上述した静電保護回路と同様に、ダブルゲート型の薄膜トランジスタ構造を有して構成されている。すなわち、図7に示すように、フォトセンサPSは、概略、励起光(ここでは、可視光)の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層(チャネル領域)31と、半導体層31の両端に、各々n+シリコンからなる不純物層(オーミックコンタクト層)37、38を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極32(ソース端子S)及びドレイン電極33(ドレイン端子D)と、半導体層31の上方(図面上方)にブロック絶縁膜(ストッパ膜)34及び上部ゲート絶縁膜35を介して形成され、酸化スズ膜やITO膜(インジウム−スズ酸化膜)等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極TGy(第1のゲート電極;トップゲート端子TG)と、半導体層31の下方(図面下方)に下部ゲート絶縁膜36を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極BGy(第2のゲート電極;ボトムゲート端子BG)と、を有して構成されている。そして、このような構成を有するダブルゲート型のフォトセンサPSは、図7に示すように、ガラス基板等の絶縁性基板SUB上に形成されている。また、該フォトセンサPSを含む絶縁性基板SUBの一面側全体には保護絶縁膜(パッシベーション膜)39が被覆形成されている。
Here, the photosensor PS applicable to this configuration example is configured to have a double-gate thin film transistor structure, similarly to the above-described electrostatic protection circuit. That is, as shown in FIG. 7, the photosensor PS generally includes a semiconductor layer (channel region) 31 such as amorphous silicon in which electron-hole pairs are generated by the incidence of excitation light (here, visible light), and Visible at both ends of the
なお、図7において、トップゲート絶縁膜35、ブロック絶縁膜34、ボトムゲート絶縁膜36を構成する絶縁膜、及び、トップゲート電極TGy上に設けられる保護絶縁膜39は、いずれも半導体層31を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図面下方に設けられた光源(図示を省略)からの照射光を図面上方に透過させるとともに、保護絶縁膜20の上面に設けられた検知面(被写体検知面)DTCに載置された被写体に反射して、図面上方からフォトセンサPS(詳しくは、半導体層31)に入射する光のみを検知する構造を有している。
上述した画像読取装置は、このようなフォトセンサPSを透明な絶縁性基板SUB上に2次元配列することにより上記フォトセンサアレイ300を構成している。
In FIG. 7, the top gate insulating film 35, the
The image reading apparatus described above constitutes the
ここで、本構成例に係るフォトセンサPSと、上述した各実施形態に示した静電保護回路(ダブルゲート型トランジスタ)とは、各々同一の製造プロセスにより一括して形成される導電層や絶縁層を適用することができる。すなわち、フォトセンサPSとダブルゲート型トランジスタTr10又はTr20a、Tr20bとは、同一のガラス基板等の絶縁性基板SUBを用いて、各々同一の導電性材料(酸化スズ膜やITO膜等の透明電極層)からなるトップゲート電極TGyとTGx、TGa、TGbを適用することができ、また、各々同一の導電性材料(クロム、クロム合金、アルミ、アルミ合金等)からなるボトムゲート電極BGyとBGx、BGa、BGb、ソース電極S、ドレイン電極Dを適用することができ、さらに、各々同一の絶縁性材料(例えば、窒化シリコンや酸化シリコン等の透過性を有する絶縁性材料)からなるトップゲート絶縁膜35と15、ブロック絶縁膜34と14、ボトムゲート絶縁膜36と16、保護絶縁膜39と19を適用することができる。
Here, the photosensor PS according to this configuration example and the electrostatic protection circuit (double gate type transistor) described in each of the above-described embodiments are each formed of a conductive layer or an insulating layer formed by the same manufacturing process. Layers can be applied. That is, the photosensor PS and the double gate type transistors Tr10 or Tr20a, Tr20b are made of the same conductive material (transparent electrode layer such as tin oxide film or ITO film) using the same insulating substrate SUB such as glass substrate. TGy, TGx, TGa, and TGb made of), and bottom gate electrodes BGy, BGx, and BGa made of the same conductive material (chrome, chrome alloy, aluminum, aluminum alloy, etc.). , BGb, source electrode S, drain electrode D, and top gate insulating film 35 made of the same insulating material (for example, a transparent insulating material such as silicon nitride or silicon oxide). 15, block insulating
次いで、上述した画像読取装置の駆動制御方法について、図面を参照して簡単に説明する。
図8は、上述した画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。図9は、上述した画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここでは、フォトセンサシステムの駆動制御方法として、被写体として指紋を読み取る場合について説明する。なお、図9においては、図示の都合上、フォトセンサシステムの断面部分を表すハッチングの一部を省略する。
Next, a drive control method for the above-described image reading apparatus will be briefly described with reference to the drawings.
FIG. 8 is a timing chart showing a basic drive control method in the image reading apparatus described above. FIG. 9 is a cross-sectional view of a main part when the above-described image reading apparatus is applied to a fingerprint reading apparatus. Here, a case where a fingerprint is read as a subject will be described as a drive control method of the photosensor system. In FIG. 9, for convenience of illustration, a part of hatching that represents a cross-sectional portion of the photosensor system is omitted.
上述した画像読取装置の駆動制御方法は、図8に示すように、所定の処理動作期間(処理サイクル)に、リセット期間Trst、電荷蓄積間Ta、プリチャージ期間Tprch、読み出し期間Treadを設定することにより実現される。
図8に示すように、まず、リセット期間Trstにおいては、トップゲートドライバ310によりトップゲートライン301を介して、i行目(iは任意の自然数;i=1、2、・・・n)のフォトセンサPSのトップゲート端子TGにリセットパルス(例えば、Vtg=+15Vのハイレベル)φTiを印加して、半導体層31に蓄積されているキャリヤ(ここでは、正孔)を放出するリセット動作(初期化動作)を実行する。
In the above-described drive control method of the image reading apparatus, as shown in FIG. 8, a reset period Trst, a charge accumulation period Ta, a precharge period Tprch, and a readout period Tread are set in a predetermined processing operation period (processing cycle). It is realized by.
As shown in FIG. 8, first, in the reset period Trst, the i-th row (i is an arbitrary natural number; i = 1, 2,... N) is passed through the
次いで、電荷蓄積期間Taにおいては、トップゲートドライバ310によりトップゲート端子TGにローレベル(例えば、Vtg=−15V)のバイアス電圧φTiを印加することにより、上記リセット動作を終了し、電荷蓄積動作(キャリヤ蓄積動作)をスタートする。
ここで、電荷蓄積期間Taにおいては、図9に示すように、図7に示したフォトセンサPSが形成された透明な絶縁性基板SUBの下方に設けられたバックライト(光源)BLから、検知面DTCに載置された被写体(例えば、指)FGに対して照射光Laが照射され、その反射光Lbが透明電極層からなるトップゲート電極TGyを通過して半導体層31に入射する。これにより、電荷蓄積期間Ta中に半導体層31に入射した光量に応じて、半導体層31の入射有効領域(キャリヤ発生領域)で電子−正孔対が生成され、半導体層31とブロック絶縁膜34との界面近傍(チャネル領域周辺)に正孔が蓄積される。
Next, in the charge accumulation period Ta, the top gate driver 310 applies a low level (for example, Vtg = −15 V) bias voltage φTi to the top gate terminal TG, thereby ending the reset operation, and charge accumulation operation ( Carrier accumulation operation) is started.
Here, in the charge accumulation period Ta, as shown in FIG. 9, detection is performed from the backlight (light source) BL provided below the transparent insulating substrate SUB on which the photosensor PS shown in FIG. 7 is formed. Irradiation light La is irradiated onto a subject (for example, a finger) FG placed on the surface DTC, and the reflected light Lb passes through the top gate electrode TGy made of a transparent electrode layer and enters the
そして、プリチャージ期間Tprchにおいては、上記電荷蓄積期間Taに並行して、ドレインドライバ330によりプリチャージ信号φpgに基づいてドレインライン303を介して、ドレイン端子Dにプリチャージパルス(プリチャージ電圧)Vpgを印加し、ドレイン電極12に電荷を保持させるプリチャージ動作を実行する。
次いで、読み出し期間Treadにおいては、上記プリチャージ期間Tprchを経過した後、ボトムゲートドライバ320によりボトムゲートライン302を介して、ボトムゲート端子BGにハイレベル(例えば、Vbg=+10V)の読み出しパルスφBiを印加することにより、電荷蓄積期間Taにチャネル領域に蓄積されたキャリヤ(正孔)に応じたドレイン電圧VDがドレインドライバ330(コラムスイッチ331)により読み出す読み出し動作が実行される。
In the precharge period Tprch, in parallel with the charge accumulation period Ta, the drain driver 330 applies a precharge pulse (precharge voltage) Vpg to the drain terminal D via the drain line 303 based on the precharge signal φpg. Is applied, and a precharge operation for holding the charge in the
Next, in the read period Tread, after the precharge period Tprch has elapsed, the
ここで、ドレイン電圧VDの変化傾向は、電荷蓄積期間Taに蓄積されたキャリヤが多い場合(明状態)には、ドレイン電圧VDが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合(暗状態)には緩やかに低下する傾向を示すので、例えば、読み出し期間Treadの開始から所定の時間経過後のドレイン電圧VD(=Vrd)を検出することにより、フォトセンサPSに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ(明暗情報)を検出することができる。 Here, the change tendency of the drain voltage VD shows a tendency that the drain voltage VD sharply decreases when there are many carriers accumulated in the charge accumulation period Ta (bright state), while there are few accumulated carriers. In this case (dark state), the light tends to decrease gradually. For example, the light incident on the photosensor PS is detected by detecting the drain voltage VD (= Vrd) after the elapse of a predetermined time from the start of the read period Tread. , That is, brightness data (brightness information) corresponding to the brightness pattern of the subject can be detected.
そして、このような特定の行(i行目)に対する一連の明度データ検出動作を1サイクルとして、上述したフォトセンサアレイ300の各行(i、i+1、・・・)に対して、同等の処理手順を繰り返すことにより、フォトセンサPSを用いたフォトセンサシステムを、被写体の2次元画像(例えば、指紋パターン)を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
Then, a series of brightness data detection operations for such a specific row (i-th row) is regarded as one cycle, and each row (i, i + 1,...) Of the
したがって、本構成例に係る画像読取装置(フォトセンサシステム)において、例えば、フォトセンサアレイ300に配設されたトップゲートライン301、ボトムゲートライン302、ドレインライン303及びソースライン304のいずれか、または、全てのラインに、上述した各実施形態に示したダブルゲート型トランジスタからなる静電保護回路を設けることにより、静電気耐圧特性に優れ、かつ、動作特性が良好な画像読取装置を実現することができる。
Therefore, in the image reading apparatus (photosensor system) according to this configuration example, for example, any of the
特に、本構成例に係る画像読取装置においては、絶縁性基板上にフォトセンサアレイ300を構成するフォトセンサPSを形成する場合と同一の製造プロセスを用いて、上述した各実施形態に示した静電保護回路を構成するダブルゲート型トランジスタを、上記フォトセンサとともに一括して同時に形成することができるので、製造プロセスをほとんど増加させることなく、かつ、比較的微小な回路面積で静電保護回路を形成することができる。これにより、静電気耐圧特性の優れた画像読取装置を、装置規模を大型化することなく、また、安価な製造コストで実現することができる。
In particular, in the image reading apparatus according to this configuration example, the static manufacturing method described in each of the above-described embodiments is performed by using the same manufacturing process as that for forming the photosensor PS constituting the
なお、上述した適用例においては、本発明に係る静電保護回路を、ダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、従来技術に示した、薄膜トランジスタ(電界効果型のトランジスタ)を画素トランジスタに備えた液晶表示装置等にも良好に適用することができる。要するに、静電保護回路が接続される電子回路内部の機能素子と、少なくとも一部の素子構造(導電層や絶縁層等)が同一の製造プロセスにより同時に形成されるものであれば、大幅な製造プロセスの変更や増加を伴うことなく、比較的安価に高い静電保護効果を有する静電保護回路を備えた電子回路を実現することができる。 In the application example described above, the case where the electrostatic protection circuit according to the present invention is applied to an image reading apparatus including a photosensor array including a double gate type photosensor has been described. However, the present invention is not limited thereto. However, the present invention can be favorably applied to a liquid crystal display device or the like provided with a thin film transistor (field effect transistor) in a pixel transistor as shown in the prior art. In short, if a functional element inside an electronic circuit to which an electrostatic protection circuit is connected and at least a part of the element structure (conductive layer, insulating layer, etc.) are formed simultaneously by the same manufacturing process, significant manufacturing is required. An electronic circuit including an electrostatic protection circuit having a high electrostatic protection effect can be realized at a relatively low cost without any change or increase in process.
Tr10 ダブルゲート型トランジスタ
11 半導体層
12 ソース電極
13 ドレイン電極
TGx トップゲート電極
BGx ボトムゲート電極
H11、H12 コンタクトホール
Tr10 Double
Claims (8)
前記電子回路の信号入力接点に接続される第1の接点と前記低電位電源に接続される第2の接点との間に、
少なくとも1個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、からなり、前記第1のゲート電極が前記ソース電極に接続され、前記第2のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有していることを特徴とする静電保護回路。 In an electrostatic protection circuit that discharges an overcurrent due to static electricity to a predetermined low-potential power supply to protect the electronic circuit from electrostatic breakdown,
Between a first contact connected to the signal input contact of the electronic circuit and a second contact connected to the low potential power supply,
At least one source and drain electrodes formed across a channel region made of a semiconductor layer, and a first gate electrode and a second electrode formed above and below the channel region via insulating films, respectively. And a circuit configuration comprising a transistor having a double gate structure in which the first gate electrode is connected to the source electrode and the second gate electrode is connected to the drain electrode. An electrostatic protection circuit.
前記電子回路は、少なくとも、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の少なくとも上方又は下方のいずれか一方に絶縁膜を介して形成されたゲート電極を備えた電界効果型のトランジスタを備えた回路構成を有し、
前記静電保護回路は、前記電子回路の信号入力接点に接続される第1の接点と前記低電位電源に接続される第2の接点との間に、少なくとも1個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第1のゲート電極及び第2のゲート電極と、からなり、前記第1のゲート電極が前記ソース電極に接続され、前記第2のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有していることを特徴とする電子回路。 In an electronic circuit equipped with an electrostatic protection circuit that discharges an overcurrent caused by static electricity to a predetermined low-potential power supply and protects against electrostatic breakdown
The electronic circuit includes at least a source electrode and a drain electrode formed across a channel region made of a semiconductor layer, and a gate electrode formed via an insulating film at least above or below the channel region. A circuit configuration including a field-effect transistor provided;
The electrostatic protection circuit includes at least one channel formed of a semiconductor layer between a first contact connected to a signal input contact of the electronic circuit and a second contact connected to the low potential power source. A source electrode and a drain electrode formed on both sides of the region; and a first gate electrode and a second gate electrode formed above and below the channel region via an insulating film, respectively. An electronic circuit having a circuit configuration including a transistor having a double gate structure in which a gate electrode is connected to the source electrode and the second gate electrode is connected to the drain electrode.
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