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JP2005026650A - 電子デバイスパッケージ組立体 - Google Patents

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Abstract

【課題】大きな速度範囲で作動できる電子デバイスパッケージ組立体を提供する。
【解決手段】電子デバイスパッケージ組立体（１０）は、最小の寄生損失を伴ってＤＣから５０ＧＨｚまでの速度で作動できるように、ボールグリッド列及び特殊化された構成を含む。パッケージ組立体（１０）は薄いベースプレート（１４）を有する。パワーバイア（４８）、信号バイア（２６）及び接地バイア（４６）はベースプレート（１４）を通して形成され、パッケージ組立体（１０）内のトレース、回路素子及び（又は）デバイス（１２）に結合される。インピーダンス整合補償ネットワーク（２８）はデバイス（１２）と信号バイア（２６）との間にインピーダンス整合を提供する。ボールグリッド列はベースプレート（１４）を貫通して延びる適当なバイアに電気的に結合された複数のはんだボールを有する。
【選択図】 図１

Description

本発明は一般に電子デバイスボールグリッド列（ＢＧＡ）パッケージ組立体に関し、特に、最小の寄生損失を伴ってＤＣから５０ＧＨｚまでの速度で作動するように設計された、薄いラミネートベースプレートを有する電子デバイスＢＧＡパッケージ組立体に関する。
チップスケールパッケージは、電子チップデバイス及び関連する回路をパッケージ組立体内で環境的に保護し、形を整える既知の技術である。パッケージを通して電子デバイス及び関連する回路を種々の信号ライン、パワーライン及び接地ラインに電気的に結合するために、特殊化したリードフレーム及び回路接続が必要である。既存の電子パッケージ組立体は時には、高速を提供するために高価で大型の高周波数コネクタを必要とする高速入力／出力（Ｉ／Ｏ）ポートを含む。
ボールグリッド列（ＢＧＡ）はこれらの欠点を少なくとも幾分克服し、かつ高速電気接続を提供する１つの既知のＩ／Ｏ装置である。ＢＧＡはパッケージ組立体のベースプレートの裏側に装着されたはんだボールの列を使用する回路接続装置である。はんだボールは組立体のベースプレートを貫通する電気バイアによりパッケージ組立体内で電子デバイス及び関連する回路に電気的に結合される。ＢＧＡは寄生キャパシタンス及びインダクタンスを減少させるのに必要なコンパクトな寸法で短いコネクタ長さを与え、溜め（ヒートシンク）熱の目的でパッケージ組立体に対する良好な熱接触を与える。あるＢＧＡは、デバイスパッケージを密封シールする必要があるため、セラミックで構成される。しかし、セラミックの厚さが増大すると、パッケージ組立体の熱性能が低下してしまう。
既知のＢＧＡはある信号速度の下ではその性能が現実的に制限されてしまう。デバイスパッケージからの寄生キャパシタンス及びインダクタンスはこのような信号速度以上で既知のパッケージ組立体に対するデバイス性能にかなり影響を与える。事実、大半のＢＧＡはその構成のため６ＧＨｚ以下で作動できるだけである。米国特許第６，１９４，６６９号明細書は約２８ＧＨｚまで作動できるＢＧＡを開示している。
米国特許第６，１９４，６６９号明細書
低価格のランドグリッド列（ＬＧＡ）及びリード無しチップキャリヤ（ＬＣＣ）もまた高周波数で作動することを意図する周知の電子パッケージ構成方法である。しかし、ＬＧＡ及びＬＣＣは熱サイクル問題という欠点を有する。更に、ＬＣＣはパッケージと回路盤との間の材料の熱膨張係数（ＣＴＥ）の差に依存するある寸法よりも大きなものに対して使用できない。
別の形の電子パッケージ構成方法は低周波数（１０ＧＨｚ以下）応用に頻繁に利用されるリード付き平坦パックである。高周波数に対しては、環境的な極限に適応させるために使用される電気リードは、典型的には、適応させるのが困難な増大したインダクタンス及び信号放射を生じさせる。
本発明の教示に従えば、最小の寄生損失を伴ってＤＣから５０ＧＨＺまでの速度で作動できるようにＢＧＡ及び特殊化された構成を含む電子デバイスパッケージ組立体が開示される。パッケージ組立体はロジャーズ４００３(Rogers 4003) 、液晶ポリマー回路盤材料又は他の適当な薄い有機ラミネートの如き特殊化された材料で作った薄いベースプレートを有する。電子デバイスはベースプレートの頂表面に装着される。パワーバイア、信号バイア及び接地バイアはベースプレートを通して形成され、パッケージ組立体内のトレース、回路素子及び（又は）デバイスに結合される。カバーはベースプレートに形成されて、その中の素子をシールする。
ベースプレート上でパターン化された特殊に形状づけられたインピーダンス整合補償ネットワークは各信号バイアに結合される。リボンボンドは補償ネットワーク及びデバイスに結合されて、それに対するインピーダンス整合（インピーダンスマッチング）を提供する。補償ネットワークは寄生誘導性及び容量性損失を減少させるためにインダクタンススタブ及びキャパシタンススタブを有する。ボールはバイアへの高速電気接続を提供するためにベースプレートの裏面（底表面）に装着される。ＢＧＡ内のはんだボールは高周波数応用に適するある寸法及びピッチを有する。信号接続に使用されるはんだボールは同軸構造を形成するために列内の他のはんだボールから分離される。
ボールグリッド列を含む電子デバイスのための高速デバイスパッケージ組立体に係る本発明の実施の形態の以下の説明は本質的に単なる例示であり、本発明又はその応用又は使用を限定する意図のものではない。
図１は増幅器、フィルタ、ＲＡＭ等の如き高速電子デバイス１２を包むためのパッケージ組立体１０の斜視図である。組立体１０は図示のようにデバイス１２を装着したベースプレート１４を含む。ベースプレート１４は、例えば、ロジャーズ４００３の如き繊維と樹脂との混合物である特殊なラミネート材料、液晶ポリマー（ＬＣＰ）回路盤材料又は他の適当な薄い有機ラミネートで作られ、剛直な支持体を提供する。このような形式の材料を使用することにより、ベースプレート１４は極めて薄く作ることができ、後述するバイア及び相互接続部の長さを減少させる。さもなければ、高信号速度での寄生インダクタンス及びキャパシタンスに由来する重大な欠点を生じるであろう。本発明の１つの実施の形態によれば、ベースプレート１４は約０．００５インチ（約０．１２７ｍｍ）−０．００８インチ（約０．２０３ｍｍ）の厚さを有する。
カバー１６（図１に破断して示す）は、デバイス１２が密封的に又は他の方法でその中にシールされるように、適当なエポキシ等によりベースプレート１４に装着される。カバー１６はプラスチック、金属、セラミック等の如きここで述べる目的に適した任意の材料で作ることができる。ベースプレート１４及びカバー１６は、当業者なら十分理解できるように、熱溜め（ヒートシンク）の目的で所望の熱伝導特性を有するように設計される。
ベースプレート１４は、図示のように、その外周においてベースプレート１４の頂表面２４上に付着され、形成された接地金属化リング層２０を有する。別の実施の形態においては、リング層２０は省略することができる。ベースプレート１４はまた接地面２２を有する。１つの実施の形態においては、金属化層２０及び（又は）接地面２２はここで説明する適当な電気接続を提供するためにニッケル層及び金層をその上に付着した銅層の如き一連の層である。しかし、これは非限定的な例であって、金属化層２０又は接地面２２はパターン化できるここで説明する目的にとって適する任意の導電性材料とすることができる。デバイス１２は適当な接着剤又ははんだにより、リング２０内でベースプレート１４の頂表面２４上に形成された接地面２２上に装着される。デバイス１２はリボン又はワイヤボンドを使用して後述するパッケージトレース及び他の素子に相互接続される。
当業者なら認識できるように、組立体１０の頂表面２４は金属層で最初にメッキされ、リング層２０及び接地面２２を含むここで説明する種々の導電性トレース等はパターン化処理により形成される。代わりに、パターン化処理は削減処理とすることができる。
デバイス１２及びパッケージ組立体１０内に含まれる種々の他の回路に対する信号接続、パワー接続及び接地接続を提供するために必要な後述の種々の電気バイアを収容するための穴を、ベースプレート１４を通してドリル加工する。バイアは電気メッキ処理により作ることができ、この場合、バイアは銀エポキシ又は他の適当な材料の如き導電性材料で満たされ、バイアを外側の環境から完全にシールするためにメッキされる。
高速信号バイア２６はデバイス１２への高周波信号接続のためにベースプレート１４を通して形成される。本発明によれば、複数の補償ネットワーク２８がデバイス１２へ信号を結合するためにデバイス１２の近くでベースプレート１４の頂表面２４上でパターン化される。補償ネットワーク２８は信号損失を最小化するためにバイア２６とデバイス１２との間のインピーダンス整合を提供する。特に、補償ネットワーク２８は信号トレース３２及びワイヤ又はリボンボンド３６に結合される。他の実施の形態においては、他のリボンボンドをリボンボンド３６と組み合わせて使用することができる。大半の応用においては、信号トレース３２は外部の電気接続のインピーダンスと両立できるような５０オームのトレースである。信号トレース３２はバイア２６に結合され、リボンボンド３６はデバイス１２に結合される。補償ネットワーク２８はデバイス１２とバイア２６との間の容量性整合及び誘導性整合を提供するために容量性スタブ（キャパシタンススタブ）４０及び誘導性スタブ（インダクタンススタブ）４２を有する。換言すれば、容量性スタブ４０及び誘導性スタブ４２は信号トレース３２とワイヤ又はリボンボンド３６との間の所望のインピーダンス整合を提供してこれらの間の反射を最小化し、寄生損失を減少させるように、寸法決めされ、形状づけられる。
複数の接地バイア４６はベースプレート１４を通して形成され、デバイス１２の裏面金属を接地部に結合するために接地面２２に電気的に結合される。一対の随意の結合解除（ディカップリング）コンデンサ４４は接地層２２に装着され、パワートレース５４に電気的に結合されたワイヤ又はリボンボンド５０に電気的に結合される。パワートレース５４はパワーバイア４８に電気的に結合される。結合解除コンデンサ４４はまたワイヤ又はリボンボンド５２によりデバイス１２に電気的に結合される。それ故、デバイス１２に適用されたＤＣパワー信号におけるスパイクは結合解除コンデンサ４４により濾波される。
図２はパッケージ組立体１０の底部斜視図である。ＢＧＡ６０はここで説明する目的にとって適する任意の技術によりベースプレート１４の底表面６２に装着される。金属化接地面６４は底表面６２上でパターン化される。上述の種々のバイアはデバイス１２への電気接続を提供するためにＢＧＡ６０に関連する特定のはんだボール６８に電気的に結合される。ＢＧＡ６０内の種々のはんだボール６８は接地はんだボール７２、信号はんだボール７４及びパワーはんだボール７６を含む。はんだボール６８はまたデバイス１２の特定の応用に応じて外部コネクタに結合される。ＢＧＡ６０はベースプレート１４に取り付けられ、電気パッドがはんだボール６８と特定のバイアとの間に提供される。信号ボール７４及びパワーボール７６は接地面６４内のエッチングされたリング７０により接地面６４から電気的に隔離される。
はんだボール６８の配列は高速応用に適したあるピッチ即ちボール間隔を有する。１つの実施の形態においては、ピッチは０．０３インチ（約０．７６ｍｍ）である。しかし、これは単なる非限定的な例であって、他のはんだボール間隔を他の応用に適用できる。また、はんだボール６８は、ボール６８を一層小さくし、寄生損失を減少させるために、高周波数応用に適するある直径を有する。１つの実施の形態においては、はんだボール直径は約０．０１８インチ（約０．４５７ｍｍ）である。
高速信号はんだボール７４のまわりのはんだボールは除去される。特に、ボールピッチを満足させるために通常含まれるものである信号はんだボールのまわりのはんだボール６８の４個が除去された。これはデバイスの性能を増大させるように作用する信号はんだボール７４のための同軸接続を提供する。信号はんだボール７４のまわりのはんだボール６８を削減又は除去することにより、金属化接地面６４は信号はんだボール７４のまわりでの外側同軸を提供し、信号はんだボール７４のまわりのエッチングされたリング７０はそれらの間に誘電体を提供する。ボールグリッド列のためのこの形式の構成の説明は２００１年２月２７日に発行された本出願人に係る上記米国特許第６，１９４，６６９号明細書内に見られる。
以上の説明は本発明の単なる例示的な実施の形態を開示し、述べたものである。当業者なら、このような説明から並びに添付図面及び特許請求の範囲の記載から、特許請求の範囲で規定されるような本発明の要旨を逸脱することなく、種々の変更、修正及び変形が可能であることを容易に認識できよう。
本発明の実施の形態に係る、ＢＧＡを使用する高速デバイスパッケージ組立体の部分破断頂部斜視図である。 ＢＧＡを示す、図１に示すパッケージ組立体の底部斜視図である。
符号の説明
１０ パッケージ組立体
１２ 電子デバイス
１４ ベースプレート
２０ リング層
２２ 接地面
２４ 頂表面
２６、４６、４８ バイア
２８ ネットワーク
３２、５４ トレース
３６ リボンボンド
４０、４２ スタブ
５０、５２ リボンボンド
６０ ボールグリッド列
６２ 底表面
６８ はんだボール
７２、７４、７６ はんだボール

Claims (10)

  1. 電子デバイスを包むための電子デバイスパッケージ組立体において、
    上記電子デバイスを装着する頂表面と、底表面とを有するベースプレート；
    上記ベースプレートを通って延びる複数のバイア；
    上記ベースプレートの上記頂表面上でパターン化され、選択的な方法で上記バイアと電気的に接触し、接地トレース、信号トレース及びパワートレースを有する電気トレースであって、上記信号トレースがインピーダンス整合補償ネットワークを有し、上記デバイスが同デバイスと当該信号トレースとの間にインピーダンス整合を提供するように上記補償ネットワークに電気的に結合されるような電気トレース；及び
    上記ベースプレートの上記底表面に装着され、上記デバイスへの電気接続を提供するように選択的な方法で上記バイアに電気的に結合された複数のボールを有するボールグリッド列；
    を有することを特徴とする組立体。
  2. 上記ベースプレートが繊維と樹脂との混合物を含むラミネート材料で作られることを特徴とする請求項１に記載の組立体。
  3. 上記ベースプレートがロジャーズ４００３及び結晶ポリマー回路盤材料からなるグループから選択された材料で作られることを特徴とする請求項１に記載の組立体。
  4. 上記ベースプレートが約０．００５インチ（約０．１２７ｍｍ）から０．００８インチ（約０．２０３ｍｍ）までの範囲の厚さを有することを特徴とする請求項１に記載の組立体。
  5. 上記ボールグリッド列が接地ボール、信号ボール及びパワーボールを有することを特徴とする請求項１に記載の組立体。
  6. 上記ボールグリッド列の上記ボールが所定のボールピッチを有し、上記ボールピッチを満たすことになる上記信号ボールのまわりのボールのいくつかが、上記ベースプレートの上記底表面上でパターン化された接地面に対して当該信号ボールを同軸にさせるように、減らされることを特徴とする請求項５に記載の組立体。
  7. 上記ボールピッチが０．０３０インチ（約０．７６２ｍｍ）であることを特徴とする請求項６に記載の組立体。
  8. 上記ボールが約０．１８インチ（約４．５７２ｍｍ）のボール直径を有することを特徴とする請求項１に記載の組立体。
  9. 上記補償ネットワークが寄生損失を減少させる容量性及び誘導性インピーダンス整合を提供するように容量性スタブ及び誘導性スタブを有することを特徴とする請求項１に記載の組立体。
  10. 上記デバイスがＤＣから５０ＧＨｚまでの速度で作動することを特徴とする請求項１に記載の組立体。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7180186B2 (en) * 2003-07-31 2007-02-20 Cts Corporation Ball grid array package
US20060138650A1 (en) * 2004-12-28 2006-06-29 Freescale Semiconductor, Inc. Integrated circuit packaging device and method for matching impedance
US7294904B1 (en) 2005-02-10 2007-11-13 Xilinx, Inc. Integrated circuit package with improved return loss
US7102377B1 (en) * 2005-06-23 2006-09-05 International Business Machines Corporation Packaging reliability superchips
US7340825B2 (en) * 2006-07-06 2008-03-11 Harris Corporation Method of making a transformer
US10128593B1 (en) 2017-09-28 2018-11-13 International Business Machines Corporation Connector having a body with a conductive layer common to top and bottom surfaces of the body as well as to wall surfaces of a plurality of holes in the body
CN112420648B (zh) * 2020-10-29 2022-08-16 深圳市紫光同创电子有限公司 焊球排布单元及封装芯片
CN113036377B (zh) * 2020-12-21 2021-09-28 安徽大学 一种射频微系统中金丝互连垂直补偿结构及其设计方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996027282A1 (en) * 1995-03-02 1996-09-06 Circuit Components Incorporated A low cost, high performance package for microwave circuits in the up to 90 ghz frequency range using bga i/o rf port format and ceramic substrate technology
JPH10214917A (ja) * 1997-01-30 1998-08-11 Sony Corp 半導体装置及び半導体装置の製造方法並びに配線基板
JPH11251353A (ja) * 1998-03-03 1999-09-17 Canon Inc 半導体装置およびその製造方法
JP2000232197A (ja) * 1999-02-05 2000-08-22 Trw Inc 複合ミリ波アセンブリを接続するためのソルダーボール・グリッド・アレイ
JP2001102491A (ja) * 1999-09-27 2001-04-13 Mitsubishi Gas Chem Co Inc 極薄ｂｇａタイプ半導体プラスチックパッケージ用プリント配線板
JP2001144510A (ja) * 1999-11-15 2001-05-25 Nec Corp マイクロ波回路の特性調整回路および特性調整方法
JP2001203300A (ja) * 2000-01-18 2001-07-27 Matsushita Electric Ind Co Ltd 配線用基板と半導体装置および配線用基板の製造方法
JP2002026177A (ja) * 2000-07-07 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2002289736A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 高周波半導体素子収納用パッケージおよびその実装構造
WO2003030602A1 (fr) * 2001-09-28 2003-04-10 Toppan Printing Co., Ltd. Plaque d'enroulement de circuit multicouche, boitier ci et procede de production de la plaque d'enroulement de circuit multicouche

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0331289A3 (en) * 1988-02-26 1991-04-03 Hitachi, Ltd. Semiconductor device with impedance matching means
US5023624A (en) * 1988-10-26 1991-06-11 Harris Corporation Microwave chip carrier package having cover-mounted antenna element
US5191174A (en) * 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
GB2288286A (en) 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
US5852870A (en) * 1996-04-24 1998-12-29 Amkor Technology, Inc. Method of making grid array assembly
US5787580A (en) 1996-11-19 1998-08-04 Lg Information & Communications, Ltd. Method for making radio-frequency module by ball grid array package
JPH10178144A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd Ｂｇａ型電子部品の同軸電極構造
GB2324649A (en) 1997-04-16 1998-10-28 Ibm Shielded semiconductor package
US6084777A (en) 1997-04-23 2000-07-04 Texas Instruments Incorporated Ball grid array package
US6020637A (en) 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US6215184B1 (en) 1998-02-19 2001-04-10 Texas Instruments Incorporated Optimized circuit design layout for high performance ball grid array packages
US6215377B1 (en) * 1998-05-26 2001-04-10 Microsubstrates Corporation Low cost wideband RF port structure for microwave circuit packages using coplanar waveguide and BGA I/O format
SE513352C2 (sv) * 1998-10-26 2000-08-28 Ericsson Telefon Ab L M Kretskort och förfarande för framställning av kretskortet
US6184477B1 (en) * 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
US6310386B1 (en) * 1998-12-17 2001-10-30 Philips Electronics North America Corp. High performance chip/package inductor integration
US6133806A (en) * 1999-03-25 2000-10-17 Industrial Technology Research Institute Miniaturized balun transformer
US6301401B1 (en) 1999-04-02 2001-10-09 Convergence Technologies, Ltd. Electro-optical package for reducing parasitic effects
TW409377B (en) 1999-05-21 2000-10-21 Siliconware Precision Industries Co Ltd Small scale ball grid array package
US6207476B1 (en) 1999-06-10 2001-03-27 Vlsi Technology, Inc. Methods of packaging an integrated circuit and methods of forming an integrated circuit package
JP3343730B2 (ja) 1999-08-27 2002-11-11 埼玉日本電気株式会社 実装基板及び電気部品の実装方法
US6242815B1 (en) 1999-12-07 2001-06-05 Advanced Semiconductor Engineering, Inc. Flexible substrate based ball grid array (BGA) package
US6437669B1 (en) * 2000-09-29 2002-08-20 Applied Micro Circuits Corporation Microwave to millimeter wave frequency substrate interface
US6686882B2 (en) * 2000-10-19 2004-02-03 Xm Satellite Radio, Inc. Apparatus and method for transferring DC power and RF energy through a dielectric for antenna reception
US6803252B2 (en) * 2001-11-21 2004-10-12 Sierra Monolithics, Inc. Single and multiple layer packaging of high-speed/high-density ICs
US6888502B2 (en) * 2002-03-05 2005-05-03 Precision Dynamics Corporation Microstrip antenna for an identification appliance

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996027282A1 (en) * 1995-03-02 1996-09-06 Circuit Components Incorporated A low cost, high performance package for microwave circuits in the up to 90 ghz frequency range using bga i/o rf port format and ceramic substrate technology
JPH10501102A (ja) * 1995-03-02 1998-01-27 サーキット コンポーネンツ インコーポレーテッド Ｂｇａ ｉ／ｏ ｒｆポートフォーマットとセラミックス基板技術とを使用した９０ｇｈｚまでの周波数領域のマイクロ波回路用の低コスト高性能パッケージ
JPH10214917A (ja) * 1997-01-30 1998-08-11 Sony Corp 半導体装置及び半導体装置の製造方法並びに配線基板
JPH11251353A (ja) * 1998-03-03 1999-09-17 Canon Inc 半導体装置およびその製造方法
JP2000232197A (ja) * 1999-02-05 2000-08-22 Trw Inc 複合ミリ波アセンブリを接続するためのソルダーボール・グリッド・アレイ
JP2001102491A (ja) * 1999-09-27 2001-04-13 Mitsubishi Gas Chem Co Inc 極薄ｂｇａタイプ半導体プラスチックパッケージ用プリント配線板
JP2001144510A (ja) * 1999-11-15 2001-05-25 Nec Corp マイクロ波回路の特性調整回路および特性調整方法
JP2001203300A (ja) * 2000-01-18 2001-07-27 Matsushita Electric Ind Co Ltd 配線用基板と半導体装置および配線用基板の製造方法
JP2002026177A (ja) * 2000-07-07 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2002289736A (ja) * 2001-03-27 2002-10-04 Kyocera Corp 高周波半導体素子収納用パッケージおよびその実装構造
WO2003030602A1 (fr) * 2001-09-28 2003-04-10 Toppan Printing Co., Ltd. Plaque d'enroulement de circuit multicouche, boitier ci et procede de production de la plaque d'enroulement de circuit multicouche

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