JP2004348824A - Ｅｃｃエンコード方法、ｅｃｃエンコード装置 - Google Patents
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Abstract
【課題】ディジタルデータのエラーを訂正するためのＥＣＣを記録ディジタルデータに付加するＥＣＣエンコード方法および装置において、ＥＣＣ生成・付加を高速に行なうこと。
【解決手段】横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、第１のステップがなされる間に、第１のパリティが付加されたデータについて縦方向１列の第２のパリティを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップとを具備する。
【選択図】 図１
【解決手段】横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、第１のステップがなされる間に、第１のパリティが付加されたデータについて縦方向１列の第２のパリティを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップとを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータのエラーを訂正するためのエラー訂正符号（ＥＣＣ：ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）を記録ディジタルデータに付加するＥＣＣエンコード方法および装置に係り、特に、ＥＣＣ付加を高速に行なうのに適するＥＣＣエンコード方法および装置に関する。
【０００２】
【従来の技術】
通信、コンピュータ、放送、映像メディアなどのディジタル化された各分野においては、データの信頼性の向上、さらには記録システムにおける高記録密度化のために一般にエラー訂正符号が用いられている。特に最近では、データ処理能力の向上に伴い高度な訂正能力を有するエラー訂正符号が用いられるようになってきている。
【０００３】
高画質な映像を提供するＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）再生装置においても、訂正能力の高いリードソロモン（ＲＳ）積符号と呼ばれるエラー訂正符号が用いられ、伝送系で発生したエラーが訂正できるようになっている。積符号は、縦横の異なる方向のエラー訂正符号を組み合わせたもので、情報データのブロックの横方向に対して付加された内符号のＰＩ（ｐａｒｉｔｙ ｉｎｎｅｒ）パリティと、情報データおよびＰＩパリティからなるブロックの縦方向に対して付加された外符号のＰＯ（ｐａｒｉｔｙ ｏｕｔｅｒ）パリティとからなる。このように構成された情報データ、ＰＩパリティ、ＰＯパリティからなるブロックがＥＣＣブロックである。
【０００４】
このようなＥＣＣブロックを利用して行われるＤＶＤ再生時のエラー訂正処理の構成および手順例としては、下記特許文献１に記載の方法がある。また、最近普及の目覚しい記録型ＤＶＤ装置で必要となるＥＣＣエンコード処理、つまり情報データに対してＰＩおよびＰＯパリティを生成し付加するパリティ生成処理方法の例としては、下記特許文献２に記載のものがある。
【０００５】
【特許文献１】
特開２００２−７４８６１号公報
【特許文献２】
特開２００１−３１９４３１号公報
【０００６】
【発明が解決しようとする課題】
上記のような記録型ＤＶＤ装置は、ＡＶ（ａｕｄｉｏ ｖｉｓｕａｌ）用途を中心に普及し始めている。特に最近ではアクセス性に富み大容量なＨＤＤ（ｈａｒｄ ｄｉｓｃ ｄｒｉｖｅ）と、保存・リムーバブル用途に特化した記録型ＤＶＤとの組み合わせによるハイブリッド型ＤＶＤレコーダーが人気を集めている。
【０００７】
ＤＶＤはＣＤ（ｃｏｍｐａｃｔ ｄｉｓｃ）と比較して記憶容量が大きいことが特長の一つであるが、一方で、大容量であるためデータを等倍速（例えば映像でいえば通常の再生での速度）で記録する場合には、その書き込み処理に膨大な時間が必要となる。つまり、上記ＤＶＤレコーダーにおいて、ＨＤＤに記録された映像データのＤＶＤへのダビングに、ユーザは長時間待たされることになる。
【０００８】
このため、記録型ＤＶＤ装置においても、現在主流の記録型ＣＤ装置のように、高速にディスク上へのデータ記録を行う「高倍速記録」対応が望まれている。こうした「高倍速記録」を装置側で対応するためには、書き込み処理時に行われるＥＣＣエンコード処理を高速処理化させる必要があり、例えば、特に高速化のボトルネックとなっているＥＣＣ用データバッファ（一般的にはＤ−ＲＡＭ（ｄｙｎａｍｉｃ − ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ）が用いられている）へのアクセス回数をいかに低減させるかが問題となる。
【０００９】
本発明は、上記の状況を考慮してなされたもので、ディジタルデータのエラーを訂正するためのＥＣＣを記録ディジタルデータに付加するＥＣＣエンコード方法および装置において、ＥＣＣ生成・付加を高速に行なうことが可能なＥＣＣエンコード方法および装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係るＥＣＣエンコード方法は、横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップとを具備することを特徴とする。
【００１１】
また、本発明に係る別のＥＣＣエンコード方法は、横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップと、前記計算されたシンドロームから縦方向の第２のパリティを生成する第３のステップとを具備することを特徴とする。
【００１２】
すなわち、いずれの方法も、横方向の第１のパリティの発生・付加と、縦方向の第２のパリティの発生・付加のための処理とが並行的になされる。よって、第１のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第２のパリティの発生・付加を行なう、という時間的に縦続の２段階の処理が必要ない。時間的に縦続の処理に要するメモリアクセスは処理速度を低下させる大きな原因になる。したがって、本発明によれば、ＥＣＣ生成・付加を高速に行なうことが可能になる。
【００１３】
なお、後者の方法では、第２のパリティを計算するのにシンドロームを計算し計算で得られたシンドロームからこれを生成するようにしている。シンドローム計算は再生回路（ＥＣＣデコード回路）で必須であり、記録再生を要する装置では回路の兼用化によりその規模を削減する効果が得られ整合性がよい。
【００１４】
また、本発明に係るＥＣＣエンコード装置は、横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なう第１のパリティ生成回路と、前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを計算し、これを各列についてそれぞれ行なう第２のパリティ生成回路とを具備することを特徴とする。
【００１５】
また、本発明に係る別のＥＣＣエンコード装置は、横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうパリティ生成回路と、前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを計算し、これを各列についてそれぞれ行なうシンドローム生成回路と、前記計算されたシンドロームから縦方向の第２のパリティを生成する回路とを具備することを特徴とする。
【００１６】
これらの装置は、上記の各方法を実行するためのハードウエア構成を備えたものである。
【００１７】
【発明の実施の形態】
本発明に係るＥＣＣエンコード方法の実施態様として、前記第２のステップは、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第２の計算回路との間で途中結果を往復しながら行なうようにすると都合がよい。これは、第２の計算回路では縦方向のデータでパリティ計算（またはシンドローム計算）を行なうためである。すなわち、縦方向のデータは飛び飛びにしか得られないので、横方向のアドレスで管理されたメモリをバッファとして用いそれとのデータ出し入れで所定の計算を行なう。
【００１８】
また、実施態様として、前記第１のパリティが付加された前記データをメモリに順次格納するステップをさらに具備するようにしてもよい。メモリに一時格納するものである。
【００１９】
また、ここで、実施態様として、前記第２のステップで計算された第２のパリティを、前記メモリに格納された前記データに対してインターリーブするように前記メモリに格納するステップをさらに具備するようにしてもよい。一時格納のメモリを第２のパリティのインターリーブ処理に利用するものである。
【００２０】
または、実施態様として、前記メモリに格納された前記第１のパリティが付加された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするステップをさらに具備するようにしてもよい。一時格納のメモリからデータを順次出力するのと並行して第２のパリティのインターリーブを行なうものである。これによれば、メモリへのアクセスが増加せず高速化に一層都合がよい。
【００２１】
また、実施態様として、前記第１のステップは、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。これは、第１のパリティの生成に、シンドロームの計算を利用するものである。
【００２２】
また、本発明に係るＥＣＣエンコード装置の実施態様として、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記第２のパリティ生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記第２のパリティの計算を行なうようにすると都合がよい。
【００２３】
また、実施態様として、前記第１のパリティが付加されたデータを格納するメモリをさらに具備するようにしてもよい。
【００２４】
また、ここで、実施態様として、前記メモリに格納された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするためのセレクタをさらに具備するようにしてもよい。
【００２５】
また、実施態様として、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記シンドローム生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記シンドロームの計算を行なうようにすると都合がよい。
【００２６】
また、実施態様として、前記パリティ生成回路は、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。
【００２７】
以上のＥＣＣエンコード装置としての実施態様は、上記ＥＣＣエンコード方法としての実施態様を実現するためのハードウエアを備えたものである。
【００２８】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図である。図１に示すように、この記録型ＤＶＤ装置は、記録系構成として、ホスト２０１、（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２、ＰＩパリティ生成回路２０３、ＰＯパリティ生成回路２０４、ＰＯパリティ用バッファ２０５、ＲＡＭ制御部２０６、ＲＡＭ２０７、変調回路２０８、記録補償回路２０９、ピックアップヘッド（ＰＵＨ）２１０、ＰＯパリティインターリーブ用セレクタ２１１、記録対応ディスク２１２を有する。
【００２９】
ホスト２０１は、記録すべきユーザデータをバイト幅（８ビット幅）で（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２に供給するものである。ここで、ＩＤはｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｄａｔａ、ＩＥＤはＩＤ ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ ｃｏｄｅ、ＲＳＶはｒｅｓｅｒｖｅｄ、ＥＤＣはｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ ｃｏｄｅである。
【００３０】
（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２は、供給されたユーザデータのあるまとまりの先頭にＩＤ、ＩＥＤ、ＲＳＶを付加し、そのまとまりのユーザデータに対してはスクランブル処理を行ない、さらにその後尾にＥＤＣを付加するものである。この一連の処理がされたデータは、ＩＤからＥＤＣまでで２０６４バイト（１７２バイト×１２行 ：セクタと呼ばれる。後述する図４参照）になり、行に沿って順にＰＩパリティ生成回路２０３に供給される。
【００３１】
ＰＩパリティ生成回路２０３は、供給されるデータの１７２バイトごとに１０バイトの第１のパリティとしてのＰＩパリティを所定の手順により生成し付加するものである。１０バイトのＰＩパリティの付加されたデータ（１８２バイト）はＲＡＭ制御部２０６を介してＲＡＭ２０７に格納される。ＲＡＭ２０７へのこのような格納が１９２回（１２行×１６回）繰り返されると、ひとつの単位（ＰＯパリティなしのＥＣＣブロック）となる。ＲＡＭ２０７は、したがって、少なくとも３４９４４バイト（１８２バイト（１８２列）×１９２行）の容量がある（後述する図６参照）。
【００３２】
１０バイトのＰＩパリティの付加されたデータは、ＰＯパリティ生成回路２０４にも供給される。ＰＯパリティ生成回路２０４は、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への格納と並行して、所定の手順により第２のパリティとしてのＰＯパリティを生成するものである。並行してＰＯパリティを生成するので、ＲＡＭ２０７に３４９４４バイトのデータ格納が完了した時点で、これらのデータに付加すべきＰＯパリティも生成される。ＰＯパリティは、３４９４４バイト（１８２×１９２）の縦方向１９２バイトに対して１６バイトずつ生成され、上記ひとつの単位に対応して１６行×１８２＝２９１２バイトのデータサイズとなる。
【００３３】
ＰＯパリティ用バッファ２０５は、ＰＯパリティ生成回路２０４がＰＯパリティを生成するために必要なバッファとして機能するメモリである。その容量はちょうど上記の１６行×１８２＝２９１２バイトである。すなわち、ＰＯパリティ生成回路２０４は、ＰＯパリティ用バッファ２０５をワークエリアとして用い、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への３４９４４バイトのデータ格納が完了した時点で格納されたデータが、ＰＯパリティとなるようにデータを出し入れしながら計算を行なう。生成されたＰＯパリティは、その後ＰＯパリティ用バッファ２０５からＰＯパリティインターリーブ用セレクタ２１１に導かれる。
【００３４】
ＲＡＭ制御部２０６は、ＲＡＭ２０７へのデータ書き込み、読み出しのアドレス制御を行ない、所定のアドレスに所定のデータを書き込み、所定のデータを所定のアドレスから読み出すものである。書き込みは、ＰＩパリティ生成回路２０３からメモリとしてのＲＡＭ２０７へなされ、読み出しは、ＲＡＭ２０７からＰＯパリティインターリーブ用セレクタ２１１に対してなされる。ＲＡＭ２０７は、上記のように基本的に３４９４４バイト（１８２バイト×１９２行）のデータを格納するものである。
【００３５】
ＰＯパリティインターリーブ用セレクタ２１１は、ＰＯパリティ用バッファ２０５からおよびＲＡＭ制御部２０６を介してＲＡＭ２０７から接続され、ＲＡＭ２０７に格納された横方向１８２バイトの１２行ごとにＰＯパリティの１行分を付加して（インターリーブして）出力するものである。ＰＯパリティのこのようなインターリーブは規格として定められている。ＰＯパリティの付加されたデータは変調回路２０８に供給される。
【００３６】
変調回路２０８は、供給されたデータに対して、ＤＶＤ記録の規格として定められている８／１６変換（８ビットから１６ビットへの変換）を行ないさらにバイナリデータ（１ビット幅）として出力するものである。出力されたデータは記録補償回路２０９に供給される。記録補償回路２０９は、記録対応ディスク２１２への記録再生で生じる物理的な伝送特性を補償するため、供給されたバイナリデータ信号に記録補償処理を行なう。記録補償されたバイナリデータ信号はＰＵＨ２１０に供給される。
【００３７】
ＰＵＨ２１０は、供給されたバイナリデータ信号に従ってレーザドライバを駆動し、レーザ光により記録対応ディスク２１２にその信号を記録する。記録対応ディスク２１２は、ＰＵＨ２１０によりバイナリデータが書き込まれるリムーバブルなメディアである。
【００３８】
図２は、図１に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図である。図３は、ひとつのＥＣＣブロックの構成を示す図である。図４は、図３に示すＥＣＣブロックにおけるＰＩおよびＰＯパリティを除いた部分（横縦のブロック構造の情報データ部分）を構成する単位であるセクタ（１６セクタで図３に示す情報データになる）の内部構成を示す図である。
【００３９】
また、図５は、図１中に示すＰＩパリティ生成回路２０３の具体的な構成例を示す図である。図６は、図１中に示すＲＡＭ２０７に格納されるデータの構成を示す図である。図７は、図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図である。図８は、図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図である。
【００４０】
以下、図１とともに、図２ないし図８をも必要に応じて参照し、本実施形態に係るＥＣＣエンコード装置の動作説明を行なう。
【００４１】
図１において、ホスト２０１から転送されてきたユーザデータは、まず（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２に入力される。上記回路２０２は、ユーザデータ２０４８バイト単位で動作し、図４に示される２０６４バイトのデータであるセクタデータ構成に、ユーザデータを変換して出力する。ただし、スクランブル処理だけはユーザデータに相当する図示のメインデータのみに施される。上記回路２０２では、図２に示す処理手順３００から３０４まで処理されることになる。
【００４２】
一方、上記回路２０２の出力データ単位は、動作データ単位２０６４バイトではなくその１／１２であり、図４に示すセクタの１行分に相当する１７２バイト単位である。この１７２バイトのデータがＰＩパリティ生成回路２０３に順次転送される。ＰＩパリティ生成回路２０３では、この１７２バイトのデータからＰＩ方向のパリティデータ１０バイトを計算して末尾に付加し、１８２バイトの符号語を生成する。
【００４３】
ここでＰＩパリティの生成方法について説明する。ＤＶＤ規格におけるガロア体による原始多項式は以下の式で定義されている。
Ｐ（ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ２＋１
また、ＰＩパリティの生成多項式は以下のような式となる。
これはα０〜α９までの連続する１０個の成分が根となる符号系列を生成するための式である。ＰＩパリティを付加するには、この生成多項式で１７２バイトからなる情報多項式を割り、その余りを情報多項式に付加すればよい。
【００４４】
このような付加処理を回路的に行なうには、図５に示すような構成を有するＰＩパリティ生成回路（第１の計算回路）を用いることができる。このＰＩパリティ生成回路は、シフトレジスタによる除算回路を表しており、図中のＤがシフトレジスタ５４、…５７を、×αｎがガロア体の乗算回路５１、…５３（ガロア乗算器）を、それぞれを示している。符号５８、５９、６０等は排他的論理和を求める演算回路（排他的論理和ゲート）である。なお、図５に示す構成による各部の演算やレジスト操作は、８ビット（１バイト）をひとつのデータ単位として行なう。
【００４５】
動作としては、まず、ＳＷａを閉じてＳＷｂを１側に倒し、入力端子から情報データＨｘ（ｘ＝０〜１７１）を順にシフトレジスタ５４、…５７に入力していく。また、同時に出力端子（ＳＷｂの共通端側）から入力データをそのまま出力させていく。１７２バイト全てのデータを入力および出力し終えたら、ＳＷａを開放してＳＷｂを２側に倒し、シフトレジスタ５４、…５７内に生成されたパリティデータ１０バイトをさらに出力端子より順次出力していく。これによりパリティ付データＩｘ（０〜１８１）が生成される。
【００４６】
１８２バイトの出力データは、ＲＡＭ制御部２０６を通過してＲＡＭ２０７に順次格納されていき、この動作を１９２回繰り返すことによって図６に示すようなＰＯパリティなしのＥＣＣブロック（１８２バイト×１９２行）が生成される。なお、メモリとしてのＲＡＭ２０７には大容量で安価なＤ−ＲＡＭを用いるのが通常は得策である。
【００４７】
また一方、この１８２バイト×１９２行の出力データはＲＡＭ２０７への格納と並行してＰＯパリティ生成回路２０４にも転送されており、ＰＯパリティ生成回路２０４では、ＰＯ系列の１８２列におけるパリティ計算をリアルタイムで行なっている。ここでＰＯパリティの生成方法について説明する。
【００４８】
ＰＯパリティの生成多項式はＰＩと同様に以下のような式で表すことができる。
【００４９】
これは、α０〜α１５までの連続する１６個の成分が根となる符号系列を生成するための式であることを表している。ＰＯパリティ計算の原理自体はＰＩパリティの場合とほぼ同様であるが、ＰＯパリティ生成回路２０４の構成は、ＰＩパリティ生成回路２０３と同様とするわけにはいかない。これは、ＰＩ系列がＥＣＣブロックの行方向、つまりデータストリーム方向の系列であり、１０バイトのＰＩパリティ生成のために必要な情報データ１７２バイトが連続で転送されるのに対し、ＰＯ系列はＥＣＣブロックの列方向の系列であるので必要な情報データが連続では転送されないためである。
【００５０】
すなわち、ＰＩパリティ生成回路２０３は連続する１７２バイトからＰＩパリティを計算すればよいのに対し、ＰＯパリティ１６バイトを生成するために必要な情報データ１９２バイトは、受信データ１８２バイトごとに１バイトしか得られない。さらに、他の１８１バイトは各々異なったＰＯ列の情報データである。そこで、ＰＯパリティ生成回路２０４は、入力データＪｘ（１８２バイト×１９２行）を用いて１８２列分のＰＯパリティ計算を、入力１バイトごとに随時切り替えながら計算するように構成する。
【００５１】
ここで、ＰＯパリティ生成回路２０４の構成および動作について図７、図８を参照して説明する。図７は、図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図である。図８は、図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図である。図７において、図１中に示した構成要素と同一のものには同一符号を付してある。
【００５２】
入力データＪｘ（１８２バイト×１９２行）は、１バイト単位でＰＯパリティ生成コントローラ７０１とＰＯパリティ計算回路７０２（第２の計算回路）に転送される。ＰＯパリティ生成コントローラ７０１は、１８２バイトカウンタを有し、入力された情報データがどのＰＯ列であるか認識してＰＯパリティ計算回路７０２とＰＯパリティ用バッファ２０５の入出力とをコントロールしている。ここでＰＯパリティ用バッファ２０５の入出力のコントロールは、インターフェース７０３を介してなされる。
【００５３】
ＰＯパリティ計算回路７０２は、内部にＤ０〜Ｄ１５の１６個のレジスタとガロア乗算器とを有し、図７中のＰＯパリティ計算回路７０２下に示した表のように除算計算を行なっている（図８のステップ８０１）。この除算計算は、図５に示したＰＩパリティ回路と同様の構成原理によるものである。図７中の表において、Ｄｎａが計算後のＤｎの値である（ｎ＝０〜１５）。
【００５４】
計算すべきＰＯ列は１バイトごとに切り替わるため、上記１６個のレジスタの内部データも１バイトごとにＰＯパリティ用バッファ２０５に退避させる必要がある（ステップ８０４）。そして、１８２バイト後に同一ＰＯ列の情報データが転送されてきたら、上記バッファ２０５より途中結果を読み出し（ステップ８０２）、内部のレジスタＤ０〜Ｄ１５へデータを移行させ、再度ＰＯパリティ計算を行う（ステップ８０３）。この動作を１９２回繰り返すことで（ステップ８０５のＹ）、ＰＯ系列の１列のＰＯパリティ計算が完成する。
【００５５】
さらに同様の計算を残り１８１のＰＯ列に対しても連続で行なっており、入力データＪｘ（１８２バイト×１９２行）が全て入力された時点で、全てのＰＯ列におけるＰＯパリティ計算が終了し、パリティデータはＰＯパリティ用バッファ２０５に格納された状態となる。これと同時にＪｘのＲＡＭ２０７への格納も終了している。すなわち、この時点で、図３に示すＥＣＣブロックのうち情報データおよびＰＩパリティの部分がＲＡＭ２０７に格納され、ＰＯパリティの部分がＰＯパリティ用バッファ２０５に格納された状態となる。
【００５６】
なお、図３に示すＥＣＣブロックはＤＶＤ規格であり、そのＰＯ方向の誤り訂正符号は、符号長２０８バイト、情報長１９２バイト、最小距離１７であり、ＰＩ方向の誤り訂正符号は、符号長１８２バイト、情報長１７２バイト、最小距離１１である。
【００５７】
続いて、ＥＣＣエンコード処理が終了したＥＣＣブロックデータに対してＰＯパリティインターリーブ用セレクタ２１１によりインターリーブ処理を施し、これを変調回路２０８に転送する。インターリーブ処理は、ＰＩパリティ付セクタデータ２１８４バイト（１８２バイト×１２行）ごとにＰＯパリティ部のＰＩ方向データ１８２バイトを付加していく処理で、１６セクタ分行なう。この実施形態においては、ＲＡＭ制御部２０６からの出力であるＰＩパリティ付セクタデータ２１８４バイトと、ＰＯパリティ用バッファ２０５からの出力１８２バイトをインターリーブ用セレクタ２１１で１６セクタごとに切り替えて行なう。
【００５８】
以上の処理で、図２における処理手順３０６までが終了する。すなわち、上記１６セクタに対応して１６の記録フレームが生成される。
【００５９】
なお、インターリーブ処理の別の形態として、ＰＯパリティ用バッファ２０５内に完成されたＰＯパリティデータを一度ＲＡＭ制御部２０６を介してＲＡＭ２０７内へインターリーブ処理を施すように格納してもよい。この場合には、ＲＡＭ２０７の容量は、ＰＯパリティデータをも格納できるような大きさにしておく。これにより、ＲＡＭ２０７に格納されたデータは、ＰＯパリティインターリーブ用セレクタ２１１を介することなく変調回路２０８へ出力することができる。ただし、上記セレクタ２１１を用いる場合よりもＲＡＭ２０７へのアクセス回数は増える。
【００６０】
インターリーブの後、図２における処理手順３０７までの処理として、変調回路２０８において、転送されたデータに対して同期コード（ＥＣＣブロックひとつを２６の同期フレームにする）を付加し、ＤＶＤの変調規則である８／１６変調処理を行い、記録補償回路２０９へ転送する。記録補償回路２０９では、変調回路２０８からのバイナリ変調データ信号に記録補償を施す。ＰＵＨ２１０では、記録補償されたバイナリ変調データ信号に基づきレーザードライバを駆動させ、記録対応ディスク２１２上に記録マークを形成していく。
【００６１】
以上のように、本実施形態におけるＥＣＣエンコード装置では、ＰＩパリティ生成計算およびＰＯパリティ生成計算を、ＥＣＣ用データのＲＡＭ２０７へのデータ格納処理と並行して行なうことで、パリティ計算のためのＲＡＭ２０７からの情報データ読み出し／書き込み処理が全く省かれる。これにより、高倍速化を容易に可能とするＥＣＣエンコード処理が実現できる。
【００６２】
次に、本発明の別の実施形態に係るＥＣＣエンコード装置について図９を参照して説明する。図９は、本発明の別の実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図である。図９において、すでに説明した構成要素と同一のものには同一符号を付してある。以下ではその部分の重複を避けて説明する。
【００６３】
この実施形態では、ＰＩパリティの生成と並行するＰＯパリティの生成に少なくとも「ＰＯシンドローム生成回路」および「ＥＣＣデコード回路」を用いる。これらの回路自体は、入出力される信号という観点では、ＤＶＤ装置の再生回路で一般的に用いられているものと同一の機能である。さらに、「ＰＯシンドローム生成回路」を「ＰＯシンドローム用バッファ」と組み合わせることにより、ＲＡＭ２０７へのデータ格納と並行して「ＰＯシンドローム生成回路」を動作させ、パリティ計算のためのＲＡＭ２０７へアクセスを省略できるようにしたものである。
【００６４】
図９に示すように、この記録型ＤＶＤ装置は、すでに説明した構成要素のほか、ＰＯシンドローム生成回路９０４、ＰＯシンドローム用バッファ９０５、ＥＣＣデコード回路９０６を有し、これらが図１に示した実施形態のＰＯパリティ生成回路２０４およびＰＯパリティ用バッファ２０５の代わりに設けられる。
【００６５】
ＰＯシンドローム生成回路９０４は、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への格納と並行して、所定の手順によりＰＯシンドロームを生成するものである。並行してＰＯシンドロームを生成するので、ＲＡＭ２０７に３４９４４バイト（１８２バイト×１９２行）のデータ格納が完了した時点で、ＰＯシンドロームが生成される。ＰＯシンドロームは、３４９４４バイトの縦方向１９２バイト（仮想的に加えた適当な１６バイトを含めて２０８バイト）に対して１６バイトずつ生成され、ひとつのＥＣＣブロックについて１６行×１８２＝２９１２バイトのデータサイズになる。
【００６６】
ＰＯシンドローム用バッファ９０５は、ＲＡＭ２０７へのデータ格納と並行して、ＰＯシンドローム生成回路９０４がＰＯシンドロームを上記のように生成するために必要なバッファとして機能するメモリである。そのサイズはちょうど上記の１６行×１８２＝２９１２バイトである。すなわち、ＰＯシンドローム生成回路２０４は、ＰＯシンドローム用バッファ９０５をワークエリアとして用い、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への３４９４４バイトのデータ格納が完了した時点で格納されたデータが、ＰＯシンドロームとなるようにデータを出し入れしながら計算を行なう。
【００６７】
ＥＣＣデコード回路９０６は、ＰＯシンドローム用バッファ９０５に格納されたＰＯシンドロームに基づきイレージャ訂正を行なうものである。このイレージャ訂正により、ＰＯシンドロームの生成時に適当に加えたデータの領域にＰＯパリティ（１６行×１８２＝２９１２バイト）が生成される。生成されたＰＯパリティは、ＰＯシンドローム用バッファ９０５に上書き格納される。上書き格納されたＰＯパリティは、その後ＰＯシンドローム用バッファ９０５からＰＯパリティインターリーブ用セレクタ２１１に導かれる。
【００６８】
図１０は、図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図である。図１１は、図１０中に示すＰＯシンドローム計算回路１００２の具体的な構成例を示す図である。図１２は、図１０に示すＰＯシンドローム生成回路などの動作フローを示す流れ図である。
【００６９】
以下、図９とともに、図１０ないし図１２をも必要に応じて参照し、本実施形態に係るＥＣＣエンコード装置の動作説明を行なう。
【００７０】
図９において、ＰＩパリティ生成回路２０３の１８２バイト×１９２行の出力データはＲＡＭ２０７への格納と並行してＰＯシンドローム生成回路９０４にも転送されており、ＰＯシンドローム生成回路９０４では、ＰＯ系列の１８２列におけるシンドローム計算を１バイトごとに切り替えてリアルタイムで行なっている。ＰＯ系列の１データ列におけるシンドロームＳ０〜Ｓ１５は以下に示す式で計算することができる。ただし、Ｉｘ（ｘ＝０〜２０７）はここではＰＯ系列の符号データ列２０８バイトを表す。
Ｓ０＝Ｉ０＋Ｉ１＋…＋Ｉ２０６＋Ｉ２０７
Ｓ２＝Ｉ０α２０７＋Ｉ１α２０６＋…＋Ｉ２０６α＋Ｉ２０７
・
・
・
Ｓ１５＝Ｉ０α１５×２０７＋Ｉ１α１５×２０６＋…＋Ｉ２０６α１５＋Ｉ２０７
【００７１】
また、これらの計算式でもわかるようにシンドロームを計算するためには２０８バイトの符号データ列が必要であり、入力されてくる１９２バイトでは１６バイト分足りない。不足分の１６バイトのデータは後のＥＣＣデコード処理によって訂正されると結果としてＰＯパリティになるので当初は任意のデータで構わない。ここでは、これを０データで埋めることにより計算処理の効率的を図る。
【００７２】
不足分の１６バイトを０データとして処理するためのＰＯシンドローム計算回路１００２（第２の計算回路：図１０を参照）を図１１を用いて説明する。図１１において、破線で囲まれた部分は、シンドロームを生成するため再生回路で通常用いられている周知の部分である。
【００７３】
すなわち、フリップフロップ（レジスタＤｘ 、ｘ＝０〜１５）１１２〜１１８それぞれの出力をガロア乗算器１１５〜１１９に導き（ただしフリップフロップ１１２についてはガロア乗算器は「１」に相当）、ガロア乗算器１１５〜１１９等の出力を排他的論理和ゲート１１１〜１１７の一方の入力とする。排他的論理和ゲート１１１〜１１７の他方の入力側には入力データＩｘが共通に入力され、排他的論理和ゲート１１１〜１１７の出力がフリップフロップ（レジスタＤｘ）１１２〜１１８それぞれの入力とされる。なお、図１１に示す構成による各部の演算や動作は、８ビット（１バイト）をデータ単位として行なう。
【００７４】
図１１中、破線で囲まれた、フリップフロップ（レジスタＤｘ）１１２〜１１８とガロア乗算器１１５〜１１９と排他的論理和ゲート１１１〜１１７とからそれぞれがなる各回路に１９２バイトの入力データを順次入力すると、フリップフロップ（レジスタＤｘ）１１２〜１１８にはこの１９２バイトによるシンドローム計算途中結果が以下の式Ｓ０ａ〜Ｓ１５ａのように生成される。
Ｓ０ａ＝Ｉ０＋Ｉ１＋…＋Ｉ１９０＋Ｉ１９１
Ｓ２ａ＝Ｉ０α１９１＋Ｉ１α１９０＋…＋Ｉ１９０α＋Ｉ１９１
・
・
・
Ｓ１５ａ＝Ｉ０α１５×１９１＋Ｉ１α１５×１９０＋…＋Ｉ１９０α１５＋Ｉ１９１
【００７５】
この式と上述のシンドローム計算式とを比較し、さらにＩ１９２〜Ｉ２０７が０とすると、シンドローム計算を成立させるためには各々のシンドローム計算途中結果に対してα１６×ｍ（ｍ＝０〜１５：シンドローム番号）を乗じればよいことがわかる。このため、図１１に示す回路（ＰＯシンドローム計算回路１００２）においては、１９２クロック経過後にＳＷ０〜ＳＷ１５を閉じることで、シンドローム計算を完了させるようガロア乗算器１１６、…、１２０が置かれる仕組みとなっている。
【００７６】
このような演算を行うＰＯシンドローム計算回路１００２であるが、先に説明した実施形態と同じようにＰＯシンドローム生成回路９０４全体としてはＰＯ１８２列のシンドローム計算を１バイトごとに切り替えて演算していかなければならない。このため、レジスタＤ０〜Ｄ１５の内容をＰＯシンドローム用バッファ９０５に退避させながら実施する。
【００７７】
図１０は、図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図である。図１０中には、ＰＯシンドローム生成回路９０４に対応する部分のほかに、ＰＯシンドローム用バッファ９０５、ＥＣＣデコード回路９０６も示している。
【００７８】
入力データＪｘ（１８２バイト×１９２行）が１バイト単位でＰＯシンドローム生成コントローラ１００１とＰＯシンドローム計算回路１００２に転送される（図１２のステップ１２０１）。ＰＯシンドローム生成コントローラ１００１は１８２バイトカウンタを有し、入力された情報データがどのＰＯ列であるか認識してＰＯシンドローム計算回路１００２とＰＯシンドローム用バッファ９０５の入出力をコントロールしている。ここでＰＯシンドローム用バッファ９０５の入出力のコントロールは、インターフェース１００３を介してなされる。
【００７９】
また、計算すべきＰＯ列は１バイトごとに切り替わるため、１６個のレジスタＤｘ（ｘ＝０〜１５）の内部データも１バイトごとにＰＯシンドローム用バッファ９０５に退避させる必要がある（ステップ１２０４）。そして、１８２バイト後に同一ＰＯ列の情報データが転送されてきたら、上記バッファ９０５より途中結果を読み出し（ステップ１２０２）、内部のレジスタＤｘ（ｘ＝０〜１５）へデータを移行させ、再度ＰＯシンドローム計算を行う（ステップ１２０３）。この動作を１９２回繰り返し、最後に前述した図１１のＳＷ０〜ＳＷ１５を閉じることにより、ＰＯ系列の１列のＰＯシンドローム計算が完成する（ステップ１２０５のＹ）。
【００８０】
さらに、同様の計算を残りの１８１のＰＯ列に対しても連続で行なっており、入力データＪｘ（１８２バイト×１９２行）が全て入力された時点で、全てのＰＯ列におけるＰＯシンドローム計算が終了し、シンドロームデータはＰＯシンドローム用バッファ９０５に格納された状態となる。これと同時にＪｘのＲＡＭ２０７への格納も終了している。
【００８１】
続いて、作成されたＰＯシンドロームをバッファ９０５から読み出してＥＣＣデコード回路９０６に転送し（ステップ１２０６）、ＥＣＣデコード回路９０６によるエラー訂正処理を行なう（ステップ１２０７）。言い換えると上記処理（ＰＯシンドローム計算回路１００２での処理）では０データとして埋めた１６バイトを、生成すべきＰＯパリティ１６バイトに変換する。なお、ＥＣＣデコード回路９０６は、周知のようにシンドローム修正回路、ユークリッド計算回路、チェーンサーチ回路などを有するものである。
【００８２】
上記エラー訂正処理については、通常、ＰＯ系列の訂正能力が８バイトまでであり、８バイトを超えるエラーは訂正することはできないが、エラーの位置情報（イレージャポインタ）を用いれば１６バイトまでのエラー訂正処理が可能である。これを消失訂正（イレージャ訂正）と一般的にはいう。この実施形態においては、生成すべきＰＯパリティの位置が符号列の末尾１６バイトと確定しているため、エラー位置からイレージャポインタを生成しておけば訂正処理、つまりＰＯパリティ生成が可能である。
【００８３】
より具体的には、ＰＯシンドローム用バッファ９０５より、所望のシンドロームデータをＥＣＣデコードコントローラ１００４によって選択して、ＥＣＣデコード回路９０６へ送る。そして、ＥＣＣデコード回路９０６ではイレージャポインタによりシンドローム修正処理を行った後、チェーンサーチ処理によりエラー位置におけるエラーパターン（つまりはＰＯパリティ）を算出する。
【００８４】
次に、ＥＣＣデコードコントローラ１００４は、算出したＰＯパリティを、エラー位置に基づいてＰＯシンドローム用バッファ９０５上の呼び出してきたシンドローム領域に上書きしていく（ステップ１２０８）。この処理を全ＰＯ系列において実行することによりＰＯシンドローム用バッファ９０５には全ＰＯ系列のパリティデータが完成する。ＰＯシンドローム用バッファ９０５内に完成されたＰＯパリティデータは、先の実施形態におけるＰＯパリティ用バッファ２０５内に完成されるＰＯパリティデータと同様にその後の処理に用いられる。
【００８５】
なお、ここでの説明では、生成されたＰＯパリティをシンドローム用バッファ９０５に書き込む場合について述べたが、ＲＡＭ制御部２０６を介してＲＡＭ２０７を書き込んでも構わない。この場合には、ＲＡＭ２０７の容量は、ＰＯパリティデータをも格納できるような大きさにしておく。ＲＡＭへの書き込みの際、ＰＯパリティのインターリーブ処理を施すように格納してもよい。
【００８６】
以上説明のようにこの実施形態におけるＥＣＣエンコード装置では、ＰＩパリティ生成計算とＰＯシンドローム計算を、ＥＣＣ用データＲＡＭ２０７へのデータ格納処理と並行して行い、さらにＰＯパリティ生成のためのＥＣＣデコード処理に関してもＲＡＭ２０７へのアクセスが省かれる。これにより、高倍速化を容易に可能とするＥＣＣエンコード処理が実現できる。
【００８７】
また、ＰＯシンドローム回路９０４やＥＣＣデコード回路９０６、ＰＯシンドローム用バッファ９０５は、再生系の回路として用いることもできる。したがって、記録再生系全体として回路規模を削減するのにも効果がある。
【００８８】
また、上記実施形態では、ＰＯパリティの方を、シンドローム生成回路を用いてＥＣＣデコード回路により生成したが、ＰＩパリティに関しても同様にシンドローム生成回路およびＥＣＣデコード回路を用いて生成することができる。この場合には別途ＰＩシンドローム用バッファを設け、また、ＰＩパリティ部のシンドローム計算およびＥＣＣデコード回路によるＰＩパリティ計算の処理手順が追加される。このため処理速度では上記各実施形態に劣るものの、再生系回路との更なる兼用を行なうことで回路規模の削減を図ることができる。
【００８９】
【発明の効果】
以上詳述したように、本発明によれば、横方向の第１のパリティの発生・付加と、縦方向の第２のパリティの発生・付加のための処理とが並行的になされる。よって、第１のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第２のパリティの発生・付加を行なう、という２段階の処理の必要がないので、ＥＣＣ生成・付加を高速に行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図。
【図２】図１に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図。
【図３】ひとつのＥＣＣブロックの構成を示す図。
【図４】図３に示すＥＣＣブロックにおけるＰＩおよびＰＯパリティを除いた部分（情報データ部分）を構成する単位であるセクタ（１６セクタで図３に示す情報データになる）の内部構成を示す図。
【図５】図１中に示すＰＩパリティ生成回路２０３の具体的な構成例を示す図。
【図６】図１中に示すＲＡＭ２０７に格納されるデータの構成を示す図。
【図７】図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図。
【図８】図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図。
【図９】本発明の別の実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図。
【図１０】図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図。
【図１１】図１０中に示すＰＯシンドローム計算回路１００２の具体的な構成例を示す図。
【図１２】図１０に示すＰＯシンドローム生成回路などの動作フローを示す流れ図。
【符号の説明】
５１、５２、５３…ガロア乗算器 ５４、５５、５６、５７…シフトレジスタ５８、５９、６０…排他的論理和ゲート １１１、１１３、１１７…排他的論理和ゲート １１２、１１４、１１８…レジスタ １１５、１１９…ガロア乗算器 １１６、１２０…ガロア乗算器 ２０１…ホスト ２０２…（ＩＥ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路 ２０３…ＰＩパリティ生成回路 ２０４…ＰＯパリティ生成回路 ２０５…ＰＯパリティ用バッファ２０６…ＲＡＭ制御部 ２０７…ＲＡＭ ２０８…変調回路 ２０９…記録補償回路 ２１０…ピックアップヘッド ２１１…ＰＯパリティインターリーブ用セレクタ ２１２…記録対応ディスク ７０１…ＰＯパリティ生成コントローラ７０２…ＰＯパリティ計算回路 ７０３…インターフェース ９０４…ＰＯシンドローム生成回路 ９０５…ＰＯシンドローム用バッファ ９０６…ＥＣＣデコード回路 １００１…ＰＯシンドローム生成コントローラ １００２…ＰＯシンドローム計算回路 １００３…インターフェース １００４…ＥＣＣデコードコントローラ
【発明の属する技術分野】
本発明は、ディジタルデータのエラーを訂正するためのエラー訂正符号（ＥＣＣ：ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）を記録ディジタルデータに付加するＥＣＣエンコード方法および装置に係り、特に、ＥＣＣ付加を高速に行なうのに適するＥＣＣエンコード方法および装置に関する。
【０００２】
【従来の技術】
通信、コンピュータ、放送、映像メディアなどのディジタル化された各分野においては、データの信頼性の向上、さらには記録システムにおける高記録密度化のために一般にエラー訂正符号が用いられている。特に最近では、データ処理能力の向上に伴い高度な訂正能力を有するエラー訂正符号が用いられるようになってきている。
【０００３】
高画質な映像を提供するＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）再生装置においても、訂正能力の高いリードソロモン（ＲＳ）積符号と呼ばれるエラー訂正符号が用いられ、伝送系で発生したエラーが訂正できるようになっている。積符号は、縦横の異なる方向のエラー訂正符号を組み合わせたもので、情報データのブロックの横方向に対して付加された内符号のＰＩ（ｐａｒｉｔｙ ｉｎｎｅｒ）パリティと、情報データおよびＰＩパリティからなるブロックの縦方向に対して付加された外符号のＰＯ（ｐａｒｉｔｙ ｏｕｔｅｒ）パリティとからなる。このように構成された情報データ、ＰＩパリティ、ＰＯパリティからなるブロックがＥＣＣブロックである。
【０００４】
このようなＥＣＣブロックを利用して行われるＤＶＤ再生時のエラー訂正処理の構成および手順例としては、下記特許文献１に記載の方法がある。また、最近普及の目覚しい記録型ＤＶＤ装置で必要となるＥＣＣエンコード処理、つまり情報データに対してＰＩおよびＰＯパリティを生成し付加するパリティ生成処理方法の例としては、下記特許文献２に記載のものがある。
【０００５】
【特許文献１】
特開２００２−７４８６１号公報
【特許文献２】
特開２００１−３１９４３１号公報
【０００６】
【発明が解決しようとする課題】
上記のような記録型ＤＶＤ装置は、ＡＶ（ａｕｄｉｏ ｖｉｓｕａｌ）用途を中心に普及し始めている。特に最近ではアクセス性に富み大容量なＨＤＤ（ｈａｒｄ ｄｉｓｃ ｄｒｉｖｅ）と、保存・リムーバブル用途に特化した記録型ＤＶＤとの組み合わせによるハイブリッド型ＤＶＤレコーダーが人気を集めている。
【０００７】
ＤＶＤはＣＤ（ｃｏｍｐａｃｔ ｄｉｓｃ）と比較して記憶容量が大きいことが特長の一つであるが、一方で、大容量であるためデータを等倍速（例えば映像でいえば通常の再生での速度）で記録する場合には、その書き込み処理に膨大な時間が必要となる。つまり、上記ＤＶＤレコーダーにおいて、ＨＤＤに記録された映像データのＤＶＤへのダビングに、ユーザは長時間待たされることになる。
【０００８】
このため、記録型ＤＶＤ装置においても、現在主流の記録型ＣＤ装置のように、高速にディスク上へのデータ記録を行う「高倍速記録」対応が望まれている。こうした「高倍速記録」を装置側で対応するためには、書き込み処理時に行われるＥＣＣエンコード処理を高速処理化させる必要があり、例えば、特に高速化のボトルネックとなっているＥＣＣ用データバッファ（一般的にはＤ−ＲＡＭ（ｄｙｎａｍｉｃ − ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ）が用いられている）へのアクセス回数をいかに低減させるかが問題となる。
【０００９】
本発明は、上記の状況を考慮してなされたもので、ディジタルデータのエラーを訂正するためのＥＣＣを記録ディジタルデータに付加するＥＣＣエンコード方法および装置において、ＥＣＣ生成・付加を高速に行なうことが可能なＥＣＣエンコード方法および装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係るＥＣＣエンコード方法は、横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップとを具備することを特徴とする。
【００１１】
また、本発明に係る別のＥＣＣエンコード方法は、横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップと、前記計算されたシンドロームから縦方向の第２のパリティを生成する第３のステップとを具備することを特徴とする。
【００１２】
すなわち、いずれの方法も、横方向の第１のパリティの発生・付加と、縦方向の第２のパリティの発生・付加のための処理とが並行的になされる。よって、第１のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第２のパリティの発生・付加を行なう、という時間的に縦続の２段階の処理が必要ない。時間的に縦続の処理に要するメモリアクセスは処理速度を低下させる大きな原因になる。したがって、本発明によれば、ＥＣＣ生成・付加を高速に行なうことが可能になる。
【００１３】
なお、後者の方法では、第２のパリティを計算するのにシンドロームを計算し計算で得られたシンドロームからこれを生成するようにしている。シンドローム計算は再生回路（ＥＣＣデコード回路）で必須であり、記録再生を要する装置では回路の兼用化によりその規模を削減する効果が得られ整合性がよい。
【００１４】
また、本発明に係るＥＣＣエンコード装置は、横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なう第１のパリティ生成回路と、前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを計算し、これを各列についてそれぞれ行なう第２のパリティ生成回路とを具備することを特徴とする。
【００１５】
また、本発明に係る別のＥＣＣエンコード装置は、横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうパリティ生成回路と、前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを計算し、これを各列についてそれぞれ行なうシンドローム生成回路と、前記計算されたシンドロームから縦方向の第２のパリティを生成する回路とを具備することを特徴とする。
【００１６】
これらの装置は、上記の各方法を実行するためのハードウエア構成を備えたものである。
【００１７】
【発明の実施の形態】
本発明に係るＥＣＣエンコード方法の実施態様として、前記第２のステップは、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第２の計算回路との間で途中結果を往復しながら行なうようにすると都合がよい。これは、第２の計算回路では縦方向のデータでパリティ計算（またはシンドローム計算）を行なうためである。すなわち、縦方向のデータは飛び飛びにしか得られないので、横方向のアドレスで管理されたメモリをバッファとして用いそれとのデータ出し入れで所定の計算を行なう。
【００１８】
また、実施態様として、前記第１のパリティが付加された前記データをメモリに順次格納するステップをさらに具備するようにしてもよい。メモリに一時格納するものである。
【００１９】
また、ここで、実施態様として、前記第２のステップで計算された第２のパリティを、前記メモリに格納された前記データに対してインターリーブするように前記メモリに格納するステップをさらに具備するようにしてもよい。一時格納のメモリを第２のパリティのインターリーブ処理に利用するものである。
【００２０】
または、実施態様として、前記メモリに格納された前記第１のパリティが付加された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするステップをさらに具備するようにしてもよい。一時格納のメモリからデータを順次出力するのと並行して第２のパリティのインターリーブを行なうものである。これによれば、メモリへのアクセスが増加せず高速化に一層都合がよい。
【００２１】
また、実施態様として、前記第１のステップは、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。これは、第１のパリティの生成に、シンドロームの計算を利用するものである。
【００２２】
また、本発明に係るＥＣＣエンコード装置の実施態様として、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記第２のパリティ生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記第２のパリティの計算を行なうようにすると都合がよい。
【００２３】
また、実施態様として、前記第１のパリティが付加されたデータを格納するメモリをさらに具備するようにしてもよい。
【００２４】
また、ここで、実施態様として、前記メモリに格納された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするためのセレクタをさらに具備するようにしてもよい。
【００２５】
また、実施態様として、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、前記シンドローム生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記シンドロームの計算を行なうようにすると都合がよい。
【００２６】
また、実施態様として、前記パリティ生成回路は、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうようにしてもよい。
【００２７】
以上のＥＣＣエンコード装置としての実施態様は、上記ＥＣＣエンコード方法としての実施態様を実現するためのハードウエアを備えたものである。
【００２８】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図である。図１に示すように、この記録型ＤＶＤ装置は、記録系構成として、ホスト２０１、（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２、ＰＩパリティ生成回路２０３、ＰＯパリティ生成回路２０４、ＰＯパリティ用バッファ２０５、ＲＡＭ制御部２０６、ＲＡＭ２０７、変調回路２０８、記録補償回路２０９、ピックアップヘッド（ＰＵＨ）２１０、ＰＯパリティインターリーブ用セレクタ２１１、記録対応ディスク２１２を有する。
【００２９】
ホスト２０１は、記録すべきユーザデータをバイト幅（８ビット幅）で（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２に供給するものである。ここで、ＩＤはｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｄａｔａ、ＩＥＤはＩＤ ｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ ｃｏｄｅ、ＲＳＶはｒｅｓｅｒｖｅｄ、ＥＤＣはｅｒｒｏｒ ｄｅｔｅｃｔｉｏｎ ｃｏｄｅである。
【００３０】
（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２は、供給されたユーザデータのあるまとまりの先頭にＩＤ、ＩＥＤ、ＲＳＶを付加し、そのまとまりのユーザデータに対してはスクランブル処理を行ない、さらにその後尾にＥＤＣを付加するものである。この一連の処理がされたデータは、ＩＤからＥＤＣまでで２０６４バイト（１７２バイト×１２行 ：セクタと呼ばれる。後述する図４参照）になり、行に沿って順にＰＩパリティ生成回路２０３に供給される。
【００３１】
ＰＩパリティ生成回路２０３は、供給されるデータの１７２バイトごとに１０バイトの第１のパリティとしてのＰＩパリティを所定の手順により生成し付加するものである。１０バイトのＰＩパリティの付加されたデータ（１８２バイト）はＲＡＭ制御部２０６を介してＲＡＭ２０７に格納される。ＲＡＭ２０７へのこのような格納が１９２回（１２行×１６回）繰り返されると、ひとつの単位（ＰＯパリティなしのＥＣＣブロック）となる。ＲＡＭ２０７は、したがって、少なくとも３４９４４バイト（１８２バイト（１８２列）×１９２行）の容量がある（後述する図６参照）。
【００３２】
１０バイトのＰＩパリティの付加されたデータは、ＰＯパリティ生成回路２０４にも供給される。ＰＯパリティ生成回路２０４は、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への格納と並行して、所定の手順により第２のパリティとしてのＰＯパリティを生成するものである。並行してＰＯパリティを生成するので、ＲＡＭ２０７に３４９４４バイトのデータ格納が完了した時点で、これらのデータに付加すべきＰＯパリティも生成される。ＰＯパリティは、３４９４４バイト（１８２×１９２）の縦方向１９２バイトに対して１６バイトずつ生成され、上記ひとつの単位に対応して１６行×１８２＝２９１２バイトのデータサイズとなる。
【００３３】
ＰＯパリティ用バッファ２０５は、ＰＯパリティ生成回路２０４がＰＯパリティを生成するために必要なバッファとして機能するメモリである。その容量はちょうど上記の１６行×１８２＝２９１２バイトである。すなわち、ＰＯパリティ生成回路２０４は、ＰＯパリティ用バッファ２０５をワークエリアとして用い、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への３４９４４バイトのデータ格納が完了した時点で格納されたデータが、ＰＯパリティとなるようにデータを出し入れしながら計算を行なう。生成されたＰＯパリティは、その後ＰＯパリティ用バッファ２０５からＰＯパリティインターリーブ用セレクタ２１１に導かれる。
【００３４】
ＲＡＭ制御部２０６は、ＲＡＭ２０７へのデータ書き込み、読み出しのアドレス制御を行ない、所定のアドレスに所定のデータを書き込み、所定のデータを所定のアドレスから読み出すものである。書き込みは、ＰＩパリティ生成回路２０３からメモリとしてのＲＡＭ２０７へなされ、読み出しは、ＲＡＭ２０７からＰＯパリティインターリーブ用セレクタ２１１に対してなされる。ＲＡＭ２０７は、上記のように基本的に３４９４４バイト（１８２バイト×１９２行）のデータを格納するものである。
【００３５】
ＰＯパリティインターリーブ用セレクタ２１１は、ＰＯパリティ用バッファ２０５からおよびＲＡＭ制御部２０６を介してＲＡＭ２０７から接続され、ＲＡＭ２０７に格納された横方向１８２バイトの１２行ごとにＰＯパリティの１行分を付加して（インターリーブして）出力するものである。ＰＯパリティのこのようなインターリーブは規格として定められている。ＰＯパリティの付加されたデータは変調回路２０８に供給される。
【００３６】
変調回路２０８は、供給されたデータに対して、ＤＶＤ記録の規格として定められている８／１６変換（８ビットから１６ビットへの変換）を行ないさらにバイナリデータ（１ビット幅）として出力するものである。出力されたデータは記録補償回路２０９に供給される。記録補償回路２０９は、記録対応ディスク２１２への記録再生で生じる物理的な伝送特性を補償するため、供給されたバイナリデータ信号に記録補償処理を行なう。記録補償されたバイナリデータ信号はＰＵＨ２１０に供給される。
【００３７】
ＰＵＨ２１０は、供給されたバイナリデータ信号に従ってレーザドライバを駆動し、レーザ光により記録対応ディスク２１２にその信号を記録する。記録対応ディスク２１２は、ＰＵＨ２１０によりバイナリデータが書き込まれるリムーバブルなメディアである。
【００３８】
図２は、図１に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図である。図３は、ひとつのＥＣＣブロックの構成を示す図である。図４は、図３に示すＥＣＣブロックにおけるＰＩおよびＰＯパリティを除いた部分（横縦のブロック構造の情報データ部分）を構成する単位であるセクタ（１６セクタで図３に示す情報データになる）の内部構成を示す図である。
【００３９】
また、図５は、図１中に示すＰＩパリティ生成回路２０３の具体的な構成例を示す図である。図６は、図１中に示すＲＡＭ２０７に格納されるデータの構成を示す図である。図７は、図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図である。図８は、図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図である。
【００４０】
以下、図１とともに、図２ないし図８をも必要に応じて参照し、本実施形態に係るＥＣＣエンコード装置の動作説明を行なう。
【００４１】
図１において、ホスト２０１から転送されてきたユーザデータは、まず（ＩＤ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路２０２に入力される。上記回路２０２は、ユーザデータ２０４８バイト単位で動作し、図４に示される２０６４バイトのデータであるセクタデータ構成に、ユーザデータを変換して出力する。ただし、スクランブル処理だけはユーザデータに相当する図示のメインデータのみに施される。上記回路２０２では、図２に示す処理手順３００から３０４まで処理されることになる。
【００４２】
一方、上記回路２０２の出力データ単位は、動作データ単位２０６４バイトではなくその１／１２であり、図４に示すセクタの１行分に相当する１７２バイト単位である。この１７２バイトのデータがＰＩパリティ生成回路２０３に順次転送される。ＰＩパリティ生成回路２０３では、この１７２バイトのデータからＰＩ方向のパリティデータ１０バイトを計算して末尾に付加し、１８２バイトの符号語を生成する。
【００４３】
ここでＰＩパリティの生成方法について説明する。ＤＶＤ規格におけるガロア体による原始多項式は以下の式で定義されている。
Ｐ（ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ２＋１
また、ＰＩパリティの生成多項式は以下のような式となる。
【００４４】
このような付加処理を回路的に行なうには、図５に示すような構成を有するＰＩパリティ生成回路（第１の計算回路）を用いることができる。このＰＩパリティ生成回路は、シフトレジスタによる除算回路を表しており、図中のＤがシフトレジスタ５４、…５７を、×αｎがガロア体の乗算回路５１、…５３（ガロア乗算器）を、それぞれを示している。符号５８、５９、６０等は排他的論理和を求める演算回路（排他的論理和ゲート）である。なお、図５に示す構成による各部の演算やレジスト操作は、８ビット（１バイト）をひとつのデータ単位として行なう。
【００４５】
動作としては、まず、ＳＷａを閉じてＳＷｂを１側に倒し、入力端子から情報データＨｘ（ｘ＝０〜１７１）を順にシフトレジスタ５４、…５７に入力していく。また、同時に出力端子（ＳＷｂの共通端側）から入力データをそのまま出力させていく。１７２バイト全てのデータを入力および出力し終えたら、ＳＷａを開放してＳＷｂを２側に倒し、シフトレジスタ５４、…５７内に生成されたパリティデータ１０バイトをさらに出力端子より順次出力していく。これによりパリティ付データＩｘ（０〜１８１）が生成される。
【００４６】
１８２バイトの出力データは、ＲＡＭ制御部２０６を通過してＲＡＭ２０７に順次格納されていき、この動作を１９２回繰り返すことによって図６に示すようなＰＯパリティなしのＥＣＣブロック（１８２バイト×１９２行）が生成される。なお、メモリとしてのＲＡＭ２０７には大容量で安価なＤ−ＲＡＭを用いるのが通常は得策である。
【００４７】
また一方、この１８２バイト×１９２行の出力データはＲＡＭ２０７への格納と並行してＰＯパリティ生成回路２０４にも転送されており、ＰＯパリティ生成回路２０４では、ＰＯ系列の１８２列におけるパリティ計算をリアルタイムで行なっている。ここでＰＯパリティの生成方法について説明する。
【００４８】
ＰＯパリティの生成多項式はＰＩと同様に以下のような式で表すことができる。
これは、α０〜α１５までの連続する１６個の成分が根となる符号系列を生成するための式であることを表している。ＰＯパリティ計算の原理自体はＰＩパリティの場合とほぼ同様であるが、ＰＯパリティ生成回路２０４の構成は、ＰＩパリティ生成回路２０３と同様とするわけにはいかない。これは、ＰＩ系列がＥＣＣブロックの行方向、つまりデータストリーム方向の系列であり、１０バイトのＰＩパリティ生成のために必要な情報データ１７２バイトが連続で転送されるのに対し、ＰＯ系列はＥＣＣブロックの列方向の系列であるので必要な情報データが連続では転送されないためである。
【００５０】
すなわち、ＰＩパリティ生成回路２０３は連続する１７２バイトからＰＩパリティを計算すればよいのに対し、ＰＯパリティ１６バイトを生成するために必要な情報データ１９２バイトは、受信データ１８２バイトごとに１バイトしか得られない。さらに、他の１８１バイトは各々異なったＰＯ列の情報データである。そこで、ＰＯパリティ生成回路２０４は、入力データＪｘ（１８２バイト×１９２行）を用いて１８２列分のＰＯパリティ計算を、入力１バイトごとに随時切り替えながら計算するように構成する。
【００５１】
ここで、ＰＯパリティ生成回路２０４の構成および動作について図７、図８を参照して説明する。図７は、図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図である。図８は、図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図である。図７において、図１中に示した構成要素と同一のものには同一符号を付してある。
【００５２】
入力データＪｘ（１８２バイト×１９２行）は、１バイト単位でＰＯパリティ生成コントローラ７０１とＰＯパリティ計算回路７０２（第２の計算回路）に転送される。ＰＯパリティ生成コントローラ７０１は、１８２バイトカウンタを有し、入力された情報データがどのＰＯ列であるか認識してＰＯパリティ計算回路７０２とＰＯパリティ用バッファ２０５の入出力とをコントロールしている。ここでＰＯパリティ用バッファ２０５の入出力のコントロールは、インターフェース７０３を介してなされる。
【００５３】
ＰＯパリティ計算回路７０２は、内部にＤ０〜Ｄ１５の１６個のレジスタとガロア乗算器とを有し、図７中のＰＯパリティ計算回路７０２下に示した表のように除算計算を行なっている（図８のステップ８０１）。この除算計算は、図５に示したＰＩパリティ回路と同様の構成原理によるものである。図７中の表において、Ｄｎａが計算後のＤｎの値である（ｎ＝０〜１５）。
【００５４】
計算すべきＰＯ列は１バイトごとに切り替わるため、上記１６個のレジスタの内部データも１バイトごとにＰＯパリティ用バッファ２０５に退避させる必要がある（ステップ８０４）。そして、１８２バイト後に同一ＰＯ列の情報データが転送されてきたら、上記バッファ２０５より途中結果を読み出し（ステップ８０２）、内部のレジスタＤ０〜Ｄ１５へデータを移行させ、再度ＰＯパリティ計算を行う（ステップ８０３）。この動作を１９２回繰り返すことで（ステップ８０５のＹ）、ＰＯ系列の１列のＰＯパリティ計算が完成する。
【００５５】
さらに同様の計算を残り１８１のＰＯ列に対しても連続で行なっており、入力データＪｘ（１８２バイト×１９２行）が全て入力された時点で、全てのＰＯ列におけるＰＯパリティ計算が終了し、パリティデータはＰＯパリティ用バッファ２０５に格納された状態となる。これと同時にＪｘのＲＡＭ２０７への格納も終了している。すなわち、この時点で、図３に示すＥＣＣブロックのうち情報データおよびＰＩパリティの部分がＲＡＭ２０７に格納され、ＰＯパリティの部分がＰＯパリティ用バッファ２０５に格納された状態となる。
【００５６】
なお、図３に示すＥＣＣブロックはＤＶＤ規格であり、そのＰＯ方向の誤り訂正符号は、符号長２０８バイト、情報長１９２バイト、最小距離１７であり、ＰＩ方向の誤り訂正符号は、符号長１８２バイト、情報長１７２バイト、最小距離１１である。
【００５７】
続いて、ＥＣＣエンコード処理が終了したＥＣＣブロックデータに対してＰＯパリティインターリーブ用セレクタ２１１によりインターリーブ処理を施し、これを変調回路２０８に転送する。インターリーブ処理は、ＰＩパリティ付セクタデータ２１８４バイト（１８２バイト×１２行）ごとにＰＯパリティ部のＰＩ方向データ１８２バイトを付加していく処理で、１６セクタ分行なう。この実施形態においては、ＲＡＭ制御部２０６からの出力であるＰＩパリティ付セクタデータ２１８４バイトと、ＰＯパリティ用バッファ２０５からの出力１８２バイトをインターリーブ用セレクタ２１１で１６セクタごとに切り替えて行なう。
【００５８】
以上の処理で、図２における処理手順３０６までが終了する。すなわち、上記１６セクタに対応して１６の記録フレームが生成される。
【００５９】
なお、インターリーブ処理の別の形態として、ＰＯパリティ用バッファ２０５内に完成されたＰＯパリティデータを一度ＲＡＭ制御部２０６を介してＲＡＭ２０７内へインターリーブ処理を施すように格納してもよい。この場合には、ＲＡＭ２０７の容量は、ＰＯパリティデータをも格納できるような大きさにしておく。これにより、ＲＡＭ２０７に格納されたデータは、ＰＯパリティインターリーブ用セレクタ２１１を介することなく変調回路２０８へ出力することができる。ただし、上記セレクタ２１１を用いる場合よりもＲＡＭ２０７へのアクセス回数は増える。
【００６０】
インターリーブの後、図２における処理手順３０７までの処理として、変調回路２０８において、転送されたデータに対して同期コード（ＥＣＣブロックひとつを２６の同期フレームにする）を付加し、ＤＶＤの変調規則である８／１６変調処理を行い、記録補償回路２０９へ転送する。記録補償回路２０９では、変調回路２０８からのバイナリ変調データ信号に記録補償を施す。ＰＵＨ２１０では、記録補償されたバイナリ変調データ信号に基づきレーザードライバを駆動させ、記録対応ディスク２１２上に記録マークを形成していく。
【００６１】
以上のように、本実施形態におけるＥＣＣエンコード装置では、ＰＩパリティ生成計算およびＰＯパリティ生成計算を、ＥＣＣ用データのＲＡＭ２０７へのデータ格納処理と並行して行なうことで、パリティ計算のためのＲＡＭ２０７からの情報データ読み出し／書き込み処理が全く省かれる。これにより、高倍速化を容易に可能とするＥＣＣエンコード処理が実現できる。
【００６２】
次に、本発明の別の実施形態に係るＥＣＣエンコード装置について図９を参照して説明する。図９は、本発明の別の実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図である。図９において、すでに説明した構成要素と同一のものには同一符号を付してある。以下ではその部分の重複を避けて説明する。
【００６３】
この実施形態では、ＰＩパリティの生成と並行するＰＯパリティの生成に少なくとも「ＰＯシンドローム生成回路」および「ＥＣＣデコード回路」を用いる。これらの回路自体は、入出力される信号という観点では、ＤＶＤ装置の再生回路で一般的に用いられているものと同一の機能である。さらに、「ＰＯシンドローム生成回路」を「ＰＯシンドローム用バッファ」と組み合わせることにより、ＲＡＭ２０７へのデータ格納と並行して「ＰＯシンドローム生成回路」を動作させ、パリティ計算のためのＲＡＭ２０７へアクセスを省略できるようにしたものである。
【００６４】
図９に示すように、この記録型ＤＶＤ装置は、すでに説明した構成要素のほか、ＰＯシンドローム生成回路９０４、ＰＯシンドローム用バッファ９０５、ＥＣＣデコード回路９０６を有し、これらが図１に示した実施形態のＰＯパリティ生成回路２０４およびＰＯパリティ用バッファ２０５の代わりに設けられる。
【００６５】
ＰＯシンドローム生成回路９０４は、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への格納と並行して、所定の手順によりＰＯシンドロームを生成するものである。並行してＰＯシンドロームを生成するので、ＲＡＭ２０７に３４９４４バイト（１８２バイト×１９２行）のデータ格納が完了した時点で、ＰＯシンドロームが生成される。ＰＯシンドロームは、３４９４４バイトの縦方向１９２バイト（仮想的に加えた適当な１６バイトを含めて２０８バイト）に対して１６バイトずつ生成され、ひとつのＥＣＣブロックについて１６行×１８２＝２９１２バイトのデータサイズになる。
【００６６】
ＰＯシンドローム用バッファ９０５は、ＲＡＭ２０７へのデータ格納と並行して、ＰＯシンドローム生成回路９０４がＰＯシンドロームを上記のように生成するために必要なバッファとして機能するメモリである。そのサイズはちょうど上記の１６行×１８２＝２９１２バイトである。すなわち、ＰＯシンドローム生成回路２０４は、ＰＯシンドローム用バッファ９０５をワークエリアとして用い、ＰＩパリティ生成回路２０３の出力のＲＡＭ２０７への３４９４４バイトのデータ格納が完了した時点で格納されたデータが、ＰＯシンドロームとなるようにデータを出し入れしながら計算を行なう。
【００６７】
ＥＣＣデコード回路９０６は、ＰＯシンドローム用バッファ９０５に格納されたＰＯシンドロームに基づきイレージャ訂正を行なうものである。このイレージャ訂正により、ＰＯシンドロームの生成時に適当に加えたデータの領域にＰＯパリティ（１６行×１８２＝２９１２バイト）が生成される。生成されたＰＯパリティは、ＰＯシンドローム用バッファ９０５に上書き格納される。上書き格納されたＰＯパリティは、その後ＰＯシンドローム用バッファ９０５からＰＯパリティインターリーブ用セレクタ２１１に導かれる。
【００６８】
図１０は、図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図である。図１１は、図１０中に示すＰＯシンドローム計算回路１００２の具体的な構成例を示す図である。図１２は、図１０に示すＰＯシンドローム生成回路などの動作フローを示す流れ図である。
【００６９】
以下、図９とともに、図１０ないし図１２をも必要に応じて参照し、本実施形態に係るＥＣＣエンコード装置の動作説明を行なう。
【００７０】
図９において、ＰＩパリティ生成回路２０３の１８２バイト×１９２行の出力データはＲＡＭ２０７への格納と並行してＰＯシンドローム生成回路９０４にも転送されており、ＰＯシンドローム生成回路９０４では、ＰＯ系列の１８２列におけるシンドローム計算を１バイトごとに切り替えてリアルタイムで行なっている。ＰＯ系列の１データ列におけるシンドロームＳ０〜Ｓ１５は以下に示す式で計算することができる。ただし、Ｉｘ（ｘ＝０〜２０７）はここではＰＯ系列の符号データ列２０８バイトを表す。
Ｓ０＝Ｉ０＋Ｉ１＋…＋Ｉ２０６＋Ｉ２０７
Ｓ２＝Ｉ０α２０７＋Ｉ１α２０６＋…＋Ｉ２０６α＋Ｉ２０７
・
・
・
Ｓ１５＝Ｉ０α１５×２０７＋Ｉ１α１５×２０６＋…＋Ｉ２０６α１５＋Ｉ２０７
【００７１】
また、これらの計算式でもわかるようにシンドロームを計算するためには２０８バイトの符号データ列が必要であり、入力されてくる１９２バイトでは１６バイト分足りない。不足分の１６バイトのデータは後のＥＣＣデコード処理によって訂正されると結果としてＰＯパリティになるので当初は任意のデータで構わない。ここでは、これを０データで埋めることにより計算処理の効率的を図る。
【００７２】
不足分の１６バイトを０データとして処理するためのＰＯシンドローム計算回路１００２（第２の計算回路：図１０を参照）を図１１を用いて説明する。図１１において、破線で囲まれた部分は、シンドロームを生成するため再生回路で通常用いられている周知の部分である。
【００７３】
すなわち、フリップフロップ（レジスタＤｘ 、ｘ＝０〜１５）１１２〜１１８それぞれの出力をガロア乗算器１１５〜１１９に導き（ただしフリップフロップ１１２についてはガロア乗算器は「１」に相当）、ガロア乗算器１１５〜１１９等の出力を排他的論理和ゲート１１１〜１１７の一方の入力とする。排他的論理和ゲート１１１〜１１７の他方の入力側には入力データＩｘが共通に入力され、排他的論理和ゲート１１１〜１１７の出力がフリップフロップ（レジスタＤｘ）１１２〜１１８それぞれの入力とされる。なお、図１１に示す構成による各部の演算や動作は、８ビット（１バイト）をデータ単位として行なう。
【００７４】
図１１中、破線で囲まれた、フリップフロップ（レジスタＤｘ）１１２〜１１８とガロア乗算器１１５〜１１９と排他的論理和ゲート１１１〜１１７とからそれぞれがなる各回路に１９２バイトの入力データを順次入力すると、フリップフロップ（レジスタＤｘ）１１２〜１１８にはこの１９２バイトによるシンドローム計算途中結果が以下の式Ｓ０ａ〜Ｓ１５ａのように生成される。
Ｓ０ａ＝Ｉ０＋Ｉ１＋…＋Ｉ１９０＋Ｉ１９１
Ｓ２ａ＝Ｉ０α１９１＋Ｉ１α１９０＋…＋Ｉ１９０α＋Ｉ１９１
・
・
・
Ｓ１５ａ＝Ｉ０α１５×１９１＋Ｉ１α１５×１９０＋…＋Ｉ１９０α１５＋Ｉ１９１
【００７５】
この式と上述のシンドローム計算式とを比較し、さらにＩ１９２〜Ｉ２０７が０とすると、シンドローム計算を成立させるためには各々のシンドローム計算途中結果に対してα１６×ｍ（ｍ＝０〜１５：シンドローム番号）を乗じればよいことがわかる。このため、図１１に示す回路（ＰＯシンドローム計算回路１００２）においては、１９２クロック経過後にＳＷ０〜ＳＷ１５を閉じることで、シンドローム計算を完了させるようガロア乗算器１１６、…、１２０が置かれる仕組みとなっている。
【００７６】
このような演算を行うＰＯシンドローム計算回路１００２であるが、先に説明した実施形態と同じようにＰＯシンドローム生成回路９０４全体としてはＰＯ１８２列のシンドローム計算を１バイトごとに切り替えて演算していかなければならない。このため、レジスタＤ０〜Ｄ１５の内容をＰＯシンドローム用バッファ９０５に退避させながら実施する。
【００７７】
図１０は、図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図である。図１０中には、ＰＯシンドローム生成回路９０４に対応する部分のほかに、ＰＯシンドローム用バッファ９０５、ＥＣＣデコード回路９０６も示している。
【００７８】
入力データＪｘ（１８２バイト×１９２行）が１バイト単位でＰＯシンドローム生成コントローラ１００１とＰＯシンドローム計算回路１００２に転送される（図１２のステップ１２０１）。ＰＯシンドローム生成コントローラ１００１は１８２バイトカウンタを有し、入力された情報データがどのＰＯ列であるか認識してＰＯシンドローム計算回路１００２とＰＯシンドローム用バッファ９０５の入出力をコントロールしている。ここでＰＯシンドローム用バッファ９０５の入出力のコントロールは、インターフェース１００３を介してなされる。
【００７９】
また、計算すべきＰＯ列は１バイトごとに切り替わるため、１６個のレジスタＤｘ（ｘ＝０〜１５）の内部データも１バイトごとにＰＯシンドローム用バッファ９０５に退避させる必要がある（ステップ１２０４）。そして、１８２バイト後に同一ＰＯ列の情報データが転送されてきたら、上記バッファ９０５より途中結果を読み出し（ステップ１２０２）、内部のレジスタＤｘ（ｘ＝０〜１５）へデータを移行させ、再度ＰＯシンドローム計算を行う（ステップ１２０３）。この動作を１９２回繰り返し、最後に前述した図１１のＳＷ０〜ＳＷ１５を閉じることにより、ＰＯ系列の１列のＰＯシンドローム計算が完成する（ステップ１２０５のＹ）。
【００８０】
さらに、同様の計算を残りの１８１のＰＯ列に対しても連続で行なっており、入力データＪｘ（１８２バイト×１９２行）が全て入力された時点で、全てのＰＯ列におけるＰＯシンドローム計算が終了し、シンドロームデータはＰＯシンドローム用バッファ９０５に格納された状態となる。これと同時にＪｘのＲＡＭ２０７への格納も終了している。
【００８１】
続いて、作成されたＰＯシンドロームをバッファ９０５から読み出してＥＣＣデコード回路９０６に転送し（ステップ１２０６）、ＥＣＣデコード回路９０６によるエラー訂正処理を行なう（ステップ１２０７）。言い換えると上記処理（ＰＯシンドローム計算回路１００２での処理）では０データとして埋めた１６バイトを、生成すべきＰＯパリティ１６バイトに変換する。なお、ＥＣＣデコード回路９０６は、周知のようにシンドローム修正回路、ユークリッド計算回路、チェーンサーチ回路などを有するものである。
【００８２】
上記エラー訂正処理については、通常、ＰＯ系列の訂正能力が８バイトまでであり、８バイトを超えるエラーは訂正することはできないが、エラーの位置情報（イレージャポインタ）を用いれば１６バイトまでのエラー訂正処理が可能である。これを消失訂正（イレージャ訂正）と一般的にはいう。この実施形態においては、生成すべきＰＯパリティの位置が符号列の末尾１６バイトと確定しているため、エラー位置からイレージャポインタを生成しておけば訂正処理、つまりＰＯパリティ生成が可能である。
【００８３】
より具体的には、ＰＯシンドローム用バッファ９０５より、所望のシンドロームデータをＥＣＣデコードコントローラ１００４によって選択して、ＥＣＣデコード回路９０６へ送る。そして、ＥＣＣデコード回路９０６ではイレージャポインタによりシンドローム修正処理を行った後、チェーンサーチ処理によりエラー位置におけるエラーパターン（つまりはＰＯパリティ）を算出する。
【００８４】
次に、ＥＣＣデコードコントローラ１００４は、算出したＰＯパリティを、エラー位置に基づいてＰＯシンドローム用バッファ９０５上の呼び出してきたシンドローム領域に上書きしていく（ステップ１２０８）。この処理を全ＰＯ系列において実行することによりＰＯシンドローム用バッファ９０５には全ＰＯ系列のパリティデータが完成する。ＰＯシンドローム用バッファ９０５内に完成されたＰＯパリティデータは、先の実施形態におけるＰＯパリティ用バッファ２０５内に完成されるＰＯパリティデータと同様にその後の処理に用いられる。
【００８５】
なお、ここでの説明では、生成されたＰＯパリティをシンドローム用バッファ９０５に書き込む場合について述べたが、ＲＡＭ制御部２０６を介してＲＡＭ２０７を書き込んでも構わない。この場合には、ＲＡＭ２０７の容量は、ＰＯパリティデータをも格納できるような大きさにしておく。ＲＡＭへの書き込みの際、ＰＯパリティのインターリーブ処理を施すように格納してもよい。
【００８６】
以上説明のようにこの実施形態におけるＥＣＣエンコード装置では、ＰＩパリティ生成計算とＰＯシンドローム計算を、ＥＣＣ用データＲＡＭ２０７へのデータ格納処理と並行して行い、さらにＰＯパリティ生成のためのＥＣＣデコード処理に関してもＲＡＭ２０７へのアクセスが省かれる。これにより、高倍速化を容易に可能とするＥＣＣエンコード処理が実現できる。
【００８７】
また、ＰＯシンドローム回路９０４やＥＣＣデコード回路９０６、ＰＯシンドローム用バッファ９０５は、再生系の回路として用いることもできる。したがって、記録再生系全体として回路規模を削減するのにも効果がある。
【００８８】
また、上記実施形態では、ＰＯパリティの方を、シンドローム生成回路を用いてＥＣＣデコード回路により生成したが、ＰＩパリティに関しても同様にシンドローム生成回路およびＥＣＣデコード回路を用いて生成することができる。この場合には別途ＰＩシンドローム用バッファを設け、また、ＰＩパリティ部のシンドローム計算およびＥＣＣデコード回路によるＰＩパリティ計算の処理手順が追加される。このため処理速度では上記各実施形態に劣るものの、再生系回路との更なる兼用を行なうことで回路規模の削減を図ることができる。
【００８９】
【発明の効果】
以上詳述したように、本発明によれば、横方向の第１のパリティの発生・付加と、縦方向の第２のパリティの発生・付加のための処理とが並行的になされる。よって、第１のパリティを付加してデータを一旦メモリに格納する、格納されたデータにアクセスして第２のパリティの発生・付加を行なう、という２段階の処理の必要がないので、ＥＣＣ生成・付加を高速に行なうことが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図。
【図２】図１に示す記録系構成によりなされる処理手順を機能的に説明する機能ブロック図。
【図３】ひとつのＥＣＣブロックの構成を示す図。
【図４】図３に示すＥＣＣブロックにおけるＰＩおよびＰＯパリティを除いた部分（情報データ部分）を構成する単位であるセクタ（１６セクタで図３に示す情報データになる）の内部構成を示す図。
【図５】図１中に示すＰＩパリティ生成回路２０３の具体的な構成例を示す図。
【図６】図１中に示すＲＡＭ２０７に格納されるデータの構成を示す図。
【図７】図１中に示すＰＯパリティ生成回路２０４の構成および動作をやや詳細に説明するブロック図。
【図８】図７に示すＰＯパリティ生成回路などの動作フローを示す流れ図。
【図９】本発明の別の実施形態に係るＥＣＣエンコード装置を記録型ＤＶＤ装置に適用した場合の記録系構成を示すブロック図。
【図１０】図９中に示すＰＯシンドローム生成回路９０４の構成および動作をやや詳細に説明するブロック図。
【図１１】図１０中に示すＰＯシンドローム計算回路１００２の具体的な構成例を示す図。
【図１２】図１０に示すＰＯシンドローム生成回路などの動作フローを示す流れ図。
【符号の説明】
５１、５２、５３…ガロア乗算器 ５４、５５、５６、５７…シフトレジスタ５８、５９、６０…排他的論理和ゲート １１１、１１３、１１７…排他的論理和ゲート １１２、１１４、１１８…レジスタ １１５、１１９…ガロア乗算器 １１６、１２０…ガロア乗算器 ２０１…ホスト ２０２…（ＩＥ＋ＩＥＤ＋ＲＳＶ）付加回路・スクランブル回路・ＥＤＣ付加回路 ２０３…ＰＩパリティ生成回路 ２０４…ＰＯパリティ生成回路 ２０５…ＰＯパリティ用バッファ２０６…ＲＡＭ制御部 ２０７…ＲＡＭ ２０８…変調回路 ２０９…記録補償回路 ２１０…ピックアップヘッド ２１１…ＰＯパリティインターリーブ用セレクタ ２１２…記録対応ディスク ７０１…ＰＯパリティ生成コントローラ７０２…ＰＯパリティ計算回路 ７０３…インターフェース ９０４…ＰＯシンドローム生成回路 ９０５…ＰＯシンドローム用バッファ ９０６…ＥＣＣデコード回路 １００１…ＰＯシンドローム生成コントローラ １００２…ＰＯシンドローム計算回路 １００３…インターフェース １００４…ＥＣＣデコードコントローラ
Claims (15)
- 横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、
前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップと
を具備することを特徴とするＥＣＣエンコード方法。 - 前記第２のステップは、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第２の計算回路との間で途中結果を往復しながら行なうことを特徴とする請求項１記載のＥＣＣエンコード方法。
- 前記第１のパリティが付加された前記データをメモリに順次格納するステップをさらに具備することを特徴とする請求項１記載のＥＣＣエンコード方法。
- 前記第２のステップで計算された第２のパリティを、前記メモリに格納された前記データに対してインターリーブするように前記メモリに格納するステップをさらに具備することを特徴とする請求項３記載のＥＣＣエンコード方法。
- 前記メモリに格納された前記第１のパリティが付加された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするステップをさらに具備することを特徴とする請求項３記載のＥＣＣエンコード方法。
- 横縦のブロック構造のデータについて横方向１行の第１のパリティを第１の計算回路で計算して横方向に付加し、これを各行についてそれぞれ行なう第１のステップと、
前記第１のステップがなされる間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを第２の計算回路で計算し、これを各列についてそれぞれ行なう第２のステップと、
前記計算されたシンドロームから縦方向の第２のパリティを生成する第３のステップと
を具備することを特徴とするＥＣＣエンコード方法。 - 前記第２のステップは、前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをバッファとして用い該バッファと前記第２の計算回路との間で途中結果を往復しながら行なうことを特徴とする請求項６記載のＥＣＣエンコード方法。
- 前記第１のステップは、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうことを特徴とする請求項１または６記載のＥＣＣエンコード方法。
- 横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なう第１のパリティ生成回路と、
前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列の第２のパリティを計算し、これを各列についてそれぞれ行なう第２のパリティ生成回路と
を具備することを特徴とするＥＣＣエンコード装置。 - 前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、
前記第２のパリティ生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記第２のパリティの計算を行なう
ことを特徴とする請求項９記載のＥＣＣエンコード装置。 - 前記第１のパリティが付加されたデータを格納するメモリをさらに具備することを特徴とする請求項９記載のＥＣＣエンコード装置。
- 前記メモリに格納された前記データを該メモリから読み出しながら前記計算された第２のパリティをインターリーブするためのセレクタをさらに具備することを特徴とする請求項１１記載のＥＣＣエンコード装置。
- 横縦のブロック構造のデータについて横方向１行の第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうパリティ生成回路と、
前記第１のパリティの計算を前記各行についてそれぞれ行なう間に、前記第１のパリティが付加されたデータについて縦方向１列のシンドロームを計算し、これを各列についてそれぞれ行なうシンドローム生成回路と、
前記計算されたシンドロームから縦方向の第２のパリティを生成する回路と
を具備することを特徴とするＥＣＣエンコード装置。 - 前記第１のパリティが付加された前記データの横方向のアドレスごとに対応を有するメモリをさらに具備し、
前記シンドローム生成回路は、前記メモリをバッファとして用い該バッファとの間で途中結果を往復しながら前記シンドロームの計算を行なう
ことを特徴とする請求項１３記載のＥＣＣエンコード装置。 - 前記パリティ生成回路は、前記横縦のブロック構造のデータについて横方向１行のシンドロームを生成し、該生成されたシンドロームから横方向の前記第１のパリティを計算して横方向に付加し、これを各行についてそれぞれ行なうことを特徴とする請求項９または１３記載のＥＣＣエンコード装置。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051227 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070312 |