JP2004214365A - 不揮発性半導体メモリ装置およびその動作方法 - Google Patents
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Abstract
【課題】データの書き込み時に低電圧化が困難で可能で、読み出し時に不要な箇所への電荷の注入がなく、また、消去時の閾値電圧レベルを揃えることができる不揮発性半導体メモリ装置を提供する。
【解決手段】第１導電型半導体領域２と、その表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域３Ａ，３Ｂと、その間の第１導電型半導体領域２ｃｈの上に積層されている複数の誘電体膜４およびゲート電極５と、を有している。２つのソース・ドレイン領域間の第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域２ｃｈと、第１の領域２ｃｈの一方の側で第１の領域２ｃｈとソース・ドレイン領域３Ａとの間に形成され、第１の領域２ｃｈより濃度が高い第２の領域７と、を含む。
【選択図】 図１
【解決手段】第１導電型半導体領域２と、その表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域３Ａ，３Ｂと、その間の第１導電型半導体領域２ｃｈの上に積層されている複数の誘電体膜４およびゲート電極５と、を有している。２つのソース・ドレイン領域間の第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域２ｃｈと、第１の領域２ｃｈの一方の側で第１の領域２ｃｈとソース・ドレイン領域３Ａとの間に形成され、第１の領域２ｃｈより濃度が高い第２の領域７と、を含む。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の誘電体膜に電荷をトラップさせてデータを記憶する不揮発半導体メモリ装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは不揮発性、高集積性、電気的書き換え機能を同時に兼ね備えた半導体メモリである。いわゆるＥＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）では、ゲート絶縁膜上に浮遊ゲートと呼ばれる導体を酸化膜などで完全に囲って電気的に絶縁された状態で設け、その浮遊ゲートに電荷を蓄積するＦＧ（Ｆｌｏａｔｉｎｇ ｇａｔｅ）型、複数の誘電体膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することでデータの記憶を行うＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などが知られている。
【０００３】
これらの電荷を電荷蓄積膜に注入するには、誘電体膜内での電荷のトンネル現象を利用するほか、いわゆるＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入など、最下層の誘電膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある（例えば、非特許文献１参照）。
【０００４】
非特許文献１に記載された不揮発性メモリでは、データの書き込み動作時に、少数キャリアのＮ型の反転層によりチャネルが形成されるＰ型の半導体領域を挟んで一方に接するＮ型の不純物拡散領域の電位（例えば０Ｖ）を基準に、他方のＮ型の不純物拡散領域に例えば４〜５Ｖ程度の書き込みドレイン電圧を印加した状態で、ゲート電極に例えば１０Ｖ程度の書き込みパルス（書き込みゲート電圧）を印加する。これにより、０Ｖが印加されソースとして機能する一方の不純物拡散領域から電子がチャネル内に供給され、チャネル内を加速されてドレイン端でホットエレクトロンが発生する。このホットエレクトロンをドレイン端から電荷蓄積膜（ＯＮＯ膜）に注入する。
【０００５】
データの読み出し時には、ソースとドレインの役目を上記書き込み時とは逆として２つの不純物拡散領域に読み出しドレイン電圧（例えば１．５Ｖ）を印加し、ゲート電極に読み出しゲート電圧（例えば３．０Ｖ）を印加する。書き込み時に、ソース側の電荷蓄積量に応じてメモリセルトランジスタの閾値電圧が変化している。このため、上記読み出し時の電圧の印加条件下で、ソース側の電荷蓄積量に応じてメモリトランジスタがオンまたはオフし、この情報をセンスアンプ等で検出する。この読み出し方法は、ソースとドレインの電界方向が書き込み時と逆であることから、リバースリード法と称される。前記非特許文献１では、電荷蓄積膜の両端にそれぞれ数百個程度の電子を注入することで１セルに２ビットのデータを記憶し、ソースとドレインを入れ替えて行う２度のリバースリードにより２ビットのデータを独立に読み出している。
【０００６】
データの消去時には、消去したい電子が蓄積された側の不純物拡散領域に正の電圧を印加し、ゲートに負電圧を印加することで、この不純物拡散領域側でバンド間トンネリングによりホットホールを発生させ、消去したい電子が蓄積された電荷蓄積膜の局部にホットホールを注入してデータを消去している。前記非特許文献１では、この動作を正の電圧を印加する不純物拡散領域を切り替えて２度行うことで２ビットデータを消去している。
【０００７】
【非特許文献１】
ボアズ エイタン（Ｂｏａｚ Ｅｉｔａｎ）等著、米国電気電子技術者協会（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）発行、「エレクトロン・デバイス・レター（ＥＤＬ：Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ）」、第２１巻（ＥＤＬ−２１）、２０００年、ｐ５４３。
【０００８】
【発明が解決しようとする課題】
非特許文献１に記載された不揮発性メモリ装置において、以下の課題があった。
第１に、従来のＭＯＮＯＳ型メモリトランジスタは、ＦＧ型より低電圧が可能であるが、データ書き込み時の電子のＣＨＥ注入効率が低いことから、まだ十分低電圧化できておらず、１０Ｖ近くの電圧が必要であった。このため、メモリの周辺回路に耐圧が高いトランジスタが必要となり製造プロセスが複雑となって、製造コストの低減が困難であった。また、パルスの遅延や消費電力が大きく、これにより不揮発性メモリ装置の用途が限定されていた。
【０００９】
第２に、ＯＮＯ膜や不純物領域の最適化によりＣＨＥ注入の効率を高め低電圧化を進めることも可能であるが、その場合、書き込みが低電圧動作であるがゆえに、読み出し動作時のリードディスターブが顕著になってくる。つまり、データのリード時にソース側の蓄積電荷量に応じた閾値電圧の変化を読み出そうとする際、書き込み電圧が低電圧化されているとドレイン側の電荷蓄積膜の端部にかかる電界によって弱い書き込みが起こりやすくなる。このため、何度も読み出しを繰り返している間に、ドレイン側に無視できない量の電子が強制的に注入され、最悪の場合、データが破壊されるという課題がある。
【００１０】
第３に、消去に関する以下の課題を有している。
ドレイン端の局部にＣＨＥ注入により書き込まれた電荷をホットホールの注入で電気的に相殺させる消去動作において、消去が十分でない場合、メモリトランジスタの閾値電圧は書き込まれている領域の閾値電圧になる。ところが、消去が十分に行われると、その消去された領域の閾値電圧が、書き込みが一切行われていないときの最初のチャネル形成領域の閾値電圧より下がってしまう過剰消去が生じる。過剰消去が起こると、メモリセルトランジスタの閾値電圧は、ほぼチャネル形成領域の閾値電圧で決められるようになる。
【００１１】
チャネル形成領域の閾値電圧はプロセスの初期段階でイオン注入により調整されるが、このときのイオン注入では比較的濃度が低く、その後のプロセスの熱履歴等で変化しやすいなどの理由で、メモリセルアレイ内、あるいはウエハ間でばらつきやすい。従来のメモリセルトランジスタで、この過剰消去になるかならないかの閾値電圧レベルをターゲットに消去条件が決められ、できるだけ消去を十分に行おうとすると、どうしても一部のメモリセルトランジスタで過剰消去が起こり、上述した理由によりメモリセルトランジスタの閾値電圧がばらつきやすい。
【００１２】
一方、一部でも過剰消去とならないように消去を余り行わないと、この場合のメモリセルの低いレベルの閾値電圧は、データが書き込まれている領域の閾値電圧となる。ところが、この完全に消去が行われていない消去途中での閾値電圧は消去時間の変動に敏感で、パルスの遅延の影響を受けてばらつきが大きくなりなりやすい。さらに、この場合、書き込みと消去で閾値電圧差が大きくとなれないので、低電圧動作が困難となる。
つまり、従来のメモリセル構造では、消去時間を制御するかしないかによらず、結局のところ消去時の閾値電圧のばらつきが大きい。
【００１３】
この第３の課題は、低電圧化を進めると致命的な問題として今後、一層重要となってくると予想される。そして、このまま低電圧化を進めると、最終的には、ビットごとに消去レベルを揃えるなどの複雑な制御が要求され、データ書き換え時間が短くできないか、或いは、かえって長くなってしまう事態を招きかねない。
【００１４】
本発明の目的は、データの書き込み時に低電圧化が可能で、読み出し時に不要な箇所への電荷の注入がなく、また、消去時の閾値電圧レベルを揃えることができる構造の不揮発性半導体メモリ装置と、その動作方法（データの書き込み、読み出しおよび消去方法）を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、を含む。
【００１６】
本発明の不揮発性半導体メモリ装置の第１の動作方法は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、データの読み出し時に、前記第２の領域側のソース・ドレイン領域の電位を基準として、前記第１の領域側の他のソース・ドレイン領域に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加し、前記データの書き込み時に前記複数の誘電体膜の局部に前記少数キャリアが十分注入されているか否かに応じて異なるチャネルの導電率の変化を読み出す。
【００１７】
本発明の不揮発性半導体メモリ装置の第２の動作方法は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、データの消去時に、前記第１の領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に正電圧、前記ゲート電極に負電圧をそれぞれ印加し、前記第２の領域側のソース・ドレイン領域側でバンド間トンネル電流に起因して発生しエネルギー的に励起され、前記少数チャリアと反対の極性を有する電荷を、少なくとも前記データの書き込み時に前記少数キャリアが注入される前記複数の誘電体膜の局部に注入する。
【００１８】
本発明の不揮発性半導体メモリ装置では、複数の誘電体膜内に、いわゆる離散化された電荷蓄積手段として電荷トラップを有する。この複数の誘電体膜は第１導電型半導体領域上に形成されている。第１導電型半導体領域が、少数キャリアの反転層からチャネルが形成される第１の領域のほかに、その第１の領域とソース・ドレイン領域との間に第１導電型の第２の領域が設けられている。この第２の領域は、２つのソース・ドレイン領域の一方側にのみ形成され、第１の領域より第１導電型の不純物濃度が高い。
【００１９】
この第２の領域が２つのソース・ドレイン領域の一方側にのみ形成されていることよって、データの書き込み、読み出しおよび消去時に以下の様々な作用が生じる。
【００２０】
データの書き込み時に、第２の領域側のソース・ドレイン領域に、他のソース・ドレイン領域の電位を基準として書き込みドレイン電圧を印加し、ゲート電極に書き込みゲート電圧を印加する。これにより、電位の基準としたソース・ドレイン領域から、第１半導体領域にとっての少数キャリアが供給され、第１の領域内をチャネル方向の電界によって加速される。少数キャリアは第１の領域のドレイン端付近で高エネルギーを得て、複数の誘電体膜の電位障壁を乗り越えて当該複数の誘電体膜内に注入される。このとき、第２の領域の存在によりチャネル方向の電界の集中性が第１の領域のドレイン端付近で高くなり、より多くの電荷が複数の誘電体内に効率よく注入される。
【００２１】
データの読み出し時に、第２の領域側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして読み出しドレイン電圧を印加する。ゲート電極には、所定の読み出しゲート電圧を印加する。書き込み時と同様に、このときも第２の領域の存在によりチャネル方向の電界の集中性が一部で高まる。ただし、この電界の集中性が高まる箇所は、書き込み時にドレイン側であったが、読み出し時にはソース側となる。このため、読み出そうとしている電荷が蓄積された反対の側で電界が緩和される。その結果、読み出し時にチャネルを流れる電荷（少数キャリア）は、ドレイン側で加速が進まず高いエネルギーが付与されないことから、複数の誘電体膜の電位障壁を越えることがない。このリバースリードでは、ソース側の蓄積電荷量に応じてチャネルの導電率が大きく変化するので、その変化がソース・ドレイン領域の電位変化等に変換される。この電位変化等を検出すると、メモリセルトランジスタに記憶されているデータが非破壊で読み出される。
【００２２】
データの消去時には、第１の領域の電位を基準に、データが書き込まれている側のソース・ドレイン領域に正電圧、ゲートに負電圧を印加する。上記電圧の印加によってデータが書き込まれている側のソース・ドレイン領域の表面が空乏化してバンドの曲がりが急峻となり、バンド間トンネル電流が生じる。これにより、書き込まれた電荷と逆極性を有しエネルギーが高い電荷が生じ、これが垂直の電界に加速されてデータが書き込まれている複数の誘電体膜の局部に注入される。これにより、閾値電圧が変化し消去が進む。
【００２３】
ところで、Ｎチャネル型の場合、複数の誘電体膜の全領域のうちデータが書き込まれている局部下方のチャネル形成領域の消去状態での閾値電圧（初期閾値電圧）は、他のチャネル形成領域（主に第１の領域）の閾値電圧（チャネル閾値電圧）より高い。しかも、第１の領域より濃度が高い第２の領域の影響を受けているため、初期閾値電圧はチャネル閾値電圧よりばらつきが小さい。
この状態で書き込みを行うと、書き込み状態の閾値電圧も、チャネル閾値電圧から書き込みを行った場合より、そのばらつきが小さい。そのため、つぎに消去を行った後の閾値電圧のばらつきも小さいままである。このように、第２の領域が設けられていることによって、初期の閾値電圧のみならず、データ書き換え後の閾値電圧の収束性もよい。
また、閾値電圧が初期閾値電圧より低い過剰消去となっても、メモリセルトランジスタの閾値電圧がチャネル閾値電圧以下となるまでは余裕がある。このため、第２の領域がない場合の過剰消去と比べると、閾値電圧の変動が小さい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、ＮチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体メモリ装置を例として、図面を参照しながら説明する。
【００２５】
図１は、本発明の実施の形態に係る不揮発性メモリセルの断面図である。図２は、電荷蓄積膜を拡大して示す図１と等価な断面図である。このメモリセルは、ＯＮＯ膜の電荷トラップにデータの記憶が可能な１つのＭＯＮＯＳ型のメモリトランジスタから構成されている。
メモリトランジスタ１は、図１に示すように、Ｐ型半導体からなる基板２に形成されている。基板２は、例えば単結晶シリコンなどの半導体材料からなり、メモリトランジスタを含む半導体素子を形成する基体として設けられている。基板２の形態は種々あり、Ｐ型半導体基板そのもののほか、半導体基板に形成されたＰ型ウェル、Ｐ型のＳＯＩ層などであってもよい。
【００２６】
基板２の表面部に、Ｎ型不純物が高濃度に導入されて出来た２つの不純物領域（ソース・ドレイン領域）３Ａ，３Ｂが互いに離間して形成されている。ソース・ドレイン領域３Ａと３Ｂとの間の基板２の表面部分２ｃｈが、本発明の“第１の領域”の実施の形態を構成する。この第１の領域２ｃｈは、主にチャネルが形成される領域であることから、以下、チャネル形成領域という。
【００２７】
チャネル形成領域２ｃｈの上に、複数の誘電体膜を積層させた電荷保持能力を有する電荷蓄積膜４が形成されている。電荷蓄積膜４は、図２に示すように、下層から順に、ボトム誘電体膜４−１、主に電荷蓄積を担う中間の誘電体膜４−２、トップ誘電体膜４−３から構成されている。ボトム誘電体膜４−１は、例えば、熱酸化法により形成した二酸化珪素膜、二酸化珪素膜を窒化処理した膜などからなる。中間の誘電体膜４−２は、例えば、窒化珪素膜からなり、トップ誘電体膜４−３は例えば、誘電体膜４−２を熱酸化して形成した膜としてもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成した膜でもよい。
電荷蓄積膜４上にゲート電極５が形成されている。ゲート電極５は、例えば不純物が添加された多結晶珪素または非晶質珪素からなる。
ゲート電極５と電荷蓄積膜４の積層体の両側面に、断面が略１／４半円状の絶縁体からなるサイドウォール・スペーサ層６が形成されている。
【００２８】
ソース・ドレイン領域３Ａは、不図示のビット線やソース線などの上層配線層（または、ソース電極あるいはドレイン電極）と電気的に接続されるＮ型不純物領域３Ａ−１と、Ｎ型不純物領域３Ａ−１からチャネル中央側に張り出したエクステンション領域３Ａ−２とから構成されている。同様に、ソース・ドレイン領域３Ｂは、不図示の上層配線層（または、ソース電極あるいはドレイン電極）と電気的に接続されるＮ型不純物領域３Ｂ−１と、Ｎ型不純物領域３Ｂ−１からチャネル中央側に張り出したエクステンション領域３Ｂ−２とから構成されている。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と称される不純物構造では、エクステンション領域３Ａ−２，３Ｂ−２は、Ｎ型不純物領域３Ａ−１，３Ｂ−１より低濃度で、浅く形成されることが多い。
【００２９】
本実施の形態では、２つのエクステンション領域３Ａ−２，３Ｂ−２の一方（本例では、３Ａ−２）と、チャネル形成領域２ｃｈとの間に、Ｐ型不純物濃度がチャネル形成領域２ｃｈより高いＰ型の不純物領域７が形成されている。このＰ型不純物領域７は、データの書き込みまたは読み出し時に、この近傍で電界の集中性を高めるために、並びに、消去状態の初期の閾値電圧を揃えるために形成されている。
【００３０】
メモリトランジスタの製造では、まず、基板２に、必要に応じて素子分離絶縁層、ウェルなどを形成し、チャネル形成領域２ｃｈの閾値電圧（以下、チャネル閾値電圧という）を設定する。本実施の形態では、後述するように、チャネル閾値電圧がメモリトランジスタの閾値電圧を決定しない。
つぎに、電荷蓄積膜４を構成するボトム誘電体膜４−１、中間の誘電体膜４−２およびトップ誘電体膜４−３を順次、所定の成膜方法によって形成する。また、例えばドープドポリシリコンからなる導電膜を形成する。これらの導電膜および複数の誘電体膜を同じパターンのレジスト等をマスクとしたエッチングによりパターンニングし、ゲート電極５と、その下の電荷蓄積膜４を形成する。なお、電荷蓄積膜４はゲートの周囲で少なくとも一部残しておいてもよい。
【００３１】
レジストを除去後、ゲートの積層体を自己整合マスクとし、また、必要に応じて残した電荷蓄積膜４をスルー膜として、シリコンの表面にＮ型不純物を低濃度でイオン注入し、Ｎ−型のエクステンション領域３Ａ−２，３Ｂ−２を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ＋）を１〜５×１０１３ｃｍ−２ほどの密度でドーピングする。エクステンション領域の濃度は任意であるが、後述する読み出し動作の条件下で、チャネルホットエレクトロンが発生しない程度に十分、低濃度で形成されていることが望ましい。
Ｐ型不純物領域７がない場合、高効率のチャネルホットエレクトロン（ＣＨＥ）注入を行うためには高濃度のエクステンション領域が必要となる。本実施の形態では、Ｐ型不純物領域７の存在により、ホットエレクトロンの高い注入効率を維持したまま、エクステンション領域の濃度を下げることができる。その結果、後述する読み出し動作時のディスターブと、書き込み動作時の非選択セルに対するディスターブが抑制されるという利益が得られる。
【００３２】
続いて、本実施の形態では、一方のエクステンション領域（本例では、３Ｂ−２）をマスキングする層、例えばレジスト層を形成し、このマスク層に覆われていない他方のエクステンション領域３Ａ−２に逆極性の不純物（Ｐ型不純物）をカウンタードープする。ボトム誘電体膜４−１として二酸化珪素を２．０ｎｍ、主に電荷蓄積を担う中間の誘電体膜４−２として窒化珪素を１２．０ｎｍ、トップ誘電体膜４−３として二酸化珪素を４．０ｎｍを用いた電荷蓄積膜構造を有し、チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）を決める基板２の注入イオンをホウ素とした場合、このカウンタードープの条件は、二弗化ホウ素イオンＢＦ２ ＋を加速エネルギー３０〜９０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２、打ち込み角度２０〜５０度で形成することが望ましい。ここで、打ち込み角度とは基板２の垂線を基準にゲート積層体の下側にイオンが斜めに打ち込まれる角度を言う。なお、打ち込み角度がある程度大きい場合、イオン注入マスク層なしでも片側のみＰ型不純物を導入することができる。
【００３３】
イオン注入のマスク層を除去後、全面にＣＶＤによりＳｉＯ２膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、ゲートの積層体の側面にサイドウォール・スペーサ層６が形成される。
この状態で、サイドウォール・スペーサ層６外側の基板２の表面部にＮ型不純物を高濃度でイオン注入し、ソース・ドレイン領域のＮ＋不純物領域３Ａ−１，３Ｂ−１を形成する。このイオン注入では、たとえば、ゲートの積層体およびサイドウォール・スペーサ層６をマスクとして自己整合的にＡｓ＋を１〜５×１０１５ｃｍ−２ほどの密度でドーピングする。
その後、必要に応じて、層間誘電体膜、コンタクトおよび配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３４】
つぎに、本実施の形態で採用可能なメモリセルアレイ構造を説明する。
図３は、ソース分離ＮＯＲ型のメモリセルアレイの等価回路図である。
メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ドレインがビット線ＢＬ３に接続され、各ソースがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図３に示すセル配置およびセル間接続が繰り返されている。
【００３５】
図３に示すメモリセルアレイにおいて、データの書き込みまたは消去時に、ビット線に所定のドレイン電圧を設定するか否かに応じて同一行のメモリセルを並列書き込みでき、したがってページ単位の一括書き込みが可能である。なお、動作方法の詳細は後述する。
【００３６】
図４は、ソース線を省略してビット線を隣接したメモリトランジスタ列間で共有させたＶＧ型メモリセルアレイの等価回路図である。
ビット線ＢＬ２が、第１行のメモリトランジスタＭ１１，Ｍ１２，Ｍ１３，…と、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…とにより共有されている。ビット線ＢＬ３が、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…と、第３行のメモリトランジスタＭ３１，Ｍ３２，Ｍ３３，…とにより共有されている。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は、不純物領域により形成されている。
【００３７】
図４に示すメモリセルアレイにおいては、ページ単位の一括書き込みが出来ず、ビット毎、或いは、１ページに対し複数回の書き込み動作が必要となる。
【００３８】
次に、メモリセルの電荷注入動作を説明する。
図５（Ａ）に電荷注入動作の模式図を示す。また、図５（Ｂ）と（Ｃ）に書き込み時のチャネル方向のポテンシャルと電界分布を示す。
図５（Ａ）において、基板２がＰ型半導体、ソース・ドレイン領域を構成する不純物領域３Ａ−１，３Ｂ−１およびエクステンション領域３Ａ−２，３Ｂ−２をＮ型半導体とし、記憶部ＭＡに電子を注入するものとする。
まず、ソースとなるソース・ドレイン領域３Ｂと基板２を基準電圧０Ｖで保持した状態で、ドレインとなるソース・ドレイン領域３Ａに書き込みドレイン電圧Ｖｄ、例えば３．０Ｖを印加し、ゲート電極５に所定の正電圧（書き込みゲート電圧Ｖｇ）、例えば５．０Ｖを印加する。
【００３９】
この条件下、図５（Ｃ）に示すように、書き込みドレイン電圧Ｖｄと書き込みゲート電圧Ｖｇによる電界が発生するが、基板２よりも不純物密度の高い領域７によって、ポテンシャル差が大きくなり（図５（Ｂ））、ドレイン端での電界が強くなる。
その結果、ソース・ドレイン領域３Ｂから少数キャリアの反転層（チャネル）ＣＨに供給された電子が、ドレイン端でホットエレクトロンとなって、ボトム誘電体膜４−１の電位障壁を超え、電荷蓄積膜４内に注入される。
【００４０】
このとき、ソースとなるソース・ドレイン領域３Ｂ側にはＰ型不純物領域７が形成されていないため、ソース端でのポテンシャル差が低く、電荷の注入が行われるほどの電界強度がないために、記憶部ＭＢに電荷が注入されることはない。
【００４１】
図６に、本実施の形態の一例として、書き込みドレイン電圧Ｖｄの印加対象を切り替えて、記憶部ＭＢにデータを書き込んだ場合と、記憶部ＭＡにデータを書き込んだ場合それぞれで、ドレイン電圧Ｖｄ＝３．０Ｖ、ゲート電圧Ｖｇ＝５．０Ｖの条件下での書き込み特性を示す。図６において、横軸に電圧印加時間（書き込みパルスの発生時間（ｗｒｉｔｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ））、縦軸にメモリトランジスタの閾値電圧のシフト量（Ｖｔｈ ｓｈｉｆｔ）を示す。
この図から、Ｐ型不純物領域７が存在する側の記憶部ＭＡへの書き込みでは、閾値電圧Ｖｔｈが約１ｍｓと高速でシフトすることが分かる。
これに対し、Ｐ型不純物領域７が存在しない側の記憶部ＭＢへの書き込みでは、閾値電圧Ｖｔｈがシフトしない。これは、ドレイン側に書き込まれたデータをリバースリード法により読み出す場合、リード時のドレイン側（書き込み時のソース側）は上記のように効果的な書き込み動作が行われないような構造になっているために、いくら時間を長くしても記憶部ＭＢへの書き込みが行われないことを示している。記憶部ＭＢへの書き込みでは、ソース側でポテンシャルが変化し、これにより横方向の電界エネルギーが消費され、肝心のドレイン側では電界強度がホットエレクトロンを発生させるほど強くならないからである。
【００４２】
図７に、記憶部ＭＡへの書き込みを繰り返し連続して行った場合の、記憶部ＭＢのリードディスターブ特性を示す。この図では、合計の書き込み時間を１秒から１０５秒まで変化させ、その書き込み時間と、その都度読み出した記憶部ＭＢの閾値電圧（ｒｅａｄＶｔｈ）との関係を示す。このとき、ソース電圧は０．５Ｖ、ゲート電圧は３．３Ｖである。
この図から、記憶部ＭＡの書き込みが記憶部ＭＢへの閾値に影響しないため、非常に高いディスターブ耐性が得られていることが分かる。
【００４３】
次に、メモリセルの消去動作を説明する。
第１の消去方法では、ドレイン側から、バンド間トンネル電流に起因したホットホールの注入を行う。
【００４４】
図８に、第１の方法による消去時の模式図を示す。
基板２（チャネル形成領域２ｃｈ）の電位（０Ｖ）を基準に、データが書き込まれている記憶部ＭＡ側のソース・ドレイン領域３Ａに正電圧、例えば５Ｖを印加し、ゲート電極５に負電圧、例えば−４Ｖを印加する。
【００４５】
この条件下、データが書き込まれている記憶部ＭＡ側のソース・ドレイン領域３Ａの表面が空乏化してバンドの曲がりが急峻となり、バンド間トンネル電流が生じる。これにより、図８に示すように、書き込まれた電荷（電子）と逆極性を有しエネルギーが高い電荷（ホットホール）が生じ、これが垂直の電界に加速されてデータが書き込まれている複数の誘電体膜の局部（記憶部ＭＡ）に注入される。これにより、注入されたホールにより蓄積電子が電気的に相殺され、閾値電圧が低下し、記憶データが消去される。
【００４６】
本実施の形態では、Ｐ型不純物領域７が形成されていることから、製造直後の最初の閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より高く設定され、“１”書き込み後に、閾値電圧Ｖｔｈ（ｗｒｉｔｅ）に変化している。この状態からデータの消去を行い、閾値電圧を初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）以下に変化させることが望ましい。
【００４７】
本実施の形態では、メモリトランジスタの初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）はＰ型不純物領域７の濃度プロファイルに依存する。書き込み領域（記憶部ＭＡ）にホットホールを注入して消去を行った場合、十分な消去動作を行っても、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）との差があるために、消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）を初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）よりも下げることができる。
この閾値電圧の関係を、図８および次式（１）に示す。
【数１】
Ｖｔｈ（ｉｎｉｔ．）≧Ｖｔｈ（ｅｒａｓｅ）＞Ｖｔｈ（ｃｈａｎｎｅｌ）…（１）
【００４８】
図９に、メモリトランジスタの消去特性の一例を示す。図９の横軸に電圧印加時間（消去パルスの発生時間（ｅｒａｓｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ））、縦軸にメモリトランジスタの閾値電圧を示す。なお、この図９を求めた測定では、ゲート電極の印加電圧を−５Ｖとしている。
図９に示す例でチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）は０．８Ｖに設定されている。チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）は、チャネル濃度自体も低く、また、トランジスタの製造過程の初期段階で設定され、その後のプロセスの熱履歴の影響等を受けてばらつきやすい。
これに対し、図９に示す例で約２Ｖに設定されている製造直後の初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、Ｐ型不純物領域７の濃度プロファイルで決まり、このＰ型不純物領域７の形成工程は、トランジスタの製造過程の、特に高温処理が多い電荷蓄積膜４の形成後であるため、熱履歴により変動しにくい。また、Ｐ型不純物領域７自体がチャネル形成領域２ｃｈより高濃度であるため、最初から初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）の収束性がよく、急峻な分布が得られる。したがって、“１”書き込み後に約５．８Ｖの値をとる閾値電圧Ｖｔｈ（ｗｒｉｔｅ）も、チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）を初期閾値電圧として書き込みを行った場合より収束性がよい。消去により閾値電圧が図９に示すように消去時間に依存して低下するが、消去閾値電圧Ｖｔｈ（ｅｒａｓｅ）は初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）以下にすればよいので、制御が容易である。
【００４９】
図１０に、比較例としてＰ型不純物領域７がない場合の消去時の模式図を示す。
比較例においても、基板２の電位（０Ｖ）を基準として、ソース・ドレイン領域３Ａに正電圧、ゲート電極５に負電圧を印加すると、バンド間トンネリングに起因したホットホールが記憶部ＭＡに注入され、記憶データが消去される。
ただし、Ｐ型不純物領域７がない場合、初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）とほぼ等しい。消去動作が十分でない場合、メモリトランジスタの消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）は、書き込まれている領域（記憶部ＭＡ）において“１”書き込みの閾値電圧Ｖｔｈ（ｗｒｉｔｅ）が低下した閾値電圧（＞Ｖｔｈ（ｉｎｉｔ．）＝Ｖｔｈ（ｃｈａｎｎｅｌ））となる。これに対し消去が十分に行われると、消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）は、ウエハ面内あるいはメモリセルアレイ内で少なくとも一部が初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）、つまりチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より低くなってしまう。チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）のばらつきが大きいからである。
この閾値電圧の関係を、図１０および次式（２）に示す。
【数２】
Ｖｔｈ（ｉｎｉｔ．）＝Ｖｔｈ（ｃｈａｎｎｅｌ）＞Ｖｔｈ（ｅｒａｓｅ）…（２）
【００５０】
この比較例のようにＰ型不純物領域７がない場合、初期の閾値電圧のばらつきが大きい上に、消去後の閾値電圧がチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より低下してしまうため、消去の閾値制御が難しい。
【００５１】
第２の消去方法では、ＦＮトンネリングにより蓄積電子をチャネル全面で引き抜く。
【００５２】
図１１に、この第２の方法による消去時の模式図を示す。
２つのソース・ドレイン領域３Ａおよび３Ｂ、並びに基板２に正電圧、例えば４．５Ｖを印加し、ゲートに負電圧、例えば−４．５Ｖを印加する。これにより、記憶部ＭＡの蓄積電子が基板側にＦＮトンネリングする。続いて記憶部以外の領域からも電子が引き抜かれることがあるが、それとほぼ同時に、ゲート電極５から電子が注入されるため電気的な均衡が保たれる。その結果、記憶データが消去される。
【００５３】
本発明の実施の形態によれば、以下の効果が得られる。
例えばＮ型チャネルの場合、チャネル形成領域２ｃｈと同じ導電型で、かつ、より濃度が高いＰ型不純物領域７を、ソース・ドレイン領域３Ａ，３Ｂのどちらか片方の側、例えば３Ａの側に設けている。
このため、書き込み時のホットエレクトロンの注入効率が上がり、書き込み電圧を低くできる。その結果、周辺回路に高い耐圧のトランジスタを作る必要がなくなり、製造プロセスが簡素化できる。
また、Ｐ型不純物領域７の存在により、ホットエレクトロンの高い注入効率を維持したまま、エクステンション領域の濃度を下げることができる。その結果、読み出し時に、読み出し動作電圧の印加条件で弱い書き込みが起こるという読み出し動作時のディスターブと、書き込み動作時の非選択セルに対するディスターブが抑制されるという利益が得られる。
さらに、メモリトランジスタの初期の閾値電圧のばらつきが小さくなり、書き込み後の閾値電圧、さらには消去後の閾値電圧の収束性が良くなる。消去後の閾値電圧がチャネル閾値電圧より下がることを防止でき、消去閾値電圧の設定範囲が拡大されて制御が行いやすい。
【００５４】
このような種々の利点があるＰ型不純物領域７の形成は、エクステンション領域の形成時のＮ型不純物のイオン注入に続けて、Ｐ型不純物をイオン注入するカウンタードープによって形成できる。Ｐ型不純物をイオン注入する際の角度をある程度大きくすると、なんらマスク層を形成しなくても片側のＰ型不純物形成が可能である。その場合、フォトマスクの追加が不要で、工程の増加もわずかであることから、大幅なコスト増の要因とならない。
【００５５】
これに対し、ドレイン端部で高電界を発生させるために、ドレイン側とソース側の双方でカウンタードープ等によりＰ型不純物領域を設けた場合、書き込み動作の際、書き込み電流を得るためにゲート電圧を上げて、ソース側の閾値電圧の高い領域のポテンシャルを下げる必要がある。その結果、ドレイン側のポテンシャル差も低くなり、書き込み効率の向上が達成できにくくなる。
本実施の形態では、書き込み時にドレインとなる側のみＰ型不純物を設けることにより、このような書き込み効率の向上を妨げる要因を排除し、結果として、書き込み特性の大幅な向上を図ることができる。
以上より、書き込み、読み出しおよび消去の全てで５Ｖ以下の電圧で動作させることが可能となった。
【００５６】
【発明の効果】
本発明によれば、データの書き込み時に低電圧化が可能で、読み出し時に不要な箇所への電荷の注入がなく、また、消去時の閾値電圧レベルを揃えることができるようになった。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性メモリセルの断面図である。
【図２】電荷蓄積膜を拡大して示す図１と等価な断面図である。
【図３】ソース分離ＮＯＲ型のメモリセルアレイの等価回路図である。
【図４】ソース線を省略してビット線を隣接したメモリトランジスタ列間で共有させたＶＧ型メモリセルアレイの等価回路図である。
【図５】（Ａ）は電荷注入動作の模式図、（Ｂ）と（Ｃ）は書き込み時のチャネル方向のポテンシャルと電界分布を示す図である。
【図６】書き込みドレイン電圧の印加方向を切り替えて、２つの記憶部にそれぞれデータを書き込んだときの書き込み特性を示すグラフである。
【図７】記憶部ＭＡへの書き込みを繰り返し連続して行った場合の、記憶部ＭＢのリードディスターブ特性を示すグラフである。
【図８】第１の方法による消去時の模式図である。
【図９】第１の方法による、メモリトランジスタの消去特性を示すグラフである。
【図１０】比較例としてＰ型不純物領域がない場合の消去時の模式図である。
【図１１】第２の方法による消去時の模式図である。
【符号の説明】
１…メモリトランジスタ、２…基板（第１導電型半導体）、２ｃｈ…チャネル形成領域（第１の領域）、３Ａ，３Ｂ…ソース・ドレイン領域、４…電荷蓄積膜（複数の誘電体膜）、４−１…ボトム誘電体膜、４−２…中間の誘電体膜、４−３…トップ誘電体膜、５…ゲート電極、６…サイドウォール・スペーサ層、７…Ｐ型不純物領域（第２の領域）、ＭＡ…記憶部。
【発明の属する技術分野】
本発明は、複数の誘電体膜に電荷をトラップさせてデータを記憶する不揮発半導体メモリ装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは不揮発性、高集積性、電気的書き換え機能を同時に兼ね備えた半導体メモリである。いわゆるＥＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）では、ゲート絶縁膜上に浮遊ゲートと呼ばれる導体を酸化膜などで完全に囲って電気的に絶縁された状態で設け、その浮遊ゲートに電荷を蓄積するＦＧ（Ｆｌｏａｔｉｎｇ ｇａｔｅ）型、複数の誘電体膜を積層させた電荷蓄積膜を有し、この電荷蓄積膜内の電荷トラップに蓄積する電荷量を制御することでデータの記憶を行うＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などが知られている。
【０００３】
これらの電荷を電荷蓄積膜に注入するには、誘電体膜内での電荷のトンネル現象を利用するほか、いわゆるＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入など、最下層の誘電膜の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方法がある（例えば、非特許文献１参照）。
【０００４】
非特許文献１に記載された不揮発性メモリでは、データの書き込み動作時に、少数キャリアのＮ型の反転層によりチャネルが形成されるＰ型の半導体領域を挟んで一方に接するＮ型の不純物拡散領域の電位（例えば０Ｖ）を基準に、他方のＮ型の不純物拡散領域に例えば４〜５Ｖ程度の書き込みドレイン電圧を印加した状態で、ゲート電極に例えば１０Ｖ程度の書き込みパルス（書き込みゲート電圧）を印加する。これにより、０Ｖが印加されソースとして機能する一方の不純物拡散領域から電子がチャネル内に供給され、チャネル内を加速されてドレイン端でホットエレクトロンが発生する。このホットエレクトロンをドレイン端から電荷蓄積膜（ＯＮＯ膜）に注入する。
【０００５】
データの読み出し時には、ソースとドレインの役目を上記書き込み時とは逆として２つの不純物拡散領域に読み出しドレイン電圧（例えば１．５Ｖ）を印加し、ゲート電極に読み出しゲート電圧（例えば３．０Ｖ）を印加する。書き込み時に、ソース側の電荷蓄積量に応じてメモリセルトランジスタの閾値電圧が変化している。このため、上記読み出し時の電圧の印加条件下で、ソース側の電荷蓄積量に応じてメモリトランジスタがオンまたはオフし、この情報をセンスアンプ等で検出する。この読み出し方法は、ソースとドレインの電界方向が書き込み時と逆であることから、リバースリード法と称される。前記非特許文献１では、電荷蓄積膜の両端にそれぞれ数百個程度の電子を注入することで１セルに２ビットのデータを記憶し、ソースとドレインを入れ替えて行う２度のリバースリードにより２ビットのデータを独立に読み出している。
【０００６】
データの消去時には、消去したい電子が蓄積された側の不純物拡散領域に正の電圧を印加し、ゲートに負電圧を印加することで、この不純物拡散領域側でバンド間トンネリングによりホットホールを発生させ、消去したい電子が蓄積された電荷蓄積膜の局部にホットホールを注入してデータを消去している。前記非特許文献１では、この動作を正の電圧を印加する不純物拡散領域を切り替えて２度行うことで２ビットデータを消去している。
【０００７】
【非特許文献１】
ボアズ エイタン（Ｂｏａｚ Ｅｉｔａｎ）等著、米国電気電子技術者協会（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）発行、「エレクトロン・デバイス・レター（ＥＤＬ：Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ）」、第２１巻（ＥＤＬ−２１）、２０００年、ｐ５４３。
【０００８】
【発明が解決しようとする課題】
非特許文献１に記載された不揮発性メモリ装置において、以下の課題があった。
第１に、従来のＭＯＮＯＳ型メモリトランジスタは、ＦＧ型より低電圧が可能であるが、データ書き込み時の電子のＣＨＥ注入効率が低いことから、まだ十分低電圧化できておらず、１０Ｖ近くの電圧が必要であった。このため、メモリの周辺回路に耐圧が高いトランジスタが必要となり製造プロセスが複雑となって、製造コストの低減が困難であった。また、パルスの遅延や消費電力が大きく、これにより不揮発性メモリ装置の用途が限定されていた。
【０００９】
第２に、ＯＮＯ膜や不純物領域の最適化によりＣＨＥ注入の効率を高め低電圧化を進めることも可能であるが、その場合、書き込みが低電圧動作であるがゆえに、読み出し動作時のリードディスターブが顕著になってくる。つまり、データのリード時にソース側の蓄積電荷量に応じた閾値電圧の変化を読み出そうとする際、書き込み電圧が低電圧化されているとドレイン側の電荷蓄積膜の端部にかかる電界によって弱い書き込みが起こりやすくなる。このため、何度も読み出しを繰り返している間に、ドレイン側に無視できない量の電子が強制的に注入され、最悪の場合、データが破壊されるという課題がある。
【００１０】
第３に、消去に関する以下の課題を有している。
ドレイン端の局部にＣＨＥ注入により書き込まれた電荷をホットホールの注入で電気的に相殺させる消去動作において、消去が十分でない場合、メモリトランジスタの閾値電圧は書き込まれている領域の閾値電圧になる。ところが、消去が十分に行われると、その消去された領域の閾値電圧が、書き込みが一切行われていないときの最初のチャネル形成領域の閾値電圧より下がってしまう過剰消去が生じる。過剰消去が起こると、メモリセルトランジスタの閾値電圧は、ほぼチャネル形成領域の閾値電圧で決められるようになる。
【００１１】
チャネル形成領域の閾値電圧はプロセスの初期段階でイオン注入により調整されるが、このときのイオン注入では比較的濃度が低く、その後のプロセスの熱履歴等で変化しやすいなどの理由で、メモリセルアレイ内、あるいはウエハ間でばらつきやすい。従来のメモリセルトランジスタで、この過剰消去になるかならないかの閾値電圧レベルをターゲットに消去条件が決められ、できるだけ消去を十分に行おうとすると、どうしても一部のメモリセルトランジスタで過剰消去が起こり、上述した理由によりメモリセルトランジスタの閾値電圧がばらつきやすい。
【００１２】
一方、一部でも過剰消去とならないように消去を余り行わないと、この場合のメモリセルの低いレベルの閾値電圧は、データが書き込まれている領域の閾値電圧となる。ところが、この完全に消去が行われていない消去途中での閾値電圧は消去時間の変動に敏感で、パルスの遅延の影響を受けてばらつきが大きくなりなりやすい。さらに、この場合、書き込みと消去で閾値電圧差が大きくとなれないので、低電圧動作が困難となる。
つまり、従来のメモリセル構造では、消去時間を制御するかしないかによらず、結局のところ消去時の閾値電圧のばらつきが大きい。
【００１３】
この第３の課題は、低電圧化を進めると致命的な問題として今後、一層重要となってくると予想される。そして、このまま低電圧化を進めると、最終的には、ビットごとに消去レベルを揃えるなどの複雑な制御が要求され、データ書き換え時間が短くできないか、或いは、かえって長くなってしまう事態を招きかねない。
【００１４】
本発明の目的は、データの書き込み時に低電圧化が可能で、読み出し時に不要な箇所への電荷の注入がなく、また、消去時の閾値電圧レベルを揃えることができる構造の不揮発性半導体メモリ装置と、その動作方法（データの書き込み、読み出しおよび消去方法）を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、を含む。
【００１６】
本発明の不揮発性半導体メモリ装置の第１の動作方法は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、データの読み出し時に、前記第２の領域側のソース・ドレイン領域の電位を基準として、前記第１の領域側の他のソース・ドレイン領域に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加し、前記データの書き込み時に前記複数の誘電体膜の局部に前記少数キャリアが十分注入されているか否かに応じて異なるチャネルの導電率の変化を読み出す。
【００１７】
本発明の不揮発性半導体メモリ装置の第２の動作方法は、第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、データの消去時に、前記第１の領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に正電圧、前記ゲート電極に負電圧をそれぞれ印加し、前記第２の領域側のソース・ドレイン領域側でバンド間トンネル電流に起因して発生しエネルギー的に励起され、前記少数チャリアと反対の極性を有する電荷を、少なくとも前記データの書き込み時に前記少数キャリアが注入される前記複数の誘電体膜の局部に注入する。
【００１８】
本発明の不揮発性半導体メモリ装置では、複数の誘電体膜内に、いわゆる離散化された電荷蓄積手段として電荷トラップを有する。この複数の誘電体膜は第１導電型半導体領域上に形成されている。第１導電型半導体領域が、少数キャリアの反転層からチャネルが形成される第１の領域のほかに、その第１の領域とソース・ドレイン領域との間に第１導電型の第２の領域が設けられている。この第２の領域は、２つのソース・ドレイン領域の一方側にのみ形成され、第１の領域より第１導電型の不純物濃度が高い。
【００１９】
この第２の領域が２つのソース・ドレイン領域の一方側にのみ形成されていることよって、データの書き込み、読み出しおよび消去時に以下の様々な作用が生じる。
【００２０】
データの書き込み時に、第２の領域側のソース・ドレイン領域に、他のソース・ドレイン領域の電位を基準として書き込みドレイン電圧を印加し、ゲート電極に書き込みゲート電圧を印加する。これにより、電位の基準としたソース・ドレイン領域から、第１半導体領域にとっての少数キャリアが供給され、第１の領域内をチャネル方向の電界によって加速される。少数キャリアは第１の領域のドレイン端付近で高エネルギーを得て、複数の誘電体膜の電位障壁を乗り越えて当該複数の誘電体膜内に注入される。このとき、第２の領域の存在によりチャネル方向の電界の集中性が第１の領域のドレイン端付近で高くなり、より多くの電荷が複数の誘電体内に効率よく注入される。
【００２１】
データの読み出し時に、第２の領域側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして読み出しドレイン電圧を印加する。ゲート電極には、所定の読み出しゲート電圧を印加する。書き込み時と同様に、このときも第２の領域の存在によりチャネル方向の電界の集中性が一部で高まる。ただし、この電界の集中性が高まる箇所は、書き込み時にドレイン側であったが、読み出し時にはソース側となる。このため、読み出そうとしている電荷が蓄積された反対の側で電界が緩和される。その結果、読み出し時にチャネルを流れる電荷（少数キャリア）は、ドレイン側で加速が進まず高いエネルギーが付与されないことから、複数の誘電体膜の電位障壁を越えることがない。このリバースリードでは、ソース側の蓄積電荷量に応じてチャネルの導電率が大きく変化するので、その変化がソース・ドレイン領域の電位変化等に変換される。この電位変化等を検出すると、メモリセルトランジスタに記憶されているデータが非破壊で読み出される。
【００２２】
データの消去時には、第１の領域の電位を基準に、データが書き込まれている側のソース・ドレイン領域に正電圧、ゲートに負電圧を印加する。上記電圧の印加によってデータが書き込まれている側のソース・ドレイン領域の表面が空乏化してバンドの曲がりが急峻となり、バンド間トンネル電流が生じる。これにより、書き込まれた電荷と逆極性を有しエネルギーが高い電荷が生じ、これが垂直の電界に加速されてデータが書き込まれている複数の誘電体膜の局部に注入される。これにより、閾値電圧が変化し消去が進む。
【００２３】
ところで、Ｎチャネル型の場合、複数の誘電体膜の全領域のうちデータが書き込まれている局部下方のチャネル形成領域の消去状態での閾値電圧（初期閾値電圧）は、他のチャネル形成領域（主に第１の領域）の閾値電圧（チャネル閾値電圧）より高い。しかも、第１の領域より濃度が高い第２の領域の影響を受けているため、初期閾値電圧はチャネル閾値電圧よりばらつきが小さい。
この状態で書き込みを行うと、書き込み状態の閾値電圧も、チャネル閾値電圧から書き込みを行った場合より、そのばらつきが小さい。そのため、つぎに消去を行った後の閾値電圧のばらつきも小さいままである。このように、第２の領域が設けられていることによって、初期の閾値電圧のみならず、データ書き換え後の閾値電圧の収束性もよい。
また、閾値電圧が初期閾値電圧より低い過剰消去となっても、メモリセルトランジスタの閾値電圧がチャネル閾値電圧以下となるまでは余裕がある。このため、第２の領域がない場合の過剰消去と比べると、閾値電圧の変動が小さい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、ＮチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体メモリ装置を例として、図面を参照しながら説明する。
【００２５】
図１は、本発明の実施の形態に係る不揮発性メモリセルの断面図である。図２は、電荷蓄積膜を拡大して示す図１と等価な断面図である。このメモリセルは、ＯＮＯ膜の電荷トラップにデータの記憶が可能な１つのＭＯＮＯＳ型のメモリトランジスタから構成されている。
メモリトランジスタ１は、図１に示すように、Ｐ型半導体からなる基板２に形成されている。基板２は、例えば単結晶シリコンなどの半導体材料からなり、メモリトランジスタを含む半導体素子を形成する基体として設けられている。基板２の形態は種々あり、Ｐ型半導体基板そのもののほか、半導体基板に形成されたＰ型ウェル、Ｐ型のＳＯＩ層などであってもよい。
【００２６】
基板２の表面部に、Ｎ型不純物が高濃度に導入されて出来た２つの不純物領域（ソース・ドレイン領域）３Ａ，３Ｂが互いに離間して形成されている。ソース・ドレイン領域３Ａと３Ｂとの間の基板２の表面部分２ｃｈが、本発明の“第１の領域”の実施の形態を構成する。この第１の領域２ｃｈは、主にチャネルが形成される領域であることから、以下、チャネル形成領域という。
【００２７】
チャネル形成領域２ｃｈの上に、複数の誘電体膜を積層させた電荷保持能力を有する電荷蓄積膜４が形成されている。電荷蓄積膜４は、図２に示すように、下層から順に、ボトム誘電体膜４−１、主に電荷蓄積を担う中間の誘電体膜４−２、トップ誘電体膜４−３から構成されている。ボトム誘電体膜４−１は、例えば、熱酸化法により形成した二酸化珪素膜、二酸化珪素膜を窒化処理した膜などからなる。中間の誘電体膜４−２は、例えば、窒化珪素膜からなり、トップ誘電体膜４−３は例えば、誘電体膜４−２を熱酸化して形成した膜としてもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成した膜でもよい。
電荷蓄積膜４上にゲート電極５が形成されている。ゲート電極５は、例えば不純物が添加された多結晶珪素または非晶質珪素からなる。
ゲート電極５と電荷蓄積膜４の積層体の両側面に、断面が略１／４半円状の絶縁体からなるサイドウォール・スペーサ層６が形成されている。
【００２８】
ソース・ドレイン領域３Ａは、不図示のビット線やソース線などの上層配線層（または、ソース電極あるいはドレイン電極）と電気的に接続されるＮ型不純物領域３Ａ−１と、Ｎ型不純物領域３Ａ−１からチャネル中央側に張り出したエクステンション領域３Ａ−２とから構成されている。同様に、ソース・ドレイン領域３Ｂは、不図示の上層配線層（または、ソース電極あるいはドレイン電極）と電気的に接続されるＮ型不純物領域３Ｂ−１と、Ｎ型不純物領域３Ｂ−１からチャネル中央側に張り出したエクステンション領域３Ｂ−２とから構成されている。ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と称される不純物構造では、エクステンション領域３Ａ−２，３Ｂ−２は、Ｎ型不純物領域３Ａ−１，３Ｂ−１より低濃度で、浅く形成されることが多い。
【００２９】
本実施の形態では、２つのエクステンション領域３Ａ−２，３Ｂ−２の一方（本例では、３Ａ−２）と、チャネル形成領域２ｃｈとの間に、Ｐ型不純物濃度がチャネル形成領域２ｃｈより高いＰ型の不純物領域７が形成されている。このＰ型不純物領域７は、データの書き込みまたは読み出し時に、この近傍で電界の集中性を高めるために、並びに、消去状態の初期の閾値電圧を揃えるために形成されている。
【００３０】
メモリトランジスタの製造では、まず、基板２に、必要に応じて素子分離絶縁層、ウェルなどを形成し、チャネル形成領域２ｃｈの閾値電圧（以下、チャネル閾値電圧という）を設定する。本実施の形態では、後述するように、チャネル閾値電圧がメモリトランジスタの閾値電圧を決定しない。
つぎに、電荷蓄積膜４を構成するボトム誘電体膜４−１、中間の誘電体膜４−２およびトップ誘電体膜４−３を順次、所定の成膜方法によって形成する。また、例えばドープドポリシリコンからなる導電膜を形成する。これらの導電膜および複数の誘電体膜を同じパターンのレジスト等をマスクとしたエッチングによりパターンニングし、ゲート電極５と、その下の電荷蓄積膜４を形成する。なお、電荷蓄積膜４はゲートの周囲で少なくとも一部残しておいてもよい。
【００３１】
レジストを除去後、ゲートの積層体を自己整合マスクとし、また、必要に応じて残した電荷蓄積膜４をスルー膜として、シリコンの表面にＮ型不純物を低濃度でイオン注入し、Ｎ−型のエクステンション領域３Ａ−２，３Ｂ−２を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ＋）を１〜５×１０１３ｃｍ−２ほどの密度でドーピングする。エクステンション領域の濃度は任意であるが、後述する読み出し動作の条件下で、チャネルホットエレクトロンが発生しない程度に十分、低濃度で形成されていることが望ましい。
Ｐ型不純物領域７がない場合、高効率のチャネルホットエレクトロン（ＣＨＥ）注入を行うためには高濃度のエクステンション領域が必要となる。本実施の形態では、Ｐ型不純物領域７の存在により、ホットエレクトロンの高い注入効率を維持したまま、エクステンション領域の濃度を下げることができる。その結果、後述する読み出し動作時のディスターブと、書き込み動作時の非選択セルに対するディスターブが抑制されるという利益が得られる。
【００３２】
続いて、本実施の形態では、一方のエクステンション領域（本例では、３Ｂ−２）をマスキングする層、例えばレジスト層を形成し、このマスク層に覆われていない他方のエクステンション領域３Ａ−２に逆極性の不純物（Ｐ型不純物）をカウンタードープする。ボトム誘電体膜４−１として二酸化珪素を２．０ｎｍ、主に電荷蓄積を担う中間の誘電体膜４−２として窒化珪素を１２．０ｎｍ、トップ誘電体膜４−３として二酸化珪素を４．０ｎｍを用いた電荷蓄積膜構造を有し、チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）を決める基板２の注入イオンをホウ素とした場合、このカウンタードープの条件は、二弗化ホウ素イオンＢＦ２ ＋を加速エネルギー３０〜９０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２、打ち込み角度２０〜５０度で形成することが望ましい。ここで、打ち込み角度とは基板２の垂線を基準にゲート積層体の下側にイオンが斜めに打ち込まれる角度を言う。なお、打ち込み角度がある程度大きい場合、イオン注入マスク層なしでも片側のみＰ型不純物を導入することができる。
【００３３】
イオン注入のマスク層を除去後、全面にＣＶＤによりＳｉＯ２膜を１００ｎｍ〜２００ｎｍ程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、ゲートの積層体の側面にサイドウォール・スペーサ層６が形成される。
この状態で、サイドウォール・スペーサ層６外側の基板２の表面部にＮ型不純物を高濃度でイオン注入し、ソース・ドレイン領域のＮ＋不純物領域３Ａ−１，３Ｂ−１を形成する。このイオン注入では、たとえば、ゲートの積層体およびサイドウォール・スペーサ層６をマスクとして自己整合的にＡｓ＋を１〜５×１０１５ｃｍ−２ほどの密度でドーピングする。
その後、必要に応じて、層間誘電体膜、コンタクトおよび配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３４】
つぎに、本実施の形態で採用可能なメモリセルアレイ構造を説明する。
図３は、ソース分離ＮＯＲ型のメモリセルアレイの等価回路図である。
メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ドレインがビット線ＢＬ３に接続され、各ソースがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図３に示すセル配置およびセル間接続が繰り返されている。
【００３５】
図３に示すメモリセルアレイにおいて、データの書き込みまたは消去時に、ビット線に所定のドレイン電圧を設定するか否かに応じて同一行のメモリセルを並列書き込みでき、したがってページ単位の一括書き込みが可能である。なお、動作方法の詳細は後述する。
【００３６】
図４は、ソース線を省略してビット線を隣接したメモリトランジスタ列間で共有させたＶＧ型メモリセルアレイの等価回路図である。
ビット線ＢＬ２が、第１行のメモリトランジスタＭ１１，Ｍ１２，Ｍ１３，…と、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…とにより共有されている。ビット線ＢＬ３が、第２行のメモリトランジスタＭ２１，Ｍ２２，Ｍ２３，…と、第３行のメモリトランジスタＭ３１，Ｍ３２，Ｍ３３，…とにより共有されている。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は、不純物領域により形成されている。
【００３７】
図４に示すメモリセルアレイにおいては、ページ単位の一括書き込みが出来ず、ビット毎、或いは、１ページに対し複数回の書き込み動作が必要となる。
【００３８】
次に、メモリセルの電荷注入動作を説明する。
図５（Ａ）に電荷注入動作の模式図を示す。また、図５（Ｂ）と（Ｃ）に書き込み時のチャネル方向のポテンシャルと電界分布を示す。
図５（Ａ）において、基板２がＰ型半導体、ソース・ドレイン領域を構成する不純物領域３Ａ−１，３Ｂ−１およびエクステンション領域３Ａ−２，３Ｂ−２をＮ型半導体とし、記憶部ＭＡに電子を注入するものとする。
まず、ソースとなるソース・ドレイン領域３Ｂと基板２を基準電圧０Ｖで保持した状態で、ドレインとなるソース・ドレイン領域３Ａに書き込みドレイン電圧Ｖｄ、例えば３．０Ｖを印加し、ゲート電極５に所定の正電圧（書き込みゲート電圧Ｖｇ）、例えば５．０Ｖを印加する。
【００３９】
この条件下、図５（Ｃ）に示すように、書き込みドレイン電圧Ｖｄと書き込みゲート電圧Ｖｇによる電界が発生するが、基板２よりも不純物密度の高い領域７によって、ポテンシャル差が大きくなり（図５（Ｂ））、ドレイン端での電界が強くなる。
その結果、ソース・ドレイン領域３Ｂから少数キャリアの反転層（チャネル）ＣＨに供給された電子が、ドレイン端でホットエレクトロンとなって、ボトム誘電体膜４−１の電位障壁を超え、電荷蓄積膜４内に注入される。
【００４０】
このとき、ソースとなるソース・ドレイン領域３Ｂ側にはＰ型不純物領域７が形成されていないため、ソース端でのポテンシャル差が低く、電荷の注入が行われるほどの電界強度がないために、記憶部ＭＢに電荷が注入されることはない。
【００４１】
図６に、本実施の形態の一例として、書き込みドレイン電圧Ｖｄの印加対象を切り替えて、記憶部ＭＢにデータを書き込んだ場合と、記憶部ＭＡにデータを書き込んだ場合それぞれで、ドレイン電圧Ｖｄ＝３．０Ｖ、ゲート電圧Ｖｇ＝５．０Ｖの条件下での書き込み特性を示す。図６において、横軸に電圧印加時間（書き込みパルスの発生時間（ｗｒｉｔｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ））、縦軸にメモリトランジスタの閾値電圧のシフト量（Ｖｔｈ ｓｈｉｆｔ）を示す。
この図から、Ｐ型不純物領域７が存在する側の記憶部ＭＡへの書き込みでは、閾値電圧Ｖｔｈが約１ｍｓと高速でシフトすることが分かる。
これに対し、Ｐ型不純物領域７が存在しない側の記憶部ＭＢへの書き込みでは、閾値電圧Ｖｔｈがシフトしない。これは、ドレイン側に書き込まれたデータをリバースリード法により読み出す場合、リード時のドレイン側（書き込み時のソース側）は上記のように効果的な書き込み動作が行われないような構造になっているために、いくら時間を長くしても記憶部ＭＢへの書き込みが行われないことを示している。記憶部ＭＢへの書き込みでは、ソース側でポテンシャルが変化し、これにより横方向の電界エネルギーが消費され、肝心のドレイン側では電界強度がホットエレクトロンを発生させるほど強くならないからである。
【００４２】
図７に、記憶部ＭＡへの書き込みを繰り返し連続して行った場合の、記憶部ＭＢのリードディスターブ特性を示す。この図では、合計の書き込み時間を１秒から１０５秒まで変化させ、その書き込み時間と、その都度読み出した記憶部ＭＢの閾値電圧（ｒｅａｄＶｔｈ）との関係を示す。このとき、ソース電圧は０．５Ｖ、ゲート電圧は３．３Ｖである。
この図から、記憶部ＭＡの書き込みが記憶部ＭＢへの閾値に影響しないため、非常に高いディスターブ耐性が得られていることが分かる。
【００４３】
次に、メモリセルの消去動作を説明する。
第１の消去方法では、ドレイン側から、バンド間トンネル電流に起因したホットホールの注入を行う。
【００４４】
図８に、第１の方法による消去時の模式図を示す。
基板２（チャネル形成領域２ｃｈ）の電位（０Ｖ）を基準に、データが書き込まれている記憶部ＭＡ側のソース・ドレイン領域３Ａに正電圧、例えば５Ｖを印加し、ゲート電極５に負電圧、例えば−４Ｖを印加する。
【００４５】
この条件下、データが書き込まれている記憶部ＭＡ側のソース・ドレイン領域３Ａの表面が空乏化してバンドの曲がりが急峻となり、バンド間トンネル電流が生じる。これにより、図８に示すように、書き込まれた電荷（電子）と逆極性を有しエネルギーが高い電荷（ホットホール）が生じ、これが垂直の電界に加速されてデータが書き込まれている複数の誘電体膜の局部（記憶部ＭＡ）に注入される。これにより、注入されたホールにより蓄積電子が電気的に相殺され、閾値電圧が低下し、記憶データが消去される。
【００４６】
本実施の形態では、Ｐ型不純物領域７が形成されていることから、製造直後の最初の閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より高く設定され、“１”書き込み後に、閾値電圧Ｖｔｈ（ｗｒｉｔｅ）に変化している。この状態からデータの消去を行い、閾値電圧を初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）以下に変化させることが望ましい。
【００４７】
本実施の形態では、メモリトランジスタの初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）はＰ型不純物領域７の濃度プロファイルに依存する。書き込み領域（記憶部ＭＡ）にホットホールを注入して消去を行った場合、十分な消去動作を行っても、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）との差があるために、消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）を初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）よりも下げることができる。
この閾値電圧の関係を、図８および次式（１）に示す。
【数１】
Ｖｔｈ（ｉｎｉｔ．）≧Ｖｔｈ（ｅｒａｓｅ）＞Ｖｔｈ（ｃｈａｎｎｅｌ）…（１）
【００４８】
図９に、メモリトランジスタの消去特性の一例を示す。図９の横軸に電圧印加時間（消去パルスの発生時間（ｅｒａｓｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ））、縦軸にメモリトランジスタの閾値電圧を示す。なお、この図９を求めた測定では、ゲート電極の印加電圧を−５Ｖとしている。
図９に示す例でチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）は０．８Ｖに設定されている。チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）は、チャネル濃度自体も低く、また、トランジスタの製造過程の初期段階で設定され、その後のプロセスの熱履歴の影響等を受けてばらつきやすい。
これに対し、図９に示す例で約２Ｖに設定されている製造直後の初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、Ｐ型不純物領域７の濃度プロファイルで決まり、このＰ型不純物領域７の形成工程は、トランジスタの製造過程の、特に高温処理が多い電荷蓄積膜４の形成後であるため、熱履歴により変動しにくい。また、Ｐ型不純物領域７自体がチャネル形成領域２ｃｈより高濃度であるため、最初から初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）の収束性がよく、急峻な分布が得られる。したがって、“１”書き込み後に約５．８Ｖの値をとる閾値電圧Ｖｔｈ（ｗｒｉｔｅ）も、チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）を初期閾値電圧として書き込みを行った場合より収束性がよい。消去により閾値電圧が図９に示すように消去時間に依存して低下するが、消去閾値電圧Ｖｔｈ（ｅｒａｓｅ）は初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）以下にすればよいので、制御が容易である。
【００４９】
図１０に、比較例としてＰ型不純物領域７がない場合の消去時の模式図を示す。
比較例においても、基板２の電位（０Ｖ）を基準として、ソース・ドレイン領域３Ａに正電圧、ゲート電極５に負電圧を印加すると、バンド間トンネリングに起因したホットホールが記憶部ＭＡに注入され、記憶データが消去される。
ただし、Ｐ型不純物領域７がない場合、初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）は、チャネル形成領域２ｃｈの閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）とほぼ等しい。消去動作が十分でない場合、メモリトランジスタの消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）は、書き込まれている領域（記憶部ＭＡ）において“１”書き込みの閾値電圧Ｖｔｈ（ｗｒｉｔｅ）が低下した閾値電圧（＞Ｖｔｈ（ｉｎｉｔ．）＝Ｖｔｈ（ｃｈａｎｎｅｌ））となる。これに対し消去が十分に行われると、消去後の閾値電圧Ｖｔｈ（ｅｒａｓｅ）は、ウエハ面内あるいはメモリセルアレイ内で少なくとも一部が初期閾値電圧Ｖｔｈ（ｉｎｉｔ．）、つまりチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より低くなってしまう。チャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）のばらつきが大きいからである。
この閾値電圧の関係を、図１０および次式（２）に示す。
【数２】
Ｖｔｈ（ｉｎｉｔ．）＝Ｖｔｈ（ｃｈａｎｎｅｌ）＞Ｖｔｈ（ｅｒａｓｅ）…（２）
【００５０】
この比較例のようにＰ型不純物領域７がない場合、初期の閾値電圧のばらつきが大きい上に、消去後の閾値電圧がチャネル閾値電圧Ｖｔｈ（ｃｈａｎｎｅｌ）より低下してしまうため、消去の閾値制御が難しい。
【００５１】
第２の消去方法では、ＦＮトンネリングにより蓄積電子をチャネル全面で引き抜く。
【００５２】
図１１に、この第２の方法による消去時の模式図を示す。
２つのソース・ドレイン領域３Ａおよび３Ｂ、並びに基板２に正電圧、例えば４．５Ｖを印加し、ゲートに負電圧、例えば−４．５Ｖを印加する。これにより、記憶部ＭＡの蓄積電子が基板側にＦＮトンネリングする。続いて記憶部以外の領域からも電子が引き抜かれることがあるが、それとほぼ同時に、ゲート電極５から電子が注入されるため電気的な均衡が保たれる。その結果、記憶データが消去される。
【００５３】
本発明の実施の形態によれば、以下の効果が得られる。
例えばＮ型チャネルの場合、チャネル形成領域２ｃｈと同じ導電型で、かつ、より濃度が高いＰ型不純物領域７を、ソース・ドレイン領域３Ａ，３Ｂのどちらか片方の側、例えば３Ａの側に設けている。
このため、書き込み時のホットエレクトロンの注入効率が上がり、書き込み電圧を低くできる。その結果、周辺回路に高い耐圧のトランジスタを作る必要がなくなり、製造プロセスが簡素化できる。
また、Ｐ型不純物領域７の存在により、ホットエレクトロンの高い注入効率を維持したまま、エクステンション領域の濃度を下げることができる。その結果、読み出し時に、読み出し動作電圧の印加条件で弱い書き込みが起こるという読み出し動作時のディスターブと、書き込み動作時の非選択セルに対するディスターブが抑制されるという利益が得られる。
さらに、メモリトランジスタの初期の閾値電圧のばらつきが小さくなり、書き込み後の閾値電圧、さらには消去後の閾値電圧の収束性が良くなる。消去後の閾値電圧がチャネル閾値電圧より下がることを防止でき、消去閾値電圧の設定範囲が拡大されて制御が行いやすい。
【００５４】
このような種々の利点があるＰ型不純物領域７の形成は、エクステンション領域の形成時のＮ型不純物のイオン注入に続けて、Ｐ型不純物をイオン注入するカウンタードープによって形成できる。Ｐ型不純物をイオン注入する際の角度をある程度大きくすると、なんらマスク層を形成しなくても片側のＰ型不純物形成が可能である。その場合、フォトマスクの追加が不要で、工程の増加もわずかであることから、大幅なコスト増の要因とならない。
【００５５】
これに対し、ドレイン端部で高電界を発生させるために、ドレイン側とソース側の双方でカウンタードープ等によりＰ型不純物領域を設けた場合、書き込み動作の際、書き込み電流を得るためにゲート電圧を上げて、ソース側の閾値電圧の高い領域のポテンシャルを下げる必要がある。その結果、ドレイン側のポテンシャル差も低くなり、書き込み効率の向上が達成できにくくなる。
本実施の形態では、書き込み時にドレインとなる側のみＰ型不純物を設けることにより、このような書き込み効率の向上を妨げる要因を排除し、結果として、書き込み特性の大幅な向上を図ることができる。
以上より、書き込み、読み出しおよび消去の全てで５Ｖ以下の電圧で動作させることが可能となった。
【００５６】
【発明の効果】
本発明によれば、データの書き込み時に低電圧化が可能で、読み出し時に不要な箇所への電荷の注入がなく、また、消去時の閾値電圧レベルを揃えることができるようになった。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性メモリセルの断面図である。
【図２】電荷蓄積膜を拡大して示す図１と等価な断面図である。
【図３】ソース分離ＮＯＲ型のメモリセルアレイの等価回路図である。
【図４】ソース線を省略してビット線を隣接したメモリトランジスタ列間で共有させたＶＧ型メモリセルアレイの等価回路図である。
【図５】（Ａ）は電荷注入動作の模式図、（Ｂ）と（Ｃ）は書き込み時のチャネル方向のポテンシャルと電界分布を示す図である。
【図６】書き込みドレイン電圧の印加方向を切り替えて、２つの記憶部にそれぞれデータを書き込んだときの書き込み特性を示すグラフである。
【図７】記憶部ＭＡへの書き込みを繰り返し連続して行った場合の、記憶部ＭＢのリードディスターブ特性を示すグラフである。
【図８】第１の方法による消去時の模式図である。
【図９】第１の方法による、メモリトランジスタの消去特性を示すグラフである。
【図１０】比較例としてＰ型不純物領域がない場合の消去時の模式図である。
【図１１】第２の方法による消去時の模式図である。
【符号の説明】
１…メモリトランジスタ、２…基板（第１導電型半導体）、２ｃｈ…チャネル形成領域（第１の領域）、３Ａ，３Ｂ…ソース・ドレイン領域、４…電荷蓄積膜（複数の誘電体膜）、４−１…ボトム誘電体膜、４−２…中間の誘電体膜、４−３…トップ誘電体膜、５…ゲート電極、６…サイドウォール・スペーサ層、７…Ｐ型不純物領域（第２の領域）、ＭＡ…記憶部。
Claims (6)
- 第１導電型半導体領域と、
前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、
前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、
前記複数の誘電体膜の上に形成されているゲート電極と、
を有し、
前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、
少数キャリアの反転層によりチャネルが形成される第１の領域と、
前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、
を含む不揮発性半導体メモリ装置。 - 前記第１の領域および前記第２の領域、前記２つのソース・ドレイン領域、前記複数の誘電体膜、前記ゲート電極を具備するメモリセルトランジスタが行列状に複数配置されているメモリセルアレイを有し、
前記メモリセルアレイ内で、前記２つのソース・ドレイン領域の各々が行方向の前記メモリセルトランジスタ間で共有され、かつ、当該共有されているソース・ドレイン領域の各々の行方向の片側に前記第２の領域が形成されている
請求項１に記載の不揮発性半導体メモリ装置。 - 前記ソース・ドレイン領域が、第２導電型不純物領域と、当該第２導電型不純物領域と記第２の領域との間に形成されている第２導電型のエクステンション領域と、を有し、
前記エクステンション領域の第２導電型不純物濃度が、前記第２の領域を有していない場合のエクステンション領域の第２導電型不純物濃度より低い
請求項１に記載の不揮発性半導体メモリ装置。 - 第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、
データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、
データの読み出し時に、前記第２の領域側のソース・ドレイン領域の電位を基準として、前記第１の領域側の他のソース・ドレイン領域に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加し、前記データの書き込み時に前記複数の誘電体膜の局部に前記少数キャリアが十分注入されているか否かに応じて異なるチャネルの導電率の変化を読み出す
不揮発性半導体メモリ装置の動作方法。 - 第１導電型半導体領域と、前記第１導電型半導体領域の表面部に互いに離間して形成され、第２導電型半導体からなる２つのソース・ドレイン領域と、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域の上に積層されている複数の誘電体膜と、前記複数の誘電体膜の上に形成されているゲート電極と、を有し、前記２つのソース・ドレイン領域間の前記第１導電型半導体領域が、少数キャリアの反転層によりチャネルが形成される第１の領域と、前記第１の領域の一方の側で第１の領域と前記ソース・ドレイン領域との間に形成され、前記第１の領域より濃度が高い第２の領域と、からなる不揮発性半導体メモリ装置の動作方法であって、
データの書き込み時に、前記２つのソース・ドレインのうち前記第１の領域側のソース・ドレイン領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に書き込みドレイン電圧を印加し、前記ゲート電極に書き込みゲート電圧を印加し、前記チャネル内で加速され前記第２の領域の端部付近でエネルギー的に励起された前記少数キャリアを、前記第２の領域の上方付近で前記複数の誘電体膜の局部に注入し、
データの消去時に、前記第１の領域の電位を基準として、前記第２の領域側のソース・ドレイン領域に正電圧、前記ゲート電極に負電圧をそれぞれ印加し、前記第２の領域側のソース・ドレイン領域側でバンド間トンネル電流に起因して発生しエネルギー的に励起され、前記少数チャリアと反対の極性を有する電荷を、少なくとも前記データの書き込み時に前記少数キャリアが注入される前記複数の誘電体膜の局部に注入する
不揮発性半導体メモリ装置の動作方法。 - データの読み出し時に、前記第２の領域側の前記ソース・ドレイン領域の電位を基準として、前記第１の領域側の他のソース・ドレイン領域に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加し、前記データの書き込み時に前記複数の誘電体膜の局部に前記少数キャリアが十分注入されているか否かに応じて異なるチャネルの導電率の変化を読み出す
請求項５に記載の不揮発性半導体メモリ装置の動作方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7531868B2 (en) | 2005-09-21 | 2009-05-12 | Citizen Holdings Co., Ltd. | Non-volatile semiconductor memory device |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320235B2 (en) * | 2001-12-05 | 2008-01-22 | Nexpak Corporation | Lockable media storage container |
| KR100513309B1 (ko) * | 2003-12-05 | 2005-09-07 | 삼성전자주식회사 | 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들 |
| US7365389B1 (en) | 2004-12-10 | 2008-04-29 | Spansion Llc | Memory cell having enhanced high-K dielectric |
| US7863128B1 (en) | 2005-02-04 | 2011-01-04 | Spansion Llc | Non-volatile memory device with improved erase speed |
| US7492001B2 (en) * | 2005-03-23 | 2009-02-17 | Spansion Llc | High K stack for non-volatile memory |
| US7294547B1 (en) | 2005-05-13 | 2007-11-13 | Advanced Micro Devices, Inc. | SONOS memory cell having a graded high-K dielectric |
| US8183595B2 (en) * | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| US7446369B2 (en) * | 2005-08-04 | 2008-11-04 | Spansion, Llc | SONOS memory cell having high-K dielectric |
| US8346639B2 (en) | 2007-02-28 | 2013-01-01 | Visa U.S.A. Inc. | Authentication of a data card using a transit verification value |
| US20080203170A1 (en) * | 2007-02-28 | 2008-08-28 | Visa U.S.A. Inc. | Fraud prevention for transit fare collection |
| US8386349B2 (en) | 2007-02-28 | 2013-02-26 | Visa U.S.A. Inc. | Verification of a portable consumer device in an offline environment |
| US20080208681A1 (en) * | 2006-09-28 | 2008-08-28 | Ayman Hammad | Payment using a mobile device |
| US8523069B2 (en) | 2006-09-28 | 2013-09-03 | Visa U.S.A. Inc. | Mobile transit fare payment |
| US7527208B2 (en) * | 2006-12-04 | 2009-05-05 | Visa U.S.A. Inc. | Bank issued contactless payment card used in transit fare collection |
| US8738485B2 (en) * | 2007-12-28 | 2014-05-27 | Visa U.S.A. Inc. | Contactless prepaid product for transit fare collection |
| US8118223B2 (en) | 2006-09-28 | 2012-02-21 | Visa U.S.A. Inc. | Smart sign mobile transit fare payment |
| JP5851172B2 (ja) * | 2011-09-27 | 2016-02-03 | ラピスセミコンダクタ株式会社 | 半導体不揮発性メモリ及びデータ書き込み方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129968A (ja) * | 1988-11-09 | 1990-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH05326884A (ja) * | 1992-05-19 | 1993-12-10 | Rohm Co Ltd | 半導体装置 |
| JPH0677499A (ja) * | 1992-08-28 | 1994-03-18 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH0690004A (ja) * | 1991-10-25 | 1994-03-29 | Rohm Co Ltd | 半導体記憶装置およびその記憶情報読出方法 |
| JPH06342919A (ja) * | 1990-08-29 | 1994-12-13 | Texas Instr Inc <Ti> | 不揮発性メモリ装置 |
| JPH09129755A (ja) * | 1995-10-26 | 1997-05-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11345888A (ja) * | 1998-04-16 | 1999-12-14 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002516491A (ja) * | 1998-05-20 | 2002-06-04 | サイフアン・セミコンダクターズ・リミテツド | プログラミング・消去・サイクリングが改善されたｎｒｏｍセル |
| JP2002280464A (ja) * | 2001-03-16 | 2002-09-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003078048A (ja) * | 2001-09-04 | 2003-03-14 | Sony Corp | 不揮発性半導体メモリ装置およびその動作方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4241424A (en) * | 1978-09-27 | 1980-12-23 | Plessey Handel Und Investments Ag | Semiconductor devices |
| US5424567A (en) * | 1991-05-15 | 1995-06-13 | North American Philips Corporation | Protected programmable transistor with reduced parasitic capacitances and method of fabrication |
| US5753958A (en) * | 1995-10-16 | 1998-05-19 | Sun Microsystems, Inc. | Back-biasing in asymmetric MOS devices |
-
2002
- 2002-12-27 JP JP2002381211A patent/JP4572500B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-23 US US10/744,797 patent/US6963107B2/en not_active Expired - Lifetime
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02129968A (ja) * | 1988-11-09 | 1990-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH06342919A (ja) * | 1990-08-29 | 1994-12-13 | Texas Instr Inc <Ti> | 不揮発性メモリ装置 |
| JPH0690004A (ja) * | 1991-10-25 | 1994-03-29 | Rohm Co Ltd | 半導体記憶装置およびその記憶情報読出方法 |
| JPH05326884A (ja) * | 1992-05-19 | 1993-12-10 | Rohm Co Ltd | 半導体装置 |
| JPH0677499A (ja) * | 1992-08-28 | 1994-03-18 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| JPH09129755A (ja) * | 1995-10-26 | 1997-05-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH11345888A (ja) * | 1998-04-16 | 1999-12-14 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002516491A (ja) * | 1998-05-20 | 2002-06-04 | サイフアン・セミコンダクターズ・リミテツド | プログラミング・消去・サイクリングが改善されたｎｒｏｍセル |
| JP2002280464A (ja) * | 2001-03-16 | 2002-09-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003078048A (ja) * | 2001-09-04 | 2003-03-14 | Sony Corp | 不揮発性半導体メモリ装置およびその動作方法 |
Cited By (1)
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