JP2005005513A - 不揮発性半導体メモリ装置およびその読み出し方法 - Google Patents
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Abstract
【課題】低電圧で高感度な読み出しを可能とする。
【解決手段】ゲート絶縁膜ＧＤが、下層から順にボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰからなる。ボトム絶縁膜ＢＴＭは、電荷蓄積膜ＣＨＳ直下に酸化窒化シリコン膜ＳｉＯＮを含む。メモリトランジスタの副ソース線ＳＳＬ側の局部に記憶されたビット情報と、副ビット線側の局部に蓄積されたビット情報を、いわゆるリバースリード法により独立に読み出す。ＳｉＯＮの存在によりインキュベーション時間が抑制されて電荷蓄積膜ＣＨＳの膜厚制御性が向上するとともに、消去状態のしきい値電圧が低下し、これと上記高感度読み出し方法とにより、低電圧化と動作信頼性の向上が図られる。
【選択図】 図５
【解決手段】ゲート絶縁膜ＧＤが、下層から順にボトム絶縁膜ＢＴＭ、電荷蓄積膜ＣＨＳおよびトップ絶縁膜ＴＯＰからなる。ボトム絶縁膜ＢＴＭは、電荷蓄積膜ＣＨＳ直下に酸化窒化シリコン膜ＳｉＯＮを含む。メモリトランジスタの副ソース線ＳＳＬ側の局部に記憶されたビット情報と、副ビット線側の局部に蓄積されたビット情報を、いわゆるリバースリード法により独立に読み出す。ＳｉＯＮの存在によりインキュベーション時間が抑制されて電荷蓄積膜ＣＨＳの膜厚制御性が向上するとともに、消去状態のしきい値電圧が低下し、これと上記高感度読み出し方法とにより、低電圧化と動作信頼性の向上が図られる。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に、下層から順にボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜、およびトップ絶縁膜を有している不揮発性半導体メモリ装置と、その読み出し方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型と、電荷蓄積手段（電荷トラップなど）が平面的に離散化された、たとえばＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタには、半導体基板またはウェルの上にボトム絶縁膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜などからなるトップ絶縁膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタには、半導体基板またはウェルの上にボトム絶縁膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ絶縁膜、およびゲート電極が順次積層されている。
ＭＯＮＯＳ型不揮発性メモリトランジスタには、窒化膜中またはトップ絶縁膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、ボトム絶縁膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
ボトム絶縁膜に、欠陥などに起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタでは、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタでは、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークすることから、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタは、ボトム絶縁膜の薄膜化による電荷保持特性の低下の問題がＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する方式として、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルは、セルアレイを配置する方式として、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００７】
このＮＲＯＭの読み出し方法として、ソースとドレインを書き込み時のドレイン電圧印加の向きと反対にして読み出す方法（リバースリード法）が知られている（特許文献１参照）。
このリバースリード法が記載された特許文献１には、チャネルが形成されるシリコンとゲート電極間に、２つの二酸化シリコン膜に挟まれたトラッピング層が形成されたＭＯＮＯＳ型トランジスタが開示されている。
【０００８】
【特許文献１】
米国特許第５，７６８，１９２号明細書
【０００９】
【発明が解決しようとする課題】
ＭＯＮＯＳ型メモリトランジスタの製造において、ＳｉＯ２からなるボトム絶縁膜上に窒化膜をＣＶＤにより堆積する場合、その成膜時間に時間遅延（いわゆるインキュベーション時間）が生じる。これは、膜形成を開始してから暫くは核成長に時間を費やされて殆ど膜成長せずに、ある程度時間が経つと膜成長の速度が急に増加するという現象である。このインキュベーション時間は下地の洗浄度や状態、さらには成膜条件でばらつくため、インキュベーション時間が生じるとＯＮＯ膜を制御性よく成膜することができない。
【００１０】
窒化膜の成膜温度が低いと、その成膜時にインキュベーション時間が長くなる傾向にある。しかし、ゲート長が０．２５μｍ以下のＭＯＮＯＳトランジスタを形成する場合、プロセス全体の熱ストレスを低減するために窒化膜の成膜温度を、たとえば８００℃以下にする必要がある。したがって、窒化膜の成膜温度を余り高くできない微細ＭＯＮＯＳトランジスタの製造工程において、インキュベーション時間の低減ができない。
【００１１】
前述したリバースリード法は、少ない電荷で感度よい読み出しができるため、読み出し時の印加電圧の低減に適した読み出し方法である。
ところが、電荷蓄積膜（窒化膜）の堆積時にインキュベーション時間が生じると、この時間がばらつくのを見越して、電荷蓄積膜の最低膜厚が確保できるように、膜厚設定中心をインキュベーション時間がない理想的な場合より厚くする必要がある。このため、出来上がりの電荷蓄積膜厚が必要以上に厚くなる傾向にあり、これは、リバースリード法の採用による電圧低減を阻害する要因となる。つまり、電荷蓄積膜厚が必要以上に厚いと、ゲート電圧の低減ができず、リバースリード法による低電圧読み出しができなくなる。
【００１２】
また、ＭＯＮＯＳトランジスタの微細化が進むと、それに応じて読み出し電圧のスケーリングを進める必要があるが、リバースリード法の採用だけでは読み出し電圧の低減に限界があり、さらに低電圧化が可能な新たな構造のＭＯＮＯＳメモリトランジスタが切望されていた。
【００１３】
本発明の目的は、低電圧で高感度な読み出しが可能な構造の不揮発性半導体メモリ装置と、その読み出し方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有している不揮発性半導体メモリ装置であって、前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成され、前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加する読み出し電圧印加回路を有する。
【００１５】
本発明に係る不揮発性半導体メモリ装置の読み出し方法は、半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有し、前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成されている不揮発性半導体メモリ装置の読み出し方法であって、前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加するステップを含む。
【００１６】
このような構成の不揮発性半導体メモリ装置、および、その読み出し方法によれば、読み出し対象のビット情報が記憶された電荷蓄積膜の局部側のソース・ドレイン領域をソースとし、反対側のソース・ドレイン領域をドレインとなるように、第１および第２のソース・ドレイン領域間に読み出しドレイン電圧が印加され、ゲート電極に読み出しゲート電圧が印加される。これにより、この局部に蓄積された電荷の有無または電荷量に応じて、当該トランジスタがオンまたはオフする。その結果、たとえばドレインとして用いたソース・ドレイン領域に電位差が生じ、この電位差をビット情報として読み出す。
なお、他のビット情報を読み出す場合は、上記ビット情報の読み出し時とは、上記読み出しドレイン電圧の印加の向きを逆にすることにより、同様な作用により、この他のビット情報が読み出される。
【００１７】
本発明では、上記トランジスタのゲート絶縁膜の最上層の酸化窒化シリコン膜の上に形成された電荷蓄積膜は必要最小限の膜厚で均一に形成されているため、上記ビット情報の読み出し時にゲート電極に印加される読み出しゲート電圧は必要最小の電圧値が用いられる。また、酸化窒化シリコンの形成時に正の固定電荷またはホールトラップがゲート絶縁膜のボトム絶縁膜中に増える作用があり、その結果、しきい値電圧が低下するため、その分、低い読み出しゲート電圧が用いられる。
【００１８】
【発明の実施の形態】
以下、ゲート絶縁膜内で電荷蓄積膜直下に酸化窒化膜を用いたＭＯＮＯＳ型メモリトランジスタを有する場合を例として、本発明の実施の形態を説明する。
【００１９】
［第１の実施の形態］
図１に、不揮発性半導体メモリ装置の概略構成を示す。
図１に図解した不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）８を有する。なお、ウェルバイアスを行わない場合、ウェル充放電回路８は省略可能である。メモリ周辺回路は、特に図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ウェル充放電回路８に供給する電源回路、および電源供給を制御する制御回路を含む。
【００２０】
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時などにビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、書き込みまたは消去時などにソース線ＳＬに所定電圧を印加するソース線駆動回路（ＳＬＤ）、センスアンプ（ＳＡ）を含む。この入出力回路６、ならびに、これに電源を供給する不図示の電源回路および制御回路が、本発明の「読み出し電圧印加回路」の一実施態様を構成する。
なお、図１は一般的なメモリ構成を示すものであるため、周辺回路の他の構成の、ここでの機能説明は省略する。
【００２１】
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧、５〜９Ｖが、アドレス信号Ａｍ＋１〜Ａｍ＋ｎに応じて選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．はたとえば０Ｖで保持される。消去時には、選択ワード線ＷＬｓｅｌ．に書き込み時とは逆極性の所定電圧、たとえば−５Ｖが印加され、非選択のワード線ＷＬｕｎｓｅｌ．は所定の正電圧または０Ｖで保持される。
また、アドレス信号Ａ１〜Ａｍにより指定された選択列の列選択線ＹＬが選択され、これに所定電圧が印加される。列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択ビット線ＢＬｓｅｌ．が、入出力回路６に接続される。
さらに、入出力回路内のソース線駆動回路により、接地電位ＧＮＤがソース線ＳＬに印加される。
【００２２】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬｓｅｌ．に印加され、選択されたビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるメモリセルに書き込まれる。具体的には、書き込みデータに応じて３．３〜４．０Ｖ程度の正電圧、あるいは０Ｖが選択ビット線ＢＬｓｅｌ．に印加され、これらの電圧が印加された上記メモリセルに、チャネルホットエレクトロン（ＣＨＥ）注入によりデータの書き込みが行われる。
【００２３】
フラッシュメモリでは、通常、メモリセルアレイを一括して、あるいは、所定のブロックを一括して、消去を行う。ブロックを一括消去する場合、カラムアドレス信号に応じてブロック内のビット線ＢＬおよびソース線ＳＬが全て選択され、選択されたビット線およびソース線に所定の正電圧、たとえば５Ｖが印加される。
【００２４】
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Ｓｅｐａｒａｔｅｄ Ｓｏｕｒｃｅ Ｌｉｎｅ）型と称される。また、図３にメモリセルアレイの平面図を、図４に図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図をそれぞれ示す。
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００２５】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、または、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００２６】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎの各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１はセレクトゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１はセレクトゲート線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２はセレクトゲート線ＳＧ１２により制御され、セレクトトランジスタＳ２２はセレクトゲート線ＳＧ２２により制御される。なお、行方向に隣接するセレクトトランジスタＳ１１とＳ２１を同一のセレクトゲート線により制御し、同様に、セレクトトランジスタＳ１２とＳ２２を同一のセレクトゲート線により制御するアレイ構成とすることもできる。
【００２７】
メモリセルアレイにおいて、図４に図解したように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、たとえばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、後述するウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００２８】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。なお、後述するリバースリード法では、副ビット線および副ソース線は、その名称に拘泥されることなくソースとドレインの役割が適宜入れ替わる。
【００２９】
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積膜を含む積層絶縁膜（ゲート絶縁膜）が形成されている。ゲート絶縁膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウェルＷの部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。
【００３０】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、たとえばプラグであり、ビット方向のメモリトランジスタ群（たとえば６４個）ごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００３１】
図解したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだのち、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３２】
また、このメモリセルアレイは、副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。
このため、無駄な空間が殆どないことから、各層の形成をウェハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１またはＳ２１は、非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから電気的に切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬの表面に高融点金属アロイ層が形成されたシリサイドを、たとえば、いわゆるサリサイド法により形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３３】
図５に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図５において、副ビット線（第２のソース・ドレイン領域）ＳＢＬと副ソース線（第１のソース・ドレイン領域）ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
【００３４】
チャネル形成領域ＣＨの上にゲート絶縁膜ＧＤが形成され、ゲート絶縁膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、２５０ｎｍ以下、たとえば１３０ｎｍ程度である。
【００３５】
ゲート絶縁膜ＧＤは、下層から順に、ボトム絶縁膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ絶縁膜ＴＯＰから構成されている。
本実施の形態におけるボトム絶縁膜ＢＴＭは、たとえば、チャネル形成領域を熱酸化して二酸化シリコン膜を形成し、その表面を熱窒化処理して形成された膜である。このため、ボトム絶縁膜ＢＴＭは、複数の膜、本例では２つの膜から構成される。つまり、ボトム絶縁膜ＢＴＭは、下層のＳｉＯ２膜と、上層の膜であり電荷蓄積膜ＣＨＳ（窒化膜）直下に接する酸化窒化シリコン（ＳｉＯＮ）膜とから構成される。
この熱窒化処理は、専用の装置を用いてもよいし、また、窒化膜の形成に用いるＣＶＤ装置内で行うこともできる。後者の場合、ＳｉＯ２膜形成後のウェハをＣＶＤ装置にセットし、基板温度を７５０℃より大きく、さらに望ましくは８００℃以上としてアンモニアガス雰囲気中の窒化アニール処理を行い、続いて、ガス系を窒化膜形成時の、たとえばアンモニアと窒素系ガスとの混合ガスに切り替え、たとえば６５０℃〜７５０℃の基板温度でＣＶＤにより窒化膜（電荷蓄積膜ＣＨＳ）を形成する。
ボトム絶縁膜ＢＴＭの膜厚は、たとえば２ｎｍから９．０ｎｍの範囲内で決めることができ、ここでは４〜９ｎｍに設定されている。
【００３６】
電荷蓄積膜ＣＨＳは、たとえば約１０ｎｍ前後の膜厚を有する窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
また、トップ絶縁膜ＴＯＰと電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、電荷蓄積膜ＣＨＳは、たとえば成膜後の窒化膜（電荷蓄積膜ＣＨＳ）の表面を熱酸化して形成するか、トップ絶縁膜ＴＯＰを高温度ＣＶＤ酸化膜（ＨＴＯ）とする。トップ絶縁膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要で、本実施例では、４．５ｎｍとする。
【００３７】
図６に、シリコン基板上のボトム膜と電荷蓄積膜の積層膜のＡＥＳ（Ａｕｇｅｒ ｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）の分析結果を示す。ボトム絶縁膜ＢＴＭの下層膜であるＳｉＯ２膜と、電荷蓄積膜ＣＨＳであるＳｉＮ膜との間に、ボトム絶縁膜ＢＴＭの上層膜としてＳｉＯＮ膜が形成されていることがわかる。ＡＥＳの検出限界が１０％であるとすると、ＳｉＯＮ膜の厚さは、ＳｉＯ２膜上にＣＶＤ法によりＳｉＮ膜を堆積したときにできる構造遷移層より十分厚い。このため、このＳｉＯＮ膜は、ＳｉＯ２膜の表面を熱窒化処理するなど、特別の処理を経て形成された膜であることがわかる。
【００３８】
つぎに、このような構成のメモリトランジスタの製造方法について簡単に述べる。
まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
【００３９】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、ゲート絶縁膜ＧＤを形成する。
より詳細には、高温ドライ酸化法によりＳｉウェハに熱処理を行い、ＳｉＯ２膜（ボトム絶縁膜ＢＴＭの下層膜）を形成する。窒化膜成膜時のインキュベーション時間を抑制するために、アンモニアＮＨ３雰囲気で７５０℃より高い温度、望ましくは８００℃以上の温度で熱処理を行い、ＳｉＯ２膜表面をＳｉＯＮにする。これにより、ボトム絶縁膜ＢＴＭの上層膜としてＳｉＯＮ膜が形成される。続いて、ボトム絶縁膜ＢＴＭ上にＬＰ−ＣＶＤ法によりＳｉＮ膜（電荷蓄積膜ＣＨＳ）を最終膜厚が１０ｎｍとなるように、これより厚めに堆積する。このときＳｉＯＮ膜の存在により窒化膜がスムーズに成膜される。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアＮＨ３を混合したガスを用い、基板温度６８０℃で行う。
【００４０】
形成したＳｉＮ膜表面を熱酸化法により酸化して、たとえば４ｎｍのＳｉＯ２膜（トップ絶縁膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０℃で４０分程度行う。これにより、トラップレベル（ＳｉＮ膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地のＳｉＮ膜厚が減少し、ＳｉＮ膜の最終膜厚が１０ｎｍとなる。
【００４１】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成したのち、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程などを経て、当該不揮発性メモリセルアレイを完成させる。
【００４２】
つぎに、図２に図解したＳＳＬ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。
図７は、データ書き込みの動作（ホットエレクトロン注入）の概念図である。
【００４３】
データの書き込みは、チャネルに高電界を印加することよって発生したホットエレクトロンを注入することにより行う。
具体的には、図７に示すように、ソース（副ソース線ＳＳＬ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に９Ｖ、ドレイン（副ビット線ＳＢＬ）にドレイン電圧Ｖｓｄとして４．５Ｖを印加する。
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅの一部がドレイン側で高エネルギーのホットエレクトロンＨＥとなる。このホットエレクトロンＨＥは、ボトム絶縁膜ＢＴＭの電位障壁を乗り越え、電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷蓄積膜ＣＨＳの局部（記憶部）は、ドレイン側の一部に限定される。
【００４４】
データの消去は、バンド間トンネル効果に起因したホットホールを注入することにより行う。具体的には、たとえば、ゲート（ワード線ＷＬ）に−５Ｖ、ドレイン（副ビット線ＳＢＬ）に５Ｖを印加する。このとき、ソース（副ソース線ＳＳＬ）はオープン状態とする。
このバイアス条件下、ワード線ＷＬと副ビット線ＳＢＬとの間に印加された電圧１０Ｖから１２Ｖにより、ドレイン端よりホットホールが電荷蓄積膜ＣＨＳ（窒化膜）内のキャリアトラップに注入される。
ホットホールの注入によって、書き込み時に注入されたホットエレクトロンＨＥの電荷が打ち消され、当該メモリトランジスタが消去状態に推移する。
【００４５】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。ただし、本実施の形態では、ソース・ドレイン間電圧の印加の向きが書き込み時と逆にしたリバースリード方法によりデータの読み出しを行う。リバースリードの条件は、ゲート電圧が３．３Ｖ、書き込み時にソースとしたソース・ドレイン領域に印加する電圧が１．５Ｖである、このとき書き込み時にドレインとしたソース・ドレイン領域を接地電位ＧＮＤで保持する。
【００４６】
図８は、主ビット線ＭＢＬが接続された側の局部に書き込まれたビット情報をリバースリードで読み出す際のバイアス条件を示す回路である。ここで、非選択のワード線は若干負の電圧でバイアスしており、これは必須ではないが、読み出しリーク電流の低減のためには、このようなバイアスがより望ましい。
【００４７】
本実施の形態では、ボトム絶縁膜を構成するＳｉＯ２膜と電荷蓄積膜との間にＳｉＯＮ膜が形成されているため、ボトム絶縁膜の表面のモフォロジーが改善され、膜厚面内分布の均一性が高まるなど、膜の信頼性が向上する。その結果、リードディスターブ特性が改善される。また、電荷蓄積膜ＣＨＳの膜厚制御性が高くなることから、ゲート電圧を必要最小限に制御できる。
なお、前述したように、リバースリード法を用いて、ページ読み出しではなくビットごとの読み出しが可能である。たとえば、図８に示すメモリセルＭ１１を読み出し対象とすると、隣のメモリセルＭ２１で読み出しを行わないために、その２つのソース・ドレイン領域を０Ｖで保持し、あるいは、フローティング状態とする。この場合でも、上述したボトム絶縁膜の信頼性向上、および、ゲート電圧の電圧制御により、メモリセルＭ１１を読み出している間に非選択のメモリセルＭ２１を弱い書き込み状態にするような電気的ストレスがかかりにくく、また、電気的ストレスに強くなり、その結果として、リバースリード時のディスターブが有効に防止できる。
【００４８】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバなどから供給される。
メモリ周辺回路は、データ書き込み時に、ドレイン電圧Ｖｓｄ（＝３．５〜４．５Ｖ）およびゲート電圧Ｖｇ（＝５〜９Ｖ）を供給する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき電圧（１０〜１２Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−５、−６Ｖ）とをそれぞれ生成する。第１極性の電圧（５Ｖ）を第２のソース・ドレイン領域に印加し、第２極性の電圧（−５Ｖ）をゲートに印加する。
【００４９】
本実施の形態に係る不揮発性メモリ装置は、ボトム絶縁膜ＢＴＭの最上層に酸化窒化シリコン（ＳｉＯＮ）の膜が熱窒化処理により形成されていることから、ボトム絶縁膜中の窒素濃度が高く正の固定電荷が形成される。その結果、消去時のしきい値電圧が低下している。このため、読み出し時にゲート電極（ワード線ＷＬ）に印加する電圧３．３Ｖをさらに低下する余地が生じ、熱窒化処理を行わない場合と比較すると低い電圧で読み出しが可能となる。
また、上述したように消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した第１極性の電圧と第２極性の電圧を用いて行う。このため、ＶＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
【００５０】
以上の構成により形成したメモリセルアレイについて、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性を検討した。
この結果、ドレイン電圧１．０〜１．５Ｖでの非選択セルからのオフリーク電流値は、読み出し時に非選択ワード線を−０．３Ｖ程度にバイアスした場合、約１ｎＡと小さかった。この場合の読み出し電流は１μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長１３０ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分ある。
また、ゲート電圧３．３Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であった。
【００５１】
メモリトランジスタのデータ書き換え特性、データ保持特性を調べた。
その結果、書き換え回数１０万回までは十分な閾値電圧差が維持されている。また、データ保持特性は１×１０５回のデータ書換え後で８５℃、１０年を満足した。
種々の検討により、書き込み時のドレイン電圧２．５〜３．３Ｖでのパンチスルーを抑制するためには、チャネル不純物濃度を５×１０１７ｃｍ−３以上とする必要があることも判明した。
以上より、ゲート長が１８０ｎｍより短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００５２】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施の形態の不揮発性メモリ装置は、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型などのような特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有している利点がある。
【００５３】
［第２の実施の形態］
本実施の形態では、図９に示すＡＭＧ（Ａｌｔｅｒｎａｔｅ Ｍｅｔａｌ ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ）型のメモリセルアレイを用いる。メモリセルの動作方法は低電圧ホットエレクトロンによる書き込み、バンド間トンネル効果に起因したホットホール注入による消去を基本とし、たとえば第１の実施の形態における動作方法が採用可能である。
図９に示すメモリセルアレイは、各メモリセルを構成するメモリトランジスタが行列状にｎ×ｍ個配置されている。行（ＲＯＷ）方向に並ぶメモリトランジスタのゲートがワード線ＷＬ１，ＷＬ２，ＷＬｎのいずれかに接続されている。
【００５４】
不純物拡散層ＤＲ１，ＤＲ２，ＤＲ５が列方向に長く、行（ＲＯＷ）方向に一定間隔で繰り返し形成されている。不純物拡散層ＤＲ１，ＤＲ２，ＤＲ５は、第１または第２のソース・ドレイン領域として機能し、隣接した２つのメモリトランジスタ列で共有されている。
奇数番目の不純物拡散層ＤＲ１，ＤＲ３，ＤＲ５は、セレクトトランジスタＳＴ０を介して、その上層に配置されたビット線ＢＬ１，ＢＬ２，ＢＬ３に接続されている。セレクトトランジスタＳＴ０は、ビット線選択信号ＢＬＳＥＬにより制御される。ビット線は金属層、たとえばアルミニウムの層からなる。
偶数番目の不純物拡散層ＤＲ２，ＤＲ４は、ビット線間のほぼ中央に形成され、両側のビット線のいずれかに選択的に接続可能に構成されている。偶数番目の不純物拡散層は、選択信号ＳＥＬにより制御されるセレクトトランジスタＳＴ１を介して、一方のビット線ＢＬ２，ＢＬ３に接続されている。また、偶数番目の不純物拡散層ＤＲ２，ＤＲ４は、選択信号の反転信号ＳＥＬ＿により制御されるセレクトトランジスタＳＴ２を介して、他方のビット線ＢＬ１，ＢＬ２に接続される。
【００５５】
ｎ×ｍ個のメモリトランジスタ群と３種類のセレクトトランジスタＳＴ０，ＳＴ１，ＳＴ２とにより基本単位（サブアレイ）が構成されている。サブアレイが繰り返し配置されて全体のメモリセルアレイが構成されている。
【００５６】
ゲート絶縁膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。メモリ周辺回路の構成は図１を用いて説明した第１の実施の形態の場合と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法、すなわち、電離衝突を利用したホットエレクトロン注入により書き込みを行い、バンド間トンネル効果に起因したホットホール注入で消去を行うことができる。または、バンド間トンネル効果に起因したホットエレクトロン注入により書き込みを行ってもよい。
データの書き込みおよび消去時に、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。
データの読み出しは、リバースリード法により行う。その場合、本実施の形態でも、高品質のボトム絶縁膜が形成され、ゲート電圧を必要最小限に制御できるため、リバースリード時でのディスターブ特性などの信頼性を向上させることができる。
また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【００５７】
ＡＭＧ型メモリセルアレイは、その構成上、用意されたメモリセルアレイの１列おきにしかメモリセルの選択ができない。しかし、たとえばサブアレイのセル列数を必要なデータビット数の倍に設定し、動作可能なメモリセル列を奇数列と偶数列との間で切り換えることで、実質的に全てのメモリセルが有効にデータの記憶に用いられる。
また、この列切り換えが可能な構成により、通常のＶＧ型メモリセルアレイと異なりページ単位の動作が可能である。
さらに、ビット線の間隔が緩和されるので、メモリトランジスタが微細化されてもビット線の配線ピッチがメモリセルアレイ面積縮小の制限となりにくい。
【００５８】
［第３の実施の形態］
第３の実施の形態は、電荷注入効率を向上させて低電圧化が可能な不揮発性半導体メモリに関する。ここでは、１セルに１ビット情報を記憶させる場合、１セルに２ビット情報を記憶させる場合の両方を説明する。なお、上述した第１の実施の形態は本実施の形態と書き込み方法が異なるが、２ビット情報記憶じたいは第１の実施の形態でも適用できる。また、以下の説明では、第１の実施の形態のセルアレイを基本とするため、図１〜図４は本実施の形態に適用される。ただし、第２の実施の形態のセルアレイにおいても本実施の形態の書き込み方法および不純物分布構造が適用できることを排除するものではない。
【００５９】
本実施の形態では、電荷注入効率の向上のために、本実施の形態では２つの方法を採用している。
第１は書き込み方法に関するもので、書き込みを電離衝突（たとえば２次離衝突）によるホットエレクトロンが注入により行う。電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルにたとえば１．５〜−４Ｖ程度が印加される。この電圧は、図１に示すように、制御信号ＣＳによって制御されたウェル充放電回路８により、メモリセルアレイのウェルが書き込み時にのみ、所定の逆バイアス電圧（たとえば負電圧）に充電される。図４に示すように、ビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスにもとづいて行うとよい。
第２は、ドレイン端の電界の集中性を高める不純物分布の構造に関するもので、ドレイン端にチャネルと同じ導電型の高濃度不純物領域（以下、高濃度チャネル領域という）を設ける。なお、この高濃度不純物領域の形成は、前述した第１の実施の形態でも適用できる。
【００６０】
図１０（Ａ）に１ビット記憶のメモリトランジスタのチャネル方向の断面図、図１０（Ｂ）に２ビット記憶のメモリトランジスタのチャネル方向の断面図を示す。
図１０（Ａ）および図１０（Ｂ）において、チャネル形成領域ＣＨに、副ビット線ＳＢＬに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。後述するように、高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
さらに図１０（Ｂ）の場合は、副ソース線ＳＳＬに接する部分にも高濃度チャネル領域ＨＲが形成されている。この２ビット記憶のメモリトランジスタでは、後述するように副ビット線ＳＢＬと副ソース線ＳＳＬとの機能（ソースとドレイン）を入れ替えて電圧を印加するが、そのとき副ソース線ＳＳＬに隣接する側でも電界の集中性を高めて情報を書き込みやすくしている。
これらの高濃度チャネル領域ＨＲは、ゲートのパターンニング後に斜めイオン注入法などによりＰ型不純物をゲート端部の下方に導入することにより形成される。
【００６１】
図１１（Ａ）は、データ書き込みの動作の概念図、すなわち、ホットエレクトロン注入の概念図、図１１（Ｂ）は、チャネル方向の電子の加速電界を示す図である。
データの書き込み時に、図１１（Ａ）に示すように、ソース（副ソース線ＳＳＬ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に５Ｖ、ドレイン（副ビット線ＳＢＬ）にＶｓｄ＝３．５Ｖを印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷと副ソース線（第１のソース・ドレイン領域）ＳＳＬまたは副ビット線（第２のソース・ドレイン領域）ＳＢＬとの間のＰＮ接合を逆バイアスする方向の電圧Ｖｗｅｌｌ、たとえば３Ｖを印加する。このとき第２のソース・ドレイン領域とウェル間に印加される電圧は、第２のソース・ドレイン領域とウェル間の耐圧より小さい電圧値が選択される。
【００６２】
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて格子に衝突し、再び電子とホールの対を生成して、その中の電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界によりさらに加速される。高いエネルギーを得たホットエレクトロンＨＥが、ボトム絶縁膜ＢＴＭの電位障壁を乗り越え、電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域の記憶領域（以下、第２の局部という）は、ドレイン側の一部に限定される。
【００６３】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、ここでは高濃度チャネル領域ＨＲが設けられているため、図１１（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くてすむ。本実施の形態において、高濃度チャネル領域ＨＲの形成は必須ではないが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
【００６４】
さらに、バックバイアスによりＰウェルＷと副ビット線をなすｎ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００６５】
この書き込み方法による書き込み特性を、基板バイアスをパラメータとして測定した。その結果、基板（ウェル）バイアス電圧が０Ｖの場合、書き込み時間１０ｍｓでは、ほとんど書き込まれていない。基板バイアス電圧が−２Ｖ以上でしきい値電圧の変化が１ｍｓ程度で観測された。また、書き込み時のドレイン電圧を増加させるにつれて、書き込み速度が高速化していることがわかった。この場合は、１００μｓ以下での高速な書き込みがドレイン電圧３Ｖ以上で可能である。
【００６６】
以上は第２の局部に第２のビット情報を書き込む場合であるが、第２の局部だけでなく第１の局部にも記憶情報を書き込むことができる。その場合、第１の局部、すなわち副ソース線ＳＳＬ側に書き込む場合の書き込み条件を、ソースとドレインの役割を入れ替えた上で第２の局部、すなわち副ビット線ＳＢＬ側に書き込む場合と同じとすることが望ましい。したがって、図１１（Ｂ）に示すように、高濃度チャネル領域ＨＲを副ビット線ＳＢＬに隣接するチャネル領域部だけでなく、副ソース線ＳＳＬに隣接するチャネル領域部にも形成する必要がある。第１の局部に第１のビット情報の書き込むときは、ソースとドレインに印加する電圧の印加の向きを上記とは逆にして、第１および第２のソース・ドレイン領域間に電圧、たとえば３．５Ｖを印加する。このとき、他の電圧印加条件は上記した第２のビット情報の書き込みの場合と同じとする。これにより、副ソース線ＳＳＬ側の電荷蓄積膜ＣＨＳの一部（第１の局部）に、第１のビット情報が書き込まれる。
【００６７】
以上の２ビット書き込みでは、動作電圧が従来に比べ低減されている。
たとえば、従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で電荷蓄積膜ＣＨＳに注入するためのバイアス条件が、ドレイン電圧４．５Ｖ、ゲート電圧９Ｖほど必要であった。
これに対し、本実施の形態では、十分な書き込み速度を得ることができるドレイン電圧が３．３〜４Ｖ、ゲート電圧が５〜６Ｖである。このことから、本実施の形態では、従来に比べドレイン電圧で０．５〜１．２Ｖ、ゲート電圧で３〜４Ｖほど低い電圧で動作ができる利点がある。その結果として、ゲート長のスケーリングが従来と比較して改善された。また、書き込み時間は１００μｓ以下が得られた。
【００６８】
消去は、第１の実施の形態と同様に２ビット情報を片側ずつ消去してもよいし、両側を同時に消去してもよい。なお、２ビット情報の片側のみ消去する場合は、非消去側のソース線またはビット線を、たとえば電気的フローティング状態（以下、オープンともいう）に制御する。
【００６９】
リバースリード読み出しでは、２つのビット情報それぞれを読み出すが、読み出し対象のビット情報が記憶された局部側のソース・ドレイン領域をソースとし、他方のソース・ドレイン領域をドレインとして読み出しドレイン電圧を印加する。したがって、第１のビット情報を読み出すときと第２のビット情報を読み出すときでは、読み出しドレイン電圧の印加の向きが逆となる。
【００７０】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバなどから供給される。
メモリ周辺回路は、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき第２の電圧（８〜９Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−３Ｖ）とをそれぞれ生成する。第１極性の電圧（５〜６Ｖ）をゲート電極、たとえばワード線ＷＬに印加し、第２極性の電圧（−３Ｖ）を半導体基板、たとえばＰウェルＷに印加する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき第３の電圧（１０〜１２Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−５、−６Ｖ）とをそれぞれ生成する。第１極性の電圧（５Ｖ）を第２のソース・ドレイン領域及びウェル、第２極性の電圧（−５Ｖ）をゲートに印加する。
【００７１】
第３の実施の形態では、電荷注入効率を高めて、電離衝突を用いた書き込み方法と高濃度チャネル領域の形成とにより、より高速での書き込みが可能となった。このうち高濃度チャネル領域の形成にともない、電荷注入効率は大幅に向上するが、一方で、ビット情報が書き込まれた局部直下のチャネルのしきい値電圧が高くなる。なお、このしきい値電圧の上昇は、前述したＣＨＥ注入でも高濃度チャネル領域を形成する場合に共通した現象である。
【００７２】
本実施の形態では、第１の実施の形態と同様に、ゲート絶縁膜ＧＤの最上層に酸化窒化シリコン（ＳｉＯＮ）膜を形成し、その形成時の熱窒化処理によりゲート絶縁膜ＧＤ中の窒素濃度が増えている。そのため、膜中および基板界面付近の正の固定チャージが増え、ホール電流が増加し、しきい値電圧が大きく低下する。たとえば、３．３Ｖ程度のゲート読み出し電圧でビット情報を読み出す場合、消去側のしきい値電圧は２．５Ｖ程度に抑える必要があるが、熱窒化処理を行わないで高濃度チャネル領域のみ形成した場合に３〜４Ｖに上昇していたしきい値電圧を、熱窒化処理の導入により１．５〜２．０Ｖにまで低減できる。その結果、高濃度チャネル領域により電界集中性を高めた高速書き込み法と低電圧でのリバースリード法との両立が、熱窒化処理の採用により初めて可能となった。なお、このしきい値電圧の低減効果は、前述したＣＨＥ注入の場合でも共通する。
【００７３】
以上の第１〜第３の実施の形態では、以下に述べる種々の変形が可能である。
【００７４】
［変形例］
メモリトランジスタ構造について種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の「チャネル形成領域が表面領域に規定される半導体基板」は、基板バルクのほか、第１の実施の形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の「チャネル形成領域が表面領域に規定される半導体基板」として用いることができる。
【００７５】
高濃度チャネル領域ＨＲを有することは、本実施の形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成することが、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域として機能するので、隣接した高濃度チャネル領域ＨＲとの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲでさらに高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【００７６】
ボトム絶縁膜ＢＴＭは、下層の二酸化シリコン膜と上層の酸化窒化シリコン膜との間に他の材料の膜を有していてもよい。また、トップ絶縁膜ＴＯＰの材料は、二酸化シリコンのほか、二酸化シリコンより誘電率が高い、窒化シリコンまたは酸化窒化シリコン、さらには、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料であってもよい。また、トップ絶縁膜ＴＯＰの材料として、その他の金属酸化膜、たとえば、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。ただし、ゲート電圧の低電圧化のためには二酸化シリコンより誘電率が高い材料を選択することが望ましい。
【００７７】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置およびその読み出し方法によれば、読み出しドレイン電圧の電圧印加の向きを書き込み時と逆とした、いわゆるリバースリード法により読み出しが行われるため読み出し感度が高く、その分、低電圧読み出し動作が可能である。同時に、ゲート絶縁膜の最上層の膜が酸化窒化シリコンから構成されているため、その上の電荷蓄積膜の膜厚制御性が高く、この膜を必要最小限の膜厚で制御性よく形成できるとともに、消去状態のしきい値電圧を低下させることができる。この２つの効果の相乗で、昇圧した電圧を用いずとも低電圧動作が可能となり、いわゆるロジック混載型のメモリＬＳＩの実現が可能となる。また、リードディスターブなどの動作信頼性が増し１トランジスタセルの実現が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体メモリ装置の概略構成を示すブロック図である。
【図２】第１の実施の形態に係るＳＳＬ型メモリセルアレイの回路構成を示す図である。
【図３】第１の実施の形態に係るメモリセルアレイの平面図である。
【図４】第１の実施の形態に係るメモリセルアレイの、図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図である。
【図５】第１の実施の形態に係るメモリトランジスタのチャネル方向の断面図である。
【図６】シリコン基板上のボトム膜と電荷蓄積膜の積層膜のＳＩＭＳ分析結果を示すグラフである。
【図７】第１の実施の形態に係るデータ書き込みの動作の概念図である。
【図８】第１の実施の形態において、主ビット線ＭＢＬが接続された側の第２の局部に書き込まれた第２のビット情報をリバースリードで読み出す際のバイアス条件を示す回路図である。
【図９】第２の実施の形態に係るＡＭＧ型メモリセルアレイの回路構成を示す図である。
【図１０】（Ａ）と（Ｂ）は第３の実施の形態に係るメモリトランジスタのチャネル方向の断面図である。
【図１１】（Ａ）は第３の実施の形態に係るデータ書き込みの動作の概念図、（Ｂ）はチャネル方向の電子の加速電界を示す図である。
【符号の説明】
１…メモリセルアレイ、６…入出力回路、ＢＬ１等…ビット線、ＢＬＤ…ビット線駆動回路、ＢＴＭ…ボトム絶縁膜、ＳｉＯＮ…酸化窒化シリコン膜、ＣＨ…チャネル形成領域、ＣＨＳ…電荷蓄積膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｍ１１等…メモリトランジスタ、ＭＢＬ１等…主ビット線、ＭＳＬ１等…主ソース線、ＭＴ…メモリトランジスタ、ＳＢＬ１等…第２のソース・ドレイン領域（副ビット線）、ＳＬ１等…ソース線、ＳＳＬ１等…第１のソース・ドレイン領域（副ソース線）、ＳＵＢ…半導体基板、ＴＯＰ…トップ絶縁膜、Ｗ…Ｐウェル、ＷＬ１等…ワード線
【発明の属する技術分野】
本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間に、下層から順にボトム絶縁膜、電荷蓄積能力を有する電荷蓄積膜、およびトップ絶縁膜を有している不揮発性半導体メモリ装置と、その読み出し方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型と、電荷蓄積手段（電荷トラップなど）が平面的に離散化された、たとえばＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタには、半導体基板またはウェルの上にボトム絶縁膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜などからなるトップ絶縁膜、およびコントロールゲートが順次積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタには、半導体基板またはウェルの上にボトム絶縁膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ絶縁膜、およびゲート電極が順次積層されている。
ＭＯＮＯＳ型不揮発性メモリトランジスタには、窒化膜中またはトップ絶縁膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、ボトム絶縁膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
ボトム絶縁膜に、欠陥などに起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタでは、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタでは、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークすることから、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタは、ボトム絶縁膜の薄膜化による電荷保持特性の低下の問題がＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する方式として、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルは、セルアレイを配置する方式として、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００７】
このＮＲＯＭの読み出し方法として、ソースとドレインを書き込み時のドレイン電圧印加の向きと反対にして読み出す方法（リバースリード法）が知られている（特許文献１参照）。
このリバースリード法が記載された特許文献１には、チャネルが形成されるシリコンとゲート電極間に、２つの二酸化シリコン膜に挟まれたトラッピング層が形成されたＭＯＮＯＳ型トランジスタが開示されている。
【０００８】
【特許文献１】
米国特許第５，７６８，１９２号明細書
【０００９】
【発明が解決しようとする課題】
ＭＯＮＯＳ型メモリトランジスタの製造において、ＳｉＯ２からなるボトム絶縁膜上に窒化膜をＣＶＤにより堆積する場合、その成膜時間に時間遅延（いわゆるインキュベーション時間）が生じる。これは、膜形成を開始してから暫くは核成長に時間を費やされて殆ど膜成長せずに、ある程度時間が経つと膜成長の速度が急に増加するという現象である。このインキュベーション時間は下地の洗浄度や状態、さらには成膜条件でばらつくため、インキュベーション時間が生じるとＯＮＯ膜を制御性よく成膜することができない。
【００１０】
窒化膜の成膜温度が低いと、その成膜時にインキュベーション時間が長くなる傾向にある。しかし、ゲート長が０．２５μｍ以下のＭＯＮＯＳトランジスタを形成する場合、プロセス全体の熱ストレスを低減するために窒化膜の成膜温度を、たとえば８００℃以下にする必要がある。したがって、窒化膜の成膜温度を余り高くできない微細ＭＯＮＯＳトランジスタの製造工程において、インキュベーション時間の低減ができない。
【００１１】
前述したリバースリード法は、少ない電荷で感度よい読み出しができるため、読み出し時の印加電圧の低減に適した読み出し方法である。
ところが、電荷蓄積膜（窒化膜）の堆積時にインキュベーション時間が生じると、この時間がばらつくのを見越して、電荷蓄積膜の最低膜厚が確保できるように、膜厚設定中心をインキュベーション時間がない理想的な場合より厚くする必要がある。このため、出来上がりの電荷蓄積膜厚が必要以上に厚くなる傾向にあり、これは、リバースリード法の採用による電圧低減を阻害する要因となる。つまり、電荷蓄積膜厚が必要以上に厚いと、ゲート電圧の低減ができず、リバースリード法による低電圧読み出しができなくなる。
【００１２】
また、ＭＯＮＯＳトランジスタの微細化が進むと、それに応じて読み出し電圧のスケーリングを進める必要があるが、リバースリード法の採用だけでは読み出し電圧の低減に限界があり、さらに低電圧化が可能な新たな構造のＭＯＮＯＳメモリトランジスタが切望されていた。
【００１３】
本発明の目的は、低電圧で高感度な読み出しが可能な構造の不揮発性半導体メモリ装置と、その読み出し方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有している不揮発性半導体メモリ装置であって、前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成され、前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加する読み出し電圧印加回路を有する。
【００１５】
本発明に係る不揮発性半導体メモリ装置の読み出し方法は、半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有し、前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成されている不揮発性半導体メモリ装置の読み出し方法であって、前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加するステップを含む。
【００１６】
このような構成の不揮発性半導体メモリ装置、および、その読み出し方法によれば、読み出し対象のビット情報が記憶された電荷蓄積膜の局部側のソース・ドレイン領域をソースとし、反対側のソース・ドレイン領域をドレインとなるように、第１および第２のソース・ドレイン領域間に読み出しドレイン電圧が印加され、ゲート電極に読み出しゲート電圧が印加される。これにより、この局部に蓄積された電荷の有無または電荷量に応じて、当該トランジスタがオンまたはオフする。その結果、たとえばドレインとして用いたソース・ドレイン領域に電位差が生じ、この電位差をビット情報として読み出す。
なお、他のビット情報を読み出す場合は、上記ビット情報の読み出し時とは、上記読み出しドレイン電圧の印加の向きを逆にすることにより、同様な作用により、この他のビット情報が読み出される。
【００１７】
本発明では、上記トランジスタのゲート絶縁膜の最上層の酸化窒化シリコン膜の上に形成された電荷蓄積膜は必要最小限の膜厚で均一に形成されているため、上記ビット情報の読み出し時にゲート電極に印加される読み出しゲート電圧は必要最小の電圧値が用いられる。また、酸化窒化シリコンの形成時に正の固定電荷またはホールトラップがゲート絶縁膜のボトム絶縁膜中に増える作用があり、その結果、しきい値電圧が低下するため、その分、低い読み出しゲート電圧が用いられる。
【００１８】
【発明の実施の形態】
以下、ゲート絶縁膜内で電荷蓄積膜直下に酸化窒化膜を用いたＭＯＮＯＳ型メモリトランジスタを有する場合を例として、本発明の実施の形態を説明する。
【００１９】
［第１の実施の形態］
図１に、不揮発性半導体メモリ装置の概略構成を示す。
図１に図解した不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）８を有する。なお、ウェルバイアスを行わない場合、ウェル充放電回路８は省略可能である。メモリ周辺回路は、特に図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ウェル充放電回路８に供給する電源回路、および電源供給を制御する制御回路を含む。
【００２０】
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時などにビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、書き込みまたは消去時などにソース線ＳＬに所定電圧を印加するソース線駆動回路（ＳＬＤ）、センスアンプ（ＳＡ）を含む。この入出力回路６、ならびに、これに電源を供給する不図示の電源回路および制御回路が、本発明の「読み出し電圧印加回路」の一実施態様を構成する。
なお、図１は一般的なメモリ構成を示すものであるため、周辺回路の他の構成の、ここでの機能説明は省略する。
【００２１】
書き込み時には、ワード線駆動回路から所定のハイレベルの正電圧、５〜９Ｖが、アドレス信号Ａｍ＋１〜Ａｍ＋ｎに応じて選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．はたとえば０Ｖで保持される。消去時には、選択ワード線ＷＬｓｅｌ．に書き込み時とは逆極性の所定電圧、たとえば−５Ｖが印加され、非選択のワード線ＷＬｕｎｓｅｌ．は所定の正電圧または０Ｖで保持される。
また、アドレス信号Ａ１〜Ａｍにより指定された選択列の列選択線ＹＬが選択され、これに所定電圧が印加される。列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移し、これに応じて、選択ビット線ＢＬｓｅｌ．が、入出力回路６に接続される。
さらに、入出力回路内のソース線駆動回路により、接地電位ＧＮＤがソース線ＳＬに印加される。
【００２２】
これにより、書き込み時に、入出力バッファ内の書き込みデータが、選択されたビット線ＢＬｓｅｌ．に印加され、選択されたビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるメモリセルに書き込まれる。具体的には、書き込みデータに応じて３．３〜４．０Ｖ程度の正電圧、あるいは０Ｖが選択ビット線ＢＬｓｅｌ．に印加され、これらの電圧が印加された上記メモリセルに、チャネルホットエレクトロン（ＣＨＥ）注入によりデータの書き込みが行われる。
【００２３】
フラッシュメモリでは、通常、メモリセルアレイを一括して、あるいは、所定のブロックを一括して、消去を行う。ブロックを一括消去する場合、カラムアドレス信号に応じてブロック内のビット線ＢＬおよびソース線ＳＬが全て選択され、選択されたビット線およびソース線に所定の正電圧、たとえば５Ｖが印加される。
【００２４】
図２に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Ｓｅｐａｒａｔｅｄ Ｓｏｕｒｃｅ Ｌｉｎｅ）型と称される。また、図３にメモリセルアレイの平面図を、図４に図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図をそれぞれ示す。
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図２に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００２５】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、または、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００２６】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎの各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１はセレクトゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１はセレクトゲート線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２はセレクトゲート線ＳＧ１２により制御され、セレクトトランジスタＳ２２はセレクトゲート線ＳＧ２２により制御される。なお、行方向に隣接するセレクトトランジスタＳ１１とＳ２１を同一のセレクトゲート線により制御し、同様に、セレクトトランジスタＳ１２とＳ２２を同一のセレクトゲート線により制御するアレイ構成とすることもできる。
【００２７】
メモリセルアレイにおいて、図４に図解したように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、たとえばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、後述するウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
【００２８】
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。なお、後述するリバースリード法では、副ビット線および副ソース線は、その名称に拘泥されることなくソースとドレインの役割が適宜入れ替わる。
【００２９】
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積膜を含む積層絶縁膜（ゲート絶縁膜）が形成されている。ゲート絶縁膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウェルＷの部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。
【００３０】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、たとえばプラグであり、ビット方向のメモリトランジスタ群（たとえば６４個）ごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００３１】
図解したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだのち、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００３２】
また、このメモリセルアレイは、副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。
このため、無駄な空間が殆どないことから、各層の形成をウェハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１またはＳ２１は、非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから電気的に切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬの表面に高融点金属アロイ層が形成されたシリサイドを、たとえば、いわゆるサリサイド法により形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００３３】
図５に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図５において、副ビット線（第２のソース・ドレイン領域）ＳＢＬと副ソース線（第１のソース・ドレイン領域）ＳＳＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。
【００３４】
チャネル形成領域ＣＨの上にゲート絶縁膜ＧＤが形成され、ゲート絶縁膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、２５０ｎｍ以下、たとえば１３０ｎｍ程度である。
【００３５】
ゲート絶縁膜ＧＤは、下層から順に、ボトム絶縁膜ＢＴＭ，電荷蓄積膜ＣＨＳ，トップ絶縁膜ＴＯＰから構成されている。
本実施の形態におけるボトム絶縁膜ＢＴＭは、たとえば、チャネル形成領域を熱酸化して二酸化シリコン膜を形成し、その表面を熱窒化処理して形成された膜である。このため、ボトム絶縁膜ＢＴＭは、複数の膜、本例では２つの膜から構成される。つまり、ボトム絶縁膜ＢＴＭは、下層のＳｉＯ２膜と、上層の膜であり電荷蓄積膜ＣＨＳ（窒化膜）直下に接する酸化窒化シリコン（ＳｉＯＮ）膜とから構成される。
この熱窒化処理は、専用の装置を用いてもよいし、また、窒化膜の形成に用いるＣＶＤ装置内で行うこともできる。後者の場合、ＳｉＯ２膜形成後のウェハをＣＶＤ装置にセットし、基板温度を７５０℃より大きく、さらに望ましくは８００℃以上としてアンモニアガス雰囲気中の窒化アニール処理を行い、続いて、ガス系を窒化膜形成時の、たとえばアンモニアと窒素系ガスとの混合ガスに切り替え、たとえば６５０℃〜７５０℃の基板温度でＣＶＤにより窒化膜（電荷蓄積膜ＣＨＳ）を形成する。
ボトム絶縁膜ＢＴＭの膜厚は、たとえば２ｎｍから９．０ｎｍの範囲内で決めることができ、ここでは４〜９ｎｍに設定されている。
【００３６】
電荷蓄積膜ＣＨＳは、たとえば約１０ｎｍ前後の膜厚を有する窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
また、トップ絶縁膜ＴＯＰと電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、電荷蓄積膜ＣＨＳは、たとえば成膜後の窒化膜（電荷蓄積膜ＣＨＳ）の表面を熱酸化して形成するか、トップ絶縁膜ＴＯＰを高温度ＣＶＤ酸化膜（ＨＴＯ）とする。トップ絶縁膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要で、本実施例では、４．５ｎｍとする。
【００３７】
図６に、シリコン基板上のボトム膜と電荷蓄積膜の積層膜のＡＥＳ（Ａｕｇｅｒ ｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）の分析結果を示す。ボトム絶縁膜ＢＴＭの下層膜であるＳｉＯ２膜と、電荷蓄積膜ＣＨＳであるＳｉＮ膜との間に、ボトム絶縁膜ＢＴＭの上層膜としてＳｉＯＮ膜が形成されていることがわかる。ＡＥＳの検出限界が１０％であるとすると、ＳｉＯＮ膜の厚さは、ＳｉＯ２膜上にＣＶＤ法によりＳｉＮ膜を堆積したときにできる構造遷移層より十分厚い。このため、このＳｉＯＮ膜は、ＳｉＯ２膜の表面を熱窒化処理するなど、特別の処理を経て形成された膜であることがわかる。
【００３８】
つぎに、このような構成のメモリトランジスタの製造方法について簡単に述べる。
まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷを形成する。副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
【００３９】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、ゲート絶縁膜ＧＤを形成する。
より詳細には、高温ドライ酸化法によりＳｉウェハに熱処理を行い、ＳｉＯ２膜（ボトム絶縁膜ＢＴＭの下層膜）を形成する。窒化膜成膜時のインキュベーション時間を抑制するために、アンモニアＮＨ３雰囲気で７５０℃より高い温度、望ましくは８００℃以上の温度で熱処理を行い、ＳｉＯ２膜表面をＳｉＯＮにする。これにより、ボトム絶縁膜ＢＴＭの上層膜としてＳｉＯＮ膜が形成される。続いて、ボトム絶縁膜ＢＴＭ上にＬＰ−ＣＶＤ法によりＳｉＮ膜（電荷蓄積膜ＣＨＳ）を最終膜厚が１０ｎｍとなるように、これより厚めに堆積する。このときＳｉＯＮ膜の存在により窒化膜がスムーズに成膜される。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアＮＨ３を混合したガスを用い、基板温度６８０℃で行う。
【００４０】
形成したＳｉＮ膜表面を熱酸化法により酸化して、たとえば４ｎｍのＳｉＯ２膜（トップ絶縁膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０℃で４０分程度行う。これにより、トラップレベル（ＳｉＮ膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地のＳｉＮ膜厚が減少し、ＳｉＮ膜の最終膜厚が１０ｎｍとなる。
【００４１】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図４のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出する副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形成したのち、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程などを経て、当該不揮発性メモリセルアレイを完成させる。
【００４２】
つぎに、図２に図解したＳＳＬ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。
図７は、データ書き込みの動作（ホットエレクトロン注入）の概念図である。
【００４３】
データの書き込みは、チャネルに高電界を印加することよって発生したホットエレクトロンを注入することにより行う。
具体的には、図７に示すように、ソース（副ソース線ＳＳＬ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に９Ｖ、ドレイン（副ビット線ＳＢＬ）にドレイン電圧Ｖｓｄとして４．５Ｖを印加する。
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅの一部がドレイン側で高エネルギーのホットエレクトロンＨＥとなる。このホットエレクトロンＨＥは、ボトム絶縁膜ＢＴＭの電位障壁を乗り越え、電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷蓄積膜ＣＨＳの局部（記憶部）は、ドレイン側の一部に限定される。
【００４４】
データの消去は、バンド間トンネル効果に起因したホットホールを注入することにより行う。具体的には、たとえば、ゲート（ワード線ＷＬ）に−５Ｖ、ドレイン（副ビット線ＳＢＬ）に５Ｖを印加する。このとき、ソース（副ソース線ＳＳＬ）はオープン状態とする。
このバイアス条件下、ワード線ＷＬと副ビット線ＳＢＬとの間に印加された電圧１０Ｖから１２Ｖにより、ドレイン端よりホットホールが電荷蓄積膜ＣＨＳ（窒化膜）内のキャリアトラップに注入される。
ホットホールの注入によって、書き込み時に注入されたホットエレクトロンＨＥの電荷が打ち消され、当該メモリトランジスタが消去状態に推移する。
【００４５】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。ただし、本実施の形態では、ソース・ドレイン間電圧の印加の向きが書き込み時と逆にしたリバースリード方法によりデータの読み出しを行う。リバースリードの条件は、ゲート電圧が３．３Ｖ、書き込み時にソースとしたソース・ドレイン領域に印加する電圧が１．５Ｖである、このとき書き込み時にドレインとしたソース・ドレイン領域を接地電位ＧＮＤで保持する。
【００４６】
図８は、主ビット線ＭＢＬが接続された側の局部に書き込まれたビット情報をリバースリードで読み出す際のバイアス条件を示す回路である。ここで、非選択のワード線は若干負の電圧でバイアスしており、これは必須ではないが、読み出しリーク電流の低減のためには、このようなバイアスがより望ましい。
【００４７】
本実施の形態では、ボトム絶縁膜を構成するＳｉＯ２膜と電荷蓄積膜との間にＳｉＯＮ膜が形成されているため、ボトム絶縁膜の表面のモフォロジーが改善され、膜厚面内分布の均一性が高まるなど、膜の信頼性が向上する。その結果、リードディスターブ特性が改善される。また、電荷蓄積膜ＣＨＳの膜厚制御性が高くなることから、ゲート電圧を必要最小限に制御できる。
なお、前述したように、リバースリード法を用いて、ページ読み出しではなくビットごとの読み出しが可能である。たとえば、図８に示すメモリセルＭ１１を読み出し対象とすると、隣のメモリセルＭ２１で読み出しを行わないために、その２つのソース・ドレイン領域を０Ｖで保持し、あるいは、フローティング状態とする。この場合でも、上述したボトム絶縁膜の信頼性向上、および、ゲート電圧の電圧制御により、メモリセルＭ１１を読み出している間に非選択のメモリセルＭ２１を弱い書き込み状態にするような電気的ストレスがかかりにくく、また、電気的ストレスに強くなり、その結果として、リバースリード時のディスターブが有効に防止できる。
【００４８】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバなどから供給される。
メモリ周辺回路は、データ書き込み時に、ドレイン電圧Ｖｓｄ（＝３．５〜４．５Ｖ）およびゲート電圧Ｖｇ（＝５〜９Ｖ）を供給する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき電圧（１０〜１２Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−５、−６Ｖ）とをそれぞれ生成する。第１極性の電圧（５Ｖ）を第２のソース・ドレイン領域に印加し、第２極性の電圧（−５Ｖ）をゲートに印加する。
【００４９】
本実施の形態に係る不揮発性メモリ装置は、ボトム絶縁膜ＢＴＭの最上層に酸化窒化シリコン（ＳｉＯＮ）の膜が熱窒化処理により形成されていることから、ボトム絶縁膜中の窒素濃度が高く正の固定電荷が形成される。その結果、消去時のしきい値電圧が低下している。このため、読み出し時にゲート電極（ワード線ＷＬ）に印加する電圧３．３Ｖをさらに低下する余地が生じ、熱窒化処理を行わない場合と比較すると低い電圧で読み出しが可能となる。
また、上述したように消去時のワード線およびドレインへの電圧印加を、それぞれ逆極性を有し個別に生成した第１極性の電圧と第２極性の電圧を用いて行う。このため、ＶＰＰ系の高耐圧トランジスタを不要とし、その分、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。
【００５０】
以上の構成により形成したメモリセルアレイについて、書き込み状態、消去状態のメモリトランジスタの電流−電圧特性を検討した。
この結果、ドレイン電圧１．０〜１．５Ｖでの非選択セルからのオフリーク電流値は、読み出し時に非選択ワード線を−０．３Ｖ程度にバイアスした場合、約１ｎＡと小さかった。この場合の読み出し電流は１μＡ以上であるため、非選択セルの誤読み出しが生じることはない。したがって、ゲート長１３０ｎｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分ある。
また、ゲート電圧３．３Ｖでのリードディスターブ特性も評価したが、３×１０８ｓｅｃ以上時間経過後でも読み出しが可能であった。
【００５１】
メモリトランジスタのデータ書き換え特性、データ保持特性を調べた。
その結果、書き換え回数１０万回までは十分な閾値電圧差が維持されている。また、データ保持特性は１×１０５回のデータ書換え後で８５℃、１０年を満足した。
種々の検討により、書き込み時のドレイン電圧２．５〜３．３Ｖでのパンチスルーを抑制するためには、チャネル不純物濃度を５×１０１７ｃｍ−３以上とする必要があることも判明した。
以上より、ゲート長が１８０ｎｍより短くてもＭＯＮＯＳ型不揮発性メモリトランジスタとして十分な特性が得られていることを確かめることができた。
【００５２】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施の形態の不揮発性メモリ装置は、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型などのような特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有している利点がある。
【００５３】
［第２の実施の形態］
本実施の形態では、図９に示すＡＭＧ（Ａｌｔｅｒｎａｔｅ Ｍｅｔａｌ ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ）型のメモリセルアレイを用いる。メモリセルの動作方法は低電圧ホットエレクトロンによる書き込み、バンド間トンネル効果に起因したホットホール注入による消去を基本とし、たとえば第１の実施の形態における動作方法が採用可能である。
図９に示すメモリセルアレイは、各メモリセルを構成するメモリトランジスタが行列状にｎ×ｍ個配置されている。行（ＲＯＷ）方向に並ぶメモリトランジスタのゲートがワード線ＷＬ１，ＷＬ２，ＷＬｎのいずれかに接続されている。
【００５４】
不純物拡散層ＤＲ１，ＤＲ２，ＤＲ５が列方向に長く、行（ＲＯＷ）方向に一定間隔で繰り返し形成されている。不純物拡散層ＤＲ１，ＤＲ２，ＤＲ５は、第１または第２のソース・ドレイン領域として機能し、隣接した２つのメモリトランジスタ列で共有されている。
奇数番目の不純物拡散層ＤＲ１，ＤＲ３，ＤＲ５は、セレクトトランジスタＳＴ０を介して、その上層に配置されたビット線ＢＬ１，ＢＬ２，ＢＬ３に接続されている。セレクトトランジスタＳＴ０は、ビット線選択信号ＢＬＳＥＬにより制御される。ビット線は金属層、たとえばアルミニウムの層からなる。
偶数番目の不純物拡散層ＤＲ２，ＤＲ４は、ビット線間のほぼ中央に形成され、両側のビット線のいずれかに選択的に接続可能に構成されている。偶数番目の不純物拡散層は、選択信号ＳＥＬにより制御されるセレクトトランジスタＳＴ１を介して、一方のビット線ＢＬ２，ＢＬ３に接続されている。また、偶数番目の不純物拡散層ＤＲ２，ＤＲ４は、選択信号の反転信号ＳＥＬ＿により制御されるセレクトトランジスタＳＴ２を介して、他方のビット線ＢＬ１，ＢＬ２に接続される。
【００５５】
ｎ×ｍ個のメモリトランジスタ群と３種類のセレクトトランジスタＳＴ０，ＳＴ１，ＳＴ２とにより基本単位（サブアレイ）が構成されている。サブアレイが繰り返し配置されて全体のメモリセルアレイが構成されている。
【００５６】
ゲート絶縁膜ＧＤの構造を含むメモリトランジスタの構造および形成方法は、第１の実施の形態と同じである。メモリ周辺回路の構成は図１を用いて説明した第１の実施の形態の場合と同じである。また、データの書き込み、消去、読み出しについて、第１の実施の形態と同じ方法、すなわち、電離衝突を利用したホットエレクトロン注入により書き込みを行い、バンド間トンネル効果に起因したホットホール注入で消去を行うことができる。または、バンド間トンネル効果に起因したホットエレクトロン注入により書き込みを行ってもよい。
データの書き込みおよび消去時に、第１の実施の形態と同様、データの書き込みに必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。また、第１の実施の形態と同様、データの消去に必要な電圧として第１極性の電圧と第２極性の電圧をそれぞれ個別に生成し、それぞれ印加する。
データの読み出しは、リバースリード法により行う。その場合、本実施の形態でも、高品質のボトム絶縁膜が形成され、ゲート電圧を必要最小限に制御できるため、リバースリード時でのディスターブ特性などの信頼性を向上させることができる。
また、ホットエレクトロン注入の効率をさらに向上させるために、第１の実施の形態と同様に、Ｐ型の高濃度チャネル領域を形成してもよい。
【００５７】
ＡＭＧ型メモリセルアレイは、その構成上、用意されたメモリセルアレイの１列おきにしかメモリセルの選択ができない。しかし、たとえばサブアレイのセル列数を必要なデータビット数の倍に設定し、動作可能なメモリセル列を奇数列と偶数列との間で切り換えることで、実質的に全てのメモリセルが有効にデータの記憶に用いられる。
また、この列切り換えが可能な構成により、通常のＶＧ型メモリセルアレイと異なりページ単位の動作が可能である。
さらに、ビット線の間隔が緩和されるので、メモリトランジスタが微細化されてもビット線の配線ピッチがメモリセルアレイ面積縮小の制限となりにくい。
【００５８】
［第３の実施の形態］
第３の実施の形態は、電荷注入効率を向上させて低電圧化が可能な不揮発性半導体メモリに関する。ここでは、１セルに１ビット情報を記憶させる場合、１セルに２ビット情報を記憶させる場合の両方を説明する。なお、上述した第１の実施の形態は本実施の形態と書き込み方法が異なるが、２ビット情報記憶じたいは第１の実施の形態でも適用できる。また、以下の説明では、第１の実施の形態のセルアレイを基本とするため、図１〜図４は本実施の形態に適用される。ただし、第２の実施の形態のセルアレイにおいても本実施の形態の書き込み方法および不純物分布構造が適用できることを排除するものではない。
【００５９】
本実施の形態では、電荷注入効率の向上のために、本実施の形態では２つの方法を採用している。
第１は書き込み方法に関するもので、書き込みを電離衝突（たとえば２次離衝突）によるホットエレクトロンが注入により行う。電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルにたとえば１．５〜−４Ｖ程度が印加される。この電圧は、図１に示すように、制御信号ＣＳによって制御されたウェル充放電回路８により、メモリセルアレイのウェルが書き込み時にのみ、所定の逆バイアス電圧（たとえば負電圧）に充電される。図４に示すように、ビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスにもとづいて行うとよい。
第２は、ドレイン端の電界の集中性を高める不純物分布の構造に関するもので、ドレイン端にチャネルと同じ導電型の高濃度不純物領域（以下、高濃度チャネル領域という）を設ける。なお、この高濃度不純物領域の形成は、前述した第１の実施の形態でも適用できる。
【００６０】
図１０（Ａ）に１ビット記憶のメモリトランジスタのチャネル方向の断面図、図１０（Ｂ）に２ビット記憶のメモリトランジスタのチャネル方向の断面図を示す。
図１０（Ａ）および図１０（Ｂ）において、チャネル形成領域ＣＨに、副ビット線ＳＢＬに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。後述するように、高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
さらに図１０（Ｂ）の場合は、副ソース線ＳＳＬに接する部分にも高濃度チャネル領域ＨＲが形成されている。この２ビット記憶のメモリトランジスタでは、後述するように副ビット線ＳＢＬと副ソース線ＳＳＬとの機能（ソースとドレイン）を入れ替えて電圧を印加するが、そのとき副ソース線ＳＳＬに隣接する側でも電界の集中性を高めて情報を書き込みやすくしている。
これらの高濃度チャネル領域ＨＲは、ゲートのパターンニング後に斜めイオン注入法などによりＰ型不純物をゲート端部の下方に導入することにより形成される。
【００６１】
図１１（Ａ）は、データ書き込みの動作の概念図、すなわち、ホットエレクトロン注入の概念図、図１１（Ｂ）は、チャネル方向の電子の加速電界を示す図である。
データの書き込み時に、図１１（Ａ）に示すように、ソース（副ソース線ＳＳＬ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に５Ｖ、ドレイン（副ビット線ＳＢＬ）にＶｓｄ＝３．５Ｖを印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷと副ソース線（第１のソース・ドレイン領域）ＳＳＬまたは副ビット線（第２のソース・ドレイン領域）ＳＢＬとの間のＰＮ接合を逆バイアスする方向の電圧Ｖｗｅｌｌ、たとえば３Ｖを印加する。このとき第２のソース・ドレイン領域とウェル間に印加される電圧は、第２のソース・ドレイン領域とウェル間の耐圧より小さい電圧値が選択される。
【００６２】
このバイアス条件下、副ソース線ＳＳＬから供給されチャネルを走行する電子ｅがドレイン側の副ビット線ＳＢＬ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて格子に衝突し、再び電子とホールの対を生成して、その中の電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界によりさらに加速される。高いエネルギーを得たホットエレクトロンＨＥが、ボトム絶縁膜ＢＴＭの電位障壁を乗り越え、電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域の記憶領域（以下、第２の局部という）は、ドレイン側の一部に限定される。
【００６３】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、ここでは高濃度チャネル領域ＨＲが設けられているため、図１１（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くてすむ。本実施の形態において、高濃度チャネル領域ＨＲの形成は必須ではないが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
【００６４】
さらに、バックバイアスによりＰウェルＷと副ビット線をなすｎ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００６５】
この書き込み方法による書き込み特性を、基板バイアスをパラメータとして測定した。その結果、基板（ウェル）バイアス電圧が０Ｖの場合、書き込み時間１０ｍｓでは、ほとんど書き込まれていない。基板バイアス電圧が−２Ｖ以上でしきい値電圧の変化が１ｍｓ程度で観測された。また、書き込み時のドレイン電圧を増加させるにつれて、書き込み速度が高速化していることがわかった。この場合は、１００μｓ以下での高速な書き込みがドレイン電圧３Ｖ以上で可能である。
【００６６】
以上は第２の局部に第２のビット情報を書き込む場合であるが、第２の局部だけでなく第１の局部にも記憶情報を書き込むことができる。その場合、第１の局部、すなわち副ソース線ＳＳＬ側に書き込む場合の書き込み条件を、ソースとドレインの役割を入れ替えた上で第２の局部、すなわち副ビット線ＳＢＬ側に書き込む場合と同じとすることが望ましい。したがって、図１１（Ｂ）に示すように、高濃度チャネル領域ＨＲを副ビット線ＳＢＬに隣接するチャネル領域部だけでなく、副ソース線ＳＳＬに隣接するチャネル領域部にも形成する必要がある。第１の局部に第１のビット情報の書き込むときは、ソースとドレインに印加する電圧の印加の向きを上記とは逆にして、第１および第２のソース・ドレイン領域間に電圧、たとえば３．５Ｖを印加する。このとき、他の電圧印加条件は上記した第２のビット情報の書き込みの場合と同じとする。これにより、副ソース線ＳＳＬ側の電荷蓄積膜ＣＨＳの一部（第１の局部）に、第１のビット情報が書き込まれる。
【００６７】
以上の２ビット書き込みでは、動作電圧が従来に比べ低減されている。
たとえば、従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で電荷蓄積膜ＣＨＳに注入するためのバイアス条件が、ドレイン電圧４．５Ｖ、ゲート電圧９Ｖほど必要であった。
これに対し、本実施の形態では、十分な書き込み速度を得ることができるドレイン電圧が３．３〜４Ｖ、ゲート電圧が５〜６Ｖである。このことから、本実施の形態では、従来に比べドレイン電圧で０．５〜１．２Ｖ、ゲート電圧で３〜４Ｖほど低い電圧で動作ができる利点がある。その結果として、ゲート長のスケーリングが従来と比較して改善された。また、書き込み時間は１００μｓ以下が得られた。
【００６８】
消去は、第１の実施の形態と同様に２ビット情報を片側ずつ消去してもよいし、両側を同時に消去してもよい。なお、２ビット情報の片側のみ消去する場合は、非消去側のソース線またはビット線を、たとえば電気的フローティング状態（以下、オープンともいう）に制御する。
【００６９】
リバースリード読み出しでは、２つのビット情報それぞれを読み出すが、読み出し対象のビット情報が記憶された局部側のソース・ドレイン領域をソースとし、他方のソース・ドレイン領域をドレインとして読み出しドレイン電圧を印加する。したがって、第１のビット情報を読み出すときと第２のビット情報を読み出すときでは、読み出しドレイン電圧の印加の向きが逆となる。
【００７０】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバなどから供給される。
メモリ周辺回路は、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき第２の電圧（８〜９Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−３Ｖ）とをそれぞれ生成する。第１極性の電圧（５〜６Ｖ）をゲート電極、たとえばワード線ＷＬに印加し、第２極性の電圧（−３Ｖ）を半導体基板、たとえばＰウェルＷに印加する。
また、データ消去時に、互いの電位差がゲートと基板間に印加すべき第３の電圧（１０〜１２Ｖ）となる第１極性の電圧（５〜６Ｖ）と第２極性の電圧（−５、−６Ｖ）とをそれぞれ生成する。第１極性の電圧（５Ｖ）を第２のソース・ドレイン領域及びウェル、第２極性の電圧（−５Ｖ）をゲートに印加する。
【００７１】
第３の実施の形態では、電荷注入効率を高めて、電離衝突を用いた書き込み方法と高濃度チャネル領域の形成とにより、より高速での書き込みが可能となった。このうち高濃度チャネル領域の形成にともない、電荷注入効率は大幅に向上するが、一方で、ビット情報が書き込まれた局部直下のチャネルのしきい値電圧が高くなる。なお、このしきい値電圧の上昇は、前述したＣＨＥ注入でも高濃度チャネル領域を形成する場合に共通した現象である。
【００７２】
本実施の形態では、第１の実施の形態と同様に、ゲート絶縁膜ＧＤの最上層に酸化窒化シリコン（ＳｉＯＮ）膜を形成し、その形成時の熱窒化処理によりゲート絶縁膜ＧＤ中の窒素濃度が増えている。そのため、膜中および基板界面付近の正の固定チャージが増え、ホール電流が増加し、しきい値電圧が大きく低下する。たとえば、３．３Ｖ程度のゲート読み出し電圧でビット情報を読み出す場合、消去側のしきい値電圧は２．５Ｖ程度に抑える必要があるが、熱窒化処理を行わないで高濃度チャネル領域のみ形成した場合に３〜４Ｖに上昇していたしきい値電圧を、熱窒化処理の導入により１．５〜２．０Ｖにまで低減できる。その結果、高濃度チャネル領域により電界集中性を高めた高速書き込み法と低電圧でのリバースリード法との両立が、熱窒化処理の採用により初めて可能となった。なお、このしきい値電圧の低減効果は、前述したＣＨＥ注入の場合でも共通する。
【００７３】
以上の第１〜第３の実施の形態では、以下に述べる種々の変形が可能である。
【００７４】
［変形例］
メモリトランジスタ構造について種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の「チャネル形成領域が表面領域に規定される半導体基板」は、基板バルクのほか、第１の実施の形態のようにウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の「チャネル形成領域が表面領域に規定される半導体基板」として用いることができる。
【００７５】
高濃度チャネル領域ＨＲを有することは、本実施の形態では必須ではない。ただし、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成することが、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域として機能するので、隣接した高濃度チャネル領域ＨＲとの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲでさらに高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【００７６】
ボトム絶縁膜ＢＴＭは、下層の二酸化シリコン膜と上層の酸化窒化シリコン膜との間に他の材料の膜を有していてもよい。また、トップ絶縁膜ＴＯＰの材料は、二酸化シリコンのほか、二酸化シリコンより誘電率が高い、窒化シリコンまたは酸化窒化シリコン、さらには、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料であってもよい。また、トップ絶縁膜ＴＯＰの材料として、その他の金属酸化膜、たとえば、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。ただし、ゲート電圧の低電圧化のためには二酸化シリコンより誘電率が高い材料を選択することが望ましい。
【００７７】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置およびその読み出し方法によれば、読み出しドレイン電圧の電圧印加の向きを書き込み時と逆とした、いわゆるリバースリード法により読み出しが行われるため読み出し感度が高く、その分、低電圧読み出し動作が可能である。同時に、ゲート絶縁膜の最上層の膜が酸化窒化シリコンから構成されているため、その上の電荷蓄積膜の膜厚制御性が高く、この膜を必要最小限の膜厚で制御性よく形成できるとともに、消去状態のしきい値電圧を低下させることができる。この２つの効果の相乗で、昇圧した電圧を用いずとも低電圧動作が可能となり、いわゆるロジック混載型のメモリＬＳＩの実現が可能となる。また、リードディスターブなどの動作信頼性が増し１トランジスタセルの実現が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る不揮発性半導体メモリ装置の概略構成を示すブロック図である。
【図２】第１の実施の形態に係るＳＳＬ型メモリセルアレイの回路構成を示す図である。
【図３】第１の実施の形態に係るメモリセルアレイの平面図である。
【図４】第１の実施の形態に係るメモリセルアレイの、図３のＢ−Ｂ´線に沿った断面側から見た鳥瞰図である。
【図５】第１の実施の形態に係るメモリトランジスタのチャネル方向の断面図である。
【図６】シリコン基板上のボトム膜と電荷蓄積膜の積層膜のＳＩＭＳ分析結果を示すグラフである。
【図７】第１の実施の形態に係るデータ書き込みの動作の概念図である。
【図８】第１の実施の形態において、主ビット線ＭＢＬが接続された側の第２の局部に書き込まれた第２のビット情報をリバースリードで読み出す際のバイアス条件を示す回路図である。
【図９】第２の実施の形態に係るＡＭＧ型メモリセルアレイの回路構成を示す図である。
【図１０】（Ａ）と（Ｂ）は第３の実施の形態に係るメモリトランジスタのチャネル方向の断面図である。
【図１１】（Ａ）は第３の実施の形態に係るデータ書き込みの動作の概念図、（Ｂ）はチャネル方向の電子の加速電界を示す図である。
【符号の説明】
１…メモリセルアレイ、６…入出力回路、ＢＬ１等…ビット線、ＢＬＤ…ビット線駆動回路、ＢＴＭ…ボトム絶縁膜、ＳｉＯＮ…酸化窒化シリコン膜、ＣＨ…チャネル形成領域、ＣＨＳ…電荷蓄積膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｍ１１等…メモリトランジスタ、ＭＢＬ１等…主ビット線、ＭＳＬ１等…主ソース線、ＭＴ…メモリトランジスタ、ＳＢＬ１等…第２のソース・ドレイン領域（副ビット線）、ＳＬ１等…ソース線、ＳＳＬ１等…第１のソース・ドレイン領域（副ソース線）、ＳＵＢ…半導体基板、ＴＯＰ…トップ絶縁膜、Ｗ…Ｐウェル、ＷＬ１等…ワード線
Claims (8)
- 半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有している不揮発性半導体メモリ装置であって、
前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成され、
前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加する読み出し電圧印加回路を有する
不揮発性半導体メモリ装置。 - 前記電荷蓄積膜が窒化膜から構成され、
前記ゲート絶縁膜が、二酸化シリコン膜と、その表面を熱窒化して形成された酸化窒化シリコン膜と、からなる
請求項１に記載の不揮発性半導体メモリ装置。 - 前記トップ絶縁膜が、二酸化シリコンより誘電率が大きい誘電材料により形成されている
請求項１に記載の不揮発性半導体メモリ装置。 - 読み出し電圧印加回路は、前記電荷蓄積膜の前記第１のソース・ドレイン領域側の第１の局部および前記第２のソース・ドレイン領域側の第２の局部にそれぞれ独立に注入され蓄積されている電荷に応じた２ビット情報のうち、前記第１の局部に蓄積された電荷に応じた第１のビット情報の読み出し時に、前記第１のソース・ドレイン領域をソースとし、前記第２のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に第１の読み出しドレイン電圧を印加し、前記第２の局部に蓄積された電荷に応じた第２のビット情報の読み出し時に、電圧印加の向きが前記第１の読み出しドレイン電圧と逆で電圧値が同じ第２の読み出しドレイン電圧を前記第１および第２のソース・ドレイン領域間に印加する
請求項１に記載の不揮発性半導体メモリ装置。 - 半導体基板にメモリトランジスタが形成され、当該メモリトランジスタが、前記半導体基板の表面領域に規定されているチャネル形成領域と、前記チャネル形成領域の一方の側の前記半導体基板の表面領域に形成されている第１のソース・ドレイン領域と、前記チャネル形成領域の他方の側の前記半導体基板の表面領域に形成されている第２のソース・ドレイン領域と、少なくとも前記チャネル形成領域の上に順次形成されているボトム絶縁膜、電荷蓄積膜およびトップ絶縁膜からなるゲート絶縁膜と、前記トップ絶縁膜上のゲート電極と、を有し、前記ボトム絶縁膜が、前記電荷蓄積膜直下に酸化窒化シリコン膜を含む複数の膜から構成されている不揮発性半導体メモリ装置の読み出し方法であって、
前記第１および第２のソース・ドレイン領域の一方の側の前記電荷蓄積膜の局部に注入され蓄積されている電荷に応じたビット情報を読み出す際に、当該局部側のソース・ドレイン領域をソースとし、他のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加するステップを含む
不揮発性半導体メモリ装置の読み出し方法。 - 前記電荷蓄積膜が窒化膜から構成され、
前記ゲート絶縁膜が、二酸化シリコン膜と、その表面を熱窒化して形成された酸化窒化シリコン膜と、から構成されている
請求項５に記載の不揮発性半導体メモリ装置の読み出し方法。 - 前記トップ絶縁膜が、二酸化シリコンより誘電率が大きい誘電材料により形成されている
請求項５に記載の不揮発性半導体メモリ装置の読み出し方法。 - 前記読み出し時に電圧を印加するステップが、
前記電荷蓄積膜の前記第１のソース・ドレイン領域側の第１の局部および前記第２のソース・ドレイン領域側の第２の局部にそれぞれ独立に注入され蓄積されている電荷に応じた２ビット情報のうち、前記第１の局部に蓄積された電荷に応じた第１のビット情報の読み出し時に、前記第１のソース・ドレイン領域をソースとし、前記第２のソース・ドレイン領域をドレインとして前記第１および第２のソース・ドレイン領域間に第１の読み出しドレイン電圧を印加し、前記ゲート電極に読み出しゲート電圧を印加するステップと、
前記第２の局部に蓄積された電荷に応じた第２のビット情報の読み出し時に、電圧印加の向きが前記第１の読み出しドレイン電圧と逆で電圧値が同じ第２の読み出しドレイン電圧を前記第１および第２のソース・ドレイン領域間に印加し、前記ゲート電極に前記読み出しゲート電圧を印加するステップと、
を含む請求項５に記載の不揮発性半導体メモリ装置の読み出し方法。
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