JP2004158053A

JP2004158053A - 不揮発性半導体記憶装置

Info

Publication number: JP2004158053A
Application number: JP2002319914A
Authority: JP
Inventors: Keisuke Okazaki; 圭輔岡崎; Kenji Nagai; 賢治永井; Shoichi Kawamura; 祥一河村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-11-01
Filing date: 2002-11-01
Publication date: 2004-06-03

Abstract

【課題】本発明は、ワード線毎に最適なプログラム電圧を設定可能な不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】不揮発性半導体記憶装置は、縦横に配列されるメモリセルと、メモリセルの各列に接続される複数のワード線と、複数のワード線の選択されたワード線に接続される全メモリセルのうち一部のメモリセルから読み出したデータに基づいて選択されたワード線に対するプログラム電圧を決定する制御回路を含むことを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に不揮発性半導体記憶装置に関し、詳しくはプログラム電圧を最適化する機能を有する不揮発性半導体記憶装置に関する。
【従来の技術】
不揮発性半導体記憶装置においては、プログラム動作時にワード線に高電圧（プログラム電圧）を印加してフローティングゲートに電荷を注入する。不揮発性半導体記憶装置のメモリセルにおいては、プロセス条件の違いにより酸化膜の厚さにバラツキがあり、ワード線に印加する電圧が一定であっても製品毎に書き込み効率が異なってしまう。従って、プログラム動作時に最適なプログラム電圧もまた製品毎に異なることになる。
【０００２】
このような最適なプログラム電圧のバラツキを補正するために、従来、データ記憶用のメモリセルアレイとは別に不揮発性のメモリ領域を設け、この領域に最適なプログラム電圧等のコード情報を格納しておく。プログラム動作時には、このメモリ領域から最適なプログラム電圧のコード情報を読み出して、このコード情報に基づいてプログラム動作を実行する。このコード情報は、不揮発性半導体記憶装置の製品出荷時に製造業者側でメモリ書き込み速度のテストを実行し、このテスト結果に応じて最適なプログラム電圧の情報を書き込んでおく。
【０００３】
従来技術としては、記憶素子に対する書込み、消去電圧を、対象となる記憶素子の特性（イニシャルしきい値）に応じて補正するフラッシュメモリがある（特許文献１）。
【０００４】
【特許文献１】
特開２０００−１２３５８４
【発明が解決しようとする課題】
上記の構成では、製品毎の最適なプログラム電圧のバラツキを補正することは可能であるが、１つの製品内でのバラツキを補正することは出来ない。現実には不揮発性半導体記憶装置の１つの製品においても、メモリセルの位置により酸化膜の厚さ等に若干の差があり、ワード線毎に最適なプログラム電圧は異なることになる。しかし上記のように製品毎にしか補正が出来ない構成では、最も条件が悪いワード線に対して確実にプログラム可能なプログラム電圧を採用するしかなく、プログラム動作の効率が悪いという欠点がある。
【０００５】
以上を鑑みて、本発明は、ワード線毎に最適なプログラム電圧を設定可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による不揮発性半導体記憶装置は、縦横に配列されるメモリセルと、該メモリセルの各列に接続される複数のワード線と、該複数のワード線の選択されたワード線に接続される全メモリセルのうち一部のメモリセルから読み出したデータに基づいて該選択されたワード線に対するプログラム電圧を決定する制御回路を含むことを特徴とする。
【０００６】
上記不揮発性半導体記憶装置においては、読み書き対象のデータを格納するメモリセルとワード線を共有するようにプログラム電圧補正コードを格納するメモリセルを設けることで、ワード線毎にプログラム電圧補正コードを指定することができる。従って、選択されたワード線から最適なプログラム電圧補正コードを読み出し、補正コードに基づいてプログラム電圧を設定することで、各ワード線の特性に応じた効率的なプログラム動作が可能になる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００７】
図１は、本発明による不揮発性半導体記憶装置のコア回路の一実施例を示す図である。
【０００８】
図１はＮＡＮＤ型のコア回路を示し、複数のメモリセルトランジスタ１１が縦横に配置される。複数個のメモリセルトランジスタ１１が直列に接続され、ｎ本のビット線ＢＬ０乃至ＢＬｎ−１が、メモリセルトランジスタ直列接続のドレイン側に接続される。またグランド電位ＶＳＳが、メモリセルトランジスタ直列接続のソース側に接続される。
【０００９】
複数のワード線ＷＬ０乃至ＷＬｎのうちで読み出しローアドレスに対応するワード線が選択活性化されると、そのワード線に接続されるメモリセルトランジスタ１１は、格納するデータ内容に応じて導通又は非導通状態となる。この導通又は非導通の状態に応じてビット線ＢＬ０乃至ＢＬｎ−１に電流が流れ、この電流を検出することでデータ判定が行われる。
【００１０】
本発明による不揮発性半導体記憶装置においては、読み書きデータ格納用のメモリセルトランジスタ１１とワード線を共有するように、最適プログラム電圧格納用のメモリセルトランジスタ１２が設けられる。ビット線ＢＬＶ０、ＢＬＶ１、・・・がメモリセルトランジスタ１２に対して設けられており、このビット線ＢＬＶ０、ＢＬＶ１、・・・を介してメモリセルトランジスタ１２に対するデータの読み書きが実行される。例えば、メモリセルトランジスタ１２を各ワード線に対して５つ設けることで、ワード線毎に５ビットのプログラム電圧補正コードを記憶することが可能になる。ワード線毎に記憶するプログラム電圧補正コードのビット数は、必要に応じて任意の数であってよい。
【００１１】
ここでビット線ＢＬ０乃至ＢＬｎ−１は、不揮発性半導体記憶装置外部から供給されるコラムアドレスに応じて選択対象となるビット線であり、それに対してビット線ＢＬＶ０、ＢＬＶ１、・・・は、外部から供給されるコラムアドレスに応じて選択対象となるビット線ではない。
【００１２】
図２は、本発明による不揮発性半導体記憶装置のメモリセルのウェル構造を示す図である。
【００１３】
図２に示されるように、基板２１にＮ−ウェル２２を形成する。このＮ−ウェル２２内に、通常の読み書きデータ格納用のメモリセルを形成するためのＰ−ウェル２３を形成すると共に、プログラム電圧補正コード格納用のメモリセルを形成するためのＰ−ウェル２４−１及び２４−２を形成する。図２の例においては、ワード線毎に２つのメモリセルトランジスタ１２を設け、２ビットのプログラム電圧補正コードを格納する構成となっており、Ｐ−ウェル２４−１及び２４−２がこれら２つのビットに対応する。
【００１４】
Ｐ−ウェル２３には、通常の読み書きデータ格納用のメモリセルに対応するソース／ドレイン領域２５が設けられる。また同様に、Ｐ−ウェル２４−１及び２４−２には、プログラム電圧補正コード格納用のメモリセルに対応するソース／ドレイン領域２６が設けられる。ソース／ドレイン領域２５の上には、図５のビット線ＢＬ０乃至ＢＬｎ−１に対応するビット線２８が形成され、ソース／ドレイン領域２６の上には、図５のビット線ＢＬＶ０及びＢＬＶ１に対応するビット線２９が形成される。更にこれらのビット線の上層に、ワード線２７が配設される。
【００１５】
図２の例においては、プログラム電圧補正コード格納用のメモリセルに対応するウェル２４−１及び２４−２を、通常の読み書きデータ格納用のメモリセルに対応するウェル２３と分離している。これは、出荷時にテストされ書き込まれたプログラム電圧の最適な補正コードが、不揮発性半導体記憶装置をユーザが使用するときに、消去或いは再書込みされないようにするためである。プログラム電圧補正コード格納用のメモリセルに対する補正コードの書き込み又は消去は、製造業者が利用可能なテストモードにおいてのみ実行することができる。
【００１６】
図３は、本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図である。
【００１７】
図３の不揮発性半導体記憶装置３０は、コントロール回路３１、コマンドレジスタ３２、Ｉ／Ｏコントロール回路３３、アドレスレジスタ３４、ステータスレジスタ３５、メモリセルアレイ３６、ローアドレスデコーダ３７、ローアドレスバッファ３８、コラムデコーダ３９、データレジスタ４０、センスアンプ４１、コラムアドレスバッファ４２、高電圧発生回路４３、及びロジックコントロール４４を含む。
【００１８】
ロジックコントロール４４は、チップイネーブル、コマンドラッチイネーブル、アドレスラッチイネーブル、ライトイネーブル、リードイネーブル、ライトプロテクト、スペアエリアイネーブル等の制御信号を不揮発性半導体記憶装置の外部から受け取り、これらの制御信号に基づいてロジックコントロール信号をコントロール回路３１に供給する。
【００１９】
Ｉ／Ｏコントロール回路３３は、アドレス信号、データ信号、及びコマンド信号を含む入出力信号を外部とやり取りする。Ｉ／Ｏコントロール回路３３は、アドレス信号、データ信号、コマンド信号を外部から受け取り、アドレス信号をアドレスレジスタ３４に、データ信号をデータレジスタ４０に、コマンド信号をコマンドレジスタ３２に供給する。アドレスレジスタ３４は、ローアドレスをローアドレスバッファ３８に供給し、コラムアドレスをコラムアドレスバッファ４２に供給する。
【００２０】
コントロール回路３１は、ロジックコントロール４４からのロジックコントロール信号を受け取ると共に、コマンドレジスタ３２からコマンドを受け取り、これらのロジックコントロール信号及びコマンドに基づいてステートマシンとして動作し、不揮発性半導体記憶装置３０の各部の動作を制御する。
【００２１】
コントロール回路３１は、アドレスレジスタ３４の指示するメモリセルアレイ３６のアドレスからデータを読み出すために、メモリセルアレイ３６、ローアドレスデコーダ３７、コラムデコーダ３９等を制御する。またコントロール回路３１は、メモリセルアレイ３６の書き込みアドレスにデータを書き込むために、メモリセルアレイ３６、ローアドレスデコーダ３７、コラムデコーダ３９等を制御する。またコントロール回路３１は、メモリセルアレイ３６の指定された領域を所定単位で一括消去するために、メモリセルアレイ３６、ローアドレスデコーダ３７、コラムデコーダ３９等を制御する。
【００２２】
メモリセルアレイ３６はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。本発明においてメモリセルアレイ３６は、通常の読み書きデータを格納するメモリセルアレイ３６ａと、プログラム電圧の補正コードを格納するメモリセルアレイ３６ｂとを含み、メモリセルセルアレイ３６ａ及び３６ｂでワード線を共有する構造となっている。メモリセルセルアレイ３６ａ及び３６ｂは、連続した一体構造のアレイであってもよい。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。なお読み出し／書き込み等のアクセス時にメモリセルアレイ３６ａのビット線を選択する動作は、不揮発性半導体記憶装置３０外部から供給されるコラムアドレスに応じて行われる。
【００２３】
センスアンプ４１はコントロール回路３１の制御の下で動作し、ローアドレスデコーダ３７及びコラムデコーダ３９による指定に応じてメモリセルアレイ３６から供給されるデータの電流を、基準電流と比較することでデータが０であるか１であるかの判定を行う。この判定結果は読み出しデータとしてデータレジスタ４０に格納され、更にデータレジスタ４０からＩ／Ｏコントロール回路３３に供給される。
【００２４】
またプログラム動作及びイレーズ動作に伴うベリファイ動作は、ローアドレスデコーダ３７及びコラムデコーダ３９による指定に応じてメモリセルアレイ３６から供給されるデータの電流を、プログラムベリファイ用及びイレーズベリファイ用の基準電流と比較することで行われる。プログラム動作においては、データレジスタ４０に書き込みデータが格納され、このデータに基づいてメモリセルアレイ３６のワード線及びビット線を適当な電位に設定することで、メモリセルに対する電荷注入を実行する。
【００２５】
ステータスレジスタ３５は、不揮発性半導体記憶装置３０の動作に関するステータス情報を格納するレジスタであり、このレジスタ内容をＩ／Ｏコントロール回路３３を介して外部から読み出すことで、デバイスがレディ状態であるか、書込み保護モードであるか、又はプログラム／消去動作中かを判断することが出来る。高電圧発生回路４３は、プログラム動作及びイレーズ動作に用いられる高電位を発生する回路である。
【００２６】
本発明において、メモリセルアレイ３６ｂには、製品出荷時に決定される補正コードが書き込まれている。プログラム動作を実行する際には、このメモリセルアレイ３６ｂからプログラム対象のローアドレス（ワード線）に対応する補正コードを読み出し、センスアンプ４１及びデータレジスタ４０を介して、コントロール回路３１に供給する。この際、メモリセルアレイ３６ａではなくメモリセルアレイ３６ｂからデータを読み出すためのデータ選択動作は、不揮発性半導体記憶装置３０外部から供給されるコラムアドレスとは無関係に行われる。
【００２７】
コントロール回路３１は、補正コードをデコードしてプログラム対象のローアドレス（ワード線）に最適なプログラム電圧を決定し、このプログラム電圧を生成するように高電圧回路４３を制御する。高電圧回路４３の生成するプログラム電圧が該当するワード線に印加され、このワード線に対応するメモリセルについてのプログラム動作を実行する。
【００２８】
図４は、本発明によるプログラム動作を示すフローチャートである。プログラム動作の制御は、図３のコントロール回路３１によって行われる。
【００２９】
ステップＳＴ１において、メモリセルアレイ３６ｂのプログラム対象のローアドレス（ワード線）から、プログラム電圧の補正コードを読み出す。読み出された補正コードは、センスアンプ４１及びデータレジスタ４０を介して、コントロール回路３１に供給される。
【００３０】
ステップＳＴ２において、読み出された補正コードをデコードし、この結果に基づいてプログラム電圧ＰＶＰＰを設定する。
【００３１】
ステップＳＴ３において、プログラムベリファイ動作を実行する。即ち、プログラム対象のメモリセルからデータを読み出して、プログラム状態（書き込み状態）にあるか否かを判断する。
【００３２】
ステップＳＴ４において、プログラムベリファイをパスしたか否かを判断する。書き込み対象メモリセルが既にプログラムされている状態にありプログラムベリファイをパスしたときは、プログラム処理を終了する。書き込み対象メモリセルがプログラム状態になくプログラムベリファイにフェイルしたときは、ステップＳＴ５に進む。
【００３３】
ステップＳＴ５において、補正コードに基づいてプログラム電圧ＰＶＰＰを設定する。
【００３４】
ステップＳＴ６において、プログラム動作を実行する。即ち、ワード線電位、ビット線電位、及びソース線電位を所定の書き込み電位に設定し、書き込み対象のメモリセルのフローティングゲートに電荷を注入する。この際、ワード線に印加される電圧は、補正コードに基づいて設定されたプログラム電圧ＰＶＰＰであり、ワード線毎に最適な電圧値となっている。
【００３５】
ステップＳＴ７において、プログラムベリファイ動作を実行する。即ち、プログラム対象のメモリセルからデータを読み出して、プログラム状態（書き込み状態）にあるか否かを判断する。
【００３６】
ステップＳＴ８において、プログラムベリファイをパスしたか否かを判断する。書き込み対象メモリセルがプログラムされている状態にありプログラムベリファイをパスしたときは、プログラム処理を終了する。書き込み対象メモリセルがプログラム状態になくプログラムベリファイにフェイルしたときは、ステップＳＴ９に進む。
【００３７】
ステップＳＴ９において、補正コードＮを１だけ増加する。これによりプログラム電圧を一段階高い電圧に設定することになる。即ち、あるプログラム電圧でプログラム動作を実行しても書き込みが出来なかった場合には、プログラム動作を再度実行するに際して、プログラム電圧を一段階高い電圧に設定しておく。
【００３８】
その後ステップＳＴ５に戻り、増加された補正コードに基づくプログラム電圧ＰＶＰＰを設定し、ステップＳＴ６においてこのプログラム電圧に基づくプログラム動作を実行し、更にプログラムベリファイにより状態判定をする。書き込み対象メモリセルがプログラム状態になるまでこの動作を繰り返し、書き込み対象メモリセルがプログラム状態になると、ステップＳＴ８の判断がＹＥＳとなりプログラム動作を終了する。
【００３９】
図５は、本発明による不揮発性半導体記憶装置のコア回路の別の実施例を示す図である。図１のコア回路の実施例においてはＮＡＮＤ型のメモリセルアレイを示したが、図５に示されるように、本発明はＮＯＲ型のメモリセルアレイにも適用することが出来る。
【００４０】
図５の構成はメモリセルアレイ及びその周辺の回路を示し、縦横に配列される複数のメモリセルトランジスタ５１、最適プログラム電圧の補正コードを格納する複数のメモリセルトランジスタ５２、ビット線ＢＬ０乃至ＢＬｎ、ビット線ＢＬＶ、ワード線ＷＬ０乃至ＷＬｎ、複数のＹゲートトランジスタ５３、セクタデコーダ５４−１及び５４−２、ローデコーダ５５、コラムデコーダ５６、ソーススイッチ５７、及びセクタ選択用の複数のトランジスタ５８を含む。
【００４１】
セクタデコーダ５４−１及び５４−２は、選択セクタに対応するトランジスタ５８を導通させ、対応ビット線を駆動可能状態にする。ローデコーダ５５は、選択ローアドレスのワード線を選択活性化し、対応するメモリセルに対する読み出し、書き込み、及び消去動作を可能にする。コラムデコーダ５６は、選択コラムアドレスに対応するＹゲートトランジスタ５３を選択的に導通させることで、ビット線を図示しないセンスアンプ（図３のセンスアンプ４１に対応）に接続する。ソーススイッチ５７は、メモリセルトランジスタ５１及び５２のソース電位を、読み出し時、プログラム（書き込み）時、及びイレーズ（消去）時に所定の電位に設定するための回路である。
【００４２】
図５の例では、最適プログラム電圧の補正コードを格納する複数のメモリセルトランジスタ５２が２列配置けられており、それに対応して２本のビット線ＢＬＶが設けられている。即ち、ワード線ＷＬ０乃至ＷＬｎの各々に対して、２ビットのプログラム電圧補正コードを格納する構成となっている。このビット数は２に限られず、必要に応じて任意の数であってよい。
【００４３】
ここでビット線ＢＬ０乃至ＢＬｎは、不揮発性半導体記憶装置外部から供給されるコラムアドレスに応じて選択対象となるビット線であり、それに対してビット線ＢＬＶは、外部から供給されるコラムアドレスに応じて選択対象となるビット線ではない。
【００４４】
以上説明したように、本発明による不揮発性半導体記憶装置は、読み書き対象のデータを格納するメモリセルアレイに並列してプログラム電圧補正コードを格納するメモリセルアレイを設け、両アレイでワード線を共有することで、ワード線毎に最適なプログラム電圧補正コードを設定可能な構成となっている。この構成は、実施例として示したように、ＮＯＲ型のメモリセルアレイであってもＮＡＮＤ型のメモリセルアレイであっても適用可能であり、基本的にメモリセルアレイの構造によって限定されるものではない。
【００４５】
また図２において、読み書き対象のデータを格納するメモリセルとプログラム電圧補正コードを格納するメモリセルとは、異なるウェルに形成される構造を示したが、必ずしもこれに限られるものではなく同一のウェルに形成する形態としてもよい。読み書き対象のデータを格納するメモリセルアレイとプログラム電圧補正コードを格納するメモリセルアレイとは、連続して一体となっている１つのメモリセルアレイであってよい。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記説明した不揮発性半導体記憶装置においては、読み書き対象のデータを格納するメモリセルとワード線を共有するようにプログラム電圧補正コードを格納するメモリセルを設けることで、ワード線毎にプログラム電圧補正コードを指定することができる。
【００４７】
従って、選択されたワード線から最適なプログラム電圧補正コードを読み出し、補正コードに基づいてプログラム電圧を設定することで、各ワード線の特性に応じた効率的なプログラム動作が可能になる。
【図面の簡単な説明】
【図１】本発明による不揮発性半導体記憶装置のコア回路の一実施例を示す図である。
【図２】本発明による不揮発性半導体記憶装置のメモリセルのウェル構造を示す図である。
【図３】本発明による不揮発性半導体記憶装置の構成の一例を示すブロック図である。
【図４】本発明によるプログラム動作を示すフローチャートである。
【図５】本発明による不揮発性半導体記憶装置のコア回路の別の実施例を示す図である。
【符号の説明】
１１読み書きデータ格納用メモリセルトランジスタ
１２プログラム電圧補正コード格納用メモリセルトランジスタ
３０不揮発性半導体記憶装置
３１コントロール回路
３２コマンドレジスタ
３３Ｉ／Ｏコントロール回路
３４アドレスレジスタ
３５ステータスレジスタ
３６メモリセルアレイ
３７ローアドレスデコーダ
３８ローアドレスバッファ
３９コラムデコーダ
４０データレジスタ
４１センスアンプ
４２コラムアドレスバッファ
４３高電圧発生回路
４４ロジックコントロール

Claims

縦横に配列されるメモリセルと、
該メモリセルの各列に接続される複数のワード線と、
該複数のワード線の選択されたワード線に接続される全メモリセルのうち一部のメモリセルから読み出したデータに基づいて該選択されたワード線に対するプログラム電圧を決定する制御回路
を含むことを特徴とする不揮発性半導体記憶装置。
該全メモリセルのうち該一部のメモリセルでないメモリセルが形成される第１のウェルと、
該一部のメモリセルが形成される第２のウェル
を含み、該第１のウェルと第２のウェルとは分離されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
該全メモリセルのうち該一部のメモリセルでないメモリセルに接続される第１のビット線と、
該一部のメモリセルに接続される第２のビット線
を更に含み、該第１のビット線は該不揮発性半導体記憶装置の外部から供給されるコラムアドレスに応じて選択されるビット線であり、該第２のビット線は該コラムアドレスとは無関係に選択されるビッド線であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
該制御回路が決定した該プログラム電圧を生成する高電圧回路を更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
該制御回路は、該全メモリセルのうち該一部のメモリセルを除いたメモリセルを該プログラム電圧によりプログラムすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
ワード線と、
該ワード線に接続される第１のメモリセルと、
該ワード線に接続され該第１のメモリセルに対するプログラム電圧補正コードを格納する第２のメモリセル
を含むことを特徴とする不揮発性半導体記憶装置。
該プログラム電圧補正コードに基づくプログラム電圧を該ワード線に供給して該第１のメモリセルをプログラムする制御回路を更に含むことを特徴とする請求項６記載の不揮発性半導体記憶装置。
該第１のメモリセルが形成される第１のウェルと、
該第２のメモリセルが形成される第２のウェル
を含み、該第１のウェルと第２のウェルとは分離されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
該第１のメモリセルに接続される第１のビット線と、
該第２のメモリセルに接続される第２のビット線
を更に含み、該第１のビット線は該不揮発性半導体記憶装置の外部から供給されるコラムアドレスに応じて選択されるビット線であり、該第２のビット線は該コラムアドレスとは無関係に選択されるビッド線であることを特徴とする請求項６記載の不揮発性半導体記憶装置。