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KR20120114351A - 액세스 라인 종속 바이어스 방식 - Google Patents

액세스 라인 종속 바이어스 방식 Download PDF

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KR20120114351A
KR20120114351A KR1020127021024A KR20127021024A KR20120114351A KR 20120114351 A KR20120114351 A KR 20120114351A KR 1020127021024 A KR1020127021024 A KR 1020127021024A KR 20127021024 A KR20127021024 A KR 20127021024A KR 20120114351 A KR20120114351 A KR 20120114351A
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memory device
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덩 에이치. 응우웬
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마이크론 테크놀로지, 인크.
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Publication date
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Abstract

본 발명은 액세스 라인 바이어스에 관한 방법들, 디바이스들 및 시스템을 포함한다. 일 실시예는 메모리 디바이스 외부의 제어기를 이용하여, 메모리 디바이스의 메모리 셀들의 어레이에서 액세스 동작을 수행하는데 이용되는 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 선택하고, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 이용하여 액세스 동작을 수행한다. 하나 또는 그 이상의 실시예들에서, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들은 어레이의 타겟 액세스 라인에 적어도 부분적으로 기초하여 메모리의 외부 제어기에 의하여 선택된다.

Description

액세스 라인 종속 바이어스 방식{ACCESS LINE DEPENDENT BIASING SCHEMES}
본 발명은 일반적으로 반도체 메모리 디바이스들, 방법들 및 시스템들에 관한 것으로, 더욱 상세하게는 액세스 라인 종속 바이어스 방식에 관한 것이다.
메모리 디바이스들은 전형적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부 반도체 또는 집적 회로들로 제공된다. 휘발성 및 비휘발성 메모리들을 포함하는 많은 다른 형태들의 메모리가 있다. 휘발성 메모리는 데이터를 유지하기 위하여 전력을 필요로 할 수 있으며, 그 중에서도 RAM(random-access memory), DRAM(dynamic random access memory) 및 SDRAM(synchronous dynamic random access memory)을 포함한다. 비휘발성 메모리는 전력이 공급되지 않는 경우에도 저장된 정보를 유지함으로써 영구적인 데이터를 제공할 수 있으며, 그 중에서도 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, ROM(read only memory), EEPROM(Electrically Erasable Programmable ROM), EPROM(Erasable Programmable ROM) 및 PCRAM(phase change random access memory)을 포함한다.
메모리의 다양한 형태들이 메모리 시스템들에서 사용될 수 있다. 예를 들어, 플래시 메모리는 그 중에서도 USB(universal serial bus), MMC(multi media card), CF(compact flash), 또는 SD(secure digital)와 같은 포맷을 통한 인터페이스를 통하여 메모리 시스템과 연결될 수 있는 내부 메모리 또는 분리가능 메모리로서 메모리 시스템의 일부일 수 있다. 플로팅 게이트(floating gate) 플래시 디바이스들 및 CTF(charge trap flash) 디바이스들을 포함하는 플래시 메모리 디바이스들은 광범위한 전자 응용들을 위하여 비휘발성 메모리로서 사용될 수도 있다. 플래시 메모리 디바이스들은 높은 메모리 밀도들, 높은 신뢰성 및 낮은 전력 소모를 허용하는 단일 트랜지스터 메모리 셀(one-transistor memory cell)을 전형적으로 사용한다.
플래시 메모리에 대한 사용들은 그 중에서도 SSD(sold state drive)들, 퍼스널 컴퓨터들, PDA들, 디지털 카메라들, 셀룰러 폰들, MP3 플레이어들과 같은 포터블 뮤직 플레이어들 및 무비 플레이어들에 대한 메모리를 포함한다. 플래시 메모리 어레이 아키텍처들의 두 가지의 일반 형태들은 소위 각각의 기본 메모리 셀 구성이 배치된 논리 형식(logical form)에 대한 "낸드(NAND)" 및 "노어(NOR)" 아키텍처들이다. 낸드(NAND)어레이 아키텍처는 어레이의 "행(row)"에서의 각각의 메모리 셀의 제어 게이트(control gate)들이 액세스 라인(예를 들어, 공지 기술에서 일반적으로 지칭되는 워드 라인)과 (많은 경우의 형식으로) 연결되도록 하기 위하여 매트릭스에서 메모리 셀들의 어레이를 배치한다. 그러나 각각의 메모리 셀은 드레인(drain)에 의해 데이터 라인(예를 들어, 공지 기술에서 일반적으로 지칭되는 비트 라인)에 직접적으로 연결되는 것은 아니다. 대신에, 어레이의 메모리 셀들은 공통 소스(common source) 및 비트 라인 사이에서 소스가 드레인에 직렬로 같이 연결되고, 특정 비트 라인에 공통적으로 연결된 메모리 셀들은 "열(column)"로 지칭된다.
낸드(NAND)메모리 디바이스들은 메모리 셀들의 물리적인 블록들로 구성된 다수의 메모리 셀들의 어레이들을 포함한다. 메모리 셀들의 블록 내의 메모리 셀들에 액세스하는 경우, 블록 내의 워드 라인들의 다른 세트(set)들은 희망(desired) 동작 및 타겟(예를 들어, 선택된(selected)) 워드 라인에 대한 워드 라인들의 세트의 관계에 따라 다른 전압들로 바이어스될 수 있다. 액세스 동작(operation)들(예를 들어, 프로그램 동작들, 검증(verify) 동작들 또는 읽기(read) 동작들) 동안, 메모리 셀의 다른 부분들(예를 들어, 웰(well), 소스 영역 또는 비트 라인) 또한 희망 동작 및 타겟 워드 라인에 대한 워드 라인들의 세트의 관계에 따라 다른 전압들로 바이어스될 수 있다.
예를 들어, 몇몇 다른 프로그램 금지(program inhibit) 방식들(예를 들어, 기술들)이 타겟 워드 라인의 위치에 따라 프로그램 동작과 결합하여 사용될 수 있다. 다른 프로그램 금지 기술들의 예들은 셀프-부스팅(self-boosting), 소거 영역 셀프-부스팅(EASB : erased area self-boosting), 수정된 소거 영역 셀프-부스팅(REASB : revised erased area self-boosting), 로컬 셀프-부스팅(LSB : local self-boosting), 및 수정된 로컬 셀프-부스팅(RLSB : revised local self-boosting)를 포함한다.
타겟 워드 라인의 위치에 따른 다른 바이어스 방식들을 사용하는 것은 다양한 이점을 제공한다. 예를 들어, 다른 프로그램 금지 방식들을 사용하는 것은 다른 이점 중에서도 프로그램 디스터브(program disturb) 및/또는 읽기 디스터브(read disturb)를 감소시킬 수 있다.
도 1은 본 발명의 하나 또는 그 이상의 실시예들에 따라 동작될 수 있는 비휘발성 메모리 어레이의 일부분의 개략도이다.
도 2는 본 발명의 하나 또는 그 이상의 실시예들에 따른 메모리 시스템의 일부분의 기능적 블록도이다.
도 3은 본 발명의 하나 또는 그 이상의 실시예들에 따른 다수의 선택 가능한 바이어스 방식들 및 대응되는 바이어스 조건들을 나타내는 테이블이다.
도 4는 공지 기술에 따른 프로그램 순서를 나타내는 흐름도이다.
도 5는 본 발명의 하나 또는 그 이상의 실시예들에 따른 액세스 라인 종속 바이어스 방식의 선택을 포함하는 액세스 동작 순서를 나타내는 흐름도이다.
도 6은 본 발명의 하나 또는 그 이상의 실시예들에 따른 메모리 시스템의 도면을 나타낸다.
본 발명은 액세스 라인 바이어스에 관한 방법들, 디바이스들 및 시스템을 포함한다. 일 실시예는 메모리 디바이스 외부의 제어기를 이용하여, 메모리 디바이스의 메모리 셀들의 어레이에서 액세스 동작을 수행하는데 이용되는 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 선택하는 것과, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 이용하여 액세스 동작을 수행하는 것을 포함한다. 하나 또는 그 이상의 실시예들에서, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들은 어레이의 타겟 액세스 라인에 적어도 부분적으로 기초하여 메모리 디바이스 외부의 제어기에 의하여 선택된다.
여기에 기술된 하나 또는 그 이상의 실시예들은 여기에 더 기술되는 다른 이점들 중에서 비휘발성 메모리 디바이스의 메모리 셀들에 다른 바이어스 방식들을 적용하기 위하여 글로벌 액세스 라인들을 제어함에 있어서 유연성을 촉진하고, 설계 사이클 시간 및 비휘발성 메모리 디바이스들의 다이 크기를 감소시킬 수 있고, 이것은 메모리 디바이스들의 기능성을 향상시킬 수 있다.
이하의 본 발명에 대한 상세한 설명에서, 본 발명의 일부를 형성하며, 본 발명의 하나 또는 그 이상의 실시예가 어떻게 실시되는가를 도시에 의하여 나타내어진 첨부된 도면에 대해 참조가 이루어진다. 이들 실시예는 당업자가 본 발명의 실시예들을 실시하기에 충분히 상세하게 기재되며, 그 밖의 다른 실시예가 사용될 수 있으며, 본 발명의 범위를 이탈하지 않으면서, 프로세스, 전기 및/또는 구조 변형이 이루어질 수 있음을 이해해야 한다. 여기에 사용되는 대로, 특히 도면에서 도면 부호와 관련하여 지시어 "N", "M", "K" 및 "J"는 지시된 다수의 특별한 특징들이 본 발명의 하나 또는 그 이상의 실시예들에 포함될 수 있음을 가리킨다.
본원의 도면들은 첫 번째 자릿수 또는 자릿수들은 도면의 번호에 대응하고 나머지 자릿수들은 도면의 요소 또는 구성요소를 식별하는 통상의 숫자 매기기에 따른다. 여러 다른 도면들 사이에서 유사한 요소 또는 구성요소는 유사한 숫자를 이용하여 식별될 수 있다. 예를 들면, 105는 도 1에서의 요소“05”를 참조하고, 유사한 요소가 도 2에서는 205로서 참조될 수 있다. 본원의 다양한 실시예에서 도시되는 요소들은 추가, 교환 및/또는 생략되어, 본 발명의 추가적인 많은 실시예들을 제공할 수 있다. 또한, 인식되는 바와 같이, 도면에 제공되는 요소들의 비례 및 상대 비율은 본 발명의 실시예를 예시하기 위한 것이며, 제한하는 것으로 여겨져서는 안 된다.
도 1은 본 발명의 하나 또는 그 이상의 실시예들에 따라 동작될 수 있는 비휘발성 메모리 어레이(100)의 일부분에 개략도이다. 도 1의 실시예는 낸드 아키텍처 비휘발성 메모리(NAND architecture non-volatile memory)를 도시한다. 그러나, 여기에 기술된 실시예들은 이 예에 제한되는 것은 아니다. 도 1에 도시된 바와 같이, 메모리 어레이(100)는 액세스 라인(access line)들(예를 들어, 워드(word) 라인들(105-1, …, 105-N)) 및 대응되는 데이터 라인들(예를 들어, 로컬 비트(local bit) 라인들(107-1, 107-2, 107-3, …, 107-M)을 포함한다. 디지털 환경에서 어드레싱(addressing)의 용이성을 위하여, 워드 라인들(105-1, …, 105-N) 개수 및 로컬 비트 라인들(107-1, 107-2, 107-3, …, 107-M)의 개수는 2n(예를 들어, 256 워드 라인들 X 4,096 비트 라인들)개일 수 있다.
메모리 어레이(100)는 낸드(NAND)스트링들(strings)(109-1, 109-2, 109-3, …, 109-M)을 포함한다. 각각의 낸드(NAND)스트링은 각각의 워드 라인(105-1, …, 105-N)에 각각 관련된 비휘발성 메모리 셀들(111-1, …, 111-N)을 포함한다. 또한 각각의 낸드(NAND)스트링(및 낸드(NAND)스트링의 구성 메모리 셀들)은 로컬 비트 라인(107-1, 107-2, 107-3, …, 107-M)과 관련된다. 각각의 낸드(NAND)스트링들(109-1, 109-2, 109-3, …, 109-M))의 비휘발성 메모리 셀들(111-1, …, 111-N)은 소스 선택 게이트(SSG : source select gate)(예를 들어, FET(field-effect transistor)(113)) 및 드레인 선택 게이트(drain select gate; DSG)(예를 들어, FET(119)) 사이에서 소스가 드레인에 직렬로 연결된다. 각각의 소스 선택 게이트(113)는 소스 선택 라인(117)에서의 신호에 응답하는 공통(common) 소스(123)에 각각의 낸드(NAND)스트링(109)을 선택적으로 연결하도록 구성되고, 반면에, 각각의 드레인 선택 게이트(119)는 드레인 선택 라인(115)에서의 신호에 응답하는 각각의 비트 라인(107)에 각각의 낸드(NAND)스트링을 선택적으로 연결하도록 구성된다.
도 1에 도시된 실시예에 나타낸 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)에 연결된다. 소스 선택 게이트(113)의 드레인은 대응되는 낸드(NAND)스트링(109-1)의 메모리 셀(111-1)의 소스에 연결된다. 드레인 선택 게이트(119)의 드레인은 드레인 컨택(contact)(121-1)에서 대응되는 낸드(NAND)스트링(109-1)에 대한 로컬 비트 라인(107-1)에 연결된다. 드레인 선택 게이트(119)의 소스는 마지막 메모리 셀(111-N)(예를 들어, 대응되는 낸드(NAND)스트링(109-1)의 플로팅-게이트 트랜지스터)의 드레인에 연결된다.
하나 또는 그 이상의 실시예들에 있어서, 비휘발성 메모리 셀들(111-1, …, 111-N)의 구성은 소스, 드레인, 플로팅 게이트 또는 다른 전하 저장 노드 및 제어 게이트를 포함한다. 비휘발성 메모리 셀들(111-1, …, 111-N)은 워드 라인(105-1, …, 105-N) 각각에 연결된 제어 게이트들을 갖는다. 비휘발성 메모리 셀들(111-1, …, 111-N)의 "열(column)"은 낸드(NAND)스트링들(예를 들어, 109-1, 109-2, 109-3, …, 109-M)을 구성하고, 각각 소정 로컬 비트 라인(예를 들어, 107-1, 107-2, 107-3, …, 107-M)에 연결된다. 비휘발성 메모리 셀들의 "행(row)"은 소정 워드 라인(예를 들어, 105-1, …, 105-N)에 공통적으로 연결된 메모리 셀들이다. "열"과 "행" 용어의 사용은 특정 선형성(예를 들어, 수직 및/또는 수평, 비휘발성 메모리 셀들의 방향)을 의미하는 것은 아니다. 노어(NOR) 어레이 아키텍처는 메모리 셀들의 스트링이 선택 게이트들 사이에 평행으로 연결되는 것을 제외하고는 유사하게 배치될 것이다.
타겟(target)(예를 들어, 선택된) 워드 라인(예를 들어, 105-1, …, 105-N)에 연결된 셀들의 서브세트(subset)들은 그룹으로서 함께 프로그래밍되고 및/또는 감지될(예를 들어, 읽힐) 수 있다. 프로그램 동작 동안, 프로그램 동작에 타겟팅된 메모리 셀들과 관련된 선택된 워드 라인은 (예를 들어, 메모리 셀이 연결된 비트 라인에 제공되는 금지 전압(inhibit voltage)을 통하여) 프로그램 금지(inhibited)가 아니라면, 워드 라인과 관련된 메모리 셀들의 데이터 상태를 변화시키도록 설계된 제 1 전압(예를 들어, 프로그램 전압)을 수신할 수 있을 것이고, 그 동안 프로그램 금지인지 관계없이 메모리 셀들의 프로그램 상태를 변경할 수 있을 정도의 충분한 바이어스를 생성하지 않고 워드 라인들과 관련된 각각의 메모리 셀을 활성화하도록 설계된 블록의 선택되지 않은/남아 있는(unselected/remaining) 워드 라인들에 제 2 전압(예를 들어, 통과(pass) 전압)을 제공한다. 또한 다양한 다른 바이어스 조건들(conditions)(예를 들어, 전압들)이 사용되는 다른 프로그램 동작들이 있다. 예를 들어, 선택된 워드 라인이 제 1 전압을 수신하고, 인접한 워드 라인이 제 2 전압을 수신하고, 남아 있는 선택되지 않은 워드 라인들은 제 3 전압을 수신하는 동작; 선택된 워드 라인이 제 1 전압을 수신하고, 제 1 인접 워드 라인이 제 2 전압을 수신하고, 제 2 인접 워드 라인이 제 3 전압을 수신하고, 남아 있는 선택되지 않은 워드 라인들이 제 4 전압을 수신하는 동작; 및 선택된 워드 라인이 제 1 전압을 수신하고, 상위 인접 워드 라인이 제 2 전압을 수신하고, 하위 인접 워드 라인이 제 3 전압을 수신하고, 다음 하위 인접 워드 라인이 제 4 전압을 수신하고, 남아 있는 선택되지 않은 워드 라인들이 제 5 전압을 수신하는 동작들이 있다.
더불어, 특정 프로그램 동작과 관련된 특정 바이어스 방식 및 대응되는 바이어스 조건들은 메모리 셀들의 블록 내에서, 예를 들어, 타겟 워드 라인(예를 들어, 프로그램 전압이 제공되는 선택된 워드 라인)의 상대적인 위치에 기초하여 변경될 수 있다. 즉, 바이어스 방식은 워드 라인 종속(word line dependent)일 수 있다. 워드 라인 종속일 수 있는 바이어스 방식들의 예들은 그 중에서도 프로그램 금지 방식들 및 프로그램 전압 램프 레이트(ramp rate) 방식들을 포함한다.
예를 들어, 위에서 언급한 대로, 많은 다른 프로그램 금지 방식들이 프로그램 동작과 관련하여 사용될 수 있고, 선택된 특정 방식(및 대응되는 바이어스 조건들)은 타겟 워드 라인의 위치에 달려 있다(예를 들어, 바이어스 방식은 워드 라인 종속일 수 있다). 다른 프로그램 금지 방식들의 예들은 프로그램 동작과 관련된 바이어스 조건들의 별개의 세트(distinct set)(예를 들어, 선택된 워드 라인, 선택되지 않은 워드 라인들, 웰 영역, 소스 영역 및/또는 비트 라인에 제공될 특정 전압들 세트)를 포함하는 다른 방식들 각각과 함께 셀프-부스팅(self-boosting), EASB(erased area self-boosting), REASB(revised erased area self-boosting), LSB(local self-boosting), 및 RLSB(revised local self-boosting)를 포함한다.
읽기(read) 또는 프로그램 검증(verify) 동작과 같은 감지(sensing) 동작은 선택된 셀의 상태를 결정하기 위하여 선택된 셀에 연결된 비트 라인의 전압 및/또는 전류 변화를 감지하는 동작을 포함한다. 감지 동작은 선택된 메모리 셀에 관련된 소스(예를 들어, 소스 라인(123))에 제공되는 전압 이상 선택된 메모리 셀에 관련된 비트 라인(예를 들어, 비트 라인(107-1))에 전압을 제공(예를 들어, 구동)하는 동작을 포함한다. 또한 감지 동작은 비트 라인(107-1)을 프리차지(precharge)하고, 후에 선택된 셀이 전도를 시작하는 경우 방전하고 그 방전을 감지하는 동작을 포함할 수 있다.
선택된 셀의 상태를 감지하는 동작은 선택되지 않은 셀들을 선택되지 않은 셀들의 임계 전압(예를 들어, 읽기 통과 전압들 "Vpass_read")과 관련없는 전도 상태에 놓기에 충분한 스트링의 선택되지 않은 셀들에 연결된 워드 라인들에 다수의 전압들을 제공하는 동안, 선택된 워드 라인에 다수의 감지 전압들(예를 들어, 읽기 전압들 "Vread")을 제공(예를 들어, 인가)하는 동작을 포함한다. 읽혀지고 및/또는 검증될 수 있는 선택된 셀에 대응하는 비트 라인은 선택된 워드 라인에 제공되는 특정 감지 전압에 응답하여 선택된 셀이 전도되는지 아닌지를 결정하기 위하여 감지될 수 있다. 예를 들어, 선택된 셀의 상태는 비트 라인 전류가 특정 상태와 관련된 특정 기준 전류에 도달하는 워드 라인 전압에 의하여 결정될 수 있다.
프로그램 검증 동작은 선택된 워드 라인에 연결된 메모리 셀이 희망 프로그램 상태에 도달하는지 결정하기 위하여 (예를 들어, 프로그래밍 펄스 후에) 선택된 워드 라인에 다수의 프로그램 검증 전압들을 제공하는 동작을 포함할 수 있다. 프로그램 검증 동작과 관련하여, 캐시 요소(cache element)는 선택된 메모리 셀의 프로그래밍 상태(programming status)(예를 들어, 선택된 메모리 셀이 희망(desired) 프로그램 상태에 도달하였는지)를 저장할 수 있다. 예를 들어, 선택된 메모리 셀의 프로그래밍 상태는 프로그래밍 종료(complete) 및 프로그래밍 비종료(imcomplete) 중 하나를 포함할 수 있다.
프로그램 검증 동작을 수행하기에 앞서, 선택된 메모리 셀의 프로그래밍 상태는 프로그래밍이 종료되지 않았다는 것을 가리킬 수 있다. 선택된 메모리 셀이 희망 프로그램 상태에 도달했다고 결정한다면, 그 후 (캐시 요소에 저장된) 프로그래밍 상태는 프로그래밍이 종료된 것을 가리키도록 변화할 수 있다. 프로그래밍 상태에서의 그러한 변화는 선택된 메모리 셀이 다음의 프로그래밍 펄스 동안 프로그램 금지가 될지 아닐지에 영향을 줄 수 있다. 예를 들어, 캐시 요소에 저장된 프로그래밍 상태가 프로그래밍 비종료인 경우, 그 후, 선택된 메모리 셀은 선택된 워드 라인에 제공된 다음의 프로그래밍 펄스 동안 프로그램 금지가 되지 않을 것이다. 그러나, 캐시 요소에 저장된 프로그래밍 상태가 프로그래밍 종료인 경우, 그 후, 메모리 셀은 선택된 워드 라인에 제공된 다음의 프로그래밍 펄스 동안 프로그램 금지가 될 것이다.
또한 읽기 바이어스 방식은 워드 라인 종속일 수 있다. 즉, 읽기 바이어스 방식은 다수의 다른 읽기 기술들 및 특정 읽기 바이어스 방식을 사용하는 것을 포함하고, 대응되는 바이어스 조건들이 타겟 워드 라인에 기초하여(예를 들어, 메모리 셀들의 블록 내에서 타겟 워드 라인의 위치에 기초하여) 선택될 수 있다. 일 예로서, 하나의 특정 읽기 바이어스 방식은 타겟 워드 라인이 셀들의 스트링 끝단(예를 들어, 소스 끝단 또는 드레인 끝단)에 위치하는 경우 사용될 수 있고, 다른 읽기 바이어스 방식은 타겟 워드 라인이 스트링의 끝단에 위치하지 않는 경우 사용될 수 있다.
어떤 경우에 있어서, 다른 바이어스 방식이 각각의 워드 라인에 대하여 사용될 수 있다. 예를 들어, 다른 프로그램 금지 바이어스 방식(및 특정 바이어스 조건들의 관련 세트)이 각각의 다른 워드 라인에 대하여 사용될 수 있다. 메모리 셀들의 블록이 64개의 워드 라인들을 포함하는 경우, 그 후 바이어스 조건들의 64개의 다른 세트들(예를 들어, 64개의 다른 방식들의 각각에 대한 하나의 세트)이 사용될 수 있다. 바이어스 조건들의 192개의 다른 세트들이 필요하게 되도록 64개의 다른 프로그램 램프 레이트 바이어스 방식들과 64개의 다른 읽기 바이어스 방식들을 갖는 것이 가능할 것이다.
도 4와 관련하여 아래에 논의되는 바와 같이, 다양한 공지 기술은 메모리 디바이스(예를 들어, 낸드(NAND)다이(die) 또는 칩)에 위치하는 대규모 조합 논리 회로(combinational logic)를 갖는 다른 방식들을 구현하는 것을 포함하는 선택된 워드 라인의 위치에 따른 다른 바이어스 방식을 제공하는 것에 접근하고 있다. 조합 논리 회로는 다중 빌트인 트림(built in trim) 레지스터들 및/또는 컴플렉스(complex) 드라이버 회로(예를 들어, 컴플렉스 워드 라인 드라이버들, 웰 드라이버들, 소스 드라이버들 등등)을 포함할 수 있다. 다른 방식들은 선택된 워드 라인 또는 워드 라인들의 그룹의 위치를 결정하고 적절한 바이어스 방식을 선택하기 위하여 많은 레벨의 어드레스 디코딩을 통한 내부 제어 회로(예를 들어, 낸드(NAND)다이 또는 칩에 위치한 하나 또는 그 이상의 제어 구성들)를 통하여 활성화될 수 있다.
그러한 공지의 접근법은 많은 결점들을 가진다. 예를 들어, 조합 논리 회로를 통한 낸드(NAND)디바이스에서 다른 바이어스 방식들을 구현하는 것은 낸드(NAND)디바이스의 물리적인 크기(예를 들어, 공간)를 증가시킬 수 있고 및/또는 메모리 셀들의 이용 가능한 면적을 감소시킬 수 있다. 조합 논리 회로를 통하여 많은 다른 바이어스 방식들을 구현하는 것은 설계 사이클 시간을 증가시킬 수도 있다. 이와 같이, 공지의 접근법은 다른 방식들을 구현할 수 없을 수도 있고, 워드 라인 제어에서의 유연성을 감소시키고 메모리 디바이스의 기능성을 감소시킬 수 있다. 또한, 공지 기술에 따른 조합 논리 회로를 통하여 다른 바이어스 방식들을 구현하는 것은 바이어스 방식들을 변형하는데 어려움을 주고 및/또는 메모리에 부가적인 바이어스 방식들을 더하여 메모리 디바이스의 유연성 및 기능성을 감소시킨다.
반대로, 도 5 및 도 6과 관련하여 더 논의되는 바와 같이, 본 발명의 하나 또는 그 이상의 실시예들은 워드 라인 종속 바이어스 방식들의 선택 기능 및 대응되는 바이어스 조건들을 메모리 디바이스에 연결된 외부 제어기에 이동시킴으로써 비휘발성 메모리 디바이스들의 증가된 유연성 및 기능성을 제공한다. 하나 또는 그 이상의 실시예들에서, 외부 제어기는 호스트 프로세서가 될 수 있거나, 호스트 프로세서에 내장(embed)될 수 있다. 다양한 실시예들은 공지의 접근법과 비교할 때 많은 다른 워드 라인 종속 바이어스 방식들을 구현하는데 사용되는 조합 논리 회로의 양을 감소시킬 수 있고, 설계 사이클 시간 및 낸드(NAND)디바이스들의 생산을 향상시킬 수 있다. 또한 본 발명의 하나 또는 그 이상의 실시예들은 물리적으로 낸드(NAND)메모리 디바이스의 하드웨어 구성들(예를 들어, 드라이버 회로, 디코딩 회로, 트림 레지스터들 등등)을 물리적으로 변형함 없이 바이어스 방식들을 조정하고 및/또는 부가적인 바이어스 방식들을 부가하는 기능을 제공한다.
도 2는 본 발명의 하나 또는 그 이상의 실시예들에 따른 메모리 시스템의 일부분의 기능적 블록도이다. 도 2에서 도시된 예는 낸드(NAND)플래시 메모리 디바이스(예를 들어, 도 6에 도시된 디바이스(680))의 일부분을 포함한다. 도 2에 도시된 예는 메모리 셀들의 다수의 블록들(202-0(블록_j-1), 202-1(블록_j) 및 202-2(블록_j+1))을 포함한다. 블록들(202-0, 202-1, 202-2) 각각은 연결된 메모리 셀들을 갖는 다수의 로컬 액세스 라인들(예를 들어, 워드 라인들, 205-0(Wl_0), 205-1(Wl_1), …, 205-k(Wl_k))을 포함한다. 각 블록(202-0, 202-1, 202-2)의 로컬 워드 라인들(205-0, 205-1, …, 205-k)의 각각은 드라이버 트랜지스터를 통하여 대응되는 다수의 글로벌(global) 워드 라인들(206-0(gWl_0), 206-1(gWl_1), …, 206-k(gWl_k))의 하나에 선택적으로 연결될 수 있다.
동작 동안, 블록들(202-0, 202-1, 202-2)의 각각과 관련된 디코더(decoder)(208)는 선택된 블록 어드레스(212)에 기초하여 글로벌 워드 라인들(206-0, 206-1, …, 206-k)을 선택된 블록의 로컬 워드 라인들(205-0, 205-1, …, 205-k)에 연결하는데 사용될 수 있다. 예를 들어, 블록(202-1)이 선택된 블록이라면, 그 후, 블록(202-1)과 관련된 디코더(208)의 출력은 선택된 블록의 로컬 워드 라인들을 글로벌 워드 라인들(206-0, 206-1, …, 206-k)에 연결하기 위하여 블록(202-1)과 관련된 드라이버 트랜지스터들의 게이트들에 전압(HVpass_j)을 제공한다.
도 2에 도시된 바와 같이, 글로벌 워드 라인 드라이버들(203)은 글로벌 워드 라인들(206-0, 206-1, …, 206-k) 각각에 연결된다. 이와 같이, 글로벌 워드 라인 드라이버(203)는 선택된 블록의 로컬 워드 라인들(205-0, 205-1, …, 205-k) 각각에 전압 신호들을 제공하는데 사용될 수 있다. 예로서, 읽기 또는 프로그램 검증 동작과 같은 감지 동작에서, 글로벌 워드 라인 드라이버들(203)은 (예를 들어, 수신한 워드 라인 어드레스(230)에 기초하여) 선택된 블록의 선택된 워드 라인에 읽기 전압(Vread)을, 적절한 대응되는 글로벌 워드 라인들을 통하여 선택된 블록의 선택되지 않은 워드 라인들에는 읽기 통과 전압(Vread_pass)을 제공할 수 있다.
도 2에 도시된 바와 같이, 메모리 시스템은 글로벌 워드 라인 드라이버들(203)에 읽기 전압들, 읽기 통과 전압들, 프로그램 전압들(Vpgm), 프로그램 통과 전압들(Vpass) 및 소거 전압들(Verase)과 같은 적절한 전압들을 공급할 수 있는 전압 공급 구성요소(204)를 포함한다. 실시예들이 여기에 제한되는 것은 아니다. 예를 들어, 본 발명의 다양한 실시예들에서, 전압 공급 구성요소(204)는 금지 전압들 및 시딩(seeding) 전압들과 같은 다양한 다른 전압들을 드라이버들(203) 및/또는 시스템의 다른 드라이버 구성요소들(도 2에 도시하지 않음)에게도 공급할 수 있다.
도 3은 본 발명의 하나 또는 그 이상의 실시예들에 따른 다수의 선택 가능한 바이어스 방식들 및 대응되는 바이어스 조건들을 나타내는 테이블(314)이다. 테이블(314)은 다수의 다른 형태들의 바이어스 방식들(316-1(프로그램 금지), 316-2(프로그램 전압 램프 레이트) 및 316-3(읽기))을 나타낸다. 바이어스 방식 형태들(316-1, 316-2, 316-3) 각각은 바이어스 조건들(테이블(314)에서 "1, 2, …, N"으로 열거됨)의 대응되는 다른 세트들을 포함한다. 지시자 "N"은 메모리 어레이의 특정 블록과 연결된 로컬 워드 라인들의 개수(예를 들어, 32, 64, 128 등등)를 나타낼 수 있다. 즉, 하나 또는 그 이상의 실시예들은 많은 다른 선택 가능한 프로그램 금지 방식들, 많은 다른 선택 가능한 프로그램 전압 램프 레이트 방식들 및/또는 많은 다른 선택 가능한 읽기 바이어스 방식들을 포함할 수 있다.
아래에 더 기술하듯이, 다양한 실시예들에 있어서, 특정 워드 라인 종속 바이어스 방식(예를 들어, 316-1, 316-2, 316-3) 및 대응되는 바이어스 조건들(1, 2, …, N)이 메모리 디바이스의 메모리 셀들의 어레이에서 액세스 동작(예를 들어, 프로그램, 읽기, 검증 또는 소거 동작)을 수행하는데 사용하도록 메모리 디바이스 외부의 제어기에 의하여 선택될 수 있다. 선택된 특정 바이어스 방식(예를 들어, 선택된 특정 프로그램 금지 방식 및 대응되는 바이어스 조건들)은 (예를 들어, 타겟 워드 라인의 워드 라인 어드레스에 기초하여) 어레이의 타겟 워드 라인의 위치에 적어도 부분적으로 기초하여 외부 제어기에 의하여 선택될 수 있다.
도 3에 도시된 바와 같이, 특정 선택된 워드 라인 종속 바이어스 방식은 다수의 다른 선택 가능한 바이어스 방식들의 하나이다. 다양한 실시예들에서, 외부 제어기는 다른 선택 가능한 바이어스 방식들 중 적어도 하나에 대응하는 바이어스 조건들의 적어도 하나를 (예를 들어 최초 값으로부터 조정 값으로) 조정할 수 있다. 하나 또는 그 이상의 실시예들에서, 외부 제어기는 하나 또는 그 이상의 추가적인 바이어스 방식들을 다수의 다른 선택 가능한 방식들에 부가하도록 구성될 수 있다. 바이어스 방식들을 부가 및/또는 변형하는 것은 외부 제어기에서 소프트웨어 및/또는 펌웨어를 통하여 이루어질 수 있다.
도 4는 공지 기술에 따른 프로그램 순서를 나타내는 흐름도이다. 단계 440에서, 데이터 명령(예를 들어, 데이터 로드(load) 명령)은 메모리 디바이스(예를 들어, 낸드(NAND)디바이스)의 내부 제어기에 의하여 발행되고, 내부 제어기는 외부 호스트(예를 들어, 외부 호스트의 프로세서)와 연결되고, 외부 호스트로부터 명령들을 수신하도록 구성된다. 내부 제어기 및 메모리 어레이는 동일 IC 메모리 디바이스 칩에 있을 수 있다. 데이터 로드 명령은 데이터가 데이터 입력/출력(I/O) 제어 구성요소(예를 들어, I/O 버퍼)에 입력되도록 하는 메모리 디바이스의 내부 제어 구성요소(예를 들어, 상태 기계(state machine) 및/또는 명령 회로)에 입력될 수 있다. 입력 데이터는 명령으로서 인식되고, 명령 래치(latch) 신호를 통하여 내부 제어 구성요소에 의하여 래치된다.
단계 442에서, 페이지 어드레스를 지정하는 어드레스 데이터가 내부 제어기로부터 행 디코드(decode) 및 열 제어 회로(예를 들어, 워드 라인 드라이버 회로)에 입력된다. 입력 어드레스 데이터는 페이지 어드레스로서 인식되고 내부 제어 구성요소를 통하여 래치된다.
단계 444에서, 프로그램 데이터는 메모리 디바이스의 데이터 I/O 버퍼에 입력된다. 입력 프로그램 데이터는 다양한 다른 크기들이 가능하지만 예를 들어 532 바이트의 프로그램 데이터일 수 있다. 프로그램 데이터는 선택된 비트 라인들을 위하여 레지스터(예를 들어, 데이터 레지스터)에 래치될 수 있다. 또한, 프로그램 데이터는 선택된 비트 라인들을 위하여(예를 들어, 검증 동작들에 사용되기 위하여) 제 2 레지스터에 래치될 수 있다.
단계 446에서, 프로그램 명령은 메모리 디바이스의 내부 제어기에 의하여 제공되고 데이터 I/O 버퍼에 입력된다. 명령은 명령 래치 신호를 통하여 내부 제어 구성요소에 의하여 래치된다. 단계 448은 프로그램 알고리즘이 단계 450에서 시작하기 전의(예를 들어, 특정 프로그램 금지 방식과 같은 특정 바이어스 방식을 사용하는 프로그램 메모리 셀들이 어레이에 희망 데이터를 프로그래밍하기 위하여, 프로그램 전압 펄스들 및 다른 바이어스 조건들이 어레이에 제공되기 전의) 스탠바이 시간(예를 들어, 수 마이크로 초(micro second))을 가리킨다.
메모리 어레이에 희망 데이터를 프로그래밍하기 전에, 특정 바이어스 방식 및 대응되는 바이어스 조건들이 결정된다. 도 4에 도시된 것과 같은 공지 기술의 접근법에서, 특정 바이어스 방식 및 대응되는 바이어스 조건들은 빌트인 트림 레지스터들 및 어드레스 디코드 회로 및/또는 다양한 드라이버 회로(예를 들어, 워드 라인, 웰, 소스, 비트 라인 드라이버들)와 관련된 내부 조합 논리 회로를 통하여 타겟 워드 라인의 어드레스에 기초하여 결정될 수 있다.
예를 들어, 단계 452에 도시된 바와 같이, 특정 금지 방식의 셋업(set up)은 시작되고, 특정 금지 방식과 관련된 제어 레지스터들이 로딩된다. 제어 레지스터들로부터의 정보(예를 들어, 데이터)는 특정 금지 방식에 대응되는 관련된 조합 논리 회로(456)와 빌트인 트림 레지스터들로부터의 데이터와 함께 다양한 드라이버 회로(454)에 관련된 조합 논리 회로에 제공될 수 있다. 그 후, 이 정보는 다양한 드라이버들(458)에 의하여 수신된다. 단계 460에서 도시된 바와 같이, 드라이버들(458)은 메모리 디바이스가 준비된 경우 선택된 프로그램 금지 방식에 대응되는 특정 바이어스 조건들(예를 들어, 전압들)로 어레이의 적절한 부분들을 구동한다.
도 4에 도시된 공지 프로그래밍 동작과 같은 공지 기술의 액세스 동작들은 다양한 결점들을 갖는다. 예를 들어, 위에서 논의된 바와 같이, 메모리 디바이스(예를 들어, 낸드(NAND)다이 또는 칩)에 위치한 대규모 조합 논리 회로(예를 들어, 다른 조합 논리 회로 중에서 컴플렉스(complex) 워드 라인 드라이버들, 웰 드라이버들, 소스 드라이버들, 디코드 회로, 빌트인 트림 레지스터들)로 다른 프로그램 금지 방식들을 선택하고 구현하는 것은 낸드(NAND)디바이스의 물리적인 크기(예를 들어, 공간)를 증가시키고, 설계 사이클 시간을 증가시키고, 워드 라인 제어에서의 유연성을 감소시키고 메모리 디바이스의 기능성을 감소시킬 수 있는 이용 가능한 바이어스 방식들의 수를 제한할 수 있다.
도 5는 본 발명의 하나 또는 그 이상의 실시예들에 따른 액세스 라인 종속 바이어스 방식의 선택을 포함하는 액세스 동작 순서를 나타내는 흐름도이다. 도 6은 본 발명의 하나 또는 그 이상의 실시예들에 따른 메모리 시스템(670)의 단순화된 도면을 나타낸다. 예를 들어, 도 6에 도시된 메모리 시스템(670)은 도 5에 도시된 실시예에 기술된 단계들을 수행할 수 있다. 이와 같이, 도 6의 시스템(670)은 도 5의 흐름도와 관련하여 논의될 것이다.
다양한 실시예들에 있어서, 메모리 시스템(670)은 외부 제어기와 통신하는(예를 들어, 연결된) 메모리 디바이스(680)를 포함한다. 도 6에 도시된 실시예에 있어서, 메모리 시스템(670)은 호스트 프로세서(675)에 연결된 메모리 디바이스(680)(예를 들어, 낸드(NAND)메모리 디바이스)를 포함한다. 메모리 시스템(670)의 어떤 예들은 퍼스널 컴퓨터들, PDA들, 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 전자 제품들, 차량들, 무선 디바이스들, 모바일 폰들, 메모리 모듈들, 기타 등등을 포함한다. 호스트 프로세서(675)는 외부 메모리 제어기 또는 다른 외부 프로세서일 수도 있다. 다양한 실시예들에 있어서, 도 6에 도시된 바와 같이, 외부 프로세서(675)는 내장된 외부 제어기(676)를 포함할 수 있다. 하나 또는 그 이상의 실시예들에서, 외부 제어기(676)는 소프트웨어 및/또는 펌웨어로 구현될 수 있다.
메모리 디바이스(680)는 메모리 셀들의 어레이(600)(예를 들어, 도 1에 도시된 어레이(100))를 포함한다. 비록 다양한 실시예들이 낸드(NAND)메모리 어레이들을 참조하여 기술되었지만, 실시예들이 메모리 어레이(600)의 특정 아키텍처에 제한되는 것은 아니다. 본 실시예들에 적합한 다른 어레이 아키텍처의 예들은 노어(NOR) 어레이들, 앤드(AND) 어레이들 및 가상 접지 어레이들을 포함한다.
메모리 디바이스(680)는 드라이버 구성요소(688)에 연결된 디코더(686)(GWL 논리 디코더)를 포함한다. 도 6에 도시된 바와 같이, 드라이버 구성요소(688)는, 어레이(600)에 연결되고 어레이(600) 및/또는 메모리 셀들의 적절한 부분들을 구동하도록 구성된 글로벌 워드 라인(GWL) 드라이버들, 웰 드라이버들(예를 들어, 도시된 바와 같이 P-웰 드라이버들) 및 소스(SRC) 드라이버들을 포함할 수 있다. 다양한 실시예들에서, 글로벌 워드 라인 드라이버들, 웰 드라이버들 및/또는 소스 드라이버들은 분리된 구성일 수 있다. 예로써, GWL 드라이버들은 어레이(600)에 연결되고, 선택된 바이어스 조건들에 대응되는 전압들을 어레이(600)의 적절한 로컬 워드 라인들에 제공(예를 들어, 인가)하도록 구성된다.
디코더(686)는 내부 제어기(682)(예를 들어, 동일 메모리 칩에 위치한 것과 같이 메모리 디바이스(680) 내부의 제어 회로)로부터 수신한 어드레스 신호들(694)을 디코딩할 수 있다. 또한 메모리 디바이스(680)는 다수의 열 드라이버들과, 어드레스 신호들(694)을 디코딩할 수 있는 관련된 열 디코드 회로(미도시)를 포함할 수 있는 열 드라이버 구성요소(689)를 포함한다. 하나 또는 그 이상의 실시예들에서, 개시된 워드 라인 종속 프로그램 동작은 오직 하나의 디코딩 레벨을 이용하여 수행될 수 있다. 예를 들어, 글로벌 워드 라인 드라이버 디코더(686)에 제공된 어드레스 신호들(694)은 선택된 바이어스 조건들에 대응되는 적절한 전압들을 이용하여 선택된 워드 라인 종속 프로그램 금지 방식을 수행하기 위하여 한 번만 디코딩된다.
또한 메모리 디바이스(680)는 명령들, 어드레스들 및 데이터를 (예를 들어, I/O 버스(678)를 통하여 호스트 프로세서(675)로부터) 메모리 디바이스(680)에 입력하는 것과, 메모리 디바이스(680)로부터 데이터 및 상태 정보를 출력하는 것을 관리할 수 있는 입력/출력(I/O) 제어 구성요소(684)를 포함한다. I/O 제어 구성요소는 제어 링크(677)를 통하여 프로세서(675)로부터 제어 신호들을 수신하는 내부 제어기(682)와 통신한다. 도 6에 도시된 실시예에 나타낸 바와 같이, 제어 신호들은 다른 제어 신호들 중에서 칩 인에이블(ce#), 명령 래치 인에이블(cle), 어드레스 래치 인에이블(ale) 및 쓰기 인에이블(we#)을 포함한다. 메모리 디바이스(680)는 (명령 신호들의 형태인) 명령들, (어드레스 신호들의 형태인) 어드레스들 및 (데이터 신호들의 형태인) 데이터를 I/O 버스(678)를 통하여 프로세서(675)로부터 수신하고, I/O 버스(678)를 통하여 프로세서(675)로 데이터를 출력한다.
다양한 실시예들에서, 내부 제어기(682)는 상태 기계 및/또는 다양한 명령 회로들 및/또는 제어 구성요소들을 포함할 수 있다. 도 6에 도시된 실시예에서, 내부 제어기는 디코딩하기 전에 어드레스 신호들(예를 들어, 어드레스 신호들(694))을 래치할 수 있는 어드레스 레지스터(683), 제어 레지스터(685) 및 입력되는 명령들을 래치할 수 있는 명령 레지스터(687)를 포함한다. 내부 제어기(682)는 수신되는 명령들에 응답하여 메모리 어레이(600)에 대한 액세스를 제어하고, 외부 제어기(예를 들어, 외부 프로세서(675) 및/또는 외부 제어기(676))에 대한 상태 정보를 생성한다. 내부 제어기(682)는 (예를 들어, 어드레스 신호들(694) 및 금지 선택 신호들(692)을 통하여) 디코드 구성요소(686), (예를 들어, 어드레스 신호들(694)을 통하여) 열 드라이버 구성요소(689) 및 (예를 들어, 금지 선택 신호들(692), 금지 제어 신호들(695) 및 전압 선택 신호들(697)을 통하여) 드라이버 구성요소(688)의 드라이버들을 제어하기 위하여, 디코더(686), 열 드라이버 구성요소(689) 및 드라이버 구성요소(688)에 연결되어 있다.
다양한 실시예들에 있어서, 내부 제어기(682)는 드라이버 구성요소(688)에 연결된 제어 구성요소(예를 들어, 제어 레지스터(685))를 포함한다. 제어 레지스터(685)는 특정 액세스 동작을 수행하는 것과 관련하여, 선택된 특정 바이어스 방식(예를 들어, 메모리 디바이스(680)의 외부에 있는 호스트 프로세서(675)와 같은 제어기에 의하여 선택된 특정 바이어스 방식)에 대응되는 바이어스 조건 정보를 수신하는 하나 또는 그 이상의 금지 레지스터들(681)을 포함한다. 하나 또는 그 이상의 실시예들에서, 아래에 더 자세하게 기술하는 바와 같이, 선택된 특정 바이어스 방식에 대응되는 바이어스 조건 정보는 특정 액세스 동작과 관련된 데이터 로드 명령을 내부 제어기(예를 들어, I/O 제어 구성요소(684) 및 I/O 버스(678)를 통하여 내부 제어기(682))에 제공하기 전에, 금지 레지스터들(681)에 제공된다.
메모리 디바이스(680)는, 내부 제어기(682)에 연결되고 드라이버 구성요소(688)에 전압 신호들(697)(v_select)을 통하여 전압들을 제공하도록 구성된 전압 공급 구성요소(604)를 포함한다. v_select 신호들(697)은 전압 공급 구성요소(604)를 조정하기 위해 사용될 수 있는 제어 신호들(696)을 통하여 제어 레지스터들(685)로부터 전압 공급 구성요소(604)에 제공된 선택된 바이어스 조건 정보에 대응한다. 이와 같이, 전압 신호들(697)은 예를 들어, 글로벌 워드 라인 드라이버들에 많은 다른 전압들을 제공할 수 있다. 그 후, 다른 전압들은 특정 금지 선택 신호들(692), 어드레스 신호들(694) 및 금지 제어 신호들(695)에 기초하여(예를 들어, 타겟 워드 라인의 위치에 응답하여 특정 프로그램 금지 방식 및 외부 제어기로부터 선택된 대응 바이어스 조건들에 기초하여), 적절한 워드 라인들에 제공될 수 있다.
도 6에 도시된 실시예에서, 내부 제어기(682) 또한 캐시 레지스터(693)에 (예를 들어, I/O 구성요소(684)를 통하여) 연결된다. 캐시 레지스터(693)는 메모리 어레이(600)가 각각 다른 데이터를 쓰거나 읽는 동안 일시적으로 데이터를 저장하기 위하여 내부 제어기(682)에 의하여 지시된 바와 같이, 입력 또는 출력 데이터를 래치한다. 쓰기 동작 동안, 데이터는 메모리 어레이(600)로의 전송을 위하여 캐시 레지스터(693)로부터 데이터 레지스터(691)로 통과되고, 그 후, I/O 제어 구성요소(684)로부터 캐시 레지스터(693)에 새로운 데이터가 래치될 수 있다. 읽기 동작 동안, 데이터는 외부 프로세서(675)로 출력을 위하여 캐시 레지스터(693)로부터 I/O 제어 구성요소(684)로 통과하고, 그 후, 새로운 데이터가 데이터 레지스터(691)로부터 캐시 레지스터(693)로 통과한다. 상태 레지스터(미도시)는 프로세서(675)로의 출력을 위한 상태 정보를 래치하기 위하여 I/O 제어 구성요소(684) 및 내부 제어기(682)에 연결될 수 있다.
부가적인 회로 및 신호들이 제공될 수 있고, 도 6의 메모리 시스템(670)은 본 발명 개시에 중점을 두기 위하여 간략화되었음을 당업자는 이해할 수 있을 것이다. 부가적으로, 도 6의 메모리 디바이스가 다양한 신호들의 수신 및 출력을 위하여 통상적인 관례에 따라 기술되었지만, 여기에 명확하게 표현하지 않는 한 기술된 다양한 실시예들이 특정 신호들 및 I/O 구성요소들에 제한되는 것은 아님을 명심하여야 한다.
다양한 실시예들에서, 도 5의 단계 520에 도시한 바와 같이, 액세스 라인 종속 바이어스 방식의 선택을 포함하는 액세스 동작 순서는 바이어스 방식 명령을 메모리 디바이스의 제어기(예를 들어, 내부 제어기(682)와 같은 내부 제어기)에 제공함으로써 액세스 라인 종속 동작을 개시하는 단계를 포함한다. 비록 도 5의 실시예가 액세스 라인 종속 프로그램 동작에 관해 기술되지만, 실시예들이 특정 형태의 액세스 동작에 제한되는 것은 아니다.
다양한 실시예들에서, 바이어스 방식 명령은 외부 제어기(예를 들어, 호스트 프로세서(675) 또는 676과 같은 내장된 외부 제어기로부터 내부 제어기로 제공된다. 외부 제어기는 액세스 동작(예를 들어, 프로그램 동작)을 수행하는데 사용될 수 있는 특정 워드 라인 종속 바이어스 방식(예를 들어, 다수의 프로그램 금지 방식들 중 특정 프로그램 금지 방식)을 선택한다. 하나 또는 그 이상의 실시예들에서, 다수의 다른 바이어스 방식들(예를 들어, 도 3에 도시된 방식들(316-1, 316-2, 316-3)) 및 각각의 대응되는 바이어스 조건들이 메모리 어레이(예를 들어, 어레이(600))에 저장될 수 있고, 요청 시(예를 들어, 바이어스 방식 명령에 응답하여) 외부 제어기에 제공될 수 있다. 하나 또는 그 이상의 실시예들에서, 다른 바이어스 방식들 및 각각의 대응되는 바이어스 조건들이 어레이(600)의 1회 프로그램가능(OTP : one time programmable) 부분(699)과 같은 어레이의 ROM 부분 내에 저장된다. 위에서 설명한 대로, 선택된 바이어스 방식은 그 중에서도 다수의 프로그램 금지 방식들, 프로그래밍 포텐셜 램프(programming potential ramp) 방식들 및 읽기 바이어스 방식들 중 하나일 수 있다.
다양한 실시예들에서, 외부 제어기는 프로그램 어드레스에 기초하여(예를 들어, 타겟 워드 라인 어드레스에 기초하여), 프로그램 동작과 관련되어 사용될 수 있는 특정 프로그램 금지 방식을 선택한다. 프로그램 어드레스는 타겟 워드 라인에 대응되는 어드레스 공간(예를 들어, 낸드(NAND)스트링에서 타겟 워드 라인의 위치)을 가리킬 수 있다. 하나 또는 그 이상의 실시예들에서, 외부 제어기는, 프로그램 동작과 관련된 프로그램 어드레스를 메모리 디바이스(680)의 내부 제어기(682)에 제공하기 전에, 특정 바이어스 방식 및 대응되는 바이어스 조건들을 선택한다. 즉, 외부 제어기는 단계 542에 앞서 특정 바이어스 방식 및 대응되는 바이어스 조건들을 선택한다.
단계 522에서, 외부 제어기는 선택된 특정 바이어스 방식에 대응되는 바이어스 조건 정보를 메모리 디바이스의 제어 레지스터(예를 들어, 디바이스(680)의 제어 레지스터(685))에 제공한다. 하나 또는 그 이상의 실시예들에서, 외부 제어기는 세트 특징 명령(set features command)을 통하여 제어기(682)에 선택된 특정 바이어스 방식에 대응되는 바이어스 조건 정보를 제공한다. 단계 522에 도시한 바와 같이, 선택된 바이어스 방식을 위한 제어 레지스터들(예를 들어, 금지 레지스터들(681))은 프로그램 어드레스에 따라 선택된 바이어스 정보와 함께 로딩된다. 선택된 프로그램 금지 방식에 대응되는 바이어스 조건 정보는 어레이(600)의 적절한 부분들에 (예를 들어, 글로벌 워드 라인 드라이버들, 웰 드라이버들, 소스 드라이버들 및/또는 열 드라이버들을 통하여) 제공될 특정 전압들을 가리킨다. 특정 전압들은 전압 공급 구성요소(604)에 의하여 공급될 수 있고, 전압 선택 신호들(697)을 통하여 드라이버 구성요소들에 제공될 수 있다.
금지 제어 신호들(595)(예를 들어, 도 6에 도시된 제어 신호들(695))은 드라이버 구성요소(588)(예를 들어, 도 6에 도시된 드라이버 구성요소(688))의 적절한 드라이버들에 제공된다. 금지 제어 신호들(595)은 드라이버 구성요소(688)의 드라이버들을 통하여 어레이(600)에 제공될 특정 전압들을 가리킨다.
도 5에 도시된 순서의 단계 540에서, 데이터 로드 명령이 내부 제어기(682)에 제공되고, 내부 제어기(682)에 의하여 처리된다. 입력 데이터는 명령 래치 신호를 통하여 내부 제어 구성요소에 의하여 인식되고 래치된다.
단계 542에서, 프로그램 어드레스 데이터는 어드레스 신호들(694)을 통하여 내부 제어기(682)로부터 디코드 구성요소(686) 및 드라이버 구성요소(689)로 입력된다. 예를 들어, 외부 제어기는 프로그램 어드레스를 메모리 디바이스의 어드레스 레지스터(예를 들어, 어드레스 레지스터(683))에 제공한다. 단계 544에서, 프로그램 데이터는 데이터 I/O 제어 구성요소(684)에 입력된다. 프로그램 데이터는 선택된 비트 라인들에 대한 레지스터(예를 들어, 데이터 레지스터(691))에 래치될 수 있다. 단계 546에서, 프로그램 명령은 내부 제어기(682)에 의하여 제공된다. 단계 548은 프로그램 알고리즘이 단계 550에서 시작하기 전의(예를 들어, 특정 선택된 프로그램 금지 방식을 이용하여 어레이(600)의 메모리 셀들을 프로그래밍하기 위하여, 프로그램 전압 펄스들 및 선택된 바이어스 조건들이 어레이에 제공되기 전의) 스탠바이 시간(예를 들어, 수 마이크로 초)을 가리킨다.
특정 바이어스 방식 및 대응되는 바이어스 조건들은 메모리 디바이스(예를 들어, 낸드(NAND)디바이스(680)) 내의 빌트인 트림 레지스터들 및 대규모 내부 조합 논리 회로를 통해 결정되는 도 4에서 기술한 것과 같은 공지 기술과는 반대로, 본 발명의 하나 또는 그 이상의 실시예들은 워드 라인 종속 바이어스 방식들의 선택 기능 및 대응되는 바이어스 조건들을 메모리 디바이스 외부의 제어기에 이동시킴으로써 증가된 유연성 및 기능성을 제공한다.
예를 들어, 도 5에 도시된 실시예에서, 단계 540에서 데이터 로드 명령을 제공하기 전에, 특정 프로그램 금지 방식 및 대응되는 바이어스 조건들은 외부 제어기(예를 들어, 프로세서(675))에 의하여 선택된다. 이와 같이, 선택된 바이어스 방식들을 셋업(예를 들어, 특정 워드 라인 종속 바이어스 방식들에 대한 적절한 바이어스 조건들을 결정)하기 위한 이전의 접근법들에서 사용되는 복잡한 조합 논리 회로(456) 및 드라이버 회로(454)가 필요하지 않다. 예를 들어, 도 5의 단계 551에서, 특정 선택된 프로그램 금지 방식은 신호들(692)을 통하여 인에이블되고, 대응되는 바이어스 조건들은 어드레스 신호들(694), 금지 제어 신호들(695) 및 전압 선택 신호들(697)에 기초하여 드라이버 구성요소(688)의 적절한 드라이버들에 제공된다. 이런 방법에 있어서, 드라이버 구성요소(688 및 691)의 드라이버들(예를 들어, GWL 드라이버들, 웰 드라이버들, 소스 드라이버들 및 열 드라이버들)은 단계 560에서 도시한 바와 같이 메모리 디바이스(680)가 준비된 경우 선택된 프로그램 금지 방식에 대응되는 특정 바이어스 조건들(예를 들어, 전압들)로 어레이의 적절한 부분들을 구동한다.
또한 본 발명의 하나 또는 그 이상의 실시예들은 물리적으로 낸드(NAND)메모리 디바이스(680)의 하드웨어 구성요소들(예를 들어, 드라이버 회로, 디코딩 회로, 트림 레지스터들 등등)을 물리적으로 변형함 없이 바이어스 방식들을 조정하고 및/또는 부가적인 바이어스 방식들을 부가하는 능력을 제공한다. 예를 들어, 외부 제어기는 다른 선택 가능한 바이어스 방식들 중 하나 또는 그 이상에 대응하는 바이어스 조건들의 적어도 하나를 (예를 들어 최초 값에서 조정된 값으로) 조정할 수 있다. 하나 또는 그 이상의 실시예들에서, (예를 들어, 외부 제어기에서 소프트웨어 및/또는 펌웨어를 통하여) 외부 제어기는 하나 또는 그 이상의 부가적인 바이어스 방식들을 다른 선택 가능한 방식들의 개수에 부가하여 구성될 수 있다.
결론
본 발명은 워드 라인 바이어스에 관한 방법들, 디바이스들 및 시스템을 포함한다. 일 실시예는 메모리 디바이스 외부의 제어기를 이용하여, 메모리 디바이스의 메모리 셀들의 어레이에서 액세스 동작을 수행하는데 이용되는 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 선택하고, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 이용하여 액세스 동작을 수행한다. 하나 또는 그 이상의 실시예들에서, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들은 어레이의 타겟 액세스 라인에 적어도 부분적으로 기초하여 메모리의 외부 제어기에 의하여 선택된다.
구성요소가 다른 구성요소 "위에(on)", "에 연결된(connected to)" 또는 "에 결합된(coupled with)" 것으로 지칭되는 경우, 다른 구성요소와 직접적으로 위에, 연결된 또는 결합된 것일 수 있거나 또는 사이에 있는 구성요소들이 존재할 수 있다. 반대로, 구성요소가 "직접적으로 위에(directly on)", "에 직접적으로 연결된(directly connected to)" 또는 "에 직접적으로 결합된(directly coupled with)" 것으로 지칭되는 경우, 사이에 있는 구성요소들 또는 레이어들은 존재하지 않는다. 본 명세서에서 사용된 "및/또는" 용어는 하나 또는 그 이상의 연관된 리스트 아이템들의 어떤 및 모든 조합들을 포함한다.
본 명세서에서 사용된 "및/또는" 용어는 하나 또는 그 이상의 연관된 리스트 아이템들의 어떤 및 모든 조합들을 포함한다. 본 명세서에 사용된 "또는" 용어는 다르게 설명하지 않는 한 논리적으로 포함하는 "또는"을 의미한다. 즉, "A 또는 B"는 (오직 A), (오직 B) 또는 (A 및 B 양자 모두)를 포함한다. 다른 의미로, "A 또는 B"는 "A 및/또는 B" 또는 "A 및 B 중에서 하나 또는 그 이상"을 의미한다.
특정한 실시예들이 여기에 예시되고 설명되었지만, 동일한 결과를 달성하도록 계산된 유형이 나타낸 특정한 실시예들을 대신할 수 있다는 것을 당업자가 이해할 것이다. 본원은 본원의 하나 또는 그 이상의 실시예들의 적응물들 또는 변동물들을 커버하도록 의도된다. 상기 설명은 제한하는 방식이 아닌 예시적인 방식으로 이루어졌다는 것을 이해해야 한다. 상기 실시예들, 및 여기에 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명의 검토시에 당업자에게 명백할 것이다. 본 발명의 하나 또는 그 이상의 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 따라서, 본 발명의 하나 또는 그 이상의 실시예들의 범위는 청구범위를 가질 자격이 있는 등가물들의 전체 범위와 함께 첨부한 청구범위를 참조하여 결정되어야 한다.
상술한 상세한 설명에서, 일부 특징들은 명세서를 간소화하는 목적을 위해 단일의 실시예에서 함께 그룹화된다. 명세서의 방법은 명세서의 개시된 실시예들이 각 청구항에 명백하게 기재된 것보다 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 아래의 청구범위를 반영할 때, 청구물은 모든 특징들보다 적은 단일의 개시된 실시예에 있다. 따라서, 다음의 청구범위는 상세한 설명으로 통합되고, 각 청구항은 개별 실시예로서 독립적이다.

Claims (45)

  1. 메모리 디바이스 동작 방법으로서,
    상기 메모리 디바이스 외부의 제어기를 이용하여, 상기 메모리 디바이스의 메모리 셀들의 어레이에서 액세스 동작(access operation)을 수행하는데 이용하기 위한 특정 액세스 라인 종속 바이어스 방식(access line dependent biasing scheme) 및 대응되는 바이어스 조건들을 선택하는 단계; 및
    상기 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 이용하여 상기 액세스 동작을 수행하는 단계를 포함하고,
    상기 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들은 상기 어레이의 타겟(target) 액세스 라인에 적어도 부분적으로 기초하여 상기 메모리 디바이스 외부의 상기 제어기에 의하여 선택되는, 메모리 디바이스 동작 방법.
  2. 청구항 1에 있어서,
    상기 특정 액세스 라인 종속 바이어스 방식을 선택하는 단계는 다수의 다른 프로그램 금지(program inhibit) 방식들로부터 특정 프로그램 금지 방식을 선택하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  3. 청구항 2에 있어서,
    상기 다수의 다른 프로그램 금지 방식들 및 각각의 대응되는 바이어스 조건들을 상기 메모리 디바이스의 메모리 셀들의 상기 어레이에 저장하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  4. 청구항 3에 있어서,
    상기 다수의 다른 프로그램 금지 방식들 및 각각의 대응되는 바이어스 조건들을 상기 외부 제어기의 요청에 의하여 상기 외부 제어기로 제공하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  5. 청구항 3에 있어서,
    상기 다수의 다른 프로그램 금지 방식들 및 각각의 대응되는 바이어스 조건들을 상기 메모리 디바이스의 메모리 셀들의 상기 어레이의 1회 프로그램가능(OTP : one time programmable) 부분에 저장하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 액세스 동작과 관련된 어드레스를 상기 메모리 디바이스의 내부 제어기에 제공하기 전에, 상기 특정 액세스 라인 종속 바이어스 방식을 선택하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  7. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 메모리 디바이스 외부의 상기 제어기를 이용하여 상기 액세스 동작을 수행하는데 이용되는 다수의 다른 프로그램 전압 램프 방식들 중 하나를 선택하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  8. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 특정 액세스 라인 종속 바이어스 방식은 다수의 다른 선택 가능한 액세스 라인 종속 바이어스 방식들 중 하나이고, 상기 방법은 상기 외부 제어기를 통하여 개시 값(initial value)으로부터 조정 값(adjusted value)까지 바이어스 조건들의 적어도 하나를 조정하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  9. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 특정 액세스 라인 종속 바이어스 방식은 다수의 다른 선택 가능한 액세스 라인 종속 바이어스 방식들 중 하나이고, 상기 방법은 상기 외부 제어기를 통하여 부가적인 액세스 라인 종속 바이어스 방식을 상기 다수의 다른 선택 가능한 방식들의 개수에 부가하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  10. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 특정 액세스 라인 종속 바이어스 방식은 프로그램 방식 및 읽기(read) 방식을 포함하는 다수의 다른 선택 가능한 액세스 라인 종속 바이어스 방식들 중 하나인, 메모리 디바이스 동작 방법.
  11. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 특정 액세스 라인 종속 바이어스 방식은 프로그램 금지 방식, 프로그램 전압 램프 레이트(ramp rate) 방식 및 읽기 방식을 포함하는 다수의 다른 선택 가능한 액세스 라인 종속 바이어스 방식들 중 하나인, 메모리 디바이스 동작 방법.
  12. 메모리 디바이스 동작 방법으로서,
    상기 메모리 디바이스의 제어기에 바이어스 방식 명령(biasing scheme command)을 제공하는 단계;
    상기 메모리 디바이스 외부의 제어기로부터 상기 제어기에 상기 바이어스 방식 명령과 관련하여 어드레스를 제공하는 단계;
    상기 메모리 디바이스의 제어 구성요소에, 상기 메모리 디바이스 외부의 상기 제어기에 의하여 선택된 특정 바이어스 방식에 대응되는 바이어스 조건 정보를 제공하는 단계; 및
    상기 선택된 특정 바이어스 방식 및 상기 어드레스를 이용하여 상기 메모리 디바이스의 어레이에 액세스하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  13. 청구항 12에 있어서,
    상기 어드레스에 적어도 부분적으로 기초하여, 상기 메모리 디바이스 외부의 상기 제어기로 상기 특정 바이어스 방식을 선택하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  14. 청구항 12에 있어서,
    상기 어드레스는 프로그램 어드레스이고, 상기 어레이에 액세스하는 단계는 상기 어레이에 데이터를 프로그래밍하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  15. 청구항 12에 있어서,
    글로벌 액세스 라인 드라이버, 웰 영역 드라이버 및/또는 공통 소스 드라이버를 통하여 특정 전압들을 상기 어레이에 제공하는 단계를 포함하고, 상기 특정 전압들은 상기 특정 바이어스 방식에 대응되는 상기 바이어스 조건 정보에 적어도 부분적으로 기초하는, 메모리 디바이스 동작 방법.
  16. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 특정 바이어스 방식에 대응되는 바이어스 조건 정보를 제공하는 단계는 특정 금지 방식에 대응되는 바이어스 조건 정보를 제공하는 단계를 포함하고, 상기 특정 금지 방식은 상기 어레이의 타겟 액세스 라인의 위치에 적어도 부분적으로 기초하여 선택되는, 메모리 디바이스 동작 방법.
  17. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 메모리 디바이스 외부의 상기 제어기에 상기 어드레스와 관련된 데이터를 제공하기 전에, 상기 특정 바이어스 방식을 선택하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  18. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 메모리 디바이스 외부의 상기 제어기는 호스트 프로세서에 내장되고, 상기 방법은 상기 메모리 디바이스 외부의 상기 제어기에 상기 프로그램 동작과 관련된 데이터 로드(data load) 명령을 제공하기 전에, 상기 메모리 디바이스의 상기 제어 구성요소에 상기 특정 바이어스 방식에 대응되는 상기 바이어스 조건 정보를 제공하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  19. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    오직 하나의 디코딩 레벨을 이용하여 상기 어레이에 액세스하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  20. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 어레이에 연결된 다수의 글로벌 액세스 라인 드라이버들에 상기 특정 바이어스 방식에 대응되는 금지 제어 신호를 제공하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  21. 청구항 12 내지 청구항 15 중 어느 한 항에 있어서,
    상기 메모리 디바이스의 디코더에 상기 특정 바이어스 방식에 대응되는 금지 선택 신호를 제공하는 단계를 포함하는, 메모리 디바이스 동작 방법.
  22. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 어레이에 연결되고, 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 이용하여 상기 어레이에서 액세스 동작을 수행하도록 구성된 제어기를 포함하고,
    상기 선택된 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들은 상기 어레이의 타겟 액세스 라인의 위치에 적어도 부분적으로 기초하여 상기 메모리 디바이스 외부의 제어기에 의하여 선택되는, 메모리 디바이스.
  23. 청구항 22에 있어서,
    상기 제어기는 상기 선택된 특정 액세스 라인 종속 바이어스 방식에 대응되는 상기 바이어스 조건들에 기초하여 전압 공급 구성요소를 조정하도록 구성되는, 메모리 디바이스.
  24. 청구항 22에 있어서,
    상기 어레이에 연결되고, 상기 어레이의 적절한 로컬 액세스 라인들에 상기 선택된 바이어스 조건들에 대응되는 전압들을 제공하도록 구성되는 다수의 글로벌 액세스 라인 드라이버들을 포함하는, 메모리 디바이스.
  25. 청구항 22에 있어서,
    상기 제어기는 단일 레벨의 어드레스 디코딩을 이용하여 상기 어레이에서 상기 액세스 동작을 수행하도록 구성되는, 메모리 디바이스.
  26. 청구항 22에 있어서,
    상기 선택된 특정 액세스 라인 종속 바이어스 방식에 대응되는 상기 바이어스 조건들은 상기 메모리 디바이스 외부의 상기 제어기로부터 세트 특징 명령(set features command)을 통해 상기 제어기에 의하여 수신되는, 메모리 디바이스.
  27. 청구항 22 내지 청구항 26 중 어느 한 항에 있어서,
    상기 선택된 특정 액세스 라인 종속 바이어스 방식은 적어도 두 개의 다른 프로그램 바이어스 방식들 및 읽기 바이어스 방식을 포함하는 다수의 다른 바이어스 방식들 중 하나인, 메모리 디바이스.
  28. 청구항 22 내지 청구항 26 중 어느 한 항에 있어서,
    상기 제어기에 연결되고, 상기 타겟 액세스 라인에 대응되는 어드레스 및 상기 선택된 특정 액세스 라인 종속 바이어스 방식에 대응되는 금지 선택 신호 중의 적어도 일부분을 디코딩하도록 구성된 글로벌 액세스 라인 디코더를 포함하는, 메모리 디바이스.
  29. 메모리 시스템으로서,
    외부 제어기; 및
    상기 외부 제어기와 통신하는 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는, 메모리 셀들의 어레이에 연결된 내부 제어기를 포함하고, 상기 내부 제어기는 다수의 글로벌 액세스 라인 드라이버들에 연결된 제어 구성요소를 포함하고,
    상기 외부 제어기는
    상기 어레이의 타겟 액세스 라인에 적어도 부분적으로 기초하여, 메모리 셀들의 어레이에서 액세스 동작을 수행하는데 사용하기 위한 특정 액세스 라인 종속 바이어스 방식 및 대응되는 바이어스 조건들을 선택하고; 및
    상기 내부 제어기에 상기 액세스 동작과 관련된 데이터 로드 명령을 제공하기 전에, 상기 선택된 특정 바이어스 방식에 대응되는 바이어스 조건 정보를 상기 제어 구성요소에 제공하도록 구성되는, 메모리 시스템.
  30. 청구항 29에 있어서,
    상기 외부 제어기는 다수의 다른 바이어스 방식들로부터 상기 특정 액세스 라인 종속 바이어스 방식을 선택하도록 구성되는, 메모리 시스템.
  31. 청구항 30에 있어서,
    상기 다수의 다른 바이어스 방식들 및 각각의 대응되는 바이어스 조건들은 상기 메모리 셀들의 어레이에 저장되는, 메모리 시스템.
  32. 청구항 31에 있어서,
    상기 내부 제어기는 상기 외부 제어기에 의한 요청 시 상기 외부 제어기로 상기 다수의 다른 바이어스 방식들 및 각각의 대응되는 바이어스 조건들을 제공하도록 구성되는, 메모리 시스템.
  33. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 내부 제어기 및 상기 어레이는 동일 메모리 칩에 위치하는, 메모리 시스템.
  34. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 제어 구성요소는 상기 선택된 특정 바이어스 방식에 대응되는 상기 제공된 바이어스 조건들을 수신하고, 상기 다수의 글로벌 액세스 라인 드라이버들에 대응되는 금지 제어 신호를 제공하는 금지 레지스터를 포함하는, 메모리 시스템.
  35. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 제어기에 연결되고, 상기 다수의 글로벌 액세스 라인 드라이버들에 상기 바이어스 조건 정보에 대응되는 전압들을 제공하도록 구성되는 전압 공급 구성요소를 포함하는, 메모리 시스템.
  36. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 다수의 글로벌 액세스 라인 드라이버들은 상기 타겟 액세스 라인을 포함하는 상기 어레이의 대응되는 다수의 로컬 액세스 라인들에 상기 바이어스 조건 정보에 대응되는 전압들을 제공하도록 구성되는, 메모리 시스템.
  37. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 외부 제어기는 호스트인, 메모리 시스템.
  38. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 외부 제어기는 호스트에 내장되는, 메모리 시스템.
  39. 청구항 29 내지 청구항 32 중 어느 한 항에 있어서,
    상기 외부 제어기는 상기 타겟 액세스 라인의 위치에 기초하여 상기 특정 액세스 라인 종속 바이어스 방식을 선택하도록 구성되는, 메모리 시스템.
  40. 메모리 시스템으로서,
    외부 제어기; 및
    상기 외부 제어기와 통신하는 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는 메모리 셀들의 어레이에 연결된 내부 제어기를 포함하고,
    상기 외부 제어기는
    상기 내부 제어기에 바이어스 방식 명령을 제공하고;
    상기 바이어스 방식 명령과 관련하여 상기 내부 제어기에 어드레스를 제공하고; 및
    상기 메모리 디바이스의 제어 구성요소에 다수의 다른 바이어스 방식들 중에서 상기 외부 제어기에 의하여 선택된 바이어스 방식에 대응되는 바이어스 조건 정보를 제공하도록 구성되고,
    상기 내부 제어기는 상기 선택된 바이어스 방식 및 상기 어드레스를 이용하여 상기 메모리 셀들의 어레이에 액세스하도록 구성되는, 메모리 시스템.
  41. 청구항 40에 있어서,
    상기 어드레스는 메모리 셀들의 스트링 중에서 상기 타겟 액세스 라인의 특정 위치를 가리키는, 메모리 시스템.
  42. 청구항 40에 있어서,
    상기 외부 제어기는 개시 값(initial value)으로부터 조정 값(adjusted value)까지 상기 다수의 다른 바이어스 방식들 중 하나 또는 그 이상에 대응되는 하나 또는 그 이상의 바이어스 조건들을 조정하도록 구성되는, 메모리 시스템.
  43. 청구항 42에 있어서,
    상기 외부 제어기는 상기 제어기의 제어 회로를 변형하지 않고, 상기 개시 값으로부터 상기 조정 값까지 상기 다수의 다른 바이어스 방식들 중 하나 또는 그 이상에 대응되는 상기 하나 또는 그 이상의 바이어스 조건들을 조정하도록 구성되는, 메모리 시스템.
  44. 청구항 40 내지 청구항 43 중 어느 한 항에 있어서,
    상기 외부 제어기는 하나 또는 그 이상의 부가적인 바이어스 방식들을 상기 다수의 다른 바이어스 방식들에 부가하도록 구성되는, 메모리 시스템.
  45. 청구항 40 내지 청구항 43 중 어느 한 항에 있어서,
    상기 외부 제어기는 상기 외부 제어기에서의 소프트웨어 및/또는 펌웨어 중의 적어도 하나를 통하여 하나 또는 그 이상의 부가적인 바이어스 방식들을 상기 다수의 다른 바이어스 방식들에 부가하도록 구성되는, 메모리 시스템.
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