JP2004146403A

JP2004146403A - 伝送回路、ｃｍｏｓ半導体デバイス、及び設計方法

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Publication number: JP2004146403A
Application number: JP2002306271A
Authority: JP
Inventors: Kazuhiro Yamamoto; 山本　和弘; Toshiyuki Okayasu; 岡安　俊幸
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2002-10-21
Filing date: 2002-10-21
Publication date: 2004-05-20
Also published as: US7852122B2; US7453289B2; US20050239431A1; US20090060023A1

Abstract

【課題】クロック信号の遅延量を低減する。
【解決手段】予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部と、２本の伝送線の電位差により差動信号を受け取ることにより、差動信号に基づいて動作する被駆動部と、２本の伝送線を電気的に接続する接続抵抗とを備える。また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送回路、ＣＭＯＳ半導体デバイス、及び設計方法に関する。特に本発明は、予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路差動信号を伝送する伝送回路に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ半導体デバイスにおいて、信号を伝送する伝送回路が知られている（例えば、特許文献１）。また、クロック信号を中継する複数のリピータを備える伝送回路が知られている。
【０００３】
【特許文献１】
特開平１１−１４６０２１号公報（第３−１８頁、第１−２５図）
【０００４】
【発明が解決しようとする課題】
しかし、２個のリピータの間を接続する伝送線は配線抵抗を有し、リピータは、ゲート入力の容量に基づく入力インピーダンスを有する。そのため、例えば高速なクロック信号の伝送においては、伝送線における配線遅延に起因して、適切に信号の伝送が行えない場合があった。
【０００５】
そこで本発明は、上記の課題を解決することのできる伝送回路、ＣＭＯＳ半導体デバイス、及び設計方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部と、２本の伝送線の電位差により差動信号を受け取ることにより、当該差動信号に基づいて動作する被駆動部と、ソース端子及びドレイン端子のそれぞれが、２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、２本の伝送線を電気的に接続する接続ＭＯＳトランジスタとを備える。
【０００７】
また、接続ＭＯＳトランジスタは、被駆動部の受信端の近傍に設けられてよい。伝送線は、半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、半導体デバイスにおける他の導電性の層と電気的に絶縁されてよい。ゲート端子は、予め定められた電圧として、接続ＭＯＳトランジスタを線形領域で動作させるゲート電圧を定常電源から受け取ってよい。
【０００８】
また、少なくとも２個以上の接続ＭＯＳトランジスタを備え、一の接続ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、他の接続ＭＯＳトランジスタは、ＮＭＯＳトランジスタと直列又は並列に接続されたＰＭＯＳトランジスタであってよい。
【０００９】
また、駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを有し、被駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを有してよい。駆動部ＮＭＯＳトランジスタは、ゲート端子に受け取る駆動部の外部からの入力に応じて、ドレイン電圧を出力し、被駆動部ＮＭＯＳトランジスタは、ゲート端子に受け取る伝送線の電位に応じて、被駆動部の外部にドレイン電圧を出力してよい。
【００１０】
本発明の第２の形態によると、予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部と、２本の伝送線の電位差により差動信号を受け取ることにより、当該差動信号に基づいて動作する被駆動部と、駆動部の出力インピーダンスと、２本の伝送線のそれぞれのインピーダンスとの和に略等しいインピーダンス、又は当該和より小さなインピーダンスを有し、２本の伝送線を電気的に接続する接続抵抗とを備える。接続抵抗は、被駆動部の受信端の近傍に設けられてよい。
【００１１】
本発明の第３の形態によると、予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、２本の伝送線の電位差として、差動信号を送出する駆動部と、２本の伝送線の電位差により差動信号を受け取り、当該差動信号に基づいて動作する被駆動部とを備え、駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを有し、被駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを有する。
【００１２】
本発明の第４の形態によると、外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、クロック信号を伝送する伝送回路と、伝送回路からクロック信号を受け取り、外部から受け取るデータを、クロック信号に同期して処理する処理部とを備え、伝送回路は、２本の伝送線の電位差として、クロック信号を送出する駆動部と、２本の伝送線の電位差によりクロック信号を受け取ることにより、当該クロック信号に基づいて動作する被駆動部と、ソース端子及びドレイン端子のそれぞれが、２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、２本の伝送線を電気的に接続する接続ＭＯＳトランジスタとを有する。
【００１３】
また、伝送線は、ＣＭＯＳ半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、ＣＭＯＳ半導体デバイスにおける他の導電性の層と電気的に絶縁されてよい。
【００１４】
本発明の第５の形態によると、外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、クロック信号を伝送する伝送回路と、伝送回路からクロック信号を受け取り、外部から受け取るデータを、クロック信号に同期して処理する処理部とを備え、伝送回路は、２本の伝送線の電位差として、クロック信号を送出する駆動部と、２本の伝送線の電位差によりクロック信号を受け取ることにより、クロック信号に基づいて動作する被駆動部と、駆動部の出力インピーダンスと、２本の伝送線のそれぞれのインピーダンスとの和に略等しいインピーダンス、又は当該和より小さなインピーダンスを有し、２本の伝送線を電気的に接続する接続抵抗とを有する。
【００１５】
本発明の第６の形態によると、外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、クロック信号を伝送する伝送回路と、伝送回路からクロック信号を受け取り、外部から受け取るデータを、クロック信号に応じて処理する処理部とを備え、伝送回路は、２本の伝送線の電位差として、クロック信号を送出する駆動部と、２本の伝送線の電位差によりクロック信号を受け取り、クロック信号に基づいて動作する被駆動部とを有し、駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを含み、被駆動部は、２本の伝送線のそれぞれに対応して設けられ、対応する伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを含む。
【００１６】
本発明の第７の形態によると、予め定められた最小パルス時間以上のパルス時間を有する伝送信号を中継する複数の中継バッファと、それぞれが２個の中継バッファを電気的に接続することにより、当該２個の中継バッファの間で伝送信号をそれぞれ伝送する複数の伝送線とを備える伝送回路を設計する設計方法であって、一の中継バッファにおける、出力に負荷を接続しない場合に出力に生じる遅延時間である無負荷遅延時間を算出する無負荷遅延時間算出段階と、中継バッファの出力インピーダンスと入力インピーダンスとの積と、無負荷遅延時間と、最小パルス時間とに基づき、１本の伝送線において許容される、配線容量と配線抵抗との積の上限値を算出する容量抵抗積算出段階と、配線容量と配線抵抗との積の上限値に基づき、伝送線の配線長の上限値を算出する配線長算出段階と、伝送線の配線幅を設定する配線幅設定段階と、それぞれの伝送線の配線長が配線長の上限値以下となるべく、複数の中継バッファの個数と、それぞれの中継バッファの配置とを決定する配置段階とを備える。
【００１７】
また、中継バッファは、伝送信号を、２本の伝送線の電位差に基づく差動信号として中継し、容量抵抗積算出段階は、２本の伝送線に対する中継バッファの入力インピーダンスに基づき、配線容量と配線抵抗との積の上限値を算出してよい。
【００１８】
また、容量抵抗積算出段階は、中継バッファの出力インピーダンスと、入力インピーダンスとの比が、配線抵抗と、配線容量との比と略等しくなる条件の下で、最小パルス時間に対応して許容される伝送線における遅延時間に基づき、容量抵抗積上限値を算出してよい。
【００１９】
また、伝送線は、半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、半導体デバイスにおける他の導電性の層と電気的に絶縁されてよい。
【００２０】
また、容量抵抗積算出段階は、伝送線における配線容量と配線抵抗との積が伝送線の配線長に基づき変化し、かつ、配線長を固定した場合の当該積が伝送線の配線幅にかかわらず略一定な条件の下で、積の上限値を算出してよい。
【００２１】
また、配線幅、及び配線長の上限値に基づき、中継バッファのサイズを決定するバッファサイズ決定段階を更に備え、配置段階は、バッファサイズ決定段階で決定されたサイズの中継バッファの、個数及び配置を決定してよい。また、中継バッファのサイズを決定するバッファサイズ決定段階を更に備え、配線幅設定段階は、中継バッファのサイズ、及び配線長の上限値に基づき、配線幅を設定してもよい。
【００２２】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本発明の実施形態の一例に係るＣＭＯＳ半導体デバイス１０の構成の一例を示す。ＣＭＯＳ半導体デバイス１０は、電源電圧端子（ＶＣＣ）及び接地端子（ＶＳＳ）に動作電圧を受け取り、外部からクロック端子（ＣＬＫ）に受け取るクロック信号に応じて動作する。本例において、ＣＭＯＳ半導体デバイス１０は伝送回路１００と、複数の回路ブロック１２とを備える。
【００２５】
伝送回路１００は、予め定められた最小パルス時間以上のパルス時間を有するクロック信号を、ＣＭＯＳ半導体デバイス１０内において伝送する。伝送回路１００は、クロック信号を、クロック端子（ＣＬＫ）を介してＣＭＯＳ半導体デバイス１０の外部から受け取り、複数の回路ブロック１２のそれぞれに供給する。また、本例において、伝送回路１００は、クロック信号を、２本の伝送線の電位差に基づく差動信号により伝送する。
【００２６】
回路ブロック１２は、入出力端子（Ｉ／Ｏ）を介してＣＭＯＳ半導体デバイス１０の外部から受け取るデータを、クロック信号に同期して処理する。また、回路ブロック１２は、当該処理の結果を、入出力端子を介してＣＭＯＳ半導体デバイス１０の外部に出力する。
【００２７】
図２（ａ）は、伝送回路１００の回路構成の一例を示す。本例の伝送回路１００は、クロック信号の遅延量を低減することができる。伝送回路１００は、複数の正転信号伝送線１０６、複数の反転信号伝送線１０８、複数のバッファ回路１０２ａ、ｂ、及び複数の抵抗１０４を有する。また、伝送回路１００は、正転信号伝送線１０６及び反転信号伝送線１０８により、それぞれ直列に接続された、更に多くのバッファ回路１０２（図示せず）を有する。
【００２８】
正転信号伝送線１０６及び反転信号伝送線１０８は、２個のバッファ回路１０２を電気的に接続することにより、差動信号であるクロック信号を伝送する。正転信号伝送線１０６は、クロック信号の正転信号を伝送し、反転信号伝送線１０８は、クロック信号の反転信号を伝送する。
【００２９】
正転信号伝送線１０６及び反転信号伝送線１０８は、ＣＭＯＳ半導体デバイス１０（図１参照）における、略均一な厚さを有する金属層により形成される。また、正転信号伝送線１０６及び反転信号伝送線１０８は、略均一な厚さを有する層間絶縁膜により、ＣＭＯＳ半導体デバイス１０における他の導電性の層と電気的に絶縁される。
【００３０】
そのため、正転信号伝送線１０６及び反転信号伝送線１０８は、所定の分布定数に基づく配線抵抗及び配線容量に基づくインピーダンスを有する。本例において、正転信号伝送線１０６及び反転信号伝送線１０８は、配線幅に略反比例する分布定数に基づく配線抵抗を有し、配線幅に略比例する分布定数に基づく配線容量を有する。尚、正転信号伝送線１０６と反転信号伝送線１０８は、略同じインピーダンスを有してよい。
【００３１】
それぞれのバッファ回路１０２は、例えばリピータの機能を有し、それぞれクロック信号を中継する。また、それぞれのバッファ回路１０２は、例えば同一の設計パラメータに基づき設計されることにより、同一又は同様の機能を有する。尚、バッファ回路１０２ａ、ｂは、連続する２個のバッファ回路１０２の一例である。
【００３２】
バッファ回路１０２ａは、バッファ回路１０２ｂ及び前段のバッファ回路１０２のそれぞれと、正転信号伝送線１０６及び反転信号伝送線１０８を介してそれぞれ電気的に接続される。バッファ回路１０２ａは、前段のバッファ回路１０２から受け取ったクロック信号を、正転信号伝送線１０６と反転信号伝送線１０８との電位差としてバッファ回路１０２ｂに送出することにより、クロック信号をバッファ回路１０２ｂに転送する。
【００３３】
尚、バッファ回路１０２ａは、入力側の正転信号伝送線１０６と反転信号伝送線１０８との間に、例えばゲート入力の容量に基づく、入力インピーダンスｃｔを有する。また、バッファ回路１０２ａは、出力側の正転信号伝送線１０６及び反転信号伝送線１０８のそれぞれに対して、出力インピーダンスｒｔを有する。
【００３４】
バッファ回路１０２ｂは、正転信号伝送線１０６と反転信号伝送線１０８との電位差によりクロック信号をバッファ回路１０２ａから受け取る。そして、受け取ったクロック信号に基づき、次段のバッファ回路１０２に、クロック信号を転送する。
【００３５】
抵抗１０４は、それぞれのバッファ回路１０２に対応してそれぞれ設けられ、対応するバッファ回路１０２の受信端の近傍において、正転信号伝送線１０６と反転信号伝送線１０８とをそれぞれ電気的に接続する。これにより、抵抗１０４は、バッファ回路１０２ｂの入力から見た正転信号伝送線１０６及び反転信号伝送線１０８のインピーダンスにおける抵抗成分を低減させる。そのため、本例によれば、抵抗１０４は、バッファ回路１０２のゲート入力の容量を充放電するのに要する時定数を低減する。また、これにより、正転信号伝送線１０６及び反転信号伝送線１０８における、クロック信号の遅延量を低減することができる。尚、抵抗１０４は、正転信号伝送線１０６のインピーダンス、反転信号伝送線１０８のインピーダンス、及びバッファ回路１０２ａの出力インピーダンスの和に略等しいインピーダンス、又は当該和より小さなインピーダンスを有するのが好ましい。また、抵抗１０４は、更に、バッファ回路１０２の受信端におけるクロック信号の反射を低減してもよい。
【００３６】
図２（ｂ）は、正転信号伝送線１０６の分布定数を説明する図である。近年、半導体の微細化の進展とともにトランジスタの高速化が実現する反面で、配線素子が動作速度に与える影響の割合も増加している。高速に動作する半導体デバイスにおいては、パルス時間が極めて短いため、リピータ間の配線も分布定数としての電気的特性を示している。本例において、正転信号伝送線１０６は、配線長がＬであり、単位長さあたりＲ_Ｌの抵抗と、単位長さあたりＣ_Ｌの静電容量を有する。そのため、正転信号伝送線１０６は、Ｒ＝Ｒ_ＬＬの配線抵抗と、Ｃ＝Ｃ_ＬＬの配線容量を有する。また、反転信号伝送線１０８は、正転信号伝送線１０６と略同じ配線抵抗Ｒ及び配線容量Ｃを有する。
【００３７】
ここで、伝送を高速化するためには、リピータであるバッファ回路１０２ｂの入力部の容量ｃｔと配線容量Ｃとへ短時間で電荷をチャージすることが必要である。この時間は、配線容量Ｃと、配線容量Ｃから見た配線抵抗Ｒの積、すなわちＲＣ積に比例する。ここで、リピータの駆動能力を確保するために入力部の容量ｃｔを一定とすれば、伝送を高速化するためには、配線容量Ｃから見た伝送線の抵抗成分を減らせばよい。
【００３８】
ここで、抵抗成分を減らすために伝送線の配線幅を太くすると、配線容量Ｃが増加するためリピータの入力容量ｃｔを短時間でチャージできたとしても配線容量Ｃをチャージする時間が増加することとなる。しかし、本例によれば、伝送線の配線幅を太くすることなく、抵抗１０４により、正転信号伝送線１０６と、反転信号伝送線１０８とを電気的に接続することにより、伝送を高速化することができる。
【００３９】
また、バッファ回路１０２ｂと抵抗１０４との間における配線抵抗は、入力容量ｃｔに対して抵抗１０４と直列に接続されるため、抵抗１０４を設けたとしても、これらの配線抵抗による抵抗成分は低減されない。しかし、本例において、抵抗１０４は、バッファ回路１０２ｂの近傍に設けられる。そのため、本例によれば、信号の伝送を適切に高速化することができる。
【００４０】
ここで、抵抗１０４の抵抗値が小さい場合、伝送されるクロック信号の振幅が過度に減少することにより、受信側のバッファ回路１０２がクロック信号を正しく受信できない場合がある。そのため、抵抗１０４は、バッファ回路１０２がクロック信号を検出する期間、クロック信号の振幅を、バッファ回路１０２が検出可能な大きさに保つ抵抗値を有するのが好ましい。
【００４１】
図３は、伝送回路１００の回路構成の一例を詳細に示す。本例において、伝送回路１００は、抵抗１０４（図２参照）としてＮＭＯＳトランジスタ１１０を有する。ＮＭＯＳトランジスタ１１０は、ソース端子及びドレイン端子のそれぞれが、正転信号伝送線１０６及び反転信号伝送線１０８のそれぞれと電気的に接続され、ゲート端子に、例えば電源電圧等の予め定められた電圧を受け取ることにより、正転信号伝送線１０６と反転信号伝送線１０８とを電気的に接続する。
【００４２】
これにより、ＮＭＯＳトランジスタ１１０は抵抗１０４（図２参照）と同一又は同様の機能を有する。ここで、ＮＭＯＳトランジスタ１１０のゲート端子は、ＮＭＯＳトランジスタ１１０を線形領域で動作させるゲート電圧を定常電源から受け取るのが好ましい。また、ＮＭＯＳトランジスタ１１０は、バッファ回路１０２ｂの受信端の近傍に設けられるのが好ましい。
【００４３】
尚、伝送回路１００は、ＮＭＯＳトランジスタ１１０に代えて、ＰＭＯＳトランジスタを有してもよい。また、伝送回路１００は、ＮＭＯＳトランジスタ１１０に代えて、それぞれ１個以上のＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを有してもよい。この場合、これらのＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとは、直列又は並列に接続されてよい。この場合、ＭＯＳトランジスタの種類と、直列数及び／又は並列数とに応じた所望の大きさの抵抗値により、正転信号伝送線１０６と、反転信号伝送線１０８とを接続することができる。
【００４４】
また、バッファ回路１０２ａは、複数のＮＭＯＳトランジスタ２０６、２１０、及び２１２と、複数のＰＭＯＳトランジスタ２０２、２０４、及び２０８とを含む。２個のＮＭＯＳトランジスタ２１０及び２０６は、２本の伝送線である正転信号伝送線１０６及び反転信号伝送線１０８のそれぞれに対応して設けられ、対応する伝送線にドレイン電圧をそれぞれ出力する。
【００４５】
ここで、ＮＭＯＳトランジスタ２１０のゲート端子は、クロック信号の反転信号を、反転信号伝送線１０８を介して前段のバッファ回路から受け取る。そして、ＮＭＯＳトランジスタ２１０は、受け取った当該反転信号に応じて、ドレイン電圧を、クロック信号の正転信号として、正転信号伝送線１０６を介してバッファ回路１０２ｂに供給する。
【００４６】
また、ＮＭＯＳトランジスタ２０６のゲート端子は、クロック信号の正転信号を、正転信号伝送線１０６を介して前段のバッファ回路から受け取る。そして、ＮＭＯＳトランジスタ２０６は、受け取った当該正転信号に応じて、ドレイン電圧を、クロック信号の反転信号として、反転信号伝送線１０８を介してバッファ回路１０２ｂに供給する。これにより、バッファ回路１０２ａは、前段のバッファ回路から受け取ったクロック信号を、バッファ回路１０２ｂに転送する。
【００４７】
ＰＭＯＳトランジスタ２０４は、ＮＭＯＳトランジスタ２０６のドレイン側にＮＭＯＳトランジスタ２０６と直列に接続される。また、ＰＭＯＳトランジスタ２０８は、ＮＭＯＳトランジスタ２１０のドレイン側にＮＭＯＳトランジスタ２１０と直列に接続される。ＰＭＯＳトランジスタ２０４及びＰＭＯＳトランジスタ２０８は、抵抗の機能を有し、電流量に応じた出力電圧を生成する。本例において、ＰＭＯＳトランジスタ２０４及びＰＭＯＳトランジスタ２０８のゲート端子は接地される。
【００４８】
ＰＭＯＳトランジスタ２０２及びＮＭＯＳトランジスタ２１２は、バッファ回路１０２ａに流れる電流量を制限する。ＰＭＯＳトランジスタ２０２のソース端子は電源電圧を受け取り、ＮＭＯＳトランジスタ２１２のソース端子は、接地される。
【００４９】
バッファ回路１０２ｂは、バッファ回路１０２ａと同一又は同様の機能を有するため説明を省略する。本例において、バッファ回路１０２ｂが含むＮＭＯＳトランジスタ２０６のゲート端子は、バッファ回路１０２ａが含むＮＭＯＳトランジスタ２１０のドレイン電圧を、正転信号伝送線１０６を介して受け取る。また、バッファ回路１０２ｂが含むＮＭＯＳトランジスタ２１０のゲート端子は、バッファ回路１０２ａが含むＮＭＯＳトランジスタ２０６のドレイン電圧を、反転信号伝送線１０８を介して受け取る。
【００５０】
ここで、バッファ回路１０２ｂにおいて、例えばＰＭＯＳトランジスタのゲート端子がクロック信号を受け取るとすれば、バッファ回路１０２ａとバッファ回路１０２ｂとの回路構成が異なるものとなるため、設計工数が増大する。しかし、本例によれば、バッファ回路１０２ａとバッファ回路１０２ｂとが同一又は同様の構成を有するため、設計工数を低減することができる。
【００５１】
図４は、伝送回路１００を設計する設計方法の一例を示すフローチャートである。本例の伝送回路１００は、例えば、図２を用いて説明した伝送回路１００であり、複数のバッファ回路１０２、複数の正転信号伝送線１０６、及び複数の反転信号伝送線１０８を備える。本例の設計方法は、リピータとして用いるバッファ回路１０２の間隔を最長にする配線幅とバッファサイズとを算出する。
【００５２】
本例の設計方法においては、最初に、例えば設計仕様に基づき、クロック信号における最小パルス時間を設定する（Ｓ１０２）。次に、バッファ回路１０２に用いるバッファ（以下、基本バッファという）の種類を決定することにより、バッファ回路１０２の出力インピーダンスｒｔと、入力インピーダンスｃｔとの積を設定する（Ｓ１０４）。Ｓ１０４においては、基本バッファの種類を、例えば、図３を用いて説明したバッファ回路１０２ａと同一又は同様の機能を有するバッファに決定する。
【００５３】
尚、本例において、それぞれのバッファ回路１０２は、図３を用いて説明した構成に代えて、並列に接続された１個又は複数個の基本バッファを含む。そのため、本例において、バッファ回路１０２は、基本バッファの並列数に応じたサイズを有する。この場合、バッファ回路１０２における基本バッファの並列数を変更することにより、バッファ回路１０２の出力インピーダンスｒｔ及び入力インピーダンスｃｔを変更することができる。
【００５４】
そのため、バッファ回路１０２は、サイズに応じた出力インピーダンスｒｔ及び入力インピーダンスｃｔを有する。ここで、出力インピーダンスｒｔは、バッファ回路１０２のサイズに略反比例して減少し、入力インピーダンスｃｔは、バッファ回路１０２のサイズに略比例して増大する。そのため、本例において、出力インピーダンスｒｔと入力インピーダンスｃｔとの積は、バッファ回路１０２のサイズによらず、略一定である。
【００５５】
Ｓ１０４の次に、一のバッファ回路１０２における、出力に負荷を接続しない場合に出力に生じる遅延時間である無負荷遅延時間を算出し（Ｓ１０６）、次に、無負荷遅延時間、出力インピーダンスｒｔ、入力インピーダンスｃｔ、及びクロック信号における最小パルス時間に基づき、正転信号伝送線１０６及び反転信号伝送線１０８のそれぞれ１本の伝送線において許容される、配線容量と配線抵抗との積（以下、ＣＲ積という）の上限値を算出する（Ｓ１０８）。
【００５６】
そして、次に、ＣＲ積の上限値に基づき、伝送線の配線長の上限値を算出し（Ｓ１１０）、配線幅を先に設定する場合には（Ｓ１１１）、例えば設計仕様に基づき、一本の伝送線の配線幅を設定する（Ｓ１１２）。
【００５７】
ここで、本例において、伝送線は、半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、半導体デバイスにおける他の導電性の層と電気的に絶縁される。そのため、Ｓ１１０においては、伝送線におけるＣＲ積が伝送線の配線長に基づき変化し、かつ、配線長を固定した場合のＣＲ積が伝送線の配線幅にかかわらず略一定な条件の下で、ＣＲ積の上限値を算出してよい。
【００５８】
そして、次に、Ｓ１１２において設定された配線幅、及びＳ１１０において算出された配線長の上限値に基づき、バッファ回路１０２のサイズを決定する（Ｓ１１４）。この場合、例えば、バッファ回路１０２における、基本バッファの並列数を決定することにより、バッファ回路１０２のサイズを決定する。そして次に、それぞれの伝送線の配線長が配線長の上限値以下となるべく、伝送回路１００における、複数のバッファ回路１０２の個数と、それぞれのバッファ回路１０２の配置を決定する（Ｓ１１６）。
【００５９】
一方、配線幅より先にバッファ回路１０２のサイズを決定する場合には（Ｓ１１１）、Ｓ１１１の次に、バッファ回路１０２のサイズを決定し（Ｓ１１８）、それぞれの伝送線の配線長が配線長の上限値以下となるべく、伝送回路１００における、複数のバッファ回路１０２の個数と、それぞれのバッファ回路１０２の配置を決定する（Ｓ１２０）。
【００６０】
そして、次に、Ｓ１１８において設定されたバッファ回路１０２のサイズ、及びＳ１１０において算出された配線長の上限値に基づき、一本の伝送線の配線幅を設定する（Ｓ１２２）。尚、他の例においては、配線幅を設定した後に、バッファ回路１０２の配置を決定してもよい。
【００６１】
尚、本例の設計方法は、例えば、Ｓ１１６においてバッファ回路１０２の配置を決定した後に、抵抗１０４（図２参照）を配置する。他の例においては、Ｓ１０６において、入力インピーダンスｃｔに代えて、抵抗１０４の抵抗値と入力インピーダンスｃｔとを合成したインピーダンスに基づき、ＣＲ積の上限値を算出してもよい。
【００６２】
以下、Ｓ１０８における動作を更に詳しく説明する。数１は、電信方程式に基づき、時刻ｔにおける、バッファ回路１０２の入力端の電圧を示す式である。本例において、当該入力端の電圧は、正転信号伝送線１０６と反転信号伝送線１０８との電位差である。
【００６３】
【数１】

ここで、Ｅ_０は、前段のバッファ回路１０２の出力電圧であり、Ｃ及びＲは、正転信号伝送線１０６における分布定数に基づく、配線容量及び配線抵抗である。λ_ｎは、電信方程式に基づく式である数２〜４を満たす、ｎ番目に小さな正の実数である。時刻ｔは、前段のバッファ回路１０２が電圧Ｅ_０を出力した後の経過時間である。また、反転信号伝送線１０８は、正転信号伝送線１０６と略同一の配線容量Ｃ及び配線抵抗Ｒを有する。
【００６４】
【数２】

【数３】

【数４】

この場合、バッファ回路１０２の入力端の電圧は、それぞれの時定数が数５に示す値（Ｔ_１、Ｔ_２、・・・）である関数の和に従って変化する。ここで、本例において、バッファ回路１０２の入力端がセットリングする状態の時刻ｔにおいては、数１の級数展開で、ｎ≧２の項は指数的に小さく、ｎ＝１の項のみに近似できる。そのため、本例において、Ｓ１０６では、Ｔ_１を最小化する条件に基づき、正転信号伝送線１０６及び反転信号伝送線１０８において許容可能な、ＣＲ積の上限値を算出する。
【００６５】
【数５】

ここで、数５より、Ｔ_１が最小化されるのは、λ_１が最大化される場合であり、これは、数２〜４より、κが最大化される場合である。また、本例においては、Ｃ及びＲは、ＣＲ積が一定の上限値を保つ条件の下でそれぞれ変化するため、数３より、κが最大化されるのは、数６が示す場合である。すなわち、Ｓ１０８では、バッファ回路１０２の出力インピーダンスｒｔと、入力インピーダンスｃｔとの比が、配線抵抗Ｒと、配線容量Ｃとの比と略等しくなる条件の下で、ＣＲ積の上限値を算出する。また、この場合、数２及び数３は、数７及び数８となる。
【００６６】
【数６】

【数７】

【数８】

ここで、ｎ＝１の場合については、数５から、ＣＲ＝Ｔ_１×λ_１ ^２であるため、数４は、数９となり、そのため、数７は数１０となる。
【００６７】
【数９】

【数１０】

この場合、ＣＲ＝Ｔ_１×λ_１ ^２の関係に基づき、数１０からλ_１を消去すると、数１１になる。数１１は、時定数Ｔ_１の下で許容されるＣＲ積の上限値を示す。本例においては、数１１に従って、最小パルス時間から無負荷遅延時間を減じた時間に対応する時定数の下で許容されるＣＲ積の上限値を算出する。
【００６８】
【数１１】

例えば、ｃｔと、ｒｔとの積が７．５ｐｓであり、数１において、Ｖ（ｔ）の値がＥ_０の９９％に達するまでの時間（９９％セットリング時間）を２６０ｐｓとする場合、時定数Ｔ_１は、４８．０ｐｓ程度とする必要がある。尚、時定数Ｔ_１は、クロック信号の最小パルス時間と無負荷遅延時間との差に対応して許容される伝送線における遅延時間と略等しい。この場合、数１０、１１より、ｔａｎλ_１＝１．０６５程度となり、ＣＲ＝３２．０ｐｓ程度が許容される。すなわち、この場合、このＣＲ積の上限値は、３２．０ｐｓ程度となる。
【００６９】
尚、Ｓ１１０においては、このＣＲ積の上限値に基づき伝送線の配線長の上限値を算出する。そして、Ｓ１１４においては、配線長の上限値と、Ｓ１１２で決定された配線幅とに基づき、伝送線における配線容量Ｃ、及び配線抵抗Ｒを算出する。そして、このＣ及びＲの値に基づき、数６を満たすべく、ｃｔとｒｔの値を算出し、算出された値に応じてバッファ回路１０２のサイズを決定する。本例によれば、バッファ回路１０２の間隔を最長化することができる。また、これにより、伝送回路１００を適切に設計することができる。
【００７０】
尚、他の例においては、配線幅の設定に先立ってバッファ回路１０２のサイズを決定し、決定されたバッファ回路１０２のサイズに基づき、配線幅を設定してよい。この場合も、バッファ回路１０２の間隔を最長化することができる。
【００７１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７２】
上記説明から明らかなように、本発明によればクロック信号の遅延量を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の一例に係るＣＭＯＳ半導体デバイス１０の構成の一例を示す図である。
【図２】伝送回路１００の回路構成の一例を示す図である。
図２（ａ）は、伝送回路１００の回路構成の一例を示す図である。
図２（ｂ）は、正転信号伝送線１０６の分布定数を説明する図である。
【図３】伝送回路１００の回路構成の一例を詳細に示す図である。
【図４】伝送回路１００を設計する設計方法の一例を示すフローチャートである。
【符号の説明】
１０・・・ＣＭＯＳ半導体デバイス、１２・・・回路ブロック、１００・・・伝送回路、１０２ａ、ｂ・・・バッファ回路１０２、１０４・・・抵抗、１０６・・・正転信号伝送線、１０８・・・反転信号伝送線、１１０・・・ＮＭＯＳトランジスタ、２０２・・・ＰＭＯＳトランジスタ、２０４・・・ＰＭＯＳトランジスタ、２０６・・・ＮＭＯＳトランジスタ、２０８・・・ＰＭＯＳトランジスタ、２１０・・・ＮＭＯＳトランジスタ、２１２・・・ＮＭＯＳトランジスタ

Claims

予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、
２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
ソース端子及びドレイン端子のそれぞれが、前記２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記２本の伝送線を電気的に接続する接続ＭＯＳトランジスタと
を備えることを特徴とする伝送回路。
前記接続ＭＯＳトランジスタは、前記被駆動部の受信端の近傍に設けられたことを特徴とする請求項１に記載の伝送回路。
前記伝送線は、半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、前記半導体デバイスにおける他の導電性の層と電気的に絶縁されたことを特徴とする請求項１に記載の伝送回路。
前記ゲート端子は、前記予め定められた電圧として、前記接続ＭＯＳトランジスタを線形領域で動作させるゲート電圧を定常電源から受け取ることを特徴とする請求項１に記載の伝送回路。
少なくとも２個以上の前記接続ＭＯＳトランジスタを備え、
一の前記接続ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
他の前記接続ＭＯＳトランジスタは、前記ＮＭＯＳトランジスタと直列又は並列に接続されたＰＭＯＳトランジスタであることを特徴とする請求項１に記載の伝送回路。
前記駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを有し、
前記被駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを有することを特徴とする請求項１に記載の伝送回路。
前記駆動部ＮＭＯＳトランジスタは、ゲート端子に受け取る前記駆動部の外部からの入力に応じて、前記ドレイン電圧を出力し、
前記被駆動部ＮＭＯＳトランジスタは、ゲート端子に受け取る前記伝送線の電位に応じて、前記被駆動部の外部にドレイン電圧を出力することを特徴とする請求項６に記載の伝送回路。
予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、
２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
前記２本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、
前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和に略等しいインピーダンス、又は当該和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続する接続抵抗と
を備えることを特徴とする伝送回路。
前記接続抵抗は、前記被駆動部の受信端の近傍に設けられたことを特徴とする請求項８に記載の伝送回路。
予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、
２本の伝送線の電位差として、前記差動信号を送出する駆動部と、
前記２本の伝送線の電位差により前記差動信号を受け取り、前記差動信号に基づいて動作する被駆動部と
を備え、
前記駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを有し、
前記被駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを有することを特徴とする伝送回路。
外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、
前記クロック信号を伝送する伝送回路と、
前記伝送回路から前記クロック信号を受け取り、外部から受け取るデータを、前記クロック信号に同期して処理する処理部と
を備え、
前記伝送回路は、
２本の伝送線の電位差として、前記クロック信号を送出する駆動部と、
前記２本の伝送線の電位差により前記クロック信号を受け取ることにより、前記クロック信号に基づいて動作する被駆動部と、
ソース端子及びドレイン端子のそれぞれが、前記２本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記２本の伝送線を電気的に接続する接続ＭＯＳトランジスタと
を有することを特徴とするＣＭＯＳ半導体デバイス。
前記伝送線は、前記ＣＭＯＳ半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、前記ＣＭＯＳ半導体デバイスにおける他の導電性の層と電気的に絶縁されたことを特徴とする請求項１１に記載のＣＭＯＳ半導体デバイス。
外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、
前記クロック信号を伝送する伝送回路と、
前記伝送回路から前記クロック信号を受け取り、外部から受け取るデータを、前記クロック信号に同期して処理する処理部と
を備え、
前記伝送回路は、
２本の伝送線の電位差として、前記クロック信号を送出する駆動部と、
前記２本の伝送線の電位差により前記クロック信号を受け取ることにより、前記クロック信号に基づいて動作する被駆動部と、
前記駆動部の出力インピーダンスと、前記２本の伝送線のそれぞれのインピーダンスとの和に略等しいインピーダンス、又は当該和より小さなインピーダンスを有し、前記２本の伝送線を電気的に接続する接続抵抗と
を有することを特徴とするＣＭＯＳ半導体デバイス。
外部から受け取るクロック信号に応じて動作するＣＭＯＳ半導体デバイスであって、
前記クロック信号を伝送する伝送回路と、
前記伝送回路から前記クロック信号を受け取り、外部から受け取るデータを、前記クロック信号に応じて処理する処理部と
を備え、
前記伝送回路は、
２本の伝送線の電位差として、前記クロック信号を送出する駆動部と、
前記２本の伝送線の電位差により前記クロック信号を受け取り、前記クロック信号に基づいて動作する被駆動部と
を有し、
前記駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線にドレイン電圧をそれぞれ出力する２個の駆動部ＮＭＯＳトランジスタを含み、
前記被駆動部は、前記２本の伝送線のそれぞれに対応して設けられ、対応する前記伝送線の電位をゲート端子にそれぞれ受け取る２個の被駆動部ＮＭＯＳトランジスタを含むことを特徴とするＣＭＯＳ半導体デバイス。
予め定められた最小パルス時間以上のパルス時間を有する伝送信号を中継する複数の中継バッファと、それぞれが２個の前記中継バッファを電気的に接続することにより、当該２個の中継バッファの間で前記伝送信号をそれぞれ伝送する複数の伝送線とを備える伝送回路を設計する設計方法であって、
一の前記中継バッファにおける、出力に負荷を接続しない場合に出力に生じる遅延時間である無負荷遅延時間を算出する無負荷遅延時間算出段階と、
前記中継バッファの出力インピーダンスと入力インピーダンスとの積と、前記無負荷遅延時間と、前記最小パルス時間とに基づき、１本の前記伝送線において許容される、配線容量と配線抵抗との積の上限値を算出する容量抵抗積算出段階と、
前記配線容量と配線抵抗との積の上限値に基づき、前記伝送線の配線長の上限値を算出する配線長算出段階と、
前記伝送線の配線幅を設定する配線幅設定段階と、
それぞれの前記伝送線の配線長が前記配線長の上限値以下となるべく、前記複数の中継バッファの個数と、それぞれの前記中継バッファの配置とを決定する配置段階と
を備えることを特徴とする設計方法。
前記中継バッファは、前記伝送信号を、２本の前記伝送線の電位差に基づく差動信号として中継し、
前記容量抵抗積算出段階は、前記２本の伝送線に対する前記中継バッファの前記入力インピーダンスに基づき、前記配線容量と配線抵抗との積の上限値を算出することを特徴とする請求項１５に記載の設計方法。
前記容量抵抗積算出段階は、前記中継バッファの前記出力インピーダンスと、前記入力インピーダンスとの比が、前記配線抵抗と、前記配線容量との比と略等しくなる条件の下で、前記最小パルス時間に対応して許容される前記伝送線における遅延時間に基づき、前記容量抵抗積上限値を算出することを特徴とする請求項１５に記載の設計方法。
前記伝送線は、半導体デバイスにおける、略均一な厚さを有する金属層により形成され、かつ、略均一な厚さを有する層間絶縁膜により、前記半導体デバイスにおける他の導電性の層と電気的に絶縁されたことを特徴とする請求項１５に記載の設計方法。
前記容量抵抗積算出段階は、前記伝送線における前記配線容量と配線抵抗との積が前記伝送線の配線長に基づき変化し、かつ、配線長を固定した場合の当該積が前記伝送線の配線幅にかかわらず略一定な条件の下で、前記積の上限値を算出することを特徴とする請求項１５に記載の設計方法。
前記配線幅、及び前記配線長の上限値に基づき、前記中継バッファのサイズを決定するバッファサイズ決定段階を更に備え、
前記配置段階は、前記バッファサイズ決定段階で決定されたサイズの前記中継バッファの、個数及び配置を決定することを特徴とする請求項１５に記載の設計方法。
前記中継バッファのサイズを決定するバッファサイズ決定段階を更に備え、
前記配線幅設定段階は、前記中継バッファのサイズ、及び前記配線長の上限値に基づき、前記配線幅を設定することを特徴とする請求項１５に記載の設計方法。