Nothing Special   »   [go: up one dir, main page]

JP2003510905A - 縮小ハードウェア通信アダプタと通信方法 - Google Patents

縮小ハードウェア通信アダプタと通信方法

Info

Publication number
JP2003510905A
JP2003510905A JP2001525928A JP2001525928A JP2003510905A JP 2003510905 A JP2003510905 A JP 2003510905A JP 2001525928 A JP2001525928 A JP 2001525928A JP 2001525928 A JP2001525928 A JP 2001525928A JP 2003510905 A JP2003510905 A JP 2003510905A
Authority
JP
Japan
Prior art keywords
data
register
computer
communication
communication network
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001525928A
Other languages
English (en)
Other versions
JP2003510905A5 (ja
JP4554863B2 (ja
Inventor
マイケル・アール・コンリー
エリック・ヘンダーソン
Original Assignee
ザーコム・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ザーコム・インコーポレーテッド filed Critical ザーコム・インコーポレーテッド
Publication of JP2003510905A publication Critical patent/JP2003510905A/ja
Publication of JP2003510905A5 publication Critical patent/JP2003510905A5/ja
Application granted granted Critical
Publication of JP4554863B2 publication Critical patent/JP4554863B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/407—Bus networks with decentralised control
    • H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40013—Details regarding a bus controller
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks
    • H04L12/40006—Architecture of a communication node
    • H04L12/40032—Details regarding a bus interface enhancer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
    • H04L49/9073—Early interruption upon arrival of a fraction of a packet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

(57)【要約】 本発明は、クライエントコンピュータをコンピュータ通信網に接続する通信インターフェース・アダプタであって、通信網の物理的リンクへと物理的インターフェースを介して接続した縮小ハードウェア媒体アクセス制御器を備える。この制御器の機能の大部分はホスト・クライエントコンピュータにおけるプロセッサにおいてソフトウェアとして実現されており、他方、ハードウェアの部分は、ＰＨＹとクライエントコンピュータとの間での通信をバッファリングするメモリとしている。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、コンピュータと通信網との間でのアダプタ及びインターフェース、
接続法に関する。特定の一例として、本発明はコンピュータと、IEEE802.3ない
しその拡張版の如くの業界規格プロトコールに準拠して機能するコンピュータ通
信網との間でのアダプタと通信方法について説明する。
【０００２】 （背景技術） 本発明は、以後、クライエントコンピュータを称するコンピュータを通信網に
接続するに当って利用するアダプタに関する。本発明を説明するに当っては、一
般に「イーサネット」(登録商標。以後、同様)として知られている、現に使われて
いる通信網に対応して使われる場合を例に取り上げる。この種の通信網では、一
般に、IEEE802.3規格、またはその修正規格或いはその拡張版に準拠している。
簡単に説明すれば、これらの全ての通信網は、必ずしも正確な名称ではないが、
IEEE802.3準拠通信網と呼ばれている。これらの通信網では、そのために開発さ
れているアダプタないし通信インターフェース制御器と同様に、本発明を理解す
る上での骨組を構成している。
【０００３】 ローカル・エリア通信網におけるクライエントコンピュータは、同軸ケーブル
や未被覆ツイスト・ペア線或いは被覆ツイスト・ペア線の如くの物理的リンクを介
して接続されているのが通常である。この場合クライエントコンピュータから物
理的リンクに送信された情報は、プロトコールにより定義付けられている複数の
データ構造内のどれかと、最小フレーム長から最大フレーム長にわたるデータと
を有するフレーム単位で送信される。最も簡単なIEEE802.3プロトコールでは、
ある時には一台のクライエントコンピュータだけが情報を明確に区別された物理
的リンクを介して送信できるようにしている。二台のクライエントコンピュータ
が同時に、或いは、異なったメッセージ信号の間で干渉が起こるほど時間的に密
接して物理的リンクにデータを送信するようなことでもあれば、送信データは汚
損してしまい、使いものにならなくなる。このような事態を軋轢と言うが、クラ
イエントコンピュータの方で検出されるべきである。IEEE802.3通信網では、物
理的リンクへのアクセスを制御するのに搬送波センス複合アクセス/軋轢検出(ca
rrier sense multiple access/collision detection)(CSMA/CD)を利用している
。従って、クライエントコンピュータが物理的リンクへメッセージを送るに先立
って、クライエントコンピュータが物理的リンクに搬送信号があるかどうかを先
ず検出する。物理的リンクに搬送信号があれば、その搬送信号がなくなり物理的
リンクが使えるようになるまで、クライエントコンピュータはメッセージ送信を
控えることになる。
【０００４】 他方、クライエントコンピュータが物理的リンクが使えると判断して始めて、
物理的リンクへ、そして通信網へとメッセージ送信ができるようになる。送信側
コンピュータは送信後でも、その後のメッセージ送信が続行して目的地に到達す
るまで送信側コンピュータが待機している間でさえ、軋轢が発生しているかどう
かを監視し続けるのである。その過程で軋轢が検出されると、クライエントコン
ピュータは、少なくとも最小フレーム長に相当する時間間隔だけ送信が続行でき
るように、時折「妨害シーケンス」を呼ばれている信号を送信し続ける。その後、
クライエントコンピュータは所定のランダム時間だけ休止して、残りのデータ送
信のために物理的リンクへアクセスできるように再試行する。このように物理的
リンクへのアクセスを試行するクライエントコンピュータは、全て同じようにバ
ックオフ・アルゴリズムを実行しているが、待機時間はクライエントコンピュー
タごとに異なっていると共に、ランダムに割り当てられているから、一方のクラ
イエントコンピュータが物理的リンクへアクセスでき、待機している他方のコン
ピュータはその後で通信網にアクセスできると言った具合になっている。
【０００５】 情報は一般には、イーサネットまたはその他のCSMA/CD通信網での送受信に適
するように纏め上げられている。図１は、イーサネット用フレームのためのデー
タフレームの構造を示し、図２は、IEEE802.3規格で規定のフレームのためのデ
ータフレームの構造を示している。両方の通信網では、受信側にフレームが送ら
れていることを知らせるのに、「１」と「０」が交互するパターンからなるプリアン
ブル(preamble)を利用している。イーサネット用フレームにおけるプリアンブル
(図１)には、IEEE802.3規格通信網で定義付けられているフレームバイト・フィー
ルドの先頭に相当する余分のバイトが含まれている。フレームバイトの先頭(図
２におけるＳＯＦ)は「１」ビットが二つ続いて終わっており、物理的リンクと接
続したステーションのフレーム受信と同期を取るのに使われる。
【０００６】 これらの通信網での情報のフレーム構造にはメッセージの宛先アドレスと送信
元アドレスとが含まれている。送信元アドレスは一台の相手方コンピュータ(ユ
ニキャスト)、一群のコンピュータ(マルチキャスト)、通信網にある全てのコン
ピュータ(ブロードキャスト)の何れであってもよい。送信元アドレスは特定の送
信側コンピュータである。また、イーサネット用フレームには、メッセージを受
信する上層アプリケーションのプロトコールを識別する種類フィールドが含まれ
ている。このフィールドは、IEEE802.3規格通信網用フレームにはなく、その代
わりに、メッセージにおけるデータのバイト数を表す長さフィールドが使われて
いる。両方のフレーム構造には、考えられる長さ範囲内の恣意的な長さのデータ
フィールドが備わっており、その後にフレーム・チェック配列が続いている。
【０００７】 CSMA/CD通信網を介してデータフレームを送受信しているクライエントコンピ
ュータは、搬送波検出、軋轢検出、そしてその他のデータ送受信制御を実行する
ために通信網インターフェース制御器を利用している。データ送信の制御には、
フレーム・フォーマットの生成とＦＣＳバイトの算出とが含まれている。他方、
データ受信制御には、フレームの検出と、メッセージがそのコンピュータ宛のも
のかどうかを判定する宛先アドレス調査、フレームが有効なものかどうかを判定
するＣＲＣないしその他のフレームチェック手順が含まれている。フレームに対
してその他の解析が行われることもあり、また、データフレームないし受信動作
にエラーがあれば、斯かる解析が行われなければならないこともある。これら全
ての処理は従来公知であって、クライエントコンピュータをローカル・エリアCSM
A/CD通信網にリンクするアダプタないし制御器が実行している。
【０００８】 通信網インターフェース制御器は、アプリケーション特異型集積回路(ＡＳＩ
Ｃ)の如くの集積回路として実現している。米国特許第5,872,920号に開示されて
いるＡＳＩＣでのイーサネット用制御器の構成例を図３に概略的に示す。通信網
制御器ＡＳＩＣ１０はホスト側コンピュータシステムのバス２０と、通信網の物
理的リンク３０の一部をなすツイスト・ペアワイヤーないし同軸ケーブルとのイ
ンターフェースを取る。物理的インターフェースからの情報の送受信はトランシ
ーバ４０により行われるか、または、アッタチメント型インターフェース４２を
介して行われる。物理的リンク３０を介して送信する情報はエンコーダ４４によ
り符号化されるが、この物理的リンク３０から受信されて当該情報はデコーダ４
６により復号される。一般に、IEEE802.3規格通信網ではマンチェスター型符号
器、復号器が使われている。
【０００９】 制御器５０はマイクロコントローラやその他のプロセッサでもよいが、この制
御器５０は、一般に、適当な送信制御プログラム５２と受信制御プログラム５４
、または、状態機械(state machine)を利用して送受信動作を制御するＡＳＩＣ
１０ないの中心部として使われている。これらのプログラムで、CSMA/CD通信網
からデータを送受信するのに必要な種々のデータ制御動作を処理しており、例え
ば物理的媒体上での軋轢によるエラー状態を処理して必要に応じてそのデータを
再送信することもそのデータ制御動作に含まれている。IEEE802.3規格の如く該
当する規格を実現するのに望まれている機能の大部分は、この制御器５０におい
て実行されている。この制御器５０に対して入出力するデータは送信側ＦＩＦＯ
５６と受信側ＦＩＦＯ５８によりバッファされる。ホストコンピュータのバス２
０へのデータ送信を含むホストコンピュータとの通信はホスト側インターフェー
ス６０がとりもつ。EEPROM６２に保存されているデータ群ないしプログラムを書
き換えるか、または更新することでホスト側インターフェース６０をアップデー
トする手段も使われている。これらの回路についてのもっと詳しい説明や機能な
どについては、本願明細書の一部をなすものとしてここに挙げる前掲の米国特許
第5,872,920号に開示されている。
【００１０】 尚、図３に示した通信用インターフェース制御器は一つのＡＳＩＣについて使
われているものとして示したが、それ以外の使われ方も周知である。例えば、特
定の通信網の物理的な構成(駆動用磁気装置やデジタル/アナログ回路、アナログ
/デジタル回路などを含む)は大いに変化することから、エンコーダやデコーダ、
トランシーバ、さては物理的リンクに対するその他のインターフェースなどを専
用チップに組み込むのが望ましい。また、アーキテクチャにしても、はっきり識
別しうるＰＨＹチップで実現するとして、大きなフレキシビリティを持たせ、そ
れにより高密度化単チップ型通信インターフェース制御器を利用するよりも費用
対効果を大きくとれるようにしてもよい。
【００１１】 図３に示したＡＳＩＣ１０の如くの集積回路が他通信インターフェース制御器
において得られる機能を増大するのに、多大な努力が払われている。例えば、付
加的な機能とフレキシビリティを通信用インターフェースに組み込むことができ
れば、通信網での送受信規格の改善策や修正事項に対応させることができる。現
今、基本IEEE802.3技術の高速化版が注目されている。
【００１２】 （発明の開示） 本発明の好ましい実施の形態により、低コストで、通信網対応型コンピュータ
に良好に利用できる構造の簡単な制御器が得られる。本発明は、比較的簡単なイ
ンターフェース構造を提供すると共に、ホストコンピュータのプロセッサでもっ
と沢山の通信用インターフェース制御機能が実行できるようにすることで、通信
インターフェースを低コストにして、高度のフレキシブルにしている。
【００１３】 本発明のある一面では、少なくとも一つの送信データ線と接続した送信バッフ
ァを有するコンピュータ通信システムを提供している。送信バッファにはホスト
コンピュータからのデータを保留して、そのデータを送信データ線を介してデー
タ通信網の物理的リンクへ送信するに先だって記憶するようになっている。受信
バッファも少なくとも一本の受信データ線に接続してあって、この受信データ線
を介してデータ通信網の物理的リンクからデータを受信すると共に、そのデータ
をコンピュータに提供するに先立って記憶するようになっている。また、通信レ
ジスタのアレーを利用している。このアレーは、受信バッファと接続したデータ
・レジスタを備え、データ・レジスタからくり返して読み取ることでデータが受信
バッファから読み出される。また、このアレーには、通信網の物理的リンクにお
けるデータの軋轢を識別するデータを記憶するステータス・レジスタも備わって
おり、このステータス・レジスタはホストコンピュータから読み出される。また
、このステータス・レジスタには、読出し動作と書込み動作の内の少なくとも一
方における割り込み状態を表す少なくとも一つのビットが含まれている。
【００１４】 本発明の別の面では、データ通信網からデータを受信してそのデータをホスト
コンピュータに提供するに先立って一時的に保存するように接続した受信バッフ
ァを含む媒体アクセス制御器からなるコンピュータ通信システムを提供している
。媒体アクセス制御器は、受信バッファと接続したデータ・レジスタを含む通信
レジスタを有しており、このデータ・レジスタから繰り返して読み出すことでデ
ータが受信バッファから読み出される。この通信レジスタは、少なくとも一つの
割込みビットを記憶するステータス・レジスタを備えている。割込みビットは、
データ通信網から受信した、ホストコンピュータ宛のデータがあることを示すべ
く設定されているものであって、この割込みビットは、読み出すべきデータがあ
ることを示すためにホストコンピュータにより読み出される。
【００１５】 本発明のまた別の面によれば、複数の通信レジスタを含む媒体アクセス制御器
からなるコンピュータ通信システムが提供されている。好ましくは、この通信レ
ジスタは、受信バッファと接続されたデータ・レジスタを含むのが望ましく、こ
れによりデータ・レジスタから繰り返して読み出すことでデータ通信網から受信
したデータを読み出すことができる。ステータス・レジスタには少なくとも一つ
の割込みビットが記憶されていて、この割込みビットはデータ通信網から受信し
た、ホストコンピュータ宛のデータがあることを示すように設定されており、ホ
ストコンピュータにより読み出されるようになっている。媒体非依存型インター
フェースレジスタも備わっていて、このレジスタには媒体アクセス制御器と接続
したＰＨＹ回路の動作を制御する少なくとも一つの信号を記憶されており、ホス
トコンピュータからの信号が、データ通信網からデータが読み出されるに伴って
ＰＨＹ回路を制御すべくこの媒体非依存型インターフェース・レジスタから送ら
れるようになっている。バイト計数レジスタには、ホストコンピュータへの転送
に備えて媒体アクセス制御器に保存のバイト数を表す値が記憶されており、媒体
アクセス制御器からデータが読み出される都度、このバイト計数レジスタの値が
減っていく。
【００１６】 コンピュータと通信網との間の通信は従来より通信用インターフェース制御器
(ＮＩＣ)、即ち、アダプタを介して行われている。本発明の好ましい実施の形態
では、この通信用インターフェース制御器を縮小ハードウェアで実現している。
本発明によるアダプタの好ましい面を実現することで、従来の制御器に比して低
コストで、低電力消費型の通信用インターフェース接続を備えたコンピュータを
提供することができる。本発明により、前述のアダプタを、技術変化に対応でき
る、或いは、特殊用途での解決策に対応するように容易に変えられるようにする
ことが可能である。
【００１７】 本発明の特に好ましい実施の形態では、ホスト・クライエントコンピュータに
おいてソフトウェアで実現しているＭＡＣ機能の著しい部分を有する縮小ハード
ウェアＭＡＣを提供している。より好ましくは、クライエントコンピュータで行
われるこのＭＡＣ機能は、クライエントコンピュータにおけるプロセッサにおけ
るソフトウェアで実現するのが望ましく、特にこのＭＡＣ機能がパソコンのアー
キテクチャにおけるプライマリプロセッサにおいて実現されるようにするのがも
っと望ましい。このＭＡＣ機能のハードウェアは、ＰＨＹとクライエントコンピ
ュータとの間の通信をバッファするメモリである。本発明にあってはこのＭＡＣ
の好ましいハードウェアとしては、ＭＡＣのハードウェア部と、クライエントコ
ンピュータでのＭＡＣ機能のソフトウェア部との間でのレジスタ駆動型通信のた
めのレジスタインターフェースが挙げられる。ＭＡＣ機能の大部分をホストコン
ピュータにあってはソフトウェアで行うことにより、低コスト、低電力消費型に
して、フレキシビリティの大きい好ましいＭＡＣが得られる。
【００１８】 また、本発明は、クライエントないしその他のコンピュータと、IEEE802.3規
格に準拠して動作するローカル・エリア通信網の如くの通信網との間のインター
フェースを提供することもできるものである。皿の本発明の別の面では、IEEE80
2.3規格準拠通信網を介してコンピュータと一台か、それ以上の他のコンピュー
タとの間で情報の送受信を行う方法をも提供している。尚、IEEE802.3規格なる
用語は、本願明細書においては広義的な意味で用いており、ギガビット・イーサ
ネットを含む現に計画中の通信法や、今後開発されるその他の修正規格などによ
る通信法などを含むCSMA/CD通信網を含むものである。本発明者らは、本発明に
よるこれらの局面は、他のプロトコールを利用する他の通信網を介してインター
フェースしたり、通信する場合でも利点をもたらすものと確信している。ここで
説明する例と説明の大部分は、IEEE802.3規格通信網についてはよく知られてい
ること、また、今のところではIEEE802.3規格通信網とイーサネット通信網が流
行っていることから、これらの通信網を利用して通信を行う場合についてなされ
ている。しかしながら、本発明を説明するに当って利用する特定の用途で、本発
明の範囲を限定すべきではない。
【００１９】 同様なことから、本発明の説明は、現に利用されているIEEE802.3規格プロト
コールの枠内で行うものとする。但し、このIEEE802.3規格は更に進展するだろ
うし、また、後継版に引き継がれることもあるだろう。本発明の大部分はこのよ
う通信網にも適用しても、利点が損なわれることはないものと思われる。
【００２０】 （発明を実施するための最良の形態） 図４は、通信網との間で情報の送受信を行うクライエントコンピュータ７０の
アーキテクチャの概略図を示す。データ通信網には、クライエントコンピュータ
に対して送受信される実際のデータ信号を搬送するペア線ないし同軸ケーブルの
如くの物理的リンクを含んでいる。クライエントコンピュータ７２は、図４にあ
ってはＰＨＹ７２の如くの通信網モデルの物理的レイヤーを介してこの物理的リ
ンクと接続してある。ＰＨＹには、物理的リンクへ信号を入れたり、その物理的
リンクから信号を取出したりための磁気回路が備わっていてもよい。また、この
ＰＨＹ７２には、アナログ/デジタル変換器やデジタル/アナログ変換器、受信し
た或いは供給されたクロック信号に応じて物理的リンクから信号を回収する位相
同期検出回路などの支援回路類が備わっている。一般に、ＰＨＹ７２には図３に
示した如くの符号化及び復号化回路も備わっているのが通常である。
【００２１】 一般に、ＰＨＹ７２は、特定の通信網プロトコールないし定義に適応されてい
る。従って、ＰＨＹ７２のある面は、それが明確に識別しうるチップであるか、
または、ＡＳＩＣに設けるべきコアとなっているかどうかに関わらず、図４のア
ーキテクチャの異なったアプリケーション間で著しく変わっていることがあるが
、それでもよく知られていると共に、理解されている。
【００２２】 図４に示した通信網モデルの次の高次レベルは媒体アクセス制御器、即ちＭＡＣ
７４である。このＭＡＣ７４は広範囲の機能を実現しているが、一般にはデータ
が通信網モデルのおけるその次の高次レベルで直ちに利用できる形になっている
ように、ＰＨＹ７２から提供されたデータビットのストリームを先ず解析してフ
ォーマットする役目をなす。このＭＡＣ７４は、クライエントコンピュータ７０
のオペレーティング・システム７６と交信して通信網から受信したデータを記憶
する。一般にこのＭＡＣ７４はクライエントコンピュータにあってオペレーティ
ング・システム７６とやり取りするアプリケーションプログラム７８に応答して
、情報送信ないし要求のメッセージを生成する。
【００２３】 ＭＡＣの機能には、沢山の異なった様相の通信が含まれている。例えば、通信
網からのデータは４ビットパラレル・フォーマットでＰＨＹ７２から送られるこ
とがある。この場合、ＭＡＣはこの４ビットパラレルデータを、クライエントコ
ンピュータに適したバイトないしワード、例えば８ビットバイトか３２ビットワ
ードに再編成するのが望ましい。ＭＡＣに含まれるその他の様相の通信には、ア
ドレス認識、フレーム認識、フレーム解析、軋轢状態やその他の通信網上のエラ
ーの検出と管理が含まれている。従来技術のＲＡＮで説明し、図３にも示したよ
うに、従来ではこのＭＡＣ７４は、単一の集積回路上で種々の機能を行うように
なっている。そのような従来のＭＡＣでは、これらの機能を実行する状態機械な
いしプログラムを実行することのできるプロセッサないしその他の形式の論理装
置が備わっている。
【００２４】 本発明では、簡単なＭＡＣ、少なくとも回路の観点からして簡単なＭＡＣを利
用している。大抵の用途にあっては、本発明の実施の形態には、簡素型ハードウ
ェアＭＡＣと相補型ソフトウェアＭＡＣとが、共に組み合わさって図３に示した
ＭＡＣが行う機能の大部分を提供できるように、好ましくはホストプロセッサに
備わっているものが含まれている。言うまでもないことではあるが、本発明の一
実施の形態によりＭＡＣを実現すると、ＭＡＣ機能が足りない状態で、本発明の
様相を実践することになることが考えられる。図３に示したＭＡＣとは異なって
、本発明の好ましい様相によるＭＡＣでは、最小限の回路群を備えて、クライエ
ントコンピュータ７０のプロセッサにおいて大部分のＭＡＣ機能を実行すること
ができるのである。この場合、本発明によるＭＡＣには、パソコンや類似のクラ
イエントコンピュータのマイクロプロセッサにより実行されるべきソフトウェア
として実現されるその他の様相のＭＡＣ機能と共に、バッファメモリと通信レジ
スタ群とを備えている。
【００２５】 図５は、本発明による通信インターフェース・アダプタ７９の特に好ましいハ
ードウェア構成を示す。図示のように、アダプタは、ターゲットの通信網用物理
的リンクと縮小ハードウェア型ＭＡＣに適当なＰＨＹ７７２を備えている。縮小
ハードウェア型ＭＡＣには、データがＰＨＹ７２に対して送受信されるに伴って
そのデータをバッファするメモリを備えており、このメモリとしては、１フレー
ムのデータを受信するのに要する全時間だけにわたって発生する受信エラー信号
を記憶するラッチが挙げられる。図示した特に好ましいＭＡＣの残りのハードウ
ェアの様相には、命令、ステータス情報、エラー情報の送受信を取り扱い、アダ
プタとクライエントコンピュータとの間でのデータ送受信を促進する一群のレジ
スタが含まれている。従って、図示のバス・レジスタ・インターフェース８０には
、大部分の通信機能がクライエントコンピュータにおいて、好ましくはクライエ
ントコンピュータのプロセッサにおいて行われるように、完全ではあるが比較的
最小限の通信用及びデータ用レジスタが備わっているのが望ましい。
【００２６】 図５において、上の二本の線はＰＨＹ７２における媒体非依存型インターフェ
ース(ＭＩＩ)との通信のための信号線である。信号線MDCKは、インターフェース
８０からＰＨＹ７２にデータクロック信号を供給するものであり、ＰＨＹ７２の
ＭＩＩに対するデータの読出しと書込みに利用する。信号線MDIOは、バス・レジ
スタ・インターフェース８０とＰＨＹ７２との間でのＭＩＩ通信のためのシリア
ルデータ線である。MDIOを介して送受信される命令やその他の情報は、既に知ら
れているプロトコールであり、産業界で標準化されている媒体非依存型インター
フェースの要件に準拠するものである。
【００２７】 図５においてその次の二本の線は、ＰＨＹ７２からバス・レジスタ・インターフ
ェース８０への通信網状態を送信するものである。線COLは、ＰＨＹ７２から物
理的リンクを介してデータを送信しているときに、当該物理的リンクで軋轢状態
が検出された場合に信号が送信される信号線である。線CRSは、メッセージが受
信されているときに物理的リンクに搬送信号(搬送波センス)があることを示す信
号が供給される信号線である。COL線とCRS線上の信号はインターフェース８０な
いの命令/ステータス・レジスタ内に保存されるので、ホスト・クライエントコン
ピュータはエラー状態を検出して、適切なエラー処理機能を実行できるようにな
っている。
【００２８】 図５においてまた次の二本の線はＰＨＹ７２からバス・レジスタ・インターフェ
ースへの、物理的リンクから受信したデータの有効性を表す情報の送信路である
。線RXERでは、データ受信時でのエラーを表す信号が搬送される。この線RXERを
介して送られる信号は、少なくとも１フレームのデータ送信に掛る時間に比べる
と比較的短寿命の信号になっていることもある。従って、この線に沿ってラッチ
８２を設けて、そのフレームのデータの送信が終わった後にバス・レジスタ・イン
ターフェース８０にＰＨＹ７２から発するエラー信号が記憶されるのを確実にす
るために、当該エラー信号がそのラッチ８２に保存されるようにするのが望まし
い。線TXERは、物理的リンクへのデータ送信について同様な機能を行うものであ
る。ＰＨＹ７２とその後の物理的リンクへのデータ送信においてエラーが発生す
ることが分かっている場合、インターフェース８０によりこの線TXERを介して信
号が送られる。例えば、線TXERは、ＭＡＣの送信バッファ８８にアンダーフロー
・エラーが発生したことを示すのに利用することができる。
【００２９】 図示の実施の形態にあっては、バス・レジスタ・インターフェース８０が８ビッ
ト・バイト単位でデータを記憶する。ＰＨＹ７２に対して送受信されるデータは
４パラレルビットとして編成されている。従って、ＰＨＹからの４ビットデータ
を適当に構築したレジスタ８４において８ビットデータに再編成するのが望まし
い。このレジスタ８４としては、４ビット・パラレル・シフトレジスタとして示し
てある。このレジスタ８４からの出力は受信バッファ８６に送られるが、このレ
ジスタ８６は、データが読み出されてバス・レジスタ・インターフェース８０を介
してクライエントコンピュータへ送られる前に物理的リンクから受信したそのデ
ータを記憶するようになっている。クライエントコンピュータからのデータは８
ビット・バイトであって、送信バッファ８８に供給されるが、この送信バッファ
８８は、レジスタ９０に供給するに先立ってそのデータを記憶する。レジスタ９
０は、８ビットデータを連続する４ビットデータアイテムに編成して、そのデー
タアイテムをＰＨＹ７２に供給するものである。
【００３０】 受信バッファ８６と送信バッファ８８とは、好ましくはクライエントコンピュ
ータにおけるレイテンシを吸収するのに適当な規模のＦＩＦＯ(先入れ先出しメ
モリ)であるのが望ましい。図５に示したアダプタの役割が、クライエントコン
ピュータの好ましいマイクロプロセッサにより行われる複数のタスクの内の一つ
だけであるから、プロセッサが物理的リンクへ送信中、または、当該物理的リン
クから受信中のデータを処理する準備が整っていないような事態があり得る。従
って、送信側ＦＩＦＯと受信側ＦＩＦＯとは、一般的なレイテンシ遅延時間(lat
ency delay)を吸収するのに充分な容量であるのが望ましいのである。実地では
、適当なバッファの容量としては、大凡１パケット相当の容量、または、約２０
００バイト程度の容量である。バッファの適当な容量は、システム設計に従って
選定することができる。データを受信するか、送信する必要のあるレートは、ア
ダプタが利用している特定の通信網によって変わるので、バッファの容量として
も、用途に応じて著しく変わる。
【００３１】 図６に、クライエントコンピュータ１００を一群のツイスト・ペア線１０４を
介して通信網１０２に接続するアダプタ７９を示す。図示のアダプタ７９は、図
５に示した構造を有しているのが望ましく、特に、図５に示したバッファメモリ
とバス・レジスタ・インターフェース８０とからなる縮小ハードウェア型ＭＡＣ１
０６を構成しているのが望ましい。縮小ハードウェア型ＭＡＣ１０６は、バス１
１０を介してクライエントコンピュータ１００のプロセッサ１０８と接続するの
が望ましい。また、バス１１０は、レイテンシを最小限にするために所望速度で
ＭＡＣ１０６に対してデータの出し入れを行うためにも３２ビット、ないし、充
分な速度で動作する大容量バスであるのが望ましい。ＭＡＣ１０６を、ＰＣＩバ
スまたは、好ましい実施の形態としてはＰＣバス、カードバス、或いは、PCMCIA
カードをノートブック型コンピュータないしその他の携帯型コンピュータに接続
するのに適したその他のバスの如くの適当なバスに接続することにより、適当な
バス速度が得られる。これらのバスを利用するだけでも、プロセッサ１０８上で
走るソフトウェアとしてＭＡＣ機能の著しい部分を充分高速にて実行することが
できる。アダプタ７９としては、特に携帯型コンピュータで本発明を利用する場
合に大きさが小さく、電力消費も少ないのが望ましいのである。
【００３２】 クライエントコンピュータのオペレーティング・システム１１４の少なくとも
一部とＭＡＣのソフトウェア部１１６の一部とは、通信網１０２の物理的リンク
に対して情報の送受信が行われるに伴いメモリ１１２で実行されるようにするの
が望ましい。図示のメモリ１１２は、その一部がプロセッサ１０８に、残りがDR
AMもしくは、例えばディスクドライブ、フラッシュメモリ、またはソリッド・ス
テート・メモリの如くの非揮発性メモリのアレーに備わっているのが望ましい。
他の実施の形態としては、図示のメモリ１１２は、それ自体全てがプロセッサ１
０８の内部、もしくは外部に備わっていてもよい。このメモリがどのような形で
実現されているかに関わらず、ＭＡＣ１１６のソフトウェア部は、ＭＡＣ１０６
内の通信レジスタ８０をアドレスすることにより、プロセッサ１０８内のオペレ
ーティング・システム１１４を介してＭＡＣのハードウェア部と通信できるのが
望ましい。
【００３３】 バス・レジスタ・インタフェース８０における通信レジスタは、好ましいレジス
タ・アドレス・スキームを利用することでアドレスできる。図７に示した実施の形
態では、合計８個のレジスタからなる最小レジスタ装置をアドレスするのに３ビ
ットアドレス信号を利用している。図示のように、４個の下位レジスタに４個の
データ・レジスタを設けているが、次の２個のレジスタとアドレスとは、受信側
ＦＩＦＯ８６から読み出すのに使われるバイトの数を記憶するバイト計数レジス
タに使うのが望ましい。データ・レジスタについてはその詳細なところを図８に
示す。このデータ・レジスタから繰り返して読出しを行うと、受信側ＦＩＦＯ８
６からデータが取り出せ、また、このデータ・レジスタに繰り返して書込みを行
うと、送信側ＦＩＦＯ８８に通信網１０２へ送信すべきデータを書き込むことが
できる。バイト計数レジスタの詳細なところについては、図９にそれを示す。こ
れらのバイト計数レジスタは読取り動作で使われて、通信網１０２から受信され
るべきデータの有無とその量を示すのに使われる。受信バッファにデータが書き
込まれるにつれて、バイト計数レジスタに記憶されている値が増加するが、受信
バッファ８６からデータが読み出される都度、バイト計数レジスタに記憶されて
いる値は減少する。
【００３４】 尚、通信網から受信するデータにはエラーデータが含まれていることもあれば
、適切なフレームデータが含まれていることもある。従って、通信網から受信す
べきデータが別に残っているかどうかを判定するのに、転送されたデータそのも
のを拠所とするのは一般には望ましくないことである。
【００３５】 図１０と図１１とは、書込み動作と読出し動作のための命令/ステータス・レジ
スタをそれぞれ示しており、両レジスタは同一アドレスを有しているが、その定
義は書込み動作と読出し動作とで異なっている。ビット０は、アダプタからクラ
イエントコンピュータのオペレーティング・システムに対する書込み動作での割
り込みを可能とするものとなっている。命令/ステータス・レジスタのビット７は
、アダプタをリセットすべくクライエントコンピュータにより設定される。この
ビットは、アダプタのリセットと共に自動的にクリアーする。
【００３６】 ＭＡＣソフトウェア１１６がアダプタを読み取っていると、命令/ステータス・
レジスタ(図１１)は、割込み待機ビットとしてビット０を利用して、ホスト・ク
ライエントコンピュータに読出しが終わるまで待機するように通知する。このＭ
ＡＣソフトウェア１１６は命令・ステータス・レジスタを読み取って、割込みに伴
ってどんな処理が求められているのか、また、読み出すべきデータ(ＢＣ)がある
かどうか、処理すべきエラー(ＣＯ、ＣＲＳ)があるかどうかなどを判定する。一
端割込みビットが読み出されると、それがリセットされる。残りのビット１〜３
はＰＨＹからの搬送センス、軋轢センス、受信データ有効信号に割り当てられて
いる。バイト計数値ビットＢＣがゼロでない場合、ＭＡＣソフトウェアは受信バ
ッファ８６からデータを読み出すべくデータ・レジスタの読出し動作を開始する
。ＣＯＬビットとＣＲＳビットの何れかが有効であれば、ＭＡＣソフトウェア１
１６が呼び出されて、バックオフ・アルゴリズムを実行するか(ＣＯＬ)、受信バ
ッファから間違ったデータをクリアーするとかでその間違った受信データを破棄
することにより、エラー状態を処理する。
【００３７】 図１２は、好ましいバス・レジスタ・インターフェース８０における最後の位置
を占めるＭＩＩレジスタでのビットの定義を示している。このＭＩＩ、即ち、縮
小媒体非依存型インターフェース(ＲＭＩＩ)は、ＰＨＹの動作を制御、監視する
のにＭＡＣソフトウェア１１６により利用される。ＭＩＩ情報の通信は、ＭＩＩ
レジスタのＭＤビットとＭＤＩＯ線(図５)とＰＨＹのＭＤＩＯピンとを介してそ
れぞれシリアルに行われる。
【００３８】 ＭＡＣソフトウェア１１６は、アダプタ７９の大部分の動作を制御する。一般
に、ＭＡＣソフトウェアは、割込みとデータ転送を処理する低位部(lower level
piece)と、高度ではあるが、即座でもない動作を行う高位部とからなるものと
見ることができる。受信動作は割込みで開始し、割込み動作はＭＡＣソフトウェ
ア１１６の低位部により処理される。オペレーティング・システム１１４がアダ
プタ７９から割込みを受け取ると、そのオペレーティング・システムはＭＡＣソ
フトウェアの低位部を呼び出すことになる。
【００３９】 低位部は、命令・ステータス・レジスタを読み出して割込み待機ビット(interru
pt pending bit)をクリアーする。データがあれば、この低位部は、先ずバイト
計数レジスタ(図９)におけるバイト計数値をチェックするループを開始する。バ
イト計数値がゼロであれば、低位部はループを終えてスタンバイ状態へ復帰する
が、バイト計数値がゼロでない場合では、データ・レジスタ(図８)からデータが
読み出される。このループは、バイト計数値がゼロになるまで実行される、その
後、別の割込みが検出されるまで低位部がループを終えてスタンバイ状態に復帰
する。
【００４０】 低位部により読み出されたデータはプロセッサ内のバッファか、DRAMに記憶さ
れる。フレームの定義や、IEEE802.3規格プロトコール、または、通信網とその
通信が準拠している他のプロトコールに適切なその他の処理に応じて、更なる処
理が必要になる。例えば、IEEE802.3規格通信網でのデータ・パケットの処理では
、プロセッサ１０８がフレームのプリアンブルを検出したり、フレームが有効長
であるかどうかを判定するためにフレーム長をチェックすることがある。プロセ
ッサは、フレームが有効かどうかを判定するに当りＦＣＳデータを利用してフレ
ームを評価する。例えば、ＦＣＳデータがＣＲＣデータであれば、そのデータが
有効かどうかを判定するのにプロトコールにより定義付けられているチェック多
項選択法(check polynomial)を利用してそのデータに対して多項除法を行う。こ
れら全ての機能はＭＡＣソフトウェア１１６の高位部が実行する。ＭＡＣソフト
ウェアは、パケットのアドレスがホスト・クライエント医コンピュータに適当な
ものであるかどうかを検出するためにフィルターリングを行うこともある。
【００４１】 更に、ＭＡＣソフトウェアは、通信網のプロトコールに従って通信網統計を追
跡する。この統計には、うまく送信できたフレーム数と間違ったフレームの送信
頻度とが含まれる。これらの統計は、簡易型通信網管理プロトコールに準拠した
ソフトウェアの如くの通信網管理ソフトウェアが利用する。
【００４２】 通信網にデータを書込む動作は、ＭＡＣソフトウェア１１６とアダプタ７９と
の共同作業でもある。通信網に供給すべきデータは、ＭＡＣソフトウェアの高位
部により適当なフレームに編成され、低位部が、巡回冗長検査(ＣＲＣ)データの
如くのＦＣＳデータを演算して、このＦＣＳデータとフレームに付帯させる。デ
ータのフレームはＭＡＣソフトウェアの低位部に送られ、そこでデータ・レジス
タに、ひいてはアダプタの送信側ＦＩＦＯ８８に書き込まれる。ＭＡＣソフトウ
ェア１１６の低位部は、バッファＦＩＦＯ８８から通信網にデータが安全に転送
されることを確実にするために、送信時にアダプタを監視する。例えば、ＦＩＦ
Ｏが満杯で、余分のデータを格納できないとか、ＦＩＦＯが完全に空になってい
る(アンダーフロー状態にある)かどうかを調べるために、低位部がＦＩＦＯを検
査する。また、この低位部は、軋轢状態が起こっているかどうかを判定するため
に命令/ステータス・レジスタのＣＯＬビットを監視する。
【００４３】 ＭＡＣ祖フォトウェア１１５の高位部は、イーサネット通信網ないしIEEE802.
3規格通信網のよく知られている機能を実行する。これらの機能については、従
来型通信インターフェース制御器のプロセッサにおいてソフトウェアまたは状態
機械として従来より実現されている。従って、これらの機能をホスト・クライエ
ントコンピュータのマイクロプロセッサないしその他のプロセッサで実行するこ
とは、当業者に周知のことである。従って、これらの機能についてはここでは詳
細に説明しないものとする。
【００４４】 本発明によるアダプタの取付については、Pターゲットの通信網に対応した例
えばCMCIAカード内に縮小ハードウェアＭＡＣを設けることから始める。ホスト
コンピュータには対応するドライバ・ソフトウェアを、ホストコンピュータのオ
ペレーティング・すステムがＭＡＣソフトウェアにアクセスできる用にホストコ
ンピュータにインストールする。
【００４５】 当業者にはここで説明した以外の設計や変形例が想到しうるところである。例
えば、図５に示した縮小ハードウェアＭＡＣは、ＡＳＩＣ内で術原するコアとし
て、或いは、ＰＨＹ内に設けてもよい。また、縮小ハードウェアＭＡＣは、シス
テム内で明確に識別しうるコアとしてチップ上に実現してもよく、その場合、シ
ステム内で実現したＭＡＣのソフトウェア部はチップのプロセッサに設ける。本
発明によれば、通信インターフェース・アダプタにフレキシブルなアーキテクチ
ャが得られる。従って、本願発明者らは、本発明によるアダプタは、種々の通信
網プロトコールの環境で如何様にも利用できるものと期待する次第である。また
、バス・レジスタ・インターフェースには、本発明の縮小ハードウェアＭＡＣを構
築するのに種々の組合せのレジスタで構成することもできる。
【図面の簡単な説明】
【図１】 イーサネット通信網のフレーム構造を示す。
【図２】 IEEE802.3規格による通信網のフレーム構造を示す。
【図３】 チップ上で高度な機能を提供する通信網インターフェース制御チ
ップを示す。
【図４】 本発明の一面でのアーキテクチャを示す図である。
【図５】 本発明による通信網制御器の実施の形態を示す。
【図６】 クライエントコンピュータを通信網に接続する図５の通信網イン
ターフェース制御器を示す。
【図７】 図５の制御機内に設けた好ましいレジスタ群におけるレジスタの
アドレスと機能を示す。
【図８】 図７のレジスタ群におけるイーサネットデータ・レジスタの構造
と機能を示す。
【図９】 図７のレジスタ群におけるバイト計数レジスタの構造と機能を示
す。
【図１０】 書込み動作のための図７のレジスタ群における命令/ステータ
ス・レジスタの構造と機能を示す。
【図１１】 読出し動作のための図７のレジスタ群における命令/ステータ
ス・レジスタの構造と機能を示す。
【図１２】 図７のレジスタ群におけるＭＩＩ(媒体非依存型インターフェ
ース)の構造と機能を示す。
【符号の説明】
１０ ＡＳＩＣ ２０ バス ３０ 物理的リンク ４０ トランシーバ ４１ ＡＵＩ ４４ エンコーダ ４６ デコーダ ５２ 送信側制御プログラム ５４ 受信側制御プログラム ５６ 送信側ＦＩＦＯ ５８ 受信側ＦＩＦＯ ６０ ホスト側インターフェース ６２ EEPROM ７０ クライエントコンピュータ ７２ ＰＨＹ ７９ アダプタ ８０ バス・レジスタ・インターフェース
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 エリック・ヘンダーソン アメリカ合衆国カリフォルニア州91320， サウザンド・オークス，コーポレート・セ ンター・ドライブ 2300、ザーコム・イン コーポレーテッド Ｆターム(参考） 5K033 AA04 BA04 CA08 CC01 DB13 5K034 AA11 GG02 HH01 HH02 HH23 KK07

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの送信データ線に接続されて、ホストコンピ
    ュータからデータを受信すると共に、そのデータを前記送信データ線を介してデ
    ータ通信網の物理的リンクへ転送するに先立って当該データを一時的に格納する
    送信バッファと、 少なくとも一つの受信データ線に接続されて、データ通信網の物理的リンクか
    ら前記受信データ線を介してデータを受信すると共に、そのデータをコンピュー
    タへ送信するに先立って当該データを一時的に格納する受信バッファと、 前記受信バッファと接続したデータ・レジスタを含み、このデータ・レジスタか
    ら繰返し読出しを行うと受信バッファからデータが読み出されるようになってい
    る通信レジスタのアレーとからなり、 前記アレーが、ホストコンピュータから読出し可能であり、データ通信網の物
    理的リンクにおけるデータの軋轢状態を識別するデータを格納する、読出し動作
    と書込み動作の内の少なくとも一方における割込み状態を識別する少なくとも１
    つのビットを有するステータス・レジスタを更に含んでなるコンピュータ通信シ
    ステム。
  2. 【請求項２】 請求項１に記載のシステムであって、前記アレーとデータ通
    信網への接続点との間にラッチを設け、このラッチにデータのフレームの受信の
    才のエラーを識別するエラー信号を格納させると共に、データのフレームを完全
    に受信するのに充分な時間だけ前記エラー信号を格納させることよりなるコンピ
    ュータ通信システム。
  3. 【請求項３】 請求項１に記載のシステムであって、データ。レジスタに対
    して繰返し書込みを行うことで送信バッファにデータを格納させることよりなる
    コンピュータ通信システム。
  4. 【請求項４】 請求項１に記載のシステムであって、前記送信バッファはＰ
    ＨＹ回路を介してデータ通信網に接続されていることよりなるコンピュータ通信
    システム。
  5. 【請求項５】 請求項４に記載のシステムであって、前記アレーが、ＰＨＹ
    回路の動作を制御する少なくとも一つの信号を格納する媒体非依存型インターフ
    ェース・レジスタを更に含み、前記信号がデータ通信網に対する読み書きアクセ
    ス時にＰＨＹを制御するために媒体非依存型インターフェース・レジスタから送
    られることよりなるコンピュータ通信システム。
  6. 【請求項６】 請求項１に記載のシステムであって、前記通信レジスタのア
    レーが、ホストコンピュータのプロセッサが実行する通信網通信ソフトウェアに
    より読取り可能であり、通信網から読み出したデータがフレーム単位で受信され
    、また、プロセッサが、データの受信フレーム内に格納されているフレーム検査
    データに従って受信データのフレームを解析することよりなるコンピュータ通信
    システム。
  7. 【請求項７】 データ通信網からデータを受信して、そのデータをホストコ
    ンピュータへ送信するに先立って当該データを一時的に格納する受信バッファを
    含む媒体アクセス制御器からなるコンピュータ通信システムであって、 前記媒体アクセス制御器が、前記受信バッファと接続したデータ・レジスタを
    含み、該データ・レジスタから繰返し読出しを行うことで前記受信バッファから
    データを読み出すようにした通信レジスタを更に含んでおり、 前記通信レジスタには、それがセットされるとデータ通信網から受信され、ホ
    ストコンピュータに転送すべきデータがある旨を示す少なくとも一つの割込みビ
    ットを格納するようにしたステータス・レジスタが更に設けられており、前記割
    込みビットはホストコンピュータにより読み出されて、読み出すべきデータの存
    在を表すことよりなるコンピュータ通信システム。
  8. 【請求項８】 請求項７に記載のシステムであって、前記受信バッファがＰ
    ＨＹ回路を介してデータ通信網に接続されることよりなるコンピュータ通信シス
    テム。
  9. 【請求項９】 請求項８に記載のシステムであって、前記通信レジスタが、
    ＰＨＹ回路の動作を制御する少なくとも一つの信号を記憶する媒体非依存型イン
    ターフェース・レジスタを備えており、ホストコンピュータからの信号がこの媒
    体非依存型インターフェース・レジスタから送られて、データがデータ通信網か
    ら読み出されるにつれてＰＨＹ回路を制御することよりなるコンピュータ通信シ
    ステム。
  10. 【請求項１０】 請求項７に記載のシステムであって、前記通信レジスタが
    、受信バッファに格納されているバイトの数を表す値を格納するものであって、
    受信バッファからデータが読み出される都度計数値が減少するバイト計数レジス
    タを備えていることよりなるコンピュータ通信システム。
  11. 【請求項１１】 請求項１０に記載のシステムであって、ホストコンピュー
    タに常駐するソフトウェアが、バイト計数レジスタに格納されている値を検査す
    るステップと、バイト計数レジスタに格納されている値がゼロでない場合に、デ
    ータ・レジスタからデータを読み出すステップとからなるシーケンスを実行する
    ことよりなるコンピュータ通信システム。
  12. 【請求項１２】 請求項８に記載のシステムであって、ＰＨＹ回路を介する
    データの送信で割込みビットがセットされ、この割込みビットが、バス幅が少な
    くとも１バイトであるデータバスを介してホストコンピュータに読み出されるこ
    とよりなるコンピュータ通信システム。
  13. 【請求項１３】 請求項７に記載のシステムであって、フレーム・フォーマ
    ットからデータを抽出すべくホストコンピュータにより実行されるソフトウェア
    を更に設けてなるコンピュータ通信システム。
  14. 【請求項１４】 請求項８に記載のシステムであって、ステータス・レジス
    タが、データ通信網にけるエラーを識別するためにＰＨＹ回路によりセットされ
    る複数のビットを有してなるコンピュータ通信システム。
  15. 【請求項１５】 請求項１４に記載のシステムであって、前記複数のビット
    には、データ通信網における不適時での搬送信号を検出したことを表す搬送セン
    ス・ビットが含まれてなるコンピュータ通信システム。
  16. 【請求項１６】 請求項１５に記載のシステムであって、前記搬送センス・
    ビットは、ホストコンピュータにおいて実行されるＭＡＣプログラムにより読み
    出されることよりなるコンピュータ通信システム。
  17. 【請求項１７】 複数の通信レジスタを有する媒体アクセス制御器からなる
    コンピュータ通信システムであって、前記通信レジスタが、 受信レジスタと接続され、それからデータを繰返し読出しと行うとデータ通信
    網から受信したデータが読み出されるデータレジスタと、 少なくとも一つの割込みビットを有し、その割込みビットがセットされると、
    データ通信網から受信されるホストコンピュータ宛のデータの存在が示されるよ
    うになっているステータス・レジスタと、 媒体アクセス制御器に接続されたＰＨＹ回路の動作を制御する少なくとも一つ
    の信号を格納するものであって、ホストコンピュータからの信号が、データ通信
    網からデータが読み出される都度ＰＨＹ回路を制御すべく供給されるようになっ
    ている媒体非依存型インターフェース・レジスタと、 ホストコンピュータへの転送に備えて媒体アクセス制御器に格納されているバ
    イトの数を表す値を格納するものであって、媒体アクセス制御器からデータが呼
    び出される都度、その値が減少するバイト計数レジスタとで構成されてなるコン
    ピュータ通信システム。
JP2001525928A 1999-09-21 2000-08-30 ハードウェアが削減されたネットワークアダプタ及び通信方法 Expired - Fee Related JP4554863B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/401,005 1999-09-21
US09/401,005 US6651107B1 (en) 1999-09-21 1999-09-21 Reduced hardware network adapter and communication
PCT/US2000/040775 WO2001022690A1 (en) 1999-09-21 2000-08-30 Reduced hardware network adapter and communication method

Publications (3)

Publication Number Publication Date
JP2003510905A true JP2003510905A (ja) 2003-03-18
JP2003510905A5 JP2003510905A5 (ja) 2008-01-17
JP4554863B2 JP4554863B2 (ja) 2010-09-29

Family

ID=23585878

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001525928A Expired - Fee Related JP4554863B2 (ja) 1999-09-21 2000-08-30 ハードウェアが削減されたネットワークアダプタ及び通信方法

Country Status (7)

Country Link
US (3) US6651107B1 (ja)
EP (1) EP1216564A1 (ja)
JP (1) JP4554863B2 (ja)
CN (1) CN100473066C (ja)
AU (1) AU8036500A (ja)
GB (1) GB2369757B (ja)
WO (1) WO2001022690A1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6651107B1 (en) 1999-09-21 2003-11-18 Intel Corporation Reduced hardware network adapter and communication
US7143294B1 (en) * 1999-10-29 2006-11-28 Broadcom Corporation Apparatus and method for secure field upgradability with unpredictable ciphertext
US6980563B2 (en) * 2000-04-13 2005-12-27 International Business Machines Corporation Method and system for fast ethernet serial port multiplexing to reduce I/O pin count
US6963535B2 (en) * 2000-12-28 2005-11-08 Intel Corporation MAC bus interface
US7039690B2 (en) * 2001-08-01 2006-05-02 Lucent Technologies Inc. System and method for accessing registers of PHY device in network
US6865622B2 (en) * 2002-05-13 2005-03-08 Intel Corporation System including real-time data communication features
CN1293739C (zh) * 2002-06-15 2007-01-03 华为技术有限公司 高速数据链路控制协议发送处理模块及其数据处理方法
CN100401731C (zh) * 2002-06-15 2008-07-09 华为技术有限公司 高速数据链路控制协议接收处理模块及其数据处理方法
US20040004974A1 (en) * 2002-07-02 2004-01-08 Harand Gaspar Method and system for optimizing the design of a network controller
US7162564B2 (en) * 2002-07-09 2007-01-09 Intel Corporation Configurable multi-port multi-protocol network interface to support packet processing
US7373561B2 (en) * 2002-10-29 2008-05-13 Broadcom Corporation Integrated packet bit error rate tester for 10G SERDES
KR100481873B1 (ko) * 2003-02-04 2005-04-11 삼성전자주식회사 절전모드를 갖는 매체 엑세스 제어기
JP2004289561A (ja) * 2003-03-24 2004-10-14 Sony Corp ネットワーク接続の管理方法および電子機器
KR100489618B1 (ko) * 2003-04-08 2005-05-17 엘지전자 주식회사 이더넷 링크 상태 관리 장치 및 방법
US7373421B1 (en) * 2003-06-12 2008-05-13 Cisco Technology, Inc. Method and apparatus of preventing physical layer from establishing unsupported links
JP2005012526A (ja) * 2003-06-19 2005-01-13 Mitsumi Electric Co Ltd 通信方法、通信装置、及び、それを用いたゲームシステム、並びに、ゲームコントローラ
CN100338910C (zh) * 2003-07-15 2007-09-19 中兴通讯股份有限公司 网络信息交换中多端口收发包数统计方法
US20050128977A1 (en) * 2003-07-23 2005-06-16 Interdigital Technology Corporation Method and apparatus for determining and managing congestion in a wireless communications system
US8005055B2 (en) 2003-07-23 2011-08-23 Interdigital Technology Corporation Method and apparatus for determining and managing congestion in a wireless communications system
KR20060127143A (ko) * 2004-02-19 2006-12-11 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 데이터 패킷 처리 방법 및 무선 통신 디바이스
US20050213500A1 (en) * 2004-03-29 2005-09-29 Dan Gaur Techniques to adaptively control flow thresholds
US7424553B1 (en) * 2004-04-15 2008-09-09 Xilinx, Inc. Method and apparatus for communicating data between a network transceiver and memory circuitry
JP2006054853A (ja) * 2004-07-14 2006-02-23 Iwatsu Electric Co Ltd 無線ｌａｎにおけるパケット伝送方法及び装置
KR100738339B1 (ko) * 2005-12-01 2007-07-12 한국전자통신연구원 인터넷 프로토콜 오프로드의 패킷 전송 장치 및 방법
US20070260910A1 (en) * 2006-04-04 2007-11-08 Vinit Jain Method and apparatus for propagating physical device link status to virtual devices
US8553720B2 (en) * 2006-04-19 2013-10-08 Marvell World Trade Ltd. Adaptive speed control for MAC-PHY interfaces
US8346974B2 (en) 2007-07-27 2013-01-01 Microsoft Corporation Hardware control interface for IEEE standard 802.11
US8392637B2 (en) * 2008-07-25 2013-03-05 Broadcom Corporation System and method for enabling legacy medium access control to do energy efficent ethernet
US8289961B2 (en) * 2009-08-20 2012-10-16 Telefonaktiebolaget L M Ericsson (Publ) Link state identifier collision handling
JP5602231B2 (ja) * 2009-08-20 2014-10-08 パーデュー・リサーチ・ファウンデーション イベント駆動ワイヤレス・センサ・ネットワークのための予測的デューティ・サイクル順応方法
TWI416336B (zh) 2009-11-10 2013-11-21 Realtek Semiconductor Corp 可共享緩衝器的網路介面卡與緩衝器共享方法
CN102195783B (zh) * 2010-03-11 2015-04-08 瑞昱半导体股份有限公司 可共享缓冲器的网络接口卡与缓冲器共享方法
US8665895B2 (en) * 2010-12-30 2014-03-04 Broadcom Corporation Advanced and dynamic physical layer device capabilities utilizing a link interruption signal
US9197584B2 (en) * 2013-08-05 2015-11-24 Globalfoundries Inc. Increasing efficiency of data payloads to data arrays accessed through registers in a distributed virtual bridge
US9571308B1 (en) 2013-12-27 2017-02-14 Clariphy Communications, Inc. High speed transceiver
US9826019B2 (en) 2014-10-27 2017-11-21 Citrix Systems, Inc. Input devices in high latency networks
US10007634B2 (en) * 2015-12-07 2018-06-26 Intel Corporation Method to enable intel mini-mezz open compute project (OCP) plug-and-play network phy cards
US12133212B2 (en) * 2016-02-26 2024-10-29 Comcast Cable Communications, Llc Network scheduling for improved reliability
CN108234252B (zh) * 2016-12-22 2021-05-28 重庆川仪自动化股份有限公司 一种多路以太网通信系统
CN108958453B (zh) * 2018-07-03 2020-06-05 中国人民解放军国防科技大学 一种寄存器堆的低功耗访问方法及装置
CN110247750B (zh) * 2018-09-27 2022-07-08 浙江大华技术股份有限公司 一种网络传输装置及其状态同步方法
US11805173B2 (en) * 2021-05-05 2023-10-31 Fluence Bioengineering, Inc. Wireless network for horticultural systems
CN113572673A (zh) * 2021-09-23 2021-10-29 深圳市迪壹六电子有限公司 一种基于总线的无感切换冗余通信实现方法及系统
TWI817914B (zh) * 2023-03-29 2023-10-01 智原科技股份有限公司 實體層模組與網路模組

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257857A (ja) * 1987-04-03 1988-10-25 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド データリンク制御器
JPH07262152A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd コンピュータシステム
JP3503832B2 (ja) * 1993-03-01 2004-03-08 エスエス製薬株式会社 光学活性トリアゾール誘導体の製造法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672570A (en) 1986-09-05 1987-06-09 The United States Of America As Represented By The Secretary Of The Air Force Network interface module and method
US4965641A (en) * 1989-02-21 1990-10-23 Motorola, Inc. Processor modem
DE3930316A1 (de) * 1989-09-11 1991-03-21 Carmelita Dr Rer Nat Goerg Kanalzugriffsverfahren fuer ein als bus-system konfiguriertes lokales uebertragungsnetz
US5115432A (en) * 1989-12-12 1992-05-19 At&T Bell Laboratories Communication architecture for high speed networking
US5299314A (en) 1990-03-22 1994-03-29 Xircom, Inc. Network adapter using status inlines and data lines for bi-directionally transferring data between lan and standard p.c. parallel port
US5255187A (en) * 1990-04-03 1993-10-19 Sorensen Mark C Computer aided medical diagnostic method and apparatus
US5103446A (en) * 1990-11-09 1992-04-07 Moses Computers, Inc. Local area network adaptive throughput control for instantaneously matching data transfer rates between personal computer nodes
GB2264843B (en) 1992-02-28 1995-09-20 Texas Instruments Ltd An interface device for coupling a host device having a network interface to a computer network having a predetermined communications medium
FI90710C (fi) 1992-05-29 1994-03-10 Icl Personal Systems Oy Menetelmä paikallisverkkoon tarkoitetun TCP/IP-ohjelmiston sovittamiseksi etäyhteydelle
US5671355A (en) 1992-06-26 1997-09-23 Predacomm, Inc. Reconfigurable network interface apparatus and method
US5412782A (en) * 1992-07-02 1995-05-02 3Com Corporation Programmed I/O ethernet adapter with early interrupts for accelerating data transfer
US5414694A (en) * 1993-02-19 1995-05-09 Advanced Micro Devices, Inc. Address tracking over repeater based networks
US5630061A (en) * 1993-04-19 1997-05-13 International Business Machines Corporation System for enabling first computer to communicate over switched network with second computer located within LAN by using media access control driver in different modes
WO1995000914A1 (en) * 1993-06-28 1995-01-05 Scott & White Memorial Hospital And Scott, Sherwood And Brindley Foundation Electronic medical record using text database
US5935060A (en) * 1996-07-12 1999-08-10 First Opinion Corporation Computerized medical diagnostic and treatment advice system including list based processing
US5660176A (en) * 1993-12-29 1997-08-26 First Opinion Corporation Computerized medical diagnostic and treatment advice system
US5678059A (en) * 1994-02-18 1997-10-14 Lucent Technologies Inc. Technique for time-sharing a microprocessor between a computer and a modem
JP2801530B2 (ja) 1994-08-17 1998-09-21 株式会社フジキカイ 横型製袋充填包装機及びその制御方法
US5784573A (en) 1994-11-04 1998-07-21 Texas Instruments Incorporated Multi-protocol local area network controller
US5857075A (en) * 1995-01-11 1999-01-05 Sony Corporation Method and integrated circuit for high-bandwidth network server interfacing to a local area network
US5812983A (en) * 1995-08-03 1998-09-22 Kumagai; Yasuo Computed medical file and chart system
US5721830A (en) * 1995-09-12 1998-02-24 Pc-Tel, Inc. Host signal processing communication system that compensates for missed execution of signal maintenance procedures
US5742603A (en) * 1995-09-14 1998-04-21 Level One Communications, Inc. Method and apparatus for integrating repeater management, media access control, and bridging functions
US6064671A (en) * 1995-12-08 2000-05-16 Killian; Michael G. Multi-homed end system for increasing computers network bandwidth
CA2166343C (en) * 1995-12-29 1999-08-10 Lee F. Hartley Carrier sense collision avoidance with auto abort
EP1011419B1 (en) * 1996-03-01 2002-05-02 Medicomp Systems, Inc. Method and apparatus to assist a user in creating a medical protocol
US5974389A (en) * 1996-03-01 1999-10-26 Clark; Melanie Ann Medical record management system and process with improved workflow features
US5704371A (en) * 1996-03-06 1998-01-06 Shepard; Franziska Medical history documentation system and method
US5812984A (en) * 1996-05-13 1998-09-22 Goltra; Peter S. Method for entering information into an electronic patient chart, and protocol auto-negative capabilities
US5818826A (en) * 1996-06-17 1998-10-06 International Business Machines Corporation Media access control protocols in a wireless communication network supporting multiple transmission rates
US5764896A (en) 1996-06-28 1998-06-09 Compaq Computer Corporation Method and system for reducing transfer latency when transferring data from a network to a computer system
US5940459A (en) * 1996-07-09 1999-08-17 Pc-Tel, Inc. Host signal processor modem and telephone
JP3688822B2 (ja) * 1996-09-03 2005-08-31 株式会社東芝 電子カルテシステム
US6400715B1 (en) * 1996-09-18 2002-06-04 Texas Instruments Incorporated Network address matching circuit and method
US5924074A (en) * 1996-09-27 1999-07-13 Azron Incorporated Electronic medical records system
US6115776A (en) * 1996-12-05 2000-09-05 3Com Corporation Network and adaptor with time-based and packet number based interrupt combinations
US5950168A (en) * 1996-12-18 1999-09-07 Knowmed Systems Collapsible flowsheet for displaying patient information in an electronic medical record
US6076115A (en) * 1997-02-11 2000-06-13 Xaqti Corporation Media access control receiver and network management system
US6122669A (en) * 1997-02-14 2000-09-19 Advanced Micro Devices, Inc. Method and apparatus for auto-incrementing through table and updating single register in memory
US5845152A (en) 1997-03-19 1998-12-01 Apple Computer, Inc. Method for transmission of isochronous data with two cycle look ahead
US5970069A (en) * 1997-04-21 1999-10-19 Lsi Logic Corporation Single chip remote access processor
US6172984B1 (en) * 1997-06-19 2001-01-09 Siemens Information And Communication Networks, Inc. System and method for reducing the latency for time sensitive data over CSMA/CD networks
US6377998B2 (en) * 1997-08-22 2002-04-23 Nortel Networks Limited Method and apparatus for performing frame processing for a network
US6434620B1 (en) * 1998-08-27 2002-08-13 Alacritech, Inc. TCP/IP offload network interface device
US6226680B1 (en) * 1997-10-14 2001-05-01 Alacritech, Inc. Intelligent network interface system method for protocol processing
US6122670A (en) * 1997-10-30 2000-09-19 Tsi Telsys, Inc. Apparatus and method for constructing data for transmission within a reliable communication protocol by performing portions of the protocol suite concurrently
US6047001A (en) * 1997-12-18 2000-04-04 Advanced Micro Devices, Inc. Apparatus and method in a network interface device for storing a data frame and corresponding tracking information in a buffer memory
US6061767A (en) * 1997-12-18 2000-05-09 Advanced Micro Devices, Inc. Apparatus and method in a network interface device for storing status information contiguous with a corresponding data frame in a buffer memory
US6154750A (en) * 1998-04-01 2000-11-28 Cyberpulse Llc Method and system for navigation and data entry in heirarchically-organized database views
US6275501B1 (en) * 1998-04-21 2001-08-14 Hewlett-Packard Company Media access controller capable of connecting to a serial physical layer device and a media independent interface (MII) physical layer device
US6938040B2 (en) * 1998-04-28 2005-08-30 International Business Machines Corporation Pattern matching in communications network where first memory stores set of patterns, and second memory stores mask data identifying patterns in the first memory
SE520101C2 (sv) * 1998-05-13 2003-05-27 Axis Ab Integrerad krets och metod för att förmå en intgrerad krets att exekvera instruktioner
US6385208B1 (en) * 1998-06-02 2002-05-07 Cisco Technology, Inc. Serial media independent interface
US6215764B1 (en) * 1998-06-04 2001-04-10 Silicon Integrated Systems Corp. Method and apparatus for detecting the network link status of computer systems
US6349331B1 (en) * 1998-06-05 2002-02-19 Lsi Logic Corporation Multiple channel communication system with shared autonegotiation controller
US6483846B1 (en) * 1998-07-10 2002-11-19 Honeywell Inc. Middleware-based real-time communication system
US6393457B1 (en) * 1998-07-13 2002-05-21 International Business Machines Corporation Architecture and apparatus for implementing 100 Mbps and GBPS Ethernet adapters
US6345310B1 (en) * 1998-07-28 2002-02-05 International Business Machines Corporation Architecture for a multiple port adapter having a single media access control (MAC) with a single I/O port
US6373848B1 (en) * 1998-07-28 2002-04-16 International Business Machines Corporation Architecture for a multi-port adapter with a single media access control (MAC)
US6065073A (en) * 1998-08-17 2000-05-16 Jato Technologies, Inc. Auto-polling unit for interrupt generation in a network interface device
US6434165B1 (en) * 1998-08-19 2002-08-13 3Com Corporation Method and system to abort data communication traffic in a communication network
US6154796A (en) * 1998-09-03 2000-11-28 Advanced Micro Devices, Inc. Apparatus and method in a network interface device for storing receiving frame status in a holding register
US7046625B1 (en) * 1998-09-30 2006-05-16 Stmicroelectronics, Inc. Method and system for routing network-based data using frame address notification
US6408347B1 (en) * 1998-12-10 2002-06-18 Cisco Technology, Inc. Integrated multi-function adapters using standard interfaces through single a access point
US6335938B1 (en) * 1999-05-05 2002-01-01 Advanced Micro Devices, Inc. Multiport communication switch having gigaport and expansion ports sharing the same time slot in internal rules checker
US6725270B1 (en) * 1999-05-21 2004-04-20 Advanced Micro Devices, Inc. Apparatus and method for programmably modifying a limit of a retry counter in a network switch port in response to exerting backpressure
US6338039B1 (en) * 1999-07-20 2002-01-08 Michael Lonski Method for automated collection of psychotherapy patient information and generating reports and treatment plans
US6597683B1 (en) * 1999-09-10 2003-07-22 Pulse-Link, Inc. Medium access control protocol for centralized wireless network communication management
US6651107B1 (en) 1999-09-21 2003-11-18 Intel Corporation Reduced hardware network adapter and communication
WO2001061935A1 (en) * 2000-02-17 2001-08-23 Conexant Systems, Inc, Cable modem having a programmable media access controller

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63257857A (ja) * 1987-04-03 1988-10-25 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド データリンク制御器
JP3503832B2 (ja) * 1993-03-01 2004-03-08 エスエス製薬株式会社 光学活性トリアゾール誘導体の製造法
JPH07262152A (ja) * 1994-03-24 1995-10-13 Hitachi Ltd コンピュータシステム

Also Published As

Publication number Publication date
GB2369757B (en) 2004-03-24
CN100473066C (zh) 2009-03-25
WO2001022690A1 (en) 2001-03-29
US6651107B1 (en) 2003-11-18
US7080162B2 (en) 2006-07-18
GB2369757A (en) 2002-06-05
US20040139220A1 (en) 2004-07-15
GB0206629D0 (en) 2002-05-01
CN1390417A (zh) 2003-01-08
EP1216564A1 (en) 2002-06-26
JP4554863B2 (ja) 2010-09-29
AU8036500A (en) 2001-04-24
US20060184698A1 (en) 2006-08-17

Similar Documents

Publication Publication Date Title
JP2003510905A (ja) 縮小ハードウェア通信アダプタと通信方法
US6839345B2 (en) MAC/PHY interface
US5247626A (en) Fddi controller having flexible buffer management
US4939724A (en) Cluster link interface for a local area network
US4590467A (en) Local area network interface controller
US4914652A (en) Method for transfer of data between a media access controller and buffer memory in a token ring network
US5210749A (en) Configuration of srams as logical fifos for transmit and receive of packet data
EP1116122B1 (en) Method and apparatus for transmitting and receiving network protocol compliant signal packets over a platform bus
US6047001A (en) Apparatus and method in a network interface device for storing a data frame and corresponding tracking information in a buffer memory
US6985969B1 (en) Receiving data on a networked computer in a reduced power state
US6105079A (en) Apparatus and method in a network interface device for selectively supplying long bit information related to a data frame to a buffer memory and a read controller for initiation of data transfers
EP0453863A2 (en) Methods and apparatus for implementing a media access control/host system interface
US4593281A (en) Local area network interframe delay controller
GB2409073A (en) Dedicated connection between CPU and network interface in multi-processor systems
JP2000506295A (ja) アプリケーションとバス間の非同期データ転送を自動的に管理する非同期データパイプ
JP2000512099A (ja) 高性能で複数の伝送パケットをサポートするためのデータ構造
EP1401155B1 (en) Method and system for wakeup packet detection at gigabit speeds
US6516371B1 (en) Network interface device for accessing data stored in buffer memory locations defined by programmable read pointer information
US6473818B1 (en) Apparatus and method in a network interface device for asynchronously generating SRAM full and empty flags using coded read and write pointer values
CN118158487B (zh) 视频数据传输系统及方法
US20050102431A1 (en) Composite adapter for multiple peripheral functionality in portable computing system environments
KR100367138B1 (ko) 네트웍인터페이스제어기
JP3753622B2 (ja) パケット送受信装置
Bus et al. DP83820 10/100/1000 Mb/s PCI Ethernet Network Interface Controller
JP2001502855A (ja) 複数のパケットをｓｒａｍ内に記憶するためのパケットの終わり検出

Legal Events

Date Code Title Description
A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20051213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091110

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100210

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100310

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100615

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100715

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees