JP2002313937A - Integrated circuit device - Google Patents
Integrated circuit deviceInfo
- Publication number
- JP2002313937A JP2002313937A JP2001116683A JP2001116683A JP2002313937A JP 2002313937 A JP2002313937 A JP 2002313937A JP 2001116683 A JP2001116683 A JP 2001116683A JP 2001116683 A JP2001116683 A JP 2001116683A JP 2002313937 A JP2002313937 A JP 2002313937A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- circuit device
- potential
- supply wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数の論理回路を
配列してなる集積回路装置に関する。The present invention relates to an integrated circuit device having a plurality of logic circuits arranged.
【０００２】[0002]
【従来の技術】集積回路装置では、多数の論理回路が複
数の列をなすように平面的に配列されている。それぞれ
の列には、その列に属する論理回路に電源電位および接
地電位を与えるための、専用の電源配線および接地配線
が敷設されている。このような集積回路装置では、いず
れかの論理回路が高速で動作（スイッチング）すると、
その影響で電源配線や接地配線にパルス状の電流が流
れ、電源配線や接地配線のインピーダンスに応じた電源
電位や接地電位の変動を生じることが知られている。こ
のような電位変動が生じると、各論理回路の誤動作を招
く可能性がある。そのため、従来より、集積回路装置に
おける電位の安定化が大きな課題となっている。2. Description of the Related Art In an integrated circuit device, a large number of logic circuits are arranged in a plane so as to form a plurality of columns. Each column is provided with a dedicated power supply line and a ground line for applying a power supply potential and a ground potential to a logic circuit belonging to the column. In such an integrated circuit device, when one of the logic circuits operates (switches) at a high speed,
It is known that a pulse-like current flows through the power supply wiring and the ground wiring due to the influence, and the power supply potential and the ground potential change according to the impedance of the power supply wiring and the ground wiring. When such a potential change occurs, a malfunction of each logic circuit may be caused. For this reason, stabilization of the potential in the integrated circuit device has been a major issue.
【０００３】特許第２６８２３９７号公報には、集積回
路装置の電位を安定化するための構成が開示されてい
る。図７は、この公報に開示された集積回路装置を表す
ものである。この集積回路装置は、それぞれ所定の機能
を有する多数の論理回路１００を有しており、これら論
理回路１００は、複数の列（ここでは、第１列Ｒ１およ
び第２列Ｒ２とする）に沿って配列されている。また、
この集積回路装置は、各列の幅Ｈが等しくなるような構
造（いわゆるスタンダードセル構造）を有している。そ
れぞれの列には、電源電位を与える第１電源配線１０１
と、接地電位を与える第２電源配線１０２とが設けられ
ている。この集積回路装置において、論理回路１００が
形成されていない領域（いわゆる空き領域）には、電位
変動を抑制するための容量素子１０３が設けられてい
る。この容量素子１０３は、論理回路１００の動作の影
響を緩和し、電源配線１０１，１０２の電位を安定させ
る機能を有している。[0003] Japanese Patent Publication No. 2682397 discloses a configuration for stabilizing the potential of an integrated circuit device. FIG. 7 shows an integrated circuit device disclosed in this publication. This integrated circuit device has a number of logic circuits 100 each having a predetermined function, and these logic circuits 100 are arranged along a plurality of columns (here, a first column R1 and a second column R2). Are arranged. Also,
This integrated circuit device has a structure (so-called standard cell structure) in which the width H of each column is equal. In each column, a first power supply wiring 101 for supplying a power supply potential is provided.
And a second power supply wiring 102 for applying a ground potential. In this integrated circuit device, a capacitor 103 for suppressing potential fluctuation is provided in an area where the logic circuit 100 is not formed (a so-called empty area). The capacitance element 103 has a function of reducing the influence of the operation of the logic circuit 100 and stabilizing the potential of the power supply wirings 101 and 102.
【０００４】ところで、近年、スタンダードセル構造を
有する集積回路装置では、図７に示したような構造では
なく、隣り合う２つの列に属する論理回路１００が電源
配線および接地配線を共有する構造が採用されることが
多くなっている。これは、複数の列の論理回路が電源配
線や接地配線を共有するようにした方が、集積回路装置
における論理回路の集積密度が向上するからである。In recent years, an integrated circuit device having a standard cell structure has adopted a structure in which the logic circuits 100 belonging to two adjacent columns share a power supply line and a ground line instead of the structure shown in FIG. It is becoming more and more. This is because the integration density of the logic circuits in the integrated circuit device is improved when the logic circuits in a plurality of columns share the power supply wiring and the ground wiring.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うな高集積密度に対応した集積回路において電位を安定
させる技術は、まだ開発されていない。However, a technique for stabilizing the potential in an integrated circuit corresponding to such a high integration density has not yet been developed.
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、高集積密度に対応すると共に、電位
を安定させることができる集積回路装置を提供すること
にある。The present invention has been made in view of such a problem, and an object of the present invention is to provide an integrated circuit device which can cope with a high integration density and can stabilize a potential.
【０００７】[0007]
【課題を解決するための手段】本発明に係る集積回路装
置は、半導体基板に、複数の論理回路を、互いに平行な
複数の列をなすように配列してなる集積回路装置であっ
て、隣り合う２つの列の属する論理回路に第１の電位を
与える第１の電源配線と、隣り合う２つの列に属する論
理回路に第２の電位を与える第２の電源配線とを交互に
配列し、複数の列において、いずれも論理回路も形成さ
れていない空き領域に、第１の電源配線および第２の電
源配線における電位を安定させるための容量素子を形成
することを特徴とするものである。An integrated circuit device according to the present invention is an integrated circuit device in which a plurality of logic circuits are arranged on a semiconductor substrate so as to form a plurality of parallel rows. A first power supply line for applying a first potential to the logic circuits belonging to the two matching columns and a second power supply line for applying a second potential to the logic circuits belonging to the two adjacent columns are alternately arranged; In a plurality of columns, a capacitor element for stabilizing the potentials of the first power supply wiring and the second power supply wiring is formed in an empty area where no logic circuit is formed.
【０００８】本発明による集積回路装置では、論理回路
が形成されていない空き領域に設けられた容量素子の作
用により、論理回路の動作の影響が緩和され、電位が安
定する。また、この集積回路は、隣り合う２つの列の属
する論理回路が共通の第１の電源配線から第１の電位を
与えられ、隣り合う２つの列に属する論理回路が共通の
第２の電源配線から第２の電位を与えられるような、高
集積密度に対応した配置がなされる。In the integrated circuit device according to the present invention, the effect of the operation of the logic circuit is reduced by the action of the capacitive element provided in the empty area where the logic circuit is not formed, and the potential is stabilized. In this integrated circuit, a logic circuit belonging to two adjacent columns is given a first potential from a common first power supply wiring, and a logic circuit belonging to two adjacent columns is shared by a second power supply wiring The arrangement corresponding to the high integration density is provided such that the second potential can be applied from the second embodiment.
【０００９】[0009]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００１０】図１は、本発明の第１の実施の形態に係る
集積回路装置１の平面構造を表すものである。この集積
回路装置１は、例えばメモリやマイクロプロセッサなど
として用いられるＬＳＩ（Large Scaled Integrated Ci
rcuit）である。集積回路装置１は、例えばＳｉ（シリ
コン）よりなる半導体基板１０を有している。半導体基
板１０の表面には、それぞれ特定の機能を有する多数の
論理回路２が形成されている。半導体基板１０の外周領
域には、外部との信号の伝達を行うため信号セル１５な
どが配列されている。なお、簡単のため、図１では、論
理回路２を大きく示している。FIG. 1 shows a planar structure of an integrated circuit device 1 according to a first embodiment of the present invention. The integrated circuit device 1 includes, for example, an LSI (Large Scaled Integrated Ci.) Used as a memory or a microprocessor.
rcuit). The integrated circuit device 1 has a semiconductor substrate 10 made of, for example, Si (silicon). On the surface of the semiconductor substrate 10, a number of logic circuits 2 each having a specific function are formed. In an outer peripheral region of the semiconductor substrate 10, signal cells 15 and the like for transmitting signals to the outside are arranged. For simplicity, FIG. 1 shows the logic circuit 2 in a large scale.
【００１１】論理回路２は、半導体基板１０の表面にお
いて、互いに平行な複数の列Ｒ１，Ｒ２，Ｒ３，Ｒ４，
Ｒ５，Ｒ６，Ｒ７に沿って配列されている。ここでは、
列Ｒ１〜Ｒ７の幅Ｈ（すなわち、列同志が隣り合う方向
における長さ）が等しい、いわゆるスタンダードセル構
造が採用されており、その幅Ｈは約８μｍである。列Ｒ
１〜Ｒ７において、それぞれの論理回路２の長さは、そ
の論理回路２の持つ機能に応じて異なっている。列Ｒ１
〜Ｒ７には、論理回路２が形成された領域と、論理回路
２が形成されていない領域（いわゆる空き領域）が含ま
れている。The logic circuit 2 includes a plurality of parallel rows R1, R2, R3, R4,
They are arranged along R5, R6, and R7. here,
A so-called standard cell structure in which the widths H of the columns R1 to R7 (that is, the lengths in the direction in which the columns are adjacent to each other) is adopted, and the width H is about 8 μm. Row R
In 1 to R7, the length of each logic circuit 2 differs depending on the function of the logic circuit 2. Row R1
R7 include an area where the logic circuit 2 is formed and an area where the logic circuit 2 is not formed (a so-called empty area).
【００１２】図２は、各論理回路２に電力を供給するの
ための構成を表すものであり、図１に示した集積回路装
置１の一部を拡大して表すものである。ここでは、図１
に示した列Ｒ１〜Ｒ７のうち、３つの列Ｒ４〜Ｒ６のみ
を示す。集積回路装置１は、論理回路２に電源電位（第
１の電位）を与える第１電源配線３と、接地電位（第２
の電位）を与える第２電源配線４とを有している。第１
電源配線３および第２電源配線４は、Ａｌ（アルミニウ
ム）などの金属により構成されている。第１電源配線３
と第２電源配線４とは、半導体基板１０（図１）の表面
において、交互に配列されている。ここで、第１電源配
線３および第２電源配線４は、本発明における「第１の
電源配線」および「第２の電源配線」の一具体例にそれ
ぞれ対応する。FIG. 2 shows a configuration for supplying electric power to each logic circuit 2, and is an enlarged view of a part of the integrated circuit device 1 shown in FIG. Here, FIG.
3 shows only three columns R4 to R6 among the columns R1 to R7 shown in FIG. The integrated circuit device 1 includes a first power supply line 3 for supplying a power supply potential (first potential) to the logic circuit 2 and a ground potential (second
And a second power supply wiring 4 for applying the potential of the second power supply. First
The power supply wiring 3 and the second power supply wiring 4 are made of a metal such as Al (aluminum). First power supply wiring 3
The second power supply wirings 4 are alternately arranged on the surface of the semiconductor substrate 10 (FIG. 1). Here, the first power supply wiring 3 and the second power supply wiring 4 respectively correspond to specific examples of “first power supply wiring” and “second power supply wiring” in the present invention.
【００１３】集積回路装置１では、第１電源配線３が、
隣合う２つの列に属する論理回路２に電源電位を与え、
さらに、第２電源配線４が、隣り合う２つの列に属する
論理回路２に接地電位を与えるようになっている。すな
わち、図２に沿って説明すると、第４列Ｒ４に属する論
理回路２と、第５列Ｒ５に属する論理回路２とは、共通
の第１電源配線３により電源電位を与えられる。また、
第５列Ｒ５に属する論理回路２と、第６列Ｒ６に属する
論理回路２とは、共通の第２電源配線４により接地電位
を与えられる。第１電源配線３および第２電源配線４を
このように配置することにより、集積回路装置１におけ
る集積密度を向上することができるためである。In the integrated circuit device 1, the first power supply wiring 3
Applying a power supply potential to the logic circuits 2 belonging to two adjacent columns,
Further, the second power supply wiring 4 applies a ground potential to the logic circuits 2 belonging to two adjacent columns. That is, referring to FIG. 2, the logic circuit 2 belonging to the fourth column R4 and the logic circuit 2 belonging to the fifth column R5 are provided with the power supply potential by the common first power supply wiring 3. Also,
The logic circuit 2 belonging to the fifth column R5 and the logic circuit 2 belonging to the sixth column R6 are provided with the ground potential by the common second power supply wiring 4. This is because by arranging the first power supply wiring 3 and the second power supply wiring 4 in this manner, the integration density in the integrated circuit device 1 can be improved.
【００１４】集積回路装置１では、さらに、論理回路２
が形成されていない空き領域に、電源電位および接地電
位を安定させるための容量素子５が形成されている。The integrated circuit device 1 further includes a logic circuit 2
Is formed in a vacant area where no is formed, for stabilizing the power supply potential and the ground potential.
【００１５】図３は、本実施の形態に係る容量素子５の
平面形状を表すものである。この容量素子５は、第１電
源配線３から第２電源配線４に向かって延びる互いに平
行な複数の櫛歯部３１と、第２電源配線４から第１電源
配線３に向かって延びる互いに平行な複数の櫛歯部４１
とを有している。櫛歯部３１および櫛歯部４１は、第１
電源配線３および第２電源配線４の長さ方向において交
互に配置されている。櫛歯部３１および櫛歯部４１は、
第１電源配線３および第２電源配線４と一体に形成され
ており、Ａｌなどの金属により構成されている。これら
櫛歯部３１および櫛歯部４１は、微小なギャップＧを挟
んで対向しており、このギャップＧにより容量素子５の
静電容量が決定されるようになっている。また、櫛歯部
３１および櫛歯部４１は、第１電源配線３および第２電
源配線４と同一の面内（すなわち、基板１０からの高さ
が同じ）にある。FIG. 3 shows a planar shape of the capacitive element 5 according to the present embodiment. The capacitive element 5 includes a plurality of parallel comb teeth portions 31 extending from the first power supply line 3 toward the second power supply line 4 and a plurality of parallel comb-tooth portions 31 extending from the second power supply line 4 toward the first power supply line 3. Plural comb parts 41
And The comb teeth 31 and the comb teeth 41 are the first
The power supply wirings 3 and the second power supply wirings 4 are alternately arranged in the length direction. Comb part 31 and comb part 41 are
It is formed integrally with the first power supply wiring 3 and the second power supply wiring 4 and is made of a metal such as Al. The comb teeth 31 and the comb teeth 41 are opposed to each other with a small gap G therebetween, and the capacitance of the capacitive element 5 is determined by the gap G. Further, the comb teeth 31 and the comb teeth 41 are in the same plane as the first power supply wiring 3 and the second power supply wiring 4 (that is, the height from the substrate 10 is the same).
【００１６】容量素子５における櫛歯部３１および櫛歯
部４１は、第１電源配線３および第２電源配線４を形成
する際のパターニングにより形成される。なお、集積回
路装置１には、複数の容量素子５を設けてもよい。容量
素子５の数が多くなるほど、電源電位や接地電位を安定
させる効果が高くなる。The comb teeth 31 and the comb teeth 41 of the capacitive element 5 are formed by patterning when forming the first power supply wiring 3 and the second power supply wiring 4. Note that the integrated circuit device 1 may be provided with a plurality of capacitance elements 5. As the number of the capacitive elements 5 increases, the effect of stabilizing the power supply potential and the ground potential increases.
【００１７】次に、このように構成された集積回路装置
１の作用について説明する。集積回路装置１の列Ｒ１〜
Ｒ７に属するそれぞれの論理回路２に対しては、第１電
源配線３および第２電源配線４を介して電源電位と接地
電位がそれぞれ与えられ、これにより、それぞれの論理
回路２に電力が供給される。論理回路２は、図示しない
ゲートを介して入力された信号に応じて、所期の動作を
行う。論理回路２の動作に伴う影響は、容量素子５によ
って緩和され、第１電源配線３および第２電源配線４に
おける電位の変動が抑制される。これにより、それぞれ
の論理回路２における誤動作が防止される。Next, the operation of the integrated circuit device 1 configured as described above will be described. Column R1 of integrated circuit device 1
A power supply potential and a ground potential are applied to the respective logic circuits 2 belonging to R7 via the first power supply wiring 3 and the second power supply wiring 4, whereby power is supplied to the respective logic circuits 2. You. The logic circuit 2 performs a desired operation according to a signal input through a gate (not shown). The effect of the operation of the logic circuit 2 is mitigated by the capacitive element 5, and the fluctuation of the potential in the first power supply wiring 3 and the second power supply wiring 4 is suppressed. As a result, malfunction of each logic circuit 2 is prevented.
【００１８】以上説明したように、本実施の形態に係る
集積回路装置１によれば、論理回路２の形成されていな
い空き領域に容量素子５を設けることにより、電源電位
および接地電位を安定させ、これにより、それぞれの論
理回路２の誤動作を防止することができる。As described above, according to the integrated circuit device 1 of the present embodiment, the power supply potential and the ground potential are stabilized by providing the capacitance element 5 in the empty area where the logic circuit 2 is not formed. Thus, malfunction of each logic circuit 2 can be prevented.
【００１９】また、容量素子５の構成要素として、薄い
絶縁膜などを必要としないため、容量素子５が破損する
心配がなく、高い信頼性を得ることができる。Further, since a thin insulating film or the like is not required as a component of the capacitive element 5, there is no fear that the capacitive element 5 is damaged, and high reliability can be obtained.
【００２０】さらに、集積回路装置１において、第１電
源配線３が、隣合う２つの列に属する論理回路２に電源
電位を与え、さらに、第２電源配線４が、隣り合う２つ
の列に属する論理回路２に接地電位を与えるような配列
構造としたので、論理回路２を密に配列することが可能
になり、高集積化に対応することができる。Further, in the integrated circuit device 1, the first power supply wiring 3 applies a power supply potential to the logic circuits 2 belonging to two adjacent columns, and the second power supply wiring 4 belongs to two adjacent columns. Since the arrangement structure is such that the ground potential is applied to the logic circuits 2, the logic circuits 2 can be densely arranged, so that high integration can be achieved.
【００２１】図４は、本発明の第２の実施の形態に係る
容量素子５Ａの平面構造を表すものである。第１の実施
の形態に係る容量素子５（図３）では、櫛歯部３１およ
び櫛歯部４１は、第１電源配線３および第２電源配線４
と同一面内に形成されていたのに対し、本実施の形態に
係る容量素子５Ａでは、櫛歯部３５および櫛歯部４５
は、第１電源配線３および第２電源配線４よりも下側
（すなわち、半導体基板１０側）に形成されている。櫛
歯部３５および櫛歯部４５は、第１電源配線３および第
２電源配線４とはそれぞれ別の材質で構成されている。
具体的には、櫛歯部３５および櫛歯部４５は、例えばＷ
（タングステン）などの金属により構成されている。容
量素子５Ａの静電容量は、櫛歯部３５および櫛歯部４５
の間のギャップにより決定される。FIG. 4 shows a plan structure of a capacitive element 5A according to a second embodiment of the present invention. In the capacitance element 5 (FIG. 3) according to the first embodiment, the comb teeth 31 and the comb teeth 41 are formed by the first power supply wiring 3 and the second power supply wiring 4.
In the capacitive element 5A according to the present embodiment, the comb teeth 35 and the comb teeth 45 are formed in the same plane.
Are formed below the first power supply wiring 3 and the second power supply wiring 4 (that is, on the semiconductor substrate 10 side). The comb teeth 35 and the comb teeth 45 are made of different materials from the first power supply wiring 3 and the second power supply wiring 4, respectively.
Specifically, the comb teeth 35 and the comb teeth 45 are, for example, W
(Tungsten) or the like. The capacitance of the capacitive element 5A is determined by the comb teeth 35 and the comb teeth 45.
Is determined by the gap between
【００２２】本実施の形態に係る集積回路装置によれ
ば、第１の実施の形態と同様、容量素子５Ａにより電源
電位および接地電位を安定させ、これにより、それぞれ
の論理回路２の誤動作を防止することができる。加え
て、櫛歯部３５および櫛歯部４５が第１電源配線３と第
２電源配線４よりも下側にあるため、第１電源配線３と
第２電源配線４との間のスペースを他の配線の敷設のた
めに利用することができる。According to the integrated circuit device of the present embodiment, as in the first embodiment, the power supply potential and the ground potential are stabilized by the capacitive element 5A, thereby preventing each logic circuit 2 from malfunctioning. can do. In addition, since the comb teeth 35 and the comb teeth 45 are located below the first power supply wiring 3 and the second power supply wiring 4, the space between the first power supply wiring 3 and the second power supply wiring 4 needs to be increased. Can be used for laying wiring.
【００２３】図５は、本発明の第３の実施の形態に係る
容量素子５Ｂの平面構造を表すものである。本実施の形
態に係る容量素子５Ｂは、半導体基板１０（図１）と、
この半導体基板１０の表面に形成されたゲート絶縁膜６
と、ゲート絶縁膜６の表面に形成されたゲート電極７と
によって構成されている。ゲート絶縁膜６は、ＳｉＯ 2
（酸化ケイ素）などの酸化膜により構成されており、ゲ
ート電極７は、Ａｌなどの金属により形成されている。
すなわち、容量素子５Ｂは、ゲート電極７および半導体
基板１０（図１）が、誘電体であるゲート絶縁膜６を挟
み込んだ構造により、静電容量を生じるようになってい
る。この静電容量は、ゲート絶縁膜６の厚さと、ゲート
絶縁膜６およびゲート電極７の面積によって決定され
る。容量素子５Ｂの静電容量を大きくするため、ゲート
絶縁膜６およびゲート電極７は、できるだけ面積が大き
くなるように形成されている。FIG. 5 shows a third embodiment of the present invention.
It shows a planar structure of the capacitive element 5B. Form of this implementation
The capacitive element 5B according to the embodiment includes a semiconductor substrate 10 (FIG. 1),
Gate insulating film 6 formed on the surface of semiconductor substrate 10
And a gate electrode 7 formed on the surface of the gate insulating film 6
It is constituted by. The gate insulating film 6 is made of SiO Two
(Silicon oxide).
The gate electrode 7 is formed of a metal such as Al.
That is, the capacitive element 5B includes the gate electrode 7 and the semiconductor
A substrate 10 (FIG. 1) is sandwiched between a gate insulating film 6 which is a dielectric.
Capacitance is generated by the embedded structure
You. This capacitance depends on the thickness of the gate insulating film 6 and the gate.
Determined by the areas of the insulating film 6 and the gate electrode 7
You. To increase the capacitance of the capacitive element 5B, a gate
The area of the insulating film 6 and the gate electrode 7 is as large as possible.
It is formed so that it becomes.
【００２４】本実施の形態に係る集積回路装置によれ
ば、半導体基板１０、ゲート絶縁膜６およびゲート電極
７により容量素子５Ｂを形成するようにしたため、電源
電位および接地電位を安定させ、論理回路２の誤動作を
防止することができる。According to the integrated circuit device of the present embodiment, since the capacitance element 5B is formed by the semiconductor substrate 10, the gate insulating film 6, and the gate electrode 7, the power supply potential and the ground potential are stabilized, and the logic circuit 2 can be prevented from malfunctioning.
【００２５】図６は、本発明の第４の実施の形態に係る
容量素子５Ｃの平面構造を表すものである。本実施の形
態に係る容量素子５Ｃは、第１の実施の形態において説
明した櫛歯部３１および櫛歯部４１と、第３の実施の形
態において説明したゲート絶縁膜６およびゲート電極７
とを組み合わせたものである。FIG. 6 shows a planar structure of a capacitive element 5C according to a fourth embodiment of the present invention. The capacitive element 5C according to the present embodiment includes the comb teeth 31 and the comb teeth 41 described in the first embodiment, and the gate insulating film 6 and the gate electrode 7 described in the third embodiment.
Is a combination of
【００２６】本実施の形態に係る集積回路装置によれ
ば、ゲート絶縁膜６を挟み込んだゲート電極７と半導体
基板１０との間で静電容量が生じるのに加え、櫛歯部３
１と櫛歯部４１との間でも静電容量が生じるため、電源
電位および接地電位を安定させ、論理回路２の誤動作を
防止することができる。According to the integrated circuit device of the present embodiment, in addition to the generation of capacitance between the gate electrode 7 and the semiconductor substrate 10 with the gate insulating film 6 interposed, the comb-tooth portion 3
Since a capacitance is also generated between 1 and the comb portion 41, the power supply potential and the ground potential can be stabilized, and malfunction of the logic circuit 2 can be prevented.
【００２７】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、種々の変形が可能である。例えば、集積回路装置１
は、図１に示した構造に限らず、どのような構造であっ
てもよい。Although the present invention has been described with reference to the embodiment, the present invention is not limited to this embodiment, and various modifications can be made. For example, the integrated circuit device 1
Is not limited to the structure shown in FIG. 1 and may have any structure.
【００２８】[0028]
【発明の効果】以上説明したように、請求項１ないし請
求項４のいずれか１項に記載の集積回路装置によれば、
第１の電源回路が隣り合う２つの列に属する論理回路に
第１の電位を与え、第２の電源配線が隣り合う２つの列
に属する論理回路に第２の電位を与える構造としたの
で、多数の論理回路を密に配列することが可能になり、
集積密度を向上させることができる。さらに、いずれも
論理回路も形成されていない空き領域に容量素子を形成
するようにしたので、論理回路の動作の影響による電位
の変動を抑制することができる。これにより、集積回路
装置における電位を安定させ、各論理回路の誤動作を防
止することができる。As described above, according to the integrated circuit device according to any one of claims 1 to 4,
Since the first power supply circuit applies the first potential to the logic circuits belonging to two adjacent columns, and the second power supply wiring applies the second potential to the logic circuits belonging to two adjacent columns, Many logic circuits can be arranged densely,
The integration density can be improved. Further, since the capacitance element is formed in a vacant region where no logic circuit is formed, a change in potential due to the influence of the operation of the logic circuit can be suppressed. Thus, the potential in the integrated circuit device can be stabilized, and malfunction of each logic circuit can be prevented.
【００２９】特に、請求項２に記載の集積回路装置によ
れば、第１の電源配線および第２の電源配線に、第１の
延出部位および第２の延出部位を設け、これら第１の延
出部位および第２の延出部位により容量素子を構成する
ようにしたので、簡単な構成で、より大きな容量を得る
ことができる。また、容量素子の構成要素として、特別
に薄い絶縁膜などを必要としないため、容量素子が破損
する心配もない。In particular, according to the integrated circuit device of the second aspect, the first power supply wiring and the second power supply wiring are provided with the first extension part and the second extension part, and the first extension part and the second extension part are provided. Since the capacitive element is configured by the extended portion and the second extended portion, a larger capacitance can be obtained with a simple configuration. In addition, since a special thin insulating film or the like is not required as a component of the capacitor, there is no fear that the capacitor is damaged.
【００３０】また、請求項３に記載の集積回路装置によ
れば、第１の電源配線および第２の電源配線の半導体基
板側に第１の延出部位および第２の延出部位をそれぞれ
設け、これら第１の延出部位および第２の延出部位によ
り容量素子を構成するようにしたので、第１の電源配線
と第２の電源配線との間の領域を、他の配線の敷設のた
めに有効に利用することができる。Further, according to the integrated circuit device of the third aspect, the first extension portion and the second extension portion are provided on the semiconductor substrate side of the first power supply line and the second power supply line, respectively. Since the first extension part and the second extension part constitute a capacitive element, the area between the first power supply wiring and the second power supply wiring is used for laying other wirings. Can be used effectively.
【図１】本発明の一実施の形態に係る集積回路装置の平
面形状を表す平面図である。FIG. 1 is a plan view illustrating a planar shape of an integrated circuit device according to an embodiment of the present invention.
【図２】図１に示した集積回路装置の要部を拡大して表
す平面図である。FIG. 2 is an enlarged plan view illustrating a main part of the integrated circuit device illustrated in FIG. 1;
【図３】本発明の第１の実施の形態に係る容量素子の形
状を表す平面図である。FIG. 3 is a plan view illustrating a shape of a capacitive element according to the first embodiment of the present invention.
【図４】本発明の第２の実施の形態に係る容量素子の形
状を表す平面図である。FIG. 4 is a plan view illustrating a shape of a capacitor according to a second embodiment of the present invention.
【図５】本発明の第３の実施の形態に係る容量素子の形
状を表す平面図である。FIG. 5 is a plan view illustrating a shape of a capacitive element according to a third embodiment of the present invention.
【図６】本発明の第４の実施の形態に係る容量素子の形
状を表す平面図である。FIG. 6 is a plan view illustrating a shape of a capacitive element according to a fourth embodiment of the present invention.
【図７】従来の集積回路装置の要部を拡大して表す平面
図である。FIG. 7 is an enlarged plan view illustrating a main part of a conventional integrated circuit device.
１…集積回路装置、１０…半導体基板、２…論理回路、
３…第１電源配線、３１…第１櫛歯部、４…第２電源配
線、４１…第２櫛歯部、５，５Ａ〜５Ｃ…容量素子、６
…ゲート絶縁膜、７…ゲート電極。DESCRIPTION OF SYMBOLS 1 ... Integrated circuit device, 10 ... Semiconductor substrate, 2 ... Logic circuit,
DESCRIPTION OF SYMBOLS 3 ... 1st power wiring, 31 ... 1st comb part, 4 ... 2nd power wiring, 41 ... 2nd comb part, 5, 5A-5C ... Capacitance element, 6
... gate insulating film, 7 ... gate electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 27/06 １０２Ａ Ｆターム(参考） 5F033 HH08 HH19 UU02 UU03 VV10 VV17 5F038 AC03 AC04 AC05 AC15 CA03 CA05 CD02 CD14 CD18 DF04 DF05 EZ20 5F048 AA07 AB02 AC10 BA01 BF02 5F064 AA04 BB10 BB12 CC09 CC23 EE14 EE33 EE34 EE43 EE52──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/06 H01L 27/06 102A F-term (Reference) 5F033 HH08 HH19 UU02 UU03 VV10 VV17 5F038 AC03 AC04 AC05 AC15 CA03 CA05 CD02 CD14 CD18 DF04 DF05 EZ20 5F048 AA07 AB02 AC10 BA01 BF02 5F064 AA04 BB10 BB12 CC09 CC23 EE14 EE33 EE34 EE43 EE52
Claims (4)
に平行な複数の列をなすように配列してなる集積回路装
置であって、 隣り合う２つの列の属する論理回路に第１の電位を与え
る第１の電源配線と、隣り合う２つの列に属する論理回
路に第２の電位を与える第２の電源配線とを交互に配列
し、 前記複数の列において、いずれの論理回路も形成されて
いない空き領域に、前記第１の電源配線および前記第２
の電源配線における電位を安定させるための容量素子を
備えたことを特徴とする集積回路装置。An integrated circuit device comprising a plurality of logic circuits arranged on a semiconductor substrate so as to form a plurality of parallel rows, wherein a first potential is applied to a logic circuit to which two adjacent rows belong. And a second power supply line for applying a second potential to logic circuits belonging to two adjacent columns are alternately arranged, and any of the logic circuits is formed in the plurality of columns. The first power supply wiring and the second
An integrated circuit device provided with a capacitance element for stabilizing a potential in the power supply wiring of the present invention.
延出する互いに平行な複数の第１の延出部位と、 前記第２の電源配線から前記第１の電源配線に向かって
延出する互いに平行な第２の延出部位とを有することを
特徴とする請求項１記載の集積回路装置。2. The capacitor element includes: a plurality of parallel first extending portions extending from the first power supply line toward the second power supply line; and 2. The integrated circuit device according to claim 1, further comprising: second extending portions extending in parallel to the first power supply wiring.
共に、前記第２の電源配線に向かって延出する互いに平
行な複数の第１の延出部位と、 前記第２の電源配線の前記半導体基板側に設けられると
共に、前記第１の電源配線に向かって延出する互いに平
行な第２の延出部位とを有することを特徴とする請求項
１記載の集積回路装置。3. The capacitor element is provided on the semiconductor substrate side of the first power supply line, and includes a plurality of parallel first extension portions extending toward the second power supply line. 2. The semiconductor device according to claim 1, further comprising: second extension portions provided on the semiconductor substrate side of the second power supply line and extending parallel to each other and extending toward the first power supply line. Integrated circuit device.
形成された絶縁膜と、この絶縁膜の表面に形成された導
電膜とを有していることを特徴とする請求項１記載の集
積回路装置。4. The capacitor according to claim 1, wherein the capacitance element has an insulating film formed on a surface of the support substrate, and a conductive film formed on a surface of the insulating film. Integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116683A JP2002313937A (en) | 2001-04-16 | 2001-04-16 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116683A JP2002313937A (en) | 2001-04-16 | 2001-04-16 | Integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313937A true JP2002313937A (en) | 2002-10-25 |
Family
ID=18967380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001116683A Pending JP2002313937A (en) | 2001-04-16 | 2001-04-16 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313937A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512771A (en) * | 2002-12-31 | 2006-04-13 | インテル・コーポレーション | Low capacitance multiple electrostatic discharge protection diodes |
| US7137092B2 (en) | 2003-08-21 | 2006-11-14 | Kawasaki Microelectronics, Inc. | Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure |
| WO2008120387A1 (en) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | Capacitor cell, integrated circuit, integrated circuit designing method, and integrated circuit manufacturing method |
| JP2010529678A (en) * | 2007-06-06 | 2010-08-26 | クゥアルコム・インコーポレイテッド | Alternating entangled finger capacitors |
| US20110193215A1 (en) * | 2010-02-09 | 2011-08-11 | Renesas Electronics Corporation | Semiconductor package |
| JP2012164910A (en) * | 2011-02-09 | 2012-08-30 | Lapis Semiconductor Co Ltd | Semiconductor integrated circuit, semiconductor chip, and design approach of semiconductor integrated circuit |
| JP2013201158A (en) * | 2012-03-23 | 2013-10-03 | Rohm Co Ltd | Decoupling capacitor cell, cell base ic, layout system of cell base ic, and layout method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191611A (en) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2000252422A (en) * | 1999-02-25 | 2000-09-14 | Iwate Toshiba Electronics Kk | Semiconductor device and its manufacture |
| JP2001015509A (en) * | 1999-06-28 | 2001-01-19 | Toshiba Information Systems (Japan) Corp | Semiconductor device |
-
2001
- 2001-04-16 JP JP2001116683A patent/JP2002313937A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191611A (en) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2000252422A (en) * | 1999-02-25 | 2000-09-14 | Iwate Toshiba Electronics Kk | Semiconductor device and its manufacture |
| JP2001015509A (en) * | 1999-06-28 | 2001-01-19 | Toshiba Information Systems (Japan) Corp | Semiconductor device |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304807B2 (en) | 2002-12-31 | 2012-11-06 | Intel Corporation | Low-capacitance electrostatic discharge protection diodes |
| JP2006512771A (en) * | 2002-12-31 | 2006-04-13 | インテル・コーポレーション | Low capacitance multiple electrostatic discharge protection diodes |
| US7137092B2 (en) | 2003-08-21 | 2006-11-14 | Kawasaki Microelectronics, Inc. | Layout method of semiconductor integrated circuit, layout structure thereof, and photomask for forming the layout structure |
| JP5077343B2 (en) * | 2007-03-29 | 2012-11-21 | 富士通株式会社 | Capacitance cell, integrated circuit, integrated circuit design method and integrated circuit manufacturing method |
| US8185855B2 (en) | 2007-03-29 | 2012-05-22 | Fujitsu Limited | Capacitor-cell, integrated circuit, and designing and manufacturing methods |
| KR101146201B1 (en) * | 2007-03-29 | 2012-05-24 | 후지쯔 가부시끼가이샤 | Capacitor cell, integrated circuit, integrated circuit designing method, and integrated circuit manufacturing method |
| WO2008120387A1 (en) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | Capacitor cell, integrated circuit, integrated circuit designing method, and integrated circuit manufacturing method |
| JP2010529678A (en) * | 2007-06-06 | 2010-08-26 | クゥアルコム・インコーポレイテッド | Alternating entangled finger capacitors |
| JP2014099617A (en) * | 2007-06-06 | 2014-05-29 | Qualcomm Incorporated | Intertwined finger capacitors |
| JP2016040831A (en) * | 2007-06-06 | 2016-03-24 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Intertwined finger capacitors |
| US20110193215A1 (en) * | 2010-02-09 | 2011-08-11 | Renesas Electronics Corporation | Semiconductor package |
| JP2012164910A (en) * | 2011-02-09 | 2012-08-30 | Lapis Semiconductor Co Ltd | Semiconductor integrated circuit, semiconductor chip, and design approach of semiconductor integrated circuit |
| US8907711B2 (en) | 2011-02-09 | 2014-12-09 | Lapis Semiconductor Co., Ltd. | Integrated circuit having latch circuits and using delay circuits to fetch data bits in synchronization with clock signals |
| JP2013201158A (en) * | 2012-03-23 | 2013-10-03 | Rohm Co Ltd | Decoupling capacitor cell, cell base ic, layout system of cell base ic, and layout method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7557427B2 (en) | Semiconductor device | |
| KR100275094B1 (en) | Semiconductor device and method for fabricating semiconductor device | |
| EP0154998B1 (en) | Improved structure of power supply wirings in semiconductor integrated circuit | |
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| US8053824B2 (en) | Interdigitated mesh to provide distributed, high quality factor capacitive coupling | |
| JP2006303220A (en) | Semiconductor device | |
| JP2008226998A (en) | Semiconductor integrated circuit | |
| US6479845B2 (en) | Pattern for routing power and ground for an integrated circuit chip | |
| JP4025044B2 (en) | Semiconductor integrated circuit device | |
| JP2002313937A (en) | Integrated circuit device | |
| JP2001338982A (en) | Semiconductor integrated circuit | |
| JP2012222065A (en) | Semiconductor integrated circuit | |
| JP2921463B2 (en) | Semiconductor integrated circuit chip | |
| JPH0576174B2 (en) | ||
| JP2002299567A (en) | Semiconductor element | |
| JP2018060899A (en) | Semiconductor device and display device | |
| JP2551499B2 (en) | Semiconductor integrated circuit device | |
| JP2002270767A (en) | Semiconductor integrated circuit | |
| JP2830781B2 (en) | Master slice type gate array | |
| JP2009260147A (en) | Semiconductor integrated circuit device | |
| JP2003347405A (en) | Semiconductor device | |
| JP2636794B2 (en) | Semiconductor device | |
| JP6838240B2 (en) | Electronic device | |
| JP3189797B2 (en) | Manufacturing method of semiconductor integrated circuit | |
| JP2550902B2 (en) | Semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100630 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101021 |