JP2002304225A - 電流制限回路及び電源回路 - Google Patents
電流制限回路及び電源回路Info
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Abstract
(57)【要約】
【課題】 過電流保護を行うための電流制限回路及び電
源回路に関し、電流−電圧特性を理想のフの字特性に近
似できる電流制限回路及び電源回路を提供することを目
的とする。 【解決手段】 出力電圧（Ｖout）に応じた検出電圧
（Ｖb）を生成する検出回路（Ｒ３、Ｒ４）と、前記検出
電圧（Ｖb）に応じた制御電流を生成する制御電流生成
回路（Ｑ４〜Ｑ６）とを有し、前記制御電流に応じて出
力電流を制限する電流制限回路（１０１）において、前
記検出回路（Ｒ３、Ｒ４）と前記制御電流生成回路（Ｑ
４〜Ｑ６）との間に設けられ、前記制御電流生成回路
（Ｑ４〜Ｑ６）が飽和動作しないように前記検出電圧
（Ｖb）を制御する飽和動作防止回路（Ｄ２）を設けて
なる。
源回路に関し、電流−電圧特性を理想のフの字特性に近
似できる電流制限回路及び電源回路を提供することを目
的とする。 【解決手段】 出力電圧（Ｖout）に応じた検出電圧
（Ｖb）を生成する検出回路（Ｒ３、Ｒ４）と、前記検出
電圧（Ｖb）に応じた制御電流を生成する制御電流生成
回路（Ｑ４〜Ｑ６）とを有し、前記制御電流に応じて出
力電流を制限する電流制限回路（１０１）において、前
記検出回路（Ｒ３、Ｒ４）と前記制御電流生成回路（Ｑ
４〜Ｑ６）との間に設けられ、前記制御電流生成回路
（Ｑ４〜Ｑ６）が飽和動作しないように前記検出電圧
（Ｖb）を制御する飽和動作防止回路（Ｄ２）を設けて
なる。
Description
【０００１】
【発明の属する技術分野】本発明は電流制限回路及び電
源回路に係り、特に、過電流保護を行うための電流制限
回路及び電源回路に関する。
源回路に係り、特に、過電流保護を行うための電流制限
回路及び電源回路に関する。
【０００２】
【従来の技術】図４は従来の一例の回路構成図を示す。
【０００３】従来の電源回路１は、基準電圧生成回路１
１、検出回路１２、制御回路１３、電流制御トランジス
タＱ２、電流制限回路１４を含む構成とされている。
１、検出回路１２、制御回路１３、電流制御トランジス
タＱ２、電流制限回路１４を含む構成とされている。
【０００４】基準電圧生成回路１１は、電流源２１、ツ
ェナーダイオード２２から構成され、入力端子Ｔinと接
地端子Ｔgndとの間に接続される。基準電圧生成回路１
１は、ツェナーダイオード２２のツェナー電圧により基
準電圧Ｖzを生成する。基準電圧生成回路１１で生成さ
れた基準電圧Ｖzは、制御回路１３に供給される。
ェナーダイオード２２から構成され、入力端子Ｔinと接
地端子Ｔgndとの間に接続される。基準電圧生成回路１
１は、ツェナーダイオード２２のツェナー電圧により基
準電圧Ｖzを生成する。基準電圧生成回路１１で生成さ
れた基準電圧Ｖzは、制御回路１３に供給される。
【０００５】検出回路１２は、抵抗Ｒ５、Ｒ６から構成
され、出力端子Ｔoutと接地端子Ｔgndとの間に接続され
る。検出回路１２は、抵抗Ｒ５、Ｒ６により出力端子Ｔ
outと接地端子Ｔgndとの間の出力電圧Ｖoutを分圧す
る。抵抗Ｒ５、Ｒ６により分圧された電圧は、出力電圧
Ｖoutに対応した電圧である。この電圧は、検出電圧Ｖs
として制御回路１３に供給される。
され、出力端子Ｔoutと接地端子Ｔgndとの間に接続され
る。検出回路１２は、抵抗Ｒ５、Ｒ６により出力端子Ｔ
outと接地端子Ｔgndとの間の出力電圧Ｖoutを分圧す
る。抵抗Ｒ５、Ｒ６により分圧された電圧は、出力電圧
Ｖoutに対応した電圧である。この電圧は、検出電圧Ｖs
として制御回路１３に供給される。
【０００６】制御回路１３は、差動増幅回路３１、トラ
ンジスタＱ１から構成される。差動増幅回路３１の非反
転入力端子には、基準電圧生成回路１１から基準電圧Ｖ
zが印加され、差動増幅回路３１の反転入力端子には、
検出回路１２から分圧電圧が印加される。
ンジスタＱ１から構成される。差動増幅回路３１の非反
転入力端子には、基準電圧生成回路１１から基準電圧Ｖ
zが印加され、差動増幅回路３１の反転入力端子には、
検出回路１２から分圧電圧が印加される。
【０００７】差動増幅回路３１は、基準電圧Ｖzと検出
電圧Ｖsとの差に応じた電流を出力する。差動増幅回路
３１の出力電流は、トランジスタＱ１のベースに供給さ
れる。
電圧Ｖsとの差に応じた電流を出力する。差動増幅回路
３１の出力電流は、トランジスタＱ１のベースに供給さ
れる。
【０００８】トランジスタＱ１は、ＮＰＮトランジスタ
から構成される。トランジスタＱ１のベースには、差動
増幅回路３１及び電流制限回路１４の出力が供給され
る。また、トランジスタＱ１のコレクタは電流制御トラ
ンジスタＱ２、及び電流制限回路１４を構成するトラン
ジスタＱ３のベースに接続され、エミッタは接地端子Ｔ
gndに接続される。
から構成される。トランジスタＱ１のベースには、差動
増幅回路３１及び電流制限回路１４の出力が供給され
る。また、トランジスタＱ１のコレクタは電流制御トラ
ンジスタＱ２、及び電流制限回路１４を構成するトラン
ジスタＱ３のベースに接続され、エミッタは接地端子Ｔ
gndに接続される。
【０００９】トランジスタＱ１は、差動増幅回路３１及
び電流制限回路１４の出力に応じて電流制御トランジス
タＱ２及び電流制限回路１４を構成するトランジスタＱ
３のベース電位を制御する。電流制御トランジスタＱ２
は、ＰＮＰトランジスタから構成される。電流制御トラ
ンジスタＱ２は、エミッタが入力端子Ｔinに接続され、
コレクタが出力端子Ｔoutに接続され、ベースがトラン
ジスタＱ１のコレクタに接続される。電流制御トランジ
スタＱ２は、トランジスタＱ１のコレクタ電位に応じた
電流を入力端子Ｔinから出力端子Ｔoutに供給する。
び電流制限回路１４の出力に応じて電流制御トランジス
タＱ２及び電流制限回路１４を構成するトランジスタＱ
３のベース電位を制御する。電流制御トランジスタＱ２
は、ＰＮＰトランジスタから構成される。電流制御トラ
ンジスタＱ２は、エミッタが入力端子Ｔinに接続され、
コレクタが出力端子Ｔoutに接続され、ベースがトラン
ジスタＱ１のコレクタに接続される。電流制御トランジ
スタＱ２は、トランジスタＱ１のコレクタ電位に応じた
電流を入力端子Ｔinから出力端子Ｔoutに供給する。
【００１０】電流制限回路１４は、トランジスタＱ３〜
Ｑ６、抵抗Ｒ１〜Ｒ４、ダイオードＤ１を含む構成とさ
れている。
Ｑ６、抵抗Ｒ１〜Ｒ４、ダイオードＤ１を含む構成とさ
れている。
【００１１】抵抗Ｒ３、Ｒ４は、出力端子Ｔoutと接地
端子Ｔgndとの間に直列に接続されており、出力電圧Ｖo
utを分圧する。分圧された電圧は、トランジスタＱ４の
ベースに供給される。
端子Ｔgndとの間に直列に接続されており、出力電圧Ｖo
utを分圧する。分圧された電圧は、トランジスタＱ４の
ベースに供給される。
【００１２】トランジスタＱ４は、ＰＮＰトランジスタ
から構成される。トランジスタＱ４のベースは抵抗Ｒ３
と抵抗Ｒ４との接続点に接続され、エミッタは抵抗Ｒ２
を介してトランジスタＱ３のコレクタに接続され、コレ
クタはトランジスタＱ５のコレクタ及びベースに接続さ
れる。
から構成される。トランジスタＱ４のベースは抵抗Ｒ３
と抵抗Ｒ４との接続点に接続され、エミッタは抵抗Ｒ２
を介してトランジスタＱ３のコレクタに接続され、コレ
クタはトランジスタＱ５のコレクタ及びベースに接続さ
れる。
【００１３】トランジスタＱ５は、ＮＰＮトランジスタ
から構成される。トランジスタＱ５のコレクタはトラン
ジスタＱ４のコレクタ接続され、エミッタは接地端子Ｔ
gndに接続され、ベースはトランジスタＱ４のコレクタ
及びトランジスタＱ６のベースに接続される。
から構成される。トランジスタＱ５のコレクタはトラン
ジスタＱ４のコレクタ接続され、エミッタは接地端子Ｔ
gndに接続され、ベースはトランジスタＱ４のコレクタ
及びトランジスタＱ６のベースに接続される。
【００１４】トランジスタＱ６は、ＮＰＮトランジスタ
から構成される。トランジスタＱ６のコレクタはトラン
ジスタＱ１のベースに接続され、エミッタは接地端子Ｔ
gndに接続され、ベースはトランジスタＱ５のベース及
びコレクタに接続されている。トランジスタＱ５、Ｑ６
は、カレントミラー回路を構成しており、トランジスタ
Ｑ４のコレクタ電流に応じた電流をトランジスタＱ１の
ベースから引き込む。
から構成される。トランジスタＱ６のコレクタはトラン
ジスタＱ１のベースに接続され、エミッタは接地端子Ｔ
gndに接続され、ベースはトランジスタＱ５のベース及
びコレクタに接続されている。トランジスタＱ５、Ｑ６
は、カレントミラー回路を構成しており、トランジスタ
Ｑ４のコレクタ電流に応じた電流をトランジスタＱ１の
ベースから引き込む。
【００１５】抵抗Ｒ１及びダイオードＤ１は、トランジ
スタＱ３のコレクタと接地端子Ｔgndとの間に直列接続
され、トランジスタＱ４のコレクタ電流Ｉc4の温度補正
を行う。
スタＱ３のコレクタと接地端子Ｔgndとの間に直列接続
され、トランジスタＱ４のコレクタ電流Ｉc4の温度補正
を行う。
【００１６】トランジスタＱ３はＰＮＰトランジスタか
ら構成されている。トランジスタＱ３のエミッタは入力
端子Ｔinに接続され、コレクタは抵抗Ｒ１、Ｒ２に接続
され、ベースはトランジスタＱ１のコレクタに接続され
ている。トランジスタＱ３は、トランジスタＱ１のコレ
クタ電位に応じた電流を抵抗Ｒ１及び抵抗Ｒ２に供給す
る。なお、トランジスタＱ２、Ｑ３は、トランジスタＱ
２のコレクタ電流をＩ0とすると、トランジスタＱ３の
コレクタ電流が（Ｉ0／ｎ）となるように素子の面積が
設定されている。
ら構成されている。トランジスタＱ３のエミッタは入力
端子Ｔinに接続され、コレクタは抵抗Ｒ１、Ｒ２に接続
され、ベースはトランジスタＱ１のコレクタに接続され
ている。トランジスタＱ３は、トランジスタＱ１のコレ
クタ電位に応じた電流を抵抗Ｒ１及び抵抗Ｒ２に供給す
る。なお、トランジスタＱ２、Ｑ３は、トランジスタＱ
２のコレクタ電流をＩ0とすると、トランジスタＱ３の
コレクタ電流が（Ｉ0／ｎ）となるように素子の面積が
設定されている。
【００１７】トランジスタＱ４がオフのときには、ダイ
オードＤ１の順方向電圧をＶD1とすると、トランジスタ
Ｑ３のコレクタ電位Ｖａは、 Ｖａ＝ＶD1＋Ｒ１×（Ｉ0／ｎ） で表わすことができる。
オードＤ１の順方向電圧をＶD1とすると、トランジスタ
Ｑ３のコレクタ電位Ｖａは、 Ｖａ＝ＶD1＋Ｒ１×（Ｉ0／ｎ） で表わすことができる。
【００１８】抵抗Ｒ３と抵抗Ｒ４との接続点の電位をＶ
b、トランジスタＱ４のベース−エミッタ間電圧をＶbe4
としたとき、トランジスタＱ３のコレクタ電位Ｖａが Ｖａ＝Ｖb＋Ｖbe4 になると、トランジスタＱ４がオンする。
b、トランジスタＱ４のベース−エミッタ間電圧をＶbe4
としたとき、トランジスタＱ３のコレクタ電位Ｖａが Ｖａ＝Ｖb＋Ｖbe4 になると、トランジスタＱ４がオンする。
【００１９】トランジスタＱ４のコレクタ電流Ｉc4は、 Ｉc4＝（Ｉ0／ｎ）−（Ｖa−ＶD1）／Ｒ1 ＝（Ｉ0／ｎ）−（Ｖb＋Ｖbe4＋Ｒ2＊Ｉc4−ＶD1）／Ｒ
1 ∴ Ｉc4＝（Ｉ0／ｎ）−（Ｖb＋Ｖbe4−ＶD1）／Ｒ1）
／（１＋Ｒ2／Ｒ1） で表すことができる。
1 ∴ Ｉc4＝（Ｉ0／ｎ）−（Ｖb＋Ｖbe4−ＶD1）／Ｒ1）
／（１＋Ｒ2／Ｒ1） で表すことができる。
【００２０】上記トランジスタＱ４のコレクタ電流Ｉc4
がトランジスタＱ５、Ｑ６より構成されるカレントミラ
ー回路によりトランジスタＱ１のベースより引き込まれ
る。これにより、トランジスタＱ１のコレクタ電流が減
少し、トランジスタＱ２のコレクタ電流が低減し、出力
電流Ｉ0が制限される。
がトランジスタＱ５、Ｑ６より構成されるカレントミラ
ー回路によりトランジスタＱ１のベースより引き込まれ
る。これにより、トランジスタＱ１のコレクタ電流が減
少し、トランジスタＱ２のコレクタ電流が低減し、出力
電流Ｉ0が制限される。
【００２１】このとき、出力電流Ｉ0と出力電圧Ｖ0との
特性は、フの字特性を示す。
特性は、フの字特性を示す。
【００２２】図４は従来の一例の電流−電圧特性図を示
す。
す。
【００２３】上記電源回路１で、電圧Ｖbが低減し、ト
ランジスタＱ４の飽和領域に入ると、トランジスタＱ４
のコレクタ電流Ｉc4が飽和する。このため、図４に示す
ように出力電流Ｉ0が所定の電流Ｉcで飽和していた。
ランジスタＱ４の飽和領域に入ると、トランジスタＱ４
のコレクタ電流Ｉc4が飽和する。このため、図４に示す
ように出力電流Ｉ0が所定の電流Ｉcで飽和していた。
【００２４】
【発明が解決しようとする課題】しかるに、従来の電源
回路１は、図４に示すような電流−電圧特性を持つた
め、素子によるショート電流にバラツキ、温度特性によ
るショート電流のバラツキが発生する。これにより電源
回路毎に発熱量のバラツキが発生する。また、過電流負
荷時の起動時に図４にＡで示す飽和部分で、出力電圧Ｖ
0の立ち上がりなだらかになるので、起動不良が発生す
る可能性がある。
回路１は、図４に示すような電流−電圧特性を持つた
め、素子によるショート電流にバラツキ、温度特性によ
るショート電流のバラツキが発生する。これにより電源
回路毎に発熱量のバラツキが発生する。また、過電流負
荷時の起動時に図４にＡで示す飽和部分で、出力電圧Ｖ
0の立ち上がりなだらかになるので、起動不良が発生す
る可能性がある。
【００２５】本発明は上記の点に鑑みてなされたもの
で、電流−電圧特性を理想のフの字特性に近似できる電
流制限回路及び電源回路を提供することを目的とする。
で、電流−電圧特性を理想のフの字特性に近似できる電
流制限回路及び電源回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明の請求項１は、出
力電圧（Ｖout）に応じた検出電圧（Ｖb）を生成する検
出回路（Ｒ３、Ｒ４）と、前記検出電圧（Ｖb）に応じた
制御電流を生成する制御電流生成回路（Ｑ４〜Ｑ６）と
を有し、前記制御電流に応じて出力電流を制限する電流
制限回路（１０１）において、前記検出回路（Ｒ３、Ｒ
４）と前記制御電流生成回路（Ｑ４〜Ｑ６）との間に設
けられ、前記制御電流生成回路（Ｑ４〜Ｑ６）が飽和動
作しないように前記検出電圧（Ｖb）を制御する飽和動
作防止回路（Ｄ２）を設けてなる。
力電圧（Ｖout）に応じた検出電圧（Ｖb）を生成する検
出回路（Ｒ３、Ｒ４）と、前記検出電圧（Ｖb）に応じた
制御電流を生成する制御電流生成回路（Ｑ４〜Ｑ６）と
を有し、前記制御電流に応じて出力電流を制限する電流
制限回路（１０１）において、前記検出回路（Ｒ３、Ｒ
４）と前記制御電流生成回路（Ｑ４〜Ｑ６）との間に設
けられ、前記制御電流生成回路（Ｑ４〜Ｑ６）が飽和動
作しないように前記検出電圧（Ｖb）を制御する飽和動
作防止回路（Ｄ２）を設けてなる。
【００２７】請求項２は、前記制御電流生成回路（Ｑ４
〜Ｑ６）を、前記検出電圧（Ｖb）がベースに供給さ
れ、コレクタから前記制御電流を出力するトランジスタ
（Ｑ４）を含む構成とし、前記飽和動作防止回路（Ｄ
２）は、前記検出電圧を前記トランジスタ（Ｑ４）が飽
和動作しないようにシフトさせるように動作させる。
〜Ｑ６）を、前記検出電圧（Ｖb）がベースに供給さ
れ、コレクタから前記制御電流を出力するトランジスタ
（Ｑ４）を含む構成とし、前記飽和動作防止回路（Ｄ
２）は、前記検出電圧を前記トランジスタ（Ｑ４）が飽
和動作しないようにシフトさせるように動作させる。
【００２８】請求項３は、前記飽和動作防止回路（Ｄ
２）は、前記検出回路（Ｒ３、Ｒ４）と前記トランジス
タ（Ｑ４）のベースとの間に直列に接続されたダイオー
ドであることを特徴とする。
２）は、前記検出回路（Ｒ３、Ｒ４）と前記トランジス
タ（Ｑ４）のベースとの間に直列に接続されたダイオー
ドであることを特徴とする。
【００２９】請求項４は、前記制御電流生成回路（Ｑ
４、Ｑ６）から出力される制御電流を前記飽和動作防止
回路（Ｄ２）の温度特性に応じて補正する温度特性補正
回路（Ｄ３）を設けてなる。
４、Ｑ６）から出力される制御電流を前記飽和動作防止
回路（Ｄ２）の温度特性に応じて補正する温度特性補正
回路（Ｄ３）を設けてなる。
【００３０】請求項５は、出力電圧に応じて第１の検出
電圧を生成する第１の検出回路（１２）と、前記第１の
検出電圧に応じて出力電流を前記出力電圧が一定になる
ように制御する制御回路（１１，１３）と、前記出力電
圧に応じて第２の検出電圧を生成する第２の検出回路
（Ｒ３、Ｒ４）と、前記第２の検出電圧に応じて制御電
流を生成し、前記制御回路（１１、１３）を制御する制
御電流生成回路（Ｑ４〜Ｑ６）とを有する電源回路にお
いて、前記第２の検出回路（Ｒ３、Ｒ４）と前記制御電
流生成回路（Ｑ４〜Ｑ６）との間に設けられ、前記制御
電流生成回路（Ｑ４〜Ｑ６）が飽和動作しないように前
記検出電圧を制御する飽和動作防止回路（Ｄ２）を設け
てなる。
電圧を生成する第１の検出回路（１２）と、前記第１の
検出電圧に応じて出力電流を前記出力電圧が一定になる
ように制御する制御回路（１１，１３）と、前記出力電
圧に応じて第２の検出電圧を生成する第２の検出回路
（Ｒ３、Ｒ４）と、前記第２の検出電圧に応じて制御電
流を生成し、前記制御回路（１１、１３）を制御する制
御電流生成回路（Ｑ４〜Ｑ６）とを有する電源回路にお
いて、前記第２の検出回路（Ｒ３、Ｒ４）と前記制御電
流生成回路（Ｑ４〜Ｑ６）との間に設けられ、前記制御
電流生成回路（Ｑ４〜Ｑ６）が飽和動作しないように前
記検出電圧を制御する飽和動作防止回路（Ｄ２）を設け
てなる。
【００３１】本発明によれば、飽和動作防止回路（Ｄ
２）により制御電流生成回路（Ｑ４〜Ｑ６）が飽和動作
しないように前記検出電圧を制御することにより、制御
電流生成回路（Ｑ４〜Ｑ６）が飽和動作して、出力電流
を制限できなくなることがないので、出力電流を常に制
限することができる。このため、所望の特性、例えば、
正しいフの字特性を得ることができる。よって、出力電
流のばらつきを防止でき、したがって、回路の発熱量を
一定にできる。
２）により制御電流生成回路（Ｑ４〜Ｑ６）が飽和動作
しないように前記検出電圧を制御することにより、制御
電流生成回路（Ｑ４〜Ｑ６）が飽和動作して、出力電流
を制限できなくなることがないので、出力電流を常に制
限することができる。このため、所望の特性、例えば、
正しいフの字特性を得ることができる。よって、出力電
流のばらつきを防止でき、したがって、回路の発熱量を
一定にできる。
【００３２】
【発明の実施の形態】図１は本発明の一実施例の回路構
成図を示す。同図中、図３と同一構成部分には同一符号
を付し、その説明は省略する。
成図を示す。同図中、図３と同一構成部分には同一符号
を付し、その説明は省略する。
【００３３】本実施例の電源回路１００は、電流制限回
路１０１の構成が図３に示す従来の電源回路１と相違す
る。本実施例の電源制限回路１０１は、図３に示す従来
の電流制限回路１４において、抵抗Ｒ３と抵抗Ｒ４との
接続点と、トランジスタＱ４のベースとの間にダイオー
ドＤ２を挿入するとともに、ダイオードＤ１と接地端子
Ｔgndとの間にダイオードＤ３を挿入した構成とされて
いる。
路１０１の構成が図３に示す従来の電源回路１と相違す
る。本実施例の電源制限回路１０１は、図３に示す従来
の電流制限回路１４において、抵抗Ｒ３と抵抗Ｒ４との
接続点と、トランジスタＱ４のベースとの間にダイオー
ドＤ２を挿入するとともに、ダイオードＤ１と接地端子
Ｔgndとの間にダイオードＤ３を挿入した構成とされて
いる。
【００３４】ダイオードＤ２は、アノードがトランジス
タＱ４のベースに接続され、カソードが抵抗Ｒ３と抵抗
Ｒ４との接続点に接続される。トランジスタＱ４のベー
ス電圧は、抵抗Ｒ３と抵抗Ｒ４との接続点の電位Ｖbを
ダイオードＤ３の順方向電圧分だけシフトアップした電
圧となる。
タＱ４のベースに接続され、カソードが抵抗Ｒ３と抵抗
Ｒ４との接続点に接続される。トランジスタＱ４のベー
ス電圧は、抵抗Ｒ３と抵抗Ｒ４との接続点の電位Ｖbを
ダイオードＤ３の順方向電圧分だけシフトアップした電
圧となる。
【００３５】このため、抵抗Ｒ３と抵抗Ｒ４との接続点
の電圧Ｖbが「０」になったとき、トランジスタＱ４の
ベース電圧は、ダイオードＤ２の順方向電圧に保持され
る。このため、出力電圧Ｖ0が「０」になる前に、トラ
ンジスタＱ４が飽和することがない。すなわち、出力電
圧Ｖ0が「０」になる前に、出力電流Ｉ0が飽和すること
がない。
の電圧Ｖbが「０」になったとき、トランジスタＱ４の
ベース電圧は、ダイオードＤ２の順方向電圧に保持され
る。このため、出力電圧Ｖ0が「０」になる前に、トラ
ンジスタＱ４が飽和することがない。すなわち、出力電
圧Ｖ0が「０」になる前に、出力電流Ｉ0が飽和すること
がない。
【００３６】ダイオードＤ３は、抵抗Ｒ１及びダイオー
ドＤ１に直列に接続される。ダイオードＤ３は、ダイオ
ードＤ２の温度特性による電圧変化を保証するための素
子である。ダイオードＤ３は、ダイオードＤ２と略同じ
温度特性を有するものを用いる。
ドＤ１に直列に接続される。ダイオードＤ３は、ダイオ
ードＤ２の温度特性による電圧変化を保証するための素
子である。ダイオードＤ３は、ダイオードＤ２と略同じ
温度特性を有するものを用いる。
【００３７】例えば、ダイオードＤ２、Ｄ３が正の温度
特性を有する場合、周囲温度が上昇すると、ダイオード
Ｄ２に流れる電流が増加する。このため、トランジスタ
Ｑ４のコレクタ電流が増加しようとする。しかし、この
とき、ダイオードＤ３に流れる電流が増加する。このた
め、トランジスタＱ４のエミッタ電流が減少する。よっ
て、トランジスタＱ４のコレクタ電流Ｉc4には変化が現
れない。
特性を有する場合、周囲温度が上昇すると、ダイオード
Ｄ２に流れる電流が増加する。このため、トランジスタ
Ｑ４のコレクタ電流が増加しようとする。しかし、この
とき、ダイオードＤ３に流れる電流が増加する。このた
め、トランジスタＱ４のエミッタ電流が減少する。よっ
て、トランジスタＱ４のコレクタ電流Ｉc4には変化が現
れない。
【００３８】図２は本発明の一実施例の電流−電圧特性
図を示す。
図を示す。
【００３９】本実施例の電源回路１００によれば、出力
端子Ｔoutが短絡し、抵抗Ｒ３と抵抗Ｒ４との接続点の
電圧Ｖbが「０」、すなわち、出力電圧Ｖ0が「０」にな
ったときに、トランジスタＱ４が飽和しない。このた
め、図２に示すように出力電流Ｉ0と出力電圧Ｖ0との特
性を理想的なフの字特性とすることができる。
端子Ｔoutが短絡し、抵抗Ｒ３と抵抗Ｒ４との接続点の
電圧Ｖbが「０」、すなわち、出力電圧Ｖ0が「０」にな
ったときに、トランジスタＱ４が飽和しない。このた
め、図２に示すように出力電流Ｉ0と出力電圧Ｖ0との特
性を理想的なフの字特性とすることができる。
【００４０】よって、ショート電流のバラツキ、温度特
性によるショート電流のバラツキを低減でき、ショート
電流を安定化できる。このため、電源回路毎の発熱量の
バラツキを低減できる。
性によるショート電流のバラツキを低減でき、ショート
電流を安定化できる。このため、電源回路毎の発熱量の
バラツキを低減できる。
【００４１】なお、本実施例では、ダイオードＤ２、Ｄ
３は、ダイオード接続されたトランジスタで構成しても
よい。また、単なる抵抗であってもよい。要はトランジ
スタＱ４のベース電圧を抵抗Ｒ３、Ｒ４の接続点からシ
フトアップできるものであればよい。
３は、ダイオード接続されたトランジスタで構成しても
よい。また、単なる抵抗であってもよい。要はトランジ
スタＱ４のベース電圧を抵抗Ｒ３、Ｒ４の接続点からシ
フトアップできるものであればよい。
【００４２】
【発明の効果】上述の如く、本発明によれば、飽和動作
防止回路により制御電流生成回路が飽和動作しないよう
に前記検出電圧を制御することにより、制御電流生成回
路が飽和動作して、出力電流を制限できなくなることが
ないので、出力電流を常に制限することができ、よっ
て、所望の特性、例えば、理想的なフの字特性を得るこ
とができる。このため、出力電流のばらつきを防止で
き、したがって、回路の発熱量を一定にできる。
防止回路により制御電流生成回路が飽和動作しないよう
に前記検出電圧を制御することにより、制御電流生成回
路が飽和動作して、出力電流を制限できなくなることが
ないので、出力電流を常に制限することができ、よっ
て、所望の特性、例えば、理想的なフの字特性を得るこ
とができる。このため、出力電流のばらつきを防止で
き、したがって、回路の発熱量を一定にできる。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の電流−電圧特性図である。
【図３】従来の一例の回路構成図である。
【図４】従来の一例の電流−電圧特性図である。
１１ 基準電圧生成回路 １２ 検出回路 １３ 制御回路 ２１ 電流源 ２２ ツェナーダイオード ３１ 差動増幅回路 Ｑ２ 電流制御用トランジスタ １００ 電源回路 １０１ 電流制限回路 Ｄ２、Ｄ３ ダイオード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5G013 AA02 BA01 CA10 5G065 BA04 DA07 EA01 HA04 HA07 JA01 LA01 MA09 NA04 NA06 5H420 NA14 NB02 NB12 NB24 NB36 NC02 NC27 NC33 NE15 NE23 5H430 BB01 BB05 BB09 BB11 BB12 EE03 FF04 FF05 FF13 GG02 HH03 LA07 LA13 LA15 LA17 LA21
Claims (5)
- 【請求項１】 出力電圧に応じた検出電圧を生成する検
出回路と、前記検出電圧に応じた制御電流を生成する制
御電流生成回路とを有し、前記制御電流に応じて出力電
流を制限する電流制限回路において、 前記検出回路と前記制御電流生成回路との間に設けら
れ、前記制御電流生成回路が飽和動作しないように前記
検出電圧を制御する飽和動作防止回路を有することを特
徴とする電流制限回路。 - 【請求項２】 前記制御電流生成回路は、前記検出電圧
がベースに供給され、コレクタから前記制御電流を出力
するトランジスタを含む構成とし、 前記飽和動作防止回路は、前記検出電圧を前記トランジ
スタが飽和動作しないようにシフトさせる回路であるこ
とを特徴とする請求項１記載の電流制限回路。 - 【請求項３】 前記飽和動作防止回路は、前記検出回路
と前記トランジスタのベースとの間に直列に接続された
ダイオードであることを特徴とする請求項２記載の電流
制限回路。 - 【請求項４】 前記制御電流生成回路から出力される制
御電流を前記飽和動作防止回路の温度特性に応じて補正
する温度特性補正回路を有することを特徴とする請求項
１乃至３のいずれか一項記載の電流制限回路。 - 【請求項５】 出力電圧に応じて第１の検出電圧を生成
する第１の検出回路と、前記第１の検出電圧に応じて出
力電流を前記出力電圧が一定になるように制御する制御
回路と、前記出力電圧に応じて第２の検出電圧を生成す
る第２の検出回路と、前記第２の検出電圧に応じて制御
回路を制御する制御電流生成回路とを有する電源回路に
おいて、 前記第２の検出回路と前記制御電流生成回路との間に設
けられ、前記制御電流生成回路が飽和動作しないように
前記検出電圧を制御する飽和動作防止回路を有すること
を特徴とする電源回路。
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|---|---|---|---|
| JP2001109042A JP4734747B2 (ja) | 2001-04-06 | 2001-04-06 | 電流制限回路及び電源回路 |
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| JP2002304225A true JP2002304225A (ja) | 2002-10-18 |
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- 2001-04-06 JP JP2001109042A patent/JP4734747B2/ja not_active Expired - Fee Related
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