JP2002016150A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 負荷素子を不要にし、しかも、メモリセルサ
イズを大きくすること無しに、安定したメモリセル動作
と高速動作とを両立させるようにした半導体記憶装置を
提供する。 【解決手段】 本半導体記憶装置は、負荷抵素子を不要
とにした構成のＳＲＡＭであって、メモリセル中のＮ型
ＭＯＳトランジスタからなる一対の駆動用ＭＯＳトラン
ジスタ１、１’ のゲート絶縁膜の膜厚が、Ｐ型ＭＯＳ
トランジスタからなる一対のアドレス選択用ＭＯＳトラ
ンジスタ２、２’のゲート絶縁膜の膜厚よりも厚く設定
されている。
イズを大きくすること無しに、安定したメモリセル動作
と高速動作とを両立させるようにした半導体記憶装置を
提供する。 【解決手段】 本半導体記憶装置は、負荷抵素子を不要
とにした構成のＳＲＡＭであって、メモリセル中のＮ型
ＭＯＳトランジスタからなる一対の駆動用ＭＯＳトラン
ジスタ１、１’ のゲート絶縁膜の膜厚が、Ｐ型ＭＯＳ
トランジスタからなる一対のアドレス選択用ＭＯＳトラ
ンジスタ２、２’のゲート絶縁膜の膜厚よりも厚く設定
されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳しくは、安定したメモリ
セル動作と高速動作とを両立させることができる、ＳＲ
ＡＭ（Static Random Access Memory ）として最適な半
導体記憶装置、及びその製造方法に関するものである。
びその製造方法に関し、より詳しくは、安定したメモリ
セル動作と高速動作とを両立させることができる、ＳＲ
ＡＭ（Static Random Access Memory ）として最適な半
導体記憶装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体記憶装置は、ＤＲＡＭ（Dynamic
Random Access Memory）、ＳＲＡＭ、及びＲＯＭ（Read
Only Memory）に大きく区分される。ＤＲＡＭは、１個
のＭＯＳ（Metal Oxide Semiconductor ）トランジスタ
と１個のキャパシタの２つの素子でメモリセルが構成さ
れているので、高集積性及びコストパフォーマンスに優
れている。一方、ＳＲＡＭは、ＤＲＡＭに比べて、動作
速度が速く、消費電力が小さいなどの長所があるもの
の、一般的には、メモリセルが６個のトランジスタ、又
は４個のトランジスタと、２つの抵抗素子とで構成され
ていて、メモリセルを構成する素子数が多いため、高集
積化には向かないとされている。
Random Access Memory）、ＳＲＡＭ、及びＲＯＭ（Read
Only Memory）に大きく区分される。ＤＲＡＭは、１個
のＭＯＳ（Metal Oxide Semiconductor ）トランジスタ
と１個のキャパシタの２つの素子でメモリセルが構成さ
れているので、高集積性及びコストパフォーマンスに優
れている。一方、ＳＲＡＭは、ＤＲＡＭに比べて、動作
速度が速く、消費電力が小さいなどの長所があるもの
の、一般的には、メモリセルが６個のトランジスタ、又
は４個のトランジスタと、２つの抵抗素子とで構成され
ていて、メモリセルを構成する素子数が多いため、高集
積化には向かないとされている。
【０００３】ＳＲＡＭは、基本的には、フリップフロッ
プ回路にデータ伝達用のトランジスタを接続した構成に
なっていて、通常、フリップフロップ回路は、２つのイ
ンバータ回路を組み合わせることで形成される。インバ
ーター回路を構成するためには、Ｎチャネル型ＭＯＳ
（以下、ＮＭＯＳと呼ぶ）とＰチャネル型ＭＯＳ（以
下、ＰＭＯＳと呼ぶ）とをそれぞれ一個ずつ組み合わせ
るか、ＮＭＯＳ一個と抵抗素子一個を組み合わせる。
プ回路にデータ伝達用のトランジスタを接続した構成に
なっていて、通常、フリップフロップ回路は、２つのイ
ンバータ回路を組み合わせることで形成される。インバ
ーター回路を構成するためには、Ｎチャネル型ＭＯＳ
（以下、ＮＭＯＳと呼ぶ）とＰチャネル型ＭＯＳ（以
下、ＰＭＯＳと呼ぶ）とをそれぞれ一個ずつ組み合わせ
るか、ＮＭＯＳ一個と抵抗素子一個を組み合わせる。
【０００４】６個のトランジスタで構成されるＳＲＡＭ
のメモリセルは、トランジスタがＭＯＳ型なので、Ｆｕ
ｌｌＣＭＯＳ型メモリセル（以下、６Ｔｒメモリセルと
呼ぶ）と呼ばれ、１つのメモリセルを構成するための面
積は、ＳＲＡＭのなかで最も大きい。一方、４個のトラ
ンジスタと２個の抵抗素子とで構成されるＳＲＡＭのメ
モリセル（以下、抵抗素子型メモリセルと呼ぶ）は、ト
ランジスタをＭＯＳ型で形成し、かつ抵抗素子をトラン
ジスタの上方に形成するので、占有面積が小さくなり、
１つのメモリセルの占有面積は、６Ｔｒメモリセルより
も小さい。
のメモリセルは、トランジスタがＭＯＳ型なので、Ｆｕ
ｌｌＣＭＯＳ型メモリセル（以下、６Ｔｒメモリセルと
呼ぶ）と呼ばれ、１つのメモリセルを構成するための面
積は、ＳＲＡＭのなかで最も大きい。一方、４個のトラ
ンジスタと２個の抵抗素子とで構成されるＳＲＡＭのメ
モリセル（以下、抵抗素子型メモリセルと呼ぶ）は、ト
ランジスタをＭＯＳ型で形成し、かつ抵抗素子をトラン
ジスタの上方に形成するので、占有面積が小さくなり、
１つのメモリセルの占有面積は、６Ｔｒメモリセルより
も小さい。
【０００５】しかし、抵抗素子型メモリセルの製造で
は、６Ｔｒメモリセルに比べて、抵抗素子（通常、多結
晶シリコンを用いて抵抗体を形成）を形成するための形
成工程が余分に必要である。また、それらの素子同士を
接続することが必要であって、メモリセル自体が複雑に
なってしまう。更に、抵抗素子型メモリセルは、抵抗素
子の時定数が大きいため、ＦｕｌｌＣＭＯＳ型メモリセ
ルより低電圧動作が難しいとされている。近年、特に、
低電圧動作、つまり低消費電力型のＳＲＡＭが、市場か
ら求められており、チップ面積の小さい抵抗負荷型メモ
リセルよりもＦｕｌｌＣＭＯＳ型メモリセルが広く用い
られるようになってきた。
は、６Ｔｒメモリセルに比べて、抵抗素子（通常、多結
晶シリコンを用いて抵抗体を形成）を形成するための形
成工程が余分に必要である。また、それらの素子同士を
接続することが必要であって、メモリセル自体が複雑に
なってしまう。更に、抵抗素子型メモリセルは、抵抗素
子の時定数が大きいため、ＦｕｌｌＣＭＯＳ型メモリセ
ルより低電圧動作が難しいとされている。近年、特に、
低電圧動作、つまり低消費電力型のＳＲＡＭが、市場か
ら求められており、チップ面積の小さい抵抗負荷型メモ
リセルよりもＦｕｌｌＣＭＯＳ型メモリセルが広く用い
られるようになってきた。
【０００６】ところで、最近、抵抗素子を必要としない
ＦｕｌｌＣＭＯＳ型メモリセルであるにも関わらず、４
個のトランジスタでメモリセルを構成するＳＲＡＭが、
特開平７−３０２８４７号公報、特許平４−２５２６２
６号公報、及び特開平１０−３４６１４９号で提案され
ている。４個のトランジスタでメモリセルを構成したＦ
ｕｌｌＣＭＯＳ型メモリセルは、ＮＭＯＳトランジスタ
からなる一対の駆動用ＭＯＳトランジスタと、ＰＭＯＳ
トランジスタからなる一対のアドレス選択用ＭＯＳトラ
ンジスタとから構成されていて、駆動用ＭＯＳトランジ
スタの出力ノードには、負荷素子（ロード）が接続され
ていない構成になっている（以下、ロードレス４Ｔｒメ
モリセルと呼ぶ）。
ＦｕｌｌＣＭＯＳ型メモリセルであるにも関わらず、４
個のトランジスタでメモリセルを構成するＳＲＡＭが、
特開平７−３０２８４７号公報、特許平４−２５２６２
６号公報、及び特開平１０−３４６１４９号で提案され
ている。４個のトランジスタでメモリセルを構成したＦ
ｕｌｌＣＭＯＳ型メモリセルは、ＮＭＯＳトランジスタ
からなる一対の駆動用ＭＯＳトランジスタと、ＰＭＯＳ
トランジスタからなる一対のアドレス選択用ＭＯＳトラ
ンジスタとから構成されていて、駆動用ＭＯＳトランジ
スタの出力ノードには、負荷素子（ロード）が接続され
ていない構成になっている（以下、ロードレス４Ｔｒメ
モリセルと呼ぶ）。
【０００７】以下に、図８及び図９を参照して、従来の
６Ｔｒメモリセル及びロードレス４Ｔｒメモリセルの構
造とその製造方法について具体的に説明する。図８
（ａ）及び（ｂ）は、それぞれ、６Ｔｒメモリセル及び
ロードレス４Ｔｒメモリセルの回路図、並びに図９
（ａ）及び（ｂ）は、それぞれ、６Ｔｒメモリセル及び
ロードレス４Ｔｒメモリセルの回路動作図である。図８
（ａ）に示すように、６Ｔｒメモリセルは、駆動用トラ
ンジスタ１、１’（ＮＭＯＳ）２個で１対、負荷トラン
ジスタ２１、２１’（ＰＭＯＳ）２個で１対、アドレス
選択用トランジスタ２、２’（ＮＭＯＳ）２個で１対の
計６個のトランジスタで形成される。更に詳しく説明す
ると、データ保持時の６Ｔｒメモリセルの動作状況は、
図９（ａ）に示すように、出力ノード４がＨｉｇｈレベ
ル、つまり、データを書き込んでいる時は、駆動用トラ
ンジスタ１及びアドレス選択用トランジスタ２が、オフ
状態であり、負荷トラジスター２１がオン状態にある。
この時、出力ノード４では、接合リークや駆動用トラン
ジスタ１の漏れ電流によって出力ノード４の電荷消失が
起こり、電位が低下していくが、Ｖｃｃ２０から負荷ト
ランジスタ２１を介して電流が流れ込んで電荷を供給す
るため、常に、出力ノード４はＨｉｇｈレベルに保たれ
ている。逆に、アドレス選択用トラジスター２がオン状
態になると、出力ノード４からデジット線２２に電流が
流れ出し、データが読み出される。以上が、６Ｔｒメモ
りセルの動作を簡単に説明したものである。
６Ｔｒメモリセル及びロードレス４Ｔｒメモリセルの構
造とその製造方法について具体的に説明する。図８
（ａ）及び（ｂ）は、それぞれ、６Ｔｒメモリセル及び
ロードレス４Ｔｒメモリセルの回路図、並びに図９
（ａ）及び（ｂ）は、それぞれ、６Ｔｒメモリセル及び
ロードレス４Ｔｒメモリセルの回路動作図である。図８
（ａ）に示すように、６Ｔｒメモリセルは、駆動用トラ
ンジスタ１、１’（ＮＭＯＳ）２個で１対、負荷トラン
ジスタ２１、２１’（ＰＭＯＳ）２個で１対、アドレス
選択用トランジスタ２、２’（ＮＭＯＳ）２個で１対の
計６個のトランジスタで形成される。更に詳しく説明す
ると、データ保持時の６Ｔｒメモリセルの動作状況は、
図９（ａ）に示すように、出力ノード４がＨｉｇｈレベ
ル、つまり、データを書き込んでいる時は、駆動用トラ
ンジスタ１及びアドレス選択用トランジスタ２が、オフ
状態であり、負荷トラジスター２１がオン状態にある。
この時、出力ノード４では、接合リークや駆動用トラン
ジスタ１の漏れ電流によって出力ノード４の電荷消失が
起こり、電位が低下していくが、Ｖｃｃ２０から負荷ト
ランジスタ２１を介して電流が流れ込んで電荷を供給す
るため、常に、出力ノード４はＨｉｇｈレベルに保たれ
ている。逆に、アドレス選択用トラジスター２がオン状
態になると、出力ノード４からデジット線２２に電流が
流れ出し、データが読み出される。以上が、６Ｔｒメモ
りセルの動作を簡単に説明したものである。
【０００８】次に、ロードレス４Ｔｒメモリセルは、図
８（ｂ）に示すように、１対の駆動用トランジスタ１、
１’（ＮＭＯＳ）と、１対のアドレス選択用トランジス
タ２、２’（ＰＭＯＳ）の計４個のトランジスタで形成
される。ロードレス４Ｔｒメモリセルが、６Ｔｒメモリ
セルと大きく異なる点は、素子の数以外にアドレス選択
用トランジスタ２、２’がＰＭＯＳであると言うことで
ある。更に詳しく説明すると、データ保持時のロードレ
ス４Ｔｒメモリセルの動作状況は、図９（ｂ）に示すよ
うに、出力ノード４がＨｉｇｈレベル、つまり、データ
を書き込んでいる時は、駆動用トランジスタ１及びアド
レス選択用トランジスタ２が、オフ状態にある。この
時、６Ｔｒメモリセルと同様に、出力ノード４では、接
合リークや駆動用トランジスタ１の漏れ電流によって出
力ノード４の電位が低下していく。ロードレス４Ｔｒメ
モリセルには電流を供給する専用の負荷素子（ロード）
が無く、アドレス選択用トランジスタ２のオフ電流（漏
れ電流）が出力ノード４に流れ込み、電荷消失分を補っ
ている。逆に、アドレス選択用トラジスター２がオン状
態になると、出力ノード４からデジット線２２に電流が
流れ出し、データが読み出される。
８（ｂ）に示すように、１対の駆動用トランジスタ１、
１’（ＮＭＯＳ）と、１対のアドレス選択用トランジス
タ２、２’（ＰＭＯＳ）の計４個のトランジスタで形成
される。ロードレス４Ｔｒメモリセルが、６Ｔｒメモリ
セルと大きく異なる点は、素子の数以外にアドレス選択
用トランジスタ２、２’がＰＭＯＳであると言うことで
ある。更に詳しく説明すると、データ保持時のロードレ
ス４Ｔｒメモリセルの動作状況は、図９（ｂ）に示すよ
うに、出力ノード４がＨｉｇｈレベル、つまり、データ
を書き込んでいる時は、駆動用トランジスタ１及びアド
レス選択用トランジスタ２が、オフ状態にある。この
時、６Ｔｒメモリセルと同様に、出力ノード４では、接
合リークや駆動用トランジスタ１の漏れ電流によって出
力ノード４の電位が低下していく。ロードレス４Ｔｒメ
モリセルには電流を供給する専用の負荷素子（ロード）
が無く、アドレス選択用トランジスタ２のオフ電流（漏
れ電流）が出力ノード４に流れ込み、電荷消失分を補っ
ている。逆に、アドレス選択用トラジスター２がオン状
態になると、出力ノード４からデジット線２２に電流が
流れ出し、データが読み出される。
【０００９】つまり、ロードレス４Ｔｒメモリセルが動
作するために必要な条件は、アドレス選択用トランジス
タ（ＰＭＯＳ）のオフ電流（漏れ電流）が、駆動用トラ
ンジスタ（ＮＭＯＳ）のオフ電流（漏れ電流）より大き
いことである。また、ロードレス４Ｔｒメモリセルの利
点は、駆動用ＭＯＳトランジスタの出力ノードに通常接
続される負荷素子（ロード）を不要にしたことにより、
メモリセル構造が複雑になるのを避けることができるこ
とである。
作するために必要な条件は、アドレス選択用トランジス
タ（ＰＭＯＳ）のオフ電流（漏れ電流）が、駆動用トラ
ンジスタ（ＮＭＯＳ）のオフ電流（漏れ電流）より大き
いことである。また、ロードレス４Ｔｒメモリセルの利
点は、駆動用ＭＯＳトランジスタの出力ノードに通常接
続される負荷素子（ロード）を不要にしたことにより、
メモリセル構造が複雑になるのを避けることができるこ
とである。
【００１０】次に、図１０及び図１１を参照して、従来
のロードレス４Ｔｒメモリセルの構造を更に詳しく説明
する。図１０は従来のロードレス４Ｔｒメモリセルの素
子配置図、及び図１１は図１０の断面Ａでのロードレス
４Ｔｒメモリセルの断面図である。従来のロードレス４
Ｔｒメモリセルは、図１０に示すように、駆動用トラン
ジスタ１及び駆動用トランジスタ１’の一対と、アドレ
ス選択用トランジスタ２及びアドレス選択用トランジス
タ２’の一対と、出力ノード４及び出力ノード４’とを
備えている。アドレス選択用トランジスタ２は、出力ノ
ード４に接続され、さらに出力ノード４を介して駆動用
トランジスタ１のゲート電極に接続されている。駆動用
トランジスタ１の拡散層と、駆動用トランジスタ１と対
を成す駆動用トランジスタ１’のゲート電極とが接続さ
れ、また、駆動用トランジスタ１’の拡散層は、駆動用
トランジスタ１のゲート電極及び出力ノード４’に接続
されている。
のロードレス４Ｔｒメモリセルの構造を更に詳しく説明
する。図１０は従来のロードレス４Ｔｒメモリセルの素
子配置図、及び図１１は図１０の断面Ａでのロードレス
４Ｔｒメモリセルの断面図である。従来のロードレス４
Ｔｒメモリセルは、図１０に示すように、駆動用トラン
ジスタ１及び駆動用トランジスタ１’の一対と、アドレ
ス選択用トランジスタ２及びアドレス選択用トランジス
タ２’の一対と、出力ノード４及び出力ノード４’とを
備えている。アドレス選択用トランジスタ２は、出力ノ
ード４に接続され、さらに出力ノード４を介して駆動用
トランジスタ１のゲート電極に接続されている。駆動用
トランジスタ１の拡散層と、駆動用トランジスタ１と対
を成す駆動用トランジスタ１’のゲート電極とが接続さ
れ、また、駆動用トランジスタ１’の拡散層は、駆動用
トランジスタ１のゲート電極及び出力ノード４’に接続
されている。
【００１１】次に、図１２及び図１３を参照して、従来
のロードレス４Ｔｒメモリセルの製造方法について説明
する。図１２（ａ）から（ｃ）及び図１３（ｄ）と
（ｅ）は、それぞれ、従来の方法に従ってロードレス４
Ｔｒメモリセルを製造する際の工程毎の断面Ａでの断面
図である。まず、図１２（ａ）に示すように、、従来の
選択酸化法やトレンチアイソレーション技術を用いて、
半導体基板１０の所定領域に素子分離１１を形成する。
さらに、酸化技術を用いて酸化膜（ＳｉＯ2 ）からなる
ゲート絶縁膜１２を素子分離１１以外の領域に形成す
る。次に、図１２（ｂ）に示すように、ＣＶＤ技術及び
リソグラフィ技術によって、所定の場所にゲート電極１
３を形成する。ゲート電極形成工程の前に、ウェル形成
やトランジスタのしきい値電圧を制御するイオン注入工
程を行っても構わない。次に、図１２（ｃ）に示すよう
に、半導体基板１の全面に層間膜１４、例えば酸化膜を
形成し、リソグラフィ技術及びエッチング技術によって
所定の箇所にコンタクトホール１５を開口する。
のロードレス４Ｔｒメモリセルの製造方法について説明
する。図１２（ａ）から（ｃ）及び図１３（ｄ）と
（ｅ）は、それぞれ、従来の方法に従ってロードレス４
Ｔｒメモリセルを製造する際の工程毎の断面Ａでの断面
図である。まず、図１２（ａ）に示すように、、従来の
選択酸化法やトレンチアイソレーション技術を用いて、
半導体基板１０の所定領域に素子分離１１を形成する。
さらに、酸化技術を用いて酸化膜（ＳｉＯ2 ）からなる
ゲート絶縁膜１２を素子分離１１以外の領域に形成す
る。次に、図１２（ｂ）に示すように、ＣＶＤ技術及び
リソグラフィ技術によって、所定の場所にゲート電極１
３を形成する。ゲート電極形成工程の前に、ウェル形成
やトランジスタのしきい値電圧を制御するイオン注入工
程を行っても構わない。次に、図１２（ｃ）に示すよう
に、半導体基板１の全面に層間膜１４、例えば酸化膜を
形成し、リソグラフィ技術及びエッチング技術によって
所定の箇所にコンタクトホール１５を開口する。
【００１２】次に、図１３（ｄ）に示すように、開口し
たコンタクトホール１５内にＣＶＤ技術及びエッチング
技術を用いて埋め込みコンタクト１６を形成する。最後
に、図１３（ｅ）に示すように、配線層１７を形成して
一連の工程が完了する。なお、各素子を接続するため
に、必要に応じて、更に多層配線化して配線層を増やし
ても構わない。
たコンタクトホール１５内にＣＶＤ技術及びエッチング
技術を用いて埋め込みコンタクト１６を形成する。最後
に、図１３（ｅ）に示すように、配線層１７を形成して
一連の工程が完了する。なお、各素子を接続するため
に、必要に応じて、更に多層配線化して配線層を増やし
ても構わない。
【００１３】
【発明が解決しようとする課題】上記特願平４−２５２
６２６号公報に記載のロードレス４Ｔｒメモリセルは、
抵抗負荷を不要にしたことにより、動作上で、メモリセ
ルに記憶されているデータを保持するために、待機時に
アドレス選択用ＭＯＳトランジスタを負荷抵抗（ロー
ド）として動作させるように、アドレス選択用ＭＯＳト
ランジスタのゲートに中間電位を与えている。これは、
アドレス選択用トランジスタのオフ電流を積極的に大き
くするためである。更に、上記特許平１０−３４６１４
９号公報では、駆動用ＭＯＳトランジスタのしきい値電
圧をアドレス選択用ＭＯＳトランジスタのしきい値電圧
の絶対値より大きく設定することにより、セル動作を可
能にしている。これは、一般的に、トランジスタのオフ
電流（漏れ電流）の大小が、しきい値電圧に反比例して
依存するからである。つまり、しきい値電圧が大きけれ
ばオフ電流は小さくなる。以上のことから、ロードレス
４Ｔｒメモリセルは、アドレス選択用ＭＯＳトランジス
タを従来のロードトランジスタと兼用して動作させてい
るため、メモリセルの動作上、制約が多い。
６２６号公報に記載のロードレス４Ｔｒメモリセルは、
抵抗負荷を不要にしたことにより、動作上で、メモリセ
ルに記憶されているデータを保持するために、待機時に
アドレス選択用ＭＯＳトランジスタを負荷抵抗（ロー
ド）として動作させるように、アドレス選択用ＭＯＳト
ランジスタのゲートに中間電位を与えている。これは、
アドレス選択用トランジスタのオフ電流を積極的に大き
くするためである。更に、上記特許平１０−３４６１４
９号公報では、駆動用ＭＯＳトランジスタのしきい値電
圧をアドレス選択用ＭＯＳトランジスタのしきい値電圧
の絶対値より大きく設定することにより、セル動作を可
能にしている。これは、一般的に、トランジスタのオフ
電流（漏れ電流）の大小が、しきい値電圧に反比例して
依存するからである。つまり、しきい値電圧が大きけれ
ばオフ電流は小さくなる。以上のことから、ロードレス
４Ｔｒメモリセルは、アドレス選択用ＭＯＳトランジス
タを従来のロードトランジスタと兼用して動作させてい
るため、メモリセルの動作上、制約が多い。
【００１４】ところで、メモりセル動作上では、セルレ
シオと呼ばれる駆動用ＭＯＳトランジスタとアドレス選
択用ＭＯＳトランジスタの電流比が重要とされる。セル
レシオは、通常、（駆動用ＭＯＳトランジスタの電流）
／（アドレス選択用ＭＯＳトランジスタの電流）で示さ
れる。しかし、前掲公報で開示された従来のロードレス
４Ｔｒメモリセルでは、アドレス選択用ＭＯＳトランジ
スタのしきい値電圧を小さくして、つまり駆動電流を大
きくして、メモリセルの動作を安定させようとすること
は、駆動用ＭＯＳトランジスタのしきい値電圧を大き
く、つまり駆動電流を小さくすることになるので、これ
は、セルレシオを低下させることになる。
シオと呼ばれる駆動用ＭＯＳトランジスタとアドレス選
択用ＭＯＳトランジスタの電流比が重要とされる。セル
レシオは、通常、（駆動用ＭＯＳトランジスタの電流）
／（アドレス選択用ＭＯＳトランジスタの電流）で示さ
れる。しかし、前掲公報で開示された従来のロードレス
４Ｔｒメモリセルでは、アドレス選択用ＭＯＳトランジ
スタのしきい値電圧を小さくして、つまり駆動電流を大
きくして、メモリセルの動作を安定させようとすること
は、駆動用ＭＯＳトランジスタのしきい値電圧を大き
く、つまり駆動電流を小さくすることになるので、これ
は、セルレシオを低下させることになる。
【００１５】これを回避するには、アドレス選択用ＭＯ
Ｓトランジスタのトランジスタ幅を小さくする等して駆
動電流を小さくするか、駆動用ＭＯＳトランジスタ幅を
大きくする等して駆動電流を大きくするしか方法がな
い。しかし、アドレス選択用ＭＯＳトランジスタの駆動
電流を小さくすると、高速動作をさせることが困難にな
るという欠点につながる。また、駆動用ＭＯＳトランジ
スタのトランジスタ幅を大きくすると、メモリセル面積
が大きくなってしまう欠点がある。
Ｓトランジスタのトランジスタ幅を小さくする等して駆
動電流を小さくするか、駆動用ＭＯＳトランジスタ幅を
大きくする等して駆動電流を大きくするしか方法がな
い。しかし、アドレス選択用ＭＯＳトランジスタの駆動
電流を小さくすると、高速動作をさせることが困難にな
るという欠点につながる。また、駆動用ＭＯＳトランジ
スタのトランジスタ幅を大きくすると、メモリセル面積
が大きくなってしまう欠点がある。
【００１６】そこで、本発明の目的は、以上のような問
題点を解消するためになされたものであり、負荷素子を
不要にし、しかも、メモリセルサイズを大きくすること
無しに、安定したメモリセル動作と高速動作とを両立さ
せるようにした半導体記憶装置を提供することを目的と
する。
題点を解消するためになされたものであり、負荷素子を
不要にし、しかも、メモリセルサイズを大きくすること
無しに、安定したメモリセル動作と高速動作とを両立さ
せるようにした半導体記憶装置を提供することを目的と
する。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体記憶装置（以下、第１の発明と
言う）は、互いのゲート電極とドレイン電極とが電気的
に接続された駆動用の一対の第１導電型のＭＩＳトラン
ジスタと、前記駆動用の一対のＭＩＳトラジスターのド
レイン電極とデジット線との間にそれぞれ介在するとと
もにゲート電極がワード線に接続されたアドレス選択用
の一対の第２導電型のＭＩＳトランジスタとを第２導電
型の半導体基板内に形成してなる、半導体記憶装置であ
って、前記駆動用の一対の第１導電型のＭＩＳトランジ
スタのゲート絶縁膜（以下、第１のゲート絶縁膜と言
う）の膜厚が、前記アドレス選択用の一対の第２導電型
のＭＩＳトランジスタのゲート絶縁膜（以下、第２のゲ
ート絶縁膜と言う）の膜厚よりも薄く設定されているこ
とを特徴としている。
に、本発明に係る半導体記憶装置（以下、第１の発明と
言う）は、互いのゲート電極とドレイン電極とが電気的
に接続された駆動用の一対の第１導電型のＭＩＳトラン
ジスタと、前記駆動用の一対のＭＩＳトラジスターのド
レイン電極とデジット線との間にそれぞれ介在するとと
もにゲート電極がワード線に接続されたアドレス選択用
の一対の第２導電型のＭＩＳトランジスタとを第２導電
型の半導体基板内に形成してなる、半導体記憶装置であ
って、前記駆動用の一対の第１導電型のＭＩＳトランジ
スタのゲート絶縁膜（以下、第１のゲート絶縁膜と言
う）の膜厚が、前記アドレス選択用の一対の第２導電型
のＭＩＳトランジスタのゲート絶縁膜（以下、第２のゲ
ート絶縁膜と言う）の膜厚よりも薄く設定されているこ
とを特徴としている。
【００１８】本発明に係る別の半導体記憶装置（以下、
第２の発明と言う）は、互いのゲート電極とドレイン電
極とが電気的に接続された駆動用の一対の第１導電型の
ＭＩＳトランジスタと、前記駆動用の一対のＭＩＳトラ
ジスターのドレイン電極とデジット線との間にそれぞれ
介在するとともにゲート電極がワード線に接続されたア
ドレス選択用の一対の第２導電型のＭＩＳトランジスタ
とを第２導電型の半導体基板内に形成してなる、半導体
記憶装置であって、前記駆動用の一対の第１導電型のＭ
ＩＳトランジスタのゲート電極に印加される電圧の絶対
値が、前記アドレス選択用の一対の第２導電型のＭＩＳ
トランジスタのゲート電極に印加される電圧の絶対値よ
りも小さく設定されていることを特徴としている。
第２の発明と言う）は、互いのゲート電極とドレイン電
極とが電気的に接続された駆動用の一対の第１導電型の
ＭＩＳトランジスタと、前記駆動用の一対のＭＩＳトラ
ジスターのドレイン電極とデジット線との間にそれぞれ
介在するとともにゲート電極がワード線に接続されたア
ドレス選択用の一対の第２導電型のＭＩＳトランジスタ
とを第２導電型の半導体基板内に形成してなる、半導体
記憶装置であって、前記駆動用の一対の第１導電型のＭ
ＩＳトランジスタのゲート電極に印加される電圧の絶対
値が、前記アドレス選択用の一対の第２導電型のＭＩＳ
トランジスタのゲート電極に印加される電圧の絶対値よ
りも小さく設定されていることを特徴としている。
【００１９】第１及び第２の発明の半導体記憶装置によ
れば、一対のアドレス選択用ＭＩＳトランジスタのゲー
ト絶縁膜の膜厚を、一対の駆動用ＭＩＳトランジスタの
ゲート絶縁膜の膜厚より厚く設定することにより、トラ
ンジスタのサイズを変えることなく、アドレス選択用Ｍ
ＩＳトランジスタのオフ電流が増え、アドレス選択用Ｍ
ＩＳトランジスタのゲート電極には駆動用ＭＩＳトラン
ジスタのゲート電極に印加される電圧よりも大きな電圧
を印加することができるので、高速動作が容易になる。
従って、負荷素子を不要にしても、メモリセルサイズを
大きくすること無しに、安定したメモリセル動作と高速
動作を両立させることができる。第１の発明の好適な実
施態様では、第１のゲート絶縁膜の膜厚と第２のゲート
絶縁膜の膜厚の差が０.５ｎｍ以上２.０ｎｍ以下の範囲
にある。また、第１のゲート絶縁膜及び第２のゲート絶
縁膜は、それぞれ、Ｓｉ、Ｏ2 、Ｎ2 、及びＴａのいず
れかの元素を含む化合物で形成されている。更には、第
１のゲート絶縁膜及び第２のゲート絶縁膜は、それぞ
れ、相互に異なる化合物を含む２層以上の積層膜であ
る。
れば、一対のアドレス選択用ＭＩＳトランジスタのゲー
ト絶縁膜の膜厚を、一対の駆動用ＭＩＳトランジスタの
ゲート絶縁膜の膜厚より厚く設定することにより、トラ
ンジスタのサイズを変えることなく、アドレス選択用Ｍ
ＩＳトランジスタのオフ電流が増え、アドレス選択用Ｍ
ＩＳトランジスタのゲート電極には駆動用ＭＩＳトラン
ジスタのゲート電極に印加される電圧よりも大きな電圧
を印加することができるので、高速動作が容易になる。
従って、負荷素子を不要にしても、メモリセルサイズを
大きくすること無しに、安定したメモリセル動作と高速
動作を両立させることができる。第１の発明の好適な実
施態様では、第１のゲート絶縁膜の膜厚と第２のゲート
絶縁膜の膜厚の差が０.５ｎｍ以上２.０ｎｍ以下の範囲
にある。また、第１のゲート絶縁膜及び第２のゲート絶
縁膜は、それぞれ、Ｓｉ、Ｏ2 、Ｎ2 、及びＴａのいず
れかの元素を含む化合物で形成されている。更には、第
１のゲート絶縁膜及び第２のゲート絶縁膜は、それぞ
れ、相互に異なる化合物を含む２層以上の積層膜であ
る。
【００２０】第２の発明の好適な実施態様では、前記駆
動用の一対の第１導電型のＭＩＳトランジスタのゲート
電極に印加される電圧の絶対値の最大値が、前記アドレ
ス選択用の一対の第２導電型のＭＩＳトランジスタのゲ
ート電極に印加される電圧の絶対値よりも０.１以上０.
７Ｖ以下の範囲で小さく設定されている。
動用の一対の第１導電型のＭＩＳトランジスタのゲート
電極に印加される電圧の絶対値の最大値が、前記アドレ
ス選択用の一対の第２導電型のＭＩＳトランジスタのゲ
ート電極に印加される電圧の絶対値よりも０.１以上０.
７Ｖ以下の範囲で小さく設定されている。
【００２１】第１及び第２の発明に係る半導体記憶装置
の製造方法は、第２導電型の半導体基板内に素子分離領
域を形成して、前記駆動用の一対の第１導電型のＭＩＳ
トランジスタを形成する領域を区画する工程と、前記ア
ドレス選択用の一対の第２導電型のＭＩＳトランジスタ
を形成する領域として第１導電型のウェルを形成するウ
ェル形成工程と、前記半導体基板の主面上に第１のゲー
ト絶縁膜を形成する工程と、駆動用の一対のＭＩＳトラ
ジスター形成領域に存在する前記第１のゲート絶縁膜を
除去する工程と、前記半導体基板の主面上に第２のゲー
ト絶縁膜を形成する工程と、前記半導体基板の主面上の
所定領域にゲート電極を形成する工程とを含むことを特
徴としている。
の製造方法は、第２導電型の半導体基板内に素子分離領
域を形成して、前記駆動用の一対の第１導電型のＭＩＳ
トランジスタを形成する領域を区画する工程と、前記ア
ドレス選択用の一対の第２導電型のＭＩＳトランジスタ
を形成する領域として第１導電型のウェルを形成するウ
ェル形成工程と、前記半導体基板の主面上に第１のゲー
ト絶縁膜を形成する工程と、駆動用の一対のＭＩＳトラ
ジスター形成領域に存在する前記第１のゲート絶縁膜を
除去する工程と、前記半導体基板の主面上に第２のゲー
ト絶縁膜を形成する工程と、前記半導体基板の主面上の
所定領域にゲート電極を形成する工程とを含むことを特
徴としている。
【００２２】第１及び第２の発明に係る半導体記憶装置
の別の製造方法は、互いのゲート電極とドレイン電極と
が電気的に接続された駆動用の一対の第１導電型のＭＩ
Ｓトランジスタと、前記駆動用の一対のＭＩＳトラジス
ターのドレイン電極とデジット線との間にそれぞれ介在
するとともにゲート電極がワード線に接続されたアドレ
ス選択用の一対の第２導電型のＭＩＳトランジスタとを
第２導電型の半導体基板内に形成してなる、半導体記憶
装置の製造方法であって、第２導電型の半導体基板に素
子分離領域を形成して、前記駆動用の一対の第１導電型
のＭＩＳトラジスターを形成する領域を区画する工程
と、前記アドレス選択用の一対の第２導電型のＭＩＳト
ランジスタを形成する領域として、第１導電型のウェル
を形成するウェル形成工程と、前記駆動用の一対のＭＩ
Ｓトラジスター形成領域にゲート絶縁膜の成長を抑制す
る元素をイオン注入する工程と、前記半導体基板の主面
上に第２のゲート絶縁膜を形成する工程と、前記半導体
基板の主面上の所定領域にゲート電極を形成する工程と
を含むことを特徴としている。
の別の製造方法は、互いのゲート電極とドレイン電極と
が電気的に接続された駆動用の一対の第１導電型のＭＩ
Ｓトランジスタと、前記駆動用の一対のＭＩＳトラジス
ターのドレイン電極とデジット線との間にそれぞれ介在
するとともにゲート電極がワード線に接続されたアドレ
ス選択用の一対の第２導電型のＭＩＳトランジスタとを
第２導電型の半導体基板内に形成してなる、半導体記憶
装置の製造方法であって、第２導電型の半導体基板に素
子分離領域を形成して、前記駆動用の一対の第１導電型
のＭＩＳトラジスターを形成する領域を区画する工程
と、前記アドレス選択用の一対の第２導電型のＭＩＳト
ランジスタを形成する領域として、第１導電型のウェル
を形成するウェル形成工程と、前記駆動用の一対のＭＩ
Ｓトラジスター形成領域にゲート絶縁膜の成長を抑制す
る元素をイオン注入する工程と、前記半導体基板の主面
上に第２のゲート絶縁膜を形成する工程と、前記半導体
基板の主面上の所定領域にゲート電極を形成する工程と
を含むことを特徴としている。
【００２３】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明に係る半導体記憶装置の実
施形態の一例であって、図１は本実施形態例の半導体記
憶装置の平面配置図、及び図２は図１の断面Ｂでの半導
体記憶装置の断面図である。本実施形態例の半導体記憶
装置は、ロードレス４Ｔｒメモリセルであって、要部と
して、図１に示すように、チャネル形成領域に第１のゲ
ート絶縁膜領域５、５’をそれぞれ有する駆動用トラン
ジスタ１、及び駆動用トランジスタ１’と、チャネル形
成領域に第２のゲート絶縁膜領域６、６’を、それぞ
れ、有するアドレス選択用トランジスタ２、及びアドレ
ス選択用トランジスタ２’とを備えている。更に、本実
施形態例の半導体記憶装置は、出力ノード４及び出力ノ
ード４’を、それぞれ、アドレス選択用トランジスタ
２、及びアドレス選択用トランジスタ２’の領域に備え
ている。本実施形態例では、第１のゲート絶縁膜領域
５、５’の第１絶縁膜の膜厚は、第２のゲート絶縁膜領
域６、６’の第２絶縁膜の膜厚より薄い。例えば、第１
絶縁膜の膜厚は、０.５ｎｍ以上２ｎｍ以下の範囲で第
２の絶縁膜の膜厚より薄い。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例１ 本実施形態例は、第１の発明に係る半導体記憶装置の実
施形態の一例であって、図１は本実施形態例の半導体記
憶装置の平面配置図、及び図２は図１の断面Ｂでの半導
体記憶装置の断面図である。本実施形態例の半導体記憶
装置は、ロードレス４Ｔｒメモリセルであって、要部と
して、図１に示すように、チャネル形成領域に第１のゲ
ート絶縁膜領域５、５’をそれぞれ有する駆動用トラン
ジスタ１、及び駆動用トランジスタ１’と、チャネル形
成領域に第２のゲート絶縁膜領域６、６’を、それぞ
れ、有するアドレス選択用トランジスタ２、及びアドレ
ス選択用トランジスタ２’とを備えている。更に、本実
施形態例の半導体記憶装置は、出力ノード４及び出力ノ
ード４’を、それぞれ、アドレス選択用トランジスタ
２、及びアドレス選択用トランジスタ２’の領域に備え
ている。本実施形態例では、第１のゲート絶縁膜領域
５、５’の第１絶縁膜の膜厚は、第２のゲート絶縁膜領
域６、６’の第２絶縁膜の膜厚より薄い。例えば、第１
絶縁膜の膜厚は、０.５ｎｍ以上２ｎｍ以下の範囲で第
２の絶縁膜の膜厚より薄い。
【００２４】アドレス選択用トランジスタ２は、出力ノ
ード４に接続され、さらに出力ノード４を介して駆動用
トランジスタ１のゲート電極に接続されている。また、
駆動用トランジスタ１の拡散層は、１対を成す片方の駆
動用トランジスタ１’のゲート電極に接続されている。
更に、駆動用トランジスタ１’の拡散層は、駆動用トラ
ンジスタ１のゲート電極及び出力ノード４’に接続され
ている。各素子を接続するためには、コンタクトホール
を形成し、次いでコンタクトホールを導電体で埋め込ん
だコンタクトプラグ等で各々の電極を接続する。各素子
を接続するために、必要に応じて、多層配線化して、配
線層を増やしても構わない。
ード４に接続され、さらに出力ノード４を介して駆動用
トランジスタ１のゲート電極に接続されている。また、
駆動用トランジスタ１の拡散層は、１対を成す片方の駆
動用トランジスタ１’のゲート電極に接続されている。
更に、駆動用トランジスタ１’の拡散層は、駆動用トラ
ンジスタ１のゲート電極及び出力ノード４’に接続され
ている。各素子を接続するためには、コンタクトホール
を形成し、次いでコンタクトホールを導電体で埋め込ん
だコンタクトプラグ等で各々の電極を接続する。各素子
を接続するために、必要に応じて、多層配線化して、配
線層を増やしても構わない。
【００２５】ここで、一般的なＭＯＳトランジスタを例
に挙げて、ＭＩＳトランジスタのゲート絶縁膜の膜厚と
オフ電流との関係について具体的に説明する。前述した
ように、ＭＯＳトランジスタのオフ電流は、しきい値電
圧に反比例し、更に、ＭＯＳトランジスタのサブスレッ
ショルド（Subthreshold）特性、とくにサブスレッショ
ルド係数（Subthreshold Swing：以下、Ｓ係数と呼ぶ）
に大きく依存する。
に挙げて、ＭＩＳトランジスタのゲート絶縁膜の膜厚と
オフ電流との関係について具体的に説明する。前述した
ように、ＭＯＳトランジスタのオフ電流は、しきい値電
圧に反比例し、更に、ＭＯＳトランジスタのサブスレッ
ショルド（Subthreshold）特性、とくにサブスレッショ
ルド係数（Subthreshold Swing：以下、Ｓ係数と呼ぶ）
に大きく依存する。
【００２６】Ｓ係数は、低いゲート電圧時におけるドレ
イン電流の特性を示すもので、ドレイン電流が一桁増え
るのに必要なゲート電圧として定義され、Ｓ＝ｄＶｇｓ
／ｄｌｏｇＩｄで表せられる。ここで、Ｖｇｓはゲート
電圧、及びＩｄはドレイン電流である。ここで、図３を
参照して、絶縁膜の膜厚をパラメータとしたときのゲー
ト電圧とドレイン電流との関係を説明する。図３は、絶
縁膜の膜厚をパラメータとして、ゲート電圧Ｖｇｓとド
レイン電流ｌｏｇＩｄとの関係を示すグラフ、即ち、相
互に膜厚が異なる３種類のゲート酸化膜のドレイン電流
Ｉｄと、ゲート電圧Ｖｄｓのサブスレッショルド特性を
示したグラフである。図３中、Ｔ１、Ｔ２、Ｔ３はゲー
ト酸化膜厚を示し、Ｔ１＜Ｔ２＜Ｔ３である。なお、各
トランジスタのディメンジョンは同じである。また、Ｔ
の添字、１、２、３は、それぞれ、Ｓ１、Ｓ２、Ｓ３と
同じトランジスタであることを意味する。図３から明ら
かなように、ゲート酸化膜厚が薄くなるほど、Ｓ係数が
小さくなり、ゲート電圧が０Ｖの時の、すなわちトラン
ジスタがオフの時のオフ電流が小さくなることがわか
る。このことから、ゲート酸化膜が厚くなるほど、Ｓ係
数が大きくなり、オフ電流も大きくなることも容易にわ
かる。
イン電流の特性を示すもので、ドレイン電流が一桁増え
るのに必要なゲート電圧として定義され、Ｓ＝ｄＶｇｓ
／ｄｌｏｇＩｄで表せられる。ここで、Ｖｇｓはゲート
電圧、及びＩｄはドレイン電流である。ここで、図３を
参照して、絶縁膜の膜厚をパラメータとしたときのゲー
ト電圧とドレイン電流との関係を説明する。図３は、絶
縁膜の膜厚をパラメータとして、ゲート電圧Ｖｇｓとド
レイン電流ｌｏｇＩｄとの関係を示すグラフ、即ち、相
互に膜厚が異なる３種類のゲート酸化膜のドレイン電流
Ｉｄと、ゲート電圧Ｖｄｓのサブスレッショルド特性を
示したグラフである。図３中、Ｔ１、Ｔ２、Ｔ３はゲー
ト酸化膜厚を示し、Ｔ１＜Ｔ２＜Ｔ３である。なお、各
トランジスタのディメンジョンは同じである。また、Ｔ
の添字、１、２、３は、それぞれ、Ｓ１、Ｓ２、Ｓ３と
同じトランジスタであることを意味する。図３から明ら
かなように、ゲート酸化膜厚が薄くなるほど、Ｓ係数が
小さくなり、ゲート電圧が０Ｖの時の、すなわちトラン
ジスタがオフの時のオフ電流が小さくなることがわか
る。このことから、ゲート酸化膜が厚くなるほど、Ｓ係
数が大きくなり、オフ電流も大きくなることも容易にわ
かる。
【００２７】次に、ゲート酸化膜の膜厚とそれを破壊す
る電圧との関係について述べる。周知のように、ゲート
酸化膜厚が薄くなるに従って絶縁破壊が発生し易くな
る。言い換えれば、これは、一定の電圧をゲート電極に
印加した場合、ゲート酸化膜厚が薄いほど破壊され易く
なる。すなわち、ゲート酸化膜（ゲート絶縁膜）を厚く
すると、ゲート電極に高い電圧を印加することが出来
る。周知の通り、高いゲート電圧を印加した状態のＭＯ
Ｓトランジスタは、大きな駆動電流を発生させることが
出来るので、本実施形態例のロードレス４Ｔｒメモリセ
ルでは、アドレス選択用トランジスタ（ＰＭＯＳ）のゲ
ート酸化膜厚を厚くすることにより、使用トランジスタ
のディメンジョンを変えること無く、アドレス選択用ト
ランジスタのオフ電流を駆動用トランジスタの電流より
大きくできる。即ち、メモリセルを大きくすること無し
に、安定したメモリセル動作を得ることが出来る。
る電圧との関係について述べる。周知のように、ゲート
酸化膜厚が薄くなるに従って絶縁破壊が発生し易くな
る。言い換えれば、これは、一定の電圧をゲート電極に
印加した場合、ゲート酸化膜厚が薄いほど破壊され易く
なる。すなわち、ゲート酸化膜（ゲート絶縁膜）を厚く
すると、ゲート電極に高い電圧を印加することが出来
る。周知の通り、高いゲート電圧を印加した状態のＭＯ
Ｓトランジスタは、大きな駆動電流を発生させることが
出来るので、本実施形態例のロードレス４Ｔｒメモリセ
ルでは、アドレス選択用トランジスタ（ＰＭＯＳ）のゲ
ート酸化膜厚を厚くすることにより、使用トランジスタ
のディメンジョンを変えること無く、アドレス選択用ト
ランジスタのオフ電流を駆動用トランジスタの電流より
大きくできる。即ち、メモリセルを大きくすること無し
に、安定したメモリセル動作を得ることが出来る。
【００２８】実施形態例２ 本実施形態例は、第２の発明に係る半導体記憶装置の実
施形態の一例である。本実施形態例のロードレス４Ｔｒ
メモリセルでは、アドレス選択用トランジスタ（ＰＭＯ
Ｓ）のゲート酸化膜厚を厚くすることで、通常より大き
い電圧を印加できるため、出力ノードから引き出される
電流量も多くなり、高速動作が可能になる。以上のこと
から、ゲート絶縁膜の膜厚を厚くすることにより、ロー
ドレス４Ｔｒメモリセルにおいて、メモリセルサイズを
大きくすることなく、安定したメモリセル動作と高速動
作を得ることが出来る。
施形態の一例である。本実施形態例のロードレス４Ｔｒ
メモリセルでは、アドレス選択用トランジスタ（ＰＭＯ
Ｓ）のゲート酸化膜厚を厚くすることで、通常より大き
い電圧を印加できるため、出力ノードから引き出される
電流量も多くなり、高速動作が可能になる。以上のこと
から、ゲート絶縁膜の膜厚を厚くすることにより、ロー
ドレス４Ｔｒメモリセルにおいて、メモリセルサイズを
大きくすることなく、安定したメモリセル動作と高速動
作を得ることが出来る。
【００２９】半導体記憶装置の製造方法の実施形態例１ 本実施形態例は、第１の発明方法に係る半導体記憶装置
の製造方法の実施形態の一例であって、図４（ａ）から
（ｃ）及び図５（ｄ）と（ｅ）は、それぞれ、本実施形
態例の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。まず、図４
（ａ）に示すように、半導体基板１０の所定の領域に、
従来の選択酸化法やトレンチアイソレーション技術を用
いて、素子分離１１を形成する。さらに、酸化技術を用
いて、酸化膜（ＳｉＯ2 ）からなる第１のゲート絶縁膜
１２ａを素子分離以外の領域に形成する。次に、図４
（ｂ）に示すように、リソグラフィ技術を用いて、メモ
リセルの形成領域を露出させ、かつ、後にアドレス選択
用トランジスタを形成する領域を少なくとも覆うレジス
トマスク１８を形成する。この時、メモリセル以外の領
域に、レジストマスク１８を形成しても構わない。次
に、図４（ｃ）に示すように、レジストマスク１８を使
って、露出した領域の第１のゲート絶縁膜１２ａを除去
し、続いて、レジストマスク１８を除去する。
の製造方法の実施形態の一例であって、図４（ａ）から
（ｃ）及び図５（ｄ）と（ｅ）は、それぞれ、本実施形
態例の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。まず、図４
（ａ）に示すように、半導体基板１０の所定の領域に、
従来の選択酸化法やトレンチアイソレーション技術を用
いて、素子分離１１を形成する。さらに、酸化技術を用
いて、酸化膜（ＳｉＯ2 ）からなる第１のゲート絶縁膜
１２ａを素子分離以外の領域に形成する。次に、図４
（ｂ）に示すように、リソグラフィ技術を用いて、メモ
リセルの形成領域を露出させ、かつ、後にアドレス選択
用トランジスタを形成する領域を少なくとも覆うレジス
トマスク１８を形成する。この時、メモリセル以外の領
域に、レジストマスク１８を形成しても構わない。次
に、図４（ｃ）に示すように、レジストマスク１８を使
って、露出した領域の第１のゲート絶縁膜１２ａを除去
し、続いて、レジストマスク１８を除去する。
【００３０】次に、図５（ｄ）に示すように、半導体基
板１０の主面上に、酸化技術を用いて第２のゲート絶縁
膜１２ｂ及び第３のゲート絶縁膜１２ｃを形成する。こ
の時、第３のゲート絶縁膜１２ｃは、先の第１のゲート
絶縁膜１２ａを更に酸化して形成したゲート絶縁膜であ
る。通常、各ゲート絶縁膜厚の膜厚関係は、第３のゲー
ト絶縁膜１２ｃ＞第１のゲート絶縁膜１２ａ≧第２のゲ
ート絶縁膜１２ｂとなる。最後に、図５（ｅ）に示すよ
うに、ＣＶＤ技術とリソグラフィ技術を用いて、所定の
領域にゲート電極１３を形成する。ゲート電極形成工程
の前に、ウェル形成やトランジスタのしきい値電圧を制
御するイオン注入工程を行っても構わない。
板１０の主面上に、酸化技術を用いて第２のゲート絶縁
膜１２ｂ及び第３のゲート絶縁膜１２ｃを形成する。こ
の時、第３のゲート絶縁膜１２ｃは、先の第１のゲート
絶縁膜１２ａを更に酸化して形成したゲート絶縁膜であ
る。通常、各ゲート絶縁膜厚の膜厚関係は、第３のゲー
ト絶縁膜１２ｃ＞第１のゲート絶縁膜１２ａ≧第２のゲ
ート絶縁膜１２ｂとなる。最後に、図５（ｅ）に示すよ
うに、ＣＶＤ技術とリソグラフィ技術を用いて、所定の
領域にゲート電極１３を形成する。ゲート電極形成工程
の前に、ウェル形成やトランジスタのしきい値電圧を制
御するイオン注入工程を行っても構わない。
【００３１】続いて、半導体基板１の全面に層間膜１
４、例えば酸化膜を成膜し、所定の場所に埋め込みコン
タクト１６を形成する。次いで、配線層１７を形成して
一連の工程が完了する。なお、必要に応じて、各素子を
接続するために、更に多層配線化して、配線層を増やし
ても構わない。
４、例えば酸化膜を成膜し、所定の場所に埋め込みコン
タクト１６を形成する。次いで、配線層１７を形成して
一連の工程が完了する。なお、必要に応じて、各素子を
接続するために、更に多層配線化して、配線層を増やし
ても構わない。
【００３２】半導体記憶装置の製造方法の実施形態例２
本実施形態例は、第２の発明方法に係る半導体記憶装置
の製造方法の実施形態の別の例であって、図６（ａ）か
ら（ｃ）及び図７は、それぞれ、本実施形態例の方法に
従って上述の半導体記憶装置を製造する際の工程毎の図
１のＢ断面での断面図である。まず、図６（ａ）に示す
ように、従来の選択酸化法やトレンチアイソレーション
技術を用いて、半導体基板１０の所定の領域に素子分離
１１を形成する。さらに、酸化技術を用いて、酸化膜
（ＳｉＯ2 ）からなるゲート絶縁膜１２ａを素子分離以
外の領域に形成する。次に、図６（ｂ）に示すように、
リソグラフィ技術を用いて、メモリセルの形成領域を露
出させ、かつ後にアドレス選択用トランジスタを形成す
る領域を少なくとも覆うレジストマスク１８を形成す
る。この時、メモリセル以外の領域に、レジストマスク
１８を形成しても構わない。続いて、Ｎ2 １９のような
絶縁膜の成膜を阻害する元素を所定の領域にイオン注入
する。尚、本実施形態例では、Ｎ2 を使っているが、Ｎ
2 に限らず、絶縁膜の成長を阻害する元素なら何でも良
い。例えば、Ｓｉ、Ｏ2 、及びＴａ等を使用することが
できる。この後、レジストマスク１８を除去する。
本実施形態例は、第２の発明方法に係る半導体記憶装置
の製造方法の実施形態の別の例であって、図６（ａ）か
ら（ｃ）及び図７は、それぞれ、本実施形態例の方法に
従って上述の半導体記憶装置を製造する際の工程毎の図
１のＢ断面での断面図である。まず、図６（ａ）に示す
ように、従来の選択酸化法やトレンチアイソレーション
技術を用いて、半導体基板１０の所定の領域に素子分離
１１を形成する。さらに、酸化技術を用いて、酸化膜
（ＳｉＯ2 ）からなるゲート絶縁膜１２ａを素子分離以
外の領域に形成する。次に、図６（ｂ）に示すように、
リソグラフィ技術を用いて、メモリセルの形成領域を露
出させ、かつ後にアドレス選択用トランジスタを形成す
る領域を少なくとも覆うレジストマスク１８を形成す
る。この時、メモリセル以外の領域に、レジストマスク
１８を形成しても構わない。続いて、Ｎ2 １９のような
絶縁膜の成膜を阻害する元素を所定の領域にイオン注入
する。尚、本実施形態例では、Ｎ2 を使っているが、Ｎ
2 に限らず、絶縁膜の成長を阻害する元素なら何でも良
い。例えば、Ｓｉ、Ｏ2 、及びＴａ等を使用することが
できる。この後、レジストマスク１８を除去する。
【００３３】次に、図６（ｃ）に示すように、半導体基
板１０の主面上に、酸化技術を用いて第２のゲート絶縁
膜１２ｂ及び第３のゲート絶縁膜１２ｃを形成する。こ
の時、第３のゲート絶縁膜１２ｃと第２のゲート酸化膜
１２ｂは、先の第１のゲート絶縁膜１２ａを更に酸化し
て形成したゲート絶縁膜である。この時、第２のゲート
絶縁膜１２ｂには絶縁膜の成膜を阻害する元素が、イオ
ン注入されているので、第２のゲート絶縁膜１２ｂの膜
厚は、第３のゲート酸化膜１２ｃの膜厚より薄く形成さ
れる。つまり、各ゲート絶縁膜厚の膜厚関係は第３のゲ
ート絶縁膜１２ｃ＞第２のゲート絶縁膜１２ｂ≧第１の
ゲート絶縁膜１２ａとなる。
板１０の主面上に、酸化技術を用いて第２のゲート絶縁
膜１２ｂ及び第３のゲート絶縁膜１２ｃを形成する。こ
の時、第３のゲート絶縁膜１２ｃと第２のゲート酸化膜
１２ｂは、先の第１のゲート絶縁膜１２ａを更に酸化し
て形成したゲート絶縁膜である。この時、第２のゲート
絶縁膜１２ｂには絶縁膜の成膜を阻害する元素が、イオ
ン注入されているので、第２のゲート絶縁膜１２ｂの膜
厚は、第３のゲート酸化膜１２ｃの膜厚より薄く形成さ
れる。つまり、各ゲート絶縁膜厚の膜厚関係は第３のゲ
ート絶縁膜１２ｃ＞第２のゲート絶縁膜１２ｂ≧第１の
ゲート絶縁膜１２ａとなる。
【００３４】最後に、図７に示すように、ＣＶＤ技術と
リソグラフィ技術を用いて、所定の領域にゲート電極１
３を形成する。尚、ゲート電極形成工程の前にウェル形
成やトランジスタのしきい値電圧を制御するイオン注入
工程を行っても構わない。続いて、半導体基板１の全面
に層間膜１４、例えば酸化膜を成膜し、所定の場所に埋
め込みコンタクト１６を形成する。更に、配線層１７を
形成して一連の工程が完了する。尚、各素子を接続する
ために、必要に応じて、更に多層配線化して、配線層を
増やしても構わない。
リソグラフィ技術を用いて、所定の領域にゲート電極１
３を形成する。尚、ゲート電極形成工程の前にウェル形
成やトランジスタのしきい値電圧を制御するイオン注入
工程を行っても構わない。続いて、半導体基板１の全面
に層間膜１４、例えば酸化膜を成膜し、所定の場所に埋
め込みコンタクト１６を形成する。更に、配線層１７を
形成して一連の工程が完了する。尚、各素子を接続する
ために、必要に応じて、更に多層配線化して、配線層を
増やしても構わない。
【００３５】
【発明の効果】以上説明したように、第１及び第２の発
明の半導体記憶装置によれば、一対のアドレス選択用Ｍ
ＩＳトランジスタのゲート絶縁膜の膜厚を、一対の駆動
用ＭＩＳトランジスタのゲート絶縁膜の膜厚より厚く設
定することにより、トランジスタのサイズを変えること
なく、アドレス選択用ＭＩＳトランジスタのオフ電流が
増え、アドレス選択用ＭＩＳトランジスタのゲート電極
には駆動用ＭＩＳトランジスタのゲート電極に印加され
る電圧よりも大きな電圧を印加することができるので、
高速動作が容易になる。従って、負荷素子を不要にして
も、メモリセルサイズを大きくすること無しに、安定し
たメモリセル動作と高速動作を両立させる効果がある。
第１及び第２の発明方法は本発明に係る半導体記憶装置
の最適な製造方法を実現している。
明の半導体記憶装置によれば、一対のアドレス選択用Ｍ
ＩＳトランジスタのゲート絶縁膜の膜厚を、一対の駆動
用ＭＩＳトランジスタのゲート絶縁膜の膜厚より厚く設
定することにより、トランジスタのサイズを変えること
なく、アドレス選択用ＭＩＳトランジスタのオフ電流が
増え、アドレス選択用ＭＩＳトランジスタのゲート電極
には駆動用ＭＩＳトランジスタのゲート電極に印加され
る電圧よりも大きな電圧を印加することができるので、
高速動作が容易になる。従って、負荷素子を不要にして
も、メモリセルサイズを大きくすること無しに、安定し
たメモリセル動作と高速動作を両立させる効果がある。
第１及び第２の発明方法は本発明に係る半導体記憶装置
の最適な製造方法を実現している。
【図１】実施形態例１の半導体記憶装置の平面配置図で
ある。
ある。
【図２】図１の断面Ｂでの半導体記憶装置の断面図であ
る。
る。
【図３】絶縁膜の膜厚をパラメータとして、ゲート電圧
Ｖｇｓとドレイン電流ｌｏｇＩｄとの関係を示すグラフ
である。
Ｖｇｓとドレイン電流ｌｏｇＩｄとの関係を示すグラフ
である。
【図４】図４（ａ）から（ｃ）は、それぞれ、実施形態
例１の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。
例１の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。
【図５】図５（ｄ）と（ｅ）は、それぞれ、図４（ｃ）
に引き続いて、実施形態例１の方法に従って上述の半導
体記憶装置を製造する際の工程毎の図１のＢ断面での断
面図である。
に引き続いて、実施形態例１の方法に従って上述の半導
体記憶装置を製造する際の工程毎の図１のＢ断面での断
面図である。
【図６】図６（ａ）から（ｃ）は、それぞれ、実施形態
例２の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。
例２の方法に従って上述の半導体記憶装置を製造する際
の工程毎の図１のＢ断面での断面図である。
【図７】図７は、図６（ｃ）に続いて、実施形態例２の
方法に従って上述の半導体記憶装置を製造する際の工程
毎の図１のＢ断面での断面図である。
方法に従って上述の半導体記憶装置を製造する際の工程
毎の図１のＢ断面での断面図である。
【図８】図８（ａ）及び（ｂ）は、それぞれ、６Ｔｒメ
モリセル及びロードレス４Ｔｒメモリセルの回路図であ
る。
モリセル及びロードレス４Ｔｒメモリセルの回路図であ
る。
【図９】図９（ａ）及び（ｂ）は、それぞれ、６Ｔｒメ
モリセル及びロードレス４Ｔｒメモリセルの回路動作図
である。
モリセル及びロードレス４Ｔｒメモリセルの回路動作図
である。
【図１０】図１０は従来のロードレス４Ｔｒメモリセル
の素子配置図である。
の素子配置図である。
【図１１】図１０の断面Ａでのロードレス４Ｔｒメモリ
セルの断面図である。
セルの断面図である。
【図１２】図１２（ａ）から（ｃ）は、それぞれ、従来
の方法に従ってロードレス４Ｔｒメモリセルを製造する
際の工程毎の断面Ａでの断面図である。
の方法に従ってロードレス４Ｔｒメモリセルを製造する
際の工程毎の断面Ａでの断面図である。
【図１３】図１３（ｄ）と（ｅ）は、それぞれ、図１２
（ｃ）に続いて、従来の方法に従ってロードレス４Ｔｒ
メモリセルを製造する際の工程毎の断面Ａでの断面図で
ある。
（ｃ）に続いて、従来の方法に従ってロードレス４Ｔｒ
メモリセルを製造する際の工程毎の断面Ａでの断面図で
ある。
【符号の説明】 １、１’ 駆動用トランジスタ ２、２’ アドレス選択用トランジスタ ３ コンタクト ４、４’ 出力ノード ５、５’ 第１のゲート絶縁膜領域 ６、６’ 第２のゲート絶縁膜領域 １０ 半導体基板 １１ 素子分離 １２ ゲート絶縁膜 １２ａ 第１のゲート絶縁膜 １２ｂ 第２のゲート絶縁膜 １２ｃ 第３のゲート絶縁膜 １３ ゲート電極 １４ 層間膜 １５ コンタクトホール １６ 埋め込みコンタクト １７ 配線層 １８ レジストマスク １９ Ｎ2 ２０ Ｖｃｃ ２１、２１’ 負荷トランジスタ ２２ デジット線
Claims (10)
- 【請求項１】 互いのゲート電極とドレイン電極とが電
気的に接続された駆動用の一対の第１導電型のＭＩＳト
ランジスタと、前記駆動用の一対のＭＩＳトラジスター
のドレイン電極とデジット線との間にそれぞれ介在する
とともにゲート電極がワード線に接続されたアドレス選
択用の一対の第２導電型のＭＩＳトランジスタとを第２
導電型の半導体基板内に形成してなる、半導体記憶装置
であって、 前記駆動用の一対の第１導電型のＭＩＳトランジスタの
ゲート絶縁膜（以下、第１のゲート絶縁膜と言う）の膜
厚が、前記アドレス選択用の一対の第２導電型のＭＩＳ
トランジスタのゲート絶縁膜（以下、第２のゲート絶縁
膜と言う）の膜厚よりも薄く設定されていることを特徴
とする半導体記憶装置。 - 【請求項２】 互いのゲート電極とドレイン電極とが電
気的に接続された駆動用の一対の第１導電型のＭＩＳト
ランジスタと、前記駆動用の一対のＭＩＳトラジスター
のドレイン電極とデジット線との間にそれぞれ介在する
とともにゲート電極がワード線に接続されたアドレス選
択用の一対の第２導電型のＭＩＳトランジスタとを第２
導電型の半導体基板内に形成してなる、半導体記憶装置
であって、 前記駆動用の一対の第１導電型のＭＩＳトランジスタの
ゲート電極に印加される電圧の絶対値が、前記アドレス
選択用の一対の第２導電型のＭＩＳトランジスタのゲー
ト電極に印加される電圧の絶対値よりも小さく設定され
ていることを特徴とする半導体記憶装置。 - 【請求項３】 第１のゲート絶縁膜の膜厚と第２のゲー
ト絶縁膜の膜厚の差が０.５ｎｍ以上２.０ｎｍ以下の範
囲にあること特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】 第１のゲート絶縁膜及び第２のゲート絶
縁膜は、それぞれ、Ｓｉ、Ｏ2 、Ｎ2 、及びＴａのいず
れかの元素を含む化合物で形成されていること特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項５】 第１のゲート絶縁膜及び第２のゲート絶
縁膜は、それぞれ、相互に異なる化合物を含む２層以上
の積層膜であることを特徴とする請求項４に記載の半導
体記憶装置。 - 【請求項６】 前記駆動用の一対の第１導電型のＭＩＳ
トランジスタのゲート電極に印加される電圧の絶対値の
最大値が、前記アドレス選択用の一対の第２導電型のＭ
ＩＳトランジスタのゲート電極に印加される電圧の絶対
値よりも０.１以上０.７Ｖ以下の範囲で小さく設定され
ていることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項７】 互いのゲート電極とドレイン電極とが電
気的に接続された駆動用の一対の第１導電型のＭＩＳト
ランジスタと、前記駆動用の一対のＭＩＳトラジスター
のドレイン電極とデジット線との間にそれぞれ介在する
とともにゲート電極がワード線に接続されたアドレス選
択用の一対の第２導電型のＭＩＳトランジスタとを第２
導電型の半導体基板内に形成してなる、半導体記憶装置
の製造方法であって、 第２導電型の半導体基板内に素子分離領域を形成して、
前記駆動用の一対の第１導電型のＭＩＳトランジスタを
形成する領域を区画する工程と、 前記アドレス選択用の一対の第２導電型のＭＩＳトラン
ジスタを形成する領域として第１導電型のウェルを形成
するウェル形成工程と、 前記半導体基板の主面上に第１のゲート絶縁膜を形成す
る工程と、 前記駆動用の一対のＭＩＳトラジスター形成領域に存在
する前記第１のゲート絶縁膜を除去する工程と、 前記半導体基板の主面上に第２のゲート絶縁膜を形成す
る工程と、 前記半導体基板の主面上の所定領域にゲート電極を形成
する工程と を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項８】 前記第１のゲート絶縁膜の膜厚は、前記
第２のゲート絶縁膜の膜厚以上に設定されていることを
特徴とする請求項７に記載の半導体記憶装置の製造方
法。 - 【請求項９】 互いのゲート電極とドレイン電極とが電
気的に接続された駆動用の一対の第１導電型のＭＩＳト
ランジスタと、前記駆動用の一対のＭＩＳトラジスター
のドレイン電極とデジット線との間にそれぞれ介在する
とともにゲート電極がワード線に接続されたアドレス選
択用の一対の第２導電型のＭＩＳトランジスタとを第２
導電型の半導体基板内に形成してなる、半導体記憶装置
の製造方法であって、第２導電型の半導体基板に素子分
離領域を形成して、前記駆動用の一対の第１ 導電型のＭＩＳトラジスターを形成する領域を区画する
工程と、 前記アドレス選択用の一対の第２導電型のＭＩＳトラン
ジスタを形成する領域として、第１導電型のウェルを形
成するウェル形成工程と、 前記駆動用の一対のＭＩＳトラジスター形成領域にゲー
ト絶縁膜の成長を抑制する元素をイオン注入する工程
と、 前記半導体基板の主面上に第２のゲート絶縁膜を形成す
る工程と、 前記半導体基板の主面上の所定領域にゲート電極を形成
する工程とを含むことを特徴とする半導体記憶装置の製
造方法。 - 【請求項１０】 前記ゲート絶縁膜の成長を抑制する元
素は、Ｎ2 であることを特徴とする請求項９に記載の半
導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196175A JP2002016150A (ja) | 2000-06-29 | 2000-06-29 | 半導体記憶装置及びその製造方法 |
| KR10-2001-0036755A KR100460578B1 (ko) | 2000-06-29 | 2001-06-26 | 로드없는 4-트랜지스터 메모리셀 |
| US09/894,177 US6442062B2 (en) | 2000-06-29 | 2001-06-27 | Load-less four-transistor memory cell with different gate insulation thicknesses for N-channel drive transistors and P-channel access transistors |
| TW090115932A TW495968B (en) | 2000-06-29 | 2001-06-29 | Load-less four-transistor memory cell |
| US10/212,658 US6514823B2 (en) | 2000-06-29 | 2002-08-05 | Method of making loadless four-transistor memory cell with different gate insulation thicknesses for N-channel drive transistors and P-channel access transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000196175A JP2002016150A (ja) | 2000-06-29 | 2000-06-29 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=18694720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000196175A Withdrawn JP2002016150A (ja) | 2000-06-29 | 2000-06-29 | 半導体記憶装置及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2002016150A (ja) |
| KR (1) | KR100460578B1 (ja) |
| TW (1) | TW495968B (ja) |
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| US6920061B2 (en) * | 2003-08-27 | 2005-07-19 | International Business Machines Corporation | Loadless NMOS four transistor dynamic dual Vt SRAM cell |
| FR2861497B1 (fr) * | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
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| FR2889887B1 (fr) * | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2891281B1 (fr) * | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| FR2910179B1 (fr) * | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| FR2922359B1 (fr) * | 2007-10-12 | 2009-12-18 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire |
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|---|---|---|---|---|
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| KR970007589B1 (ko) * | 1991-09-13 | 1997-05-10 | 니뽄 덴끼 가부시끼가이샤 | 정적 메모리 장치 |
| JPH06104405A (ja) | 1992-09-22 | 1994-04-15 | Toshiba Corp | スタティック型メモリ |
| JP3551468B2 (ja) | 1994-05-06 | 2004-08-04 | ソニー株式会社 | Ｓｒａｍメモリセルの動作方法 |
| KR960019741A (ko) * | 1994-11-28 | 1996-06-17 | 김주용 | 에스램(sram) 셀 및 그 제조방법 |
| KR100219056B1 (ko) * | 1995-12-29 | 1999-09-01 | 김영환 | 에스램 셀 및 그 제조 방법 |
| KR19980019855A (ko) * | 1996-09-03 | 1998-06-25 | 김주용 | 스태틱 랜덤 억세스 메모리 셀 및 그 제조방법 |
| JPH10109261A (ja) * | 1996-10-07 | 1998-04-28 | Mitsubishi Heavy Ind Ltd | 研磨方法及び装置 |
| US6172899B1 (en) * | 1998-05-08 | 2001-01-09 | Micron Technology. Inc. | Static-random-access-memory cell |
| JP3185880B2 (ja) * | 1998-10-16 | 2001-07-11 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
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2002
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