KR100219056B1 - 에스램 셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 SRAM셀구조 및 그 제조방법에 관한 것으로, 공정에 의한 제약을 받지 않으면서 셀 비율을 주가시키기 위한 것이다.
이를 위해 본 발명은 각각이 채널층과, 상기 채널층 상부에 게이트절연막을 개재하여 형성되는 게이트와, 상기 게이트 양단의 상기 채널충부분에 형성된 소오스 및 드레인으로 구성되는 구동 트랜지스터와 억세트랜지스터를 포함하는 반도체장치에 있어서, 상기 구동 트랜지스터의 채널층과 상기 억세스 트랜지스터의 채널충이 서로 두께가 다른 것을 특징으로 하는 반도체장치를 제공한다.
Description
제1 도는 본 발명의 일실시예에 의한 SRAM셀 제조방법을 도시한 공정순서도.
제2 도는 본 발명의 다른 실시예에 의한 SRAM셀 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 산화막 2A, 2B : SOI층 괘턴
3, 4 : 산화막 5 : 게이트산화막
6A, 6B : 게이트 7A, 7B : LDD영 역
8 : 절연막 스페이서 9A, 9B : 소오스 및 드레인
10 : 절연층 11 : 금속배 선
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 셀 비율(cell ratio)을 향상시기기 위한 SOI(silicon on insulator) 구조의 SRAM(static random access memory) 셀 및 이의 제조 방법에 관한 것이다.
반도체 소자의 고속화, 고집적화가 진헹됨에 따라 SOI기술을 이용한 전자 소자에 대한 관심이 높아지고 었다. SOI의 겅우 소프트 에러(soft error)에 대한 특징이 우수하기 때문에 이러한 특성이 요구되는 SRAM에 응용이 가능하다.
SRAM에 있어서 셀 비율을 향상시기기 위해서는 구동 트랜지스터의 폭 및 억세스 트랜지스터의 길이를 크게 하거나 구동 트랜지스터의 길이 및 억세스 트랜지스터의 폭을 줄여야 한다. 그러나 구동 트랜지스터의 길이 및 억세스 트랜지스터의 폭을 줄이는 것은 공정의 한계에 의해 제약을 받게 되며, 구동 트랜지스터의 폭 및 억세스 트랜지스터의 길이를 증가시키는 것은 셀 면적을 증가시키는 단점이 있다.
따라서 본 발명은 셀 면적을 증가시키지 않고, 공정에 의한 제약을 받지 않으면서 셀 비율을 증가시킬 수 있는 SRAM셀 구조 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명은 채널, 소오스 및 드레인을 이루는 반도체층, 상기 반도체층 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트를 각각 구비하는 구동 트랜지스터와 억세스 트랜지스터를 포함하는 에스램(SRAM) 셀에 있어서, 상기 구동 트랜지스터의 채널층이 상기 억세스 트랜지스터의 채널층보다 두꺼운 것을 특징으로 하는 에스램 셀을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 구동 트랜지스터와 억세스 트랜지스터를 구비하는 에스램 셀 제조 방법에 있어서, 기판 상에 헝성된 절연막 상에 2SOI(silicon on insulator)층을 형성하는 제1 단계; 제1 LOCOS(Local oxidation of silicon) 공정을 실시하여 상기 구동 트렌지스터와 억세스 트랜지스터 각각의 채널, 소오스 및 드레인이 형성될 SOI층 페턴을 형성하는 제2 단계:및 상기 억세스트랜지스터의 SOI층 페턴을 상기 구동 트랜지스터의 SOI층 페턴보다 얇게 만드는 제3단계를 포함하는 에스램 셀 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 면적을 증가시키지 않고, 공정에 의한 제약을 받지 않으면서 SRAM의 셀 비율을 증가시키기 위해 SOI구조의 SRAM셀의 억세스 트랜지스터의 소오스 및 레인의 직렬 저항을 증가시켜 억세스 트랜지스터의 전류 레벨을 감소시키것이다.
SOI 구조에 소자를 제작할 경우, 킹크 효과(kink effect) 및 단채널(short channel) 효과 등을 감소시키기 위해서는 채널층의 두께를 최대 공핍 폭(maximumdepletion width) 보다 얇게 유지해야 한다. 따라서 본 발명은 구동 트랜지스터의 채널영역을 산화공정을 통해 얇게 유지하면서 억세스 트랜지스터는 채널뿐 아니라 소오스 및 드레인 영역도 얇게 형성한다. 이에 따라 억세스 트랜지스터의 경우에는 소오스 및 드레인의 직렬 저항이 증가되어 전류 레벨이 감소되므로 향상된 셀 비율을 얻을 수 있다.
제1도를 참조하여 본 발명의 일실시예에 의한 SOI SRAM셀의 제조방법을 설명한다.
먼저, 제 1a 도에 도시된 바와 같이 기판(도시하지 않음) 상에 절연막으로서, 예컨대 산화막(1)을 형성하고, 이 위에 채널층이 되는 SOI층을 형성한 후, LOCOS공정을 통해 구동 트랜지스터 및 억세스 트랜지스터 영역에 각각 SOI페턴(2A.2B)을 형성한다. 여기서, 참조부호3은 LOCOS공정에 의해 형성된 산화막을 나타내며, 20은 LOCOS공정시 산학방지막으로 사용되는 질화막패턴(20)을 나타낸다.
다음에 제1b 도에 도시된 바와 같이 구동 트랜지스터의 게이트가 헝성될 SOI패턴(2A) 부분의 상기 질화막패턴(20)은 선택적으로 제거하고, 억섹스 트랜지스터 영역의 SOI 패턴 상부의 질화막은 모두 제거한 후, 다시 LOCOS공정을 진행하여 원하는 채널층의 두께, 즉, SOI패턴 두께를 얻는다. 이때, 억세스 트랜지스터영역의 SOI패턴은 그 상부의 질화막이 모두 제거되어 채널 부위뿐 아니라 소오스 및 드레인 영역도 산화가 이루어진다. 여기서, 참조부호 4는 LOCOS공정에 의해 형성되는 산화막을 나타낸다.
다음에 제 1c 도에 도시된 바와 같이 상기 질화막패턴(20) 및 산화막(3,4)을 제거한 후, 예컨대 보론을 이용한 채널 이온주입을 행한다. 이어서 구동 트랜지스터 및 억세스 트랜지스터 각각의 S0I패턴 전면에 게이트 산화막(5)을 형성하고, 게이트산화막(5) 상부 소정영역에 구동 트랜지스터의 게이트(6A) 및 억세스 트랜지스터의 게이트(6B)를 각각 형성한다.
이어서 제 ld 도에 도시된 바와 같이 LDD(lightly doped drain) 이온주입을 헹하여 상기 SOI 패턴에 구동 트랜지스터 및 억세스 트랜지스더 각각의 LDD영역 (7A,7B)을 형성한다. 다음에 구동 트랜지스터와 억섹스 트랜지스터 각각의 게이트(6A,6B) 측면에 절연막 스페이서(8)를 형성한 후, 이온주입을 실시하여 상기 SOI페턴에 구동 트랜지스더 및 억세스 트랜지스터 각각의 소오스 및 드레인영역(9A, 9B)을 형성한다.
다음에 제1e 도에 도시된 바와 같이 기판 전면에 절연층으로서, 예컨대 산화막(10)을 형성하고 이를 선택적으로 식각하여 구동 트랜지스터와 억세스 트랜지스터 각각의 소오스 및 드레인영역을 노출시키는 콘택홀을 형성한 다음, 금속을 증착하고 소정패턴으로 패터닝하여 상기 콘택홀을 통해 구동 트랜지스터와 억세스 트랜지스터 각각의 소오스 및 드레인영역에 접속되는 금속배선(11)을 형성한다.
상기와 같이 본 발명은 구동 트랜지스터의 소오스 및 드레인의 두께는 두껍게 유지하고, 억세스 트랜지스터의 소오스 및 드레인 두께를 얇게 하여 억세스 트랜지스터의 전류 레벨을 감소시켜 셀 비율의 향상을 도모한다.
또한, 상기와 같이 이루어지는 본 발명은 구동 트랜지스터의 채널층은 그 양단의 소오스 및 드레인 영역 보다 얇은 형태로 이루어진다.
제2도에 본 발명의 다른 실시예에 따른 SRAM셀의 구동 트랜지스터 및 역세스트랜지스터 제조방법을 도시하였다.
먼저, 제2a도에 도시된 바와 같이 기판(도시하지 않음) 상에 절연막으로서, 예컨대 산화막(1)을 형성하고, 이 위에 채널층이 되는 SOl층을 형성한 후, LOCOS공정을 통해 구동 트랜지스터 및 억세스 트랜지스터 영역에 각각 SOI패턴(2A,2B)을 헝성한다. 여기서, 참조부호3은 LOCOS공졍에 의해 형성된 산화막을 나타내고, 20은 LOCOS공정시 산화방지막으로 사용되는 질화막패턴을 나타낸다.
다음에 제 2b 도에 도시된 바와 같이 억세스 트랜지스터 게이트영역 상의 상기 질화막(20)을 선택적으로 제거한 후, 다시 LOCOS공정을 진행하여 원하는 억세스트랜지스터의 채널층 두께를 얇게 만든다.
이후의 공정은 상술한 제1도의 실시예와 동일하므로 그 설명을 생략한다.
상기와 같이 이르어지는 본 발명의 다른 실시예에 따라, 억섹스 트랜지스터 게이트 하부의 채널영역은 그 양단의 소오스 및 드레인 영역 보다 얇은 형태로 이루어진다. 또한, 구동 트랜지스터의 채널층은 상기 억세스 트랜지스터의 소오스 및 드레인 영역과 동일한 두께를 갖게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 구동 트랜지스터 및 억세스 트랜지스터의 소오스 및 드레인의 두께를 추가되는 공정없이 서로 다르게 형성함으로써 좁은 면적에서도 원하는 셀 비율을 얻을 수 있게 된다.
또한, LOCOS공정을 한 단계 추가하여 구동 트랜지스터의 채널층은 두껍게, 억세스 트랜지스터의 채널층은 얇게 형성하여 억세스 트랜지스터의 전류 레벨을 감소시킴으로써 원하는 셀 비율을 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 침부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 벋위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (10)
- 채널, 소오스 및 드레인을 이루는 반도체층, 상기 반도체층 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성된 게이트를 각각 구비하는 구동트랜지스터와 억세스 트랜지스터를 포함하는 에스램(SRAM) 셀에 있어서, 상기 구동 트랜지스터의 채널층이 상기 억세스 트랜지스터의 채널층보다 두꺼운 것을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 구동 트랜지스터의 소오스 및 드레인이 상기 억세스 트랜지스더의 소오및 드레인 보다 두꺼운 것을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 구동 트랜지스터에 있어서, 상기 게이트 하부의 상기 채널층 부분은 상기 소오스 및 드레인 층보다 얇은것을 특징으로 하는 에스램 셀.
- 제1항에 있어서, 상기 억세스 트랜지스터에 있어서, 상기 게이트 하부의 채널층 부분은 상기 소오스 및 드레인 층보다 얇은 것을 특징으로 하는 에스램 셀.
- 제4항에 있어서, 상기 구동 트렌지스터의 채널층은 상기 억세스 트랜지스터의 소오스 및 드레인 층과 동일한 두께를 갖는 것을 특징으로 하는 에스램 셀.
- 상기 반도체층은 SOI(silicon on insulator)층인 것을 특징으로 하는 에스램셀.
- 구동 트랜지스터와 억세스 트랜지스터를 구비하는 에스램 셀 제조 방법에 있어서, 기판 상에 형성된 절연막 상에 SOI(silicon on insulator)층을 형성하는 제1. 단계; 제1 LOCOS(Local oxidation of silicon) 공정을 실시하여 상기 구동 트랜지스터와 억세스 트랜지스터 각각의 채널. 소오스 및 드레인이 형성될 SOI증 패턴을 형성하는 제2 단계;및 상기 억세스 트랜지스터의 SOI층 패턴을 상기 구동 트랜지스터의 SOI층 페턴 보다 얇게 만드는 제3 단계를 포함하는 에스램 셀 제조 방법.
- 제7항에 있어서, 상기 제3 단계는, 제2 LOCOS 공정을 실시하여 상기 억세스 트랜지스터의 SOI층 패턴 전표면에 산화막을 형성하고, 상기 구동 트랜지스터의 SOI층 패턴 표면에 선택적으로 산화막을 형성하는 것을 특징으로 하는 에스램 셀 제조 방법.
- 제7항에 있어서, 제2 LOCOS공정을 실시하여 상기 억세스 트랜지스터의 SOI층 패턴 표면에만 선택적으로 산화막을 형성하는 것을 특징으로 하는 에스램 셀 제조 방범.
- 제7항에 있어서, 상기 제3 단계 후, 채널 형성을 위한 이온주입을 실시하는 제4 단계; 상기 억세스 트랜지스터 및 상기 구동 트렌지스터 각각의 상기 SOI층 패턴전면에 게이트산화막을 형성하는 제5 단계; 상기 게이트 산화막 상에 상기 억섹스 트랜지스터 및 상기 구동 트랜지스더 게이트를 형성하는 제6 단계; 상기 억세스 트랜지스터 및 상기 구동 트랜지스더 각각의 상기 SOI층 패턴에 소오스 및 드레인 형성을 위한 이온주입을 실시하는 제7 단계; 상기 제 7 단계가 완료된 기판 전면에 절연층을 형성하는 제8 단계; 상기 절연층을 선택적으로 식각하여 상기 억세스 트랜지스터 및 상기 구동트랜지스터 각각의 소오스 및 드레인을 노출시키는 콘택홀을 형성하는 제9 단계;및 상기 콘택홀을 통해 상기 억세스 트랜지스터 및 상기 구동 트랜지스터 각각의 소오스 및 드레인에 접속되는 금속배선을 형성하는 제10 단계를 더 포함되는 것을 특징으로 하는 에스램 셀 제조 방법.
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Cited By (1)
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1995
- 1995-12-29 KR KR1019950064412A patent/KR100219056B1/ko not_active IP Right Cessation
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