JP2002043965A

JP2002043965A - 受信機

Info

Publication number: JP2002043965A
Application number: JP2000230356A
Authority: JP
Inventors: Toru Ohashi; 徹大橋
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2000-07-31
Filing date: 2000-07-31
Publication date: 2002-02-08
Also published as: US6956911B2; EP1184980A2; US20020025007A1; EP1184980A3

Abstract

(57)【要約】【課題】簡素な構成で検波精度の高いデジタル受信機
を提供する。【解決手段】周波数変換器で周波数変換され、デジタ
ルデータにアナログデジタル変換された中間周波のデジ
タルデータＤIFを中間周波数の２のべき乗倍の第１のサ
ンプリングレートでデジタルフィルタリングを行うデジ
タルバンドパスフィルタ１６と、デジタルバンドパスフ
ィルタ１６から出力される出力データＤBFを中間周波数
の２のべき乗倍の第２のサンプリングレートでデジタル
フィルタリングを行って検波回路１８側へ出力する補間
フィルタ１７を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信波から信号波
を再生する受信機に関し、特にデジタル信号処理によっ
て信号波を再生する受信機に関する。

【０００２】

【従来の技術】従来、放送局から送られてくる放送波を
受信し、オーディオ周波数帯域の信号波を再生する受信
機として、スーパーヘテロダイン方式のアナログ受信機
が知られている。

【０００３】このアナログ受信機は、アンテナで受信し
た放送波を周波数変換器によって中間周波のＩＦ信号に
変換し、このＩＦ信号を図１４に示すように中間周波数
のバンドパスフィルタ１に通すことで不要な周波数成分
を除去した後、検波回路２によって信号波（検波出力）
を得るようにしている。

【０００４】

【発明が解決しようとする課題】ところで、本願発明者
は、上記したようなアナログ受信機をデジタル回路で形
成し、例えばデジタルオーディオ器機への対応が可能な
デジタル受信機の開発を試みた。

【０００５】こうした試みの一つとして、図１４に示し
たバンドパスフィルタ１を図１５に示すような直接形の
２次のＩＩＲ（Infinite Impulse Response）フィルタ
１’で構成し、そのデジタルバンドパスフィルタ１’に
従属する検波回路などもデジタル化できるようにする提
案を行った。すなわち、デジタルバンドパスフィルタ
１’を、デジタル加算器４，５，６，７とデジタル遅延
素子８，９とデジタル乗算器１０，１１，１２，１３，
１４で形成し、周波数変換器からのＩＦ信号をＡ／Ｄ変
換器３で変換することにより生じるデジタルデータをデ
ジタルフィルタリングする構成を提案した。

【０００６】ところが、ＩＦ信号は周波数変換器によっ
てダウンコンバートされるものの、検波される前の信号
であるため、図１５のような一般的な構成のＩＩＲフィ
ルタを用いたのでは、高速演算が可能な大規模なデジタ
ル回路などが必要となり、受信機への適用が困難になる
という問題があった。

【０００７】本発明はこうした問題点を克服するために
なされたものであり、簡素な構成であって、高精度のデ
ジタル信号処理を可能にする新規な受信機を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
本発明は、中間周波のデジタルデータから所望の周波数
成分のデータを通過させて検波手段側へ出力するデジタ
ル信号処理手段とを備える受信機であって、上記デジタ
ル信号処理手段は、上記デジタルデータを中間周波数の
２のべき乗倍の第１のサンプリングレートでデジタルフ
ィルタリングするデジタルバンドパスフィルタと、上記
デジタルバンドパスフィルタの出力データを中間周波数
の２のべき乗倍であって上記第１のサンプリングレート
より高い第２のサンプリングレートでデジタルフィルタ
リングするデジタルローパスフィルタから成る補間フィ
ルタとを備え、上記補間フィルタの出力データを上記検
波手段側へ出力することを特徴とする。

【０００９】また、上記第１のサンプリングレートは上
記中間周波数の４倍に設定され、上記デジタルバンドパ
スフィルタは、被乗算係数が２のべき乗の値で設定され
たＩＩＲフィルタで構成されていることを特徴とする。

【００１０】また、上記第２のサンプリングレートは上
記中間周波数の１６倍に設定され、上記補間フィルタ
は、被乗算係数が２のべき乗の値で設定されたＩＩＲフ
ィルタで構成されていることを特徴とする。

【００１１】かかる構成の受信機によると、デジタルバ
ンドパスフィルタは、中間周波のデジタルデータを中間
周波数の２のべき乗倍の第１のサンプリングレート（第
２のサンプリングレートより低いサンプリングレート）
でデジタルフィルタリングを行い、補間フィルタは、デ
ジタルバンドパスフィルタから出力される出力データを
中間周波数の２のべき乗倍の第２のサンプリングレート
（第１のサンプリングレートより高いサンプリングレー
ト）でデジタルフィルタリングを行って検波手段側へ出
力する。

【００１２】このように、中間周波のデジタルデータを
デジタルバンドパスフィルタが低いサンプリングレート
で処理した後、補間フィルタが高いサンプリングレート
で処理して検波手段側へ出力する構成にすることで、デ
ジタルバンドパスフィルタと補間フィルタの回路規模の
簡素化すなわち、デジタルバンドパスフィルタを低い
サンプリングレートで動作させるとそのデジタルバンド
パスフィルタの回路規模を簡素化することが可能とな
り、更にこの簡素化したデジタルバンドパスフィルタに
高いサンプリングレートで動作する補間フィルタを追加
した構成にしたとしても、一般的な構成のデジタルバン
ドパスフィルタを高いサンプリングレートで動作させる
ように構成した場合に較べて、全体的な回路規模を簡素
化することが可能となる。

【００１３】更に、デジタルバンドパスフィルタが低い
サンプリングレートで処理したデータを補間フィルタが
高いサンプリングレートで処理することで、検波手段に
おける検波精度の向上を実現している。

【００１４】つまり、検波手段が高精度の検波を行うに
は、サンプリングレートの高いデータに基づいて検波を
行うことが望ましい。本発明の受信機は、低いサンプリ
ングレートで動作するデジタルバンドパスフィルタと高
いサンプリングレートで動作する補間フィルタとを組み
合わせることで、回路規模の簡素化と高精度の検波との
両立を実現している。

【００１５】また、デジタルバンドパスフィルタの第１
のサンプリングレートを中間周波数の２のべき乗倍（具
体的には４倍）、補間フィルタの第２のサンプリングレ
ートを中間周波数の２のべき乗倍（具体的には１６倍）
に設定すると、デジタルバンドパスフィルタと補間フィ
ルタをそれぞれ構成するＩＩＲフィルタの被乗算係数を
２のべき乗の値で近似することが可能になり、そのため
デジタル乗算器の回路規模の簡素化を実現している。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。尚、図１は本実施形態の受信機の
要部構成を示すブロック図であり、一実施形態としてＡ
Ｍ放送波を受信する受信機の構成を示している。

【００１７】図１において、本受信機は、アンテナANT
で受信したＡＭ放送波を混合器MIXと局部発振器L.OSCと
で構成された周波数変換器によって中間周波（４５５ｋ
Ｈｚ）のＩＦ信号ＳIFにダウンコンバートした後、アナ
ログのＩＦ信号ＳIFをＡ／Ｄ変換器１５によってデジタ
ルデータＤIFに変換し、更に、デジタルデータＤIFをデ
ジタルバンドパスフィルタ１６と補間フィルタ１７から
成るデジタル信号処理回路に通してデジタル検波回路１
８に供給する構成となっている。

【００１８】尚、詳細については後述するが、Ａ／Ｄ変
換器１５のサンプリング周波数ｆsoは中間周波数ｆ0の
４倍以上、デジタルバンドパスフィルタ１６のサンプリ
ングレートｆs1は中間周波数ｆ0の４倍、補間フィルタ
１７のサンプリングレートｆs2は中間周波数ｆ0の１６
倍に設定され、これによってナイキストのサンプリング
定理を満足するようにしている。

【００１９】また、Ａ／Ｄ変換器１５はアナログのＩＦ
信号ＳIFを１６ビットのデジタルデータＤIFに変換し、
デジタルバンドパスフィルタ１６と補間フィルタ１７も
このデジタルデータＤIFに対し１６ビットのデジタル信
号処理を行うようになっている。

【００２０】デジタルバンドパスフィルタ１６は、直接
形の２次のＩＩＲフィルタであり、設計仕様などに応じ
て、図２に示す直接形の２次のＩＩＲフィルタ、または
図３に示す直接形の２次のＩＩＲフィルタで実現されて
いる。

【００２１】ここで、図２に示すデジタルバンドパスフ
ィルタ１６は、複数のデジタル加算器１９，２０，２１
とデジタル遅延素子２２，２３とデジタル乗算器２４，
２５，２６を備えて構成され、図１０に示すように、中
心周波数ｆ0（４５５ｋＨｚ）で最大利得となる単峰特
性を有するＩＩＲフィルタとなっている。

【００２２】更に、中心周波数ｆ0（４５５ｋＨｚ）を
中心とした単峰特性の帯域幅（６ｄＢ帯域幅）ΔＦは、
ＩＦ信号ＳIFの上側帯波と下側帯波を通過させる得る幅
に設定され、Ｑ値（ｆ0／ΔＦ）は必要に応じた特性に
設定されている。

【００２３】図３に示すデジタルバンドパスフィルタ１
６は、２個のＩＩＲフィルタ１６ａ，１６ｂが直列接続
された構成となっており、両者とも複数のデジタル加算
器１９，２０，２１，２０１とデジタル遅延素子２２，
２３とデジタル乗算器２４，２５，２６，２０２を備え
て構成されている。

【００２４】ただし、ＩＩＲフィルタ１６ａに設けられ
ているデジタル加算器２０１は、デジタル乗算器２０
２，２０から供給されるデータＤ202，Ｄ20に対して、
Ｄ202−Ｄ20の減算処理を行う構成になっており、ＩＩ
Ｒフィルタ１６ｂに設けられているデジタル加算器２０
１は、デジタル乗算器２０２，２０から供給されるデー
タＤ202，Ｄ20に対して、−Ｄ20−Ｄ202の減算処理を行
う構成になっている点で、ＩＩＲフィルタ１６ａと１６
ｂの構成が異なっている。

【００２５】このように、図３に示すデジタルバンドパ
スフィルタ１６は、２個のＩＩＲフィルタ１６ａ，１６
ｂが直列接続されることにより、図１２に示すように、
中心周波数ｆ0（４５５ｋＨｚ）を中心とした双峰特性
を有している。尚、中心周波数ｆ0（４５５ｋＨｚ）を
中心とした双峰特性の帯域幅（６ｄＢ帯域幅）ΔＦは、
ＩＦ信号ＳIFの上側帯波と下側帯波を通過させる得る幅
に設定され、更に、Ｑ値（ｆ0／ΔＦ）は必要に応じた
特性に設定されている。

【００２６】補間フィルタ１７は、図６に示すように、
同じ構成の３個のＩＩＲフィルタ１７ａ，１７ｂ，１７
ｃを直列接続した構成となっている。

【００２７】すなわち、ＩＩＲフィルタ１７ａは、複数
のデジタル加算器２７，２８とデジタル遅延素子２９，
３０とデジタル乗算器３１，３２，３３で構成され、残
余のＩＩＲフィルタ１７ｂ，１７ｃもＩＩＲフィルタ１
７ａと同じ構成となっている。

【００２８】そして、図１１に示すように、ＩＩＲフィ
ルタ１７ａ，１７ｂ，１７ｃの各１段分の周波数特性を
３段分合成することで、カットオフ周波数ｆc以上の高
域領域の利得が急峻に減衰する周波数特性を実現してい
る。

【００２９】尚、ＩＩＲフィルタ１７ａ，１７ｂ，１７
ｃのそれぞれのカットオフ周波数ｆcは、中心周波数ｆ0
（４５５ｋＨｚ）よりも高い周波数に設定されており、
より詳細には、ＩＦ信号ＳIFの上側帯波を通過させる通
過域が得られるように設定されている。

【００３０】次に、図２と図３に示したデジタルバンド
パスフィルタ１６と、図６に示した補間フィルタ１７の
構成法を説明しつつ、これらのフィルタ１６，１７の構
成と動作及び機能について詳述する。

【００３１】図２に示したデジタルバンドパスフィルタ
１６には、次数（１）に示すようなｚ変換した伝達関数
Ｈ（ｚ）を適用する。

【００３２】

【数１】

【００３３】最初に、この伝達関数Ｈ（ｚ）に基づいて
図１５に示した直接形の２次のＩＩＲフィルタを考え、
図１０に示した周波数特性が得られるように伝達関数Ｈ
（ｚ）の各係数ａ1，ａ2，ｂ0，ｂ1，ｂ2の最適な値を
求める。

【００３４】尚、デジタルバンドパスフィルタ１６を簡
素な構成で実現することを最適化の条件とし、デジタル
フィルタリングのためのサンプリングレートｆs1と中間
周波数ｆ0（４５５ｋＨｚ）及びＱ値との関係を考慮し
つつ、各係数ａ1，ａ2，ｂ0，ｂ1，ｂ2の最適化を行
う。

【００３５】ここで、一例としてＱ値を約５０とし、サ
ンプリングレートｆs1を中間周波数ｆ0の４倍に決める
と、各係数ａ1，ａ2，ｂ0，ｂ1，ｂ2は次数（２）に示
すようになり、特に、係数ａ1とｂ1を共に０にすること
ができる。

【００３６】

【数２】

【００３７】係数ａ1，ｂ1を０にすると、図１５中のデ
ジタル乗算器１０，１３はデータＤ23，Ｄ26に対して演
算に寄与しなくなるので、これらデジタル乗算器１０，
１３を省略し、更に、図１５中のデジタル加算器５，７
も必要が無くなるので省略することで、図２に示すよう
な簡素な構成のデジタルバンドパスフィルタ１６を実現
している。

【００３８】このように、サンプリングレートｆs1を中
間周波数ｆ0の４倍に決めたことで、係数ａ1とｂ1を共
に０にすることができ、その結果、図１５中に示したデ
ジタル乗算器１０，１３とデジタル加算器５，７との４
個の構成要素を不要とした簡素な構成のデジタルバンド
パスフィルタ１６（図２参照）を実現することが可能と
なっている。

【００３９】尚、図２に示すデジタルバンドパスフィル
タ１６は、図１５中のデジタル乗算器１０，１３とデジ
タル加算器５，７を省略しただけでなく、デジタル乗算
器２４と新たに追加したデジタル加算器２０との組み合
わせによって、デジタル加算器１９に供給するためのデ
ータＤ20を生成する構成にし、その結果、更なる回路規
模の小形化を実現している。

【００４０】すなわち、図２中のデジタル加算器２０を
備えずに、デジタル乗算器２４の被乗算係数ａ2を上記
数（２）に示したａ2＝０．９６７２１３１１の値をそ
のまま適用し、デジタル乗算器２４の出力データＤ24
（＝０．９６７２１３１１×Ｄ23）をそのまま上記デー
タＤ20としてデジタル加算器１９に供給する構成にして
も、図１５に示したＩＩＲフィルタ１’よりも回路規模
を小さくすることが可能である。しかし、上記の被乗算
係数ａ2は、桁数の多い少数値であるため、デジタル乗
算器２４のみで上記の（０．９６７２１３１１×Ｄ23）
の演算を行わせることにすると、複雑で回路規模の大き
なデジタル乗算器が必要となる。

【００４１】そこで、図２に示すようにデジタル乗算器
２４とデジタル加算器２０との組み合わせによって、実
質的に上記の（０．９６７２１３１１×Ｄ23）の演算を
行う構成にすることで、より回路規模の小形化を可能に
している。

【００４２】この回路規模の小形化を可能にした点につ
いて詳述すると、まず、デジタル乗算器２４の被乗算係
数ａ2は、上記数（２）に示したａ2＝０．９６７２１３
１１の値をそのまま適用するのではなく、次の構成法に
よって決定されている。

【００４３】上記数（２）の係数ａ2＝０．９６７２１
３１１を変形して、ａ2＝１−０．０３２７８６８９で
表すことにし、更に、０．０３２７８６８９の値に最も
近い２のべき乗（２ⁿ）の値を選択して、デジタル乗算
器２４の実際の被乗算係数ａ2を２^-5（＝０．０３１２
５）の値に決めている。

【００４４】更に、上記のａ2＝１−０．０３２７８６
８９の変形式のうち、数値「１」から「０．０３２７８
６８９」を減算処理するのを、デジタル加算器２０で行
う構成としている。

【００４５】かかる構成にすると、被乗算係数ａ2が２
^-5に設定されているデジタル乗算器２４で生成されるデ
ータＤ24は（２^-5×Ｄ23）となり、デジタル加算器２０
で生成されるデータＤ20は（Ｄ23−２^-5×Ｄ23）となる
ことから、出力データＤ20は、次数（３）で表されるこ
とになり、デジタル加算器２０を備えずにデジタル乗算
器２４の被乗算係数ａ2を上記数（２）に示したａ2＝
０．９６７２１３１１の値に設定してデータＤ20（＝
０．９６７２１３１１×Ｄ23）を求めた場合とほぼ同等
の結果が得られる。

【００４６】

【数３】

【００４７】そして、デジタル乗算器２４は２のべき乗
の値である被乗算係数ａ2（＝２^-5）の演算を行うこと
から簡素なデジタル乗算器とすることができ、更に、デ
ジタル加算器２０も単純な減算を行うことから簡素なデ
ジタル加算器とすることができ、その結果として、デジ
タル乗算器２４にデジタル加算器２０を新たに追加した
構成としても、デジタル乗算器２４のみで複雑な演算を
行わせるより回路規模の小形化が可能となる。

【００４８】更に、図２に示すデジタル乗算器２４の具
体例として、図４に示す構成のデコーダ回路を適用する
ことで、回路規模の小形化の実効を図っている。

【００４９】図４に示すデジタル乗算器２４は、入力デ
ータＤ23のうちのビットＢ5〜Ｂ15を、出力データＤ24
のビットＢ0〜Ｂ10として出力すると共に、入力データ
Ｄ23のうちのビットＢ15を、出力データＤ24のビットＢ
10〜Ｂ15として出力する構成としている。尚、入力デー
タＤ23のうちのビットＢ0〜Ｂ4は抵抗Ｒ1を介してグラ
ンドＧＮＤにプルダウンし、出力データＤ24（Ｂ15〜Ｂ
0）はバッファアンプＡ15〜Ａ0を介して出力する構成と
なっている。

【００５０】かかる構成によると、入力データＤ23（Ｂ
15〜Ｂ0）を全体的に下位側へ５ビット分シフトするだ
けで、データＤ23に被乗算係数ａ2（＝２^-5）を乗算す
るのと同等の機能を発揮させることができ、更に、この
ビットシフトによって得られるデータＤ24をデジタル加
算器２０に供給するだけで、上記数（２）に示したａ2
＝０．９６７２１３１１の値をそのまま適用してＤ20＝
０．９６７２１３１１×Ｄ23の演算を行うのと同等の結
果、すなわちＤ20＝（１−２^-5）×Ｄ23の演算結果が得
られる。

【００５１】このように、デジタル加算器２０とデジタ
ル乗算器２４を組み合わせることで、更なる回路規模の
小形化を実現している。

【００５２】次に、図２中のデジタル乗算器２５につい
て説明する。デジタル乗算器２５の乗算係数ｂ0は、次
のようにして決められている。上記数（２）に示した係
数ｂ0＝０．０１６３９３４４３に最も近い２のべき乗
（２ⁿ）の値を選択することにより、デジタル乗算器２
５の被乗算係数ｂ0を２^-6（＝０．０１５６２５）の値
に決める。

【００５３】更に、図２に示すデジタル乗算器２５を複
雑な演算回路で形成するのではなく、図５に示す構成の
デコーダ回路を適用することで、データＤ19に被乗算係
数ｂ0＝２^-6を乗算するのと同じ結果が得られる極めて
簡素な構成のデジタル乗算器２５を実現する。

【００５４】つまり、図５に示すデジタル乗算器２５
は、入力データＤ19のうちのビットＢ6〜Ｂ15を、出力
データＤ25のビットＢ0〜Ｂ10として出力すると共に、
入力データＤ19のうちのビットＢ15を、出力データＤ25
のビットＢ9〜Ｂ15として出力する構成とする。かかる
構成により、入力データＤ19（Ｂ15〜Ｂ0）を全体的に
下位側へ６ビット分シフトし、そのビットシフトした出
力データＤ25（Ｂ15〜Ｂ0）をデジタル加算器２１に供
給するのと同じ機能を発揮させることができ、データＤ
19に被乗算係数ｂ0（＝２^-6）を乗算するデジタル乗算
器２５を実現することができる。

【００５５】尚、入力データＤ19のうちのビットＢ0〜
Ｂ5は抵抗Ｒ1を介してグランドＧＮＤにプルダウンし、
出力データＤ25（Ｂ15〜Ｂ0）はバッファアンプＡ15〜
Ａ0を介して出力する構成となっている。

【００５６】次に、図２中のデジタル乗算器２６の乗算
係数ｂ2は、次のようにして決められている。上記数
（２）に示した係数ｂ2＝−０．０１６３９３４４３に
最も近い２のべき乗（−２ⁿ）の値を選択することによ
り、デジタル乗算器２６の被乗算係数ｂ2を２^-6（＝
０．０１５６２５）の値に決める。

【００５７】更に、図２に示すデジタル乗算器２６を複
雑な演算回路で形成するのではなく、図５に示したのと
同様の構成のデコーダ回路を適用することで、データＤ
23に乗算係数ｂ2＝２^-6を乗算するのと同じ結果が得ら
れる極めて簡素な構成のデジタル乗算器２６を実現す
る。

【００５８】つまり、図５に示したのと同様の構成のデ
コーダ回路を適用することで、入力データＤ23（Ｂ15〜
Ｂ0）を全体的に下位側へ６ビット分シフトし、そのビ
ットシフトした出力データＤ26（Ｂ15〜Ｂ0）をデジタ
ル加算器２１に供給するのと同じ機能を発揮させる。

【００５９】ただし、デジタル乗算器２５の出力データ
Ｄ25をデジタル加算器２１の加算入力端子（＋入力端
子）に供給し、デジタル乗算器２６の出力データＤ26を
デジタル加算器２１の減算入力端子（−入力端子）に供
給することにより、Ｄ25−Ｄ26の減算処理を行わせる。
そして、この演算結果ＤBF（＝Ｄ25−Ｄ26）をデジタル
バンドパスフィルタ１６の出力とする。

【００６０】このように、図１に示したデジタルバンド
パスフィルタ１６を、図２、図４及び図５に示した構成
とし、サンプリングレートｆs1を中心周波数ｆ0（４５
５ｋＨｚ）の４倍にして、Ａ／Ｄ変換器１５から供給さ
れる中間周波のデータＤIFをデジタルフィルタリングす
ることにより、図１０に示した周波数特性を有するＩＩ
Ｒフィルタを簡素な構成で実現している。

【００６１】次に、図３に示したバンドパスフィルタ１
６の構成法を説明する。図３中の前段のフィルタ１６ａ
と後段のフィルタ１６ａは、共に図２に示したデジタル
バンドパスフィルタ１６を変形した構成とする。

【００６２】まず、上記数（１）に示した伝達関数Ｈ
（ｚ）を適用することにし、この伝達関数Ｈ（ｚ）に基
づいて図１５に示した直接形の２次のＩＩＲフィルタを
考え、更に、図１２に示した周波数特性が得られるよう
に伝達関数Ｈ（ｚ）の各係数ａ1，ａ2，ｂ0，ｂ1，ｂ2
の最適な値を求める。また、デジタルバンドパスフィル
タ１６を簡素な構成で実現することを最適化の条件と
し、デジタルフィルタリングのためのサンプリングレー
トｆs1と中間周波数ｆ0（４５５ｋＨｚ）及びＱ値との
関係を考慮しつつ、各係数ａ1，ａ2，ｂ0，ｂ1，ｂ2の
最適化を行う。

【００６３】かかる最適化を行うことで、前段のフィル
タ１６ａと後段のフィルタ１６ｂを共に、図２、図４及
び図５に示した構成とする。つまり、フィルタ１６ａと
フィルタ１６ｂを図２、図４及び図５に示した簡素な構
成で実現することで、各デジタル乗算器２４，２５，２
６の被乗算係数ａ2，ｂ0，ｂ2を、ａ2＝２^-5＝０．０３
１２５、ｂ0＝２^-6＝０．０１５６２５、ｂ2＝２^-6＝
０．０１５６２５とする。

【００６４】更に、図３のフィルタ１６ａとフィルタ１
６ｂにデジタル加算器２０１とデジタル乗算器２０２を
それぞれ追加する。

【００６５】そして、フィルタ１６ａ中のデジタル加算
器２０１の加算入力端子（＋端子）にデジタル乗算器２
０２の出力データＤ202を供給すると共に、デジタル加
算器２０１の減算入力端子（−端子）にデジタル加算器
２０の出力データＤ20を供給し、フィルタ１６ｂ中のデ
ジタル加算器２０１の減算入力端子（−端子）にデジタ
ル乗算器２０２の出力データＤ202を供給すると共に、
デジタル加算器２０１の減算入力端子（−端子）にデジ
タル加算器２０の出力データＤ20を供給するように接続
する。

【００６６】更に、フィルタ１６ａ中のデジタル乗算器
２０２とフィルタ１６ｂ中のデジタル乗算器２０２のそ
れぞれの乗算係数ａ1，ａ1の値を適宜に選択すること
で、図１２に示した双峰特性を有するデジタルバンドパ
スフィルタを形成する。尚、それぞれの乗算係数ａ1，
ａ1を２のべき乗（２ⁿ）の値にすることで、フィルタ１
６ａ中のデジタル乗算器２０２とフィルタ１６ｂ中のデ
ジタル乗算器２０２を、図４又は図５に示したのと同様
のデコーダ回路によって構成することで、簡素な構成を
実現する。

【００６７】このように、図１に示したデジタルバンド
パスフィルタ１６を、図３に示した構成とし、サンプリ
ングレートｆs1を中心周波数ｆ0（４５５ｋＨｚ）の４
倍にして、Ａ／Ｄ変換器１５から供給される中間周波の
データＤIFをデジタルフィルタリングすることにより、
図１２に示した周波数特性を有するＩＩＲフィルタを簡
素な構成で実現している。以上、異なる中心周波数をも
ったデジタルバンドパスフィルタを組み合わせること
で、希望の特性を得ることができる。

【００６８】次に、図６に示した補完フィルタ１７の構
成法を説明する。尚、図６中の前段と中段と後段の各フ
ィルタ１７ａ，１７ｂ，１７ｃの構成は同じであるの
で、前段のフィルタ１７ａの構成法を代表して説明す
る。

【００６９】尚、上記したように、デジタルバンドパス
フィルタ１６は、中間周波数ｆ0の４倍に設定されたサ
ンプリングレートｆs1に基づいてデータＤIFをデジタル
フィルタリングし、データＤBFを出力する構成となって
いる。したがって、図１３（ａ）（ｂ）に示すように、
このデータＤBFは、中間周波数ｆ0の逆数である１周期
（１／ｆ0）内の４点のサンプリングポイントＰ1〜Ｐ4
のデータを示すことになる。

【００７０】しかし、データＤBFが１周期（１／ｆ0）
内の４点のサンプリングポイントＰ1〜Ｐ4だけに現れた
だけでは、図１３（ａ）の場合と図１３（ｂ）の場合の
ように、サンプリングポイントＰ1〜Ｐ4の位相がずれる
と、データＤBFをそのままデジタル検波回路１８に供給
して検波を行わせても、検波出力のレベルが大きく変動
してしまい、精度の良い検波を実現することができな
い。

【００７１】そこで、精度の良い検波を可能にするため
に、デジタルバンドパスフィルタ１６とデジタル検波回
路１８の間にデジタルローパスフィルタから成る補完フ
ィルタ１７を設けている。

【００７２】まず、フィルタ１７ａを形成するのに、次
数（４）に示すようなｚ変換した伝達関数Ｈ（ｚ）を適
用することにし、この伝達関数Ｈ（ｚ）に基づいて図６
に示すようなデジタルローパスフィルタを考え、更に、
各係数ａ1，ａ2，ｂ0の最適な値を求める。

【００７３】

【数４】

【００７４】また、フィルタ１７ａを簡素な構成で実現
することを最適化の条件とし、デジタルフィルタリング
のためのサンプリングレートｆs2を中間周波数ｆ0（４
５５ｋＨｚ）の１６倍に決めて、各係数ａ1，ａ2，ｂ0
の最適化を行う。

【００７５】かかる最適化を行うと、係数ａ1は２^-2、
係数ａ2は−２^-1、係数ｂ0は２^-2となる。

【００７６】そこで、フィルタ１７ａ中のデジタル乗算
器３１の被乗算係数ａ1を２^-2、デジタル乗算器３２の
被乗算係数ａ2を２^-1、デジタル乗算器３３の被乗算係
数ｂ0を２^-2と決める。

【００７７】更に、図４又は図５に示したデコーダ回路
の場合と同様に、デジタル乗算器３１を図７に示すデコ
ーダ回路、デジタル乗算器３２を図８に示すデコーダ回
路、デジタル乗算器３３を図９に示すデコーダ回路によ
ってそれぞれ構成することにより、各デジタル乗算器３
１，３２，３３を簡素な構成で実現する。そして、フィ
ルタ１７ｂ，１７ｃもフィルタ１７ａと同様の構成にす
ることで、図１１に示した周波数特性を有する補間フィ
ルタ１７を実現する。

【００７８】このように、本実施形態の受信機は、デジ
タルバンドパスフィルタ１６のサンプリングレートｆs1
を中間周波数ｆcの４倍に設定したことで、図２と図３
に示した各デジタル乗算器２４，２５，２６，２０２の
被乗算係数ａ1，ａ2，ｂ0，ｂ2を２のべき乗の値で近似
することが可能となり、更に、被乗算係数ａ1，ａ2，ｂ
0，ｂ2を２のべき乗の値で近似することが可能となった
ことで、デジタル乗算器２４，２５，２６，２０２を図
４と図５に示したような簡素な構成で実現することが可
能になっている。

【００７９】更に、補間フィルタ１７のサンプリングレ
ートｆs2を中間周波数ｆcの１６倍に設定したことで、
図６に示した各フィルタ１７ａ〜１７ｃ中のデジタル乗
算器３１，３２，３３の被乗算係数ａ1，ａ2，ｂ0を２
のべき乗の値で近似することが可能となり、更に、被乗
算係数ａ1，ａ2，ｂ0を２のべき乗の値で近似すること
が可能となったことで、デジタル乗算器３１，３２，３
３を図７〜図９に示したような簡素な構成で実現するこ
とが可能になっている。

【００８０】また、デジタル検波回路１８が高精度の検
波を行うためには、高いサンプリングレートで処理を行
う必要があるため、仮に図１５に示した一般的な構成の
ＩＩＲフィルタ１’を本実施形態のデジタルバンドパス
フィルタ１６と補間フィルタ１７の代わりに適用して高
サンプリングレートで動作させることにすると、従来技
術で説明したように、そのデジタルバンドパスフィルタ
１’を大規模なデジタル回路で構成しなければならな
い。

【００８１】しかし、本実施形態では、デジタルバンド
パスフィルタ１６を中間周波数ｆcの４倍のサンプリン
グレート（低サンプリングレート）ｆs1で動作させるこ
とで回路規模の簡素化を図り、補間フィルタ１７は中間
周波数ｆcの１６倍のサンプリングレート（高サンプリ
ングレート）ｆs2で動作させ、それによって生じる高サ
ンプリングレートｆs2のデータＤLFをデジタル検波回路
１８に供給するので、図１５に示した一般的な構成のＩ
ＩＲフィルタ１’に較べて、全体的に回路規模の簡素化
を可能にし、更に、高精度の検波を行えるようにしてい
る。

【００８２】尚、以上の説明では、図４、図５、図７、
図８、図９に示したように、デジタル乗算器２４，２
５，２６，２０２，３１，３２，３３をデコーダ回路で
構成する場合を説明したが、本発明はこれに限定される
ものではない。デジタル乗算器２４，２５，２６，２０
２，３１，３２，３３をビットシフトが可能なバイナリ
シストレジスタ等で構成してもよい。

【００８３】また、本実施形態では、ＡＭ受信機につい
て説明したが、本発明はＦＭ受信機等の他の方式の受信
機にも適用することができるものである。

【００８４】

【発明の効果】以上説明したように本発明の受信機は、
中間周波のデジタルデータを中間周波数の２のべき乗倍
の第１のサンプリングレートでデジタルフィルタリング
を行うデジタルバンドパスフィルタと、デジタルバンド
パスフィルタから出力される出力データを中間周波数の
２のべき乗倍の第２のサンプリングレートでデジタルフ
ィルタリングを行って検波手段側へ出力する補間フィル
タを備える構成にしたので、全体の回路規模の簡素化
と、検波手段における検波精度の向上を両立させること
ができ、受信機のデジタル化にとって優れた効果を発揮
するものである。

【図面の簡単な説明】

【図１】本実施形態の受信機の構成を示すブロック図で
ある。

【図２】本実施形態の受信機に備えられたデジタルバン
ドパスフィルタの構成を示す図である。

【図３】本実施形態の受信機に備えられた他のデジタル
バンドパスフィルタの構成を示す図である。

【図４】図２と図３に示すデジタルバンドパスフィルタ
中に備えられているデジタル乗算器２４の構成を示す図
である。

【図５】図２と図３に示すデジタルバンドパスフィルタ
中に備えられているデジタル乗算器２５，２６の構成を
示す図である。

【図６】本実施形態の受信機に備えられた補間フィルタ
の構成を示す図である。

【図７】図６に示す補間フィルタ中に備えられているデ
ジタル乗算器３１の構成を示す図である。

【図８】図６に示す補間フィルタ中に備えられているデ
ジタル乗算器３２の構成を示す図である。

【図９】図６に示す補間フィルタ中に備えられているデ
ジタル乗算器３３の構成を示す図である。

【図１０】図２に示したデジタルバンドパスフィルタの
周波数特性を示す図である。

【図１１】図６に示した補間フィルタの周波数特性を示
す図である。

【図１２】図３に示したデジタルバンドパスフィルタの
周波数特性を示す図である。

【図１３】補間フィルタの機能を説明するための説明図
である。

【図１４】従来のアナログ受信機の構成を示すブロック
図である。

【図１５】一般的なＩＩＲフィルタの構成を示した図で
ある。

【符号の説明】

１５…Ａ／Ｄ変換器１６…デジタルバンドパスフィルタ１６ａ，１６ｂ…ＩＩＲフィルタ１７…補間フィルタ１７ａ，１７ｂ，１７ｃ…ＩＩＲフィルタ１９，２０，２１，２７，２８，２０１…デジタル加算
器２４，２５，２６，２０２，３１，３２，３３…デジタ
ル乗算器２２，２３，２９，３０…デジタル遅延素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 27/00 Ｈ０４Ｌ 27/00 Ｃ

Claims

【特許請求の範囲】

【請求項１】中間周波のデジタルデータから所望の周
波数成分のデータを通過させて検波手段側へ出力するデ
ジタル信号処理手段とを備える受信機であって、前記デジタル信号処理手段は、前記デジタルデータを中
間周波数の２のべき乗倍の第１のサンプリングレートで
デジタルフィルタリングするデジタルバンドパスフィル
タと、前記デジタルバンドパスフィルタの出力データを中間周
波数の２のべき乗倍であって前記第１のサンプリングレ
ートより高い第２のサンプリングレートでデジタルフィ
ルタリングするデジタルローパスフィルタから成る補間
フィルタとを備え、前記補間フィルタの出力データを前記検波手段側へ出力
することを特徴とする受信機。
【請求項２】前記第１のサンプリングレートは前記中
間周波数の４倍に設定され、前記デジタルバンドパスフ
ィルタは、被乗算係数が２のべき乗の値で設定されたＩ
ＩＲフィルタで構成されていることを特徴とする請求項
１記載の受信機。
【請求項３】前記第２のサンプリングレートは前記中
間周波数の１６倍に設定され、前記補間フィルタは、被
乗算係数が２のべき乗の値で設定されたＩＩＲフィルタ
で構成されていることを特徴とする請求項１記載の受信
機。
【請求項４】前記デジタルバンドパスフィルタは、第
１，第２，第３のデジタル加算器と、第１，第２，第３
のデジタル乗算器と、前記第１のサンプリングレートの
２倍の遅延時間を有するデジタル遅延素子とを備えて構
成され、前記第１のデジタル加算器は、前記アナログデジタル変
換手段から出力される前記デジタルデータから前記第２
のデジタル加算器の出力データを減算し、前記デジタル遅延素子は、前記第１のデジタル加算器の
出力データを遅延し、前記第１のデジタル乗算器は、前記デジタル遅延素子の
出力データに所定の第１の被乗算係数を乗算し、前記第２のデジタル加算器は、前記デジタル遅延素子の
出力データから前記第１のデジタル乗算器の出力データ
を減算し、前記第２のデジタル乗算器は、前記第１のデジタル加算
器の出力データに所定の第２の被乗算係数を乗算し、前記第３のデジタル乗算器は、前記デジタル遅延素子の
出力データに所定の第２の被乗算係数を乗算し、前記第３のデジタル加算器は、前記第２のデジタル乗算
器の出力データから前記第３のデジタル乗算器の出力デ
ータを減算し、減算結果を前記補間フィルタへ出力する
ことを特徴とする請求項１又は２記載の受信機。
【請求項５】前記デジタルバンドパスフィルタは、第１，第２，第３，第４のデジタル加算器と、第１，第
２，第３，第４のデジタル乗算器と、前記第１のサンプ
リングレートの遅延時間を有する直列接続された第１，
第２のデジタル遅延素子とを備えて構成された第１のフ
ィルタ手段と、第５，第６，第７，第８のデジタル加算器と、第５，第
６，第７，第８のデジタル乗算器と、前記第１のサンプ
リングレートの遅延時間を有する直列接続された第３，
第４のデジタル遅延素子とを備えて構成された第２のフ
ィルタ手段とを具備し、前記第１のデジタル加算器は、前記アナログデジタル変
換手段から出力される前記デジタルデータから前記第２
のデジタル加算器の出力データを加算し、前記第１のデジタル遅延素子は、前記第１のデジタル加
算器の出力データを遅延し、前記第２のデジタル遅延素子は、前記第１のデジタル遅
延素子の出力データを遅延し、前記第１のデジタル乗算器は、前記第１のデジタル遅延
素子の出力データに所定の第１の被乗算係数を乗算し、前記第２のデジタル加算器は、前記第１のデジタル乗算
器の出力データから前記第３のデジタル加算器の出力デ
ータを減算し、前記第２のデジタル乗算器は、前記第２のデジタル遅延
素子の出力データに所定の第２の被乗算係数を乗算し、前記第３のデジタル加算器は、前記第２のデジタル遅延
素子の出力データから前記第３のデジタル乗算器の出力
データを減算し、前記３のデジタル乗算器は、前記第１のデジタル加算器
の出力データに所定の第３の被乗算係数を乗算し、前記第４のデジタル乗算器は、前記第２のデジタル遅延
素子の出力データに所定の第２の被乗算係数を乗算し、前記第４のデジタル加算器は、前記第３のデジタル乗算
器の出力データから前記第４のデジタル乗算器の出力デ
ータを減算し、前記第５のデジタル加算器は、前記第４のデジタル乗算
器の出力データから前記第６のデジタル加算器の出力デ
ータを加算し、前記第３のデジタル遅延素子は、前記第５のデジタル加
算器の出力データを遅延し、前記第４のデジタル遅延素子は、前記第３のデジタル遅
延素子の出力データを遅延し、前記第５のデジタル乗算器は、前記第３のデジタル遅延
素子の出力データに所定の第１の被乗算係数を乗算し、前記第６のデジタル加算器は、前記第７のデジタル加算
器の出力データから前記第５のデジタル乗算器の出力デ
ータを減算し、前記第６のデジタル乗算器は、前記第４のデジタル遅延
素子の出力データに所定の第２の被乗算係数を乗算し、前記第７のデジタル加算器は、前記第４のデジタル遅延
素子の出力データから前記第６のデジタル乗算器の出力
データを減算し、前記３のデジタル乗算器は、前記第５のデジタル加算器
の出力データに所定の第７の被乗算係数を乗算し、前記第８のデジタル乗算器は、前記第４のデジタル遅延
素子の出力データに所定の第２の被乗算係数を乗算し、前記第８のデジタル加算器は、前記第７のデジタル乗算
器の出力データから前記第８のデジタル乗算器の出力デ
ータを減算し、減算結果を前記補間フィルタへ出力する
ことを特徴とする請求項１又は３記載の受信機。
【請求項６】前記補間フィルタは、第９，第１０のデ
ジタル加算器と、第９，第１０，第１１のデジタル乗算
器と、前記第２のサンプリングレートの遅延時間を有す
る直列接続された第５，第６のデジタル遅延素子とを有
するローパスフィルタ手段を備えて構成され、前記第９のデジタル加算器は、前記デジタルバンドパス
フィルタから供給されるデータと前記第１０のデジタル
加算器の出力データを加算し、前記第５のデジタル遅延素子は、前記第９のデジタル加
算器の出力データを遅延し、前記第６のデジタル遅延素子は、前記第５のデジタル遅
延素子の出力データを遅延し、前記第９のデジタル乗算器は、前記第５のデジタル遅延
素子の出力データに所定の第９の被乗算係数を乗算し、前記第１０のデジタル加算器は、前記第９のデジタル乗
算器の出力データから前記第１０のデジタル乗算器の出
力データを減算し、前記第１０のデジタル乗算器は、前記第６のデジタル遅
延素子の出力データに所定の第１０の被乗算係数を乗算
し、前記第１１のデジタル乗算器は、前記第９のデジタル加
算器の出力データに所定の第１１の被乗算係数を乗算し
て、その乗算結果を前記検波手段側へ出力することを特
徴とする請求項１又は３記載の受信機。
【請求項７】前記補間フィルタは、前記ローパスフィ
ルタ手段が複数段直列接続された構成であることを請求
項６記載の受信機。
【請求項８】前記第９，第１１のデジタル乗算器の前
記第９，第１１の被乗算係数は２^-2、前記第１０のデジ
タル乗算器の前記第１０の被乗算係数は２^-1に設定され
ていることを特徴とする請求項６又は７記載の受信機。