JP2002041001A - 画像表示装置およびその駆動方法 - Google Patents
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Abstract
(57)【要約】
【課題】バッファアンプを有するＴＦＴ液晶表示装置に
おいては、オフセットキャンセル回路のスイッチフィー
ドスルー電荷のばらつきに起因する縦筋状の輝度むらが
発生し、画質を著しく低下させてしまう。 【解決手段】所定の４つのタイミングにより回路接続を
変えて、回路構成中の半導体素子特性のばらつきに起因
するアナログ画像信号電圧の出力オフセットばらつきを
完全にキャンセルすることが可能なスイッチフィードス
ルーオフセットキャンセル回路を設ける。
おいては、オフセットキャンセル回路のスイッチフィー
ドスルー電荷のばらつきに起因する縦筋状の輝度むらが
発生し、画質を著しく低下させてしまう。 【解決手段】所定の４つのタイミングにより回路接続を
変えて、回路構成中の半導体素子特性のばらつきに起因
するアナログ画像信号電圧の出力オフセットばらつきを
完全にキャンセルすることが可能なスイッチフィードス
ルーオフセットキャンセル回路を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は特に高品位な画像表
示が可能な液晶画像表示装置に関する。
示が可能な液晶画像表示装置に関する。
【０００２】
【従来の技術】以下、図１１を用いて従来の技術に関し
て説明する。
て説明する。
【０００３】図１１は従来の技術を用いたＴＦＴ液晶パ
ネル駆動用の低温poly−Ｓｉ駆動回路に用いられている
オフセットキャンセルバッファ回路の構成図である。ア
ナログ入力信号Ｖinは負帰還をかけた差動増幅回路１５
５によりバッファされ、アナログ出力信号Ｖout として
ＴＦＴ液晶パネルに入力される。負帰還路はスイッチ１
５３を経由した場合とスイッチ１５２を経由した場合と
が設けられており、スイッチ１５２を経由した場合には
容量１５１を介している。またスイッチ１５２と容量１
５１の接続部からはスイッチ１５４を経由した配線が入
力部、Ｖinへと接続されている。
ネル駆動用の低温poly−Ｓｉ駆動回路に用いられている
オフセットキャンセルバッファ回路の構成図である。ア
ナログ入力信号Ｖinは負帰還をかけた差動増幅回路１５
５によりバッファされ、アナログ出力信号Ｖout として
ＴＦＴ液晶パネルに入力される。負帰還路はスイッチ１
５３を経由した場合とスイッチ１５２を経由した場合と
が設けられており、スイッチ１５２を経由した場合には
容量１５１を介している。またスイッチ１５２と容量１
５１の接続部からはスイッチ１５４を経由した配線が入
力部、Ｖinへと接続されている。
【０００４】本従来例の動作を以下に説明する。差動増
幅回路１５５の正および負の入力部は低温poly−Ｓｉ
ＴＦＴで構成されるが、一般に低温poly−Ｓｉ ＴＦＴ
は単結晶ＭＯＳトランジスタに比較して素子性能のばら
つきが大きいため、単純に帰還をかけただけのボルテー
ジフォロア回路ではバッファ回路毎に大きな出力オフセ
ット電圧ばらつきを生じてしまい、液晶パネル上に縦筋
状の輝度むらが発生してしまう。そこで本従来例では、
このオフセット電圧をキャンセルするためにオフセット
キャンセル回路を適用している。水平走査期間の前半で
は、スイッチ１５３，１５４がオン、スイッチ１５２が
オフされる。この際に容量１５１には、負帰還を有する
差動増幅回路１５５の出力オフセット電圧が記憶され
る。次いで水平走査期間の後半では、スイッチ１５３，
１５４をオフ、スイッチ１５２をオンする。この操作に
よって生じる新しい負帰還路には出力オフセット電圧を
記憶した容量１５１が直列に加わるため、この出力オフ
セット電圧は差動増幅回路１５５によって減算されるこ
とになる。即ち本回路構成によって、出力オフセット電
圧のキャンセルが可能となる。
幅回路１５５の正および負の入力部は低温poly−Ｓｉ
ＴＦＴで構成されるが、一般に低温poly−Ｓｉ ＴＦＴ
は単結晶ＭＯＳトランジスタに比較して素子性能のばら
つきが大きいため、単純に帰還をかけただけのボルテー
ジフォロア回路ではバッファ回路毎に大きな出力オフセ
ット電圧ばらつきを生じてしまい、液晶パネル上に縦筋
状の輝度むらが発生してしまう。そこで本従来例では、
このオフセット電圧をキャンセルするためにオフセット
キャンセル回路を適用している。水平走査期間の前半で
は、スイッチ１５３，１５４がオン、スイッチ１５２が
オフされる。この際に容量１５１には、負帰還を有する
差動増幅回路１５５の出力オフセット電圧が記憶され
る。次いで水平走査期間の後半では、スイッチ１５３，
１５４をオフ、スイッチ１５２をオンする。この操作に
よって生じる新しい負帰還路には出力オフセット電圧を
記憶した容量１５１が直列に加わるため、この出力オフ
セット電圧は差動増幅回路１５５によって減算されるこ
とになる。即ち本回路構成によって、出力オフセット電
圧のキャンセルが可能となる。
【０００５】本従来技術に関しては、例えば電子情報通
信学会技術報告ＥＩＤ９８−１２５（１９９９年１月）
等に詳しく記載されている。
信学会技術報告ＥＩＤ９８−１２５（１９９９年１月）
等に詳しく記載されている。
【０００６】また同様のオフセットキャンセルバッファ
回路をＬＳＩで構成し、ＴＦＴ液晶パネルを駆動した際
の周辺回路構成に関しても、例えばProceedings of Eur
oDisplay '96, pp.247-250 等に詳しく記載されてい
る。
回路をＬＳＩで構成し、ＴＦＴ液晶パネルを駆動した際
の周辺回路構成に関しても、例えばProceedings of Eur
oDisplay '96, pp.247-250 等に詳しく記載されてい
る。
【０００７】
【発明が解決しようとする課題】上記従来技術によれ
ば、差動増幅回路の不整合に起因するオフセット電圧を
キャンセルすることが可能である。しかしながらスイッ
チ１５３（ＦＥＴ（Field-Effect Transistor)スイッ
チ）が新たな出力オフセット電圧ばらつきの主因とな
り、オフセットキャンセル回路の出力電圧精度の一層の
向上を図るためには、これを対策せねばならないことを
発明者らは見出した。これを以下、同様に図１１を用い
て説明する。
ば、差動増幅回路の不整合に起因するオフセット電圧を
キャンセルすることが可能である。しかしながらスイッ
チ１５３（ＦＥＴ（Field-Effect Transistor)スイッ
チ）が新たな出力オフセット電圧ばらつきの主因とな
り、オフセットキャンセル回路の出力電圧精度の一層の
向上を図るためには、これを対策せねばならないことを
発明者らは見出した。これを以下、同様に図１１を用い
て説明する。
【０００８】ここで説明のために容量１５１をCm、スイ
ッチ１５３がオフした際に生じるスイッチフィードスル
ー電荷を図のようにｑ１およびｑ２と定義する。また差
動増幅回路１５５の開放利得をＧとおく。
ッチ１５３がオフした際に生じるスイッチフィードスル
ー電荷を図のようにｑ１およびｑ２と定義する。また差
動増幅回路１５５の開放利得をＧとおく。
【０００９】始めにスイッチ１５３，１５４がオンし、
容量Cm，１５１に差動増幅回路１５５の出力オフセット
電圧を記憶させた後に、スイッチ１５３，１５４がオフ
する。このときそれぞれのスイッチを構成するＦＥＴ
は、オフする際にフィードスルー電荷をそれぞれのソー
スおよびドレイン側に放出することは良く知られてい
る。この結果、スイッチ１５３のフィードスルー電荷の
うちのｑ１は、容量Cm，１５１に本来蓄えられている電
荷量に加算され、容量Cm，１５１の両端の電圧を変調し
てしまう。このｑ１に起因して上記オフセットキャンセ
ル動作後にオフセットキャンセルバッファ回路の出力Ｖ
out に生じる新たなオフセット電圧ΔＶout は、
容量Cm，１５１に差動増幅回路１５５の出力オフセット
電圧を記憶させた後に、スイッチ１５３，１５４がオフ
する。このときそれぞれのスイッチを構成するＦＥＴ
は、オフする際にフィードスルー電荷をそれぞれのソー
スおよびドレイン側に放出することは良く知られてい
る。この結果、スイッチ１５３のフィードスルー電荷の
うちのｑ１は、容量Cm，１５１に本来蓄えられている電
荷量に加算され、容量Cm，１５１の両端の電圧を変調し
てしまう。このｑ１に起因して上記オフセットキャンセ
ル動作後にオフセットキャンセルバッファ回路の出力Ｖ
out に生じる新たなオフセット電圧ΔＶout は、
【００１０】
【数１】 ΔＶout ＝−ｑ１・Ｇ／（Ｇ＋１）Cm …数式１ と求められる。
【００１１】一般に差動増幅回路１５５の開放利得Ｇは
極めて大きな値に設計されるため、数式１からＧに十分
に大きな値を仮定すると、スイッチ１５３のフィードス
ルー電荷に起因する（−ｑ１／Cm）のオフセット電圧Δ
Ｖout の発生が回避できないことがわかる。なおここで
スイッチ１５３のフィードスルー電荷ｑ２は、特に影響
は及ぼさない。
極めて大きな値に設計されるため、数式１からＧに十分
に大きな値を仮定すると、スイッチ１５３のフィードス
ルー電荷に起因する（−ｑ１／Cm）のオフセット電圧Δ
Ｖout の発生が回避できないことがわかる。なおここで
スイッチ１５３のフィードスルー電荷ｑ２は、特に影響
は及ぼさない。
【００１２】バッファ回路の役割はインピーダンス変換
であるから、入力インピーダンスを小さく設計すること
は好ましくなく、容量Cm１５１はあまり大きくはできな
い。そのためにこの新たなオフセット電圧ΔＶout はバ
ッファ回路の出力電圧精度を向上させる際には大きな問
題となる。（−ｑ１／Cm）が一定値ならば、明らかに外
部補正が可能である。しかしここで問題となるのは、ｑ
１のばらつきに起因してＴＦＴ液晶パネルの表示画像上
に生じる縦筋状の輝度むらであり、その外部補正は困難
である。ここでは上記のようなｑ１のばらつきに起因す
るオフセットばらつきを、以降「スイッチフィードスル
ーオフセットばらつき」と称することにする。
であるから、入力インピーダンスを小さく設計すること
は好ましくなく、容量Cm１５１はあまり大きくはできな
い。そのためにこの新たなオフセット電圧ΔＶout はバ
ッファ回路の出力電圧精度を向上させる際には大きな問
題となる。（−ｑ１／Cm）が一定値ならば、明らかに外
部補正が可能である。しかしここで問題となるのは、ｑ
１のばらつきに起因してＴＦＴ液晶パネルの表示画像上
に生じる縦筋状の輝度むらであり、その外部補正は困難
である。ここでは上記のようなｑ１のばらつきに起因す
るオフセットばらつきを、以降「スイッチフィードスル
ーオフセットばらつき」と称することにする。
【００１３】さてまた一般に、単結晶ＭＯＳトランジス
タを上記スイッチ１５３に用いた場合には、閾値電圧Ｖ
thは最大でも２０ｍＶ程度しかばらつくことはなく、か
つまたゲート寸法はサブミクロンの大きさである。従っ
て上記「スイッチフィードスルーオフセットばらつき」
は比較的小さな容量Cm，１５１で抑圧が可能である。し
かしながら例えば多結晶Ｓｉ−ＴＦＴを上記スイッチ１
５３に用いた場合には、チャネル部分に結晶粒構造を有
し、かつゲート絶縁膜界面の欠陥準位密度も不均一であ
るため、そのＶthは数１００ｍＶから最大では１Ｖ近く
もばらつくことがある。またプロセス基板寸法が数十cm
から１ｍと比較的大きいため最小ゲート加工寸法は数ミ
クロンの大きさであり、加工寸法ばらつきも比較的大き
くなってしまう。スイッチフィードスルー電荷，ｑ１は
主にチャネル電荷Ｃｇ・（Ｖｇ−Ｖth）に比例する。但
しここでＣｇはゲート面積とゲート絶縁膜厚，ゲート絶
縁膜誘電率で決まるゲート容量である。従ってＶthおよ
びゲート面積のばらつきはそのままスイッチフィードス
ルー電荷，ｑ１のばらつきに直接反映されてしまう。例
えばＶthが１Ｖばらつき、スイッチ１５３とCmの容量比
が１００倍、スイッチ１５３のチャネル電荷の半分がｑ
１となると仮定すると、差動増幅回路１５５の開放利
得，Ｇを無限大と近似した場合、出力には５ｍＶのばら
つきが生じることになる。実際にはこれに更にゲート面
積の加工寸法ばらつき等も加算される訳であり、このま
まではバッファ回路の出力オフセット電圧ばらつきを実
用的なレベルにまで下げることは困難である。
タを上記スイッチ１５３に用いた場合には、閾値電圧Ｖ
thは最大でも２０ｍＶ程度しかばらつくことはなく、か
つまたゲート寸法はサブミクロンの大きさである。従っ
て上記「スイッチフィードスルーオフセットばらつき」
は比較的小さな容量Cm，１５１で抑圧が可能である。し
かしながら例えば多結晶Ｓｉ−ＴＦＴを上記スイッチ１
５３に用いた場合には、チャネル部分に結晶粒構造を有
し、かつゲート絶縁膜界面の欠陥準位密度も不均一であ
るため、そのＶthは数１００ｍＶから最大では１Ｖ近く
もばらつくことがある。またプロセス基板寸法が数十cm
から１ｍと比較的大きいため最小ゲート加工寸法は数ミ
クロンの大きさであり、加工寸法ばらつきも比較的大き
くなってしまう。スイッチフィードスルー電荷，ｑ１は
主にチャネル電荷Ｃｇ・（Ｖｇ−Ｖth）に比例する。但
しここでＣｇはゲート面積とゲート絶縁膜厚，ゲート絶
縁膜誘電率で決まるゲート容量である。従ってＶthおよ
びゲート面積のばらつきはそのままスイッチフィードス
ルー電荷，ｑ１のばらつきに直接反映されてしまう。例
えばＶthが１Ｖばらつき、スイッチ１５３とCmの容量比
が１００倍、スイッチ１５３のチャネル電荷の半分がｑ
１となると仮定すると、差動増幅回路１５５の開放利
得，Ｇを無限大と近似した場合、出力には５ｍＶのばら
つきが生じることになる。実際にはこれに更にゲート面
積の加工寸法ばらつき等も加算される訳であり、このま
まではバッファ回路の出力オフセット電圧ばらつきを実
用的なレベルにまで下げることは困難である。
【００１４】なおここではスイッチ１５３に起因する問
題点として、図１１に示したオフセットキャンセル回路
が有する課題を説明したが、これは図１１の回路に特有
の問題ではなく、広く一般のオフセットキャンセル回路
に共通の問題であることをここで指摘しておきたい。オ
フセットキャンセル回路は、予め容量に蓄えたオフセッ
ト電圧を差動増幅回路の入力に加えて減算するものであ
り、このためには容量の一端は必ず差動増幅回路の入力
に接続される必要がある。更にこの容量にオフセット電
圧を書きこむためには、上記の一端は同時にスイッチに
も接続されていなければならない。従ってこのスイッチ
がオフした際のフィードスルー電荷は必然的に上記容量
に加算され、その結果差動増幅回路の入力に誤差電圧と
して印加されてしまうのである。
題点として、図１１に示したオフセットキャンセル回路
が有する課題を説明したが、これは図１１の回路に特有
の問題ではなく、広く一般のオフセットキャンセル回路
に共通の問題であることをここで指摘しておきたい。オ
フセットキャンセル回路は、予め容量に蓄えたオフセッ
ト電圧を差動増幅回路の入力に加えて減算するものであ
り、このためには容量の一端は必ず差動増幅回路の入力
に接続される必要がある。更にこの容量にオフセット電
圧を書きこむためには、上記の一端は同時にスイッチに
も接続されていなければならない。従ってこのスイッチ
がオフした際のフィードスルー電荷は必然的に上記容量
に加算され、その結果差動増幅回路の入力に誤差電圧と
して印加されてしまうのである。
【００１５】以上の考察から、ＦＥＴを用いたオフセッ
トキャンセルバッファ回路では、差動増幅回路の入力に
接続されているオフセットキャンセル用スイッチのフィ
ードスルー電荷，ｑ１のばらつきが、「スイッチフィー
ドスルーオフセットばらつき」と称する新たなオフセッ
ト電圧ばらつきの原因となること、そしてバッファ回路
の出力電圧精度の一層の向上を図るためには、その対策
が新規に必要になることが明らかになった。
トキャンセルバッファ回路では、差動増幅回路の入力に
接続されているオフセットキャンセル用スイッチのフィ
ードスルー電荷，ｑ１のばらつきが、「スイッチフィー
ドスルーオフセットばらつき」と称する新たなオフセッ
ト電圧ばらつきの原因となること、そしてバッファ回路
の出力電圧精度の一層の向上を図るためには、その対策
が新規に必要になることが明らかになった。
【００１６】なお以上で説明したフィードスルーが問題
となるスイッチ１５３は、ｎ型TFT構成，ｐ型ＴＦＴ構
成、或いはCMＯＳ ＴＦＴ構成としても、フィードスル
ー電荷の「ばらつき」という観点からはいずれも同様の
問題点が生じることは明らかである。
となるスイッチ１５３は、ｎ型TFT構成，ｐ型ＴＦＴ構
成、或いはCMＯＳ ＴＦＴ構成としても、フィードスル
ー電荷の「ばらつき」という観点からはいずれも同様の
問題点が生じることは明らかである。
【００１７】
【課題を解決するための手段】上記課題は、所定の電圧
が印加される液晶対向電極と、液晶対向電極との間で液
晶容量を形成するために設けられた画素電極と、画素電
極に直列に接続された画素スイッチとを有し、画像表示
を行うためにマトリクス状に配置された複数の表示画素
と、表示すべき画像データに基づいて第一のアナログ画
像信号電圧を出力する画像信号電圧発生手段と、第一の
アナログ画像信号電圧を入力として、該画像信号電圧発
生手段より低い出力インピーダンスで、第二のアナログ
画像信号電圧を出力するために設けられた半導体素子を
用いた出力インピーダンス変換手段群と、出力インピー
ダンス変換手段の中に設けられた、各出力インピーダン
ス変換手段群における半導体素子特性のばらつきに起因
する第二のアナログ画像信号電圧の出力オフセットばら
つきをキャンセルするために設けられた、一端が出力イ
ンピーダンス変換手段の電圧入力端子に接続されたオフ
セットキャンセル容量と、同様に一端が出力インピーダ
ンス変換手段の電圧入力端子に接続された第一の半導体
スイッチを含む、オフセットキャンセル回路群と、出力
インピーダンス変換手段群の出力端子と画素スイッチ群
とを接続する信号線群と、出力インピーダンス変換手段
群の出力である第二のアナログ画像信号電圧を、信号線
群と画素スイッチ群を介して、所定の表示画素の液晶容
量に書込むための信号電圧書込み手段とを有する画像表
示装置において、第一の半導体スイッチがオフする際に
生成するスイッチフィードスルー電荷のばらつきに起因
する、第二のアナログ画像信号電圧の出力ばらつきを低
減する手段を新規に設けることによって解決することが
できる。
が印加される液晶対向電極と、液晶対向電極との間で液
晶容量を形成するために設けられた画素電極と、画素電
極に直列に接続された画素スイッチとを有し、画像表示
を行うためにマトリクス状に配置された複数の表示画素
と、表示すべき画像データに基づいて第一のアナログ画
像信号電圧を出力する画像信号電圧発生手段と、第一の
アナログ画像信号電圧を入力として、該画像信号電圧発
生手段より低い出力インピーダンスで、第二のアナログ
画像信号電圧を出力するために設けられた半導体素子を
用いた出力インピーダンス変換手段群と、出力インピー
ダンス変換手段の中に設けられた、各出力インピーダン
ス変換手段群における半導体素子特性のばらつきに起因
する第二のアナログ画像信号電圧の出力オフセットばら
つきをキャンセルするために設けられた、一端が出力イ
ンピーダンス変換手段の電圧入力端子に接続されたオフ
セットキャンセル容量と、同様に一端が出力インピーダ
ンス変換手段の電圧入力端子に接続された第一の半導体
スイッチを含む、オフセットキャンセル回路群と、出力
インピーダンス変換手段群の出力端子と画素スイッチ群
とを接続する信号線群と、出力インピーダンス変換手段
群の出力である第二のアナログ画像信号電圧を、信号線
群と画素スイッチ群を介して、所定の表示画素の液晶容
量に書込むための信号電圧書込み手段とを有する画像表
示装置において、第一の半導体スイッチがオフする際に
生成するスイッチフィードスルー電荷のばらつきに起因
する、第二のアナログ画像信号電圧の出力ばらつきを低
減する手段を新規に設けることによって解決することが
できる。
【００１８】
【発明の実施の形態】（第一の実施例）以下図１〜図５
および表１を用いて、本発明における第一の実施例に関
して説明する。
および表１を用いて、本発明における第一の実施例に関
して説明する。
【００１９】図３は本実施例である多結晶Ｓｉ−ＴＦＴ
液晶表示パネルの構成図である。
液晶表示パネルの構成図である。
【００２０】所定の電圧が印加される液晶対向電極との
間に形成された液晶容量１２およびこれに接続された画
素ＴＦＴ１１とから構成される表示画素は、マトリクス
状に配置されて画像表示領域を構成している。画素ＴＦ
Ｔ１１のゲートはゲート線１３を介してゲート線駆動回
路１０に接続されている。また、画素ＴＦＴ１１のドレ
インは、信号線７を介して信号線駆動回路９０と接続さ
れている。具体的には、画素ＴＦＴ１１のドレイン電極
は信号線７を介して信号線駆動回路９０のアナログバッ
ファ出力スイッチ１６に接続されている。アナログバッ
ファ出力スイッチ１６の他端は、階調切替えスイッチ１
４を介してアナログバッファ２０Ａ，２０Ｂの出力端に
接続され、更にアナログバッファ２０Ａ，２０Ｂの入力
端は階調選択スイッチ３Ａ，３Ｂに接続されている。こ
こでアナログバッファ２０Ａ，２０Ｂと階調選択スイッ
チ３Ａ，３Ｂは、階調切替えスイッチ１４，１５によっ
て、いずれかが選択される。なおここで階調選択スイッ
チ３Ａ，３Ｂはマルチプレクサ構成になっており、階調
選択線１７により選択された所定の階調電源線２Ａ，２
Ｂの一本を出力に接続することによって、Ｄ／Ａ変換器
のデコーダとして機能する。なお、図３ではラッチアド
レス選択回路２１，１次ラッチ回路２３，２次ラッチ回
路２４、及び階調選択スイッチ３Ａ，３Ｂにより構成さ
れる部分が画像信号電圧発生部９１であり、アナログバ
ッファ２０Ａ，２０Ｂで構成されている部分が出力イン
ピーダンス変換手段群９２となっている。
間に形成された液晶容量１２およびこれに接続された画
素ＴＦＴ１１とから構成される表示画素は、マトリクス
状に配置されて画像表示領域を構成している。画素ＴＦ
Ｔ１１のゲートはゲート線１３を介してゲート線駆動回
路１０に接続されている。また、画素ＴＦＴ１１のドレ
インは、信号線７を介して信号線駆動回路９０と接続さ
れている。具体的には、画素ＴＦＴ１１のドレイン電極
は信号線７を介して信号線駆動回路９０のアナログバッ
ファ出力スイッチ１６に接続されている。アナログバッ
ファ出力スイッチ１６の他端は、階調切替えスイッチ１
４を介してアナログバッファ２０Ａ，２０Ｂの出力端に
接続され、更にアナログバッファ２０Ａ，２０Ｂの入力
端は階調選択スイッチ３Ａ，３Ｂに接続されている。こ
こでアナログバッファ２０Ａ，２０Ｂと階調選択スイッ
チ３Ａ，３Ｂは、階調切替えスイッチ１４，１５によっ
て、いずれかが選択される。なおここで階調選択スイッ
チ３Ａ，３Ｂはマルチプレクサ構成になっており、階調
選択線１７により選択された所定の階調電源線２Ａ，２
Ｂの一本を出力に接続することによって、Ｄ／Ａ変換器
のデコーダとして機能する。なお、図３ではラッチアド
レス選択回路２１，１次ラッチ回路２３，２次ラッチ回
路２４、及び階調選択スイッチ３Ａ，３Ｂにより構成さ
れる部分が画像信号電圧発生部９１であり、アナログバ
ッファ２０Ａ，２０Ｂで構成されている部分が出力イン
ピーダンス変換手段群９２となっている。
【００２１】また、ここでは画像表示データは６bit と
したため、階調電源線２Ａ，２Ｂはそれぞれ異なった階
調電圧が印加された６４本の並列配線で構成されてい
る。一方、階調選択線１７は１次ラッチ回路２３より２
次ラッチ回路２４を介して出力されており、１次ラッチ
回路２３にはデジタルデータ入力線２２およびラッチア
ドレス選択回路２１が入力している。上記各回路ブロッ
クは多結晶Ｓｉ−ＴＦＴ素子を用いて、ガラス基板上に
構成されており、ここで各スイッチには多結晶Ｓｉ−Ｔ
ＦＴを用いて構成されたCMＯＳスイッチを採用してい
る。なおここではカラーフィルタやバックライト構成
等、ＴＦＴパネルの構築に必要な所定の構造の記載は、
説明の簡略化のために省略している。
したため、階調電源線２Ａ，２Ｂはそれぞれ異なった階
調電圧が印加された６４本の並列配線で構成されてい
る。一方、階調選択線１７は１次ラッチ回路２３より２
次ラッチ回路２４を介して出力されており、１次ラッチ
回路２３にはデジタルデータ入力線２２およびラッチア
ドレス選択回路２１が入力している。上記各回路ブロッ
クは多結晶Ｓｉ−ＴＦＴ素子を用いて、ガラス基板上に
構成されており、ここで各スイッチには多結晶Ｓｉ−Ｔ
ＦＴを用いて構成されたCMＯＳスイッチを採用してい
る。なおここではカラーフィルタやバックライト構成
等、ＴＦＴパネルの構築に必要な所定の構造の記載は、
説明の簡略化のために省略している。
【００２２】以下に、本液晶表示パネルの動作の概略を
説明する。なおアナログバッファ２０Ａ，２０Ｂの構成
と動作タイミングの詳細は、図１，表１，図２，図４，
図５を用いて後述する。デジタルデータ入力線２２に入
力された画像表示データは、ラッチアドレス選択回路２
１によって選択されたアドレスを有する１次ラッチ回路
２３にラッチされる。一行分の書込みに必要な画像表示
データのラッチが一水平走査期間内に完了すると、これ
らの画像表示データは一括して１次ラッチ回路２３から
２次ラッチ回路２４に転送され、次の水平走査期間中に
２次ラッチ回路２４はこの画像表示データを階調選択線
１７に出力する。デコードスイッチ群より構成される階
調選択スイッチ３Ａ，３Ｂは、階調選択線１７の内容に
応じて、所定のアナログ画像信号電圧を階調電源線２
Ａ，２Ｂからアナログバッファ２０Ａ，２０Ｂに供給す
る。アナログバッファ２０Ａ，２０Ｂは、供給された画
像信号電圧に対応する画像信号電圧を、アナログバッフ
ァ出力スイッチ１６を介して信号線７に供給する。アナ
ログバッファ２０Ａ，２０Ｂの役割は、この際の出力イ
ンピーダンスを階調選択スイッチ３Ａ，３Ｂにおける出
力インピーダンスよりも低下させて信号線７への信号電
圧書込み速度を向上させること、および画像信号電圧を
低インピーダンスで出力することにより、信号線７同士
の容量結合等によるクロストークを防止することにあ
る。ここでアナログバッファ２０Ａ，２０Ｂは、後述す
るようにアナログバッファ自体のオフセット電圧ばらつ
きを補償するためのオフセットキャンセル機能に加え
て、オフセットキャンセル回路が生じるフィードスルー
電荷に起因した「スイッチフィードスルーオフセットば
らつき」のキャンセル機能をも有している。信号線７に
入力された上記オフセットばらつきのない画像信号電圧
は、ゲート線１３を介してゲート線駆動回路１０が所定
の行の画素ＴＦＴ１１をオンすることによって、所定の
液晶容量１２に書込まれる。
説明する。なおアナログバッファ２０Ａ，２０Ｂの構成
と動作タイミングの詳細は、図１，表１，図２，図４，
図５を用いて後述する。デジタルデータ入力線２２に入
力された画像表示データは、ラッチアドレス選択回路２
１によって選択されたアドレスを有する１次ラッチ回路
２３にラッチされる。一行分の書込みに必要な画像表示
データのラッチが一水平走査期間内に完了すると、これ
らの画像表示データは一括して１次ラッチ回路２３から
２次ラッチ回路２４に転送され、次の水平走査期間中に
２次ラッチ回路２４はこの画像表示データを階調選択線
１７に出力する。デコードスイッチ群より構成される階
調選択スイッチ３Ａ，３Ｂは、階調選択線１７の内容に
応じて、所定のアナログ画像信号電圧を階調電源線２
Ａ，２Ｂからアナログバッファ２０Ａ，２０Ｂに供給す
る。アナログバッファ２０Ａ，２０Ｂは、供給された画
像信号電圧に対応する画像信号電圧を、アナログバッフ
ァ出力スイッチ１６を介して信号線７に供給する。アナ
ログバッファ２０Ａ，２０Ｂの役割は、この際の出力イ
ンピーダンスを階調選択スイッチ３Ａ，３Ｂにおける出
力インピーダンスよりも低下させて信号線７への信号電
圧書込み速度を向上させること、および画像信号電圧を
低インピーダンスで出力することにより、信号線７同士
の容量結合等によるクロストークを防止することにあ
る。ここでアナログバッファ２０Ａ，２０Ｂは、後述す
るようにアナログバッファ自体のオフセット電圧ばらつ
きを補償するためのオフセットキャンセル機能に加え
て、オフセットキャンセル回路が生じるフィードスルー
電荷に起因した「スイッチフィードスルーオフセットば
らつき」のキャンセル機能をも有している。信号線７に
入力された上記オフセットばらつきのない画像信号電圧
は、ゲート線１３を介してゲート線駆動回路１０が所定
の行の画素ＴＦＴ１１をオンすることによって、所定の
液晶容量１２に書込まれる。
【００２３】次に図１，表１，図２を用いて、アナログ
バッファ２０Ａ，２０Ｂの回路構成について説明する。
ここでアナログバッファ２０Ａ，２０Ｂは同一の基本構
成を有するため、以下では単にアナログバッファ２０と
して記載する。
バッファ２０Ａ，２０Ｂの回路構成について説明する。
ここでアナログバッファ２０Ａ，２０Ｂは同一の基本構
成を有するため、以下では単にアナログバッファ２０と
して記載する。
【００２４】
【表１】
【００２５】図１は上記オフセットキャンセル機能とス
イッチフィードスルーオフセットキャンセル機能を有す
る、アナログバッファ２０の回路構成図である。
イッチフィードスルーオフセットキャンセル機能を有す
る、アナログバッファ２０の回路構成図である。
【００２６】アナログバッファ２０の入力端は、位相φ
１，φ２で切替わる切替えスイッチ３１に入力されてい
る。スイッチ３１の一端はクロックｃｌ．１ｂでオンす
るスイッチ３５，位相φ２でオンするスイッチ３２，差
動増幅器３０の一方の入力端に接続され、スイッチ３１
の他端はクロックｃｌ．２でオンするスイッチ３６，ク
ロックｃｌ．１ａでオンする切替えスイッチ３４，位相
φ１でオンするスイッチ３３に接続されている。また差
動増幅器３０の他方の入力端は、ｃｌ．１ａでオンする
切替えスイッチ３４とキャンセル容量３７に接続され、
キャンセル容量３７の他端はクロックｃｌ．１ｂでオン
するスイッチ３５とクロックｃｌ．２でオンするスイッ
チ３６に接続されている。そして差動増幅器３０の出力
端はアナログバッファ２０の出力端に接続されると同時
に、位相φ２でオンするスイッチ３２と位相φ１でオン
するスイッチ３３に接続されている。なおここで差動増
幅器３０の図中に（Ａ，Ｂ）で示した入力端子の符号
は、表１に示すように位相φ１では（＋，−）であり、
位相φ２では（−，＋）に切替わる。
１，φ２で切替わる切替えスイッチ３１に入力されてい
る。スイッチ３１の一端はクロックｃｌ．１ｂでオンす
るスイッチ３５，位相φ２でオンするスイッチ３２，差
動増幅器３０の一方の入力端に接続され、スイッチ３１
の他端はクロックｃｌ．２でオンするスイッチ３６，ク
ロックｃｌ．１ａでオンする切替えスイッチ３４，位相
φ１でオンするスイッチ３３に接続されている。また差
動増幅器３０の他方の入力端は、ｃｌ．１ａでオンする
切替えスイッチ３４とキャンセル容量３７に接続され、
キャンセル容量３７の他端はクロックｃｌ．１ｂでオン
するスイッチ３５とクロックｃｌ．２でオンするスイッ
チ３６に接続されている。そして差動増幅器３０の出力
端はアナログバッファ２０の出力端に接続されると同時
に、位相φ２でオンするスイッチ３２と位相φ１でオン
するスイッチ３３に接続されている。なおここで差動増
幅器３０の図中に（Ａ，Ｂ）で示した入力端子の符号
は、表１に示すように位相φ１では（＋，−）であり、
位相φ２では（−，＋）に切替わる。
【００２７】図２は上記の機能を有する差動増幅器３０
の回路構成図である。
の回路構成図である。
【００２８】差動増幅器３０は初段の差動回路と、次段
のソースフォロア回路とから構成されている。差動回路
は多結晶Ｓｉ−ドライバＴＦＴ４１，４２と多結晶Ｓｉ
−負荷ＴＦＴ４３，４４，所定のバイアスで駆動される
多結晶Ｓｉ−電流源ＴＦＴ45とから成っており、その差
動出力端は、位相φ１，φ２で切替わる多結晶Ｓｉ−ス
イッチＴＦＴ群４６，４７，４８，４９によって切替え
が可能である。これらのスイッチ群により、差動増幅器
３０のＡ，Ｂの入力の正負の切替えが行われる。多結晶
Ｓｉ−ドライバＴＦＴ５１，所定のバイアスで駆動され
る多結晶Ｓｉ−負荷ＴＦＴ５２で構成される次段のソー
スフォロア回路は、大出力電流の供給と動作点電圧の整
合を図るために設けられている。なおここでＶd1，Ｖs
1，Vd2,Ｖｓ2はそれぞれ上記初段の差動回路の高，低電
圧電源と上記次段のソースフォロア回路の高，低電圧電
源である。
のソースフォロア回路とから構成されている。差動回路
は多結晶Ｓｉ−ドライバＴＦＴ４１，４２と多結晶Ｓｉ
−負荷ＴＦＴ４３，４４，所定のバイアスで駆動される
多結晶Ｓｉ−電流源ＴＦＴ45とから成っており、その差
動出力端は、位相φ１，φ２で切替わる多結晶Ｓｉ−ス
イッチＴＦＴ群４６，４７，４８，４９によって切替え
が可能である。これらのスイッチ群により、差動増幅器
３０のＡ，Ｂの入力の正負の切替えが行われる。多結晶
Ｓｉ−ドライバＴＦＴ５１，所定のバイアスで駆動され
る多結晶Ｓｉ−負荷ＴＦＴ５２で構成される次段のソー
スフォロア回路は、大出力電流の供給と動作点電圧の整
合を図るために設けられている。なおここでＶd1，Ｖs
1，Vd2,Ｖｓ2はそれぞれ上記初段の差動回路の高，低電
圧電源と上記次段のソースフォロア回路の高，低電圧電
源である。
【００２９】以下に図４，図５を用いて本実施例の動作
を詳細に説明する。
を詳細に説明する。
【００３０】始めに図４を用いて、本アナログバッファ
２０の動作を説明する。アナログバッファ２０は位相φ
１の前半において、スイッチ３４ｍ３５を閉じて（ａ）
オフセット量の記憶１を行う。このときキャンセル容
量，Cm３７の両端にはアナログバッファ２０のオフセッ
ト電圧ΔＶが入力されている。次いで位相φ１の後半に
おいてはスイッチ３６を閉じて（ｂ）オフセット量の減
算１を行う。このときアナログバッファ２０のオフセッ
ト電圧ΔＶを記憶したキャンセル容量，Cm３７はアナロ
グバッファ２０の負帰還路に挿入されるため、差動増幅
器３０の出力電圧はΔＶだけ小さくなる。これによって
アナログバッファ２０のオフセット電圧ΔＶはキャンセ
ルされるが、先に「発明が解決しようとする課題」の項
でも述べたとおり、スイッチ３４がオフになる際に差動
増幅器３０の負入力端側に生じたフィードスルー電荷ｑ
１に起因するスイッチフィードスルーオフセット電圧
が、アナログバッファ２０の出力端に（−ｑ１／Cm）だ
け生じてしまう。
２０の動作を説明する。アナログバッファ２０は位相φ
１の前半において、スイッチ３４ｍ３５を閉じて（ａ）
オフセット量の記憶１を行う。このときキャンセル容
量，Cm３７の両端にはアナログバッファ２０のオフセッ
ト電圧ΔＶが入力されている。次いで位相φ１の後半に
おいてはスイッチ３６を閉じて（ｂ）オフセット量の減
算１を行う。このときアナログバッファ２０のオフセッ
ト電圧ΔＶを記憶したキャンセル容量，Cm３７はアナロ
グバッファ２０の負帰還路に挿入されるため、差動増幅
器３０の出力電圧はΔＶだけ小さくなる。これによって
アナログバッファ２０のオフセット電圧ΔＶはキャンセ
ルされるが、先に「発明が解決しようとする課題」の項
でも述べたとおり、スイッチ３４がオフになる際に差動
増幅器３０の負入力端側に生じたフィードスルー電荷ｑ
１に起因するスイッチフィードスルーオフセット電圧
が、アナログバッファ２０の出力端に（−ｑ１／Cm）だ
け生じてしまう。
【００３１】次にアナログバッファ２０は位相φ２の前
半において、スイッチ３４，３５を閉じて（ｃ）オフセ
ット量の記憶２を行う。このときもキャンセル容量Cm３
７の両端にはアナログバッファ２０のオフセット電圧Δ
Ｖが入力される。次いで位相φ２の後半においてはスイ
ッチ３６を閉じて（ｄ）オフセット量の減算２を行う。
このときアナログバッファ２０のオフセット電圧ΔＶを
記憶したキャンセル容量Cm３７はアナログバッファ２０
の正入力端に挿入されるため、差動増幅器３０の出力電
圧はΔＶだけ小さくなる。これによってアナログバッフ
ァ２０のオフセット電圧ΔＶはキャンセルされるが、こ
のときにも先程と同様に、スイッチ３４がオフになる際
に差動増幅器３０の正入力端側に生じたフィードスルー
電荷ｑ１に起因するスイッチフィードスルーオフセット
電圧が、アナログバッファ２０の出力端に（＋ｑ１／C
m）だけ生じる。しかしながら位相φ１とφ２でアナロ
グバッファ２０に入力する電圧が等しいと仮定すると、
ここで生じるスイッチフィードスルーオフセット電圧は
基本的に同一のＴＦＴから同一の電圧条件で生じるもの
であるから両者のｑ１の値は等しいため、位相φ１とφ
２でアナログバッファ２０の出力端に生じるスイッチフ
ィードスルーオフセット電圧は互いに正負が逆で値は等
しくなることが判る。従って位相φ１とφ２をフレーム
毎に交互に切替えることによって、上記スイッチフィー
ドスルーオフセットを視覚的にキャンセルすることが可
能であり、これによって問題であったスイッチフィード
スルーオフセット電圧のばらつきも、同時に消去され
る。
半において、スイッチ３４，３５を閉じて（ｃ）オフセ
ット量の記憶２を行う。このときもキャンセル容量Cm３
７の両端にはアナログバッファ２０のオフセット電圧Δ
Ｖが入力される。次いで位相φ２の後半においてはスイ
ッチ３６を閉じて（ｄ）オフセット量の減算２を行う。
このときアナログバッファ２０のオフセット電圧ΔＶを
記憶したキャンセル容量Cm３７はアナログバッファ２０
の正入力端に挿入されるため、差動増幅器３０の出力電
圧はΔＶだけ小さくなる。これによってアナログバッフ
ァ２０のオフセット電圧ΔＶはキャンセルされるが、こ
のときにも先程と同様に、スイッチ３４がオフになる際
に差動増幅器３０の正入力端側に生じたフィードスルー
電荷ｑ１に起因するスイッチフィードスルーオフセット
電圧が、アナログバッファ２０の出力端に（＋ｑ１／C
m）だけ生じる。しかしながら位相φ１とφ２でアナロ
グバッファ２０に入力する電圧が等しいと仮定すると、
ここで生じるスイッチフィードスルーオフセット電圧は
基本的に同一のＴＦＴから同一の電圧条件で生じるもの
であるから両者のｑ１の値は等しいため、位相φ１とφ
２でアナログバッファ２０の出力端に生じるスイッチフ
ィードスルーオフセット電圧は互いに正負が逆で値は等
しくなることが判る。従って位相φ１とφ２をフレーム
毎に交互に切替えることによって、上記スイッチフィー
ドスルーオフセットを視覚的にキャンセルすることが可
能であり、これによって問題であったスイッチフィード
スルーオフセット電圧のばらつきも、同時に消去され
る。
【００３２】次に図５は本実施例における各動作パルス
の、２フレーム（＝４フィールド）期間内における同一
の画素行書込み時のある列におけるタイミングチャート
である。本実施例は奇遇２フレームを繰り返し単位とし
て駆動される。本チャートにおいては、スイッチのオン
／オフは、図中にも記したように上側をオン，下側をオ
フとして表わしてある。但し階調切替えスイッチ１４，
１５のみ、選択されるアナログバッファ２０Ａ，２０Ｂ
と階調選択スイッチ３Ａ，３Ｂに対応させて、上をＡ，
下をＢとして示した。
の、２フレーム（＝４フィールド）期間内における同一
の画素行書込み時のある列におけるタイミングチャート
である。本実施例は奇遇２フレームを繰り返し単位とし
て駆動される。本チャートにおいては、スイッチのオン
／オフは、図中にも記したように上側をオン，下側をオ
フとして表わしてある。但し階調切替えスイッチ１４，
１５のみ、選択されるアナログバッファ２０Ａ，２０Ｂ
と階調選択スイッチ３Ａ，３Ｂに対応させて、上をＡ，
下をＢとして示した。
【００３３】奇数フレーム期間・正フィールドの始めに
位相φ１が選択され、階調切替えスイッチ１４，１５が
Ａ選択に切替わる。次いでゲート線駆動回路１０によっ
て選択された所定のゲート線１３（画素ＴＦＴ１１）が
オンし、アナログバッファ２０Ａのスイッチ３６がオフ
する。続いてアナログバッファ２０Ａにおけるオフセッ
トキャンセル回路の動作が開始される。一次ラッチ回路
２３の出力がオンすると共に、スイッチ３４，３５がオ
ンしてキャンセル容量，Cm３７の両端に差動増幅器３０
のオフセット電圧が入力する。次いでスイッチ３４、そ
してスイッチ３５の順で両スイッチがオフするが、スイ
ッチ３５のフィードスルー電荷の影響を除去するために
は、これらがオフする順序は大切である。先にスイッチ
３４がオフしてしまえば、この後に生じるスイッチ３５
のフィードスルー電荷はキャンセル容量，Cm３７には入
力されず、その影響を回避できるからである。次いでス
イッチ３６がオンすることによって、キャンセル容量，
Cm３７に記憶されていた差動増幅器３０のオフセット電
圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた
差動増幅器３０のＴＦＴ不整合に起因するオフセット電
圧はキャンセルされる。この状態でアナログバッファ出
力スイッチ１６がオンすると、信号線７にはアナログバ
ッファ２０Ａより画像信号電圧が出力される。この状態
では差動増幅回路３０の入力に接続されているスイッチ
３４のフィードスルー電荷のばらつきが、（−ｑ１Ａ／
Cm）のスイッチフィードスルーオフセット電圧として信
号線７を介して画素に入力されることは既に述べたとお
りである。（ここではアナログバッファ２０Ａのスイッ
チ３４のスイッチフィードスルー電荷をｑ１Ａと記し
た。）この後ゲート線１３（画素ＴＦＴ１１）、アナロ
グバッファ出力スイッチ１６がオフすることによって、
選択された一行分の画素に対する書込み動作は終了す
る。アナログバッファ出力スイッチ１６の役割は、必要
に応じてアナログバッファ２０Ａ，２０Ｂの出力を信号
線７から切離すことによって、オフセットキャンセル動
作時におけるアナログバッファ２０Ａ，２０Ｂの出力の
立ち上がりを高速化することである。
位相φ１が選択され、階調切替えスイッチ１４，１５が
Ａ選択に切替わる。次いでゲート線駆動回路１０によっ
て選択された所定のゲート線１３（画素ＴＦＴ１１）が
オンし、アナログバッファ２０Ａのスイッチ３６がオフ
する。続いてアナログバッファ２０Ａにおけるオフセッ
トキャンセル回路の動作が開始される。一次ラッチ回路
２３の出力がオンすると共に、スイッチ３４，３５がオ
ンしてキャンセル容量，Cm３７の両端に差動増幅器３０
のオフセット電圧が入力する。次いでスイッチ３４、そ
してスイッチ３５の順で両スイッチがオフするが、スイ
ッチ３５のフィードスルー電荷の影響を除去するために
は、これらがオフする順序は大切である。先にスイッチ
３４がオフしてしまえば、この後に生じるスイッチ３５
のフィードスルー電荷はキャンセル容量，Cm３７には入
力されず、その影響を回避できるからである。次いでス
イッチ３６がオンすることによって、キャンセル容量，
Cm３７に記憶されていた差動増幅器３０のオフセット電
圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた
差動増幅器３０のＴＦＴ不整合に起因するオフセット電
圧はキャンセルされる。この状態でアナログバッファ出
力スイッチ１６がオンすると、信号線７にはアナログバ
ッファ２０Ａより画像信号電圧が出力される。この状態
では差動増幅回路３０の入力に接続されているスイッチ
３４のフィードスルー電荷のばらつきが、（−ｑ１Ａ／
Cm）のスイッチフィードスルーオフセット電圧として信
号線７を介して画素に入力されることは既に述べたとお
りである。（ここではアナログバッファ２０Ａのスイッ
チ３４のスイッチフィードスルー電荷をｑ１Ａと記し
た。）この後ゲート線１３（画素ＴＦＴ１１）、アナロ
グバッファ出力スイッチ１６がオフすることによって、
選択された一行分の画素に対する書込み動作は終了す
る。アナログバッファ出力スイッチ１６の役割は、必要
に応じてアナログバッファ２０Ａ，２０Ｂの出力を信号
線７から切離すことによって、オフセットキャンセル動
作時におけるアナログバッファ２０Ａ，２０Ｂの出力の
立ち上がりを高速化することである。
【００３４】次いで図示した奇数フレーム期間・負フィ
ールドにおける、同一の画素行書込み時の動作を説明す
る。この動作は階調切替えスイッチ１４，１５がＢ選択
に切替わることを除けば、上記奇数フレーム期間・正フ
ィールドにおける書込み動作と基本的に同一である。本
実施例においてはこのように正／負のフィールドで階調
切替えスイッチ１４，１５を切替えることにより、液晶
に対する交流駆動を実現している。本期間においても、
差動増幅器３０の入力に接続されているスイッチ３４の
フィードスルー電荷のばらつきが、（−ｑ１Ｂ／Cm）の
スイッチフィードスルーオフセット電圧として信号線７
を介して画素に入力されることになる。（ここではアナ
ログバッファ２０Ｂのスイッチ３４のスイッチフィード
スルー電荷をｑ１Ｂと記した。）このときはアナログバ
ッファは２０Ａに替えて２０Ｂが用いられている訳であ
るから、このｑ１Ｂの値は、先のｑ１Ａの値とは全く独
立の値であることは明らかである。
ールドにおける、同一の画素行書込み時の動作を説明す
る。この動作は階調切替えスイッチ１４，１５がＢ選択
に切替わることを除けば、上記奇数フレーム期間・正フ
ィールドにおける書込み動作と基本的に同一である。本
実施例においてはこのように正／負のフィールドで階調
切替えスイッチ１４，１５を切替えることにより、液晶
に対する交流駆動を実現している。本期間においても、
差動増幅器３０の入力に接続されているスイッチ３４の
フィードスルー電荷のばらつきが、（−ｑ１Ｂ／Cm）の
スイッチフィードスルーオフセット電圧として信号線７
を介して画素に入力されることになる。（ここではアナ
ログバッファ２０Ｂのスイッチ３４のスイッチフィード
スルー電荷をｑ１Ｂと記した。）このときはアナログバ
ッファは２０Ａに替えて２０Ｂが用いられている訳であ
るから、このｑ１Ｂの値は、先のｑ１Ａの値とは全く独
立の値であることは明らかである。
【００３５】次に図示した偶数フレーム期間・正フィー
ルドにおける、同一の画素行書込み時の動作を説明す
る。この動作は位相φ２が選択されることを除けば、上
記奇数フレーム期間・正フィールドにおける書込み動作
と同一である。前述のようにこの場合、差動増幅回路３
０の入力に接続されているスイッチ３４のフィードスル
ー電荷のばらつきは、（＋ｑ１Ａ／Cm）のスイッチフィ
ードスルーオフセット電圧として信号線７を介して画素
に入力される。ここで表示する画像データが奇数フレー
ム期間・正フィールドと偶数フレーム期間・正フィール
ドとで実質的に変化していなければ、両者のスイッチフ
ィードスルーオフセット電圧は視覚的にキャンセルさ
れ、筋状の輝度むらの発生は回避される。輝度むらが視
覚的に問題となるのは、表示画像データの値が特に時間
的に大きく変化しないときであるため、上記のオフセッ
トキャンセル操作は実用的には十分な効果を有してい
る。
ルドにおける、同一の画素行書込み時の動作を説明す
る。この動作は位相φ２が選択されることを除けば、上
記奇数フレーム期間・正フィールドにおける書込み動作
と同一である。前述のようにこの場合、差動増幅回路３
０の入力に接続されているスイッチ３４のフィードスル
ー電荷のばらつきは、（＋ｑ１Ａ／Cm）のスイッチフィ
ードスルーオフセット電圧として信号線７を介して画素
に入力される。ここで表示する画像データが奇数フレー
ム期間・正フィールドと偶数フレーム期間・正フィール
ドとで実質的に変化していなければ、両者のスイッチフ
ィードスルーオフセット電圧は視覚的にキャンセルさ
れ、筋状の輝度むらの発生は回避される。輝度むらが視
覚的に問題となるのは、表示画像データの値が特に時間
的に大きく変化しないときであるため、上記のオフセッ
トキャンセル操作は実用的には十分な効果を有してい
る。
【００３６】最後に図示した偶数フレーム期間・負フィ
ールドにおける、同一の画素行書込み時の動作を説明す
る。この動作は位相φ２が選択されることを除けば、上
記奇数フレーム期間・負フィールドにおける書込み動作
と同一であり、このスイッチフィードスルーオフセット
電圧の視覚的なキャンセル効果は上記と同様であるの
で、詳細な説明は省略する。
ールドにおける、同一の画素行書込み時の動作を説明す
る。この動作は位相φ２が選択されることを除けば、上
記奇数フレーム期間・負フィールドにおける書込み動作
と同一であり、このスイッチフィードスルーオフセット
電圧の視覚的なキャンセル効果は上記と同様であるの
で、詳細な説明は省略する。
【００３７】上記実施例においては、各回路ブロックは
多結晶Ｓｉ−ＴＦＴ素子を用いてガラス基板上に構成し
ている。しかしながらガラス基板に変えて、石英基板，
透明プラスチック基板を用いることや、液晶表示方式を
反射型に変えることでＳｉ基板を始めとする不透明基板
を用いることも明らかに可能である。
多結晶Ｓｉ−ＴＦＴ素子を用いてガラス基板上に構成し
ている。しかしながらガラス基板に変えて、石英基板，
透明プラスチック基板を用いることや、液晶表示方式を
反射型に変えることでＳｉ基板を始めとする不透明基板
を用いることも明らかに可能である。
【００３８】また上記差動増幅回路における、ＴＦＴの
ｎ型，ｐ型の導電型を逆に構成することや、その他の回
路構成を用いることも、本発明の原理を損なわない範囲
で可能であることは言うまでもない。差動増幅器３０の
利得を向上させるために、カスコード構成を採用するこ
ともまた有効である。ＴＦＴには基板バイアス効果を持
たないという長所があるものの、ドレインコンダクタン
スが大きいという課題もあるため、バイアス端子が新た
に必要にはなるものの、数百倍以上に差動増幅回路の利
得を確保するためには、このようなカスコード構成の採
用は有利である。
ｎ型，ｐ型の導電型を逆に構成することや、その他の回
路構成を用いることも、本発明の原理を損なわない範囲
で可能であることは言うまでもない。差動増幅器３０の
利得を向上させるために、カスコード構成を採用するこ
ともまた有効である。ＴＦＴには基板バイアス効果を持
たないという長所があるものの、ドレインコンダクタン
スが大きいという課題もあるため、バイアス端子が新た
に必要にはなるものの、数百倍以上に差動増幅回路の利
得を確保するためには、このようなカスコード構成の採
用は有利である。
【００３９】以上では説明を簡略化するために画像表示
データを６bit 、階調電源線は異なった階調電圧が印加
された６４本の並列配線としたが、画像表示データがｎ
−bit であれば、階調電源線は異なった階調電圧が印加
された２n本の並列配線となることは明らかである。
データを６bit 、階調電源線は異なった階調電圧が印加
された６４本の並列配線としたが、画像表示データがｎ
−bit であれば、階調電源線は異なった階調電圧が印加
された２n本の並列配線となることは明らかである。
【００４０】この他、本実施例ではスイッチ群の構成は
CMＯＳスイッチ、画素ＴＦＴはｎ型ＴＦＴスイッチを採
用したが、ｐ型ＴＦＴを含むいずれのスイッチ構成をこ
れらに用いても本発明の適用は可能である。また本発明
の趣旨を逸脱しない範囲で、反射型表示画素構造等、多
様な構造やレイアウト形状が適用可能であることは言う
までもない。 （第二の実施例）第二の実施例である多結晶Ｓｉ−ＴＦ
Ｔ液晶表示パネルの全体構成は、第一の実施例のそれと
同様であるので説明は省略する。第一の実施例と比較し
た場合の本実施例の差異は、各動作パルスの動作タイミ
ングにある。以下、これに関して述べる。
CMＯＳスイッチ、画素ＴＦＴはｎ型ＴＦＴスイッチを採
用したが、ｐ型ＴＦＴを含むいずれのスイッチ構成をこ
れらに用いても本発明の適用は可能である。また本発明
の趣旨を逸脱しない範囲で、反射型表示画素構造等、多
様な構造やレイアウト形状が適用可能であることは言う
までもない。 （第二の実施例）第二の実施例である多結晶Ｓｉ−ＴＦ
Ｔ液晶表示パネルの全体構成は、第一の実施例のそれと
同様であるので説明は省略する。第一の実施例と比較し
た場合の本実施例の差異は、各動作パルスの動作タイミ
ングにある。以下、これに関して述べる。
【００４１】以下図６および図７を用いて、本発明にお
ける第二の実施例の動作に関して説明する。
ける第二の実施例の動作に関して説明する。
【００４２】図６は本実施例における各動作パルスの、
１フィールド期間における画素行書込み時のある列にお
けるタイミングチャートである。図６は第一の実施例に
おける図５に対応するものであるが、ここではフィール
ドの正／負を切替える階調切替えスイッチ１４，１５に
関しては記載を省略した。本実施例においては、階調切
替えスイッチ１４，１５のＡ，Ｂの選択以外は、正およ
び負フィールドにおける各パルスの動作は共通だからで
ある。なお本チャートにおいても、スイッチのオン／オ
フは、図中にも記したように上側をオン，下側をオフと
して表わしてある。
１フィールド期間における画素行書込み時のある列にお
けるタイミングチャートである。図６は第一の実施例に
おける図５に対応するものであるが、ここではフィール
ドの正／負を切替える階調切替えスイッチ１４，１５に
関しては記載を省略した。本実施例においては、階調切
替えスイッチ１４，１５のＡ，Ｂの選択以外は、正およ
び負フィールドにおける各パルスの動作は共通だからで
ある。なお本チャートにおいても、スイッチのオン／オ
フは、図中にも記したように上側をオン，下側をオフと
して表わしてある。
【００４３】１フィールドの始めに位相φ１が選択さ
れ、次いでゲート線駆動回路１０によって選択された所
定のゲート線１３(画素ＴＦＴ１１)がオンし、スイッチ
３６がオフする。続いてアナログバッファ２０（上記の
ようにアナログバッファ２０Ａ，２０Ｂにおける動作は
基本的に同一であるため、ここではアナログバッファ２
０として記載する）におけるオフセットキャンセル回路
の動作が開始される。一次ラッチ回路２３の出力がオン
すると共に、スイッチ３４，３５がオンしてキャンセル
容量，Cm３７の両端に差動増幅器３０のオフセット電圧
が入力する。次いでスイッチ３４、そしてスイッチ３５
の順で両スイッチがオフする。次いでスイッチ３６がオ
ンすることによって、キャンセル容量，Cm３７に記憶さ
れていた差動増幅器３０のオフセット電圧は負帰還路に
入力され、多結晶Ｓｉ ＴＦＴを用いた差動増幅器３０
のＴＦＴ不整合に起因するオフセット電圧はキャンセル
される。この状態でアナログバッファ出力スイッチ１６
がオンすると、信号線７にはアナログバッファ２０より
画像信号電圧が出力される。この状態では差動増幅回路
３０の入力に接続されているスイッチ３４のフィードス
ルー電荷のばらつきが、(−ｑ１／Cm)のスイッチフィー
ドスルーオフセット電圧として信号線７を介して画素に
入力されることは第一の実施例と同様である。しかし本
実施例においては、同一の画素行書込み時に連続して以
下の動作が行われる。即ちアナログバッファ出力スイッ
チ１６が一度オフした後に位相φ２が選択され、もう一
度上記の画像信号電圧の出力動作が繰り返される。この
場合には差動増幅回路３０の入力に接続されているスイ
ッチ３４のフィードスルー電荷のばらつきが、（＋ｑ１
／Cm）のスイッチフィードスルーオフセット電圧として
信号線７を介して画素に入力されることになる。この後
ゲート線１３（画素ＴＦＴ１１），アナログバッファ出
力スイッチ１６がオフすることによって、選択された一
行分の画素に対する書込み動作は終了する。
れ、次いでゲート線駆動回路１０によって選択された所
定のゲート線１３(画素ＴＦＴ１１)がオンし、スイッチ
３６がオフする。続いてアナログバッファ２０（上記の
ようにアナログバッファ２０Ａ，２０Ｂにおける動作は
基本的に同一であるため、ここではアナログバッファ２
０として記載する）におけるオフセットキャンセル回路
の動作が開始される。一次ラッチ回路２３の出力がオン
すると共に、スイッチ３４，３５がオンしてキャンセル
容量，Cm３７の両端に差動増幅器３０のオフセット電圧
が入力する。次いでスイッチ３４、そしてスイッチ３５
の順で両スイッチがオフする。次いでスイッチ３６がオ
ンすることによって、キャンセル容量，Cm３７に記憶さ
れていた差動増幅器３０のオフセット電圧は負帰還路に
入力され、多結晶Ｓｉ ＴＦＴを用いた差動増幅器３０
のＴＦＴ不整合に起因するオフセット電圧はキャンセル
される。この状態でアナログバッファ出力スイッチ１６
がオンすると、信号線７にはアナログバッファ２０より
画像信号電圧が出力される。この状態では差動増幅回路
３０の入力に接続されているスイッチ３４のフィードス
ルー電荷のばらつきが、(−ｑ１／Cm)のスイッチフィー
ドスルーオフセット電圧として信号線７を介して画素に
入力されることは第一の実施例と同様である。しかし本
実施例においては、同一の画素行書込み時に連続して以
下の動作が行われる。即ちアナログバッファ出力スイッ
チ１６が一度オフした後に位相φ２が選択され、もう一
度上記の画像信号電圧の出力動作が繰り返される。この
場合には差動増幅回路３０の入力に接続されているスイ
ッチ３４のフィードスルー電荷のばらつきが、（＋ｑ１
／Cm）のスイッチフィードスルーオフセット電圧として
信号線７を介して画素に入力されることになる。この後
ゲート線１３（画素ＴＦＴ１１），アナログバッファ出
力スイッチ１６がオフすることによって、選択された一
行分の画素に対する書込み動作は終了する。
【００４４】図７は、上記の書込み動作によって信号線
７に書込まれる画像信号電圧を示したものである。一回
目にアナログバッファ出力スイッチ１６がオンするｔ１
からｔ２の期間には、信号線７には（Ｖin−ｑ１／Cm）
に漸近する出力信号が書込まれる。ただしここでＶin
は、本来信号線７に書込まれるべき画像信号電圧であ
る。（図中ではｑ１は負の値を有しているものとして示
している。）次いで二回目にアナログバッファ出力スイ
ッチ１６がオンするｔ３からｔ４の期間には、信号線７
には（Ｖin＋ｑ１／Cm）に漸近する出力信号が書込まれ
る。ここで（ｔ４−ｔ３）の期間を（ｔ２−ｔ１）より
も小さい適当な値に設定することによって、最終的に信
号線７に書込まれる画像信号電圧ＶＡを、Ｖin近傍の値
に近づけることができる。本実施例では上記手法を用い
ることによって、画素に入力されるスイッチフィードス
ルーオフセット電圧ばらつきの低減を実現している。
７に書込まれる画像信号電圧を示したものである。一回
目にアナログバッファ出力スイッチ１６がオンするｔ１
からｔ２の期間には、信号線７には（Ｖin−ｑ１／Cm）
に漸近する出力信号が書込まれる。ただしここでＶin
は、本来信号線７に書込まれるべき画像信号電圧であ
る。（図中ではｑ１は負の値を有しているものとして示
している。）次いで二回目にアナログバッファ出力スイ
ッチ１６がオンするｔ３からｔ４の期間には、信号線７
には（Ｖin＋ｑ１／Cm）に漸近する出力信号が書込まれ
る。ここで（ｔ４−ｔ３）の期間を（ｔ２−ｔ１）より
も小さい適当な値に設定することによって、最終的に信
号線７に書込まれる画像信号電圧ＶＡを、Ｖin近傍の値
に近づけることができる。本実施例では上記手法を用い
ることによって、画素に入力されるスイッチフィードス
ルーオフセット電圧ばらつきの低減を実現している。
【００４５】なお本実施例においては１フィールド内に
おける位相φ１／φ２の切替えを一回としたが、これを
より多い回数行うことによっても同様な効果を得ること
が可能である。 （第三の実施例）第三の実施例である多結晶Ｓｉ−ＴＦ
Ｔ液晶表示パネルの全体構成は、第一の実施例のそれと
同様であるので説明は省略する。第一の実施例と比較し
た場合の本実施例の差異は、アナログバッファ２０Ａ，
２０Ｂの回路構成とその動作パルスの動作タイミングに
ある。以下、これに関して述べる。
おける位相φ１／φ２の切替えを一回としたが、これを
より多い回数行うことによっても同様な効果を得ること
が可能である。 （第三の実施例）第三の実施例である多結晶Ｓｉ−ＴＦ
Ｔ液晶表示パネルの全体構成は、第一の実施例のそれと
同様であるので説明は省略する。第一の実施例と比較し
た場合の本実施例の差異は、アナログバッファ２０Ａ，
２０Ｂの回路構成とその動作パルスの動作タイミングに
ある。以下、これに関して述べる。
【００４６】図８はオフセットキャンセル機能とスイッ
チフィードスルーオフセットキャンセル機能を有する、
本実施例におけるアナログバッファ２０（なお本実施例
においてもアナログバッファ２０Ａ，２０Ｂにおける動
作は基本的に同一であるため、ここでもアナログバッフ
ァ２０として記載する）の回路構成図である。
チフィードスルーオフセットキャンセル機能を有する、
本実施例におけるアナログバッファ２０（なお本実施例
においてもアナログバッファ２０Ａ，２０Ｂにおける動
作は基本的に同一であるため、ここでもアナログバッフ
ァ２０として記載する）の回路構成図である。
【００４７】アナログバッファ２０の入力端は、クロッ
クｃｌ．１ｂでオンするスイッチ５５と、差動増幅器５
０の正入力端に接続され、また差動増幅器５０の負入力
端は、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．１
ａ２でオンするスイッチ５８とキャンセル容量５７に接
続され、キャンセル容量５７の他端はクロックｃｌ．１
ｂでオンするスイッチ５５とクロックｃｌ．２でオンす
るスイッチ５６に接続されている。そして差動増幅器５
０の出力端はアナログバッファの出力端に接続されると
同時に、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．
１ａ２でオンするスイッチ５８，クロックｃｌ．２でオ
ンするスイッチ５６の他端に接続されている。
クｃｌ．１ｂでオンするスイッチ５５と、差動増幅器５
０の正入力端に接続され、また差動増幅器５０の負入力
端は、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．１
ａ２でオンするスイッチ５８とキャンセル容量５７に接
続され、キャンセル容量５７の他端はクロックｃｌ．１
ｂでオンするスイッチ５５とクロックｃｌ．２でオンす
るスイッチ５６に接続されている。そして差動増幅器５
０の出力端はアナログバッファの出力端に接続されると
同時に、ｃｌ．１ａ１でオンするスイッチ５４，ｃｌ．
１ａ２でオンするスイッチ５８，クロックｃｌ．２でオ
ンするスイッチ５６の他端に接続されている。
【００４８】次に上記アナログバッファ２０の動作に関
して、図９を用いて説明する。
して、図９を用いて説明する。
【００４９】図９は本実施例における各動作パルスの、
１フィールド期間における画素行書込み時のある列にお
けるタイミングチャートであり、第二の実施例における
図６に対応するものである。
１フィールド期間における画素行書込み時のある列にお
けるタイミングチャートであり、第二の実施例における
図６に対応するものである。
【００５０】１フィールドの始めにゲート線駆動回路１
０によって選択された所定のゲート線１３（画素ＴＦＴ
１１）がオンし、スイッチ５６がオフする。続いてアナ
ログバッファにおけるオフセットキャンセル回路の動作
が開始される。一次ラッチ回路２３の出力がオンすると
共に、スイッチ５４，５５，５８がオンしてキャンセル
容量，Cm５７の両端に差動増幅器５０のオフセット電圧
が入力する。次いでスイッチ５４，スイッチ５８、そし
てスイッチ５５の順で各スイッチがオフする。次いでス
イッチ５６がオンすることによって、キャンセル容量，
Cm５７に記憶されていた差動増幅器５０のオフセット電
圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた
差動増幅器５０のＴＦＴ不整合に起因するオフセット電
圧はキャンセルされる。この状態でアナログバッファ出
力スイッチ１６がオンすると、信号線７にはアナログバ
ッファ２０より画像信号電圧が出力される。ここで本実
施例においては、後からオフするスイッチ５８のゲート
幅は、先にオフするスイッチ５４のゲート幅よりも小さ
く設計されている。但し両者のゲート長は同一である。
即ちキャンセル容量，Cm５７への充電は、スイッチフィ
ードスルー電荷量は大きいがオン抵抗のより低いスイッ
チ５４を用いて行い、更にオン抵抗は大きいがスイッチ
フィードスルー電荷量のより小さいスイッチ５８を用い
てスイッチフィードスルー電荷量の低減を図っている。
本実施例を用いれば、先の第一，第二の実施例よりも小
さい回路規模で、スイッチフィードスルーオフセット電
圧ばらつきの低減が可能である。
０によって選択された所定のゲート線１３（画素ＴＦＴ
１１）がオンし、スイッチ５６がオフする。続いてアナ
ログバッファにおけるオフセットキャンセル回路の動作
が開始される。一次ラッチ回路２３の出力がオンすると
共に、スイッチ５４，５５，５８がオンしてキャンセル
容量，Cm５７の両端に差動増幅器５０のオフセット電圧
が入力する。次いでスイッチ５４，スイッチ５８、そし
てスイッチ５５の順で各スイッチがオフする。次いでス
イッチ５６がオンすることによって、キャンセル容量，
Cm５７に記憶されていた差動増幅器５０のオフセット電
圧は負帰還路に入力され、多結晶Ｓｉ−ＴＦＴを用いた
差動増幅器５０のＴＦＴ不整合に起因するオフセット電
圧はキャンセルされる。この状態でアナログバッファ出
力スイッチ１６がオンすると、信号線７にはアナログバ
ッファ２０より画像信号電圧が出力される。ここで本実
施例においては、後からオフするスイッチ５８のゲート
幅は、先にオフするスイッチ５４のゲート幅よりも小さ
く設計されている。但し両者のゲート長は同一である。
即ちキャンセル容量，Cm５７への充電は、スイッチフィ
ードスルー電荷量は大きいがオン抵抗のより低いスイッ
チ５４を用いて行い、更にオン抵抗は大きいがスイッチ
フィードスルー電荷量のより小さいスイッチ５８を用い
てスイッチフィードスルー電荷量の低減を図っている。
本実施例を用いれば、先の第一，第二の実施例よりも小
さい回路規模で、スイッチフィードスルーオフセット電
圧ばらつきの低減が可能である。
【００５１】なお本実施例では後からオフするスイッチ
５８のゲート幅を、先にオフするスイッチ５４のゲート
幅よりも小さく設計しているが、本発明の考え方は、後
からオフするスイッチ５８のゲートを先にオフするスイ
ッチ５４のゲートよりも低いゲート電圧で駆動する等、
種々の応用も可能である。 （第四の実施例）以下図１０を用いて、本発明における
第四の実施例に関して説明する。
５８のゲート幅を、先にオフするスイッチ５４のゲート
幅よりも小さく設計しているが、本発明の考え方は、後
からオフするスイッチ５８のゲートを先にオフするスイ
ッチ５４のゲートよりも低いゲート電圧で駆動する等、
種々の応用も可能である。 （第四の実施例）以下図１０を用いて、本発明における
第四の実施例に関して説明する。
【００５２】図１０は第四の実施例である画像ビューア
７１の構成図である。
７１の構成図である。
【００５３】無線インターフェース（Ｉ／Ｆ）回路７３
には、圧縮された画像データが外部からbluetooth 規格
に基づく無線データとして入力し、無線Ｉ／Ｆ回路７３
の出力は中央演算ユニット（ＣＰＵ）／デコーダ７４を
経てフレームメモリ７５に接続される。更にＣＰＵ／デ
コーダ７４の出力は多結晶Ｓｉ液晶表示パネル７６に設
けられたインターフェース（Ｉ／Ｆ）回路７７を介して
行選択回路７９およびデータ入力回路７８に接続されて
おり、画像表示領域８０は行選択回路７９およびデータ
入力回路７８により駆動される。画像ビューア７１には
更に電源８２および光源８１が設けられている。ここで
多結晶Ｓｉ液晶表示パネル７６は、先に延べた第一の実
施例と同一の構成および動作を有している。
には、圧縮された画像データが外部からbluetooth 規格
に基づく無線データとして入力し、無線Ｉ／Ｆ回路７３
の出力は中央演算ユニット（ＣＰＵ）／デコーダ７４を
経てフレームメモリ７５に接続される。更にＣＰＵ／デ
コーダ７４の出力は多結晶Ｓｉ液晶表示パネル７６に設
けられたインターフェース（Ｉ／Ｆ）回路７７を介して
行選択回路７９およびデータ入力回路７８に接続されて
おり、画像表示領域８０は行選択回路７９およびデータ
入力回路７８により駆動される。画像ビューア７１には
更に電源８２および光源８１が設けられている。ここで
多結晶Ｓｉ液晶表示パネル７６は、先に延べた第一の実
施例と同一の構成および動作を有している。
【００５４】以下に本第四の実施例の動作を説明する。
無線Ｉ／Ｆ回路７３は圧縮された画像データを外部から
取り込み、このデータをＣＰＵ／デコーダ７４に転送す
る。ＣＰＵ／デコーダ７４はユーザからの操作を受け
て、必要に応じて画像ビューア７１を駆動、或いは圧縮
された画像データのデコード処理を行う。デコードされ
た画像データはフレームメモリ７５に一時的に蓄積さ
れ、ＣＰＵ／デコーダ７４の指示に従って、蓄積されて
いた画像を表示するための画像データおよびタイミング
パルスをＩ／Ｆ回路７７に出力する。Ｉ／Ｆ回路７７
が、これらの信号を用いて、行選択回路７９およびデー
タ入力回路７８を駆動して画像表示領域に画像を表示す
ることに関しては、第一の実施例で述べたとおりである
ので、ここでは詳細な説明は省略する。光源は液晶表示
に対するバックライトであり、電源８２には二次電池が
含まれており、これらの装置全体を駆動する電源を供給
する。
無線Ｉ／Ｆ回路７３は圧縮された画像データを外部から
取り込み、このデータをＣＰＵ／デコーダ７４に転送す
る。ＣＰＵ／デコーダ７４はユーザからの操作を受け
て、必要に応じて画像ビューア７１を駆動、或いは圧縮
された画像データのデコード処理を行う。デコードされ
た画像データはフレームメモリ７５に一時的に蓄積さ
れ、ＣＰＵ／デコーダ７４の指示に従って、蓄積されて
いた画像を表示するための画像データおよびタイミング
パルスをＩ／Ｆ回路７７に出力する。Ｉ／Ｆ回路７７
が、これらの信号を用いて、行選択回路７９およびデー
タ入力回路７８を駆動して画像表示領域に画像を表示す
ることに関しては、第一の実施例で述べたとおりである
ので、ここでは詳細な説明は省略する。光源は液晶表示
に対するバックライトであり、電源８２には二次電池が
含まれており、これらの装置全体を駆動する電源を供給
する。
【００５５】本第四の実施例によれば、圧縮された画像
データを元に、前述のように「スイッチフィードスルー
オフセットばらつき」に起因する縦筋状の輝度むらのな
い、高品位な画像を表示させることができる。
データを元に、前述のように「スイッチフィードスルー
オフセットばらつき」に起因する縦筋状の輝度むらのな
い、高品位な画像を表示させることができる。
【００５６】
【発明の効果】本発明によれば、高品位画像表示の可能
な液晶画像表示装置を提供することができる。
な液晶画像表示装置を提供することができる。
【図１】第一の実施例におけるアナログバッファの回路
構成図。
構成図。
【図２】第一の実施例における差動増幅器の回路構成
図。
図。
【図３】第一の実施例における多結晶Ｓｉ−ＴＦＴ液晶
表示パネルの構成図。
表示パネルの構成図。
【図４】第一の実施例におけるアナログバッファの動作
説明図。
説明図。
【図５】第一の実施例におけるタイミングチャート。
【図６】第二の実施例におけるタイミングチャート。
【図７】第二の実施例におけるる信号線に書込まれる画
像信号電圧説明図。
像信号電圧説明図。
【図８】第三の実施例におけるアナログバッファの回路
構成図。
構成図。
【図９】第三の実施例におけるタイミングチャート。
【図１０】第四の実施例である画像ビューアの構成図。
【図１１】従来例であるＴＦＴ液晶パネル駆動用のオフ
セットキャンセルバッファ回路の構成図。
セットキャンセルバッファ回路の構成図。
２Ａ，２Ｂ…階調電源線、３Ａ，３Ｂ…階調選択スイッ
チ、７…信号線、１１…画素ＴＦＴ、１２…液晶容量、
１３…ゲート線、１４，１５…階調切替えスイッチ、１
６…アナログバッファ出力スイッチ、１７…階調選択
線、２０Ａ，20Ｂ…アナログバッファ、２１…ラッチア
ドレス選択回路、２２…デジタルデータ入力線、２３…
一次ラッチ回路、２４…２次ラッチ回路、３０…差動増
幅回路、３７…キャンセル容量、９０…画像信号駆動回
路、９１…画像信号電圧発生部、９２…出力インピーダ
ンス変換手段。
チ、７…信号線、１１…画素ＴＦＴ、１２…液晶容量、
１３…ゲート線、１４，１５…階調切替えスイッチ、１
６…アナログバッファ出力スイッチ、１７…階調選択
線、２０Ａ，20Ｂ…アナログバッファ、２１…ラッチア
ドレス選択回路、２２…デジタルデータ入力線、２３…
一次ラッチ回路、２４…２次ラッチ回路、３０…差動増
幅回路、３７…キャンセル容量、９０…画像信号駆動回
路、９１…画像信号電圧発生部、９２…出力インピーダ
ンス変換手段。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA31 NA51 NC11 NC26 NC34 ND09 ND60 5C006 BB16 BC13 BC20 BF25 BF37 EB05 FA20 FA22 5C080 AA10 BB05 DD05 DD28 EE29 FF11 JJ02 JJ03 JJ04
Claims (25)
- 【請求項１】所定の電圧が印加される対向電極と、該対
向電極との間で容量を形成するために設けられた画素電
極と、該画素電極に直列に接続された画素スイッチとを
有する画素を複数個構成している表示部と、 表示すべき画像データに基づいて第一のアナログ画像信
号電圧を出力する画像信号電圧発生手段と、 該第一のアナログ画像信号電圧を入力として、前記画像
信号電圧発生手段より低い出力インピーダンスで、第二
のアナログ画像信号電圧を出力するために設けられた半
導体素子を用いた出力インピーダンス変換手段群と、 該出力インピーダンス変換手段群の中に設けられ、該各
出力インピーダンス変換手段群における半導体素子特性
のばらつきに起因する第二のアナログ画像信号電圧の出
力オフセットばらつきをキャンセルするために設けら
れ、一端が該出力インピーダンス変換手段の電圧入力端
子に接続されたオフセットキャンセル容量と、一端が該
出力インピーダンス変換手段の電圧入力端子に接続され
た第一の半導体スイッチを有するオフセットキャンセル
回路群と、 前記出力インピーダンス変換手段群の出力端子と、前記
画素スイッチとを接続する信号線群と、 前記出力インピーダンス変換手段群の出力である第二の
アナログ画像信号電圧を、前記信号線群と、前記画素ス
イッチ群を介して、所定の表示画素の液晶容量に書込む
ための信号電圧書込み手段と、 前記第一の半導体スイッチがオフする際に生成するスイ
ッチフィードスルー電荷のばらつきに起因する、第二の
アナログ画像信号電圧の出力ばらつきを低減する手段と
を有する画像表示装置。 - 【請求項２】前記出力インピーダンス変換手段は差動増
幅回路に負帰還をかけたボルテージフォロア回路を含む
請求項１の画像表示装置。 - 【請求項３】前記差動増幅回路はカスコード接続構成で
ある請求項２の画像表示装置。 - 【請求項４】前記差動増幅回路の出力にはソースフォロ
ア回路が設けられている請求項２の画像表示装置。 - 【請求項５】前記画像信号電圧発生手段は、基準階調電
圧を印加された複数の基準階調電圧線と、該複数の基準
階調電圧線からデジタル画像データに基づいて所定の基
準階調電圧線を選択して出力する基準階調電圧線選択回
路で構成されている請求項１の画像表示装置。 - 【請求項６】前記基準階調電圧線選択回路は、２組の基
準階調電圧線からフィールド毎に交互に１組を選択する
ように構成されている請求項５の画像表示装置。 - 【請求項７】前記オフセットキャンセル回路は、該差動
増幅回路の第一の入力端子にその一端が接続された上記
オフセットキャンセル容量と、該オフセットキャンセル
容量の他端と該差動増幅回路の第二の入力端子を接続す
る第二の半導体スイッチと、該オフセットキャンセル容
量の他端と第一のノードを接続する第三の半導体スイッ
チと、該差動増幅回路の第一の入力端子と第一のノード
を接続する上記第一の半導体スイッチと、該差動増幅回
路の第二の入力端子と該差動増幅回路の出力を接続する
第四の半導体スイッチと、該第一のノードと該差動増幅
回路の出力を接続する第五の半導体スイッチと、該オフ
セットキャンセル回路への入力を該差動増幅回路の第二
の入力端子と該第一のノードのいずれかに選択的に接続
させる第六の半導体スイッチと、該差動増幅回路の第一
の入力端子を負入力にかつ第二の入力端子を正入力に設
定することと該差動増幅回路の第一の入力端子を正入力
にかつ第二の入力端子を負入力に設定することとを選択
的に可能とする差動増幅回路正負反転手段を有する請求
項２の画像表示装置。 - 【請求項８】前記差動増幅回路は、電流源と、差動ドラ
イバＦＥＴ対と、ゲートが共通に一方の該差動ドライバ
ＦＥＴのドレインに接続された負荷ＦＥＴ対を有し、 前記差動増幅回路正負反転手段は、該負荷ＦＥＴ対のゲ
ートを該差動ドライバＦＥＴ対のいずれかに選択的に接
続する第七の半導体スイッチ対と、該第七の半導体スイ
ッチ対の選択とは逆の差動ドライバＦＥＴから該差動増
幅回路の出力を取る第八の半導体スイッチ対とを含む請
求項７の画像表示装置。 - 【請求項９】前記出力インピーダンス変換手段と上記信
号線の間には、両者を接続及び遮断するための第九の半
導体スイッチを有する請求項７の画像表示装置。 - 【請求項１０】上記第一の半導体スイッチは、多結晶Ｓ
ｉ−ＴＦＴ（Thin-Film Transistor）である請求項１の
画像表示装置。 - 【請求項１１】上記第一の半導体スイッチは、CMＯＳ
（Complementary Metal-Oxide-Semiconductor）構成さ
れている請求項１の画像表示装置。 - 【請求項１２】所定の電圧が印加される対向電極と、該
対向電極との間で容量を形成するために設けられた画素
電極と、該画素電極に直列に接続された画素スイッチと
を有する画素を複数個構成している表示部と、 表示すべき画像データに基づいて第一のアナログ画像信
号電圧を出力する画像信号電圧発生手段と、 該第一のアナログ画像信号電圧を入力として、該画像信
号電圧発生手段より低い出力インピーダンスで、第二の
アナログ画像信号電圧を出力するために設けられた、差
動増幅回路に負帰還をかけたボルテージフォロア回路を
含む出力インピーダンス変換手段群と、 該出力インピーダンス変換手段の中に設けられた、該各
出力インピーダンス変換手段群における差動増幅回路を
構成する半導体素子特性のばらつきに起因する第二のア
ナログ画像信号電圧の出力オフセットばらつきをキャン
セルするために設けられた、該差動増幅回路の第一の入
力端子にその一端が接続されたオフセットキャンセル容
量と、該オフセットキャンセル容量の他端と該差動増幅
回路の第二の入力端子を接続する第二の半導体スイッチ
と、該オフセットキャンセル容量の他端と第一のノード
を接続する第三の半導体スイッチと、該差動増幅回路の
第一の入力端子と第一のノードを接続する第一の半導体
スイッチと、該差動増幅回路の第二の入力端子と該差動
増幅回路の出力を接続する第四の半導体スイッチと、該
第一のノードと該差動増幅回路の出力を接続する第五の
半導体スイッチと、該オフセットキャンセル回路の入力
を該差動増幅回路の第二の入力端子と該第一のノードの
いずれかに選択的に接続させる第六の半導体スイッチ
と、該差動増幅回路の第一の入力端子を負入力にかつ第
二の入力端子を正入力に設定することと該差動増幅回路
の第一の入力端子を正入力にかつ第二の入力端子を負入
力に設定することとを選択的に可能とする差動増幅回路
正負反転手段を有するオフセットキャンセル回路群と、 該出力インピーダンス変換手段群の出力端子と該画素ス
イッチ群とを接続する信号線群と、 該出力インピーダンス変換手段群の出力である第二のア
ナログ画像信号電圧を、該信号線群と該画素スイッチ群
を介して、所定の表示画素の液晶容量に書込むための信
号電圧書込み手段とを有する画像表示装置において、 該第四の半導体スイッチをオフ，該第五の半導体スイッ
チをオン、該第六の半導体スイッチを該差動増幅回路の
第二の入力端子に接続した状態で、該第一，第二，第三
の半導体スイッチを所定の順序で開閉してオフセットキ
ャンセルを行う第一のオフセットキャンセル動作と、該
第四の半導体スイッチをオン，該第五の半導体スイッチ
をオフ、該第六の半導体スイッチを該第一のノードに接
続した状態で、該第一，第二，第三の半導体スイッチを
所定の順序で開閉してオフセットキャンセルを行う第二
のオフセットキャンセル動作とを選択的に行うことを特
徴とする画像表示装置の駆動方法。 - 【請求項１３】前記オフセットキャンセル動作におい
て、第一の半導体スイッチがオフした後に第二の半導体
スイッチがオフする請求項１２の画像表示装置の駆動方
法。 - 【請求項１４】前記第一のオフセットキャンセル動作と
第二のオフセットキャンセル動作とを、それぞれ表示フ
レーム毎に交互に行う請求項１２の画像表示装置の駆動
方法。 - 【請求項１５】前記第一のオフセットキャンセル動作と
第二のオフセットキャンセル動作とを、単一の表示フィ
ールド内に一回ずつ行う請求項１２の画像表示装置の駆
動方法。 - 【請求項１６】表示フィールド内の前後半２回のオフセ
ットキャンセル動作の時間は、前半のオフセットキャン
セル動作の方が後半のオフセットキャンセル動作よりも
長い請求項１５の画像表示装置の駆動方法。 - 【請求項１７】前記第一のオフセットキャンセル動作と
第二のオフセットキャンセル動作とを、単一の表示フィ
ールド内にｎ回ずつ行う請求項１２の画像表示装置の駆
動方法。 - 【請求項１８】前記オフセットキャンセル回路は、該差
動増幅回路の負入力端子にその一端が接続された上記オ
フセットキャンセル容量と、該オフセットキャンセル容
量の他端と該差動増幅回路の正入力端子を接続する第二
の半導体スイッチと、該オフセットキャンセル容量の他
端と該差動増幅回路の出力端とを接続する第三の半導体
スイッチと、該差動増幅回路の負入力端子と該差動増幅
回路の出力端を接続する上記第一の半導体スイッチとを
有し、更に該オフセットキャンセル回路の入力が該差動
増幅回路の正入力端子に接続され、該第一の半導体スイ
ッチは複数の半導体スイッチの並列接続で構成されてい
ることを特徴とする、特許請求の範囲第２項記載の画像
表示装置。 - 【請求項１９】前記第一の半導体スイッチを構成する複
数の半導体スイッチはそれぞれＦＥＴを用いて設けられ
ており、これらの複数の半導体スイッチの（ゲート幅）
／（ゲート長）の値は互いに異なる請求項１８の画像表
示装置。 - 【請求項２０】所定の電圧が印加される対向電極と、該
対向電極との間で容量を形成するために設けられた画素
電極と、該画素電極に直列に接続された画素スイッチと
を有する画素を複数個構成している表示部と、 表示すべき画像データに基づいて第一のアナログ画像信
号電圧を出力する画像信号電圧発生手段と、 該第一のアナログ画像信号電圧を入力として、該画像信
号電圧発生手段より低い出力インピーダンスで、第二の
アナログ画像信号電圧を出力するために設けられた、差
動増幅回路に負帰還をかけたボルテージフォロア回路を
含む出力インピーダンス変換手段群と、 該出力インピーダンス変換手段の中には、該各出力イン
ピーダンス変換手段群における差動増幅回路を構成する
半導体素子特性のばらつきに起因する第二のアナログ画
像信号電圧の出力オフセットばらつきをキャンセルする
ために設けられた、該差動増幅回路の負入力端子にその
一端が接続された上記オフセットキャンセル容量と、該
オフセットキャンセル容量の他端と該差動増幅回路の正
入力端子を接続する第二の半導体スイッチと、該オフセ
ットキャンセル容量の他端と該差動増幅回路の出力端と
を接続する第三の半導体スイッチと、該差動増幅回路の
負入力端子と該差動増幅回路の出力端を接続する上記第
一の半導体スイッチとを有し、更に該オフセットキャン
セル回路の入力が該差動増幅回路の正入力端子に接続さ
れ、該第一の半導体スイッチが複数の半導体スイッチの
並列接続で構成されているオフセットキャンセル回路群
と、 該出力インピーダンス変換手段群の出力端子と該画素ス
イッチ群とを接続する信号線群と、 該出力インピーダンス変換手段群の出力である第二のア
ナログ画像信号電圧を、該信号線群と該画素スイッチ群
を介して、所定の表示画素の液晶容量に書込むための信
号電圧書込み手段とを有する画像表示装置において、 該第一，第二，第三の半導体スイッチを所定の順序で開
閉してオフセットキャンセル動作を行う際に、該第一の
半導体スイッチを構成する複数の半導体スイッチを時系
列的に順次オフすることを特徴とする画像表示装置の駆
動方法。 - 【請求項２１】前記オフセットキャンセル動作におい
て、該第一の半導体スイッチが全てオフした後に第二の
半導体スイッチが順次オフする請求項２０の画像表示装
置の駆動方法。 - 【請求項２２】前記表示画素群，前記画像信号電圧発生
手段，前記出力インピーダンス変換手段群、及び前記信
号電圧書込み手段は、同一の絶縁基板上に多結晶Ｓｉ−
ＴＦＴを用いて構成されている請求項１の画像表示装
置。 - 【請求項２３】圧縮された画像データに対して、該画像
データを伸長し、上記表示部の表示領域上に該画像デー
タに基づく画像表示を行う請求項１の画像表示装置。 - 【請求項２４】少なくとも一方が透明である一対の基板
と、該一対の基板間に配置した液晶層とを有し、 前記一対の基板の少なくともいづれか一方の基板に、複
数の走査線と、該複数の走査線に交差するように配置し
た複数の信号線とを有して表示部を構成し、 前記走査線に接続された走査信号駆動回路と、 前記信号線に接続され、表示すべき画像データに基づい
て第１のアナログ画像信号電圧を生成する画像信号駆動
回路を有する液晶表示装置であって、 前記画像信号駆動回路は、前記第１のアナログ画像信号
電圧を前記表示部に送信する際に、該第１のアナログ画
像信号電圧を、該第１のアナログ画像信号電圧より低い
インピーダンスの第２のアナログ画像信号電圧に変換す
る出力インピーダンス変換手段を有し、 該出力インピーダンス変換手段は、内部にスイッチング
素子として複数の半導体素子と、第１のタイミング及び
第２のタイミングと、第３のタイミング及び第４のタイ
ミングで、２つの入力端の正負が入れ替わり、自身の出
力端が前記出力インピーダンス変換手段の出力端に接続
された差動増幅回路を有しており、 第１のタイミングでは、入力端子から一端が前記差動増
幅回路の正の入力端に、また入力端子から分岐した一端
がオフセットキャンセル容量を介して前記差動増幅回路
の負の入力端に接続され、またさらにオフセットキャン
セル容量と前記差動増幅回路の途中から分岐した一端が
出力端子に接続された回路接続となり、 第２のタイミングでは、入力端子は前記差動増幅回路の
正の入力端に接続され、さらに出力端子がオフセットキ
ャンセル容量を介して前記差動増幅回路の負の入力端に
接続される回路接続となり、 第３のタイミングでは、入力端子は一端が前記差動増幅
回路の正の入力端に、さらに入力端子から分岐した一端
がオフセットキャンセル容量を介して前記差動増幅回路
の負の入力端と、出力端子に接続される回路接続とな
り、 第４のタイミングでは、入力端子はオフセットキャンセ
ル容量を介して前記差動増幅回路の正の入力端に接続さ
れ、さらに出力端子が前記差動増幅回路の負の入力端子
に接続される回路接続となる出力インピーダンス変換手
段を有する液晶表示装置。 - 【請求項２５】前記差動増幅回路は、第１のタイミング
と第２のタイミングでは正の入力端となった端子が、第
３のタイミングと第４のタイミングでは負の入力端の端
子となる請求項２４の液晶表示装置。
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