JP2001343948A - ドライバ及び液晶ディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 階調電圧の加算平均を行う場合の画質劣化を
防止する。 【解決手段】 第１トランジスタ（Ｑ１１）と、上記第
１トランジスタに差動結合された第２トランジスタ（Ｑ
１２）と、上記第２トランジスタに並列接続された第３
トランジスタ（Ｑ１３）とを設け、さらに第１階調電圧
が上記第１トランジスタに伝達され、第２階調電圧が上
記第２トランジスタに伝達される第１の状態と、上記第
１階調電圧が上記第２トランジスタに伝達され、上記第
２階調電圧が上記第１トランジスタに伝達される第２の
状態とを所定の周期で切り換えるためのスイッチ回路
（４１）を設け、第２トランジスタと第３トランジスタ
との間でしきい値の差に起因する誤差を平均化すること
でオフセットをキャンセルする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドライバ、さらに
は第１階調電圧と第２階調電圧とに基づいて駆動電圧を
得るアンプを含むドライバに関し、例えばＴＦＴ型カラ
ー液晶パネルを駆動するためのソースドライバに適用し
て有効な技術に関する。

【０００２】

【従来の技術】液晶パネルは、複数のソース線と、それ
に交差するように配列されたゲート線とを含み、ソース
線とゲート線との交差箇所に液晶セルが配置される。そ
のような液晶パネルを駆動するための駆動装置には、ソ
ース線を駆動するためのソースドライバ、及びゲート線
を駆動するためのゲートドライバが設けられている。ソ
ースドライバは、駆動情報を１ライン単位で出力する。
このとき、ゲートソースドライバは、複数のソース線を
時分割で駆動する。

【０００３】尚、液晶ディスプレイについて記載された
文献の例としては、昭和５８年に株式会社オーム社から
発行された「電子通信ハンドブック（第４７２頁）」が
ある。

【０００４】

【発明が解決しようとする課題】ソースドライバにおい
ては、表示データをデコードし、そのデコード結果に対
応する階調電圧選択が選択され、選択された階調電圧が
バッファリングされてから液晶パネルに出力される。上
記階調電圧は、複数の抵抗が結合されて成る階調電圧作
成回路で分圧されることで形成される。例えば６４階調
の場合、抵抗ラダー回路から６４レベルの電圧がそのま
ま出力される。

【０００５】通常、６４階調よりは２５６階調のほうが
画質は向上する。しかしながら、２５６階調の場合、抵
抗ラダー回路から２５６レベルの電圧を出力しなければ
ならず、階調電圧作成回路やその周辺の構成が煩雑にな
る。それを回避するには、電圧の加算平均により上記ア
ンプ回路において中間レベルの階調電圧を形成すればよ
い。

【０００６】すなわち、上記デコーダの出力に応じて、
階調電圧作成回路からの複数の階調電圧の中から２種類
の電圧を選択し、選択した２種類の電圧を上記アンプ回
路において加算平均することで、上記２種類の電圧の中
間レベルの電圧を上記アンプ回路側で形成する。そのよ
うにすれば、上記中間レベルに相当する階調電圧を上記
階調電圧作成回路において形成する必要がなくなり、そ
の分、上記階調電圧作成回路やその周辺の簡略化を図る
ことができる。そのように加算平均を行うため、アンプ
回路においては、当該アンプ回路に入力される階調電圧
の数に対応して複数の入力端子、及びその入力端子に対
応してＭＯＳトランジスタなどの能動素子が設けられ
る。その場合のアンプ回路について本願発明者が検討し
たところ、上記加算平均のために複数の入力端子が存在
すると、それに対応するＭＯＳトランジスタのしきい値
のばらつきによって、ソース線駆動電圧にレベル差を生
じ、画質劣化を招くことが見いだされた。

【０００７】本発明の目的は、階調電圧の加算平均を行
う場合の画質劣化を防止するための技術を提供すること
にある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、互いに電圧レベルが異なる複数
の階調電圧を発生させるための階調電圧作成回路と、入
力データをデコードし、そのデコード結果に基づいて、
上記階調電圧作成回路からの複数の階調電圧の中から第
１階調電圧とそれに対応する第２階調電圧とを選択する
ためのデコーダと、上記第１階調電圧とそれに対応する
第２階調電圧とに基づいて駆動電圧を得るためのアンプ
とを含んで液晶ドライバが構成されるとき、上記アンプ
において、上記アンプの出力信号が帰還される第１トラ
ンジスタと、上記第１トランジスタに差動結合された第
２トランジスタと、上記第２トランジスタに並列接続さ
れた第３トランジスタとを設け、さらに上記第１階調電
圧が上記第１トランジスタに伝達され、上記第２階調電
圧が上記第２トランジスタに伝達される第１の状態と、
上記第１階調電圧が上記第２トランジスタに伝達され、
上記第２階調電圧が上記第１トランジスタに伝達される
第２の状態とを所定の周期で切り換えるためのスイッチ
回路を設ける。

【００１１】上記の手段によれば、スイッチ回路は、上
記第１の状態と上記第２の状態とを所定の周期で切り換
える。これにより、アンプにおいては、第２トランジス
タと、それに並列接続された第３トランジスタとの間で
しきい値の差に起因する誤差が平均化され、このこと
が、階調電圧の加算平均を行う場合の画質劣化の防止を
達成する。

【００１２】このとき、上記スイッチ回路の動作制御信
号を容易に得るには、液晶の交流駆動のための交流化信
号と、内部クロック信号とに基づいて、上記第１の状態
と上記第２の状態との切り換えを制御可能な制御信号を
生成する回路を設けるとよい。

【００１３】また、上記アンプにおいて、差動対を形成
するための第１トランジスタと、上記第１トランジスタ
に差動結合された第２トランジスタと、上記第２トラン
ジスタに並列接続された第３トランジスタと、上記第１
トランジスタに並列接続された第４トランジスタと、上
記第１階調電圧が上記第２トランジスタに伝達され、上
記第２階調電圧が上記第３トランジスタに伝達され、上
記アンプの出力電圧が上記第１トランジスタ及び上記第
４トランジスタに伝達される第１の状態と、上記第１階
調電圧が上記第３トランジスタに伝達され、上記第２階
調電圧が上記第２トランジスタに伝達され、上記アンプ
の出力電圧が上記第１トランジスタ及び上記第４トラン
ジスタに伝達される第２の状態と、上記第１階調電圧が
上記第１トランジスタに伝達され、上記２階調電圧が上
記第４トランジスタに伝達され、上記アンプの出力電圧
が上記第２トランジスタ及び上記第３トランジスタに伝
達される第３の状態と、上記第１階調電圧が上記第４ト
ランジスタに伝達され、上記第２階調電圧が上記第１ト
ランジスタに伝達され、上記アンプの出力電圧が上記第
２トランジスタ及び上記第３トランジスタに伝達される
第４の状態とを所定の周期で切り換えるためのスイッチ
回路とを設ける。

【００１４】上記の手段によれば、スイッチ回路は、上
記第１の状態、上記第２の状態、上記第３の状態、上記
第４の状態とを所定の周期で切り換える。これにより、
上記第１トランジスタ、第２トランジスタ、第３トラン
ジスタ、及び第４トランジスタとの間でしきい値の差が
平均化される。このことが、階調電圧の加算平均を行う
場合の画質劣化の防止を達成する。

【００１５】このとき、上記スイッチ回路の動作制御信
号を容易に得るには、液晶の交流駆動のための交流化信
号と、内部クロック信号とに基づいて、上記第１の状態
と上記第２の状態と上記第３の状態と上記第４の状態の
切り換えを制御可能な制御信号を生成する回路を設ける
とよい。

【００１６】また、複数のゲート線とこの複数のゲート
線に交差するように配置された複数のソース線とを含む
表示パネルと、上記複数のソース線を駆動するためのソ
ース線ドライバとを含んで液晶ディスプレイ装置が構成
されるとき、上記ソースドライバとして、上記構成のド
ライバを用いることができる。

【００１７】

【発明の実施の形態】図４には、本発明にかかる液晶デ
ィスプレイ装置の構成例が示される。

【００１８】液晶ディスプレイ装置３６は、特に制限さ
れないが、カラー液晶パネル１２と、このカラー液晶パ
ネル１２のゲート線を駆動するための複数のゲートドラ
イバ１０−１〜１０−３と、上記カラー液晶パネル１２
のデータ線を駆動するための複数のソースドライバ１１
−１〜１１―ｎと、この液晶ディスプレイ装置３６全体
の動作制御を司るコントローラ１４と、カラー液晶パネ
ル１２を駆動するための電源を供給する液晶駆動電源回
路１３とを含む。

【００１９】カラー液晶パネル１２は、特に制限されな
いが、ＴＦＴ型であり、そのサイズは１０２４×７６８
ドットとされ、複数のゲート線と、それに交差するよう
に配置された複数のデータ線と、ゲート線及びデータ線
の交差箇所に対応して配置されたｎチャンネル型ＭＯＳ
トランジスタ及び液晶素子とを含んで成る。例えば図５
に示されるように、複数のｎチャンネル型ＭＯＳトラン
ジスタ２２１のゲート電極は、対応するゲート線ｇ１〜
ｇ４に結合され、当該トランジスタ２２１のドレイン電
極は対応するデータ線ｄ１〜ｄ３に結合され、当該トラ
ンジスタ２２１のソース電極とグランドＧＮＤとの間に
液晶素子２２２が結合される。カラー表示を可能とする
ため、隣接する３本のデータ線ｄ１，ｄ２，ｄ３は、Ｒ
ＧＢ（レッド、グリーン、ブルー）に対応しており、こ
のＲＧＢに対応する３個の素子により１個の画素が形成
される。図５に示される構成例に従えば、ゲートドライ
バ１０−１によってゲート線ｇ１〜ｇ４が選択的にハイ
レベルに駆動され、ソースドライバ１１−１によって濃
度に応じた電圧レベルでデータ線ｄ１，ｄ２，ｄ３が駆
動されることにより、対応するｎチャンネル型ＭＯＳト
ランジスタ２２１がオンされて、対応する液晶素子２２
２の容量がチャージアップされる。その後、ゲートドラ
イバ１０−１の出力信号がローレベルにされてｎチャン
ネル型ＭＯＳトランジスタ２２１がオフされて、液晶素
子２２２の電圧が保持される。

【００２０】次に、ソースドライバ１１−１〜１１−ｎ
について詳述する。尚、上記複数個のソースドライバ１
１−１〜１１−ｎは互いに同一構成とされる。そのた
め、以下の説明ではソースドライバ１１−１についての
み詳細に説明する。

【００２１】図６にはソースドライバの構成例が示され
る。

【００２２】図６に示されるようにソースドライバ１１
−１は、クロック制御回路８０、ラッチ回路９２，９
３，９４、デコーダ８４、アンプ回路８５、データ反転
回路８６、及び階調電圧作成回路８７を含み、公知の半
導体集積回路製造技術により、単結晶シリコン基板など
の一つの半導体基板に形成される。

【００２３】上記クロック制御回路８０には、コントロ
ーラ１４からの水平方向拡大信号ＬＣＨＰＡ１，ＬＣＨ
ＰＡ２０〜２、データ出力水平クロック信号ＣＬ１、デ
ータ転送クロックＣＬ２、データ転送クロックＣＬ４が
入力される。イネーブル信号ＥＩＯ０〜２Ｒ＊（＊はロ
ーアクティブ又は信号反転を示す），ＥＩＯ０〜２Ｌ＊
は、ソースドライバのイネーブル信号とされ、このイネ
ーブル信号がローレベルにアサートされることによって
当該ソースドライバ内へのデータ取り込みが行われる。
Ｍは交流化信号である。液晶の破損防止のため、この交
流化信号Ｍによって液晶の交流駆動が制御される。この
交流化信号Ｍは、データ出力水平クロック信号ＣＬ１の
立ち上がりエッジのタイミングで取り込まれ、交流化信
号Ｍの極性に応じて、正極性側（Ｖ０〜Ｖ４）と負極性
（Ｖ５〜Ｖ９）側との出力電圧が選択的に発生される。
特に制限されないが、交流化信号Ｍが論理値“０”の場
合、奇数出力端子（Ｙ１，Ｙ３，…，Ｙ３８３）からは
正極性の液晶印加電圧が出力され、偶数出力端子（Ｙ
２，Ｙ４，…，Ｙ３８４）からは負極性の液晶印加電圧
が出力される。また、交流化信号Ｍが論理値“１”の場
合、奇数出力端子（Ｙ１，Ｙ３，…，Ｙ３８３）からは
負極性の液晶印加電圧が出力され、偶数出力端子（Ｙ
２，Ｙ４，…，Ｙ３８４）からは正極性の液晶印加電圧
が出力される。ＳＨＬは表示データのシフト方向を指示
する信号とされ、ラッチアドレスセレクタ８１を介し
て、第１ラッチ回路に書き込まれる表示データのシフト
方向が制御される。

【００２４】コントローラ１４から伝達されるデータＤ
５７〜Ｄ５０，Ｄ４７〜Ｄ４０，Ｄ３７〜Ｄ３０，Ｄ２
７〜Ｄ２０，Ｄ１７〜Ｄ１０，Ｄ０７〜Ｄ００は、デー
タ反転回路８６を介して第１ラッチ回路９２へ伝達され
る。反転回路８６は、コントローラ１４から伝達される
データ反転信号ＰＯＬに応じて、上記データの論理を反
転する。

【００２５】第１ラッチ回路９２は、データ反転回路８
６からのデータをラッチアドレスセレクタ８１の制御に
より保持する。水平方向の拡大やセンタリング表示は、
ラッチアドレスセレクタ８１の制御により、データ反転
回路８６の出力データを第１ラッチ回路９２へ書き込む
際のアドレス制御により行われる。この第１ラッチ回路
９２の後段には、当該第１ラッチ回路９２の出力データ
を保持可能な第２ラッチ回路９３が設けられ、この第２
ラッチ回路９３の後段には当該ラッチ回路９３の出力デ
ータを保持可能な第３ラッチ回路９４が設けられる。第
１ラッチ回路９２、第２ラッチ回路９３、第３ラッチ回
路９４は、それぞれ３８４本のデータ線に対応する数の
データラッチを８プレーン備える。８プレーン備えるの
は、各ソース線駆動端子から、例えば２５６階調の電圧
を出力するために端子当たり８ビットのディジタルデー
タが必要となるからである。

【００２６】また、ラッチ回路９４の後段には、ラッチ
回路出力データをデコードするためのデコーダ８４が設
けられる。上記デコーダ８４の出力信号は、ソース線の
駆動のため、後段のアンプ回路８５でバッファリングさ
れてから外部出力される。

【００２７】上記デコーダ８４でのデコードに必要とさ
れる各種レベルの電圧は、階調電圧生成回路８７におい
て各種レベルの入力電圧Ｖ０〜Ｖ９を抵抗分圧すること
で生成される。例えば図７に示されるように、各種レベ
ルの入力電圧Ｖ０〜Ｖ９を取り込んで、代表的に示され
るラダー抵抗Ｒ１〜Ｒ８の組み合わせによって、正極性
２５６階調及び負極性２５６階調を示すための複数レベ
ルの電圧を得る。上記アンプ回路８５において、２種類
の階調電圧の加算平均を行うことでその中間レベルが形
成されるため、階調電圧作成回路８７における電圧出力
端子数は、１６０個とされ、上記デコーダ８４におい
て、そのうちの２個が選択され、対応する階調電圧が上
記アンプ回路８５へ伝達される。例えば２５６階調の出
力電圧レベルは、５〜１０Ｖの範囲において、２０ｍＶ
刻みとされる。

【００２８】アンプ回路８５は、デコーダ８４の出力端
子数に対応する３８４個のアンプ８５−１〜８５−３８
４を含んで成る。アンプ８５−１〜８５−３８４は互い
に同一構成とされる。

【００２９】図８〜図１０には、カラー液晶パネル１２
の駆動例が示される。尚、「＋」，「−」は、ドットの
論理が反転していることを示している。

【００３０】図８にはドット反転駆動の様子が示され
る。

【００３１】上記のようにソースドライバ１１−１〜１
１−ｎは、交流化信号Ｍの論理を切り換えることにより
液晶の交流駆動が可能とされる。例えば交流化信号Ｍを
データ出力水平クロック信号ＣＬ１毎に切り換えること
で、互いに隣接するドット毎に極性の異なる階調電圧を
印加するドット反転駆動が可能とされる。

【００３２】図９にはｎライン反転駆動の様子が示され
る。

【００３３】交流化信号Ｍの論理をデータ出力水平クロ
ック信号ＣＬ１のｎ回毎に切り換えた場合、図９に示さ
れるように水平方向１ドット毎、垂直方向ｎライン毎の
ｎライン反転駆動となる。

【００３４】図１０にはフレーム反転駆動の様子が示さ
れる。

【００３５】交流化信号Ｍの論理をフレーム毎に切り換
えることにより、図１０に示されれるように水平方向１
ドット毎、垂直方向１フレーム毎のフレーム反転駆動を
行うことができる。

【００３６】図１１には、フレーム反転時のデータ入力
と交流化信号Ｍ及び出力レベルとの関係が示される。

【００３７】データ出力水平クロック信号ＣＬ１の立ち
上がり時点での交流化信号Ｍの論理レベルに応じて正極
性、負極性それぞれの階調電圧選択を行うことで、次の
データ出力水平クロック信号ＣＬ１からそれぞれの階調
電圧が出力される。ＨＶは正極側２５６階調の電圧を示
し、ＬＶは負極側２５６階調の電圧を示す。交流化信号
Ｍが論理値“０”の場合、奇数出力端子からは正極性の
液晶印加電圧ＨＶが出力され、偶数出力端子からは負極
性の液晶印加電圧ＬＶが出力される。また、交流化信号
Ｍが論理値“１”の場合、奇数出力端子からは負極性の
液晶印加電圧が出力され、偶数出力端子からは正極性の
液晶印加電圧が出力される。

【００３８】次に、アンプ回路８５について詳述する。
アンプ回路８５に含まれる３８４個のアンプ８５−１〜
８５−３８４は、互いに同一構成であるため、そのうち
の一つについて詳述する。

【００３９】図１には、上記アンプ回路８５における複
数のアンプのうちの一つであるアンプ８５−１の構成例
が代表的に示される。

【００４０】ｐチャンネル型ＭＯＳトランジスタＱ１１
と、ｐチャンネル型ＭＯＳトランジスタＱ１２とが差動
結合され、上記ｐチャンネル型ＭＯＳトランジスタＱ１
２にｐチャンネル型ＭＯＳトランジスタＱ１３が差動結
合される。ｐチャンネル型ＭＯＳトランジスタＱ１１〜
Ｑ１３のソース電極は、ｐチャンネル型ＭＯＳトランジ
スタＱ１を介して高電位側電源Ｖｄｄに結合される。ｐ
チャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３のゲー
ト電極には、スイッチ回路４１を介して入力端子ＩＮ１
又はＩＮ２からの入力信号が与えられる。スイッチ回路
４１は、オフセットキャンセル信号ＬＣＨＰＡ１，ＬＣ
ＨＰＡ２に基づいて、入力端子ＩＮ１から入力された階
調電圧をｐチャンネル型ＭＯＳトランジスタＱ１２のゲ
ート電極に伝達し、入力端子ＩＮ２から入力された階調
電圧をｐチャンネル型ＭＯＳトランジスタＱ１３のゲー
ト電極に伝達する第１の状態と、入力端子ＩＮ１から入
力された階調電圧をｐチャンネル型ＭＯＳトランジスタ
Ｑ１３のゲート電極に伝達し、入力端子ＩＮ２から入力
された階調電圧をｐチャンネル型ＭＯＳトランジスタＱ
１２のゲート電極に伝達する第２の状態とを所定の周期
で切り換える。これにより、入力端子ＩＮ１，ＩＮ２を
介してデコーダ８４から入力される２系統の階調電圧が
ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３に交
互に伝達される。

【００４１】上記ｐチャンネル型ＭＯＳトランジスタＱ
１１〜Ｑ１３のゲート電極は、カレントミラー型負荷を
形成するｎチャンネル型ＭＯＳトランジスタＱ３，Ｑ４
を介してグランドＧＮＤに結合される。ｐチャンネル型
ＭＯＳトランジスタＱ１２，Ｑ１３と、ｐチャンネル型
ＭＯＳトランジスタＱ４との直列接続ノードは、後段の
ｎチャンネル型ＭＯＳトランジスタＱ５のゲート電極に
結合される。このｐチャンネル型ＭＯＳトランジスタＱ
５は、ｐチャンネル型ＭＯＳトランジスタＱ２に直列接
続さえ、この直列接続ノードから、このアンプ８５−１
の出力端子ＯＵＴが引き出される。上記ｐチャンネル型
ＭＯＳトランジスタＱ５のドレイン電極とゲート電極と
の間に位相補償用のキャパシタＣ１が設けられる。

【００４２】また、上記ｐチャンネル型ＭＯＳトランジ
スタＱ１，Ｑ２のゲート電極には所定のバイアス電圧Ｖ
Ｂが供給され、それによって、上記ｐチャンネル型ＭＯ
ＳトランジスタＱ１，Ｑ２は定電流源として機能する。

【００４３】図２には、上記スイッチ回路４１の構成例
が示される。

【００４４】図２に示されるようにスイッチ回路４１
は、ｐチャンネル型ＭＯＳトランジスタＱ２１，Ｑ２
２，Ｑ２３，Ｑ２４を含んで成る。ｐチャンネル型ＭＯ
ＳトランジスタＱ２１は、入力端子ＩＮ２とｐチャンネ
ル型ＭＯＳトランジスタＱ１３との間の信号経路を断続
可能に配置され、オフセットキャンセル信号ＬＣＨＰＡ
１によって動作制御される。ｐチャンネル型ＭＯＳトラ
ンジスタＱ２２は、入力端子ＩＮ１とｐチャンネル型Ｍ
ＯＳトランジスタＱ１３との間の信号経路を断続可能に
配置され、オフセットキャンセル信号ＬＣＨＰＡ２によ
って動作制御される。オフセットキャンセル信号ＬＣＨ
ＰＡ１，ＬＣＨＰＡ２は相補レベルの信号とされ、その
ために、上記ｐチャンネル型ＭＯＳトランジスタＱ２
１，Ｑ２２は何れか一方が選択的に導通される。ｐチャ
ンネル型ＭＯＳトランジスタＱ２３は、入力端子ＩＮ２
とｐチャンネル型ＭＯＳトランジスタＱ１２との間の信
号経路を断続可能に配置され、オフセットキャンセル信
号ＬＣＨＰＡ２によって動作制御される。ｐチャンネル
型ＭＯＳトランジスタＱ２４は、入力端子ＩＮ１とｐチ
ャンネル型ＭＯＳトランジスタＱ１２との間の信号経路
を断続可能に配置され、オフセットキャンセル信号ＬＣ
ＨＰＡ１によって動作制御される。オフセットキャンセ
ル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２は相補レベルの信号
とされ、そのために、上記ｐチャンネル型ＭＯＳトラン
ジスタＱ２３，Ｑ２４は何れか一方が選択的に導通され
る。

【００４５】図１２には、上記スイッチ回路４１の動作
制御のためのオフセットキャンセル信号ＬＣＨＰＡ１，
ＬＣＨＰＡ２を生成するオフセットキャンセル信号生成
回路が示される。

【００４６】図１２に示されるオフセットキャンセル信
号生成回路１２１は、特に制限されないが、上記交流化
信号Ｍをデータ出力水平クロック信号ＣＬ１に同期させ
るためのフリップフロップ回路ＦＦ１と、このフリップ
フロップ回路ＦＦ１の出力信号を１／２分周するフリッ
プフロップ回路ＦＦ２とを含んで成り、それは、図６に
示されるクロック制御回路８０内に配置される。フリッ
プフロップ回路ＦＦ１，ＦＦ２は、データ端子Ｄ、クロ
ックパルス端子ＣＰ、非反転出力端子Ｑ、反転出力端子
ＱＮを含む。フリップフロップ回路ＦＦ１の非反転出力
端子Ｄからの出力信号が後段のフリップフロップ回路Ｆ
Ｆ２のクロックパルス端子ＣＰに伝達される。フリップ
フロップ回路ＦＦ２では、反転出力端子ＱＮからデータ
端子Ｄへ帰還される。フリップフロップ回路ＦＦ２の非
反転出力端子Ｑからオフセットキャンセル信号ＬＣＨＰ
Ａ１，ＬＣＨＰＡ２が得られ、それが上記スイッチ回路
４１に伝達される。

【００４７】図１３には、上記オフセットキャンセル信
号生成回路１２１における主要部の動作タイミングが示
される。図１３に示されるように、オフセットキャンセ
ル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２は相補レベルとされ
る。交流化信号Ｍは、液晶パネルの焼け付きを防止する
ために、フレーム単位など一定の周期で反転されるか
ら、これを利用することにより、例えば４フレーム毎に
オフセット動作を行うための上記オフセットキャンセル
信号ＬＣＨＰＡ１，ＬＣＨＰＡ２を容易に生成すること
ができる。

【００４８】図３には、上記スイッチ回路４１によるオ
フセットキャンセル動作例が示される。

【００４９】１フレーム目において、入力端子ＩＮ１と
ｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極
とが結合され、入力端子ＩＮ２とｐチャンネル型ＭＯＳ
トランジスタＱ１３のゲート電極とが結合される。

【００５０】２フレーム目においては、上記交流化信号
Ｍに基づいて上記１フレーム目のドット反転が行われ
る。このとき、上記オフセットキャンセル制御信号ＬＣ
ＨＰＡ１，ＬＣＨＰＡ２の論理変化が無いため、スイッ
チ回路４１による接続状態は上記１フレーム目と同じで
ある。

【００５１】３フレーム目においては、上記交流化信号
Ｍの論理が既に反転されており、上記オフセットキャン
セル制御信号ＬＣＨＰＡ１，ＬＣＨＰＡ２の論理変化が
変化されるため、スイッチ回路４１の状態変化により、
入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ
１３のゲート電極とが結合され、入力端子ＩＮ２とｐチ
ャンネル型ＭＯＳトランジスタＱ１２のゲート電極とが
結合される。

【００５２】４フレーム目においては、上記交流化信号
Ｍに基づいて上記３フレーム目のドット反転が行われ
る。このとき、上記オフセットキャンセル制御信号ＬＣ
ＨＰＡ１，ＬＣＨＰＡ２の論理変化が無いため、スイッ
チ回路４１による接続状態は上記３フレーム目と同じで
ある。

【００５３】上記１フレーム目から４フレーム目で１サ
イクルが終了し、この１サイクルにおいて、上記スイッ
チ回路４１による接続状態の切り換えが１回だけ行われ
る。このようにして上記スイッチ回路４１による接続状
態の切り換えが行われることにより、上記入力端子ＩＮ
１，ＩＮ２を介して取り込まれる２種類の階調電圧が、
ｐチャンネル型ＭＯＳトランジスタＱ１２，Ｑ１３に交
互に取り込まれることになるので、上記スイッチ回路４
１による接続状態の切り換え毎に、上記入力端子ＩＮ
１，ＩＮ２から見たＭＯＳトランジスタのしきい値の高
低関係が逆となり、しきい値のばらつきに起因するオフ
セットがキャンセルされる。

【００５４】図１４には、本発明にかかる液晶ディスプ
レイ装置が適用されるコンピュータシステムが示され
る。

【００５５】このコンピュータシステムは、システムバ
スＢＵＳを介して、マイクロコンピュータ３１、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）３
２、ＳＲＡＭ３３（スタティック・ランダム・アクセス
・メモリ）、ＲＯＭ（リード・オンリ・メモリ）３４、
周辺装置制御部３５、液晶表示装置などが、互いに信号
のやり取り可能に結合され、予め定められたプログラム
に従って所定のデータ処理を行う。上記マイクロコンピ
ュータ３１は、本システムの論理的中核とされ、主とし
て、アドレス指定、情報の読み出しと書き込み、データ
の演算、命令のシーケンス、割り込の受付け、記憶装置
と入出力装置との情報交換の起動等の機能を有し、演算
制御部や、バス制御部、メモリアクセス制御部などから
構成される。上記ＤＲＡＭ３２や、ＳＲＡＭ３３、及び
ＲＯＭ３４は内部記憶装置として位置付けられている。
ＤＲＡＭ３２は、メインメモリとされ、マイクロコンピ
ュータ３１での計算や制御における作業領域として利用
される。ＳＲＡＭ３３は、二次キャッシュメモリとさ
れ、メインメモリであるＤＲＡＭ３２の記憶内容の一部
が記憶されるされることにより、マイクロコンピュータ
３１が必要とする情報を速やかに取り込むことができる
ようになっている。また、ＲＯＭ３４には読み出し専用
のプログラムが格納される。周辺装置制御部３５によっ
て、ハードディスクなどの外部憶装置３８の動作制御
や、キーボード３９などからの情報入力制御が行われ
る。また、上記液晶ディスプレイ装置３６によって画像
表示が行われる。

【００５６】上記した例によれば、以下の作用効果を得
ることができる。

【００５７】（１）液晶パネルにおける１フレーム目か
ら４フレーム目で１サイクルが終了し、この１サイクル
において、スイッチ回路４１による接続状態の切り換え
が１回だけ行われる。このようにして上記スイッチ回路
４１による接続状態の切り換えが行われることにより、
上記入力端子ＩＮ１，ＩＮ２を介して取り込まれる２種
類の階調電圧が、ｐチャンネル型ＭＯＳトランジスタＱ
１２，Ｑ１３に交互に取り込まれることになるので、ス
イッチ回路４１による接続状態の切り換え毎に、入力端
子ＩＮ１，ＩＮ２から見たＭＯＳトランジスタのしきい
値の高低関係が逆となり、しきい値のばらつきに起因す
るオフセットがキャンセルされる。

【００５８】（２）上記（１）の作用効果を有するソー
スドライバを含むカラー液晶パネル１２や液晶ディスプ
レイ装置３６においては、アンプにおけるＭＯＳトラン
ジスタのしきい値ばらつきに起因するオフセットがキャ
ンセルされるため画質が向上する。

【００５９】図１５には、上記アンプ８５−１の別の構
成例が示される。

【００６０】図１５に示されるアンプ８５−１が、図１
に示されるのと大きく相違するのは、ｐチャンネル型Ｍ
ＯＳトランジスタＱ１１に並列接続されたｐチャンネル
型ＭＯＳトランジスタＱ１４が設けられた点、及びスイ
ッチ回路４１に代えてスイッチ回路４２が設けられた点
である。このスイッチ回路４２は、上記第１階調電圧が
ｐチャンネル型ＭＯＳトランジスタＱ１２に伝達され、
上記第２階調電圧が上記ｐチャンネル型ＭＯＳトランジ
スタＱ１３に伝達され、上記アンプ８５−１の出力電圧
がｐチャンネル型ＭＯＳトランジスタＱ１１及び上記ｐ
チャンネル型ＭＯＳトランジスタＱ１４に伝達される第
１の状態と、上記第１階調電圧が上記ｐチャンネル型Ｍ
ＯＳトランジスタＱ１３に伝達され、上記第２階調電圧
が上記ｐチャンネル型ＭＯＳトランジスタＱ１２に伝達
され、上記アンプ８５−１の出力電圧がｐチャンネル型
ＭＯＳトランジスタＱ１１及び上記ｐチャンネル型ＭＯ
ＳトランジスタＱ１４に伝達される第２の状態と、上記
第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタ
Ｑ１１に伝達され、上記２階調電圧が上記ｐチャンネル
型ＭＯＳトランジスタＱ１４に伝達され、上記アンプ８
５−１の出力電圧が上記ｐチャンネル型ＭＯＳトランジ
スタＱ１２及びＱ１３に伝達される第３の状態と、上記
第１階調電圧が上記ｐチャンネル型ＭＯＳトランジスタ
Ｑ１４に伝達され、上記第２階調電圧が上記ｐチャンネ
ル型ＭＯＳトランジスタＱ１１に伝達され、上記アンプ
の出力電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ
１２及び上記ｐチャンネル型ＭＯＳトランジスタＱ１３
に伝達される第４の状態とを所定の周期で切り換えるた
めに設けられる。

【００６１】図１６には上記スイッチ回路４２の構成例
が示される。

【００６２】図１６に示されるように、上記スイッチ回
路４２は、ｐチャンネル型ＭＯＳトランジスタＱ３１〜
Ｑ４２を含んで成る。

【００６３】ｐチャンネル型ＭＯＳトランジスタＱ３１
は、入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジス
タＱ１１との間の信号経路を断続可能に配置され、オフ
セットキャンセル信号ＬＣＨＰＢ１によって動作制御さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ３２は、入
力端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１
１との間の信号経路を断続可能に配置され、オフセット
キャンセル信号ＬＣＨＰＢ２によって動作制御される。
ｐチャンネル型ＭＯＳトランジスタＱ３３は、アンプ８
５−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトラン
ジスタＱ１１との間の信号経路を断続可能に配置され、
オフセットキャンセル信号ＣＨＯＰＡによって動作制御
される。ｐチャンネル型ＭＯＳトランジスタＱ３４は、
入力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ
１４との間の信号経路を断続可能に配置され、オフセッ
トキャンセル信号ＬＣＨＰＢ２によって動作制御され
る。ｐチャンネル型ＭＯＳトランジスタＱ３５は、入力
端子ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１４
との間の信号経路を断続可能に配置され、オフセットキ
ャンセル信号ＬＣＨＰＢ１によって動作制御される。ｐ
チャンネル型ＭＯＳトランジスタＱ３６は、アンプ８５
−１の出力端子ＯＵＴとｐチャンネル型ＭＯＳトランジ
スタＱ１４との間の信号経路を断続可能に配置され、オ
フセットキャンセル信号ＣＨＯＰＡによって動作制御さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ４２は、入
力端子ＩＮ１とｐチャンネル型ＭＯＳトランジスタＱ１
２との間の信号経路を断続可能に配置され、オフセット
キャンセル信号ＬＣＨＰＡ１によって動作制御される。
ｐチャンネル型ＭＯＳトランジスタＱ４１は、入力端子
ＩＮ２とｐチャンネル型ＭＯＳトランジスタＱ１２との
間の信号経路を断続可能に配置され、オフセットキャン
セル信号ＬＣＨＰＡ２によって動作制御される。

【００６４】ｐチャンネル型ＭＯＳトランジスタＱ４０
は、アンプ８５−１の出力端子ＯＵＴとｐチャンネル型
ＭＯＳトランジスタＱ１２との間の信号経路を断続可能
に配置され、オフセットキャンセル信号ＣＨＯＰＢによ
って動作制御される。ｐチャンネル型ＭＯＳトランジス
タＱ３９は、入力端子ＩＮ１とｐチャンネル型ＭＯＳト
ランジスタＱ１３との間の信号経路を断続可能に配置さ
れ、オフセットキャンセル信号ＬＣＨＰＡ２によって動
作制御される。ｐチャンネル型ＭＯＳトランジスタＱ３
８は、入力端子ＩＮ２とｐチャンネル型ＭＯＳトランジ
スタＱ１３との間の信号経路を断続可能に配置され、オ
フセットキャンセル信号ＬＣＨＰＡ１によって動作制御
される。ｐチャンネル型ＭＯＳトランジスタＱ３７は、
アンプ８５−１の出力端子ＯＵＴとｐチャンネル型ＭＯ
ＳトランジスタＱ１３との間の信号経路を断続可能に配
置され、オフセットキャンセル信号ＣＨＯＰＢによって
動作制御される。

【００６５】図１７には、上記スイッチ回路４２の動作
制御のためのオフセットキャンセル信号ＬＣＨＰＡ１，
ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨＰＢ
２，ＣＨＯＰＡを生成するオフセットキャンセル信号生
成回路１２２が示される。

【００６６】図１７に示されるオフセットキャンセル信
号生成回路１２２は、特に制限されないが、上記交流化
信号Ｍをデータ出力水平クロック信号ＣＬ１に同期させ
るためのフリップフロップ回路ＦＦ３と、このフリップ
フロップ回路ＦＦ３の出力信号を１／２分周するフリッ
プフロップ回路ＦＦ４と、このフリップフロップ回路Ｆ
Ｆ５の出力信号をさらに１／２分周するためフリップフ
ロップ回路ＦＦ５と、インバータＧ１〜Ｇ５，Ｇ１０〜
Ｇ１４、及びナンドゲートＧ６〜Ｇ９を含んで成る。フ
リップフロップ回路ＦＦ４の非反転出力端子Ｑからの出
力信号がインバータＧ１で反転されることで、オフセッ
トキャンセル信号ＣＨＯＰＢが得られる。そして、この
信号をさらにインバータＧ１０で反転されることで、オ
フセットキャンセル信号ＣＨＯＰＡが得られる。フリッ
プフロップ回路ＦＦ４の非反転出力端子Ｑからの出力信
号がインバータＧ２で反転され、フリップフロップ回路
ＦＦ４の反転出力端子ＱＮからの出力信号がインバータ
Ｇ３で反転される。フリップフロップ回路ＦＦ５の非反
転出力端子Ｑからの出力信号がインバータＧ４で反転さ
れ、フリップフロップ回路ＦＦ５の反転出力端子ＱＮか
らの出力信号がインバータＧ５で反転される。上記イン
バータＧ２，Ｇ４の出力信号のナンド論理がナンドゲー
トＧ６で得られ、その出力信号が後段のインバータＧ１
１で反転されることによってオフセットキャンセル信号
ＬＣＨＰＢ１が得られる。上記インバータＧ３，Ｇ５の
出力信号のナンド論理がナンドゲートＧ７で得られ、そ
の出力信号が後段のインバータＧ１２で反転されること
によってオフセットキャンセル信号ＬＣＨＰＡ１が得ら
れる。上記インバータＧ３，Ｇ４の出力信号のナンド論
理がナンドゲートＧ８で得られ、その出力信号が後段の
インバータＧ１３で反転されることによってオフセット
キャンセル信号ＬＣＨＰＡ２が得られる。上記インバー
タＧ２，Ｇ５の出力信号のナンド論理がナンドゲートＧ
９で得られ、その出力信号が後段のインバータＧ１４で
反転されることによってオフセットキャンセル信号ＬＣ
ＨＰＢ２が得られる。

【００６７】図１８には上記オフセットキャンセル信号
生成回路１２２における主要部の動作波形が示される。
図１８に示されるように、上記交流化信号Ｍとデータ出
力水平クロック信号ＣＬ１とに基づいて、オフセットキ
ャンセル信号ＬＣＨＰＡ１，ＬＣＨＰＡ２，ＣＨＯＰ
Ｂ，ＬＣＨＰＢ１，ＬＣＨＰＢ２，ＣＨＯＰＡが容易に
生成される。上記のように交流化信号Ｍは、フレーム単
位など一定の周期で反転するため、それを利用すること
により、例えば８フレーム毎にオフセットキャンセル動
作を行うようなタイミングで上記オフセットキャンセル
信号を容易に生成することができる。

【００６８】図１９には、上記スイッチ回路４１による
オフセットキャンセル動作例が示される。

【００６９】１フレーム目において、入力端子ＩＮ１と
ｐチャンネル型ＭＯＳトランジスタＱ１２のゲート電極
とが結合され、入力端子ＩＮ２とｐチャンネル型ＭＯＳ
トランジスタＱ１３のゲート電極とが結合され、アンプ
８５−１の出力端子ｐチャンネル型ＭＯＳトランジスタ
Ｑ１１，Ｑ１４のゲート電極が結合される。

【００７０】２フレーム目においては、上記交流化信号
Ｍに基づいて上記１フレーム目のドット反転が行われ
る。このとき、上記オフセットキャンセル信号ＬＣＨＰ
Ａ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣ
ＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ
回路４２による接続状態は上記１フレーム目と同じであ
る。

【００７１】３フレーム目においては、上記交流化信号
Ｍの論理が既に反転されており、オフセットキャンセル
信号ＬＣＨＰＡ２がローレベルにされることで、入力端
子ＩＮ１がｐチャンネル型ＭＯＳトランジスタＱ１３の
ゲート電極へ接続され、入力端子ＩＮ２がｐチャンネル
型ＭＯＳトランジスタＱ１２のゲート電極に結合され
る。

【００７２】４フレーム目においては、上記交流化信号
Ｍに基づいて上記３フレーム目のドット反転が行われ
る。このとき、上記オフセットキャンセル信号ＬＣＨＰ
Ａ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣ
ＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ
回路４２による接続状態は上記３フレーム目と同じであ
る。

【００７３】５フレーム目においては、オフセットキャ
ンセル信号ＬＣＨＰＢ１がローレベルに変化されること
で、信号入力端子ＩＮ１がｐチャンネル型ＭＯＳトラン
ジスタＱ１１のゲート電極に結合され、入力端子ＩＮ２
がｐチャンネル型ＭＯＳトランジスタＱ１４のゲート電
極に結合される。また、このとき、オフセットキャンセ
ル信号ＣＨＯＰＢがローレベルにされることで、アンプ
８５−１の出力端子ＯＵＴがｐチャンネル型ＭＯＳトラ
ンジスタＱ１２，Ｑ１３のゲート電極に結合される。

【００７４】６フレーム目においては上記交流化信号Ｍ
に基づいて上記５フレーム目のドット反転が行われる。
このとき、上記オフセットキャンセル信号ＬＣＨＰＡ
１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣＨ
ＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ回
路４２による接続状態は上記５フレーム目と同じであ
る。

【００７５】７フレーム目においては、オフセットキャ
ンセル信号ＬＣＨＰＢ２がローレベルに変化されること
で、入力端子ＩＮ１がｐチャンネル型ＭＯＳトランジス
タＱ１４のゲート電極に結合され、入力信号ＩＮ２がｐ
チャンネル型ＭＯＳトランジスタＱ１２のゲート電極に
結合される。

【００７６】８フレーム目においては、上記交流化信号
Ｍに基づいて上記７フレーム目のドット反転が行われ
る。このとき、上記オフセットキャンセル信号ＬＣＨＰ
Ａ１，ＬＣＨＰＡ２，ＣＨＯＰＢ，ＬＣＨＰＢ１，ＬＣ
ＨＰＢ２，ＣＨＯＰＡの論理変化が無いため、スイッチ
回路４２による接続状態は上記７フレーム目と同じであ
る。

【００７７】このように図１６に示される構成において
は、上記第１階調電圧がｐチャンネル型ＭＯＳトランジ
スタＱ１２に伝達され、上記第２階調電圧が上記ｐチャ
ンネル型ＭＯＳトランジスタＱ１３に伝達され、上記ア
ンプ８５−１の出力電圧がｐチャンネル型ＭＯＳトラン
ジスタＱ１１及び上記ｐチャンネル型ＭＯＳトランジス
タＱ１４に伝達される第１の状態と、上記第１階調電圧
が上記ｐチャンネル型ＭＯＳトランジスタＱ１３に伝達
され、上記第２階調電圧が上記ｐチャンネル型ＭＯＳト
ランジスタＱ１２に伝達され、上記アンプ８５−１の出
力電圧がｐチャンネル型ＭＯＳトランジスタＱ１１及び
上記ｐチャンネル型ＭＯＳトランジスタＱ１４に伝達さ
れる第２の状態と、上記第１階調電圧が上記ｐチャンネ
ル型ＭＯＳトランジスタＱ１１に伝達され、上記２階調
電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１４に
伝達され、上記アンプ８５−１の出力電圧が上記ｐチャ
ンネル型ＭＯＳトランジスタＱ１２及びＱ１３に伝達さ
れる第３の状態と、上記第１階調電圧が上記ｐチャンネ
ル型ＭＯＳトランジスタＱ１４に伝達され、上記第２階
調電圧が上記ｐチャンネル型ＭＯＳトランジスタＱ１１
に伝達され、上記アンプの出力電圧が上記ｐチャンネル
型ＭＯＳトランジスタＱ１２及び上記ｐチャンネル型Ｍ
ＯＳトランジスタＱ１３に伝達される第４の状態とが所
定の周期で切り換えられるので、ｐチャンネル型ＭＯＳ
トランジスタＱ１１〜Ｑ１４のしきい値のばらつきに起
因するオフセットキャンセルすることができる。

【００７８】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＴＦＴ
型カラー液晶パネルに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種表示
パネルに広く適用することができる。

【００８０】本発明は、少なくとも上記第１階調電圧と
それに対応する第２階調電圧とに基づいて液晶印加電圧
を出力するためのアンプ回路を備えることを条件に適用
することができる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８２】すなわち、スイッチ回路により、第１の状
態と第２の状態とが所定の周期で切り換えられることに
より、第２トランジスタと、それに並列接続された第３
トランジスタとの間でしきい値の差に起因するオフセッ
トをキャンセルすることができ、それによって、階調電
圧の加算平均を行う場合の画質劣化の防止を図ることが
できる。

【００８３】また、スイッチ回路により、第１の状態、
第２の状態、第３の状態、及び第４の状態が所定の周期
で切り換えられることにより、第１トランジスタ、第２
トランジスタ、第３トランジスタ、及び第４トランジス
タとの間でしきい値の差が平均化され、それにより、階
調電圧の加算平均を行う場合の画質劣化の防止を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明にかかる液晶ドライバにおけるアンプの
構成例回路図である。

【図２】上記アンプに含まれるスイッチ回路の構成例回
路図である。

【図３】上記スイッチ回路によるオフセットキャンセル
動作例の説明図である。

【図４】上記液晶ドライバを含む液晶ディスプレイ装置
の構成例ブロック図である。

【図５】上記液晶ディスプレイ装置に含まれるカラー液
晶パネルの構成例回路図である。

【図６】上記液晶ドライバであるソースドライバの構成
例ブロック図である。

【図７】上記ソースドライバに含まれる階調電圧生成回
路の出力電圧の説明図である。

【図８】上記カラー液晶パネルの駆動例説明図である。

【図９】上記カラー液晶パネルの駆動例説明図である。

【図１０】上記カラー液晶パネルの駆動例説明図であ
る。

【図１１】上記カラー液晶パネルのフレーム反転時のデ
ータ入力と交流化信号及び出力レベルとの関係説明図で
ある。

【図１２】上記ソースドライバに含まれるオフセットキ
ャンセル信号生成回路の構成例ブロック図である。

【図１３】上記オフセットキャンセル信号生成回路にお
ける主要部の動作タイミング図である。

【図１４】上記液晶ディスプレイ装置の適用例であるコ
ンピュータシステムの構成例ブロック図である。

【図１５】上記アンプの別の構成例回路図である。

【図１６】上記スイッチ回路の別の構成例回路図であ
る。

【図１７】上記オフセットキャンセル信号生成回路の別
の構成例回路図である。

【図１８】図１７に示されるオフセットキャンセル信号
生成回路における主要部の動作タイミング図である。

【図１９】上記スイッチ回路によるオフセットキャンセ
ル動作例説明図である。

【符号の説明】

１２ 液晶パネル １１−１〜１１−ｎ ソースドライバ １０−１〜１０−３ ゲートドライバ ３６ 液晶ディスプレイ装置 ４１，４２ スイッチ回路 ８０ クロック制御回路 ８１ ラッチアドレスセレクタ ８４ デコーダ ８５ アンプ回路 ８５−１〜８５−３８４ アンプ ８６ データ反転回路 ８７ 階調電圧作成回路 ９２ 第１ラッチ回路 ９３ 第２ラッチ回路 ９４ 第３ラッチ回路 １２１，１２２ オフセットキャンセル信号生成回路 Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４ ｐチャンネル型ＭＯ
Ｓトランジスタ

フロントページの続き (72)発明者 岡村 和浩 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小寺 浩一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 山口 聡 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 川田 賢治 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 鈴木 進也 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA16 NA31 NA53 NC34 ND06 5C006 AA14 AA16 AA17 AA22 AC26 BB16 BC12 BF24 BF25 BF26 BF43 FA22 FA38 5C080 AA10 BB05 CC03 DD05 EE29 EE30 JJ01 JJ02 JJ03 JJ04 JJ05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに電圧レベルが異なる複数の階調電
   圧を発生させるための階調電圧作成回路と、 入力データをデコードし、そのデコード結果に基づい
   て、上記階調電圧作成回路からの複数の階調電圧の中か
   ら第１階調電圧とそれに対応する第２階調電圧とを選択
   するためのデコーダと、 上記第１階調電圧とそれに対応する第２階調電圧とに基
   づいて駆動電圧を得るためのアンプと、を含むドライバ
   であって、 上記アンプは、差動対を形成するための第１トランジス
   タと、 上記第１トランジスタに差動結合された第２トランジス
   タと、 上記第２トランジスタに並列接続された第３トランジス
   タと、 上記第１階調電圧が上記第１トランジスタに伝達され、
   上記第２階調電圧が上記第２トランジスタに伝達される
   第１の状態と、上記第１階調電圧が上記第２トランジス
   タに伝達され、上記第２階調電圧が上記第１トランジス
   タに伝達される第２の状態とを所定の周期で切り換える
   ためのスイッチ回路と、を含んで成ることを特徴とする
   ドライバ。
2. 【請求項２】 液晶の交流駆動のための交流化信号と、
   内部クロック信号とに基づいて、上記第１の状態と上記
   第２の状態との切り換えを制御可能な制御信号を生成す
   る回路を含む請求項１記載のドライバ。
3. 【請求項３】 互いに電圧レベルが異なる複数の階調電
   圧を発生させるための階調電圧作成回路と、 入力データをデコードし、そのデコード結果に基づい
   て、上記階調電圧作成回路からの複数の階調電圧の中か
   ら第１階調電圧とそれに対応する第２階調電圧とを選択
   するためのデコーダと、 上記第１階調電圧とそれに対応する第２階調電圧とに基
   づいて駆動電圧を得るためのアンプと、を含むドライバ
   であって、 上記アンプは、差動対を形成するための第１トランジス
   タと、 上記第１トランジスタに差動結合された第２トランジス
   タと、 上記第２トランジスタに並列接続された第３トランジス
   タと、 上記第１トランジスタに並列接続された第４トランジス
   タと、 上記第１階調電圧が上記第２トランジスタに伝達され、
   上記第２階調電圧が上記第３トランジスタに伝達され、
   上記アンプの出力電圧が上記第１トランジスタ及び上記
   第４トランジスタに伝達される第１の状態と、上記第１
   階調電圧が上記第３トランジスタに伝達され、上記第２
   階調電圧が上記第２トランジスタに伝達され、上記アン
   プの出力電圧が上記第１トランジスタ及び上記第４トラ
   ンジスタに伝達される第２の状態と、上記第１階調電圧
   が上記第１トランジスタに伝達され、上記２階調電圧が
   上記第４トランジスタに伝達され、上記アンプの出力電
   圧が上記第２トランジスタ及び上記第３トランジスタに
   伝達される第３の状態と、上記第１階調電圧が上記第４
   トランジスタに伝達され、上記第２階調電圧が上記第１
   トランジスタに伝達され、上記アンプの出力電圧が上記
   第２トランジスタ及び上記第３トランジスタに伝達され
   る第４の状態とを所定の周期で切り換えるためのスイッ
   チ回路と、を含んで成ることを特徴とするドライバ。
4. 【請求項４】 液晶の交流駆動のための交流化信号と、
   内部クロック信号とに基づいて、上記第１の状態と上記
   第２の状態と上記第３の状態と上記第４の状態の切り換
   えを制御可能な制御信号を生成する回路を含む請求項３
   記載のドライバ。
5. 【請求項５】 複数のゲート線とこの複数のゲート線に
   交差するように配置された複数のソース線とを含む表示
   パネルと、上記複数のソース線を駆動するためのソース
   ドライバとを含む液晶ディスプレイ装置において、 上記ソースドライバとして、請求項１乃至４の何れか１
   項記載のドライバを用いて成ることを特徴とする液晶デ
   ィスプレイ装置。