JP2001202243A - データ処理装置 - Google Patents
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- 238000012545 processing Methods 0.000 claims abstract description 444
- 238000012546 transfer Methods 0.000 claims description 579
- 230000015654 memory Effects 0.000 claims description 510
- 239000000872 buffer Substances 0.000 claims description 225
- 230000006870 function Effects 0.000 claims description 153
- 238000000034 method Methods 0.000 claims description 114
- 238000011161 development Methods 0.000 claims description 104
- 230000008569 process Effects 0.000 claims description 48
- 230000008859 change Effects 0.000 claims description 32
- 239000004065 semiconductor Substances 0.000 claims description 17
- 150000001875 compounds Chemical class 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000007689 inspection Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 7
- 238000003780 insertion Methods 0.000 claims description 2
- 230000037431 insertion Effects 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 2
- 230000018109 developmental process Effects 0.000 description 134
- 238000010586 diagram Methods 0.000 description 89
- 208000010718 Multiple Organ Failure Diseases 0.000 description 66
- 238000007792 addition Methods 0.000 description 57
- 238000006073 displacement reaction Methods 0.000 description 52
- 230000001360 synchronised effect Effects 0.000 description 50
- 238000012360 testing method Methods 0.000 description 48
- 239000013256 coordination polymer Substances 0.000 description 35
- 102100027627 Follicle-stimulating hormone receptor Human genes 0.000 description 31
- 101000862396 Homo sapiens Follicle-stimulating hormone receptor Proteins 0.000 description 31
- 101001039035 Homo sapiens Lutropin-choriogonadotropic hormone receptor Proteins 0.000 description 31
- 102100040788 Lutropin-choriogonadotropic hormone receptor Human genes 0.000 description 31
- 230000008901 benefit Effects 0.000 description 20
- 238000004364 calculation method Methods 0.000 description 20
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 18
- 230000000694 effects Effects 0.000 description 17
- 230000006872 improvement Effects 0.000 description 16
- 230000033772 system development Effects 0.000 description 16
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 15
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 15
- 238000013461 design Methods 0.000 description 15
- 238000005516 engineering process Methods 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000001771 impaired effect Effects 0.000 description 8
- 230000009467 reduction Effects 0.000 description 7
- 101150083341 LOG2 gene Proteins 0.000 description 6
- 102000037126 Leucine-rich repeat-containing G-protein-coupled receptors Human genes 0.000 description 6
- 108091006332 Leucine-rich repeat-containing G-protein-coupled receptors Proteins 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 6
- 238000004904 shortening Methods 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 101100343605 Arabidopsis thaliana LOG1 gene Proteins 0.000 description 5
- 102100034460 Cytosolic iron-sulfur assembly component 3 Human genes 0.000 description 5
- 101710095809 Cytosolic iron-sulfur assembly component 3 Proteins 0.000 description 5
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 5
- 230000000717 retained effect Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000010187 selection method Methods 0.000 description 4
- 102100038204 Large neutral amino acids transporter small subunit 1 Human genes 0.000 description 3
- 102100038235 Large neutral amino acids transporter small subunit 2 Human genes 0.000 description 3
- 108091006232 SLC7A5 Proteins 0.000 description 3
- 108091006238 SLC7A8 Proteins 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 102200031779 rs3204853 Human genes 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 102100039307 Nuclear prelamin A recognition factor Human genes 0.000 description 1
- 101710112231 Nuclear prelamin A recognition factor Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 102200112956 rs104893657 Human genes 0.000 description 1
- 102200058649 rs397514499 Human genes 0.000 description 1
- 102200058653 rs397514499 Human genes 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
- 235000019640 taste Nutrition 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
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- G06F9/00—Arrangements for program control, e.g. control units
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Abstract
(57)【要約】
【課題】 上位互換性を維持しつつ、汎用レジスタの数
を増加させることができるデータ処理装置を提供する。 【解決手段】 レジスタを指定するレジスタ指定情報
を、２つの部分に分割する。この２つの部分を命令コー
ドの基本単位上の別々の基本単位に配置する。一方の命
令コードを省略可能とし、省略可能な命令コードを省略
すると、制御部（ＣＯＮＴ）は、所定レジスタ指定情報
を暗黙的に想定してレジスタ選択動作を行う。これによ
れば、暗黙的に指定可能な汎用レジスタ（既存の汎用レ
ジスタ）のみを使用していれば、省略可能の命令コード
を省略できるから、命令コードを増加させることがな
い。少なくとも従来同等の汎用レジスタを使用する場合
は、従来同等の命令コードでよい。命令コードを増加さ
せないことよって、処理速度を低下させることがない。
を増加させることができるデータ処理装置を提供する。 【解決手段】 レジスタを指定するレジスタ指定情報
を、２つの部分に分割する。この２つの部分を命令コー
ドの基本単位上の別々の基本単位に配置する。一方の命
令コードを省略可能とし、省略可能な命令コードを省略
すると、制御部（ＣＯＮＴ）は、所定レジスタ指定情報
を暗黙的に想定してレジスタ選択動作を行う。これによ
れば、暗黙的に指定可能な汎用レジスタ（既存の汎用レ
ジスタ）のみを使用していれば、省略可能の命令コード
を省略できるから、命令コードを増加させることがな
い。少なくとも従来同等の汎用レジスタを使用する場合
は、従来同等の命令コードでよい。命令コードを増加さ
せないことよって、処理速度を低下させることがない。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ、マイクロプロセッサ、データプロセッサ、ＣＰＵ
（セントラル・プロセッシング・ユニット）等のデータ
処理装置に係り、詳しくは、レジスタアーキテクチャ、
上位互換性、演算性能の拡張等に関し、例えば、シング
ルチップマイクロコンピュータにおけるソフトウェア資
産の有効活用と演算性能の拡張、使い勝手の向上等に適
用して有効な技術に関するものである。
ータ、マイクロプロセッサ、データプロセッサ、ＣＰＵ
（セントラル・プロセッシング・ユニット）等のデータ
処理装置に係り、詳しくは、レジスタアーキテクチャ、
上位互換性、演算性能の拡張等に関し、例えば、シング
ルチップマイクロコンピュータにおけるソフトウェア資
産の有効活用と演算性能の拡張、使い勝手の向上等に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路化されたマイクロコンピ
ュータは、アドレス空間の拡張や、命令セットの拡大、
高速化などが図られてきた。マイクロコンピュータのＣ
ＰＵ（中央処理装置）は、ソフトウェアによって、その
機能が定義されているから、アドレス空間の拡張や、命
令セット拡大、高速化などを図ったマイクロコンピュー
タにおいても、既存のマイクロコンピュータのソフトウ
ェア資産を有効に利用できることが望ましい。
ュータは、アドレス空間の拡張や、命令セットの拡大、
高速化などが図られてきた。マイクロコンピュータのＣ
ＰＵ（中央処理装置）は、ソフトウェアによって、その
機能が定義されているから、アドレス空間の拡張や、命
令セット拡大、高速化などを図ったマイクロコンピュー
タにおいても、既存のマイクロコンピュータのソフトウ
ェア資産を有効に利用できることが望ましい。
【０００３】このため、オブジェクトレベルで互換性を
保ちつつ、アドレス空間の拡張や、命令セット拡大を実
現した例として、例えば、特開平６−５１９８１号公報
に記載のマイクロコンピュータ等がある。この中で、い
わゆるＲＩＳＣ（Reduced Instruction Set Computer）
アーキテクチャのようなロードストア型アーキテクチャ
を採用することが、命令セットの拡張を図る上で有効で
あることが示されている。
保ちつつ、アドレス空間の拡張や、命令セット拡大を実
現した例として、例えば、特開平６−５１９８１号公報
に記載のマイクロコンピュータ等がある。この中で、い
わゆるＲＩＳＣ（Reduced Instruction Set Computer）
アーキテクチャのようなロードストア型アーキテクチャ
を採用することが、命令セットの拡張を図る上で有効で
あることが示されている。
【０００４】ロードストア型アーキテクチャでは、演算
処理は、ＣＰＵの汎用レジスタを用いて行なう。すなわ
ち、メモリ上のデータを直接的に用いて演算は行なわ
ず、一旦メモリ上のデータを汎用レジスタに転送し、転
送されたデータに演算を行なった後、汎用レジスタ上の
演算結果をメモリ上に書き戻す。したがって、その処理
で使用していない汎用レジスタがあれば、当該汎用レジ
スタにメモリ上のデータを転送すればよい。しかしなが
ら、汎用レジスタの数には限りがあり、マイクロコンピ
ュータ内部の処理状況によっては、全ての汎用レジスタ
を使用している場合もある。全ての汎用レジスタを使用
している場合、換言すれば、全ての汎用レジスタの内容
が保持されなければならないとき、前記メモリ上のデー
タに対する演算を行なう前に、汎用レジスタの内容をス
タック領域などに退避してから、所要の処理を行ない、
この処理を終了した後は、中断した処理を再開する為
に、前記退避した汎用レジスタの内容を復帰しなければ
ならない。
処理は、ＣＰＵの汎用レジスタを用いて行なう。すなわ
ち、メモリ上のデータを直接的に用いて演算は行なわ
ず、一旦メモリ上のデータを汎用レジスタに転送し、転
送されたデータに演算を行なった後、汎用レジスタ上の
演算結果をメモリ上に書き戻す。したがって、その処理
で使用していない汎用レジスタがあれば、当該汎用レジ
スタにメモリ上のデータを転送すればよい。しかしなが
ら、汎用レジスタの数には限りがあり、マイクロコンピ
ュータ内部の処理状況によっては、全ての汎用レジスタ
を使用している場合もある。全ての汎用レジスタを使用
している場合、換言すれば、全ての汎用レジスタの内容
が保持されなければならないとき、前記メモリ上のデー
タに対する演算を行なう前に、汎用レジスタの内容をス
タック領域などに退避してから、所要の処理を行ない、
この処理を終了した後は、中断した処理を再開する為
に、前記退避した汎用レジスタの内容を復帰しなければ
ならない。
【０００５】
【発明が解決しようとする課題】《検討課題Ａ》本発明
者は、検討課題Ａとして互換性を維持して、ソフトウェ
ア資産を有効に利用できるようにしつつ、ＣＰＵの汎用
レジスタを増加することを検討した。尚、この検討課題
Ａに関する事項は、本願における国内優先権主張の第１
の基礎出願である特願平１１−１２３４５０号の明細書
に既に開示した内容であるが、未だ公知ではない。この
検討課題Ａについて述べる。
者は、検討課題Ａとして互換性を維持して、ソフトウェ
ア資産を有効に利用できるようにしつつ、ＣＰＵの汎用
レジスタを増加することを検討した。尚、この検討課題
Ａに関する事項は、本願における国内優先権主張の第１
の基礎出願である特願平１１−１２３４５０号の明細書
に既に開示した内容であるが、未だ公知ではない。この
検討課題Ａについて述べる。
【０００６】前記ロードストアアーキテクチャを採用し
たＣＰＵにおいては、データ処理はＣＰＵの汎用レジス
タが中心になるから、汎用レジスタが多いことは都合が
よい。これによって、プログラムの容易性や高速化を図
ることができる。
たＣＰＵにおいては、データ処理はＣＰＵの汎用レジス
タが中心になるから、汎用レジスタが多いことは都合が
よい。これによって、プログラムの容易性や高速化を図
ることができる。
【０００７】しかしながら、何れの汎用レジスタに対し
て処理を実行するかは、一般に、命令コードで指定する
から、汎用レジスタ数に対応したレジスタ指定フィール
ドを命令コード中に保持することが必要である。例え
ば、汎用レジスタ１６本に対しては、レジスタ指定フィ
ールド４ビットを必要とする。汎用レジスタを増加しよ
うとすれば、レジスタ指定フィールドが増加する。汎用
レジスタを４倍の６４本とすれば、レジスタ指定フィー
ルド６ビットが必要になる。処理対象は一般に２つ（ソ
ースとデスティネーション）のデータになるから、レジ
スタ指定フィールドは２倍のビット数が必要になる。
て処理を実行するかは、一般に、命令コードで指定する
から、汎用レジスタ数に対応したレジスタ指定フィール
ドを命令コード中に保持することが必要である。例え
ば、汎用レジスタ１６本に対しては、レジスタ指定フィ
ールド４ビットを必要とする。汎用レジスタを増加しよ
うとすれば、レジスタ指定フィールドが増加する。汎用
レジスタを４倍の６４本とすれば、レジスタ指定フィー
ルド６ビットが必要になる。処理対象は一般に２つ（ソ
ースとデスティネーション）のデータになるから、レジ
スタ指定フィールドは２倍のビット数が必要になる。
【０００８】命令の基本単位を例えば１６ビット（以下
ワードと呼ぶ）とすれば、レジスタ指定フィールドで占
有されるビット数のわりあいが多くなり、結局、命令コ
ード長を増加させなければならなくなる。命令コードを
長くすれば、処理速度を低下させることにつながってし
まう。ＣＰＵは命令をリードして実行するが、リードす
べき命令のワード数（ビット数）が大きくなれば、命令
自体のリード回数も増加するからである。また、レジス
タ指定フィールドを拡大することは、既存のＣＰＵの既
存の命令と相容れず、既存のＣＰＵとの互換性を保つこ
とを困難にしてしまう。
ワードと呼ぶ）とすれば、レジスタ指定フィールドで占
有されるビット数のわりあいが多くなり、結局、命令コ
ード長を増加させなければならなくなる。命令コードを
長くすれば、処理速度を低下させることにつながってし
まう。ＣＰＵは命令をリードして実行するが、リードす
べき命令のワード数（ビット数）が大きくなれば、命令
自体のリード回数も増加するからである。また、レジス
タ指定フィールドを拡大することは、既存のＣＰＵの既
存の命令と相容れず、既存のＣＰＵとの互換性を保つこ
とを困難にしてしまう。
【０００９】汎用レジスタを見掛上増やす技術として、
汎用レジスタをバンクと呼ばれるグループに分け、いず
れかのバンクを排他的に選択するようにする、レジスタ
バンク方式がある。いずれのバンクを選択するかは、制
御レジスタや制御命令などによって指定する。このた
め、命令コードには、バンク内の汎用レジスタに対応す
るレジスタ指定フィールドのみを持ち、命令コード長の
増加を抑止できる。しかし、前記レジスタバンクを切り
替えるための命令が必要になり、また、プログラム作成
に当っては、どのバンクを選択しているかを意識しなけ
ればならず、プログラムの容易性を損いやすい。同時に
使用できる汎用レジスタ数は増えていないので、データ
量の多いタスクや少ないタスクなどがある場合に、相互
に汎用レジスタの割当てを融通し合うなどのことがし難
い。
汎用レジスタをバンクと呼ばれるグループに分け、いず
れかのバンクを排他的に選択するようにする、レジスタ
バンク方式がある。いずれのバンクを選択するかは、制
御レジスタや制御命令などによって指定する。このた
め、命令コードには、バンク内の汎用レジスタに対応す
るレジスタ指定フィールドのみを持ち、命令コード長の
増加を抑止できる。しかし、前記レジスタバンクを切り
替えるための命令が必要になり、また、プログラム作成
に当っては、どのバンクを選択しているかを意識しなけ
ればならず、プログラムの容易性を損いやすい。同時に
使用できる汎用レジスタ数は増えていないので、データ
量の多いタスクや少ないタスクなどがある場合に、相互
に汎用レジスタの割当てを融通し合うなどのことがし難
い。
【００１０】検討課題Ａに関する本発明の目的は、上位
互換性を維持しつつ、汎用レジスタの数を増加させるこ
とができるデータ処理装置を提供することにある。
互換性を維持しつつ、汎用レジスタの数を増加させるこ
とができるデータ処理装置を提供することにある。
【００１１】検討課題Ａに関する本発明の別の目的は、
全体的な命令コードを増加させることなく、汎用レジス
タ数を増加させることができるデータ処理装置を提供す
ることにある。
全体的な命令コードを増加させることなく、汎用レジス
タ数を増加させることができるデータ処理装置を提供す
ることにある。
【００１２】検討課題Ａに関する本発明のその他の目的
は、ソフトウェア資産に対して上位互換性を維持しつ
つ、汎用レジスタ数の増加によるプログラム作成の容易
化とＣＰＵの処理性能の向上とを実現できるデータ処理
装置を提供することにある。
は、ソフトウェア資産に対して上位互換性を維持しつ
つ、汎用レジスタ数の増加によるプログラム作成の容易
化とＣＰＵの処理性能の向上とを実現できるデータ処理
装置を提供することにある。
【００１３】《検討課題Ｂ》本発明者は、検討課題Ｂと
して、ロードストア型等のアーキテクチャに対する互換
性を維持してそのソフトウェア資産を有効に利用（ソフ
トウェア資産に対する上位互換を達成）できるように
し、また、ロードストアアーキテクチャ若しくはＲＩＳ
Ｃアーキテクチャが動作速度の改善に有利であるという
ような、既存のＣＰＵの利点を保ちながら、メモリ上の
データを直接的に演算可能とすることについて検討し
た。尚、この検討課題Ｂに関する事項は、本願における
国内優先権主張の第２の基礎出願である特願平１１−１
５１８９０号の明細書に既に開示したが、その内容は未
だ公知ではない。この検討課題Ｂについて述べる。
して、ロードストア型等のアーキテクチャに対する互換
性を維持してそのソフトウェア資産を有効に利用（ソフ
トウェア資産に対する上位互換を達成）できるように
し、また、ロードストアアーキテクチャ若しくはＲＩＳ
Ｃアーキテクチャが動作速度の改善に有利であるという
ような、既存のＣＰＵの利点を保ちながら、メモリ上の
データを直接的に演算可能とすることについて検討し
た。尚、この検討課題Ｂに関する事項は、本願における
国内優先権主張の第２の基礎出願である特願平１１−１
５１８９０号の明細書に既に開示したが、その内容は未
だ公知ではない。この検討課題Ｂについて述べる。
【００１４】メモリ上のデータを直接的に演算可能とす
ることによって得られると考えられる利点は以下の通り
である。
ることによって得られると考えられる利点は以下の通り
である。
【００１５】汎用レジスタにデータをロードして演算を
行なうだけでなく、汎用レジスタへのデータロードを経
ることなくメモリ上のデータに対して演算が可能であれ
ば、ＣＰＵ若しくはマイクロコンピュータが使用可能な
全てのデータ、換言すれば、マイクロコンピュータのユ
ーザがプログラム上で指定可能な全てのデータに対し
て、演算が可能になるから、マイクロコンピュータの使
い勝手、即ち機能が向上することになる。
行なうだけでなく、汎用レジスタへのデータロードを経
ることなくメモリ上のデータに対して演算が可能であれ
ば、ＣＰＵ若しくはマイクロコンピュータが使用可能な
全てのデータ、換言すれば、マイクロコンピュータのユ
ーザがプログラム上で指定可能な全てのデータに対し
て、演算が可能になるから、マイクロコンピュータの使
い勝手、即ち機能が向上することになる。
【００１６】この場合、ＣＰＵが実行する命令は、デー
タの所在と、その処理内容を指定する。データの所在を
指定する仕方をアドッレシングモードと呼ぶ。特定のア
ドッレシングモードでのみメモリ上のデータの演算を可
能にするのでは、プログラミング上の制約が発生し、使
い易さを十分に向上し得ない。既存のＣＰＵでデータを
アクセスするアドレッシングモードの任意の組合せによ
ってメモリ上のデータを演算できることが望ましいと考
えられる。
タの所在と、その処理内容を指定する。データの所在を
指定する仕方をアドッレシングモードと呼ぶ。特定のア
ドッレシングモードでのみメモリ上のデータの演算を可
能にするのでは、プログラミング上の制約が発生し、使
い易さを十分に向上し得ない。既存のＣＰＵでデータを
アクセスするアドレッシングモードの任意の組合せによ
ってメモリ上のデータを演算できることが望ましいと考
えられる。
【００１７】また、メモリ上のデータを直接演算可能と
することができたとしても、使用頻度の高いデータは汎
用レジスタ上に配置して処理することが望ましい。汎用
レジスタは、物理的にＣＰＵの一部として構成されるか
ら、メモリに比べて高速にアクセスでき、メモリ上のデ
ータに比べて高速に処理できる。使用頻度の低いデータ
はメモリ上に配置したまま、処理すればよい。ＣＰＵの
処理に直接関係のない汎用レジスタの退避／復帰を行な
わなくてよい。それらによって、ＣＰＵの処理速度を全
体として向上させることができると考えられる。
することができたとしても、使用頻度の高いデータは汎
用レジスタ上に配置して処理することが望ましい。汎用
レジスタは、物理的にＣＰＵの一部として構成されるか
ら、メモリに比べて高速にアクセスでき、メモリ上のデ
ータに比べて高速に処理できる。使用頻度の低いデータ
はメモリ上に配置したまま、処理すればよい。ＣＰＵの
処理に直接関係のない汎用レジスタの退避／復帰を行な
わなくてよい。それらによって、ＣＰＵの処理速度を全
体として向上させることができると考えられる。
【００１８】通常、ＣＰＵやマイクロコンピュータによ
って処理されるデータの量は、ＣＰＵの汎用レジスタの
数よりも多い。また、タスクの数は複数存在し、これを
時分割で実行することになるから、タスクを切り替えた
とき、メモリ上のデータを直接的に演算できれば、退避
／復帰したりすることなく、メモリに対して即座に処理
を実行することが可能になる。退避・復帰の処理を伴い
ながらも汎用レジスタを用いて演算を高速に行なう処理
手法と織り交ぜながら、都合のよい手法を選択すること
ができる。同様に、割込み処理の時も、汎用レジスタを
退避したりすることなく、即座にメモリに対して処理を
実行することが可能になり、割込みに応答して所望の処
理を行なうまでの応答時間を短縮することも可能にな
る。割込みの応答時間を短縮することによって、種々の
機器を制御する場合の時間的な精度、いわゆるリアルタ
イム性を向上することが可能になる。
って処理されるデータの量は、ＣＰＵの汎用レジスタの
数よりも多い。また、タスクの数は複数存在し、これを
時分割で実行することになるから、タスクを切り替えた
とき、メモリ上のデータを直接的に演算できれば、退避
／復帰したりすることなく、メモリに対して即座に処理
を実行することが可能になる。退避・復帰の処理を伴い
ながらも汎用レジスタを用いて演算を高速に行なう処理
手法と織り交ぜながら、都合のよい手法を選択すること
ができる。同様に、割込み処理の時も、汎用レジスタを
退避したりすることなく、即座にメモリに対して処理を
実行することが可能になり、割込みに応答して所望の処
理を行なうまでの応答時間を短縮することも可能にな
る。割込みの応答時間を短縮することによって、種々の
機器を制御する場合の時間的な精度、いわゆるリアルタ
イム性を向上することが可能になる。
【００１９】同一の処理ルーチンをループする（繰り返
す）ようなプログラムを作成した場合、ループ内の演算
処理に必要な汎用レジスタを確保し、また、全体的なプ
ログラム容量を縮小したり、処理時間を短縮したりする
ために、ループ外で使用するデータを割り当てるレジス
タを確保したりすることによって、汎用レジスタに余裕
がない場合も、随時、メモリに対して演算処理を行なう
ことが可能になる。これによって、プログラムの作成が
容易になる。また、ループ内の処理を短縮することによ
って、全体的には、繰り返し回数に比例して処理時間を
短縮することが可能になると、予想される。
す）ようなプログラムを作成した場合、ループ内の演算
処理に必要な汎用レジスタを確保し、また、全体的なプ
ログラム容量を縮小したり、処理時間を短縮したりする
ために、ループ外で使用するデータを割り当てるレジス
タを確保したりすることによって、汎用レジスタに余裕
がない場合も、随時、メモリに対して演算処理を行なう
ことが可能になる。これによって、プログラムの作成が
容易になる。また、ループ内の処理を短縮することによ
って、全体的には、繰り返し回数に比例して処理時間を
短縮することが可能になると、予想される。
【００２０】また、Ｃコンパイラなどの開発装置の開発
には、かかる種々の条件を考慮する必要があり、メモリ
に対する演算を可能とすることによって、所望のＣコン
パイラの性能を達成するために必要な開発期間や資源を
節約することも可能になると考えられる。
には、かかる種々の条件を考慮する必要があり、メモリ
に対する演算を可能とすることによって、所望のＣコン
パイラの性能を達成するために必要な開発期間や資源を
節約することも可能になると考えられる。
【００２１】また、上記のような、機器の高速化や高機
能化、小型化は、アドレス空間が比較的小さく命令セッ
トが比較的小さいＣＰＵ若しくはマイクロコンピュータ
においても要求されるから、前記特開平６−５１９８１
号公報などに記載されるアドレス空間の広いＣＰＵとア
ドレス空間の狭いＣＰＵが存在する場合には、その双方
に対してメモリ上のデータに対する演算を追加すること
が望ましい。
能化、小型化は、アドレス空間が比較的小さく命令セッ
トが比較的小さいＣＰＵ若しくはマイクロコンピュータ
においても要求されるから、前記特開平６−５１９８１
号公報などに記載されるアドレス空間の広いＣＰＵとア
ドレス空間の狭いＣＰＵが存在する場合には、その双方
に対してメモリ上のデータに対する演算を追加すること
が望ましい。
【００２２】しかしながら、前記ソフトウェア資産に対
する上位互換の達成と、メモリのデータを直接的に演算
可能とするに当たって、以下の問題点のあることが本発
明者によって明らかにされた。
する上位互換の達成と、メモリのデータを直接的に演算
可能とするに当たって、以下の問題点のあることが本発
明者によって明らかにされた。
【００２３】既存の命令セットは、その仕様内で最適化
されているから、メモリ上のデータを直接的に演算可能
にする種々の演算等の処理に新規の命令コードを割り当
てる余地は少ない。すなわち、加算や論理積などの所望
の演算について、データをアクセスするアドレッシング
モードの任意の組合せでメモリ上のデータを演算できる
ようにするというような、新規の命令コードを、割り付
けることは現実には考え難い。
されているから、メモリ上のデータを直接的に演算可能
にする種々の演算等の処理に新規の命令コードを割り当
てる余地は少ない。すなわち、加算や論理積などの所望
の演算について、データをアクセスするアドレッシング
モードの任意の組合せでメモリ上のデータを演算できる
ようにするというような、新規の命令コードを、割り付
けることは現実には考え難い。
【００２４】また、新規命令コードや新規アドレシング
モードの追加によって命令コードの体系を変更すること
は、既存のＣＰＵにおける既存の命令と相容れず、既存
のＣＰＵとの互換性を保つことが困難になってしまう。
また、既存のＣＰＵのメリットを損なってしまう。
モードの追加によって命令コードの体系を変更すること
は、既存のＣＰＵにおける既存の命令と相容れず、既存
のＣＰＵとの互換性を保つことが困難になってしまう。
また、既存のＣＰＵのメリットを損なってしまう。
【００２５】また、マイクロコンピュータを使用したシ
ステムを開発する場合には、エミュレータと呼ばれる開
発装置が用いられる。エミュレータには、マイクロコン
ピュータの機能を包含するエミュレーション用プロセッ
サが搭載されており、エミュレーション用プロセッサ
は、マイクロコンピュータの動作状態をエミュレータに
よって解析可能にするためのエミュレーション用信号を
出力する。エミュレータ及びエミュレーション用プロセ
ッサについては、特開平８−２６３２９０号公報に記載
されている。前述のメモリ上のデータを直接演算可能と
するためにマイクロコンピュータの構成を変更すると
き、前記エミュレーション用信号も変更になれば、エミ
ュレータのハードウェア自体を変更しなければならず、
エミュレータ自体も新たに開発しなければならなくなっ
て、マイクロコンピュータの開発装置若しくは開発環境
の提供も遅くなるという問題点が明らかにされた。
ステムを開発する場合には、エミュレータと呼ばれる開
発装置が用いられる。エミュレータには、マイクロコン
ピュータの機能を包含するエミュレーション用プロセッ
サが搭載されており、エミュレーション用プロセッサ
は、マイクロコンピュータの動作状態をエミュレータに
よって解析可能にするためのエミュレーション用信号を
出力する。エミュレータ及びエミュレーション用プロセ
ッサについては、特開平８−２６３２９０号公報に記載
されている。前述のメモリ上のデータを直接演算可能と
するためにマイクロコンピュータの構成を変更すると
き、前記エミュレーション用信号も変更になれば、エミ
ュレータのハードウェア自体を変更しなければならず、
エミュレータ自体も新たに開発しなければならなくなっ
て、マイクロコンピュータの開発装置若しくは開発環境
の提供も遅くなるという問題点が明らかにされた。
【００２６】検討課題Ｂに関する本発明の目的は、論理
的・物理的規模の増大を最小限とし、ロード・ストア型
の命令セットを持つ既存のＣＰＵ若しくはマイクロコン
ピュータ等と互換性を維持しつつ、見掛け上、メモリ上
のデータに対する直接的な演算を可能とするデータ処理
装置を提供することにある。
的・物理的規模の増大を最小限とし、ロード・ストア型
の命令セットを持つ既存のＣＰＵ若しくはマイクロコン
ピュータ等と互換性を維持しつつ、見掛け上、メモリ上
のデータに対する直接的な演算を可能とするデータ処理
装置を提供することにある。
【００２７】検討課題Ｂに関する本発明の別の目的は、
見掛け上、メモリ上のデータに対する演算を可能とする
ことによって、プログラミングを容易にすると共に、不
所望の汎用レジスタの退避／復帰を抑止して、ＣＰＵの
処理性能を向上させることによる。
見掛け上、メモリ上のデータに対する演算を可能とする
ことによって、プログラミングを容易にすると共に、不
所望の汎用レジスタの退避／復帰を抑止して、ＣＰＵの
処理性能を向上させることによる。
【００２８】《検討課題Ｃ》本発明者は、前記検討課題
Ａとして検討した前記ソフトウェア資産に対する上位互
換と、前記検討課題Ｂとして検討したメモリのデータを
直接的に演算可能とすることを実現するに当たり、更に
検討課題Ｃとして以下を明らかにした。尚、この検討課
題Ｃに関する事項は、本願における国内優先権主張の第
３の基礎出願である特願平１１−１９１６０８号の明細
書に既に開示したが、その内容は未だ公知ではない。こ
の検討課題Ｃについて述べる。
Ａとして検討した前記ソフトウェア資産に対する上位互
換と、前記検討課題Ｂとして検討したメモリのデータを
直接的に演算可能とすることを実現するに当たり、更に
検討課題Ｃとして以下を明らかにした。尚、この検討課
題Ｃに関する事項は、本願における国内優先権主張の第
３の基礎出願である特願平１１−１９１６０８号の明細
書に既に開示したが、その内容は未だ公知ではない。こ
の検討課題Ｃについて述べる。
【００２９】既存の命令セットは、その仕様内で最適化
されているから、メモリ上のデータを直接的に演算可能
にする種々の演算等の処理に新規の命令コードを割り当
てる余地は少ない。すなわち、加算や論理積などの所望
の演算について、データをアクセスするアドレッシング
モードの任意の組合せでメモリ上のデータを演算できる
ようにするというような、新規の命令コードを、割り付
けることは現実には考え難い。
されているから、メモリ上のデータを直接的に演算可能
にする種々の演算等の処理に新規の命令コードを割り当
てる余地は少ない。すなわち、加算や論理積などの所望
の演算について、データをアクセスするアドレッシング
モードの任意の組合せでメモリ上のデータを演算できる
ようにするというような、新規の命令コードを、割り付
けることは現実には考え難い。
【００３０】また、新規命令コードや新規アドレシング
モードの追加によって命令コードの体系を変更すること
は、既存のＣＰＵにおける既存の命令と相容れず、既存
のＣＰＵとの互換性を保つことが困難になってしまう。
また、既存のＣＰＵのメリットを損なってしまう。
モードの追加によって命令コードの体系を変更すること
は、既存のＣＰＵにおける既存の命令と相容れず、既存
のＣＰＵとの互換性を保つことが困難になってしまう。
また、既存のＣＰＵのメリットを損なってしまう。
【００３１】そこで本発明者は、既存の、メモリ・レジ
スタ間の転送命令の単数または複数、レジスタ・レジス
タ間の演算命令、の内、複数の命令コードを組合せ、こ
れを結合させる前置命令コードを用いて、メモリ上の演
算を可能にすることの有用性を先に見出した。これによ
れば、メモリ・レジスタ間の転送命令、レジスタ・レジ
スタ間の演算命令などの命令コードは既存のものである
から、単独では従来同様に動作し、既存の命令実行を阻
害することがない。また、既存の命令のみを使用してい
れば、既存のソフトウェア資産を有効に利用できる。汎
用レジスタ方式やロードストアアーキテクチャなどの既
存のＣＰＵが持つメリットを損なうことなく、前記演算
性能を拡張することができる。
スタ間の転送命令の単数または複数、レジスタ・レジス
タ間の演算命令、の内、複数の命令コードを組合せ、こ
れを結合させる前置命令コードを用いて、メモリ上の演
算を可能にすることの有用性を先に見出した。これによ
れば、メモリ・レジスタ間の転送命令、レジスタ・レジ
スタ間の演算命令などの命令コードは既存のものである
から、単独では従来同様に動作し、既存の命令実行を阻
害することがない。また、既存の命令のみを使用してい
れば、既存のソフトウェア資産を有効に利用できる。汎
用レジスタ方式やロードストアアーキテクチャなどの既
存のＣＰＵが持つメリットを損なうことなく、前記演算
性能を拡張することができる。
【００３２】更に本発明者は、応用分野の広いマイクロ
コンピュータに対する多種多様の要求についても検討し
た。例えば、アドレス空間の広い応用分野とアドレス空
間の小さい応用分野、高級言語によるプログラミングを
主に用いる応用分野とアセンブリ言語によるプログラミ
ングを主に用いる応用分野、データ処理が重要な応用分
野とビット操作などの制御が必要な応用分野、或いは、
処理性能が必要な応用分野と処理性能より費用低減が必
要な応用分野などがあり、これらに対して、一貫したア
ーキテクチャによるＣＰＵ（中央処理装置）を提供し、
アセンブラ、Ｃコンパイラなどのソフトウェア開発装置
（クロスソフトウェア）などの開発装置を共通に利用し
たりできるようにすることが望ましい。
コンピュータに対する多種多様の要求についても検討し
た。例えば、アドレス空間の広い応用分野とアドレス空
間の小さい応用分野、高級言語によるプログラミングを
主に用いる応用分野とアセンブリ言語によるプログラミ
ングを主に用いる応用分野、データ処理が重要な応用分
野とビット操作などの制御が必要な応用分野、或いは、
処理性能が必要な応用分野と処理性能より費用低減が必
要な応用分野などがあり、これらに対して、一貫したア
ーキテクチャによるＣＰＵ（中央処理装置）を提供し、
アセンブラ、Ｃコンパイラなどのソフトウェア開発装置
（クロスソフトウェア）などの開発装置を共通に利用し
たりできるようにすることが望ましい。
【００３３】そこで、本発明者は、下位互換性をもつＣ
ＰＵについて検討した。前記の通り、本発明者による先
の提案によれば、既存の、アドレス空間の小さいＣＰＵ
に対しても、互換性を維持しながら汎用レジスタを追加
したり、メモリに対する演算を追加することができる。
機能を追加していく場合には、例えば、費用低減の追求
などといった、前記のマイクロコンピュータに対する多
種多様な要求に十分には応えられるようにする考慮の必
要性が本発明者によって見出された。
ＰＵについて検討した。前記の通り、本発明者による先
の提案によれば、既存の、アドレス空間の小さいＣＰＵ
に対しても、互換性を維持しながら汎用レジスタを追加
したり、メモリに対する演算を追加することができる。
機能を追加していく場合には、例えば、費用低減の追求
などといった、前記のマイクロコンピュータに対する多
種多様な要求に十分には応えられるようにする考慮の必
要性が本発明者によって見出された。
【００３４】また、アセンブリ言語によるプログラミン
グでは、ＣＰＵの命令セットに依存する部分が大きく、
また、使用者の経験などによる好みといったものも存在
するから、一つの命令セットでは、全ての要求に応えて
いくことはできない。例えば、別のＣＰＵや、使用者の
好み合った命令セットを持つＣＰＵであれば移行しやす
いが、同じ命令セットを持ったＣＰＵでは、限界が生じ
てしまう。
グでは、ＣＰＵの命令セットに依存する部分が大きく、
また、使用者の経験などによる好みといったものも存在
するから、一つの命令セットでは、全ての要求に応えて
いくことはできない。例えば、別のＣＰＵや、使用者の
好み合った命令セットを持つＣＰＵであれば移行しやす
いが、同じ命令セットを持ったＣＰＵでは、限界が生じ
てしまう。
【００３５】マイクロコンピュータ或いはＣＰＵのアー
キテクチャには、汎用レジスタ方式、アキュムレータ方
式などがあるから、それぞれに類似した命令セットを持
つＣＰＵを持てば、大部分の使用者の命令セットについ
ての要求には応えられると考えられる。少なくとも、一
つの命令セットであるよりは、異なる種類の命令セット
を持つＣＰＵを用意することにより、対応できる範囲を
飛躍的に大きくできる。
キテクチャには、汎用レジスタ方式、アキュムレータ方
式などがあるから、それぞれに類似した命令セットを持
つＣＰＵを持てば、大部分の使用者の命令セットについ
ての要求には応えられると考えられる。少なくとも、一
つの命令セットであるよりは、異なる種類の命令セット
を持つＣＰＵを用意することにより、対応できる範囲を
飛躍的に大きくできる。
【００３６】このとき、これらのＣＰＵは、独立したも
のを多数用意しても、互換性やソフトウェアの移植性が
損なわれては、使用者にとっては、ソフトウェアの移植
ができず、ソフトウェアを変更したりすることになって
しまい、全体的な開発費用を不所望に増加させてしまっ
たり、開発期間を不所望に増大させてしまいやすい。一
方、ＣＰＵ乃至はマイクロコンピュータの提供者にとっ
ては、独立したＣＰＵでは、使用する技術も異なってし
まい、一つのＣＰＵで得られた技術を他のＣＰＵに適用
でき難くなったりして、開発効率を低下させ、機能や性
能の向上を図り難くしてしまう。
のを多数用意しても、互換性やソフトウェアの移植性が
損なわれては、使用者にとっては、ソフトウェアの移植
ができず、ソフトウェアを変更したりすることになって
しまい、全体的な開発費用を不所望に増加させてしまっ
たり、開発期間を不所望に増大させてしまいやすい。一
方、ＣＰＵ乃至はマイクロコンピュータの提供者にとっ
ては、独立したＣＰＵでは、使用する技術も異なってし
まい、一つのＣＰＵで得られた技術を他のＣＰＵに適用
でき難くなったりして、開発効率を低下させ、機能や性
能の向上を図り難くしてしまう。
【００３７】また、マイクロコンピュータを使用したシ
ステムを開発する場合には、ソフトウェア開発装置及び
エミュレータと呼ばれる開発装置が用いられる。
ステムを開発する場合には、ソフトウェア開発装置及び
エミュレータと呼ばれる開発装置が用いられる。
【００３８】アセンブラやＣコンパイラ、シミュレータ
デバッガなどのソフトウェア開発装置については、前記
のような互換性を持った複数のＣＰＵを、互いに一方が
他方を包含する命令セットを持たないようなＣＰＵも含
めて、共通に利用できることが望ましい、ということが
本発明者によって明らかにされた。利用者も、ソフトウ
ェア開発装置を共通にして、異なるＣＰＵに適用できれ
ば、ＣＰＵを変更する際に、不所望な費用を発生させな
くてよい。提供者も、一つの開発装置を開発すればよ
く、開発効率を向上できるし、適宜、開発装置の機能の
向上や、使い勝手の向上などを図り易い。アセンブリ言
語によるプログラミングのしやすさを享受しつつ、順
次、高級言語へ移行することも可能になる。
デバッガなどのソフトウェア開発装置については、前記
のような互換性を持った複数のＣＰＵを、互いに一方が
他方を包含する命令セットを持たないようなＣＰＵも含
めて、共通に利用できることが望ましい、ということが
本発明者によって明らかにされた。利用者も、ソフトウ
ェア開発装置を共通にして、異なるＣＰＵに適用できれ
ば、ＣＰＵを変更する際に、不所望な費用を発生させな
くてよい。提供者も、一つの開発装置を開発すればよ
く、開発効率を向上できるし、適宜、開発装置の機能の
向上や、使い勝手の向上などを図り易い。アセンブリ言
語によるプログラミングのしやすさを享受しつつ、順
次、高級言語へ移行することも可能になる。
【００３９】前記特開平９-１９８２７２号公報には、
特に一方が、他方の命令セットやレジスタ構成を包含す
るような複数のＣＰＵに対応可能なエミュレータ及びエ
ミュレーション用プロセッサについての記述があるが、
前記の通り、このような複数のＣＰＵでは、応用分野な
どの多様な要求に十分に応えられない。一方が他方の命
令セット等を包含しないような複数のＣＰＵに対して、
両方の機能を包含する上位のＣＰＵを用意することも考
えられるが、全く異なる複数のＣＰＵについては、命令
コードが異なったり、アドレス空間や実効アドレス計算
方法が異なったりして、これを包含する上位のＣＰＵを
構成することは困難である。また、可能であったとして
も、このために大きな開発資源が必要と考えられ、開発
に必要な各種資源を節約するといった目的を達成できな
い。さらに、上位のＣＰＵが、異なる複数のＣＰＵの機
能を包含するがために、冗長な回路を持つようになり、
実際の製品に用いることが困難になってしまうし、個別
のＣＰＵに切り替えて使用するのでは、新規のＣＰＵと
は言えず、応用分野などの多様な要求に応えるといった
目的を達成できない。
特に一方が、他方の命令セットやレジスタ構成を包含す
るような複数のＣＰＵに対応可能なエミュレータ及びエ
ミュレーション用プロセッサについての記述があるが、
前記の通り、このような複数のＣＰＵでは、応用分野な
どの多様な要求に十分に応えられない。一方が他方の命
令セット等を包含しないような複数のＣＰＵに対して、
両方の機能を包含する上位のＣＰＵを用意することも考
えられるが、全く異なる複数のＣＰＵについては、命令
コードが異なったり、アドレス空間や実効アドレス計算
方法が異なったりして、これを包含する上位のＣＰＵを
構成することは困難である。また、可能であったとして
も、このために大きな開発資源が必要と考えられ、開発
に必要な各種資源を節約するといった目的を達成できな
い。さらに、上位のＣＰＵが、異なる複数のＣＰＵの機
能を包含するがために、冗長な回路を持つようになり、
実際の製品に用いることが困難になってしまうし、個別
のＣＰＵに切り替えて使用するのでは、新規のＣＰＵと
は言えず、応用分野などの多様な要求に応えるといった
目的を達成できない。
【００４０】検討課題Ｃに関する本発明の目的は、第１
に、応用分野や使用者の広範な要求に応えることができ
るデータ処理装置を提供することにある。具体的には、
半導体集積回路としての製造費用を低減して、ひいて
は、使用者の半導体集積回路についての費用を低減する
こと、応用分野のソフトウェア上の要求に応え易くする
こと、又はアセンブリ言語によるプログラミングも容易
にするなど、使用者のマイクロコンピュータに対する好
みに合わせたり、或いは、他のＣＰＵから移行し易くす
ること、を実現することである。
に、応用分野や使用者の広範な要求に応えることができ
るデータ処理装置を提供することにある。具体的には、
半導体集積回路としての製造費用を低減して、ひいて
は、使用者の半導体集積回路についての費用を低減する
こと、応用分野のソフトウェア上の要求に応え易くする
こと、又はアセンブリ言語によるプログラミングも容易
にするなど、使用者のマイクロコンピュータに対する好
みに合わせたり、或いは、他のＣＰＵから移行し易くす
ること、を実現することである。
【００４１】検討課題Ｃに関する本発明の目的は、第２
に、総体的なマイクロコンピュータのようなデータ処理
装置製品群の開発費用を低減し、開発効率を向上するこ
とである。換言すれば、個別の応用分野やシステムに適
した複数のＣＰＵを提供するとともに、複数のＣＰＵの
総体的な開発費用を低減したり、開発効率を向上したり
することである。具体的には、互換性やソフトウェア資
産の継承性を維持し、使用者のソフトウェア開発効率を
向上すること、機能や性能の向上の要求に応え、更に継
続して、機能や性能の向上の要求に応え易くすること、
ＣＰＵの移行に当たって、使用者の不所望の費用を抑止
すること、ソフトウェア開発装置やエミュレータなどの
開発環境を共通に利用可能にして使用者の不所望の費用
の増大を抑止すること、又は、開発環境の開発効率を向
上すると共に適宜改善していくことを容易に実現するこ
と、である。
に、総体的なマイクロコンピュータのようなデータ処理
装置製品群の開発費用を低減し、開発効率を向上するこ
とである。換言すれば、個別の応用分野やシステムに適
した複数のＣＰＵを提供するとともに、複数のＣＰＵの
総体的な開発費用を低減したり、開発効率を向上したり
することである。具体的には、互換性やソフトウェア資
産の継承性を維持し、使用者のソフトウェア開発効率を
向上すること、機能や性能の向上の要求に応え、更に継
続して、機能や性能の向上の要求に応え易くすること、
ＣＰＵの移行に当たって、使用者の不所望の費用を抑止
すること、ソフトウェア開発装置やエミュレータなどの
開発環境を共通に利用可能にして使用者の不所望の費用
の増大を抑止すること、又は、開発環境の開発効率を向
上すると共に適宜改善していくことを容易に実現するこ
と、である。
【００４２】検討課題Ｃに関する本発明の目的は、第３
に、プログラム容量は比較的大きいが、データ容量は比
較的小さい、シングルチップマイクロコンピュータなど
に好適なアドレス空間を持ったＣＰＵのようなデータ処
理装置、即ち、アドレス空間は広く、論理的な規模を縮
小したＣＰＵのようなデータ処理装置を提供することで
ある。
に、プログラム容量は比較的大きいが、データ容量は比
較的小さい、シングルチップマイクロコンピュータなど
に好適なアドレス空間を持ったＣＰＵのようなデータ処
理装置、即ち、アドレス空間は広く、論理的な規模を縮
小したＣＰＵのようなデータ処理装置を提供することで
ある。
【００４３】《検討課題Ｄ》本発明者は、検討課題Ｂに
関連する新たな検討課題Ｄとして、分岐命令の観点よ
り、命令コード長の短縮や処理性能の向上に寄与する複
合的な命令について検討した。この検討課題Ｄについて
述べる。
関連する新たな検討課題Ｄとして、分岐命令の観点よ
り、命令コード長の短縮や処理性能の向上に寄与する複
合的な命令について検討した。この検討課題Ｄについて
述べる。
【００４４】一般的なマイクロコンピュータシステムに
おいて、ＣＰＵの処理は、外部入力状態に適合するよう
になされる。これは、入出力ポートの状態に応じたり、
これらに基づいて、内蔵ＲＡＭなどに保持したビットの
状態に応じて、プログラムを分岐することによってなさ
れる。
おいて、ＣＰＵの処理は、外部入力状態に適合するよう
になされる。これは、入出力ポートの状態に応じたり、
これらに基づいて、内蔵ＲＡＭなどに保持したビットの
状態に応じて、プログラムを分岐することによってなさ
れる。
【００４５】このような外部入力状態に対応したＣＰＵ
の処理を実現するための手段として、ＵＳＰ４３３４２
６８号に記載されてるように、所謂ビットテスト・アン
ド・ブランチなどの命令を持つデータプロセッサがあ
る。これにおいては、８ビットの絶対アドレスと３ビッ
トのビット番号で、テストするビットを指定すると共
に、分岐条件が前記指定ビットの論理値“１”状態又は
論理値“０”状態の何れであるのかを1ビットで指定
し、更に、８ビットのディスプレースメントで、分岐先
のアドレスを指定する。この場合、３バイト長の命令コ
ードでは、命令の指定を４ビットで行わなければならな
い。この例では、命令コードの先頭４ビットが論理値
“０”になっているものがビットテスト・アンド・ブラ
ンチである。したがって、これ以外の命令は先頭４ビッ
トを値１〜Ｆのとしなければならず、全体的な命令コー
ド長の増加を招き易い。
の処理を実現するための手段として、ＵＳＰ４３３４２
６８号に記載されてるように、所謂ビットテスト・アン
ド・ブランチなどの命令を持つデータプロセッサがあ
る。これにおいては、８ビットの絶対アドレスと３ビッ
トのビット番号で、テストするビットを指定すると共
に、分岐条件が前記指定ビットの論理値“１”状態又は
論理値“０”状態の何れであるのかを1ビットで指定
し、更に、８ビットのディスプレースメントで、分岐先
のアドレスを指定する。この場合、３バイト長の命令コ
ードでは、命令の指定を４ビットで行わなければならな
い。この例では、命令コードの先頭４ビットが論理値
“０”になっているものがビットテスト・アンド・ブラ
ンチである。したがって、これ以外の命令は先頭４ビッ
トを値１〜Ｆのとしなければならず、全体的な命令コー
ド長の増加を招き易い。
【００４６】このような命令は、指定ビットのリードと
判定、及び分岐アドレスの生成など、命令実行制御が複
雑で論理規模の増加を招き易く、また、不所望の論理回
路の遅延によって、動作周波数の向上の障害になり易い
事が本発明者によって明らかにされた。
判定、及び分岐アドレスの生成など、命令実行制御が複
雑で論理規模の増加を招き易く、また、不所望の論理回
路の遅延によって、動作周波数の向上の障害になり易い
事が本発明者によって明らかにされた。
【００４７】更に、８ビット絶対アドレスで指定できる
のは、２５６バイトに限定されるから、マイクロコンピ
ュータの高機能化に伴って、内部Ｉ／Ｏレジスタなどが
増加されるときに、指定可能な範囲に所望のビットが存
在しなかったり、また、マイクロコンピュータの仕様設
計上、アドレス配置が困難になったりしてしまう。すな
わち、マイクロコンピュータは汎用的に利用可能とされ
るが、応用分野や使用者毎に判定対象となるビットが複
数に亘り、相違されることになり、判定対象となるビッ
トに対する所望の組合せの全ての要求に応えることは難
しい。
のは、２５６バイトに限定されるから、マイクロコンピ
ュータの高機能化に伴って、内部Ｉ／Ｏレジスタなどが
増加されるときに、指定可能な範囲に所望のビットが存
在しなかったり、また、マイクロコンピュータの仕様設
計上、アドレス配置が困難になったりしてしまう。すな
わち、マイクロコンピュータは汎用的に利用可能とされ
るが、応用分野や使用者毎に判定対象となるビットが複
数に亘り、相違されることになり、判定対象となるビッ
トに対する所望の組合せの全ての要求に応えることは難
しい。
【００４８】また、制御が複雑になると、８ビットの相
対アドレスでは、分岐できない場合が生じてくる。当該
命令の存在するアドレス又は次の命令の存在するアドレ
スを基準に、＋１２７〜−１２８バイトの範囲でしか分
岐できないから、判定対象のビットが論理値“１”のと
き、または論理値“０”のときに実行する処理プログラ
ムの少なくとも一方（分岐条件が成立しない場合に実行
する処理プログラム）は、１２７バイト未満にする必要
がある。これが満足できない場合は、別の分岐命令をも
用いて、２段階の分岐命令の実行によって、所要のアド
レスに分岐しなければならない。これはプログラムを複
雑化し、処理速度も低下させてしまう、ということが本
発明者によって明らかにされた。
対アドレスでは、分岐できない場合が生じてくる。当該
命令の存在するアドレス又は次の命令の存在するアドレ
スを基準に、＋１２７〜−１２８バイトの範囲でしか分
岐できないから、判定対象のビットが論理値“１”のと
き、または論理値“０”のときに実行する処理プログラ
ムの少なくとも一方（分岐条件が成立しない場合に実行
する処理プログラム）は、１２７バイト未満にする必要
がある。これが満足できない場合は、別の分岐命令をも
用いて、２段階の分岐命令の実行によって、所要のアド
レスに分岐しなければならない。これはプログラムを複
雑化し、処理速度も低下させてしまう、ということが本
発明者によって明らかにされた。
【００４９】そうかといって、絶対アドレスやディスプ
レースメントを１６ビットなどとすると、必然的に命令
コード長の増加を招き、処理速度も低下するし、命令実
行制御も更に複雑になる。絶対アドレスとディスプレー
スメントのビット長の組合せを複数にしようとすると、
命令実行制御が更に複雑になる。これらは、追加すべき
命令の種類を増やすことになり、既存のＣＰＵの上位互
換性を維持することを困難にしてしまう。既存のＣＰＵ
の利点（論理構成の簡潔さや高速性など）を維持するこ
とを困難にしてしまう。
レースメントを１６ビットなどとすると、必然的に命令
コード長の増加を招き、処理速度も低下するし、命令実
行制御も更に複雑になる。絶対アドレスとディスプレー
スメントのビット長の組合せを複数にしようとすると、
命令実行制御が更に複雑になる。これらは、追加すべき
命令の種類を増やすことになり、既存のＣＰＵの上位互
換性を維持することを困難にしてしまう。既存のＣＰＵ
の利点（論理構成の簡潔さや高速性など）を維持するこ
とを困難にしてしまう。
【００５０】検討事項Ｄに関する本発明の目的は、論理
的・物理的規模の増大を最小限とし、既存のＣＰＵと互
換性を維持しつつ、メモリ上の任意のアドレスのデータ
のビットの状態を判定して、分岐及びサブルーチン分岐
を可能にすることにある。更に、ＣＰＵの使い勝手の向
上、命令コード長の短縮、及び処理性能の向上を実現す
ることを目的とする。
的・物理的規模の増大を最小限とし、既存のＣＰＵと互
換性を維持しつつ、メモリ上の任意のアドレスのデータ
のビットの状態を判定して、分岐及びサブルーチン分岐
を可能にすることにある。更に、ＣＰＵの使い勝手の向
上、命令コード長の短縮、及び処理性能の向上を実現す
ることを目的とする。
【００５１】《検討課題Ｅ》本発明者は、検討課題Ｅと
して、単一の命令で複数の汎用レジスタ等に対してリー
ド／ライトを行うようにすることについて検討した。
尚、この検討課題Ｅに関する事項は、本願における国内
優先権主張の第４の基礎出願である特願平１１−３２０
５１８号の明細書に既に開示したが、その内容は未だ公
知ではない。この検討課題Ｅについて述べる。
して、単一の命令で複数の汎用レジスタ等に対してリー
ド／ライトを行うようにすることについて検討した。
尚、この検討課題Ｅに関する事項は、本願における国内
優先権主張の第４の基礎出願である特願平１１−３２０
５１８号の明細書に既に開示したが、その内容は未だ公
知ではない。この検討課題Ｅについて述べる。
【００５２】データ転送時のパケットコマンドなどの情
報は、複数の情報の集合で、例えば１６バイトなどであ
って、ＣＰＵのデータ処理単位よりは大きい。ＣＰＵ
は、これに含まれる個別の情報（コマンド、転送バイト
数、転送ロケーションなど）をリードして、解析する。
例えば、コマンドは８ビット、転送バイト数は３２ビッ
ト、転送ロケーション（アドレス）は３２ビットなどと
され、これらの個別の情報は、多くの場合、ＣＰＵの操
作可能なデータ長である。
報は、複数の情報の集合で、例えば１６バイトなどであ
って、ＣＰＵのデータ処理単位よりは大きい。ＣＰＵ
は、これに含まれる個別の情報（コマンド、転送バイト
数、転送ロケーションなど）をリードして、解析する。
例えば、コマンドは８ビット、転送バイト数は３２ビッ
ト、転送ロケーション（アドレス）は３２ビットなどと
され、これらの個別の情報は、多くの場合、ＣＰＵの操
作可能なデータ長である。
【００５３】また、プリンタの印刷データなどは、ＣＰ
Ｕの操作するデータ長より大きい。これらは個別のビッ
ト（ドット、ピクセルなど）の集合である。これを操作
する場合には、算術的な処理ではなく、ビット単位の処
理であり、論理的な処理が主に必要である。かかるデー
タを処理する場合には、ＣＰＵの操作するデータの単位
に複数回に分けて行なう。即ち、メモリからデータをリ
ードし、汎用レジスタ上で処理を行い、結果をメモリへ
ライトする処理を行なうことを繰り返す。
Ｕの操作するデータ長より大きい。これらは個別のビッ
ト（ドット、ピクセルなど）の集合である。これを操作
する場合には、算術的な処理ではなく、ビット単位の処
理であり、論理的な処理が主に必要である。かかるデー
タを処理する場合には、ＣＰＵの操作するデータの単位
に複数回に分けて行なう。即ち、メモリからデータをリ
ードし、汎用レジスタ上で処理を行い、結果をメモリへ
ライトする処理を行なうことを繰り返す。
【００５４】本発明者は、汎用レジスタの利用態様を更
に検討した。前記パケットコマンドや印刷データはワー
ドのようなＣＰＵによるデータ処理のデータ単位より大
きい。このようなＣＰＵによるデータ処理のデータ単位
より大きいデータ単位についても、一括してレジスタか
らリード或いはレジスタにライトできるようにすれば、
データ処理の高速化を図る上で好都合であることを本発
明者は見出した。具体的には、いわゆるフォンノイマン
型のＣＰＵにおいては、転送命令の実行にあたっては、
命令コードをリードし、これをデコードし、データをリ
ード／ライトする必要があるから、バイト或いはワード
単位でそのようなデータのレジスタ転送を複数回繰り返
すよりは、単一の命令で、複数の汎用レジスタのリード
／ライトを行なうようにすれば、データ転送の為に命令
コードをリードする回数を低減することができるからで
ある。
に検討した。前記パケットコマンドや印刷データはワー
ドのようなＣＰＵによるデータ処理のデータ単位より大
きい。このようなＣＰＵによるデータ処理のデータ単位
より大きいデータ単位についても、一括してレジスタか
らリード或いはレジスタにライトできるようにすれば、
データ処理の高速化を図る上で好都合であることを本発
明者は見出した。具体的には、いわゆるフォンノイマン
型のＣＰＵにおいては、転送命令の実行にあたっては、
命令コードをリードし、これをデコードし、データをリ
ード／ライトする必要があるから、バイト或いはワード
単位でそのようなデータのレジスタ転送を複数回繰り返
すよりは、単一の命令で、複数の汎用レジスタのリード
／ライトを行なうようにすれば、データ転送の為に命令
コードをリードする回数を低減することができるからで
ある。
【００５５】更に、前記省略可能なワードによって汎用
レジスタを拡張する技術と組み合わせれば、それによっ
て汎用レジスタを拡張して、複数の汎用レジスタを一括
してリード／ライトするためにそれらレジスタを空ける
ことも容易になることを見出した。
レジスタを拡張する技術と組み合わせれば、それによっ
て汎用レジスタを拡張して、複数の汎用レジスタを一括
してリード／ライトするためにそれらレジスタを空ける
ことも容易になることを見出した。
【００５６】一方、本発明者らが先に提案した特開平８
−２６３２９０号公報に記載のＣＰＵは、命令を実行す
る実行手段を制御するための制御手段に対して指定可能
な複数の汎用レジスタの組み合わせを固定にし、それら
複数の汎用レジスタのスタックに対する退避／復帰命令
を有し、前記複数の汎用レジスタを順次待避／復帰する
ようにしている。これは、サブルーチンや例外処理など
の、処理の切れ目で、それ以前の処理の状態を保存する
ことを目的とする処理に限られている。従って、アドレ
ッシングモードも、スタックポインタのプリデクリメン
ト（待避）／ポストインクリメント（復帰）に限定され
ている。また、汎用レジスタの待避／復帰毎に、アドレ
ス演算器を用いてアドレス計算を行なっている。
−２６３２９０号公報に記載のＣＰＵは、命令を実行す
る実行手段を制御するための制御手段に対して指定可能
な複数の汎用レジスタの組み合わせを固定にし、それら
複数の汎用レジスタのスタックに対する退避／復帰命令
を有し、前記複数の汎用レジスタを順次待避／復帰する
ようにしている。これは、サブルーチンや例外処理など
の、処理の切れ目で、それ以前の処理の状態を保存する
ことを目的とする処理に限られている。従って、アドレ
ッシングモードも、スタックポインタのプリデクリメン
ト（待避）／ポストインクリメント（復帰）に限定され
ている。また、汎用レジスタの待避／復帰毎に、アドレ
ス演算器を用いてアドレス計算を行なっている。
【００５７】前記特開平８−２６３２９０号公報に記載
の技術を他のアドレッシングモードに適用しようとする
と、例えば、４本の汎用レジスタとメモリの間の転送命
令では、レジスタ間接のリードの場合、２番め以降の汎
用レジスタ毎に、アドレスレジスタの内容に＋４、＋
８、＋１２のアドレス演算処理を行なって実効アドレス
を生成する必要がある。逆に、ライトの場合、最後以外
の汎用レジスタ毎に、アドレスレジスタの内容に−１
２、−８、−４の演算処理を行なって実効アドレスを生
成する必要がある。このため、レジスタ毎に実効アドレ
スの演算が必要になるので、不所望な内部動作ステート
が発生してしまう。
の技術を他のアドレッシングモードに適用しようとする
と、例えば、４本の汎用レジスタとメモリの間の転送命
令では、レジスタ間接のリードの場合、２番め以降の汎
用レジスタ毎に、アドレスレジスタの内容に＋４、＋
８、＋１２のアドレス演算処理を行なって実効アドレス
を生成する必要がある。逆に、ライトの場合、最後以外
の汎用レジスタ毎に、アドレスレジスタの内容に−１
２、−８、−４の演算処理を行なって実効アドレスを生
成する必要がある。このため、レジスタ毎に実効アドレ
スの演算が必要になるので、不所望な内部動作ステート
が発生してしまう。
【００５８】更に、ディスプレースメント付きレジスタ
間接では、ディスプレースメントとアドレスレジスタの
内容を加算した結果を内部に保持した上で、この加算結
果に上記レジスタ間接同様のアドレス計算を行なう必要
がある。これらは、ＣＰＵの内部動作を複雑にし、論理
的規模の増大を招き易い。
間接では、ディスプレースメントとアドレスレジスタの
内容を加算した結果を内部に保持した上で、この加算結
果に上記レジスタ間接同様のアドレス計算を行なう必要
がある。これらは、ＣＰＵの内部動作を複雑にし、論理
的規模の増大を招き易い。
【００５９】一般に、マイクロコンピュータは、汎用的
に使用できる（１種類のチップで複数の応用分野に対応
できる）ことが、その開発効率などの点で望ましい。特
に、ＣＰＵについては、アセンブラやＣコンパイラとい
ったソフトウェア開発装置、及びインサーキットエミュ
レータといったハードウェア開発装置が必要であるか
ら、マイクロコンピュータのアーキテクチャの変更は容
易ではないし、また、変更する場合も、既存のＣＰＵと
の互換性を保ち、上記ソフトウェア乃至ハードウェア開
発装置を共通に利用できるようにし、開発効率を向上す
ることが望ましい。
に使用できる（１種類のチップで複数の応用分野に対応
できる）ことが、その開発効率などの点で望ましい。特
に、ＣＰＵについては、アセンブラやＣコンパイラとい
ったソフトウェア開発装置、及びインサーキットエミュ
レータといったハードウェア開発装置が必要であるか
ら、マイクロコンピュータのアーキテクチャの変更は容
易ではないし、また、変更する場合も、既存のＣＰＵと
の互換性を保ち、上記ソフトウェア乃至ハードウェア開
発装置を共通に利用できるようにし、開発効率を向上す
ることが望ましい。
【００６０】なお、ブロック転送命令などといった、複
数単位のデータをメモリ上で連続的に転送する命令を命
令セットにマイクロコンピュータもある。このような命
令では、転送データは、ＣＰＵの汎用レジスタに格納さ
れないので、当該データに対して、直接操作できなかっ
たり、少なくとも、汎用レジスタに対するほど高速には
操作できない。
数単位のデータをメモリ上で連続的に転送する命令を命
令セットにマイクロコンピュータもある。このような命
令では、転送データは、ＣＰＵの汎用レジスタに格納さ
れないので、当該データに対して、直接操作できなかっ
たり、少なくとも、汎用レジスタに対するほど高速には
操作できない。
【００６１】検討課題Ｅに関する本発明の目的は、マイ
クロコンピュータなどのデータ処理装置またはデータ処
理システムにおいて、その論理的規模の増加を最小限に
しつつ、ＣＰＵの処理するデータ長、例えば、バイト、
ワード、ロングワードなどより大きいデータを処理する
必要がある場合に、ＣＰＵ処理プログラムの短縮、ＣＰ
Ｕによるデータ処理速度の高速化を実現することにあ
る。詳しくは、本発明は、データのリード／ライトに対
して、命令のリードの頻度を低減して、データ処理の高
速化を図ることができるようにしよとするものである。
クロコンピュータなどのデータ処理装置またはデータ処
理システムにおいて、その論理的規模の増加を最小限に
しつつ、ＣＰＵの処理するデータ長、例えば、バイト、
ワード、ロングワードなどより大きいデータを処理する
必要がある場合に、ＣＰＵ処理プログラムの短縮、ＣＰ
Ｕによるデータ処理速度の高速化を実現することにあ
る。詳しくは、本発明は、データのリード／ライトに対
して、命令のリードの頻度を低減して、データ処理の高
速化を図ることができるようにしよとするものである。
【００６２】検討課題Ｅに関する本発明の別の目的は、
既存ＣＰＵのソフトウェア資産を有効に利用でき、新た
なシステムの開発効率を向上させることができ、既存の
ＣＰＵのシステム発装置を流用でき、開発環境をいち早
く手依拠することが可能なデータ処理装置を提供するこ
とにある。
既存ＣＰＵのソフトウェア資産を有効に利用でき、新た
なシステムの開発効率を向上させることができ、既存の
ＣＰＵのシステム発装置を流用でき、開発環境をいち早
く手依拠することが可能なデータ処理装置を提供するこ
とにある。
【００６３】検討課題Ｅに関する本発明の更に別の目的
は、既存のＣＰＵに対して汎用レジスタ数の増加をソフ
トウェアで指定でき、これを利用して、プログラム作成
の容易化と、レジスタリード・レジスタライト動作の高
率化によってＣＰＵの処理性能を向上させることができ
るデータ処理装置を提供することにある。
は、既存のＣＰＵに対して汎用レジスタ数の増加をソフ
トウェアで指定でき、これを利用して、プログラム作成
の容易化と、レジスタリード・レジスタライト動作の高
率化によってＣＰＵの処理性能を向上させることができ
るデータ処理装置を提供することにある。
【００６４】検討課題Ｅに関する本発明のその他の目的
は、オブジェクトレベルで互換性を保ちつつ、アドレス
空間の広いＣＰＵとアドレス空間の小さいＣＰＵが存在
する場合には、オブジェクトレベルで互換性を保ちつ
つ、上記ＣＰＵ処理プログラムの短縮、ＣＰＵによる処
理の高速化等の目的を達成することができるデータ処理
装置を提供することにある。
は、オブジェクトレベルで互換性を保ちつつ、アドレス
空間の広いＣＰＵとアドレス空間の小さいＣＰＵが存在
する場合には、オブジェクトレベルで互換性を保ちつ
つ、上記ＣＰＵ処理プログラムの短縮、ＣＰＵによる処
理の高速化等の目的を達成することができるデータ処理
装置を提供することにある。
【００６５】上記検討課題Ａ乃至検討課題Ｅに関する本
願発明は、データ処理装置の演算性能の拡張と使いかっ
ての向上という点において、解決しようとする共通の課
題を有している。また、高速であるが、数に限りがある
汎用レジスタのデータの待避／復帰などを行なうことな
く、処理を可能にするという共通の課題を有している。
願発明は、データ処理装置の演算性能の拡張と使いかっ
ての向上という点において、解決しようとする共通の課
題を有している。また、高速であるが、数に限りがある
汎用レジスタのデータの待避／復帰などを行なうことな
く、処理を可能にするという共通の課題を有している。
【００６６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００６７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００６８】《検討課題Ａの解決手段》請求項１乃至９
に記載の発明は前記検討課題Ａに関する解決手段を与え
るものである。この検討課題Ａに関する解決手段とし
て、レジスタを指定するレジスタ指定情報を、２つの部
分に分割する。この２つの部分を命令コードの基本単位
上の別々の基本単位に配置する。一方の命令コードを省
略可能とし、省略可能な命令コードを省略すると、所定
レジスタ指定情報を暗黙的に想定してレジスタ選択動作
を行うようにする。
に記載の発明は前記検討課題Ａに関する解決手段を与え
るものである。この検討課題Ａに関する解決手段とし
て、レジスタを指定するレジスタ指定情報を、２つの部
分に分割する。この２つの部分を命令コードの基本単位
上の別々の基本単位に配置する。一方の命令コードを省
略可能とし、省略可能な命令コードを省略すると、所定
レジスタ指定情報を暗黙的に想定してレジスタ選択動作
を行うようにする。
【００６９】省略可能な命令コードは、レジスタ指定情
報の一部を保持するためのフィールドを有し、演算の種
類などは指定しないような命令コードにすれば良い。例
えば、省略不可能な命令コードを、既存のＣＰＵと共通
にし、省略可能な命令コードを既存のＣＰＵの未定義の
ワードに割当てればよい。
報の一部を保持するためのフィールドを有し、演算の種
類などは指定しないような命令コードにすれば良い。例
えば、省略不可能な命令コードを、既存のＣＰＵと共通
にし、省略可能な命令コードを既存のＣＰＵの未定義の
ワードに割当てればよい。
【００７０】省略可能な命令コードに含まれるレジスタ
指定フィールドの情報を保持する手段を設け、前記省略
可能な命令が実行されると、前記省略可能な命令コード
に含まれるレジスタ指定フィールドの情報を前記保持手
段に格納する。更に、命令の実行終了時に、前記保持手
段を、前記暗黙的な指定に対応する所定の値に設定す
る。
指定フィールドの情報を保持する手段を設け、前記省略
可能な命令が実行されると、前記省略可能な命令コード
に含まれるレジスタ指定フィールドの情報を前記保持手
段に格納する。更に、命令の実行終了時に、前記保持手
段を、前記暗黙的な指定に対応する所定の値に設定す
る。
【００７１】上記した手段によれば、暗黙的に指定可能
な汎用レジスタ（既存の汎用レジスタ）のみを使用して
いれば、省略可能の命令コードを省略できるから、命令
コード長を増加させることがない。少なくとも従来同等
の汎用レジスタを使用する場合は、従来同等の命令コー
ドでよい。命令コード長を増加させないことよって、処
理速度を低下させることがない。
な汎用レジスタ（既存の汎用レジスタ）のみを使用して
いれば、省略可能の命令コードを省略できるから、命令
コード長を増加させることがない。少なくとも従来同等
の汎用レジスタを使用する場合は、従来同等の命令コー
ドでよい。命令コード長を増加させないことよって、処
理速度を低下させることがない。
【００７２】前記省略可能な命令コードを付加すること
によって、命令によって直接汎用レジスタの全てを選択
できるから、プロラムの容易性を損うことなく、利用可
能な汎用レジスタの数を増やすことができる。また、任
意の量の汎用レジスタの一部を、所望のタスク毎や所望
の割込み処理などに確保しておく（他のタスクや処理で
は使用しない）ことによって、前記タスクや割込み処理
において汎用レジスタを待避したりする必要がなく、高
速化が図れる。また、前記タスクや割込み処理に確保す
る汎用レジスタ数は任意にできるから、タスクや処理の
間で、使用する汎用レジスタを相互に融通し合うことも
容易である。
によって、命令によって直接汎用レジスタの全てを選択
できるから、プロラムの容易性を損うことなく、利用可
能な汎用レジスタの数を増やすことができる。また、任
意の量の汎用レジスタの一部を、所望のタスク毎や所望
の割込み処理などに確保しておく（他のタスクや処理で
は使用しない）ことによって、前記タスクや割込み処理
において汎用レジスタを待避したりする必要がなく、高
速化が図れる。また、前記タスクや割込み処理に確保す
る汎用レジスタ数は任意にできるから、タスクや処理の
間で、使用する汎用レジスタを相互に融通し合うことも
容易である。
【００７３】前記省略可能な命令コードを付加すること
によって、指定できる汎用レジスタのアクセスは、ＲＡ
Ｍなどのメモリのアクセスより、一般に高速にできるか
ら、汎用レジスタ数を増加することにより、高速に処理
できるデータ量を増加させ、ひいてはＣＰＵの処理速度
を向上できる。また、いわゆるロードストア型の命令セ
ットを持ち、メモリの内容に対して直接演算できないよ
うなプロセッサについては、汎用レジスタを増加するこ
とにより、直接処理できるデータ量を増加でき、また、
メモリのアクセス頻度を低減することができ、処理速度
を向上することができる。
によって、指定できる汎用レジスタのアクセスは、ＲＡ
Ｍなどのメモリのアクセスより、一般に高速にできるか
ら、汎用レジスタ数を増加することにより、高速に処理
できるデータ量を増加させ、ひいてはＣＰＵの処理速度
を向上できる。また、いわゆるロードストア型の命令セ
ットを持ち、メモリの内容に対して直接演算できないよ
うなプロセッサについては、汎用レジスタを増加するこ
とにより、直接処理できるデータ量を増加でき、また、
メモリのアクセス頻度を低減することができ、処理速度
を向上することができる。
【００７４】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記省略可能な命令コードを付加できれば、下位互換性
をもつ、アドレス空間の小さいＣＰＵにも前記ワードを
付加できることになるから、オブジェクトレベルで互換
性を保ちつつ、アドレス空間の広いＣＰＵとアドレス空
間の小さいＣＰＵに汎用レジスタを追加できる。オブジ
ェクトレベルで互換性を保つことによる利点と汎用レジ
スタを追加することの利点の双方を享受することができ
る。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記省略可能な命令コードを付加できれば、下位互換性
をもつ、アドレス空間の小さいＣＰＵにも前記ワードを
付加できることになるから、オブジェクトレベルで互換
性を保ちつつ、アドレス空間の広いＣＰＵとアドレス空
間の小さいＣＰＵに汎用レジスタを追加できる。オブジ
ェクトレベルで互換性を保つことによる利点と汎用レジ
スタを追加することの利点の双方を享受することができ
る。
【００７５】上記手段の更に詳細な態様について言及す
る。命令コードを読み込んで動作し、データまたはアド
レスを格納可能なレジスタ（ＥＲ０〜ＥＲ３１）を複数
個持つデータ処理装置は、命令コードを保持する第１の
命令コード保持手段（ＩＲ１）及び第２の命令コード保
持手段（ＩＲ２）と、命令コードをデコードする命令デ
コード手段（ＤＥＣ）と、前記レジスタを選択する選択
手段（ＲＳＥＬ）とを含む。前記第１の命令コード保持
手段の出力は、前記第２の命令コード保持手段、前記命
令デコード手段及び前記レジスタ選択手段に結合され、
前記第２の命令コード保持手段の出力は、レジスタ選択
手段に結合され、前記命令デコード手段の出力は、レジ
スタ選択手段及び前記第２の命令コード保持手段に結合
され、前記命令デコード手段の前記第２の命令コード保
持手段への出力は、前記第２の命令コード保持手段に対
するラッチ信号（ＬＧＲＣＬ）と、所定の値へのセット
信号（ＲＳＬＧＲ）を含む。前記第２の命令コード保持
手段に対するラッチ信号は、前記命令デコード手段が所
定の命令コードをデコードしたとき発生し、前記第２の
命令コード保持手段に対する所定の値へのセット信号
は、前記所定の命令コードによって指定されたレジスタ
を用いる処理が終了された後にセット動作が行われる様
に発生する。
る。命令コードを読み込んで動作し、データまたはアド
レスを格納可能なレジスタ（ＥＲ０〜ＥＲ３１）を複数
個持つデータ処理装置は、命令コードを保持する第１の
命令コード保持手段（ＩＲ１）及び第２の命令コード保
持手段（ＩＲ２）と、命令コードをデコードする命令デ
コード手段（ＤＥＣ）と、前記レジスタを選択する選択
手段（ＲＳＥＬ）とを含む。前記第１の命令コード保持
手段の出力は、前記第２の命令コード保持手段、前記命
令デコード手段及び前記レジスタ選択手段に結合され、
前記第２の命令コード保持手段の出力は、レジスタ選択
手段に結合され、前記命令デコード手段の出力は、レジ
スタ選択手段及び前記第２の命令コード保持手段に結合
され、前記命令デコード手段の前記第２の命令コード保
持手段への出力は、前記第２の命令コード保持手段に対
するラッチ信号（ＬＧＲＣＬ）と、所定の値へのセット
信号（ＲＳＬＧＲ）を含む。前記第２の命令コード保持
手段に対するラッチ信号は、前記命令デコード手段が所
定の命令コードをデコードしたとき発生し、前記第２の
命令コード保持手段に対する所定の値へのセット信号
は、前記所定の命令コードによって指定されたレジスタ
を用いる処理が終了された後にセット動作が行われる様
に発生する。
【００７６】前記第２の命令コード保持手段に対する前
記所定の値へのセット信号は、例えば、前記命令デコー
ド手段が、命令の実行終了に呼応して発生すればよい。
あるいは、前記所定の値を保持するためのデータ保持手
段を更に含め、そのデータ保持手段の出力を前記第２の
命令コード保持手段に結合し、前記所定の値へのセット
信号の発生に呼応して、前記第２の命令コード保持手段
が、前記データ保持手段の値に応じた値にセットされる
ようにしてもよい。
記所定の値へのセット信号は、例えば、前記命令デコー
ド手段が、命令の実行終了に呼応して発生すればよい。
あるいは、前記所定の値を保持するためのデータ保持手
段を更に含め、そのデータ保持手段の出力を前記第２の
命令コード保持手段に結合し、前記所定の値へのセット
信号の発生に呼応して、前記第２の命令コード保持手段
が、前記データ保持手段の値に応じた値にセットされる
ようにしてもよい。
【００７７】《検討事項Ｂの解決手段》請求項１０乃至
４３に記載の発明は前記検討課題Ｂに関する解決手段を
与えるものである。検討課題Ｂに関する解決手段とし
て、既存の、メモリ・レジスタ間の転送命令や、レジス
タ・レジスタ間の演算命令の内、複数の命令コードを組
合せ、例えば、これを結合させる前置命令コードを用い
て、メモリ上の演算を可能にする。要するに、所定の前
置命令コードが付加された場合、これに続く複数の命令
コードを１つの命令として解釈し、実行する。ここで、
１つの命令とは、例えばリセット以外の要因で処理が分
断されない、或いは、リセットなどの特定の要因を除い
て途中で割り込み（例外処理）を受け付けない、等のよ
うに定義することができる。このとき、ＣＰＵ内の、テ
ンポラリレジスタの様な、プログラム上解放されていな
いラッチ手段を、汎用レジスタに代えて、若しくは汎用
レジスタと共に利用するととが、メモリ上のデータに対
する直接的な演算（若しくは直接的なデータ転送）を可
能とする。ここで、メモリ上のデータに対する直接的な
演算とは、前記命令コードには明示されないデータラッ
チ手段へメモリからデータをロードし、当該データラッ
チ手段にロードしたデータを用いて行なう演算処理であ
る。また、メモリとの間の直接的なデータ転送とは、前
記命令コードには明示されないデータラッチ手段へメモ
リからデータをロードし、当該データラッチ手段のデー
タを前記メモリにストアする処理である。
４３に記載の発明は前記検討課題Ｂに関する解決手段を
与えるものである。検討課題Ｂに関する解決手段とし
て、既存の、メモリ・レジスタ間の転送命令や、レジス
タ・レジスタ間の演算命令の内、複数の命令コードを組
合せ、例えば、これを結合させる前置命令コードを用い
て、メモリ上の演算を可能にする。要するに、所定の前
置命令コードが付加された場合、これに続く複数の命令
コードを１つの命令として解釈し、実行する。ここで、
１つの命令とは、例えばリセット以外の要因で処理が分
断されない、或いは、リセットなどの特定の要因を除い
て途中で割り込み（例外処理）を受け付けない、等のよ
うに定義することができる。このとき、ＣＰＵ内の、テ
ンポラリレジスタの様な、プログラム上解放されていな
いラッチ手段を、汎用レジスタに代えて、若しくは汎用
レジスタと共に利用するととが、メモリ上のデータに対
する直接的な演算（若しくは直接的なデータ転送）を可
能とする。ここで、メモリ上のデータに対する直接的な
演算とは、前記命令コードには明示されないデータラッ
チ手段へメモリからデータをロードし、当該データラッ
チ手段にロードしたデータを用いて行なう演算処理であ
る。また、メモリとの間の直接的なデータ転送とは、前
記命令コードには明示されないデータラッチ手段へメモ
リからデータをロードし、当該データラッチ手段のデー
タを前記メモリにストアする処理である。
【００７８】詳しくは、前記前置命令コードに続いて、
第１番目に、メモリ・レジスタ間転送命令コードを実行
する場合は、汎用レジスタではなく、ＣＰＵ内の、テン
ポラリレジスタの様な、プログラム上解放されていない
第１のラッチ手段とメモリの間でデータ転送を行なう。
更に、第２番目として、引き続きレジスタ・レジスタ間
の演算命令コードを実行する場合は、演算対象の内の単
数または複数のデータを前記第１のラッチ手段から読み
出すようにする。ここで、プログラム上解放されていな
いラッチ手段とは、プログラム上ユーザが指定できない
ラッチ手段、ＣＰＵ若しくはマイクロコンピュータ上に
おいてユーザから見えないテンポラリレジスタやバッフ
ァレジスタを意味する。そのようなラッチ手段は、プロ
グラム上解放されていないから、当然その記憶情報が退
避されることは想定されておらず、多くの場合、演算の
途中結果などを格納するのに用いることが想定されてお
り、１命令実行中にその使用状態を終えることが前提に
なっている。したがって、その前提の下では、前記ラッ
チ手段を使うとき退避を全く考えなくてもよい。その前
提を保証する為に、前置命令コードとこれに続く所定の
命令を１命令とみなし、途中に割り込みなどが入らない
ように考慮され、ラッチ手段に対する退避の必要性を排
除している。
第１番目に、メモリ・レジスタ間転送命令コードを実行
する場合は、汎用レジスタではなく、ＣＰＵ内の、テン
ポラリレジスタの様な、プログラム上解放されていない
第１のラッチ手段とメモリの間でデータ転送を行なう。
更に、第２番目として、引き続きレジスタ・レジスタ間
の演算命令コードを実行する場合は、演算対象の内の単
数または複数のデータを前記第１のラッチ手段から読み
出すようにする。ここで、プログラム上解放されていな
いラッチ手段とは、プログラム上ユーザが指定できない
ラッチ手段、ＣＰＵ若しくはマイクロコンピュータ上に
おいてユーザから見えないテンポラリレジスタやバッフ
ァレジスタを意味する。そのようなラッチ手段は、プロ
グラム上解放されていないから、当然その記憶情報が退
避されることは想定されておらず、多くの場合、演算の
途中結果などを格納するのに用いることが想定されてお
り、１命令実行中にその使用状態を終えることが前提に
なっている。したがって、その前提の下では、前記ラッ
チ手段を使うとき退避を全く考えなくてもよい。その前
提を保証する為に、前置命令コードとこれに続く所定の
命令を１命令とみなし、途中に割り込みなどが入らない
ように考慮され、ラッチ手段に対する退避の必要性を排
除している。
【００７９】前記第２番目の演算命令コードが、演算結
果をメモリに格納する処理を要求する命令コードの場合
には、前記転送命令コードで使用したメモリのアドレス
は、別のテンポラリレジスタなどの別のラッチ手段（第
２のラッチ手段）に格納する。前記演算命令の演算結果
は前記第１のラッチ手段に格納する。引き続き、メモリ
・レジスタ間の転送命令コードをマイクロコンピュータ
自ら生成し、前記アドレスを格納した第２のラッチ手段
の内容をアドレスとして、前記演算結果を格納した第１
のラッチ手段の内容をデータとして、メモリへの書込み
を行なう。
果をメモリに格納する処理を要求する命令コードの場合
には、前記転送命令コードで使用したメモリのアドレス
は、別のテンポラリレジスタなどの別のラッチ手段（第
２のラッチ手段）に格納する。前記演算命令の演算結果
は前記第１のラッチ手段に格納する。引き続き、メモリ
・レジスタ間の転送命令コードをマイクロコンピュータ
自ら生成し、前記アドレスを格納した第２のラッチ手段
の内容をアドレスとして、前記演算結果を格納した第１
のラッチ手段の内容をデータとして、メモリへの書込み
を行なう。
【００８０】更に説明を加える。前置命令コードによっ
て１命令とみなされる命令が、メモリ上のデータと汎用
レジスタ上のデータの演算を行い、結果を汎用レジスタ
上に格納する命令の場合には、前置命令コード、メモリ
・レジスタ転送命令コード、演算命令コードを実行し、
メモリ・レジスタ転送命令コードの実行時には、汎用レ
ジスタではなく、転送データをラッチ手段に格納し、演
算命令コードは、前記ラッチ手段に格納したデータと汎
用レジスタ上のデータとの演算を行い、結果を汎用レジ
スタに格納する。
て１命令とみなされる命令が、メモリ上のデータと汎用
レジスタ上のデータの演算を行い、結果を汎用レジスタ
上に格納する命令の場合には、前置命令コード、メモリ
・レジスタ転送命令コード、演算命令コードを実行し、
メモリ・レジスタ転送命令コードの実行時には、汎用レ
ジスタではなく、転送データをラッチ手段に格納し、演
算命令コードは、前記ラッチ手段に格納したデータと汎
用レジスタ上のデータとの演算を行い、結果を汎用レジ
スタに格納する。
【００８１】前置命令コードによって１命令とみなされ
る命令が、汎用レジスタ上のデータとメモリ上のデータ
の演算を行い、結果をメモリ上に格納する命令の場合に
は、前置命令コード、メモリ・レジスタ転送命令コー
ド、演算命令コード、及び内部で生成されたメモリ・レ
ジスタ転送命令コードを実行し、メモリ・レジスタ転送
命令コードの実行時には、汎用レジスタではなく、転送
データをラッチ手段に格納し、演算命令コードは、前記
ラッチ手段に格納したデータと汎用レジスタ上のデータ
との演算を行い、結果をラッチ手段に格納する。メモリ
・レジスタ転送命令コードは、前記アドレスを格納した
ラッチ手段の内容をアドレスとして、前記演算結果を格
納したラッチ手段の内容をデータとして、メモリへの書
込みを行なう。インクリメントなどのように、１つのメ
モリ上のデータに対する演算を行なう場合もこれと同様
にする。また、メモリ・レジスタ転送命令コード実行時
には、換言すれば、１つの命令とみなされる命令による
処理の途中には、演算結果等を反映するフラグの変化を
抑止し、前の演算命令による演算結果のフラグの状態を
保持する。この理由は以下の通りである。演算命令コー
ドの実行においては前の演算命令の実行によってフラグ
に反映された状態を参照しなければならない場合が有
り、このとき、転送命令若しくは転送命令コードの実行
によっても前記フラグの状態変化を全て許容した場合に
は不都合を生ずるからである。更に詳しくは当該命令と
してのフラグの変化と、転送命令自体のフラグの変化が
異なることによって不都合を生じさせないということで
ある。具体的には、その演算が算術演算であるとき、算
術演算結果で生じたオーバフローフラグが転送命令コー
ドによってクリアされたりしないようにするということ
である。
る命令が、汎用レジスタ上のデータとメモリ上のデータ
の演算を行い、結果をメモリ上に格納する命令の場合に
は、前置命令コード、メモリ・レジスタ転送命令コー
ド、演算命令コード、及び内部で生成されたメモリ・レ
ジスタ転送命令コードを実行し、メモリ・レジスタ転送
命令コードの実行時には、汎用レジスタではなく、転送
データをラッチ手段に格納し、演算命令コードは、前記
ラッチ手段に格納したデータと汎用レジスタ上のデータ
との演算を行い、結果をラッチ手段に格納する。メモリ
・レジスタ転送命令コードは、前記アドレスを格納した
ラッチ手段の内容をアドレスとして、前記演算結果を格
納したラッチ手段の内容をデータとして、メモリへの書
込みを行なう。インクリメントなどのように、１つのメ
モリ上のデータに対する演算を行なう場合もこれと同様
にする。また、メモリ・レジスタ転送命令コード実行時
には、換言すれば、１つの命令とみなされる命令による
処理の途中には、演算結果等を反映するフラグの変化を
抑止し、前の演算命令による演算結果のフラグの状態を
保持する。この理由は以下の通りである。演算命令コー
ドの実行においては前の演算命令の実行によってフラグ
に反映された状態を参照しなければならない場合が有
り、このとき、転送命令若しくは転送命令コードの実行
によっても前記フラグの状態変化を全て許容した場合に
は不都合を生ずるからである。更に詳しくは当該命令と
してのフラグの変化と、転送命令自体のフラグの変化が
異なることによって不都合を生じさせないということで
ある。具体的には、その演算が算術演算であるとき、算
術演算結果で生じたオーバフローフラグが転送命令コー
ドによってクリアされたりしないようにするということ
である。
【００８２】前置命令コードによって１命令とみなされ
る命令が、メモリ上の２つのデータを用いて演算し、演
算結果をメモリ上に格納する命令である場合には、前置
命令コード、第１、第２のメモリ・レジスタ転送命令コ
ード、演算命令コード、及び内部で生成したメモリ・レ
ジスタ転送命令コードを実行し、第１、第２のメモリ・
レジスタ転送命令コードの実行時には、汎用レジスタで
はなく、転送データをラッチ手段に格納し、演算命令コ
ードは、前記ラッチ手段に格納したデータの演算を行
い、結果をラッチ手段に格納する。メモリ・レジスタ転
送命令コードは、前記アドレスを格納したラッチ手段の
内容をアドレスとして、前記演算結果を格納したラッチ
手段の内容をデータとして、メモリへの書込みを行な
う。
る命令が、メモリ上の２つのデータを用いて演算し、演
算結果をメモリ上に格納する命令である場合には、前置
命令コード、第１、第２のメモリ・レジスタ転送命令コ
ード、演算命令コード、及び内部で生成したメモリ・レ
ジスタ転送命令コードを実行し、第１、第２のメモリ・
レジスタ転送命令コードの実行時には、汎用レジスタで
はなく、転送データをラッチ手段に格納し、演算命令コ
ードは、前記ラッチ手段に格納したデータの演算を行
い、結果をラッチ手段に格納する。メモリ・レジスタ転
送命令コードは、前記アドレスを格納したラッチ手段の
内容をアドレスとして、前記演算結果を格納したラッチ
手段の内容をデータとして、メモリへの書込みを行な
う。
【００８３】一方、前置命令コードによって１命令とみ
なされる命令が、メモリ上のデータを、別のメモリに転
送する命令の場合には、前置命令コード、メモリ・レジ
スタ転送命令コード、メモリ・レジスタ転送命令コード
を実行し、メモリ・レジスタ転送命令コードの実行時に
は、汎用レジスタではなく、転送データをラッチ手段に
格納し、メモリ・レジスタ転送命令コードは、前記演算
結果を格納したラッチ手段の内容をデータとして、メモ
リへの書込みを行なう。
なされる命令が、メモリ上のデータを、別のメモリに転
送する命令の場合には、前置命令コード、メモリ・レジ
スタ転送命令コード、メモリ・レジスタ転送命令コード
を実行し、メモリ・レジスタ転送命令コードの実行時に
は、汎用レジスタではなく、転送データをラッチ手段に
格納し、メモリ・レジスタ転送命令コードは、前記演算
結果を格納したラッチ手段の内容をデータとして、メモ
リへの書込みを行なう。
【００８４】前置命令コードによって１命令とみなされ
る命令が、イミディエイトデータとメモリ上のデータと
の演算の場合は、概略、汎用レジスタ上のデータとメモ
リ上のデータの演算を行い、結果をメモリ上に格納する
命令と同様にできる。
る命令が、イミディエイトデータとメモリ上のデータと
の演算の場合は、概略、汎用レジスタ上のデータとメモ
リ上のデータの演算を行い、結果をメモリ上に格納する
命令と同様にできる。
【００８５】前置命令コードによって１命令とみなされ
る命令が、イミディエイトデータを、メモリに転送する
命令の場合には、前置命令コード、イミディエイト・レ
ジスタ転送命令コード、メモリ・レジスタ転送命令コー
ドを実行し、イミディエイト・レジスタ転送命令コード
の実行時には、汎用レジスタではなく、イミディエイト
データをラッチ手段に格納し、メモリ・レジスタ転送命
令コードは、前記演算結果を格納したラッチ手段の内容
をデータとして、メモリへの書込みを行なう。
る命令が、イミディエイトデータを、メモリに転送する
命令の場合には、前置命令コード、イミディエイト・レ
ジスタ転送命令コード、メモリ・レジスタ転送命令コー
ドを実行し、イミディエイト・レジスタ転送命令コード
の実行時には、汎用レジスタではなく、イミディエイト
データをラッチ手段に格納し、メモリ・レジスタ転送命
令コードは、前記演算結果を格納したラッチ手段の内容
をデータとして、メモリへの書込みを行なう。
【００８６】複数の命令コードを組合せて一連のものと
して実行する場合には、それぞれの命令コードの間に、
割込みなどの不所望の処理が挿入されることを禁止す
る。そのための制御信号は前記前置命令コードをデコー
ドして生成すればよい。前置命令コードには、そのほか
のデータサイズなどの情報を持たせることも可能であ
る。
して実行する場合には、それぞれの命令コードの間に、
割込みなどの不所望の処理が挿入されることを禁止す
る。そのための制御信号は前記前置命令コードをデコー
ドして生成すればよい。前置命令コードには、そのほか
のデータサイズなどの情報を持たせることも可能であ
る。
【００８７】前置命令コードにひき続いて、メモリ−レ
ジスタ転送命令コードを実行する場合、独立したメモリ
−レジスタ転送命令の命令コードと全く同一の命令コー
ドである必要はなく、請求項１１及び請求項２９に記載
のようにアドレッシングモードといったメモリの指定方
法を示すビットのみを共通にし、その他のビットは適宜
変更することができる。
ジスタ転送命令コードを実行する場合、独立したメモリ
−レジスタ転送命令の命令コードと全く同一の命令コー
ドである必要はなく、請求項１１及び請求項２９に記載
のようにアドレッシングモードといったメモリの指定方
法を示すビットのみを共通にし、その他のビットは適宜
変更することができる。
【００８８】上記した手段によれば、メモリ・レジスタ
間の転送命令、レジスタ・レジスタ間の演算命令などの
命令コードは既存のものであるから、単独では従来同様
に動作し、既存の命令実行を阻害することがない。ま
た、既存の命令のみを使用していれば、既存のソフトウ
ェア資産を有効に利用できる。
間の転送命令、レジスタ・レジスタ間の演算命令などの
命令コードは既存のものであるから、単独では従来同様
に動作し、既存の命令実行を阻害することがない。ま
た、既存の命令のみを使用していれば、既存のソフトウ
ェア資産を有効に利用できる。
【００８９】汎用レジスタ方式やロード・ストア・アー
キテクチャなどの既存のＣＰＵが持つメリットを損なう
ことなく、前記演算性能を拡張することができる。
キテクチャなどの既存のＣＰＵが持つメリットを損なう
ことなく、前記演算性能を拡張することができる。
【００９０】前記前置命令コードは、アドレッシングモ
ードや演算の内容によらず共通に使用できるから、追加
する命令コードを最低限にすることができる。また、前
置命令コードに、そのほかのデータサイズなどの情報を
持たせることによって、全体的な命令コード長を短縮で
きる。
ードや演算の内容によらず共通に使用できるから、追加
する命令コードを最低限にすることができる。また、前
置命令コードに、そのほかのデータサイズなどの情報を
持たせることによって、全体的な命令コード長を短縮で
きる。
【００９１】メモリからラッチ手段へのデータ読み込
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
【００９２】メモリ上のデータを直接的に演算可能とす
ることによって、直接処理できるデータ量を増加でき、
また、汎用レジスタの退避／復帰などを省くことがで
き、処理速度を向上することができる。
ることによって、直接処理できるデータ量を増加でき、
また、汎用レジスタの退避／復帰などを省くことがで
き、処理速度を向上することができる。
【００９３】メモリ上のデータと汎用レジスタ上のデー
タの演算を行い、結果を汎用レジスタ上に格納する命令
の場合は、前置命令コードを含むため、メモリ・レジス
タ転送命令コード、演算命令コードを個別に実行した場
合の合計の処理時間より遅いが、汎用レジスタの退避や
復帰を行なわないので、全体的な処理時間は向上するこ
とができる。また、メモリ上のデータと汎用レジスタ上
のデータの演算を行い、結果をメモリ上に格納する命令
の場合は、レジスタ・メモリ転送命令コードを内部で発
生し、命令コードのリードを行なわないこと、前記別の
ラッチ手段（第２のラッチ手段）を利用して、リード時
に計算したメモリアドレスを再利用可能とすること、に
よって、メモリ・レジスタ転送命令コード、演算命令コ
ード、レジスタ・メモリ転送命令コードを個別に実行し
た場合の合計の処理時間よりも処理時間を短縮すること
ができる。
タの演算を行い、結果を汎用レジスタ上に格納する命令
の場合は、前置命令コードを含むため、メモリ・レジス
タ転送命令コード、演算命令コードを個別に実行した場
合の合計の処理時間より遅いが、汎用レジスタの退避や
復帰を行なわないので、全体的な処理時間は向上するこ
とができる。また、メモリ上のデータと汎用レジスタ上
のデータの演算を行い、結果をメモリ上に格納する命令
の場合は、レジスタ・メモリ転送命令コードを内部で発
生し、命令コードのリードを行なわないこと、前記別の
ラッチ手段（第２のラッチ手段）を利用して、リード時
に計算したメモリアドレスを再利用可能とすること、に
よって、メモリ・レジスタ転送命令コード、演算命令コ
ード、レジスタ・メモリ転送命令コードを個別に実行し
た場合の合計の処理時間よりも処理時間を短縮すること
ができる。
【００９４】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記前置命令コードを付加し、存在する転送命令、演算
命令を組合せることによって、下位互換性をもつ、アド
レス空間の小さいＣＰＵでもメモリ上のデータに対する
直接的な演算を可能にできる。換言すれば、同一の方法
で、オブジェクトレベルで互換性を保ちつつ、アドレス
空間の広いＣＰＵとアドレス空間の小さいＣＰＵでもメ
モリ上のデータを直接的に演算可能にできる。オブジェ
クトレベルで互換性を保つことによる利点とメモリ上の
データを直接的に演算可能にすることの利点の双方を享
受することができる。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記前置命令コードを付加し、存在する転送命令、演算
命令を組合せることによって、下位互換性をもつ、アド
レス空間の小さいＣＰＵでもメモリ上のデータに対する
直接的な演算を可能にできる。換言すれば、同一の方法
で、オブジェクトレベルで互換性を保ちつつ、アドレス
空間の広いＣＰＵとアドレス空間の小さいＣＰＵでもメ
モリ上のデータを直接的に演算可能にできる。オブジェ
クトレベルで互換性を保つことによる利点とメモリ上の
データを直接的に演算可能にすることの利点の双方を享
受することができる。
【００９５】既存の命令を組合せ、新規の命令機能を実
現しているので、命令セットの更なる拡張や、更なる高
速化に当たって、既存のＣＰＵに対して新たなる課題を
生じることが少ない。換言すれば、既存のＣＰＵに対し
て、更なる命令セットの拡張や、更なる高速化を行なう
技術が存在する（発明された）場合には、本発明を適用
して、既存のＣＰＵに対して命令セットを拡大したＣＰ
Ｕに対しても、同様の技術を適用することができる。新
規の命令機能を実現するために用いている、既存の命令
のそれぞれに、前記技術を適用して、再度組合せればよ
い。前置命令コードは動作が単純であり、また、既存の
命令に類似した動作とすることによって、変更は容易で
ある。
現しているので、命令セットの更なる拡張や、更なる高
速化に当たって、既存のＣＰＵに対して新たなる課題を
生じることが少ない。換言すれば、既存のＣＰＵに対し
て、更なる命令セットの拡張や、更なる高速化を行なう
技術が存在する（発明された）場合には、本発明を適用
して、既存のＣＰＵに対して命令セットを拡大したＣＰ
Ｕに対しても、同様の技術を適用することができる。新
規の命令機能を実現するために用いている、既存の命令
のそれぞれに、前記技術を適用して、再度組合せればよ
い。前置命令コードは動作が単純であり、また、既存の
命令に類似した動作とすることによって、変更は容易で
ある。
【００９６】また、既存の命令を組合せ、新規の命令機
能を実現しているので、既存のＣＰＵとエミュレーショ
ン用インタフェースを共通化することができ、ひいて
は、同じエミュレータのハードウェアを共通に利用でき
る。エミュレータのハードウェアを共通化することによ
って、早く開発環境を整えることができ、また、エミュ
レータの開発に必要な資源を最小限にすることができ
る。
能を実現しているので、既存のＣＰＵとエミュレーショ
ン用インタフェースを共通化することができ、ひいて
は、同じエミュレータのハードウェアを共通に利用でき
る。エミュレータのハードウェアを共通化することによ
って、早く開発環境を整えることができ、また、エミュ
レータの開発に必要な資源を最小限にすることができ
る。
【００９７】《検討事項Ｃの解決手段》請求項４４乃至
６６に記載の発明は前記検討課題Ｃに関する解決手段を
与えるものである。この検討課題Ｃに関する解決手段と
して、〔１〕レジスタ構成、又は命令とアドレッシング
モードとの組合せ、或いは前記双方の点に関し、一方が
他方を包含しないような異なる命令セットを含む複数の
データ処理装置例えば複数の下位ＣＰＵを想定する。こ
のとき、一方が他方の命令セットを包含しない、複数の
下位ＣＰＵに対して、何れの下位ＣＰＵをも包含する命
令セットを持った上位のＣＰＵを構成して提供する。
６６に記載の発明は前記検討課題Ｃに関する解決手段を
与えるものである。この検討課題Ｃに関する解決手段と
して、〔１〕レジスタ構成、又は命令とアドレッシング
モードとの組合せ、或いは前記双方の点に関し、一方が
他方を包含しないような異なる命令セットを含む複数の
データ処理装置例えば複数の下位ＣＰＵを想定する。こ
のとき、一方が他方の命令セットを包含しない、複数の
下位ＣＰＵに対して、何れの下位ＣＰＵをも包含する命
令セットを持った上位のＣＰＵを構成して提供する。
【００９８】開発に当たっては、既存のＣＰＵ（前記下
位ＣＰＵの一つ）に対して、汎用レジスタの構成を拡張
し、また、命令とアドレッシングモードの組合せを拡張
した、上位のＣＰＵを開発する。前記下位ＣＰＵは前記
上位ＣＰＵのサブセットの構成若しくは命令セットを持
つことになる。前記汎用レジスタの拡張、命令とアドレ
ッシングモードの組合せの拡張については後述する。
位ＣＰＵの一つ）に対して、汎用レジスタの構成を拡張
し、また、命令とアドレッシングモードの組合せを拡張
した、上位のＣＰＵを開発する。前記下位ＣＰＵは前記
上位ＣＰＵのサブセットの構成若しくは命令セットを持
つことになる。前記汎用レジスタの拡張、命令とアドレ
ッシングモードの組合せの拡張については後述する。
【００９９】更に、前記上位ＣＰＵの別のサブセットの
態様を以って、下位ＣＰＵの他方を実現する。
態様を以って、下位ＣＰＵの他方を実現する。
【０１００】前記のように異なる命令セットを含む複数
の下位ＣＰＵと、適宜適当な上位ＣＰＵとを提供するこ
とによって、応用分野のソフトウェア上の要求に応えた
り、利用者の様々な好みに応えたり、更に別のＣＰＵの
アセンブリ言語によるプログラムからも、比較的近い命
令セットのＣＰＵを選択可能にでき、高位のＣＰＵへの
移行を容易にすることができる。
の下位ＣＰＵと、適宜適当な上位ＣＰＵとを提供するこ
とによって、応用分野のソフトウェア上の要求に応えた
り、利用者の様々な好みに応えたり、更に別のＣＰＵの
アセンブリ言語によるプログラムからも、比較的近い命
令セットのＣＰＵを選択可能にでき、高位のＣＰＵへの
移行を容易にすることができる。
【０１０１】前記の、一方が他方の命令セットを包含し
ない、複数の下位ＣＰＵに対して、いずれのＣＰＵをも
包含する命令セットを持った上位のＣＰＵを準備するこ
とにより、ソフトウェア資産の有効利用を可能にしつ
つ、性能／機能の向上したＣＰＵを用意することができ
る。ソフトウェア資産の有効利用によって、使用者のソ
フトウェア開発の開発効率を向上することができる。
ない、複数の下位ＣＰＵに対して、いずれのＣＰＵをも
包含する命令セットを持った上位のＣＰＵを準備するこ
とにより、ソフトウェア資産の有効利用を可能にしつ
つ、性能／機能の向上したＣＰＵを用意することができ
る。ソフトウェア資産の有効利用によって、使用者のソ
フトウェア開発の開発効率を向上することができる。
【０１０２】開発に当たっては、既存の下位ＣＰＵに対
して、汎用レジスタ乃至は、命令とアドレッシングモー
ドの組合せを拡張した上位ＣＰＵを開発し、このサブセ
ットを持つ別の下位のＣＰＵを開発することによって、
上位ＣＰＵの論理的規模の増大を最小限にしつつ、性能
・機能・使い勝手などを向上することができると共に、
前記別の下位ＣＰＵの開発を容易にし、開発効率を向上
できる。前記上位のＣＰＵの、更に上位のＣＰＵを開発
する場合には、前記上位のＣＰＵに対する互換性を維持
すれば、前記複数のＣＰＵとの互換性を、自動的に維持
することができるから、ソフトウェア資産の有効利用を
実現しつつ、将来的な機能や性能の向上を図ったＣＰＵ
を実現し易くなる。
して、汎用レジスタ乃至は、命令とアドレッシングモー
ドの組合せを拡張した上位ＣＰＵを開発し、このサブセ
ットを持つ別の下位のＣＰＵを開発することによって、
上位ＣＰＵの論理的規模の増大を最小限にしつつ、性能
・機能・使い勝手などを向上することができると共に、
前記別の下位ＣＰＵの開発を容易にし、開発効率を向上
できる。前記上位のＣＰＵの、更に上位のＣＰＵを開発
する場合には、前記上位のＣＰＵに対する互換性を維持
すれば、前記複数のＣＰＵとの互換性を、自動的に維持
することができるから、ソフトウェア資産の有効利用を
実現しつつ、将来的な機能や性能の向上を図ったＣＰＵ
を実現し易くなる。
【０１０３】下位ＣＰＵのために開発されたプログラム
は、少なくとも、ソースプログラムのレベル（アセンブ
リ言語での記述レベル）で本発明に係る上位ＣＰＵに利
用可能になる。なお、ここで下位ＣＰＵとは、そのレジ
スタ構成並びにその命令セットが本発明に係る上位ＣＰ
ＵなどのＣＰＵのレジスタ構成及び命令セットに包含さ
れるようなＣＰＵをいう。
は、少なくとも、ソースプログラムのレベル（アセンブ
リ言語での記述レベル）で本発明に係る上位ＣＰＵに利
用可能になる。なお、ここで下位ＣＰＵとは、そのレジ
スタ構成並びにその命令セットが本発明に係る上位ＣＰ
ＵなどのＣＰＵのレジスタ構成及び命令セットに包含さ
れるようなＣＰＵをいう。
【０１０４】更に、オブジェクトプログラムレベルでの
上位互換を実現するには、有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズとを、前記レジス
タの利用形態に応じて切り替える動作モード、例えばマ
キシマムモードとミニマムモードを用意しておけばよ
い。ミニマムモードにおいてＣＰＵは少なくとも一つの
下位ＣＰＵと全く同様に動作する。マキシマムモードに
おいてＣＰＵはそれに備えられた最大限の機能を以って
上位ＣＰＵとして動作される。
上位互換を実現するには、有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズとを、前記レジス
タの利用形態に応じて切り替える動作モード、例えばマ
キシマムモードとミニマムモードを用意しておけばよ
い。ミニマムモードにおいてＣＰＵは少なくとも一つの
下位ＣＰＵと全く同様に動作する。マキシマムモードに
おいてＣＰＵはそれに備えられた最大限の機能を以って
上位ＣＰＵとして動作される。
【０１０５】〔２〕汎用レジスタを拡張するためには、
前記検討課題Ａに関する手段で述べたように、レジスタ
を指定するレジスタ指定情報を、２つの部分に分割す
る。この２つの部分を命令コードの基本単位上の別々の
基本単位に配置する。一方の命令コードを省略可能と
し、省略可能な命令コードを省略すると、所定レジスタ
指定情報を暗黙的に想定してレジスタ選択動作を行うよ
うにする。
前記検討課題Ａに関する手段で述べたように、レジスタ
を指定するレジスタ指定情報を、２つの部分に分割す
る。この２つの部分を命令コードの基本単位上の別々の
基本単位に配置する。一方の命令コードを省略可能と
し、省略可能な命令コードを省略すると、所定レジスタ
指定情報を暗黙的に想定してレジスタ選択動作を行うよ
うにする。
【０１０６】〔３〕命令とアドレッシングモードの組合
せを拡張するためには、前記検討課題Ｂに関する手段で
述べたように、既存の、メモリ・レジスタ間の転送命令
やレジスタ・レジスタ間の演算命令の内、複数の命令コ
ードを組合せ、例えばこれを結合させる前置命令コード
を用いて、メモリのデータを直接的に用いた演算を可能
にする。要するに、所定の前置命令コードが付加された
場合、これに続く複数の命令コードを１つの命令として
解釈し、実行する。
せを拡張するためには、前記検討課題Ｂに関する手段で
述べたように、既存の、メモリ・レジスタ間の転送命令
やレジスタ・レジスタ間の演算命令の内、複数の命令コ
ードを組合せ、例えばこれを結合させる前置命令コード
を用いて、メモリのデータを直接的に用いた演算を可能
にする。要するに、所定の前置命令コードが付加された
場合、これに続く複数の命令コードを１つの命令として
解釈し、実行する。
【０１０７】〔４〕アドレス空間が広く、論理的な規模
を縮小したＣＰＵを実現するには、アドレス空間全体に
対応するビット長のプログラムカウンタを設けて、プロ
グラム用としてはアドレス空間全体、少なくとも大部分
をリニアに利用可能にするとともに、比較的小規模なデ
ータを扱える程度に、データ転送のアドレッシングモー
ドを縮小したり、転送データのデータサイズを限定し
て、データアクセス時に、使用できるアドレス空間を小
さくし、かかるアドレス空間を２つに分割する。
を縮小したＣＰＵを実現するには、アドレス空間全体に
対応するビット長のプログラムカウンタを設けて、プロ
グラム用としてはアドレス空間全体、少なくとも大部分
をリニアに利用可能にするとともに、比較的小規模なデ
ータを扱える程度に、データ転送のアドレッシングモー
ドを縮小したり、転送データのデータサイズを限定し
て、データアクセス時に、使用できるアドレス空間を小
さくし、かかるアドレス空間を２つに分割する。
【０１０８】前記によれば、アドレス空間全体に対応す
るビット長のプログラムカウンタを設けて、プログラム
用としてはアドレス空間全体、少なくとも大部分をリニ
アに利用可能にするとともに、比較的小規模なデータを
扱える程度に、データ転送のアドレッシングモードを縮
小したり、転送データのデータサイズを限定したりし
て、所望の応用分野などでの使い勝手を損なわずに、論
理的規模を縮小できる。
るビット長のプログラムカウンタを設けて、プログラム
用としてはアドレス空間全体、少なくとも大部分をリニ
アに利用可能にするとともに、比較的小規模なデータを
扱える程度に、データ転送のアドレッシングモードを縮
小したり、転送データのデータサイズを限定したりし
て、所望の応用分野などでの使い勝手を損なわずに、論
理的規模を縮小できる。
【０１０９】データアクセス時に、使用できるアドレス
空間を小さくし、かかるアドレス空間を２つに分割する
ことによって、使い勝手を損なわずに、上位ＣＰＵとの
アドレス空間上の互換性を維持するとともに、上位ＣＰ
Ｕに実効アドレス計算方法などを切り替える動作モード
を予め用意しておくことにより、ソフトウェア上の互換
性を維持することができる。
空間を小さくし、かかるアドレス空間を２つに分割する
ことによって、使い勝手を損なわずに、上位ＣＰＵとの
アドレス空間上の互換性を維持するとともに、上位ＣＰ
Ｕに実効アドレス計算方法などを切り替える動作モード
を予め用意しておくことにより、ソフトウェア上の互換
性を維持することができる。
【０１１０】プログラム用のアドレス空間を広げること
により、Ｃ言語などの高級言語を使用したプログラミン
グなどに対する適性を向上できる。また、スタックポイ
ンタを切替え可能にすることによって、ＯＳなどのタス
ク管理時のスタックの容量の不所望の増加を抑止でき
る。内蔵のメモリなどのみを用いて動作するシングルチ
ップマイクロコンピュータ乃至マイクロコンピュータシ
ステムでも、高級言語やＯＳなどを容易に利用可能に
し、使用者のソフトウェアの開発効率を向上することが
できる。
により、Ｃ言語などの高級言語を使用したプログラミン
グなどに対する適性を向上できる。また、スタックポイ
ンタを切替え可能にすることによって、ＯＳなどのタス
ク管理時のスタックの容量の不所望の増加を抑止でき
る。内蔵のメモリなどのみを用いて動作するシングルチ
ップマイクロコンピュータ乃至マイクロコンピュータシ
ステムでも、高級言語やＯＳなどを容易に利用可能に
し、使用者のソフトウェアの開発効率を向上することが
できる。
【０１１１】〔５〕また、開発装置については、前記上
位のＣＰＵの命令セットについてのソフトウェア開発装
置を用意し、更に、一方が他方の命令セットを包含しな
い、複数のＣＰＵに対しても共通に利用可能にし、利用
者がＣＰＵを選択できるようにする。
位のＣＰＵの命令セットについてのソフトウェア開発装
置を用意し、更に、一方が他方の命令セットを包含しな
い、複数のＣＰＵに対しても共通に利用可能にし、利用
者がＣＰＵを選択できるようにする。
【０１１２】ソフトウェア開発装置上で、アセンブリ言
語などの、汎用的な機能を持つ汎用レジスタの記述を、
複数種類許すようにする。
語などの、汎用的な機能を持つ汎用レジスタの記述を、
複数種類許すようにする。
【０１１３】エミュレータについては、搭載するエミュ
レーション用プロセッサのエミュレーション用インタフ
ェースを共通化する。ＣＰＵの解析を行なうために、エ
ミュレータ上で、対象のＣＰＵを選択する手段を設け
る。特に、逆アセンブラの対象ＣＰＵを選択可能にす
る。
レーション用プロセッサのエミュレーション用インタフ
ェースを共通化する。ＣＰＵの解析を行なうために、エ
ミュレータ上で、対象のＣＰＵを選択する手段を設け
る。特に、逆アセンブラの対象ＣＰＵを選択可能にす
る。
【０１１４】前記上位ＣＰＵの命令セットについてのソ
フトウェア開発装置を用意し、更に、一方が他方の命令
セットを包含しない、複数のＣＰＵに対しても共通に利
用可能にし、利用者がＣＰＵを選択できるようにするこ
とによって、ソフトウェア開発装置の開発効率を向上す
ることができる。使用者にとっては、前記、複数のＣＰ
Ｕを使用してもソフトウェア開発装置が共通であるか
ら、不所望な費用を発生させなくてよい。前記、複数の
ＣＰＵの内の一つのＣＰＵから、別のＣＰＵへの移行が
容易になり、開発効率を向上することができる。
フトウェア開発装置を用意し、更に、一方が他方の命令
セットを包含しない、複数のＣＰＵに対しても共通に利
用可能にし、利用者がＣＰＵを選択できるようにするこ
とによって、ソフトウェア開発装置の開発効率を向上す
ることができる。使用者にとっては、前記、複数のＣＰ
Ｕを使用してもソフトウェア開発装置が共通であるか
ら、不所望な費用を発生させなくてよい。前記、複数の
ＣＰＵの内の一つのＣＰＵから、別のＣＰＵへの移行が
容易になり、開発効率を向上することができる。
【０１１５】また、上位ＣＰＵと下位ＣＰＵとエミュレ
ーション用インタフェースを共通化することができ、ま
た、上位ＣＰＵのエミュレーション用論理回路を開発す
ることによって、これを下位ＣＰＵにも利用でき、エミ
ュレーション用プロセッサを含めた開発効率を向上でき
る。また、同じエミュレータのハードウェアを共通で
き、これによって、逸早く開発環境を整えることができ
るとともに、また、エミュレータの開発に必要な資源を
最小限にすることができる。エミュレータに搭載する逆
アセンブラは、上位ＣＰＵのものを開発するとともに、
エミュレータ上で対象のＣＰＵを選択する手段を設ける
ことによって、実質的に一つの逆アセンブラでよいこと
になるから、開発効率を更に向上できる。
ーション用インタフェースを共通化することができ、ま
た、上位ＣＰＵのエミュレーション用論理回路を開発す
ることによって、これを下位ＣＰＵにも利用でき、エミ
ュレーション用プロセッサを含めた開発効率を向上でき
る。また、同じエミュレータのハードウェアを共通で
き、これによって、逸早く開発環境を整えることができ
るとともに、また、エミュレータの開発に必要な資源を
最小限にすることができる。エミュレータに搭載する逆
アセンブラは、上位ＣＰＵのものを開発するとともに、
エミュレータ上で対象のＣＰＵを選択する手段を設ける
ことによって、実質的に一つの逆アセンブラでよいこと
になるから、開発効率を更に向上できる。
【０１１６】〔６〕検討課題Ｃに関して以上に述べた手
段を、互換性、エミュレーション用プロセッサ、エミュ
レータ、ソフトウェア開発装置、上位ＣＰＵのようなデ
ータ処理装置、下位ＣＰＵのようなデータ処理装置の観
点より整理することができる。
段を、互換性、エミュレーション用プロセッサ、エミュ
レータ、ソフトウェア開発装置、上位ＣＰＵのようなデ
ータ処理装置、下位ＣＰＵのようなデータ処理装置の観
点より整理することができる。
【０１１７】〔６−１〕互換性の観点のデータ処理装置
は、命令を所定の手順にしたがって実行するものであっ
て、第１の別のデータ処理装置の命令実行機能を包含す
ることによって当該第１の別のマイクロコンピュータの
命令コードと同一の命令コードを実行可能であり、第２
の別のデータ処理装置の命令実行機能を包含することに
よって当該第２の別のデータ処理装置の命令コードと同
一の命令コードを実行可能である。そして、前記第１の
別のデータ処理装置の命令実行機能に包含されず、前記
第２の別のデータ処理装置の命令実行機能に包含される
ところの、オペランド指定とオペレーション指定との双
方又は何れか一方に関し、複数の前記指定を組み合わせ
た命令と、前記第２の別のデータ処理装置の命令実行機
能に包含されず、前記第１の別のデータ処理装置の命令
実行機能に包含されるところの、オペランド指定とオペ
レーション指定との双方又は何れか一方に関し、複数の
前記指定を組み合わせた命令と、を実行する命令実行手
段を含む。
は、命令を所定の手順にしたがって実行するものであっ
て、第１の別のデータ処理装置の命令実行機能を包含す
ることによって当該第１の別のマイクロコンピュータの
命令コードと同一の命令コードを実行可能であり、第２
の別のデータ処理装置の命令実行機能を包含することに
よって当該第２の別のデータ処理装置の命令コードと同
一の命令コードを実行可能である。そして、前記第１の
別のデータ処理装置の命令実行機能に包含されず、前記
第２の別のデータ処理装置の命令実行機能に包含される
ところの、オペランド指定とオペレーション指定との双
方又は何れか一方に関し、複数の前記指定を組み合わせ
た命令と、前記第２の別のデータ処理装置の命令実行機
能に包含されず、前記第１の別のデータ処理装置の命令
実行機能に包含されるところの、オペランド指定とオペ
レーション指定との双方又は何れか一方に関し、複数の
前記指定を組み合わせた命令と、を実行する命令実行手
段を含む。
【０１１８】前記オペランド指定は、例えば、実効アド
レスの演算、汎用レジスタ、又はアドレス空間に関する
指定である。
レスの演算、汎用レジスタ、又はアドレス空間に関する
指定である。
【０１１９】前記データ処理装置が、有効なアドレスの
ビット数とベクタ及びスタックの単位サイズとが相違さ
れる第１動作モードと第２の動作モードとを切替え可能
に有するなら、前記第１の動作モードにおける有効なア
ドレスのビット数と、ベクタ及びスタックの単位サイズ
は、前記第１の別のデータ処理装置と同等である。前記
第２の動作モードにおける有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズは、前記第２の別
のデータ処理装置と同等である。
ビット数とベクタ及びスタックの単位サイズとが相違さ
れる第１動作モードと第２の動作モードとを切替え可能
に有するなら、前記第１の動作モードにおける有効なア
ドレスのビット数と、ベクタ及びスタックの単位サイズ
は、前記第１の別のデータ処理装置と同等である。前記
第２の動作モードにおける有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズは、前記第２の別
のデータ処理装置と同等である。
【０１２０】互換性に着目した更に別の観点のデータ処
理装置は、命令を所定の手順にしたがって実行するデー
タ処理装置であって、データ情報の保持には全体又は２
分割した領域を利用可能であり、且つ、２分割された下
位側のビット数よりも多いビット数を以ってアドレス情
報の保持にも利用可能な汎用レジスタを複数有する。命
令実行手段は、前記２分割した下位側のビット数に相当
する汎用レジスタを、所定の複数有する第１の別のデー
タ処理装置の命令のコードと同一ビット数の命令のコー
ドを実行可能なように当該第１の別のデータ処理装置の
命令実行機能を包含した上で、前記２分割可能な汎用レ
ジスタの全体を利用する命令を実行し、また、前記２分
割可能な汎用レジスタを前記所定の複数よりも少ない数
だけ有する第２の別のデータ処理装置の命令のコードと
同一ビット数の命令コードを実行可能なように当該第２
の別のデータ処理装置の命令実行機能を包含する。
理装置は、命令を所定の手順にしたがって実行するデー
タ処理装置であって、データ情報の保持には全体又は２
分割した領域を利用可能であり、且つ、２分割された下
位側のビット数よりも多いビット数を以ってアドレス情
報の保持にも利用可能な汎用レジスタを複数有する。命
令実行手段は、前記２分割した下位側のビット数に相当
する汎用レジスタを、所定の複数有する第１の別のデー
タ処理装置の命令のコードと同一ビット数の命令のコー
ドを実行可能なように当該第１の別のデータ処理装置の
命令実行機能を包含した上で、前記２分割可能な汎用レ
ジスタの全体を利用する命令を実行し、また、前記２分
割可能な汎用レジスタを前記所定の複数よりも少ない数
だけ有する第２の別のデータ処理装置の命令のコードと
同一ビット数の命令コードを実行可能なように当該第２
の別のデータ処理装置の命令実行機能を包含する。
【０１２１】互換性に着目したデータ処理装置の開発方
法の観点によると、第１のデータ処理装置における未定
義の命令のコードを前置命令コードとし、前記前置命令
コードは、これに続く、第１のデータ処理装置の命令コ
ードの定義を変更して、第１のデータ処理装置では定義
されていない、オペランド指定とオペレーション指定と
の双方又は何れか一方に関し、複数の前記指定を組合せ
た命令を定義することにより、前記第１のデータ処理装
置の命令を包含する命令を有する第２のデータ処理装置
の命令を実現する。前記第２のデータ処理装置の命令の
一部によって第３のデータ処理装置の命令を実現する。
法の観点によると、第１のデータ処理装置における未定
義の命令のコードを前置命令コードとし、前記前置命令
コードは、これに続く、第１のデータ処理装置の命令コ
ードの定義を変更して、第１のデータ処理装置では定義
されていない、オペランド指定とオペレーション指定と
の双方又は何れか一方に関し、複数の前記指定を組合せ
た命令を定義することにより、前記第１のデータ処理装
置の命令を包含する命令を有する第２のデータ処理装置
の命令を実現する。前記第２のデータ処理装置の命令の
一部によって第３のデータ処理装置の命令を実現する。
【０１２２】前記前置命令コードは、例えば、これに続
く命令コードによって指定される汎用レジスタの指定を
変更可能にするものである。また、別の前置命令コード
は、これに続く転送命令コードと、別の転送命令のコー
ドまたは演算命令のコードの内の２つ以上の命令コード
によって、メモリ上のデータの操作を定義するもであ
る。
く命令コードによって指定される汎用レジスタの指定を
変更可能にするものである。また、別の前置命令コード
は、これに続く転送命令コードと、別の転送命令のコー
ドまたは演算命令のコードの内の２つ以上の命令コード
によって、メモリ上のデータの操作を定義するもであ
る。
【０１２３】〔６−２〕エミュレーション用プロセッサ
の観点によると、前記互換性の観点で説明したデータ処
理装置と、エミュレーションインタフェースとを含み、
前記データ処理装置の命令実行によって、前記第１、第
２の別のデータ処理装置の命令実行を代行可能なように
エミュレーション用プロセッサを構成する。
の観点によると、前記互換性の観点で説明したデータ処
理装置と、エミュレーションインタフェースとを含み、
前記データ処理装置の命令実行によって、前記第１、第
２の別のデータ処理装置の命令実行を代行可能なように
エミュレーション用プロセッサを構成する。
【０１２４】〔６−３〕エミュレータの観点によると、
前記エミュレーション用プロセッサを搭載し、ユーザプ
ログラムを実行するエミュレーション用プロセッサにそ
の内部状態を制御させる為の制御プログラムを格納可能
なエミュレーションプログラム領域と、エミュレーショ
ンプログラム領域に前記制御プログラムを格納するコン
トロールプロセッサとを含んでエミュレータを構成す
る。
前記エミュレーション用プロセッサを搭載し、ユーザプ
ログラムを実行するエミュレーション用プロセッサにそ
の内部状態を制御させる為の制御プログラムを格納可能
なエミュレーションプログラム領域と、エミュレーショ
ンプログラム領域に前記制御プログラムを格納するコン
トロールプロセッサとを含んでエミュレータを構成す
る。
【０１２５】エミュレーション用プロセッサは、前記制
御プログラムに従った内部の設定状態に応じて前記第
１、第２の別のデータ処理装置の命令実行を代行させる
ことが可能である。
御プログラムに従った内部の設定状態に応じて前記第
１、第２の別のデータ処理装置の命令実行を代行させる
ことが可能である。
【０１２６】〔６−４〕ソフトウェア開発装置（クロス
ソフトウェア）の観点によると、生成すべきプログラム
の対象となるデータ処理装置を選択する手段を設け、前
記前記互換性の観点で説明したデータ処理装置、第１の
別のデータ処理装置又は第２の別のデータ処理装置のプ
ログラムを生成可能にソフトウェア開発装置を構成す
る。
ソフトウェア）の観点によると、生成すべきプログラム
の対象となるデータ処理装置を選択する手段を設け、前
記前記互換性の観点で説明したデータ処理装置、第１の
別のデータ処理装置又は第２の別のデータ処理装置のプ
ログラムを生成可能にソフトウェア開発装置を構成す
る。
【０１２７】〔６−５〕上位ＣＰＵの観点によると、デ
ータ処理装置は、データまたはアドレスを格納可能なレ
ジスタを複数個備え、命令コードを読み込んで制御手段
で解読して動作する。前記命令コードは基本単位から構
成され、前記レジスタを指定するレジスタ指定情報は複
数の命令コード基本単位に分割して保持させることが可
能にされる。メモリとレジスタ間のデータ転送を行なう
転送命令コードと、レジスタ上のデータに対して演算を
行なう演算命令コードとを命令セットに含む。前記制御
手段は、前記命令コードが保有する前記レジスタ指定情
報の解読結果に基づいてレジスタを選択し、分割された
一方のレジスタ指定情報を持つ前置命令コードが省略さ
れた場合には、省略されたレジスタ指定情報に代わって
所定のレジスタ指定情報を暗黙的に想定してレジスタを
選択し、また、前置命令コードと、前記転送命令コード
と、前記演算命令コードとを、順次読み込んで、一つの
命令として解釈し、メモリ上のデータに対する直接的な
演算を実行させる。
ータ処理装置は、データまたはアドレスを格納可能なレ
ジスタを複数個備え、命令コードを読み込んで制御手段
で解読して動作する。前記命令コードは基本単位から構
成され、前記レジスタを指定するレジスタ指定情報は複
数の命令コード基本単位に分割して保持させることが可
能にされる。メモリとレジスタ間のデータ転送を行なう
転送命令コードと、レジスタ上のデータに対して演算を
行なう演算命令コードとを命令セットに含む。前記制御
手段は、前記命令コードが保有する前記レジスタ指定情
報の解読結果に基づいてレジスタを選択し、分割された
一方のレジスタ指定情報を持つ前置命令コードが省略さ
れた場合には、省略されたレジスタ指定情報に代わって
所定のレジスタ指定情報を暗黙的に想定してレジスタを
選択し、また、前置命令コードと、前記転送命令コード
と、前記演算命令コードとを、順次読み込んで、一つの
命令として解釈し、メモリ上のデータに対する直接的な
演算を実行させる。
【０１２８】前記メモリ上のデータに対する直接的な演
算とは、例えば、前記命令コードには明示されないデー
タラッチ手段へメモリからデータをロードし、当該デー
タラッチ手段にロードしたデータを用いて行なう演算処
理である。
算とは、例えば、前記命令コードには明示されないデー
タラッチ手段へメモリからデータをロードし、当該デー
タラッチ手段にロードしたデータを用いて行なう演算処
理である。
【０１２９】また、上位ＣＰＵの別の観点によるデータ
処理装置は、データまたはアドレスを格納可能なレジス
タを複数個備え、命令コードを読み込んで制御手段で解
読して動作する。前記命令コードは基本単位から構成さ
れ、前記レジスタを指定するレジスタ指定情報は複数の
命令コード基本単位に分割して保持させることが可能に
される。メモリとレジスタ間のデータ転送を行なう転送
命令コードを命令セットに含む。前記制御手段は、前記
命令コードが保有する前記レジスタ指定情報の解読結果
に基づいてレジスタを選択し、分割された一方のレジス
タ指定情報を持つ前置命令コードが省略された場合に
は、省略されたレジスタ指定情報に代わって所定のレジ
スタ指定情報を暗黙的に想定してレジスタを選択し、ま
た、前置命令コードと、前記転送命令コードと、別の転
送命令コードとを、順次読み込んで、一つの命令として
解釈し、メモリとの間の直接的なデータ転送を実行させ
る。
処理装置は、データまたはアドレスを格納可能なレジス
タを複数個備え、命令コードを読み込んで制御手段で解
読して動作する。前記命令コードは基本単位から構成さ
れ、前記レジスタを指定するレジスタ指定情報は複数の
命令コード基本単位に分割して保持させることが可能に
される。メモリとレジスタ間のデータ転送を行なう転送
命令コードを命令セットに含む。前記制御手段は、前記
命令コードが保有する前記レジスタ指定情報の解読結果
に基づいてレジスタを選択し、分割された一方のレジス
タ指定情報を持つ前置命令コードが省略された場合に
は、省略されたレジスタ指定情報に代わって所定のレジ
スタ指定情報を暗黙的に想定してレジスタを選択し、ま
た、前置命令コードと、前記転送命令コードと、別の転
送命令コードとを、順次読み込んで、一つの命令として
解釈し、メモリとの間の直接的なデータ転送を実行させ
る。
【０１３０】前記メモリとの間の直接的なデータ転送と
は、例えば、前記命令コードには明示されないデータラ
ッチ手段へメモリからデータをロードし、当該データラ
ッチ手段のデータを前記メモリにストアする処理であ
る。
は、例えば、前記命令コードには明示されないデータラ
ッチ手段へメモリからデータをロードし、当該データラ
ッチ手段のデータを前記メモリにストアする処理であ
る。
【０１３１】〔６−６〕下位ＣＰＵの観点によるデータ
処理装置は、アドレス空間のビット数に相応するビット
数のプログラムカウント手段と、データ情報の保持には
全体又は２分割した領域を利用可能であり、且つ、２分
割された前記一方のビット数よりも多いビット数を以っ
てアドレス情報の保持にも利用可能な複数の汎用レジス
タと、命令実行手段とを有する。前記命令実行手段は、
データ情報の保持に前記汎用レジスタの全体を利用する
命令と、前記汎用レジスタと別の記憶装置との間のデー
タ転送命令とを実行可能であって、前記データ転送命令
の転送データのビット数を、前記汎用レジスタの２分割
した前記一方のビット数以下とすることが可能であり、
また、アドレス空間上のデータを指定するためのアドレ
ッシングモードの一部をアドレス空間上で複数に分離さ
れた部分で有効とする。
処理装置は、アドレス空間のビット数に相応するビット
数のプログラムカウント手段と、データ情報の保持には
全体又は２分割した領域を利用可能であり、且つ、２分
割された前記一方のビット数よりも多いビット数を以っ
てアドレス情報の保持にも利用可能な複数の汎用レジス
タと、命令実行手段とを有する。前記命令実行手段は、
データ情報の保持に前記汎用レジスタの全体を利用する
命令と、前記汎用レジスタと別の記憶装置との間のデー
タ転送命令とを実行可能であって、前記データ転送命令
の転送データのビット数を、前記汎用レジスタの２分割
した前記一方のビット数以下とすることが可能であり、
また、アドレス空間上のデータを指定するためのアドレ
ッシングモードの一部をアドレス空間上で複数に分離さ
れた部分で有効とする。
【０１３２】前記アドレス空間上で複数に分離された一
方の部分には、命令実行の開始アドレスを指定するベク
タを含め、他方の部分には、リード・ライト可能な別の
記憶装置のアドレスをマッピング可能である。
方の部分には、命令実行の開始アドレスを指定するベク
タを含め、他方の部分には、リード・ライト可能な別の
記憶装置のアドレスをマッピング可能である。
【０１３３】《検討課題Ｄの解決手段》請求項６７乃至
７６に記載の発明は前記検討課題Ｄに関する解決手段を
与えるものである。この検討課題Ｄに関する解決手段と
して、メモリ上のデータのビットの状態に応じた分岐を
行なう命令を、動作を規定するフィールド（オペレーシ
ョンフィールド）を複数に分割し、これを命令コードの
基本単位上の別のワードで実現し、かかるワードを、独
立して使用可能な別の命令の命令コード、乃至、別の命
令の命令コードの一部と共通にする。かかる命令コード
の第１のワードは、テンポラリレジスタの様な、プログ
ラム上解放されていないラッチ手段とメモリの間でデー
タ転送を行なう。第２のワードは、前記ラッチ手段の所
望のビットの状態を判定して分岐を行なう。上記テンポ
ラリレジスタの様なラッチ手段には、指定されたビット
の状態を判定する手段を設け、ＡＬＵなどに読み出した
りすることなく、所定のビットの状態を判定できるよう
にする。上記命令コードの第１のワードは、コンディシ
ョンコードなどの変化を禁止し、また、その終了時点で
割込み例外処理を禁止するようにする。
７６に記載の発明は前記検討課題Ｄに関する解決手段を
与えるものである。この検討課題Ｄに関する解決手段と
して、メモリ上のデータのビットの状態に応じた分岐を
行なう命令を、動作を規定するフィールド（オペレーシ
ョンフィールド）を複数に分割し、これを命令コードの
基本単位上の別のワードで実現し、かかるワードを、独
立して使用可能な別の命令の命令コード、乃至、別の命
令の命令コードの一部と共通にする。かかる命令コード
の第１のワードは、テンポラリレジスタの様な、プログ
ラム上解放されていないラッチ手段とメモリの間でデー
タ転送を行なう。第２のワードは、前記ラッチ手段の所
望のビットの状態を判定して分岐を行なう。上記テンポ
ラリレジスタの様なラッチ手段には、指定されたビット
の状態を判定する手段を設け、ＡＬＵなどに読み出した
りすることなく、所定のビットの状態を判定できるよう
にする。上記命令コードの第１のワードは、コンディシ
ョンコードなどの変化を禁止し、また、その終了時点で
割込み例外処理を禁止するようにする。
【０１３４】第１の例は、テンポラリレジスタの様な、
プログラム上解放されていないラッチ手段とメモリの間
でデータ転送を行なう転送命令コード（第１のワード）
と、条件分岐命令コード（第２のワード）を組合せて、
上記転送命令コードに続いて、上記条件分岐命令を実行
する場合には、条件を、コンディションコードに代え
て、ビット番号と当該ビットの状態とするようにし、メ
モリ上のデータのビットの状態に応じた分岐を可能にす
る。更に、上記転送命令コードは、ビットテスト命令な
どの一部と共通化するとよい。
プログラム上解放されていないラッチ手段とメモリの間
でデータ転送を行なう転送命令コード（第１のワード）
と、条件分岐命令コード（第２のワード）を組合せて、
上記転送命令コードに続いて、上記条件分岐命令を実行
する場合には、条件を、コンディションコードに代え
て、ビット番号と当該ビットの状態とするようにし、メ
モリ上のデータのビットの状態に応じた分岐を可能にす
る。更に、上記転送命令コードは、ビットテスト命令な
どの一部と共通化するとよい。
【０１３５】第１の例の別の観点では、ビットテスト命
令などの命令コードと共通の、テンポラリレジスタの様
な、プログラム上解放されていないラッチ手段とメモリ
の間でデータ転送を行なう転送命令コードと、条件分岐
命令の命令コードを組合せて、アドレス空間上のデータ
の所定のビットの状態を判定して分岐する分岐命令を実
現する。
令などの命令コードと共通の、テンポラリレジスタの様
な、プログラム上解放されていないラッチ手段とメモリ
の間でデータ転送を行なう転送命令コードと、条件分岐
命令の命令コードを組合せて、アドレス空間上のデータ
の所定のビットの状態を判定して分岐する分岐命令を実
現する。
【０１３６】第２の例は、既存の、メモリ−レジスタ間
の転送を行なう命令コード、条件分岐命令を組合せ、こ
れを結合させる前置命令コードを持って、メモリ上のデ
ータのビットの状態に応じた分岐を可能にする。即ち、
前記前置命令コードに続いて、メモリ−レジスタ間命令
を実行する場合は、汎用レジスタではなく、ＣＰＵ内
の、テンポラリレジスタの様な、プログラム上解放され
ていないラッチ手段とメモリの間でデータ転送を行な
う。
の転送を行なう命令コード、条件分岐命令を組合せ、こ
れを結合させる前置命令コードを持って、メモリ上のデ
ータのビットの状態に応じた分岐を可能にする。即ち、
前記前置命令コードに続いて、メモリ−レジスタ間命令
を実行する場合は、汎用レジスタではなく、ＣＰＵ内
の、テンポラリレジスタの様な、プログラム上解放され
ていないラッチ手段とメモリの間でデータ転送を行な
う。
【０１３７】上記第２の例は、未だ公知でない本発明者
の先願に記載されている、ソースをメモリ上のデータと
した命令の実現方法と、共通化し、演算命令コードを、
分岐命令コードに置き換えることによって、実現するこ
とができる。
の先願に記載されている、ソースをメモリ上のデータと
した命令の実現方法と、共通化し、演算命令コードを、
分岐命令コードに置き換えることによって、実現するこ
とができる。
【０１３８】詳細には、メモリ上のデータと汎用レジス
タ上のデータの演算を行い、結果を汎用レジスタ上に格
納する命令の場合には、前置命令コード、メモリ−レジ
スタ転送命令コード、演算命令コードを実行し、メモリ
−レジスタ転送命令コードの実行時には、汎用レジスタ
ではなく、転送データをラッチ手段に格納し、演算命令
コードは、前記ラッチ手段に格納したデータと汎用レジ
スタ上のデータとの演算を行い、結果を汎用レジスタに
格納する。
タ上のデータの演算を行い、結果を汎用レジスタ上に格
納する命令の場合には、前置命令コード、メモリ−レジ
スタ転送命令コード、演算命令コードを実行し、メモリ
−レジスタ転送命令コードの実行時には、汎用レジスタ
ではなく、転送データをラッチ手段に格納し、演算命令
コードは、前記ラッチ手段に格納したデータと汎用レジ
スタ上のデータとの演算を行い、結果を汎用レジスタに
格納する。
【０１３９】汎用レジスタ上のデータとメモリ上のデー
タの演算を行い、結果をメモリ上に格納する命令の場合
には、前置命令コード、メモリ−レジスタ転送命令コー
ド、演算命令コード、及び内部で生成したメモリ−レジ
スタ転送命令コードを実行し、メモリ−レジスタ転送命
令コードの実行時には、汎用レジスタではなく、転送デ
ータをラッチ手段に格納する。演算命令コードは、前記
ラッチ手段に格納したデータと汎用レジスタ上のデータ
との演算を行い、演算結果をラッチ手段に格納する。メ
モリ−レジスタ転送命令コードは、前記アドレスを格納
したラッチ手段の内容をアドレスとして、前記演算結果
を格納したラッチ手段の内容をデータとして、メモリへ
の書込みを行なう。インクリメントなどのように、１つ
のメモリ上のデータに対する演算を行なう場合もこれと
同様にする。また、メモリ−レジスタ転送命令コード実
行時には、フラグの変化を抑止し、演算結果のフラグの
変化を保持する。
タの演算を行い、結果をメモリ上に格納する命令の場合
には、前置命令コード、メモリ−レジスタ転送命令コー
ド、演算命令コード、及び内部で生成したメモリ−レジ
スタ転送命令コードを実行し、メモリ−レジスタ転送命
令コードの実行時には、汎用レジスタではなく、転送デ
ータをラッチ手段に格納する。演算命令コードは、前記
ラッチ手段に格納したデータと汎用レジスタ上のデータ
との演算を行い、演算結果をラッチ手段に格納する。メ
モリ−レジスタ転送命令コードは、前記アドレスを格納
したラッチ手段の内容をアドレスとして、前記演算結果
を格納したラッチ手段の内容をデータとして、メモリへ
の書込みを行なう。インクリメントなどのように、１つ
のメモリ上のデータに対する演算を行なう場合もこれと
同様にする。また、メモリ−レジスタ転送命令コード実
行時には、フラグの変化を抑止し、演算結果のフラグの
変化を保持する。
【０１４０】２つのメモリ上のデータの演算を行い、結
果をメモリ上に格納する命令の場合には、前置命令コー
ド、第１、第２のメモリ・レジスタ間転送命令コード、
演算命令コード、及び内部で生成したメモリ・レジスタ
間転送命令コードを実行し、第１、第２のメモリ・レジ
スタ間転送命令コードの実行時には、汎用レジスタでは
なく、転送データをラッチ手段に格納する。演算命令コ
ードは、前記ラッチ手段に格納したデータの演算を行
い、結果をラッチ手段に格納する。メモリ・レジスタ間
転送命令コードは、前記アドレスを格納したラッチ手段
の内容をアドレスとして、前記演算結果を格納したラッ
チ手段の内容をデータとして、メモリへの書込みを行な
う。
果をメモリ上に格納する命令の場合には、前置命令コー
ド、第１、第２のメモリ・レジスタ間転送命令コード、
演算命令コード、及び内部で生成したメモリ・レジスタ
間転送命令コードを実行し、第１、第２のメモリ・レジ
スタ間転送命令コードの実行時には、汎用レジスタでは
なく、転送データをラッチ手段に格納する。演算命令コ
ードは、前記ラッチ手段に格納したデータの演算を行
い、結果をラッチ手段に格納する。メモリ・レジスタ間
転送命令コードは、前記アドレスを格納したラッチ手段
の内容をアドレスとして、前記演算結果を格納したラッ
チ手段の内容をデータとして、メモリへの書込みを行な
う。
【０１４１】一方、メモリ上のデータを、別のメモリに
転送する命令の場合には、前置命令コード、メモリ・レ
ジスタ間転送命令コード、メモリ・レジスタ間転送命令
コードを実行し、メモリ・レジスタ間転送命令コードの
実行時には、汎用レジスタではなく、転送データをラッ
チ手段に格納し、メモリ・レジスタ間転送命令コード
は、前記演算結果を格納したラッチ手段の内容をデータ
として、メモリへの書込みを行なう。
転送する命令の場合には、前置命令コード、メモリ・レ
ジスタ間転送命令コード、メモリ・レジスタ間転送命令
コードを実行し、メモリ・レジスタ間転送命令コードの
実行時には、汎用レジスタではなく、転送データをラッ
チ手段に格納し、メモリ・レジスタ間転送命令コード
は、前記演算結果を格納したラッチ手段の内容をデータ
として、メモリへの書込みを行なう。
【０１４２】イミディエイトデータとメモリ上のデータ
との演算の場合は、概略汎用レジスタ上のデータとメモ
リ上のデータの演算を行い、結果をメモリ上に格納する
命令と同様にできる。
との演算の場合は、概略汎用レジスタ上のデータとメモ
リ上のデータの演算を行い、結果をメモリ上に格納する
命令と同様にできる。
【０１４３】イミディエイトデータを、メモリに転送す
る命令の場合には、前置命令コード、イミディエイト・
レジスタ間転送命令コード、メモリ・レジスタ間転送命
令コードを実行し、イミディエイト・レジスタ間転送命
令コードの実行時には、汎用レジスタではなく、イミデ
ィエイトデータをラッチ手段に格納し、メモリ・レジス
タ間転送命令コードは、前記演算結果を格納したラッチ
手段の内容をデータとして、メモリへの書込みを行な
う。
る命令の場合には、前置命令コード、イミディエイト・
レジスタ間転送命令コード、メモリ・レジスタ間転送命
令コードを実行し、イミディエイト・レジスタ間転送命
令コードの実行時には、汎用レジスタではなく、イミデ
ィエイトデータをラッチ手段に格納し、メモリ・レジス
タ間転送命令コードは、前記演算結果を格納したラッチ
手段の内容をデータとして、メモリへの書込みを行な
う。
【０１４４】上記した手段によれば、第１のワード、第
２のワード（条件分岐命令）などの命令コードは既存の
ものであるから、単独では従来同様に動作し、既存の命
令実行を阻害することがない。また、既存の命令のみを
使用していれば、既存のソフトウェア資産を有効に利用
できる。汎用レジスタやロードストアアーキテクチャな
どの既存のＣＰＵのメリットを損なうことがない。第１
のワード、第２のワード（条件分岐命令）に、それぞ
れ、絶対アドレスのビット長、ディスプレースメントの
ビット長などに複数の種類があれば、同じ方法によっ
て、これらを組合せることができる。これらの組合せを
可能にすることによって、プログラム上の制約をなく
し、使い勝手を向上することができる。また、同じ方法
によって、サブルーチン分岐命令と組合せることが可能
となり、使い勝手を向上することができる。
２のワード（条件分岐命令）などの命令コードは既存の
ものであるから、単独では従来同様に動作し、既存の命
令実行を阻害することがない。また、既存の命令のみを
使用していれば、既存のソフトウェア資産を有効に利用
できる。汎用レジスタやロードストアアーキテクチャな
どの既存のＣＰＵのメリットを損なうことがない。第１
のワード、第２のワード（条件分岐命令）に、それぞ
れ、絶対アドレスのビット長、ディスプレースメントの
ビット長などに複数の種類があれば、同じ方法によっ
て、これらを組合せることができる。これらの組合せを
可能にすることによって、プログラム上の制約をなく
し、使い勝手を向上することができる。また、同じ方法
によって、サブルーチン分岐命令と組合せることが可能
となり、使い勝手を向上することができる。
【０１４５】テンポラリレジスタの様なラッチ手段に
は、指定されたビットの状態を判定する手段を設け、Ａ
ＬＵなどに読み出したりすることなく、所定のビットの
状態を判定できるようにすることにより、条件分岐命令
の全体的な動作を変更することなく、実現できるから、
変更する部分を小さくし、また論理的規模の増加を最小
限にすることができる。
は、指定されたビットの状態を判定する手段を設け、Ａ
ＬＵなどに読み出したりすることなく、所定のビットの
状態を判定できるようにすることにより、条件分岐命令
の全体的な動作を変更することなく、実現できるから、
変更する部分を小さくし、また論理的規模の増加を最小
限にすることができる。
【０１４６】前記前置命令コードは、アドレッシングモ
ードや演算の内容によらず共通に使用できるから、追加
する命令コードを最低限にすることができる。また、前
置命令コードに、そのほかのデータサイズなどの情報を
持たせることによって、全体的な命令コード長を短縮で
きる。
ードや演算の内容によらず共通に使用できるから、追加
する命令コードを最低限にすることができる。また、前
置命令コードに、そのほかのデータサイズなどの情報を
持たせることによって、全体的な命令コード長を短縮で
きる。
【０１４７】メモリからラッチ手段へのデータ読み込
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
【０１４８】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記命令を実現することで、下位互換性をもつ、アドレ
ス空間の小さいＣＰＵでもメモリ上のデータを演算を可
能にできる。換言すれば、同一の方法で、オブジェクト
レベルで互換性を保ちつつ、アドレス空間の広いＣＰＵ
とアドレス空間の小さいＣＰＵでもメモリ上のデータを
演算を可能にできる。オブジェクトレベルで互換性を保
つことによる利点とメモリ上のデータを演算を可能にす
ることの利点の双方を享受することができる。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記命令を実現することで、下位互換性をもつ、アドレ
ス空間の小さいＣＰＵでもメモリ上のデータを演算を可
能にできる。換言すれば、同一の方法で、オブジェクト
レベルで互換性を保ちつつ、アドレス空間の広いＣＰＵ
とアドレス空間の小さいＣＰＵでもメモリ上のデータを
演算を可能にできる。オブジェクトレベルで互換性を保
つことによる利点とメモリ上のデータを演算を可能にす
ることの利点の双方を享受することができる。
【０１４９】既存の命令を組合せ、新規の命令機能を実
現しているので、命令セットの更なる拡張や、更なる高
速化に当たって、既存のＣＰＵに対して新たなる課題を
生じることが少ない。換言すれば、既存のＣＰＵに対し
て、更なる命令セットの拡張や、更なる高速化を行なう
技術が存在し、若しくは新たに開発された場合には、本
発明を適用して、既存のＣＰＵに対して命令セットを拡
大したＣＰＵに対しても、同様の技術を適用することが
できる。新規の命令機能を実現するために用いている、
既存の命令のそれぞれに、前記技術を適用して、再度組
合せればよい。前置命令コードは動作が単純であり、ま
た、既存の命令に類似した動作とすることによって、変
更は容易である。
現しているので、命令セットの更なる拡張や、更なる高
速化に当たって、既存のＣＰＵに対して新たなる課題を
生じることが少ない。換言すれば、既存のＣＰＵに対し
て、更なる命令セットの拡張や、更なる高速化を行なう
技術が存在し、若しくは新たに開発された場合には、本
発明を適用して、既存のＣＰＵに対して命令セットを拡
大したＣＰＵに対しても、同様の技術を適用することが
できる。新規の命令機能を実現するために用いている、
既存の命令のそれぞれに、前記技術を適用して、再度組
合せればよい。前置命令コードは動作が単純であり、ま
た、既存の命令に類似した動作とすることによって、変
更は容易である。
【０１５０】また、既存の命令を組合せ、新規の命令機
能を実現しているので、既存のＣＰＵとエミュレーショ
ン用インタフェースを共通化することができ、ひいて
は、同じエミュレータのハードウェアを共通できる。エ
ミュレータのハードウェアを共通化することによって、
逸早く開発環境を整えることができ、また、エミュレー
タの開発に必要な資源を最小限にすることができる。
能を実現しているので、既存のＣＰＵとエミュレーショ
ン用インタフェースを共通化することができ、ひいて
は、同じエミュレータのハードウェアを共通できる。エ
ミュレータのハードウェアを共通化することによって、
逸早く開発環境を整えることができ、また、エミュレー
タの開発に必要な資源を最小限にすることができる。
【０１５１】前述の検討課題Ｂ及びＤを、まとめれば、
前置コードとデータを読み込む転送命令コードと、処理
を指定する命令コード（転送命令コード：メモリ間転送
の場合、演算命令コード：メモリ間演算の場合、分岐命
令コード：ビット条件分岐命令）を組合せて、新規の命
令コードを定義するものである。既に、前置コードとデ
ータを読み込む転送命令コードを組合せた命令コード
（メモリからテンポラリレジスタなどへのリード、と制
御信号の発生）を有する場合は、これと処理を指定する
命令コードを組合せて、新規の命令コードを定義するも
のである。
前置コードとデータを読み込む転送命令コードと、処理
を指定する命令コード（転送命令コード：メモリ間転送
の場合、演算命令コード：メモリ間演算の場合、分岐命
令コード：ビット条件分岐命令）を組合せて、新規の命
令コードを定義するものである。既に、前置コードとデ
ータを読み込む転送命令コードを組合せた命令コード
（メモリからテンポラリレジスタなどへのリード、と制
御信号の発生）を有する場合は、これと処理を指定する
命令コードを組合せて、新規の命令コードを定義するも
のである。
【０１５２】《検討課題Ｅの解決手段》請求項７７乃至
９２に記載の発明は前記検討課題Ｅに関する解決手段を
与えるものである。この検討課題Ｅに関する手段治し
て、〔１〕データ処理装置は、命令を実行する実行手段
を制御する制御手段に対して指定可能な複数の汎用レジ
スタの組み合わせを固定にし、当該組み合わせが固定の
複数の汎用レジスタとアドレス空間上のアドレスとの間
でデータ転送を行う為の転送命令を命令セットに含んで
いる。これによって、汎用レジスタのビット長より大き
いデータであっても、容易に扱うことができ、使い勝手
を向上するとともに、データのリード／ライトに対し
て、命令のリードの頻度を低減して、データ処理の高速
化を図ることができる。
９２に記載の発明は前記検討課題Ｅに関する解決手段を
与えるものである。この検討課題Ｅに関する手段治し
て、〔１〕データ処理装置は、命令を実行する実行手段
を制御する制御手段に対して指定可能な複数の汎用レジ
スタの組み合わせを固定にし、当該組み合わせが固定の
複数の汎用レジスタとアドレス空間上のアドレスとの間
でデータ転送を行う為の転送命令を命令セットに含んで
いる。これによって、汎用レジスタのビット長より大き
いデータであっても、容易に扱うことができ、使い勝手
を向上するとともに、データのリード／ライトに対し
て、命令のリードの頻度を低減して、データ処理の高速
化を図ることができる。
【０１５３】アドレス演算器による上記転送命令の実効
アドレスの計算は１回だけとし、アドレスバッファにイ
ンクリメントまたはデクリメント機能とインクリメント
結果を保持する機能を持たせることにより、命令動作を
単純にし、既存の転送命令の制御と共通化を図ることが
でき、命令デコーダ等の論理的な規模の増加を最小限に
することができる。また、種々のアドレッシングモード
に共通に、利用することができる。
アドレスの計算は１回だけとし、アドレスバッファにイ
ンクリメントまたはデクリメント機能とインクリメント
結果を保持する機能を持たせることにより、命令動作を
単純にし、既存の転送命令の制御と共通化を図ることが
でき、命令デコーダ等の論理的な規模の増加を最小限に
することができる。また、種々のアドレッシングモード
に共通に、利用することができる。
【０１５４】〔２〕汎用レジスタが分割可能で、かつ分
割した部分に機能上の相違がある場合などには、汎用レ
ジスタ全体を使用する転送命令と、分割された一部分を
使用する転送命令とを備えるとよい。これにより、デー
タ処理上、使用し易い汎用レジスタとの転送ができるか
ら、その処理を容易にし、高速化することができる。
割した部分に機能上の相違がある場合などには、汎用レ
ジスタ全体を使用する転送命令と、分割された一部分を
使用する転送命令とを備えるとよい。これにより、デー
タ処理上、使用し易い汎用レジスタとの転送ができるか
ら、その処理を容易にし、高速化することができる。
【０１５５】〔３〕汎用レジスタに対する演算命令など
の実行ステート数などが、汎用レジスタ毎に相違する場
合などには、所定の組合せの複数の汎用レジスタと、別
の複数の汎用レジスタとの転送命令を備えるとよい。こ
のとき、汎用レジスタを増加し、汎用レジスタを指定す
るレジスタ指定フィールドを、２つの部分に分割し、こ
の２つの部分を命令コードの基本単位上の別のワードに
配置するとともに、一方のワードを省略可能とし、省略
可能なワードを省略すると、暗黙的に所定のレジスタ指
定情報が指定されるようにしてもよい。省略可能なワー
ドには、レジスタ指定フィールドの一部のみを持つよう
にし、演算の種類などは指定しないようにする。省略可
能なワードに含まれるレジスタ指定フィールドを保持す
る手段を設け、前記省略可能なワードが実行されると、
前記省略可能なワードに含まれるレジスタ指定フィール
ドを前記保持手段に格納する。更に、命令の実行終了時
に、前記保持手段を、前記暗黙的な指定に対応する所定
の値に設定する。省略不可能なワードを、既存のＣＰＵ
と共通にし、省略可能なワードを既存のＣＰＵの未定義
のワードに割当てるとよい。
の実行ステート数などが、汎用レジスタ毎に相違する場
合などには、所定の組合せの複数の汎用レジスタと、別
の複数の汎用レジスタとの転送命令を備えるとよい。こ
のとき、汎用レジスタを増加し、汎用レジスタを指定す
るレジスタ指定フィールドを、２つの部分に分割し、こ
の２つの部分を命令コードの基本単位上の別のワードに
配置するとともに、一方のワードを省略可能とし、省略
可能なワードを省略すると、暗黙的に所定のレジスタ指
定情報が指定されるようにしてもよい。省略可能なワー
ドには、レジスタ指定フィールドの一部のみを持つよう
にし、演算の種類などは指定しないようにする。省略可
能なワードに含まれるレジスタ指定フィールドを保持す
る手段を設け、前記省略可能なワードが実行されると、
前記省略可能なワードに含まれるレジスタ指定フィール
ドを前記保持手段に格納する。更に、命令の実行終了時
に、前記保持手段を、前記暗黙的な指定に対応する所定
の値に設定する。省略不可能なワードを、既存のＣＰＵ
と共通にし、省略可能なワードを既存のＣＰＵの未定義
のワードに割当てるとよい。
【０１５６】暗黙的に指定可能な汎用レジスタ（例えば
既存の下位ＣＰＵの汎用レジスタ）のみを使用していれ
ば、省略可能なワードを省略できるから、命令コードを
増加させることがない（少なくとも従来同等の汎用レジ
スタを使用する場合は、従来同等の命令コードでよ
い）。命令コードを増加させないことよって、処理速度
を低下させることがない。
既存の下位ＣＰＵの汎用レジスタ）のみを使用していれ
ば、省略可能なワードを省略できるから、命令コードを
増加させることがない（少なくとも従来同等の汎用レジ
スタを使用する場合は、従来同等の命令コードでよ
い）。命令コードを増加させないことよって、処理速度
を低下させることがない。
【０１５７】前記省略可能なワードを付加することによ
って、命令によって直接汎用レジスタの全てを選択でき
るから、プロラムの容易性を損う部分が少ない。また、
任意の量の汎用レジスタの一部を、所望のタスク毎や所
望の割込み処理などに確保しておく（他のタスクや処理
では使用しない）ことによって、前記タスクや割込み処
理において汎用レジスタを待避したりする必要がなく、
高速化が図れる。また、前記タスクや割込み処理に確保
する汎用レジスタ数は任意にできるから、タスクや処理
の間で、使用する汎用レジスタを相互に融通し合うこと
も容易である。
って、命令によって直接汎用レジスタの全てを選択でき
るから、プロラムの容易性を損う部分が少ない。また、
任意の量の汎用レジスタの一部を、所望のタスク毎や所
望の割込み処理などに確保しておく（他のタスクや処理
では使用しない）ことによって、前記タスクや割込み処
理において汎用レジスタを待避したりする必要がなく、
高速化が図れる。また、前記タスクや割込み処理に確保
する汎用レジスタ数は任意にできるから、タスクや処理
の間で、使用する汎用レジスタを相互に融通し合うこと
も容易である。
【０１５８】前記ワードを付加することによって、指定
できる汎用レジスタのアクセスは、ＲＡＭなどのメモリ
のアクセスより、一般に高速にできるから、汎用レジス
タ数を増加するとともに、複数の汎用レジスタとメモリ
との転送を高速に実行可能にすることにより、ＣＰＵの
処理速度を向上できる。また、いわゆるロードストア型
の命令セットを持ち、メモリの内容に対して直接演算で
きないようなプロセッサについては、直接処理できるデ
ータ量を増加でき、また、メモリのアクセスを高速化す
ることができ、処理速度を向上することができる。
できる汎用レジスタのアクセスは、ＲＡＭなどのメモリ
のアクセスより、一般に高速にできるから、汎用レジス
タ数を増加するとともに、複数の汎用レジスタとメモリ
との転送を高速に実行可能にすることにより、ＣＰＵの
処理速度を向上できる。また、いわゆるロードストア型
の命令セットを持ち、メモリの内容に対して直接演算で
きないようなプロセッサについては、直接処理できるデ
ータ量を増加でき、また、メモリのアクセスを高速化す
ることができ、処理速度を向上することができる。
【０１５９】〔４〕オブジェクトレベルで互換性を保ち
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕにおいて、アドレス空間に対応する汎用レジスタに対
する上記転送命令と、アドレス空間の小さいＣＰＵのア
ドレス空間に対応するサイズ（例えば１６ビット）の汎
用レジスタに対する上記転送命令とを備える。
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕにおいて、アドレス空間に対応する汎用レジスタに対
する上記転送命令と、アドレス空間の小さいＣＰＵのア
ドレス空間に対応するサイズ（例えば１６ビット）の汎
用レジスタに対する上記転送命令とを備える。
【０１６０】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵにお
いて、アドレス空間に対応するサイズ（例えば３２ビッ
ト）の汎用レジスタに対する上記転送命令と、アドレス
空間の小さいＣＰＵのアドレス空間に対応するサイズ
（例えば１６ビット）の汎用レジスタに対する上記転送
命令とを備えることによって、後者のサイズの上記転送
命令を、下位互換性をもつ、アドレス空間の小さいＣＰ
Ｕでも容易に実現可能にできる。換言すれば、同一の方
法で、オブジェクトレベルで互換性を保ちつつ、アドレ
ス空間の広いＣＰＵとアドレス空間の小さいＣＰＵでも
複数汎用レジスタの転送命令を実現可能にできる。オブ
ジェクトレベルで互換性を保つことによる利点と前記転
送命令を追加することの利点の双方を享受することがで
きる。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵにお
いて、アドレス空間に対応するサイズ（例えば３２ビッ
ト）の汎用レジスタに対する上記転送命令と、アドレス
空間の小さいＣＰＵのアドレス空間に対応するサイズ
（例えば１６ビット）の汎用レジスタに対する上記転送
命令とを備えることによって、後者のサイズの上記転送
命令を、下位互換性をもつ、アドレス空間の小さいＣＰ
Ｕでも容易に実現可能にできる。換言すれば、同一の方
法で、オブジェクトレベルで互換性を保ちつつ、アドレ
ス空間の広いＣＰＵとアドレス空間の小さいＣＰＵでも
複数汎用レジスタの転送命令を実現可能にできる。オブ
ジェクトレベルで互換性を保つことによる利点と前記転
送命令を追加することの利点の双方を享受することがで
きる。
【０１６１】
【発明の実施の形態】《検討課題Ａ乃至Ｃの解決手段に
関する実施の形態》先ず、前記検討課題Ａ乃至Ｃの解決
手段に関する発明の具体例を説明する。図２には、本発
明に係るデータ処理装置の一例であるシングルチップマ
イクロコンピュータが示される。
関する実施の形態》先ず、前記検討課題Ａ乃至Ｃの解決
手段に関する発明の具体例を説明する。図２には、本発
明に係るデータ処理装置の一例であるシングルチップマ
イクロコンピュータが示される。
【０１６２】同図に示されるシングルチップマイクロコ
ンピュータ１は、全体の制御を司るＣＰＵ２、割込コン
トローラ（ＩＮＴ）３、ＣＰＵ２の処理プログラムなど
を格納するメモリであるＲＯＭ４、前記ＣＰＵ２の作業
領域並びにデータの一時記憶に用いられるメモリである
ＲＡＭ５、タイマ〔Ａ〕６、タイマ〔Ｂ〕７、シリアル
コミュニケーションインタフェース（ＳＣＩ）８、Ａ／
Ｄ変換器９、第１乃至第９入出力ポート（ＩＯＰ〔１〕
〜ＩＯＰ
ンピュータ１は、全体の制御を司るＣＰＵ２、割込コン
トローラ（ＩＮＴ）３、ＣＰＵ２の処理プログラムなど
を格納するメモリであるＲＯＭ４、前記ＣＰＵ２の作業
領域並びにデータの一時記憶に用いられるメモリである
ＲＡＭ５、タイマ〔Ａ〕６、タイマ〔Ｂ〕７、シリアル
コミュニケーションインタフェース（ＳＣＩ）８、Ａ／
Ｄ変換器９、第１乃至第９入出力ポート（ＩＯＰ〔１〕
〜ＩＯＰ
〔９〕）１１〜１９、クロック発振器（ＣＰ
Ｇ）２０、システムコントローラ（ＳＹＳＣ）２１及び
ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）３
３の機能ブロック乃至はモジュールから構成され、公知
の半導体製造技術により単結晶シリコンのような１つの
半導体基板上に形成される。ＣＰＵＣＲ２２はシステム
コントローラ２１に配置されたコントロールレジスタで
ある。
Ｇ）２０、システムコントローラ（ＳＹＳＣ）２１及び
ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）３
３の機能ブロック乃至はモジュールから構成され、公知
の半導体製造技術により単結晶シリコンのような１つの
半導体基板上に形成される。ＣＰＵＣＲ２２はシステム
コントローラ２１に配置されたコントロールレジスタで
ある。
【０１６３】前記ＣＰＵ２は主にＲＯＭ４から命令をフ
ェッチし、これを解読して演算動作や制御動作を行う。
前記ＤＭＡＣ３３はＣＰＵ２とバス３０を共有し、ＣＰ
Ｕ２から設定されたデータ転送制御条件に従って、ＣＰ
Ｕ２に代わってデータ転送制御を行う事ができる。ＤＲ
ＥＱはマイクロコンピュータ１の外部からＤＭＡＣ３３
に与えられるデータ転送要求信号である。ＤＭＡＣ３３
はデータ転送要求信号ＤＲＥＱによるデータ転送要求を
受け付けるとき、データ転送要求承認信号ＤＡＣＫを要
求元に返す。
ェッチし、これを解読して演算動作や制御動作を行う。
前記ＤＭＡＣ３３はＣＰＵ２とバス３０を共有し、ＣＰ
Ｕ２から設定されたデータ転送制御条件に従って、ＣＰ
Ｕ２に代わってデータ転送制御を行う事ができる。ＤＲ
ＥＱはマイクロコンピュータ１の外部からＤＭＡＣ３３
に与えられるデータ転送要求信号である。ＤＭＡＣ３３
はデータ転送要求信号ＤＲＥＱによるデータ転送要求を
受け付けるとき、データ転送要求承認信号ＤＡＣＫを要
求元に返す。
【０１６４】かかるシングルチップマイクロコンピュー
タ１は、電源端子として、グランドレベル（Ｖｓｓ）、
電源電圧レベル（Ｖｃｃ）、アナロググランドレベル
（ＡＶｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、
アナログ基準電圧（Ｖｒｅｆ）の入力端子を有する。そ
して、専用制御端子として、リセット（ＲＥＳ）、スタ
ンバイ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１、Ｍ
Ｄ２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）等の各
端子を有する。
タ１は、電源端子として、グランドレベル（Ｖｓｓ）、
電源電圧レベル（Ｖｃｃ）、アナロググランドレベル
（ＡＶｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、
アナログ基準電圧（Ｖｒｅｆ）の入力端子を有する。そ
して、専用制御端子として、リセット（ＲＥＳ）、スタ
ンバイ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１、Ｍ
Ｄ２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）等の各
端子を有する。
【０１６５】シングルチップマイクロコンピュータ１
は、前記ＣＰＧ２０の端子ＥＸＴＡＬ、ＸＴＡＬに接続
される水晶発振子またはＥＸＴＡＬ端子に入力れる外部
クロックに基づいて生成される基準クロック（システム
クロック）に同期して、動作を行う。この基準クロック
の１周期をステートと呼ぶ。
は、前記ＣＰＧ２０の端子ＥＸＴＡＬ、ＸＴＡＬに接続
される水晶発振子またはＥＸＴＡＬ端子に入力れる外部
クロックに基づいて生成される基準クロック（システム
クロック）に同期して、動作を行う。この基準クロック
の１周期をステートと呼ぶ。
【０１６６】シングルチップマイクロコンピュータ１の
機能ブロックは、内部バス３０によって相互に接続さ
る。シングルチップマイクロコンピュータ１は、バスの
制御を行なう、図示を省略したバスコントローラを内蔵
している。内部バス３０は内部アドレスバス・内部デー
タバスの他、リード信号・ライト信号等のコントロール
バスを含み、コントロールバスはさらにバスサイズ信号
を含んだり、これらをコード化したバスコマンドなどと
してもよい。或いはシステムクロックなどを含んでもよ
い。
機能ブロックは、内部バス３０によって相互に接続さ
る。シングルチップマイクロコンピュータ１は、バスの
制御を行なう、図示を省略したバスコントローラを内蔵
している。内部バス３０は内部アドレスバス・内部デー
タバスの他、リード信号・ライト信号等のコントロール
バスを含み、コントロールバスはさらにバスサイズ信号
を含んだり、これらをコード化したバスコマンドなどと
してもよい。或いはシステムクロックなどを含んでもよ
い。
【０１６７】特に図示はしないが、内部アドレスバスは
その位相によって、ＩＡＢ、ＰＡＢの２種類があり、内
部データバスもその位相によって、ＩＤＢ、ＰＤＢが存
在する。例えば、リードの場合、ＩＡＢの後、ＰＡＢは
０．５ステート遅延する。ＰＡＢとＰＤＢは同期してい
る。ＰＤＢの後、ＩＤＢは０．５ステート遅延する。Ｉ
ＡＢとＰＡＢ、ＩＤＢとＰＤＢのインタフェースは、前
記バスコントローラが行なう。
その位相によって、ＩＡＢ、ＰＡＢの２種類があり、内
部データバスもその位相によって、ＩＤＢ、ＰＤＢが存
在する。例えば、リードの場合、ＩＡＢの後、ＰＡＢは
０．５ステート遅延する。ＰＡＢとＰＤＢは同期してい
る。ＰＤＢの後、ＩＤＢは０．５ステート遅延する。Ｉ
ＡＢとＰＡＢ、ＩＤＢとＰＤＢのインタフェースは、前
記バスコントローラが行なう。
【０１６８】かかる機能ブロックやモジュールは内部バ
ス３０を介して、ＣＰＵ２によってリード／ライトさ
る。内部バス３０のデータバス幅は１６ビットとする。
ＣＰＵ２は、内蔵ＲＯＭ４、ＲＡＭ５を１ステートでリ
ード／ライトすることができる。
ス３０を介して、ＣＰＵ２によってリード／ライトさ
る。内部バス３０のデータバス幅は１６ビットとする。
ＣＰＵ２は、内蔵ＲＯＭ４、ＲＡＭ５を１ステートでリ
ード／ライトすることができる。
【０１６９】なお、タイマ〔Ａ〕６、タイマ〔Ｂ〕７、
ＳＣＩ８、Ａ／Ｄ変換器９、ＩＯＰ〔１〕１１〜ＩＯＰ
ＳＣＩ８、Ａ／Ｄ変換器９、ＩＯＰ〔１〕１１〜ＩＯＰ
〔９〕１９、ＣＰＧ２０が有す制御レジスタを総称し
て、内部Ｉ／Ｏレジスタと呼ぶ。
て、内部Ｉ／Ｏレジスタと呼ぶ。
【０１７０】各入出力ポート１１〜１９は、アドレスバ
ス、データバス、バス制御信号、あるいはタイマ６，
７、ＳＣＩ８、Ａ／Ｄ変換器９の入出力端子と兼用され
ている。すなわち、タイマ６、７、ＳＣＩ８、Ａ／Ｄ変
換器９は、それぞれ入力信号を有し、入出力ポートと兼
用にされた端子を介して、外部と入出力されるものであ
る。例えばＩＯＰ〔５〕、ＩＯＰ〔６〕、ＩＯＰ〔７〕
は、タイマ６，７の入出力端子と兼用され、ＩＯＰ
〔８〕はＳＣＩ８の入出力端子と兼用にされている。ア
ナログデータの入力端子は、ＩＯＰ
ス、データバス、バス制御信号、あるいはタイマ６，
７、ＳＣＩ８、Ａ／Ｄ変換器９の入出力端子と兼用され
ている。すなわち、タイマ６、７、ＳＣＩ８、Ａ／Ｄ変
換器９は、それぞれ入力信号を有し、入出力ポートと兼
用にされた端子を介して、外部と入出力されるものであ
る。例えばＩＯＰ〔５〕、ＩＯＰ〔６〕、ＩＯＰ〔７〕
は、タイマ６，７の入出力端子と兼用され、ＩＯＰ
〔８〕はＳＣＩ８の入出力端子と兼用にされている。ア
ナログデータの入力端子は、ＩＯＰ
〔９〕と兼用にされ
ている。
ている。
【０１７１】かかるシングルチップマイクロコンピュー
タ１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を
始めとし、シングルチップマイクロコンピュータ１はリ
セット状態になる。このリセットが解除されると、ＣＰ
Ｕ２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ４などから命令をリードし、解読して、その解読内
容に基づいてデータの処理或はＲＡＭ５、タイマ６，７
等とのデータ転送を行う。即ち、ＣＰＵ２は、入出力ポ
ート１１〜１９等から入力されるデータ、或はＳＣＩ８
などから入力される指示を参照しつつ、ＲＯＭ４などに
記憶されている命令に基づいて処理を行い、その結果に
基づいて、入出力ポート１１〜１９、タイマ６，７等を
使用しつて、外部に信号を出力し、各種外部接続機器の
制御を行う。
タ１にリセット信号ＲＥＳが与えられると、ＣＰＵ２を
始めとし、シングルチップマイクロコンピュータ１はリ
セット状態になる。このリセットが解除されると、ＣＰ
Ｕ２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ２は逐次、Ｒ
ＯＭ４などから命令をリードし、解読して、その解読内
容に基づいてデータの処理或はＲＡＭ５、タイマ６，７
等とのデータ転送を行う。即ち、ＣＰＵ２は、入出力ポ
ート１１〜１９等から入力されるデータ、或はＳＣＩ８
などから入力される指示を参照しつつ、ＲＯＭ４などに
記憶されている命令に基づいて処理を行い、その結果に
基づいて、入出力ポート１１〜１９、タイマ６，７等を
使用しつて、外部に信号を出力し、各種外部接続機器の
制御を行う。
【０１７２】タイマ６，７、ＳＣＩ８、外部信号などの
状態を割込み信号として、ＣＰＵ２に伝達することがで
きる。割込信号は、Ａ／Ｄ変換器９、タイマ〔Ａ〕６、
タイマ〔Ｂ〕７、ＳＣＩ８、入出力ポート１１〜１９が
出力し、割込コントローラ３はこれを入力して、所定の
レジスタなどの指定に基づて、ＣＰＵ２に割込要求信号
３１を与える。割込要因が発生すると、ＣＰＵ割込要求
が発生され、ＣＰＵ２は実行中の処理を中断して、例外
処理状態を経て、所定の処理ルーチンに分岐し、所望の
処理を行い、割込要因をクリアしたりする。所定の処理
ルーチンの最後には、通常復帰命令が実行され、この命
令を実行することによって前記中断した処理を再開す
る。
状態を割込み信号として、ＣＰＵ２に伝達することがで
きる。割込信号は、Ａ／Ｄ変換器９、タイマ〔Ａ〕６、
タイマ〔Ｂ〕７、ＳＣＩ８、入出力ポート１１〜１９が
出力し、割込コントローラ３はこれを入力して、所定の
レジスタなどの指定に基づて、ＣＰＵ２に割込要求信号
３１を与える。割込要因が発生すると、ＣＰＵ割込要求
が発生され、ＣＰＵ２は実行中の処理を中断して、例外
処理状態を経て、所定の処理ルーチンに分岐し、所望の
処理を行い、割込要因をクリアしたりする。所定の処理
ルーチンの最後には、通常復帰命令が実行され、この命
令を実行することによって前記中断した処理を再開す
る。
【０１７３】図３には、本発明の適用された前記ＣＰＵ
２の汎用レジスタ及びコントロールレジスタの構成例
（プログラミングモデル）として上位のＣＰＵ２のプロ
グラミングモデルが示される。
２の汎用レジスタ及びコントロールレジスタの構成例
（プログラミングモデル）として上位のＣＰＵ２のプロ
グラミングモデルが示される。
【０１７４】ＣＰＵ２は、３２ビット長の汎用レジスタ
を３２本持っている。汎用レジスタＥＲ０〜ＥＲ３１
は、すべて同機能を持っており、アドレスレジスタとし
てもデータレジスタとしても使用することができる。
を３２本持っている。汎用レジスタＥＲ０〜ＥＲ３１
は、すべて同機能を持っており、アドレスレジスタとし
てもデータレジスタとしても使用することができる。
【０１７５】データレジスタとしてしては３２ビット
（ロングワード）、１６ビット（ワード）および８ビッ
ト（バイト）のレジスタとして使用きる。アドレスレジ
スタおよび３２ビットレジスタとしては、一括して汎用
レジスタＥＲ（ＥＲ０〜ＥＲ３１）として使用する。１
６ビットレジスタとしては、汎用レジスタＥＲを分割し
て汎用レジスタＥ（Ｅ０〜Ｅ３１）、汎用レジスタＲ
（Ｒ０〜Ｒ３１）として使用する。これらは同等の機能
を持っており、１６ビットジスタを最大６４本まで使用
することができる。８ビットレジスタとしては、汎用レ
ジスタＲを分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ３１
Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ３１Ｌ）として使
用する。これらは同等の機能を持っており、８ビットレ
ジスタを最大６４本まで使用することができる。各レジ
スタ独立に使用方法を選択することができる。
（ロングワード）、１６ビット（ワード）および８ビッ
ト（バイト）のレジスタとして使用きる。アドレスレジ
スタおよび３２ビットレジスタとしては、一括して汎用
レジスタＥＲ（ＥＲ０〜ＥＲ３１）として使用する。１
６ビットレジスタとしては、汎用レジスタＥＲを分割し
て汎用レジスタＥ（Ｅ０〜Ｅ３１）、汎用レジスタＲ
（Ｒ０〜Ｒ３１）として使用する。これらは同等の機能
を持っており、１６ビットジスタを最大６４本まで使用
することができる。８ビットレジスタとしては、汎用レ
ジスタＲを分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ３１
Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ３１Ｌ）として使
用する。これらは同等の機能を持っており、８ビットレ
ジスタを最大６４本まで使用することができる。各レジ
スタ独立に使用方法を選択することができる。
【０１７６】汎用レジスタＥＲ７、ＥＲ１５、ＥＲ２
３、ＥＲ３１には、汎用レジスタとしての機能に加え
て、スタックポインタ（ＳＰ）としての機能が割り当て
られており、例外処理やサブルーチン分岐などで暗黙的
に使用される。例外処理は前記割込み処理を含む。図示
されない制御レジスタなどの設定によって、サブルーチ
ン分岐用のスタックポインタと、例外処理用のスタック
ポインタを、独立して選択することができる。
３、ＥＲ３１には、汎用レジスタとしての機能に加え
て、スタックポインタ（ＳＰ）としての機能が割り当て
られており、例外処理やサブルーチン分岐などで暗黙的
に使用される。例外処理は前記割込み処理を含む。図示
されない制御レジスタなどの設定によって、サブルーチ
ン分岐用のスタックポインタと、例外処理用のスタック
ポインタを、独立して選択することができる。
【０１７７】なお、内部論理構成上はＥＲ０〜ＥＲ７を
グループ０、ＥＲ８〜ＥＲ１５をグループ１、ＥＲ１６
〜ＥＲ２３をグループ２、ＥＲ２４〜ＥＲ３１をグルー
プ３としている。グループ０が既存のＣＰＵ（下位のＣ
ＰＵ）と同一とされる。
グループ０、ＥＲ８〜ＥＲ１５をグループ１、ＥＲ１６
〜ＥＲ２３をグループ２、ＥＲ２４〜ＥＲ３１をグルー
プ３としている。グループ０が既存のＣＰＵ（下位のＣ
ＰＵ）と同一とされる。
【０１７８】それらの汎用レジスタは、プログラミング
仕様上は相違なく、すべて同等に使用できる。少なくと
も、アセンブリ言語で書く場合には、グループを意識せ
ず、例えば、Ｒ０Ｈ、Ｅ８、Ｒ１６、ＥＲ３１、などと
記述できる。例えば平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シリーズ
プログラミングマニュアル』のアセンブラフォーマット
に従って記述すれば、“ＭＯＶ．Ｌ ＥＲ０，ＥＲ３
１”或いは、“ＡＤＤ．Ｗ Ｅ８，Ｒ１６”などとレジ
スタ番号のみで記述できる。
仕様上は相違なく、すべて同等に使用できる。少なくと
も、アセンブリ言語で書く場合には、グループを意識せ
ず、例えば、Ｒ０Ｈ、Ｅ８、Ｒ１６、ＥＲ３１、などと
記述できる。例えば平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シリーズ
プログラミングマニュアル』のアセンブラフォーマット
に従って記述すれば、“ＭＯＶ．Ｌ ＥＲ０，ＥＲ３
１”或いは、“ＡＤＤ．Ｗ Ｅ８，Ｒ１６”などとレジ
スタ番号のみで記述できる。
【０１７９】図３において、ＰＣで示されるものは２４
ビットのカウンタ（プログラムカウンタ）で、ＣＰＵ２
が次に実行する命令のアドレスを示す。特に制限されな
いが、ＣＰＵ２の命令は、全て２バイト（ワード）を単
位としているため、最下位ビットは無効であり、命令リ
ード時には最下位ビットは０とみなされる。
ビットのカウンタ（プログラムカウンタ）で、ＣＰＵ２
が次に実行する命令のアドレスを示す。特に制限されな
いが、ＣＰＵ２の命令は、全て２バイト（ワード）を単
位としているため、最下位ビットは無効であり、命令リ
ード時には最下位ビットは０とみなされる。
【０１８０】ＣＣＲで示されるものは８ビットのレジス
タ（コンディションコードレジスタ）で、ＣＰＵ２の内
部状態を示している。割込みマスクビット（Ｉ）とハー
フキャリ（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オー
バフロー（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビッ
トで構成されている。
タ（コンディションコードレジスタ）で、ＣＰＵ２の内
部状態を示している。割込みマスクビット（Ｉ）とハー
フキャリ（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オー
バフロー（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビッ
トで構成されている。
【０１８１】ＥＸＲで示されるものは８ビットのレジス
タで、割込みなどの例外処理の制御を行なう。割込みマ
スクビット（Ｉ２〜Ｉ０）とトレース（Ｔ）の各ビット
を含んでいる。
タで、割込みなどの例外処理の制御を行なう。割込みマ
スクビット（Ｉ２〜Ｉ０）とトレース（Ｔ）の各ビット
を含んでいる。
【０１８２】汎用レジスタ上のデータ構成例、メモリ空
間上のデータ構成、アドレッシングモードと実効アドレ
スの計算方法などについては、平成７年３月（株）日立
製作所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２００
０シリーズプログラミングマニュアル』記載のＣＰＵと
同様であり、アドレス空間１６ＭＢ（乃至データ用４Ｇ
Ｂ）を利用できる。マキシマムモード／ミニマムモード
（前記平成７年３月（株）日立製作所発行『Ｈ８Ｓ／２
６００シリーズＨ８Ｓ／２０００シリーズプログラミン
グマニュアル』の記載ではアドバンスト／ノーマルモー
ド）を持って、それぞれ、アドレス空間６４ｋバイト／
１６Ｍバイト（乃至データ用４Ｇバイト）を選択でき
る。
間上のデータ構成、アドレッシングモードと実効アドレ
スの計算方法などについては、平成７年３月（株）日立
製作所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２００
０シリーズプログラミングマニュアル』記載のＣＰＵと
同様であり、アドレス空間１６ＭＢ（乃至データ用４Ｇ
Ｂ）を利用できる。マキシマムモード／ミニマムモード
（前記平成７年３月（株）日立製作所発行『Ｈ８Ｓ／２
６００シリーズＨ８Ｓ／２０００シリーズプログラミン
グマニュアル』の記載ではアドバンスト／ノーマルモー
ド）を持って、それぞれ、アドレス空間６４ｋバイト／
１６Ｍバイト（乃至データ用４Ｇバイト）を選択でき
る。
【０１８３】図４にはＣＰＵ２に対する第１の下位互換
のＣＰＵのプログラミングモデルが示される。同図に示
されるプログラミングモデルは、平成元年７月（株）日
立製作所発行『Ｈ８／３００シリーズプログラミングマ
ニュアル』記載のＣＰＵと同様である。
のＣＰＵのプログラミングモデルが示される。同図に示
されるプログラミングモデルは、平成元年７月（株）日
立製作所発行『Ｈ８／３００シリーズプログラミングマ
ニュアル』記載のＣＰＵと同様である。
【０１８４】第１の下位互換のＣＰＵは、１６ビット長
の汎用レジスタを８本持っている。汎用レジスタは、全
て同機能を持っており、アドレスレジスタとしてもデー
タレジスタとしても使用することができる。
の汎用レジスタを８本持っている。汎用レジスタは、全
て同機能を持っており、アドレスレジスタとしてもデー
タレジスタとしても使用することができる。
【０１８５】データレジスタとしてしては１６ビットお
よび８ビットレジスタとして使用できる。アドレスレジ
スタおよび１６ビットレジスタとしては、一括して汎用
レジスタＲ（Ｒ０〜Ｒ７）として使用する。８ビットレ
ジスタとしては、汎用レジスタＲを分割して汎用レジス
タＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ
〜Ｒ７Ｌ）として使用する。これらは同等の機能を持っ
ており、８ビットレジスタを最大１６本まで使用するこ
とができる。各レジスタ独立に使用方法を選択すること
ができる。
よび８ビットレジスタとして使用できる。アドレスレジ
スタおよび１６ビットレジスタとしては、一括して汎用
レジスタＲ（Ｒ０〜Ｒ７）として使用する。８ビットレ
ジスタとしては、汎用レジスタＲを分割して汎用レジス
タＲＨ（Ｒ０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ
〜Ｒ７Ｌ）として使用する。これらは同等の機能を持っ
ており、８ビットレジスタを最大１６本まで使用するこ
とができる。各レジスタ独立に使用方法を選択すること
ができる。
【０１８６】汎用レジスタＲ７には、前記同様に、汎用
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。
【０１８７】アドレス空間として、６４ｋバイトのアド
レス空間を利用でき、ベクタやスタックの構造などが前
記上位ＣＰＵのミニマムモードと同等の動作になる。
レス空間を利用でき、ベクタやスタックの構造などが前
記上位ＣＰＵのミニマムモードと同等の動作になる。
【０１８８】前記図３のプログラミングモデルを有する
上位のＣＰＵ２は、図４の第１の下位互換のＣＰＵの汎
用レジスタ及び命令セットを包含している。すなわち、
上位ＣＰＵ２が第１の下位ＣＰＵと互換を保つ為に、詳
細を後述するように、汎用レジスタの拡張、命令セット
やアドレシングモードの組み合わせの拡張が行われてい
る。
上位のＣＰＵ２は、図４の第１の下位互換のＣＰＵの汎
用レジスタ及び命令セットを包含している。すなわち、
上位ＣＰＵ２が第１の下位ＣＰＵと互換を保つ為に、詳
細を後述するように、汎用レジスタの拡張、命令セット
やアドレシングモードの組み合わせの拡張が行われてい
る。
【０１８９】図５にはＣＰＵ２に対する第２の下位互換
のＣＰＵのプログラミングモデルが示される。
のＣＰＵのプログラミングモデルが示される。
【０１９０】前記図３のプログラミングモデルを有する
上位のＣＰＵ２は、図５の第２の下位互換（下位互換を
単に下位とも称する）のＣＰＵの汎用レジスタ及び命令
セットを包含している。すなわち、上位ＣＰＵ２が第１
の下位ＣＰＵと互換を保つ為に、詳細を後述するよう
に、汎用レジスタの拡張、命令セットやアドレシングモ
ードの組み合わせの拡張が行われている。一方、図４の
第１の下位ＣＰＵに対しては、図５の第２の下位ＣＰＵ
は、汎用レジスタ、命令セットを包含したり、包含され
たりしない関係を有する。例えば、図４の第１の下位Ｃ
ＰＵに対して、図５の第２の下位ＣＰＵは汎用レジスタ
のビット長が大きいし、図５の第２の下位ＣＰＵに対し
て、図４の第１の下位ＣＰＵは汎用レジスタの本数が大
きい。
上位のＣＰＵ２は、図５の第２の下位互換（下位互換を
単に下位とも称する）のＣＰＵの汎用レジスタ及び命令
セットを包含している。すなわち、上位ＣＰＵ２が第１
の下位ＣＰＵと互換を保つ為に、詳細を後述するよう
に、汎用レジスタの拡張、命令セットやアドレシングモ
ードの組み合わせの拡張が行われている。一方、図４の
第１の下位ＣＰＵに対しては、図５の第２の下位ＣＰＵ
は、汎用レジスタ、命令セットを包含したり、包含され
たりしない関係を有する。例えば、図４の第１の下位Ｃ
ＰＵに対して、図５の第２の下位ＣＰＵは汎用レジスタ
のビット長が大きいし、図５の第２の下位ＣＰＵに対し
て、図４の第１の下位ＣＰＵは汎用レジスタの本数が大
きい。
【０１９１】第２の下位互換のＣＰＵは、３２ビット長
の汎用レジスタを４本持っている。汎用レジスタは、全
て同機能を持っており、アドレスレジスタとしてもデー
タレジスタとしても使用することができる。
の汎用レジスタを４本持っている。汎用レジスタは、全
て同機能を持っており、アドレスレジスタとしてもデー
タレジスタとしても使用することができる。
【０１９２】データレジスタとしてしては３２ビット、
１６ビットおよび８ビットレジスタとして使用きる。ア
ドレスレジスタおよび３２ビットレジスタとしては、一
括して汎用レジスタＥＲ（ＥＲ０、ＥＲ１、ＥＲ７、Ｅ
Ｒ１５）として使用する。１６ビットレジスタとして
は、汎用レジスタＥＲを分割して汎用レジスタＥ（Ｅ
０、Ｅ１、Ｅ７、Ｅ１５）、汎用レジスタＲ（Ｒ０、Ｒ
１、Ｒ７、Ｒ１５）として使用する。これらは同等の機
能を持っており、１６ビットレジスタを最大８本まで使
用することができる。８ビットレジスタとしては、汎用
レジスタＲを分割して汎用レジスタＲＨ（Ｒ０Ｈ、Ｒ１
Ｈ、Ｒ７Ｈ、Ｒ１５Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ、
Ｒ１Ｌ、Ｒ７Ｌ、Ｒ１５Ｌ）として使用する。これらは
同等の機能を持っており、８ビットレジスタを最大８本
まで使用することができる。各レジスタ独立に使用方法
を選択することができる。
１６ビットおよび８ビットレジスタとして使用きる。ア
ドレスレジスタおよび３２ビットレジスタとしては、一
括して汎用レジスタＥＲ（ＥＲ０、ＥＲ１、ＥＲ７、Ｅ
Ｒ１５）として使用する。１６ビットレジスタとして
は、汎用レジスタＥＲを分割して汎用レジスタＥ（Ｅ
０、Ｅ１、Ｅ７、Ｅ１５）、汎用レジスタＲ（Ｒ０、Ｒ
１、Ｒ７、Ｒ１５）として使用する。これらは同等の機
能を持っており、１６ビットレジスタを最大８本まで使
用することができる。８ビットレジスタとしては、汎用
レジスタＲを分割して汎用レジスタＲＨ（Ｒ０Ｈ、Ｒ１
Ｈ、Ｒ７Ｈ、Ｒ１５Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ、
Ｒ１Ｌ、Ｒ７Ｌ、Ｒ１５Ｌ）として使用する。これらは
同等の機能を持っており、８ビットレジスタを最大８本
まで使用することができる。各レジスタ独立に使用方法
を選択することができる。
【０１９３】汎用レジスタＥＲ７、ＥＲ１５には、汎用
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。前記同様
に、図示されない制御レジスタなどの設定によって、サ
ブルーチン分岐用のスタックポインタと、例外処理用の
スタックポインタを、独立して選択することができる。
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。前記同様
に、図示されない制御レジスタなどの設定によって、サ
ブルーチン分岐用のスタックポインタと、例外処理用の
スタックポインタを、独立して選択することができる。
【０１９４】汎用レジスタのビット長などは、前記上位
ＣＰＵ２と同等であり、同等のアドレス空間１６Ｍバイ
ト（乃至データ用４Ｇバイト）を利用できる。第２の下
位ＣＰＵはマキシマムモードに相当するモードのみを持
つ。
ＣＰＵ２と同等であり、同等のアドレス空間１６Ｍバイ
ト（乃至データ用４Ｇバイト）を利用できる。第２の下
位ＣＰＵはマキシマムモードに相当するモードのみを持
つ。
【０１９５】なお、プログラム上、ＥＲ０、Ｒ０、Ｒ０
Ｈ、Ｒ０Ｌ、ＥＲ１、Ｒ１、Ｒ１Ｈ、Ｒ１Ｌはそれぞ
れ、ＥＡＸ、ＡＸ、ＡＨ、ＡＬ、ＥＢＸ、ＢＸ、ＢＨ、
ＢＬとしても記述できるようにしている。これらは、汎
用レジスタの機能を示すものではなく、本発明とは関係
のない、更に別のＣＰＵの記述に合わせたものである。
このため、前記更に別のＣＰＵでは単独で使用できない
Ｅ０、Ｅ１は、そのままの記述のみを用いる。この場
合、例えば、“ＡＤＤ．Ｗ Ｅ１，ＢＸ”と、“ＡＤ
Ｄ．Ｗ Ｅ１，Ｒ１”は同一の命令コードに対応する。
Ｈ、Ｒ０Ｌ、ＥＲ１、Ｒ１、Ｒ１Ｈ、Ｒ１Ｌはそれぞ
れ、ＥＡＸ、ＡＸ、ＡＨ、ＡＬ、ＥＢＸ、ＢＸ、ＢＨ、
ＢＬとしても記述できるようにしている。これらは、汎
用レジスタの機能を示すものではなく、本発明とは関係
のない、更に別のＣＰＵの記述に合わせたものである。
このため、前記更に別のＣＰＵでは単独で使用できない
Ｅ０、Ｅ１は、そのままの記述のみを用いる。この場
合、例えば、“ＡＤＤ．Ｗ Ｅ１，ＢＸ”と、“ＡＤ
Ｄ．Ｗ Ｅ１，Ｒ１”は同一の命令コードに対応する。
【０１９６】図６にはＣＰＵのアドレス空間が示され
る。なお、シングルチップマイクロコンピュータのアド
レスマップとしては、ＲＯＭは０番地から、一方、ＲＡ
Ｍ及び内部Ｉ／ＯレジスタはＨ’ＦＦＦＦまたはＨ’Ｆ
ＦＦＦＦＦ番地まで、それぞれアドレス空間の両端にな
るように配置されるようにする。
る。なお、シングルチップマイクロコンピュータのアド
レスマップとしては、ＲＯＭは０番地から、一方、ＲＡ
Ｍ及び内部Ｉ／ＯレジスタはＨ’ＦＦＦＦまたはＨ’Ｆ
ＦＦＦＦＦ番地まで、それぞれアドレス空間の両端にな
るように配置されるようにする。
【０１９７】上位のＣＰＵ２は、前記の通り、１６ＭＢ
のアドレス空間のマキシマムモードと６４ｋＢのアドレ
ス空間のミニマムモードを持つ。マキシマムモード／ミ
ニマムモードの選択はモード選択信号ＭＤ０〜ＭＤ２の
状態によって決定される。
のアドレス空間のマキシマムモードと６４ｋＢのアドレ
ス空間のミニマムモードを持つ。マキシマムモード／ミ
ニマムモードの選択はモード選択信号ＭＤ０〜ＭＤ２の
状態によって決定される。
【０１９８】マキシマムモードでは、絶対アドレス２４
ビット（上位に８ビットの予約ビットを付加して、命令
コード中は３２ビット）で全空間を、絶対アドレス１６
ビットで０〜 Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜
Ｈ’ＦＦＦＦＦＦを指定する。
ビット（上位に８ビットの予約ビットを付加して、命令
コード中は３２ビット）で全空間を、絶対アドレス１６
ビットで０〜 Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜
Ｈ’ＦＦＦＦＦＦを指定する。
【０１９９】また、例外処理時のベクタは２４ビット
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るＰＣも２４ビットとされる。
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るＰＣも２４ビットとされる。
【０２００】ミニマムモードでは、絶対アドレスとレジ
スタ間接のアドッレシングモードのいずれも、下位１６
ビットのみを使用し、上位ビットは無視する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるＰＣも１６ビットとされる。
スタ間接のアドッレシングモードのいずれも、下位１６
ビットのみを使用し、上位ビットは無視する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるＰＣも１６ビットとされる。
【０２０１】第１の下位ＣＰＵは、ミニマムモードに相
当する６４ｋＢのアドレス空間を持つ。絶対アドレスは
１６ビットのみを持ち、また、レジスタ間接では１６ビ
ットレジスタで、それぞれ全空間を指定する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるＰＣも１６ビットとされる。
当する６４ｋＢのアドレス空間を持つ。絶対アドレスは
１６ビットのみを持ち、また、レジスタ間接では１６ビ
ットレジスタで、それぞれ全空間を指定する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるＰＣも１６ビットとされる。
【０２０２】第２の下位ＣＰＵは、マキシマムモードに
相当する１６ＭＢのアドレス空間を持つ。絶対アドレス
は１６ビットのみを持ち、０〜 Ｈ’７ＦＦＦ及びＨ’
ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦを指定する。一方、レ
ジスタ間接では３２ビットレジスタで、全空間を指定す
る。絶対アドレスは１６ビットでは、ＲＡＭと内部Ｉ／
Ｏレジスタを合わせて３２ｋＢまで、及びＲＯＭを３２
ｋＢまで指定できる。内蔵ＲＡＭと内部Ｉ／Ｏレジスタ
を合わせて３２ｋＢの容量は、バスを拡張しない応用分
野はこのシングルチップマイクロコンピュータでは十分
な容量といえる。また、内蔵ＲＡＭと内部Ｉ／Ｏレジス
タを合わせて３２ｋＢを超える場合には、それ自体の論
理的・物理的規模が大きくなるから、敢えて論理的規模
の小さい下位ＣＰＵを使用する必要性は少なく、上位Ｃ
ＰＵを使うのが適当と言える。少なくとも、第２の下位
ＣＰＵを使用して、絶対アドレスで指定できないＲＡＭ
乃至内部Ｉ／Ｏレジスタを設けて、論理的・物理的規模
の縮小を追求するか、上位ＣＰＵを使用して、全ての空
間を絶対アドレスで指定可能にして、使い勝手を追求す
るかを選択することができる。
相当する１６ＭＢのアドレス空間を持つ。絶対アドレス
は１６ビットのみを持ち、０〜 Ｈ’７ＦＦＦ及びＨ’
ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦを指定する。一方、レ
ジスタ間接では３２ビットレジスタで、全空間を指定す
る。絶対アドレスは１６ビットでは、ＲＡＭと内部Ｉ／
Ｏレジスタを合わせて３２ｋＢまで、及びＲＯＭを３２
ｋＢまで指定できる。内蔵ＲＡＭと内部Ｉ／Ｏレジスタ
を合わせて３２ｋＢの容量は、バスを拡張しない応用分
野はこのシングルチップマイクロコンピュータでは十分
な容量といえる。また、内蔵ＲＡＭと内部Ｉ／Ｏレジス
タを合わせて３２ｋＢを超える場合には、それ自体の論
理的・物理的規模が大きくなるから、敢えて論理的規模
の小さい下位ＣＰＵを使用する必要性は少なく、上位Ｃ
ＰＵを使うのが適当と言える。少なくとも、第２の下位
ＣＰＵを使用して、絶対アドレスで指定できないＲＡＭ
乃至内部Ｉ／Ｏレジスタを設けて、論理的・物理的規模
の縮小を追求するか、上位ＣＰＵを使用して、全ての空
間を絶対アドレスで指定可能にして、使い勝手を追求す
るかを選択することができる。
【０２０３】絶対アドレス１６ビットで指定できるＲＯ
Ｍのアドレスが限定されてしまうが、ＲＯＭに割り当て
る定数などについては、Ｃコンパイラなどで記述した場
合も、モジュール間最適化で、再配置することができ
る。なお、モジュール間最適化は、各プログラムモジュ
ールをリンクする際に、メモリ配置や関数の呼び出し関
係に依存した最適化を行なうものであり、平成９年８月
（株）日立製作所発行『Ｈ８Ｓ，Ｈ８／３００シリーズ
Ｃコンパイラユーザーズマニュアル』（第４版）などに
記載されている。
Ｍのアドレスが限定されてしまうが、ＲＯＭに割り当て
る定数などについては、Ｃコンパイラなどで記述した場
合も、モジュール間最適化で、再配置することができ
る。なお、モジュール間最適化は、各プログラムモジュ
ールをリンクする際に、メモリ配置や関数の呼び出し関
係に依存した最適化を行なうものであり、平成９年８月
（株）日立製作所発行『Ｈ８Ｓ，Ｈ８／３００シリーズ
Ｃコンパイラユーザーズマニュアル』（第４版）などに
記載されている。
【０２０４】なお、例外処理時のベクタは２４ビット
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るＰＣも２４ビットとされる。
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るＰＣも２４ビットとされる。
【０２０５】図７及び図８には実効アドレスの計算方法
として、上位ＣＰＵ２のマキシマムモードにおける実効
アドレス計算方法が例示されている。
として、上位ＣＰＵ２のマキシマムモードにおける実効
アドレス計算方法が例示されている。
【０２０６】図７の（１）に示されるレジスタ間接では
命令コード中にレジスタを指定する部分を含み、この命
令コードで指定された汎用レジスタＥＲの内容の合計３
２ビットをアドレスとしてメモリ上のアドレスを指定す
る。アドレスは２４ビットでよいため、上位８ビットは
無視する。
命令コード中にレジスタを指定する部分を含み、この命
令コードで指定された汎用レジスタＥＲの内容の合計３
２ビットをアドレスとしてメモリ上のアドレスを指定す
る。アドレスは２４ビットでよいため、上位８ビットは
無視する。
【０２０７】図７の（２）、（３）に示されるディスプ
レースメント付レジスタ間接は、前記レジスタ間接と同
様に得られた３２ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。加算結果はア
ドレスの指定のみに使用され、汎用レジスタＥＲの内容
には反映されない。特に制限はされないものの、ディス
プレースメントは３２ビットまたは１６ビットであり、
１６ビットディスプレースメントは加算する場合には上
位１６ビットは符号拡張される。すなわち、ディスプレ
ースメントの上位１６ビットは１６ビットディスプレー
スメントのビット１５と同じ値であるとして加算が行わ
れる。この場合、３２ビットディスプレースメントの上
位８ビットは、予約領域とされ、無視される。
レースメント付レジスタ間接は、前記レジスタ間接と同
様に得られた３２ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。加算結果はア
ドレスの指定のみに使用され、汎用レジスタＥＲの内容
には反映されない。特に制限はされないものの、ディス
プレースメントは３２ビットまたは１６ビットであり、
１６ビットディスプレースメントは加算する場合には上
位１６ビットは符号拡張される。すなわち、ディスプレ
ースメントの上位１６ビットは１６ビットディスプレー
スメントのビット１５と同じ値であるとして加算が行わ
れる。この場合、３２ビットディスプレースメントの上
位８ビットは、予約領域とされ、無視される。
【０２０８】図７の（４）に示されるポストインクリメ
ントレジスタ間接は、前記レジスタ間接と同様に得られ
た３２ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１または２または４を加算
し、その加算結果が汎用レジスタＥＲに格納される。メ
モリ上のバイトデータを指定する場合１が、ワードデー
タを指定する場合２が、アドレスデータを指定する場合
４が、それぞれ加算される。加算結果の上位８ビットも
拡張レジスタに格納される。
ントレジスタ間接は、前記レジスタ間接と同様に得られ
た３２ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１または２または４を加算
し、その加算結果が汎用レジスタＥＲに格納される。メ
モリ上のバイトデータを指定する場合１が、ワードデー
タを指定する場合２が、アドレスデータを指定する場合
４が、それぞれ加算される。加算結果の上位８ビットも
拡張レジスタに格納される。
【０２０９】図７の（５）に示されるプリデクリメント
レジスタ間接は、前記レジスタ間接と同様に得られた３
２ビットのアドレスから１または２または４を減算した
結果の２４ビットのアドレスでメモリ上のアドレスを指
定する。その後、その減算結果が汎用レジスタＥＲに格
納される。メモリ上のバイトデータを指定する場合１
が、ワードデータを指定する場合２が、アドレスデータ
を指定する場合４が、それぞれ減算される。前記同様
に、アドレスが２４ビットでよい場合には、特に制限は
されないものの、減算結果の上位８ビットも拡張レジス
タに格納される。
レジスタ間接は、前記レジスタ間接と同様に得られた３
２ビットのアドレスから１または２または４を減算した
結果の２４ビットのアドレスでメモリ上のアドレスを指
定する。その後、その減算結果が汎用レジスタＥＲに格
納される。メモリ上のバイトデータを指定する場合１
が、ワードデータを指定する場合２が、アドレスデータ
を指定する場合４が、それぞれ減算される。前記同様
に、アドレスが２４ビットでよい場合には、特に制限は
されないものの、減算結果の上位８ビットも拡張レジス
タに格納される。
【０２１０】図８の（６）、（７）、（８）に示される
絶対アドレスは命令コード中に含まれる、８ビット、１
６ビットまたは２４ビットの絶対アドレスをアドレスと
してメモリ上のアドレスを指定する。８ビット絶対アド
レスは、上位１６ビットが１拡張される。すなわちアド
レスのビット２３〜８は全ビット１とされる。従って使
用可能なアドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦＦ
Ｆの２５６バイトである。また、１６ビット絶対アドレ
スは、上位８ビットが符号拡張される。すなわち、１６
ビット絶対アドレスのビット１５が０であればアドレス
のビット２３〜１６は全ビット０とされ、ビット１５が
１であればアドレスのビット２３〜１６は全ビット１と
される。従って使用可能なアドレスはＨ’００００００
〜Ｈ’００７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’ＦＦＦ
ＦＦＦの６４ｋバイトである。
絶対アドレスは命令コード中に含まれる、８ビット、１
６ビットまたは２４ビットの絶対アドレスをアドレスと
してメモリ上のアドレスを指定する。８ビット絶対アド
レスは、上位１６ビットが１拡張される。すなわちアド
レスのビット２３〜８は全ビット１とされる。従って使
用可能なアドレスはＨ’ＦＦＦＦ００〜Ｈ’ＦＦＦＦＦ
Ｆの２５６バイトである。また、１６ビット絶対アドレ
スは、上位８ビットが符号拡張される。すなわち、１６
ビット絶対アドレスのビット１５が０であればアドレス
のビット２３〜１６は全ビット０とされ、ビット１５が
１であればアドレスのビット２３〜１６は全ビット１と
される。従って使用可能なアドレスはＨ’００００００
〜Ｈ’００７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’ＦＦＦ
ＦＦＦの６４ｋバイトである。
【０２１１】図８の（９）、（１０）に示されるプログ
ラムカウンタ相対は、プログラムカウンタの内容の２４
ビットのアドレスに命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はプログラムカウンタに
格納される。特に制限はされないものの、ディスプレー
スメントは１６ビットまたは８ビットであり、これらの
ディスプレースメントは加算する場合には上位８ビット
または１６ビットは符号拡張される。すなわち、ディス
プレースメントの上位８ビットは１６ビットディスプレ
ースメントのビット１５と、または上位１６ビットは８
ビットディスプレースメントのビット７と同じ値である
とみなして加算が行われる。プログラムカウンタ相対は
分岐命令のみで使用される。
ラムカウンタ相対は、プログラムカウンタの内容の２４
ビットのアドレスに命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はプログラムカウンタに
格納される。特に制限はされないものの、ディスプレー
スメントは１６ビットまたは８ビットであり、これらの
ディスプレースメントは加算する場合には上位８ビット
または１６ビットは符号拡張される。すなわち、ディス
プレースメントの上位８ビットは１６ビットディスプレ
ースメントのビット１５と、または上位１６ビットは８
ビットディスプレースメントのビット７と同じ値である
とみなして加算が行われる。プログラムカウンタ相対は
分岐命令のみで使用される。
【０２１２】尚、ミニマムモードでは、実効アドレスの
上位８ビットが無視される。前記の他にイミディエイ
ト、レジスタ直接、メモリ間接などのアドレッシングモ
ードを実行するが、これらは本発明に直接は関係しない
ので詳細な説明は省略する。
上位８ビットが無視される。前記の他にイミディエイ
ト、レジスタ直接、メモリ間接などのアドレッシングモ
ードを実行するが、これらは本発明に直接は関係しない
ので詳細な説明は省略する。
【０２１３】第１の下位ＣＰＵのデータ転送命令では、
レジスタ間接、１６ビットディスプレースメント付レジ
スタ間接、ポストインクリメント／プリデクリメントレ
ジスタ間接、８／１６ビット絶対アドレス、が使用可能
である。実効アドレスの計算方法は上位ＣＰＵ２と同様
であるが、上位８ビットが無視され、下位１６ビットが
有効である。
レジスタ間接、１６ビットディスプレースメント付レジ
スタ間接、ポストインクリメント／プリデクリメントレ
ジスタ間接、８／１６ビット絶対アドレス、が使用可能
である。実効アドレスの計算方法は上位ＣＰＵ２と同様
であるが、上位８ビットが無視され、下位１６ビットが
有効である。
【０２１４】第２の下位ＣＰＵのデータ転送命令では、
レジスタ間接、１６ビットディスプレースメント付レジ
スタ間接、ポストインクリメント／プリデクリメントレ
ジスタ間接、８／１６ビット絶対アドレス、が使用可能
である。なお、絶対アドレス２４ビットは分岐命令で使
用可能とされる。
レジスタ間接、１６ビットディスプレースメント付レジ
スタ間接、ポストインクリメント／プリデクリメントレ
ジスタ間接、８／１６ビット絶対アドレス、が使用可能
である。なお、絶対アドレス２４ビットは分岐命令で使
用可能とされる。
【０２１５】図９には本発明に係るＣＰＵ２の機械語の
命令フォーマットが例示されている。前記第１の下位Ｃ
ＰＵ、第２の下位ＣＰＵの命令セットは上位ＣＰＵ２の
命令セットのサブセットとされる。
命令フォーマットが例示されている。前記第１の下位Ｃ
ＰＵ、第２の下位ＣＰＵの命令セットは上位ＣＰＵ２の
命令セットのサブセットとされる。
【０２１６】ＣＰＵ２の命令は、２バイト（ワード）を
単位にしている。各命令はオペレーションフィード（ｏ
ｐ）、レジスタフィールド（ｒ、ｇｒ）、ＥＡ拡張部
（ＥＡ）、およびコンディションフィールド（ｃｃ）を
含む。特に制限はされないものの、前記平成７年３月
（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８
Ｓ／２０００シリーズプログラミングマニュアル』記載
のＣＰＵと同じ命令フォーマットとしている。
単位にしている。各命令はオペレーションフィード（ｏ
ｐ）、レジスタフィールド（ｒ、ｇｒ）、ＥＡ拡張部
（ＥＡ）、およびコンディションフィールド（ｃｃ）を
含む。特に制限はされないものの、前記平成７年３月
（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ８
Ｓ／２０００シリーズプログラミングマニュアル』記載
のＣＰＵと同じ命令フォーマットとしている。
【０２１７】オペレーションフィールド（ｏｐ）は、命
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。命令の先頭４ビットを必ず含
む。２つのオペレーションフィールドを持つ場合もあ
る。
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。命令の先頭４ビットを必ず含
む。２つのオペレーションフィールドを持つ場合もあ
る。
【０２１８】レジスタフィールド（ｒ、ｇｒ）は汎用レ
ジスタを指定する。レジスタフィールド（ｒ）はアドレ
スレジスタのとき３ビット、データレジスタのとき３ビ
ット（３２ビットレジスタ）または４ビット（８または
１６ビットレジスタ）である。２つのレジスタフィール
ドを持つ場合、またはレジスタフィールドを持たい場合
もある。
ジスタを指定する。レジスタフィールド（ｒ）はアドレ
スレジスタのとき３ビット、データレジスタのとき３ビ
ット（３２ビットレジスタ）または４ビット（８または
１６ビットレジスタ）である。２つのレジスタフィール
ドを持つ場合、またはレジスタフィールドを持たい場合
もある。
【０２１９】レジスタフィールド（ｇｒ）はグループ０
〜グループ３の何れのレジスタセットを選択するかを指
定する情報を保持することになる。レジスタフィールド
（ｇｒ）は４ビット存在するが、図３のレジスタ構成に
従えば、特に制限はされないものの、下位２ビットを有
効にする。レジスタフィールド（ｇｒ）を含むワードは
省略可能とされ、省略された場合は、０が与えられたも
のと想定され、グループ０のレジスタセットが指定され
たものと見做され、レジスタフィールド（ｒ）で指定さ
れるレジスタはレジスタ番号が０〜７とされ、汎用レジ
スタＥＲ０〜ＥＲ７が選択できる。
〜グループ３の何れのレジスタセットを選択するかを指
定する情報を保持することになる。レジスタフィールド
（ｇｒ）は４ビット存在するが、図３のレジスタ構成に
従えば、特に制限はされないものの、下位２ビットを有
効にする。レジスタフィールド（ｇｒ）を含むワードは
省略可能とされ、省略された場合は、０が与えられたも
のと想定され、グループ０のレジスタセットが指定され
たものと見做され、レジスタフィールド（ｒ）で指定さ
れるレジスタはレジスタ番号が０〜７とされ、汎用レジ
スタＥＲ０〜ＥＲ７が選択できる。
【０２２０】例えば、レジスタ番号ｎ＝ｇｒ［１：０］
＜＜３＋ｒ［２：０］で求められる（＜＜３は３ビット
左シフトを示す）。即ち、ｇｒを上位とし、ｒの下位３
ビットｒ［２：０］を下位とした５ビットで指定される
番号のレジスタを指定する。例えば、ｇｒ＝０、ｒ＝１
の場合はレジスタ番号ｎ＝１、となり、ｇｒ＝２、ｒ＝
３の場合はレジスタ番号ｎ＝１９、となる。このレジス
タ番号ｎに対応する汎用レジスタＥＲｎの、命令コード
のサイズを指定する部分や、ｒ［３］の内容によって、
レジスタＥ、レジスタＲ、レジスタＲＨ、レジスタＲＬ
が指定される。例えば、データサイズがロングワード、
ワード、バイトの何れであるかは命令コードのオペレー
ションフィールドの所定のビットで指定される。データ
サイズがワード又はバイトのとき、利用するレジスタ位
置はｒ［３］で指定される。ｒ［３］は、ｒの下位から
４ビット目のビットデータを意味する。データサイズが
ワードのときｒ［３］＝１のときはレジスタＥを指定
し、ｒ［３］＝０のときはレジスタＲを意味する。デー
タサイズがバイトのときｒ［３］＝１のときはレジスタ
ＲＬを指定し、ｒ［３］＝０のときはレジスタＲＨを意
味する。
＜＜３＋ｒ［２：０］で求められる（＜＜３は３ビット
左シフトを示す）。即ち、ｇｒを上位とし、ｒの下位３
ビットｒ［２：０］を下位とした５ビットで指定される
番号のレジスタを指定する。例えば、ｇｒ＝０、ｒ＝１
の場合はレジスタ番号ｎ＝１、となり、ｇｒ＝２、ｒ＝
３の場合はレジスタ番号ｎ＝１９、となる。このレジス
タ番号ｎに対応する汎用レジスタＥＲｎの、命令コード
のサイズを指定する部分や、ｒ［３］の内容によって、
レジスタＥ、レジスタＲ、レジスタＲＨ、レジスタＲＬ
が指定される。例えば、データサイズがロングワード、
ワード、バイトの何れであるかは命令コードのオペレー
ションフィールドの所定のビットで指定される。データ
サイズがワード又はバイトのとき、利用するレジスタ位
置はｒ［３］で指定される。ｒ［３］は、ｒの下位から
４ビット目のビットデータを意味する。データサイズが
ワードのときｒ［３］＝１のときはレジスタＥを指定
し、ｒ［３］＝０のときはレジスタＲを意味する。デー
タサイズがバイトのときｒ［３］＝１のときはレジスタ
ＲＬを指定し、ｒ［３］＝０のときはレジスタＲＨを意
味する。
【０２２１】尚、ｇｒ１、ｒ１はソースレジスタまたは
アドレスレジスタのレジスタ指定フィールドを意味し、
ｇｒ２、ｒ２はデスティネーションレジスタまたはデー
タレジスタのレジスタ指定フィールドを意味する。ｇｒ
１（命令コードの基本ワード中のビット７〜４）はｒ１
（命令コードの基本ワード中のビット７〜４またはビッ
ト６〜４）に、ｇｒ２（命令コードの基本ワード中のビ
ット３〜０）はｒ２（命令コードの基本ワード中のビッ
ト１１〜８またはビット３〜０）に対応する。
アドレスレジスタのレジスタ指定フィールドを意味し、
ｇｒ２、ｒ２はデスティネーションレジスタまたはデー
タレジスタのレジスタ指定フィールドを意味する。ｇｒ
１（命令コードの基本ワード中のビット７〜４）はｒ１
（命令コードの基本ワード中のビット７〜４またはビッ
ト６〜４）に、ｇｒ２（命令コードの基本ワード中のビ
ット３〜０）はｒ２（命令コードの基本ワード中のビッ
ト１１〜８またはビット３〜０）に対応する。
【０２２２】ＥＡ拡張部（ＥＡ）は、イミディエイトデ
ータ、絶対アドレスまたはディスプレースメントを指定
する。８ビット、１６ビット、または３２ビットであ
る。
ータ、絶対アドレスまたはディスプレースメントを指定
する。８ビット、１６ビット、または３２ビットであ
る。
【０２２３】コンディションフィールド（ｃｃ）は条件
分岐命令（Ｂｃｃ命令）の分岐条件を指定する。
分岐命令（Ｂｃｃ命令）の分岐条件を指定する。
【０２２４】図９にはＣＰＵ２の機械語の命令フォーマ
ットを示している。レジスタフィールド（ｇｒ）を持つ
前置命令コード（レジスタ拡張用前置命令コード）を省
略すると、既存の命令コードになるようになっている。
レジスタフィールド（ｇｒ）をグループ指定フィールド
（ｇｒ）とも記す。例えば、図９の（２）に例示される
命令コード“Ｈ'０９０１”を単独で使用する場合、Ａ
ＤＤ．Ｗ Ｒ０，Ｒ１となり、図９の（３）に例示され
るように、それに、グループ指定フィールドを持つ前置
命令コード“Ｈ'００１２”を付加すると、命令コード
“ Ｈ'００１２０９０１”は、 ＡＤＤ．Ｗ Ｒ８，Ｒ１
７となる。
ットを示している。レジスタフィールド（ｇｒ）を持つ
前置命令コード（レジスタ拡張用前置命令コード）を省
略すると、既存の命令コードになるようになっている。
レジスタフィールド（ｇｒ）をグループ指定フィールド
（ｇｒ）とも記す。例えば、図９の（２）に例示される
命令コード“Ｈ'０９０１”を単独で使用する場合、Ａ
ＤＤ．Ｗ Ｒ０，Ｒ１となり、図９の（３）に例示され
るように、それに、グループ指定フィールドを持つ前置
命令コード“Ｈ'００１２”を付加すると、命令コード
“ Ｈ'００１２０９０１”は、 ＡＤＤ．Ｗ Ｒ８，Ｒ１
７となる。
【０２２５】また、暗黙的に使用されるグループ０のレ
ジスタセットを指定する前置命令レコード“Ｈ'０００
０”は、特に制限されないが、ＮＯＰ（無操作）命令と
されている。 命令コード“Ｈ'００ｘｘ”（ｘｘは０１
〜ＦＦ）は、レジスタセットのグループを指定し、連続
する次の命令コードを実行する（割込みを禁止する）他
は、ＮＯＰ命令と同様に、ＰＣのインクリメントを行
い、最小のステート数で実行される。
ジスタセットを指定する前置命令レコード“Ｈ'０００
０”は、特に制限されないが、ＮＯＰ（無操作）命令と
されている。 命令コード“Ｈ'００ｘｘ”（ｘｘは０１
〜ＦＦ）は、レジスタセットのグループを指定し、連続
する次の命令コードを実行する（割込みを禁止する）他
は、ＮＯＰ命令と同様に、ＰＣのインクリメントを行
い、最小のステート数で実行される。
【０２２６】グループ指定フィールド（ｇｒ）は、４ビ
ットあるので、論理的には汎用レジスタグループを１６
に拡張することができる。この場合では３２ビット汎用
レジスタ１２８本（または１６ビット汎用レジスタ２５
６本）を利用できる。
ットあるので、論理的には汎用レジスタグループを１６
に拡張することができる。この場合では３２ビット汎用
レジスタ１２８本（または１６ビット汎用レジスタ２５
６本）を利用できる。
【０２２７】グループ指定フィールド（ｇｒ）に対応す
るオペレーションフィールドは複数種類あってもよい。
例えば、単純にレジスタ指定のみを行うものと、そのほ
かの機能（データサイズなど）を切り換える機能とを併
せ持つオペレーションコードとを用意しもよい。
るオペレーションフィールドは複数種類あってもよい。
例えば、単純にレジスタ指定のみを行うものと、そのほ
かの機能（データサイズなど）を切り換える機能とを併
せ持つオペレーションコードとを用意しもよい。
【０２２８】上位ＣＰＵ２の命令コードのサブセット
を、前記第１の下位ＣＰＵ、第２の下位ＣＰＵは持つ。
具体的には、前記第１の下位ＣＰＵは、レジスタ指定フ
ィールド（ｇｒ）を持たない。前記第２の下位ＣＰＵ
は、スタックポインタＥＲ１５を指定するときのみ、レ
ジスタ指定フィールド（ｇｒ）を使用する。
を、前記第１の下位ＣＰＵ、第２の下位ＣＰＵは持つ。
具体的には、前記第１の下位ＣＰＵは、レジスタ指定フ
ィールド（ｇｒ）を持たない。前記第２の下位ＣＰＵ
は、スタックポインタＥＲ１５を指定するときのみ、レ
ジスタ指定フィールド（ｇｒ）を使用する。
【０２２９】図１０にはＣＰＵ２のメモリに対する転送
命令の詳細な命令フォーマットを例示する。
命令の詳細な命令フォーマットを例示する。
【０２３０】ここでは、レジスタ間接、ポストインクリ
メント／プリデクリメントレジスタ間接、１６ビットデ
ィスプレースメント付きレジスタ間接、１６ビット絶対
アドレスについて示す。このほかのアドレッシングモー
ドも持つが、詳細な説明は省略する。
メント／プリデクリメントレジスタ間接、１６ビットデ
ィスプレースメント付きレジスタ間接、１６ビット絶対
アドレスについて示す。このほかのアドレッシングモー
ドも持つが、詳細な説明は省略する。
【０２３１】レジスタ間接（＠ＥＲｎ）は、命令コード
のレジスタフィールド（ｒ）で指定されるアドレスレジ
スタ（ＥＲｎ）の内容をアドスとしてメモリ上のオペラ
ンドを指定する。
のレジスタフィールド（ｒ）で指定されるアドレスレジ
スタ（ＥＲｎ）の内容をアドスとしてメモリ上のオペラ
ンドを指定する。
【０２３２】ディスプレースメント付きレジスタ間接
（＠（ｄ：１６，ＥＲｎ））は、命令コードのレジスタ
フィールド（ｒ）で指定されるアドレスレジスタ（ＥＲ
ｎ）の内容に命令コード中に含まれる１６ビットディス
プレースメント（ｄ）を加算した内容をアドレスとして
メモリ上のオペランドを指定する。加算に際して、１６
ビットディスプレースメントは符号拡張される。
（＠（ｄ：１６，ＥＲｎ））は、命令コードのレジスタ
フィールド（ｒ）で指定されるアドレスレジスタ（ＥＲ
ｎ）の内容に命令コード中に含まれる１６ビットディス
プレースメント（ｄ）を加算した内容をアドレスとして
メモリ上のオペランドを指定する。加算に際して、１６
ビットディスプレースメントは符号拡張される。
【０２３３】ポストインクリメントレジスタ間接（＠Ｅ
Ｒｎ＋）は、命令コードのレジスタフィールドで指定さ
れるアドレスレジスタ（ＥＲｎ）の内容をアドスとして
メモリ上のオペランドを指定する。その後、アドレスレ
ジスタの内容に１、２または４が加算され、加算結果が
アドレスレジスタに格納される。バイサイズでは１、ワ
ードサイズでは２、ロングワードサイズでは４がそれぞ
れ加算される。
Ｒｎ＋）は、命令コードのレジスタフィールドで指定さ
れるアドレスレジスタ（ＥＲｎ）の内容をアドスとして
メモリ上のオペランドを指定する。その後、アドレスレ
ジスタの内容に１、２または４が加算され、加算結果が
アドレスレジスタに格納される。バイサイズでは１、ワ
ードサイズでは２、ロングワードサイズでは４がそれぞ
れ加算される。
【０２３４】プリデクリメントレジスタ間接（＠−ＥＲ
ｎ）は、命令コードのレジスタフィールドで指定される
アドレスレジスタ（ＥＲｎ）の内容から１，２又は４を
減算した内容をアドレスとしてメモリ上のオペランドを
指定する。その後、減算結果がアドレスレジスタに格納
される。バイトサイズでは１、ワーサイズでは２、ロン
グワードサイズでは４がそれぞれ減算される。
ｎ）は、命令コードのレジスタフィールドで指定される
アドレスレジスタ（ＥＲｎ）の内容から１，２又は４を
減算した内容をアドレスとしてメモリ上のオペランドを
指定する。その後、減算結果がアドレスレジスタに格納
される。バイトサイズでは１、ワーサイズでは２、ロン
グワードサイズでは４がそれぞれ減算される。
【０２３５】絶対アドレス（＠ａａ：１６）は、命令コ
ード中に含まれる絶対アドレス（ａａ）で、メモリ上の
オペランドを指定する。特に制限はされないものの、１
６ビット絶対アドレスの場合、上位１６ビットは符号拡
張される。この場合ビット８〜１０がアドレッシングモ
ードを指定するフィールドになっている。
ード中に含まれる絶対アドレス（ａａ）で、メモリ上の
オペランドを指定する。特に制限はされないものの、１
６ビット絶対アドレスの場合、上位１６ビットは符号拡
張される。この場合ビット８〜１０がアドレッシングモ
ードを指定するフィールドになっている。
【０２３６】図１１乃至図１４には上位ＣＰＵ２による
メモリに対する直接的な演算命令の命令フォーマットに
おける命令コードの組合せが例示される。メモリに対す
る直接的な演算命令とは、既存の命令セットに対して拡
張された演算命令である。同図に示される命令フォーマ
ットは、命令拡張用前置命令コードを先頭に、転送命令
のコード、演算命令のコード等が付加された、１命令と
して処理されるべき命令のフォーマットである。尚、図
示はしないが、第１の下位ＣＰＵ、第２の下位ＣＰＵは
上位ＣＰＵ２の命令セットのサブセットの命令セットを
有する。
メモリに対する直接的な演算命令の命令フォーマットに
おける命令コードの組合せが例示される。メモリに対す
る直接的な演算命令とは、既存の命令セットに対して拡
張された演算命令である。同図に示される命令フォーマ
ットは、命令拡張用前置命令コードを先頭に、転送命令
のコード、演算命令のコード等が付加された、１命令と
して処理されるべき命令のフォーマットである。尚、図
示はしないが、第１の下位ＣＰＵ、第２の下位ＣＰＵは
上位ＣＰＵ２の命令セットのサブセットの命令セットを
有する。
【０２３７】前記メモリに対する直接的な演算命令は、
制御コード（命令拡張用前置命令コード）、ＥＡ１コー
ド、ＥＡ２コード、及び演算コードの組合せによって構
成される。
制御コード（命令拡張用前置命令コード）、ＥＡ１コー
ド、ＥＡ２コード、及び演算コードの組合せによって構
成される。
【０２３８】ＥＡ１、ＥＡ２は、図１０に示される各ア
ドレッシングモードの転送命令の命令コードと同一にさ
れる。転送方向はリード方向、使用しないレジスタフィ
ールド（ｒ２）は、特に制限はされないが、０とする。
ドレッシングモードの転送命令の命令コードと同一にさ
れる。転送方向はリード方向、使用しないレジスタフィ
ールド（ｒ２）は、特に制限はされないが、０とする。
【０２３９】演算コードは、汎用レジスタ間の演算命令
の命令コードと同一にされる。ＥＡ１コード、ＥＡ２コ
ード、演算コードの組合せは意味があるものについては
任意にできる。即ち、所望の処理の内容に従って、ＥＡ
１コード、ＥＡ２コード、演算コードの必要なものを組
合せる。
の命令コードと同一にされる。ＥＡ１コード、ＥＡ２コ
ード、演算コードの組合せは意味があるものについては
任意にできる。即ち、所望の処理の内容に従って、ＥＡ
１コード、ＥＡ２コード、演算コードの必要なものを組
合せる。
【０２４０】例えば、インクリメント処理などは、デス
ティネーション側データだけしか必要としないから、ソ
ース側データをリードするためのＥＡ１コードは不要で
ある。したがって、インクリメント処理のフォーマット
は、前置命令コード、ＥＡ２コード、演算コードを組合
せて構成される。
ティネーション側データだけしか必要としないから、ソ
ース側データをリードするためのＥＡ１コードは不要で
ある。したがって、インクリメント処理のフォーマット
は、前置命令コード、ＥＡ２コード、演算コードを組合
せて構成される。
【０２４１】加算処理などは、ソース側、デスティネー
ション側の、メモリを使用する方のＥＡ１，ＥＡ２を組
合せればよい。ソース側のみをメモリ上のデータとする
場合（例えば、ＡＤＤ．Ｗ ＠ＥＲ１，Ｒ０）は、命令
拡張用前置命令コード、ＥＡ１コード（ＭＯＶ．Ｗ ＠
ＥＲ１，Ｒｘと同一。Ｒｘは意味を持たないが、前記の
通りＲ０とする）、演算コード（ＡＤＤ．Ｗ Ｒｘ，Ｒ
０と同一）を組合せる。デスティネーション側のみをメ
モリ上のデータとする場合は（ＡＤＤ．Ｗ Ｒ１，＠Ｅ
Ｒ０）、命令拡張用前置命令コード、ＥＡ２コード、演
算コードを組合せる。ソース側、デスティネーション側
の両方をメモリ上のデータとする場合（ＡＤＤ．Ｗ ＠
ＥＲ１，＠ＥＲ０）は、図１１に例示されるように、命
令拡張用前置命令コード、ＥＡ１、ＥＡ２コード、演算
コードを組合せる。なお、ソース側、デスティネーショ
ン側の両方を汎用レジスタ上のデータとする場合（ＡＤ
Ｄ．Ｗ Ｒ１，Ｒ０）は、既存の命令であり、演算コー
ドのみでよい。換言すれば、前置命令コードは不要であ
る。
ション側の、メモリを使用する方のＥＡ１，ＥＡ２を組
合せればよい。ソース側のみをメモリ上のデータとする
場合（例えば、ＡＤＤ．Ｗ ＠ＥＲ１，Ｒ０）は、命令
拡張用前置命令コード、ＥＡ１コード（ＭＯＶ．Ｗ ＠
ＥＲ１，Ｒｘと同一。Ｒｘは意味を持たないが、前記の
通りＲ０とする）、演算コード（ＡＤＤ．Ｗ Ｒｘ，Ｒ
０と同一）を組合せる。デスティネーション側のみをメ
モリ上のデータとする場合は（ＡＤＤ．Ｗ Ｒ１，＠Ｅ
Ｒ０）、命令拡張用前置命令コード、ＥＡ２コード、演
算コードを組合せる。ソース側、デスティネーション側
の両方をメモリ上のデータとする場合（ＡＤＤ．Ｗ ＠
ＥＲ１，＠ＥＲ０）は、図１１に例示されるように、命
令拡張用前置命令コード、ＥＡ１、ＥＡ２コード、演算
コードを組合せる。なお、ソース側、デスティネーショ
ン側の両方を汎用レジスタ上のデータとする場合（ＡＤ
Ｄ．Ｗ Ｒ１，Ｒ０）は、既存の命令であり、演算コー
ドのみでよい。換言すれば、前置命令コードは不要であ
る。
【０２４２】イミディエイトデータとメモリ上のデータ
との演算（例えば、ＡＤＤ．Ｗ ＃ｘｘ，＠ＥＲ１）
も、同様であるが、イミディエイトデータはソース側と
されるから、図１３に例示されるようにＥＡ１コードは
必要なく、また、演算コードとして、レジスタ間演算の
代わりに、イミディエイト・レジスタ間の演算コード
（ＡＤＤ．Ｗ ＃ｘｘ，Ｒｘと同一）を用いる。
との演算（例えば、ＡＤＤ．Ｗ ＃ｘｘ，＠ＥＲ１）
も、同様であるが、イミディエイトデータはソース側と
されるから、図１３に例示されるようにＥＡ１コードは
必要なく、また、演算コードとして、レジスタ間演算の
代わりに、イミディエイト・レジスタ間の演算コード
（ＡＤＤ．Ｗ ＃ｘｘ，Ｒｘと同一）を用いる。
【０２４３】メモリ間の転送命令（例えば、ＭＯＶ．Ｗ
＠ＥＲ１，＠ａａ：１６）は、前記メモリ間の演算同
様に、命令拡張用前置命令コード、ＥＡ１コード、ＥＡ
２コード、及びレジスタ間の転送命令コードを組合せて
もよいが、この例では、図１２に例示されるように命令
拡張用前置命令コード、ＥＡ１コード（ＭＯＶ．Ｗ＠Ｅ
Ｒ１，Ｒｘと同一）、ＥＡ２コード（ＭＯＶ．Ｗ Ｒ
ｘ，＠ａａ：１６と同一）を組合せる。演算コードは不
要とし、ＥＡ１コードの転送方向はリード方向、ＥＡ２
コードの転送方向はライト方向とする。これによって、
命令コード長を短縮（演算コード分）し、実行ステート
数（演算コードのリード、デスティネーション側データ
のリード）も短縮できる。
＠ＥＲ１，＠ａａ：１６）は、前記メモリ間の演算同
様に、命令拡張用前置命令コード、ＥＡ１コード、ＥＡ
２コード、及びレジスタ間の転送命令コードを組合せて
もよいが、この例では、図１２に例示されるように命令
拡張用前置命令コード、ＥＡ１コード（ＭＯＶ．Ｗ＠Ｅ
Ｒ１，Ｒｘと同一）、ＥＡ２コード（ＭＯＶ．Ｗ Ｒ
ｘ，＠ａａ：１６と同一）を組合せる。演算コードは不
要とし、ＥＡ１コードの転送方向はリード方向、ＥＡ２
コードの転送方向はライト方向とする。これによって、
命令コード長を短縮（演算コード分）し、実行ステート
数（演算コードのリード、デスティネーション側データ
のリード）も短縮できる。
【０２４４】イミディエイトデータのメモリへの転送
（例えば、 ＭＯＶ．Ｗ ＃ｘｘ，＠ＥＲ１）は、前記イ
ミディエイトデータとメモリ上のデータとの演算同様
に、命令拡張用前置命令コード、ＥＡ２コード、演算コ
ードを組合せてもよいが、ここでの例では、図１４に例
示されるように命令拡張用前置命令コード、イミディエ
イト・レジスタ間の転送命令コード（ＭＯＶ．Ｗ ＃ｘ
ｘ，Ｒｘと同一）、ＥＡ２コード（ＭＯＶ．Ｗ Ｒｘ，
＠ａａ：１６と同一）を組合せる。これによって、実行
ステート数（デスティネーション側データのリード）も
短縮できる。
（例えば、 ＭＯＶ．Ｗ ＃ｘｘ，＠ＥＲ１）は、前記イ
ミディエイトデータとメモリ上のデータとの演算同様
に、命令拡張用前置命令コード、ＥＡ２コード、演算コ
ードを組合せてもよいが、ここでの例では、図１４に例
示されるように命令拡張用前置命令コード、イミディエ
イト・レジスタ間の転送命令コード（ＭＯＶ．Ｗ ＃ｘ
ｘ，Ｒｘと同一）、ＥＡ２コード（ＭＯＶ．Ｗ Ｒｘ，
＠ａａ：１６と同一）を組合せる。これによって、実行
ステート数（デスティネーション側データのリード）も
短縮できる。
【０２４５】図１５には命令拡張用前置命令コード（制
御コード）のフォーマットが例示される。同図に示され
る命令拡張用前置命令コードはソース側、デスティネー
ション側がメモリであるか否かを夫々示す為のビットを
有している。対応ビットが例えば論理値“１”であれば
メモリ、論理値“０”であれば汎用レジスタを指定する
ものとする。ＥＡ１とＥＡ２の転送命令コードは同一と
しているため、ソース側がメモリであれば、デスティネ
ーション側に拘らず、命令拡張用前置命令コードに続く
ものが、ＥＡ１コードと判断される。一方、ソース側が
汎用レジスタとされ、デスティネーション側がメモリで
あれば、ＥＡ２コードと判断される。そのほか、ロング
ワードサイズを示す情報を持っている。
御コード）のフォーマットが例示される。同図に示され
る命令拡張用前置命令コードはソース側、デスティネー
ション側がメモリであるか否かを夫々示す為のビットを
有している。対応ビットが例えば論理値“１”であれば
メモリ、論理値“０”であれば汎用レジスタを指定する
ものとする。ＥＡ１とＥＡ２の転送命令コードは同一と
しているため、ソース側がメモリであれば、デスティネ
ーション側に拘らず、命令拡張用前置命令コードに続く
ものが、ＥＡ１コードと判断される。一方、ソース側が
汎用レジスタとされ、デスティネーション側がメモリで
あれば、ＥＡ２コードと判断される。そのほか、ロング
ワードサイズを示す情報を持っている。
【０２４６】また、ＥＡ１、ＥＡ２の転送命令コードの
動作を変更させる情報を持っている。例えば、ポストイ
ンクリメント／プリデクリメントレジスタ間接が、メモ
リのリード／ライトの方向によって一義的に指定されて
しまう場合、即ち、ポストインクリメントはライト時、
プリデクリメントはリード時などと固定されている命令
セットの場合、前記変更情報によって、リード時にポス
トインクリメント動作を行なったり、ライト時にプリデ
クリメントを行なったりすることを可能にしている。
動作を変更させる情報を持っている。例えば、ポストイ
ンクリメント／プリデクリメントレジスタ間接が、メモ
リのリード／ライトの方向によって一義的に指定されて
しまう場合、即ち、ポストインクリメントはライト時、
プリデクリメントはリード時などと固定されている命令
セットの場合、前記変更情報によって、リード時にポス
トインクリメント動作を行なったり、ライト時にプリデ
クリメントを行なったりすることを可能にしている。
【０２４７】図１６及び図１７にはＣＰＵのアドレッシ
ングモードの組合せについて示される。図１６はデータ
転送命令について示し、図１７は加算命令について示
す。加算以外の演算命令も、加算命令と同様にされる。
ングモードの組合せについて示される。図１６はデータ
転送命令について示し、図１７は加算命令について示
す。加算以外の演算命令も、加算命令と同様にされる。
【０２４８】図１６及び図１７の“ソース”の各欄にお
ける上段、中段、下段には、それぞれ、上位ＣＰＵ２、
第１の下位ＣＰＵ、第２の下位ＣＰＵの、それぞれ、実
行可能なデータサイズが示されている。Ｂはバイト（８
ビット）、Ｗはワード(１６ビット)、Ｌはロングワード
(３２ビット)を意味する。
ける上段、中段、下段には、それぞれ、上位ＣＰＵ２、
第１の下位ＣＰＵ、第２の下位ＣＰＵの、それぞれ、実
行可能なデータサイズが示されている。Ｂはバイト（８
ビット）、Ｗはワード(１６ビット)、Ｌはロングワード
(３２ビット)を意味する。
【０２４９】アドレッシングモードには図１６及び図１
７に示された他に、分岐命令のみに使用する、プログラ
ムカウンタ相対や、メモリ間接のアドレッシングモード
もあるが、ここでは図示を省略している。
７に示された他に、分岐命令のみに使用する、プログラ
ムカウンタ相対や、メモリ間接のアドレッシングモード
もあるが、ここでは図示を省略している。
【０２５０】上位のＣＰＵ２は、データ転送命令、加算
命令ともに、ソース／デスティネーションとデータサイ
ズのアドレッシングモードの組合せを任意にできる。但
し、８ビット絶対アドレスについては、短縮形としての
特性上、また、１６ビット単位の命令コードの特性上、
バイトサイズのみが実行可能である。
命令ともに、ソース／デスティネーションとデータサイ
ズのアドレッシングモードの組合せを任意にできる。但
し、８ビット絶対アドレスについては、短縮形としての
特性上、また、１６ビット単位の命令コードの特性上、
バイトサイズのみが実行可能である。
【０２５１】第１の下位ＣＰＵは、アドレッシングモー
ドは、アドレス空間６４ｋＢであることに対応して限定
され、３２ビットディスプレースメント付レジスタ間
接、３２ビット絶対アドレスは実行できない。データサ
イズは、バイト及びワードである。データ転送命令は、
ソース側またはデスティネーション側の一方が、レジス
タ直接の場合のみ実行可能である。また、加算命令は、
ソース側はイミディエイトまたは汎用レジスタ、デステ
ィネーション側は汎用レジスタに限定されている。即
ち、メモリのリード／ライトはデータ転送命令で行い、
データの処理は汎用レジスタ上で行なう、いわゆるロー
ドストア型の命令セットを持つ。
ドは、アドレス空間６４ｋＢであることに対応して限定
され、３２ビットディスプレースメント付レジスタ間
接、３２ビット絶対アドレスは実行できない。データサ
イズは、バイト及びワードである。データ転送命令は、
ソース側またはデスティネーション側の一方が、レジス
タ直接の場合のみ実行可能である。また、加算命令は、
ソース側はイミディエイトまたは汎用レジスタ、デステ
ィネーション側は汎用レジスタに限定されている。即
ち、メモリのリード／ライトはデータ転送命令で行い、
データの処理は汎用レジスタ上で行なう、いわゆるロー
ドストア型の命令セットを持つ。
【０２５２】第２の下位ＣＰＵは、アドレス空間１６Ｍ
Ｂであるものの、プログラムの大容量化に対応すること
を主目的とし、大規模データの高速処理などが必要とさ
れないような応用分野を考え、アドレッシングモードに
ついては、３２ビットディスプレースメント付レジスタ
間接、３２ビット絶対アドレスは実行できない。データ
サイズは、メモリ上のデータを指定する場合、バイト及
びワードである。ソース側がイミディエイトまたは汎用
レジスタ、デスティネーション側が汎用レジスタの場合
に限り、ロングワードも可能である。
Ｂであるものの、プログラムの大容量化に対応すること
を主目的とし、大規模データの高速処理などが必要とさ
れないような応用分野を考え、アドレッシングモードに
ついては、３２ビットディスプレースメント付レジスタ
間接、３２ビット絶対アドレスは実行できない。データ
サイズは、メモリ上のデータを指定する場合、バイト及
びワードである。ソース側がイミディエイトまたは汎用
レジスタ、デスティネーション側が汎用レジスタの場合
に限り、ロングワードも可能である。
【０２５３】第２の下位ＣＰＵにおいては、汎用レジス
タの本数は少ないものの、データ転送命令、加算命令と
もに、ソース／デスティネーションのアドレッシングモ
ードの組合せを任意にできる。汎用レジスタとメモリ間
の転送命令のデータサイズは、マイクロコンピュータの
機能ブロックのデータサイズが８ビット乃至１６ビット
長であったり、内部データバスが１６ビットであった
り、またシングルチップマイクロコンピュータの応用さ
れるマイクロコンピュータシステムに必要な分解能など
の特性上、１６ビット（ワード）または８ビット（バイ
ト）でよい応用分野を考え、３２ビット（ロングワー
ド）は持たない。当然、３２ビット（ロングワード）の
データについては、１６ビット（ワード）のデータ転送
を２回行なうことによって、実現できる。
タの本数は少ないものの、データ転送命令、加算命令と
もに、ソース／デスティネーションのアドレッシングモ
ードの組合せを任意にできる。汎用レジスタとメモリ間
の転送命令のデータサイズは、マイクロコンピュータの
機能ブロックのデータサイズが８ビット乃至１６ビット
長であったり、内部データバスが１６ビットであった
り、またシングルチップマイクロコンピュータの応用さ
れるマイクロコンピュータシステムに必要な分解能など
の特性上、１６ビット（ワード）または８ビット（バイ
ト）でよい応用分野を考え、３２ビット（ロングワー
ド）は持たない。当然、３２ビット（ロングワード）の
データについては、１６ビット（ワード）のデータ転送
を２回行なうことによって、実現できる。
【０２５４】一方、第２の下位ＣＰＵでは、汎用レジス
タが３２ビット構成であり、ＣＰＵの内部構成が３２ビ
ットであるため、メモリ上のデータのリード／ライトを
行なう必要のない、イミディエイト及びレジスタ直接に
ついては、３２ビット（ロングワード）も実行可能とし
ている。
タが３２ビット構成であり、ＣＰＵの内部構成が３２ビ
ットであるため、メモリ上のデータのリード／ライトを
行なう必要のない、イミディエイト及びレジスタ直接に
ついては、３２ビット（ロングワード）も実行可能とし
ている。
【０２５５】以上の、上位ＣＰＵ、第１の下位ＣＰＵ
２、第２の下位ＣＰＵは、例えば以下の通り、応用分野
やマイクロコンピュータシステムの要求に合わせて選択
できる。
２、第２の下位ＣＰＵは、例えば以下の通り、応用分野
やマイクロコンピュータシステムの要求に合わせて選択
できる。
【０２５６】シングルチップマイクロコンピュータに内
蔵されている機能モジュール、即ち、ＲＯＭ、ＲＡＭ、
タイマＡ、タイマＢ、ＳＣＩ、Ａ／Ｄ変換器、入出力ポ
ートのみを使用して動作するようなマイクロコンピュー
タシステムについては、プログラム容量が６０ｋＢ程度
（ＲＡＭ、内部Ｉ／Ｏレジスタを合わせて６４ｋＢ）以
下であれば、第１の下位ＣＰＵを内蔵するのが都合がよ
い。
蔵されている機能モジュール、即ち、ＲＯＭ、ＲＡＭ、
タイマＡ、タイマＢ、ＳＣＩ、Ａ／Ｄ変換器、入出力ポ
ートのみを使用して動作するようなマイクロコンピュー
タシステムについては、プログラム容量が６０ｋＢ程度
（ＲＡＭ、内部Ｉ／Ｏレジスタを合わせて６４ｋＢ）以
下であれば、第１の下位ＣＰＵを内蔵するのが都合がよ
い。
【０２５７】また、プログラム容量がログラム容量が６
０ｋＢ程度（ＲＡＭ、内部Ｉ／Ｏレジスタを合わせて６
４ｋＢ）以上であれば、第２の下位ＣＰＵを内蔵するの
が都合がよい。データとして扱うのは、ＲＡＭ、内部Ｉ
／Ｏレジスタ、及び一部のＲＯＭであり、アドレス空間
の一部（Ｈ’８０００〜Ｈ’ＦＦ７ＦＦＦ）に、データ
転送／演算命令でのアクセスに制約があっても、この部
分はＲＯＭ及び未使用の領域とされるから、問題ない。
むしろ、ＣＰＵの不必要な機能を削除して、論理的規模
を縮小し、費用を縮小する方が望ましい。
０ｋＢ程度（ＲＡＭ、内部Ｉ／Ｏレジスタを合わせて６
４ｋＢ）以上であれば、第２の下位ＣＰＵを内蔵するの
が都合がよい。データとして扱うのは、ＲＡＭ、内部Ｉ
／Ｏレジスタ、及び一部のＲＯＭであり、アドレス空間
の一部（Ｈ’８０００〜Ｈ’ＦＦ７ＦＦＦ）に、データ
転送／演算命令でのアクセスに制約があっても、この部
分はＲＯＭ及び未使用の領域とされるから、問題ない。
むしろ、ＣＰＵの不必要な機能を削除して、論理的規模
を縮小し、費用を縮小する方が望ましい。
【０２５８】かかるシングルチップマイクロコンピュー
タに内蔵されている機能モジュールのみを使用して動作
するようなマイクロコンピュータシステムとしては、カ
メラなどがあり、例えば、平成６年１１月写真工業社発
行『写真工業』ｐｐ５８〜７１に記載がある。なお、プ
ログラム容量が大きいことは、そのマイクロコンピュー
タシステムの機能が高いことを示すと言える。
タに内蔵されている機能モジュールのみを使用して動作
するようなマイクロコンピュータシステムとしては、カ
メラなどがあり、例えば、平成６年１１月写真工業社発
行『写真工業』ｐｐ５８〜７１に記載がある。なお、プ
ログラム容量が大きいことは、そのマイクロコンピュー
タシステムの機能が高いことを示すと言える。
【０２５９】或いは、シングルチップマイクロコンピュ
ータに内蔵されている機能モジュールに加えて、比較的
少ないアドレスを有する専用半導体集積回路などを、シ
ングルチップマイクロコンピュータの外部バスに接続し
て動作するようなマイクロコンピュータシステムも同様
であり、この例としては、光ディスクドライブなどがあ
り、例えば、平成８年２月日立マイコンシステム社発行
『日立マイコン技報』ｐｐ３８〜３９に記載がある。
ータに内蔵されている機能モジュールに加えて、比較的
少ないアドレスを有する専用半導体集積回路などを、シ
ングルチップマイクロコンピュータの外部バスに接続し
て動作するようなマイクロコンピュータシステムも同様
であり、この例としては、光ディスクドライブなどがあ
り、例えば、平成８年２月日立マイコンシステム社発行
『日立マイコン技報』ｐｐ３８〜３９に記載がある。
【０２６０】一方、シングルチップマイクロコンピュー
タに内蔵されている機能モジュール、即ち、ＲＯＭ、Ｒ
ＡＭ、タイマＡ、タイマＢ、ＳＣＩ、Ａ／Ｄ変換器、入
出力ポート以外に、プログラム格納用のＲＯＭや、デー
タ格納用のＤＲＡＭ、キャラクタジェネレートＲＯＭ
（ＣＧＲＯＭ）や、入出力回路や制御回路などを接続し
て動作するような場合は、大規模なデータを扱うことに
なり、例えば配列の処理なども考えられるので、全アド
レス空間を制限なく使用可能な上位ＣＰＵ２を内蔵する
のが都合がよい。また、外部のメモリなどを効率的に利
用するための高機能のバスコントローラや、高速のデー
タ転送を行なうためのＤＭＡコントローラなども必要と
されるから、相対的に論理的規模の大きい上位ＣＰＵ２
を使用しても、全体的な論理的規模に対する影響が小さ
いと考えられる。かかるマイクロコンピュータシステム
としては、プリンタなどがある。
タに内蔵されている機能モジュール、即ち、ＲＯＭ、Ｒ
ＡＭ、タイマＡ、タイマＢ、ＳＣＩ、Ａ／Ｄ変換器、入
出力ポート以外に、プログラム格納用のＲＯＭや、デー
タ格納用のＤＲＡＭ、キャラクタジェネレートＲＯＭ
（ＣＧＲＯＭ）や、入出力回路や制御回路などを接続し
て動作するような場合は、大規模なデータを扱うことに
なり、例えば配列の処理なども考えられるので、全アド
レス空間を制限なく使用可能な上位ＣＰＵ２を内蔵する
のが都合がよい。また、外部のメモリなどを効率的に利
用するための高機能のバスコントローラや、高速のデー
タ転送を行なうためのＤＭＡコントローラなども必要と
されるから、相対的に論理的規模の大きい上位ＣＰＵ２
を使用しても、全体的な論理的規模に対する影響が小さ
いと考えられる。かかるマイクロコンピュータシステム
としては、プリンタなどがある。
【０２６１】図１には上位ＣＰＵ２の詳細な一例が示さ
れる。このＣＰＵ２は制御部ＣＯＮＴと実行部ＥＸＥＣ
から構成される。ＩＤＢ、ＩＡＢは前記内部バス３０に
含まれる内部データバス、内部アドレスバスである。
れる。このＣＰＵ２は制御部ＣＯＮＴと実行部ＥＸＥＣ
から構成される。ＩＤＢ、ＩＡＢは前記内部バス３０に
含まれる内部データバス、内部アドレスバスである。
【０２６２】制御部ＣＯＮＴは、命令レジスタＩＲ１、
命令レジスタＩＲ２、命令変更部ＣＨＧ、命令デコーダ
ＤＥＣ、レジスタセレクタＲＳＥＬ、割込み制御部ＩＮ
ＴＣを有する。特に制御部ＣＯＮＴは、命令拡張用前置
命令コードの有無に応じた第１の制御、レジスタ拡張用
前置命令コードの有無に応じた第２の制御を行なうよう
になっている。第１の制御は、メモリデータの直接的演
算処理制御であり、命令拡張用前置命令コードに後続す
るデータ転送命令等の複数の命令コードを１個の命令と
して処理することにより、メモリ上のデータを直接的に
演算可能とする制御を行なう。第２の制御は、上位互換
を考慮したレジスタ指定制御であり、一方では拡張され
た汎用レジスタをレジスタ拡張用前置命令コードを用い
て指定するようにし、他方では、省略可能なレジスタ指
定フィールドｇｒ（ｇｒ１、ｇｒ２）が省略されたとき
省略不可能なレジスタ指定フィールドｒ（ｒ１、ｒ２）
によるレジスタ指定を暗黙的にレジスタグループ０に含
まれるレジスタ指定とみなす制御を行なう。
命令レジスタＩＲ２、命令変更部ＣＨＧ、命令デコーダ
ＤＥＣ、レジスタセレクタＲＳＥＬ、割込み制御部ＩＮ
ＴＣを有する。特に制御部ＣＯＮＴは、命令拡張用前置
命令コードの有無に応じた第１の制御、レジスタ拡張用
前置命令コードの有無に応じた第２の制御を行なうよう
になっている。第１の制御は、メモリデータの直接的演
算処理制御であり、命令拡張用前置命令コードに後続す
るデータ転送命令等の複数の命令コードを１個の命令と
して処理することにより、メモリ上のデータを直接的に
演算可能とする制御を行なう。第２の制御は、上位互換
を考慮したレジスタ指定制御であり、一方では拡張され
た汎用レジスタをレジスタ拡張用前置命令コードを用い
て指定するようにし、他方では、省略可能なレジスタ指
定フィールドｇｒ（ｇｒ１、ｇｒ２）が省略されたとき
省略不可能なレジスタ指定フィールドｒ（ｒ１、ｒ２）
によるレジスタ指定を暗黙的にレジスタグループ０に含
まれるレジスタ指定とみなす制御を行なう。
【０２６３】前記命令デコーダＤＥＣは、例えば、マイ
クロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）または布線論理で構成される。
命令デコーダＤＥＣの出力の一部が命令デコーダＤＥＣ
にフィードバックされている。そのようなフィードバッ
ク信号は、各命令コード内の遷移に用いるステージコー
ド（ＴＭＧ）と、命令コード間に用いる制御信号（ＭＯ
ＤＳ、ＭＯＤＤ）を含む。命令デコーダにおける前記第
１の制御の全体的な機能を概説すれば、命令拡張用前置
命令コードは制御信号（ＭＯＤＳ、ＭＯＤＤ）を発生
し、ＥＡ１コード、ＥＡ２コードは、前記制御信号を参
照しつつ動作し、更に制御信号を発生したりする。演算
コードも制御信号を参照して、データの入出力元／先を
切替え、演算処理を行なう。制御信号に従って内部で命
令コードも発生する。
クロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）または布線論理で構成される。
命令デコーダＤＥＣの出力の一部が命令デコーダＤＥＣ
にフィードバックされている。そのようなフィードバッ
ク信号は、各命令コード内の遷移に用いるステージコー
ド（ＴＭＧ）と、命令コード間に用いる制御信号（ＭＯ
ＤＳ、ＭＯＤＤ）を含む。命令デコーダにおける前記第
１の制御の全体的な機能を概説すれば、命令拡張用前置
命令コードは制御信号（ＭＯＤＳ、ＭＯＤＤ）を発生
し、ＥＡ１コード、ＥＡ２コードは、前記制御信号を参
照しつつ動作し、更に制御信号を発生したりする。演算
コードも制御信号を参照して、データの入出力元／先を
切替え、演算処理を行なう。制御信号に従って内部で命
令コードも発生する。
【０２６４】命令デコーダＤＥＣのそのような第１の制
御機能を更に詳述する。図１には命令デコーダＤＥＣの
一部の機能を概念的に示しており、命令拡張用前記前置
命令コード（ｐｆ）の解読論理２００は、制御信号（ｍ
ｏｄ： ＭＯＤＳ、ＭＯＤＤを含む）、割込みマスク信
号（ｍｓｋｉｎｔ）を出力する。そのほかは、ＮＯＰ
（無操作）命令などと同じでよく、実質的な動作を何も
行なわない。要するに、制御信号ｍｏｄは、後続の命令
コードが命令拡張用前置命令コードに付加された命令コ
ードであることを明示する信号として位置付けられる。
御機能を更に詳述する。図１には命令デコーダＤＥＣの
一部の機能を概念的に示しており、命令拡張用前記前置
命令コード（ｐｆ）の解読論理２００は、制御信号（ｍ
ｏｄ： ＭＯＤＳ、ＭＯＤＤを含む）、割込みマスク信
号（ｍｓｋｉｎｔ）を出力する。そのほかは、ＮＯＰ
（無操作）命令などと同じでよく、実質的な動作を何も
行なわない。要するに、制御信号ｍｏｄは、後続の命令
コードが命令拡張用前置命令コードに付加された命令コ
ードであることを明示する信号として位置付けられる。
【０２６５】転送命令コード（ｍｏｖ）の解読論理２０
１は、ステートコード信号（ｎｘｔｔｍｇ）、割込みマ
スク信号（ｍｓｋｉｎｔ）、汎用レジスタライト信号
（Ｒｄｗｒ）、テンポラリレジスタライト信号（ＴＲＤ
ｗｒ）を出力する。これらの信号の状態は、前記制御信
号（ｍｏｄ：ＭＯＤＳ、ＭＯＤＤ）によって相違され
る。例えば、ＭＯＤＳ＝１のときはテンポラリレジスタ
ライト信号（ＴＲＤｗｒ）が、 ＭＯＤＳ＝０のときは
汎用レジスタライト信号（Ｒｄｗｒ）が、それぞれ選択
される。そのほかの動作は、メモリ・汎用レジスタ間の
転送命令の場合と同様とされる。
１は、ステートコード信号（ｎｘｔｔｍｇ）、割込みマ
スク信号（ｍｓｋｉｎｔ）、汎用レジスタライト信号
（Ｒｄｗｒ）、テンポラリレジスタライト信号（ＴＲＤ
ｗｒ）を出力する。これらの信号の状態は、前記制御信
号（ｍｏｄ：ＭＯＤＳ、ＭＯＤＤ）によって相違され
る。例えば、ＭＯＤＳ＝１のときはテンポラリレジスタ
ライト信号（ＴＲＤｗｒ）が、 ＭＯＤＳ＝０のときは
汎用レジスタライト信号（Ｒｄｗｒ）が、それぞれ選択
される。そのほかの動作は、メモリ・汎用レジスタ間の
転送命令の場合と同様とされる。
【０２６６】演算命令コード（ｅｘｅ）の解読論理２０
２は、割込みマスク信号（ｍｓｋｉｎｔ）、ソース汎用
レジスタリード信号（Ｒｓｒｄ）、デスティネーション
汎用レジスタリード信号（Ｒｄｒｄ）、デスティネーシ
ョン汎用レジスタライト信号（Ｒｄｗｒ）、リードデー
タバッファリード信号（ＲＤＢｒｄ）、テンポラリレジ
スタリード信号（ＴＲＤｒｄ）、テンポラリレジスタラ
イト信号（ＴＲＤｗｒ）を出力する。信号Ｒｓｒｄはソ
ースレジスタとして汎用レジスタをリード、Ｒｄｒｄは
ディスティネーションレジスタとして汎用レジスタをリ
ード、Ｒｄｗｒはディスティネーションレジスタとして
汎用レジスタをライト、することを指示する。信号ＲＤ
Ｂｒｄは実行部ＥＸＥＣの後述するリードデータバッフ
ァをリード、信号ＴＲＤｒｄは後述する実行部ＥＸＥＣ
のテンポラリレジスタをリード、信号ＴＲＤｗｒは後述
する実行部ＥＸＥＣの後述するテンポラリレジスタをラ
イト、することを指示する。それらの信号の状態は、前
記制御信号（ｍｏｄ：ＭＯＤＳ、ＭＯＤＤ）によって相
違される。即ち、ソース汎用レジスタリード信号（Ｒｓ
ｒｄ）とテンポラリレジスタリード信号（ＴＲＤｒ
ｄ）、デスティネーション汎用レジスタリード信号（Ｒ
ｄｒｄ）とリードデータバッファリード信号（ＲＤＢｒ
ｄ）、デスティネーション汎用レジスタライト信号（Ｒ
ｄｗｒ）とテンポラリレジスタライト信号（ＴＲＤｗ
ｒ）、がそれぞれ排他的に選択され、汎用レジスタを使
用するかテンポラリレジスタ等のラッチ手段を使用する
かを選択する。また、デスティネーション側メモリの場
合は、ＣＰＵ内部でライト型転送命令を実行するのと同
等の動作を行なうための命令コードを発生させる信号
（ｍｋｍｏｖ）を出力する。そのほかの動作は、汎用レ
ジスタに対する演算命令と同様にされる。
２は、割込みマスク信号（ｍｓｋｉｎｔ）、ソース汎用
レジスタリード信号（Ｒｓｒｄ）、デスティネーション
汎用レジスタリード信号（Ｒｄｒｄ）、デスティネーシ
ョン汎用レジスタライト信号（Ｒｄｗｒ）、リードデー
タバッファリード信号（ＲＤＢｒｄ）、テンポラリレジ
スタリード信号（ＴＲＤｒｄ）、テンポラリレジスタラ
イト信号（ＴＲＤｗｒ）を出力する。信号Ｒｓｒｄはソ
ースレジスタとして汎用レジスタをリード、Ｒｄｒｄは
ディスティネーションレジスタとして汎用レジスタをリ
ード、Ｒｄｗｒはディスティネーションレジスタとして
汎用レジスタをライト、することを指示する。信号ＲＤ
Ｂｒｄは実行部ＥＸＥＣの後述するリードデータバッフ
ァをリード、信号ＴＲＤｒｄは後述する実行部ＥＸＥＣ
のテンポラリレジスタをリード、信号ＴＲＤｗｒは後述
する実行部ＥＸＥＣの後述するテンポラリレジスタをラ
イト、することを指示する。それらの信号の状態は、前
記制御信号（ｍｏｄ：ＭＯＤＳ、ＭＯＤＤ）によって相
違される。即ち、ソース汎用レジスタリード信号（Ｒｓ
ｒｄ）とテンポラリレジスタリード信号（ＴＲＤｒ
ｄ）、デスティネーション汎用レジスタリード信号（Ｒ
ｄｒｄ）とリードデータバッファリード信号（ＲＤＢｒ
ｄ）、デスティネーション汎用レジスタライト信号（Ｒ
ｄｗｒ）とテンポラリレジスタライト信号（ＴＲＤｗ
ｒ）、がそれぞれ排他的に選択され、汎用レジスタを使
用するかテンポラリレジスタ等のラッチ手段を使用する
かを選択する。また、デスティネーション側メモリの場
合は、ＣＰＵ内部でライト型転送命令を実行するのと同
等の動作を行なうための命令コードを発生させる信号
（ｍｋｍｏｖ）を出力する。そのほかの動作は、汎用レ
ジスタに対する演算命令と同様にされる。
【０２６７】命令レジスタＩＲ１、ＩＲ２は、リードし
た命令を一旦格納する。命令デコーダＤＥＣには命令レ
ジスタＩＲ１に格納された命令コードが供給されること
になる。命令変更部ＣＨＧは、リードした命令以外の命
令コードを、命令デコーダＤＥＣに与える場合に動作
し、そのほかの場合は、命令レジスタＩＲ１の内容を命
令デコーダＤＥＣに与える。リードした命令以外の命令
コードは、割込み制御部ＩＮＴＣの指示によって、割込
みなどの例外処理を実行するとき、或いは、命令デコー
ダＤＥＣのからの制御信号ｍｋｍｏｖによる指示によっ
て前記内部でライト型転送命令と同等の動作を行なう命
令コードを発生させるとき、などに用いる。即ち、デス
ティネーション側をメモリ上のデータとする場合に、Ｅ
Ａ２コードで生成したアドレスでメモリライト動作を行
なう為の命令コードをＣＰＵ内部で自動生成して、命令
デコーダＤＥＣに供給することによって、本発明の命令
の命令コード長を短縮し、実行ステート数も短縮でき
る。
た命令を一旦格納する。命令デコーダＤＥＣには命令レ
ジスタＩＲ１に格納された命令コードが供給されること
になる。命令変更部ＣＨＧは、リードした命令以外の命
令コードを、命令デコーダＤＥＣに与える場合に動作
し、そのほかの場合は、命令レジスタＩＲ１の内容を命
令デコーダＤＥＣに与える。リードした命令以外の命令
コードは、割込み制御部ＩＮＴＣの指示によって、割込
みなどの例外処理を実行するとき、或いは、命令デコー
ダＤＥＣのからの制御信号ｍｋｍｏｖによる指示によっ
て前記内部でライト型転送命令と同等の動作を行なう命
令コードを発生させるとき、などに用いる。即ち、デス
ティネーション側をメモリ上のデータとする場合に、Ｅ
Ａ２コードで生成したアドレスでメモリライト動作を行
なう為の命令コードをＣＰＵ内部で自動生成して、命令
デコーダＤＥＣに供給することによって、本発明の命令
の命令コード長を短縮し、実行ステート数も短縮でき
る。
【０２６８】割込み制御部ＩＮＴＣは、図２の割込みコ
ントローラ（ＩＮＴ）３の出力する割込み要求信号３１
を受け付ける。また、命令デコーダＤＥＣの出力する割
込みマスク信号ｍｓｋｉｎｔを参照して、割込みがマス
クされていなければ、命令変更部ＣＨＧに割込みを指示
する。この場合、命令変更部ＣＨＧは、割り込み例外処
理の為の所定の命令コードをそのハードウェアに従って
生成する。
ントローラ（ＩＮＴ）３の出力する割込み要求信号３１
を受け付ける。また、命令デコーダＤＥＣの出力する割
込みマスク信号ｍｓｋｉｎｔを参照して、割込みがマス
クされていなければ、命令変更部ＣＨＧに割込みを指示
する。この場合、命令変更部ＣＨＧは、割り込み例外処
理の為の所定の命令コードをそのハードウェアに従って
生成する。
【０２６９】図１１乃至図１４で説明したように、複数
の命令コードを一連のものとして実行する場合には、そ
れぞれの命令コードが割込みマスクを制御信号ｍｓｋｉ
ｎｔを介して指示して、所定の組合せの命令コードの実
行が途切れないようにされる。
の命令コードを一連のものとして実行する場合には、そ
れぞれの命令コードが割込みマスクを制御信号ｍｓｋｉ
ｎｔを介して指示して、所定の組合せの命令コードの実
行が途切れないようにされる。
【０２７０】レジスタセレクタＲＳＥＬは、命令デコー
ダＤＥＣからの信号Ｒｓｒｄ，Ｒｄｒｄ，Ｒｄｗｒ等に
よる指示、命令コード中に含まれるレジスタフィールド
ｒ１、ｒ２、ｇｒ１、ｇｒ２の情報に基づいて、汎用レ
ジスタを選択する。
ダＤＥＣからの信号Ｒｓｒｄ，Ｒｄｒｄ，Ｒｄｗｒ等に
よる指示、命令コード中に含まれるレジスタフィールド
ｒ１、ｒ２、ｇｒ１、ｇｒ２の情報に基づいて、汎用レ
ジスタを選択する。
【０２７１】実行部ＥＸＥＣには、汎用レジスタＥＲ０
〜ＥＲ７、プログラムカウンタＰＣ、コンディションコ
ードレジスタＣＣＲ、テンポラリレジスタＴＲＡ、ＴＲ
Ｄ、算術論理演算器ＡＬＵ、インクリメンタＩＮＣ、リ
ードデータバッファＲＤＢ、ライトデータバッファＷＤ
Ｂ、アドレスバッファＡＢを含む。これらのブロックは
内部バスＧＢ、ＤＢ、ＷＢによって相互に接続されてい
る。
〜ＥＲ７、プログラムカウンタＰＣ、コンディションコ
ードレジスタＣＣＲ、テンポラリレジスタＴＲＡ、ＴＲ
Ｄ、算術論理演算器ＡＬＵ、インクリメンタＩＮＣ、リ
ードデータバッファＲＤＢ、ライトデータバッファＷＤ
Ｂ、アドレスバッファＡＢを含む。これらのブロックは
内部バスＧＢ、ＤＢ、ＷＢによって相互に接続されてい
る。
【０２７２】前記実行部ＥＸＥＣに含まれる前記レジス
タの内、図３にも示される汎用レジスタＥＲ０〜ＥＲ３
１、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ以外は、プログラミング上は参照できず、
ＣＰＵ２の内部の動作にのみ用いられる。即ち、リード
データバッファＲＤＢ、ライトデータバッファＷＤＢ、
アドレスバッファＡＢなどは、内部バスＩＡＢ、ＩＤＢ
とのインタフェースをとるために、一時的にデータをラ
ッチする。テンポラリレジスタＴＲＡ、ＴＲＤは、マイ
クロコンピュータ内部の動作に適宜用いられ、例えば演
算の途中結果などを一時的に貯える。
タの内、図３にも示される汎用レジスタＥＲ０〜ＥＲ３
１、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ以外は、プログラミング上は参照できず、
ＣＰＵ２の内部の動作にのみ用いられる。即ち、リード
データバッファＲＤＢ、ライトデータバッファＷＤＢ、
アドレスバッファＡＢなどは、内部バスＩＡＢ、ＩＤＢ
とのインタフェースをとるために、一時的にデータをラ
ッチする。テンポラリレジスタＴＲＡ、ＴＲＤは、マイ
クロコンピュータ内部の動作に適宜用いられ、例えば演
算の途中結果などを一時的に貯える。
【０２７３】リードデータバッファＲＤＢは、ＲＯＭ
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は図示はされな
い外部メモリから、リードした命令コードやデータを一
時的に格納する。ライトデータバッファＷＤＢはＲＯＭ
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は外部メモリへ
のライトデータを一時的に格納する。
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は図示はされな
い外部メモリから、リードした命令コードやデータを一
時的に格納する。ライトデータバッファＷＤＢはＲＯＭ
４、ＲＡＭ５、内部Ｉ／Ｏレジスタ、或は外部メモリへ
のライトデータを一時的に格納する。
【０２７４】アドレスバッファＡＢは、ＣＰＵ２がリー
ド／ライトするアドレスを一時的に格納する他に、格納
した内容に対するインクリメント機能を有している。イ
ンクリメント機能を有するアドレスバッファは特開平４
−３３３１５３号公報などに記載されている。
ド／ライトするアドレスを一時的に格納する他に、格納
した内容に対するインクリメント機能を有している。イ
ンクリメント機能を有するアドレスバッファは特開平４
−３３３１５３号公報などに記載されている。
【０２７５】前記算術論理演算器ＡＬＵは、命令によっ
て指定される各種の演算や実効アドレスの計算などに用
いられる。前記インクリメンタＩＮＣは、主にプログラ
ムカウンタＰＣの加算に用いられる。また、尚、図１で
は実行部ＥＸＥＣは汎用レジスタＥＲ０〜ＥＲ３１を単
位として算術論理演算器ＡＬＵやインクリメンタＩＮＣ
が設けられていように図示されているが、実際は、汎用
レジスタのＥ（１６ビット）、Ｈ（８ビット）、Ｌ（８
ビット）の各分割部分毎に分割されて設けられている。
て指定される各種の演算や実効アドレスの計算などに用
いられる。前記インクリメンタＩＮＣは、主にプログラ
ムカウンタＰＣの加算に用いられる。また、尚、図１で
は実行部ＥＸＥＣは汎用レジスタＥＲ０〜ＥＲ３１を単
位として算術論理演算器ＡＬＵやインクリメンタＩＮＣ
が設けられていように図示されているが、実際は、汎用
レジスタのＥ（１６ビット）、Ｈ（８ビット）、Ｌ（８
ビット）の各分割部分毎に分割されて設けられている。
【０２７６】前記命令拡張用前置命令コードに後続する
命令コードを用いてメモリ上のデータを直接的に演算す
る場合には、テンポラリレジスタＴＲＡ、ＴＲＤ及びリ
ードデータバッファＲＤＢなどを用いる。テンポラリレ
ジスタＴＲＡは、デスティネーション側データがメモリ
になる演算命令の場合に、デスティネーションアドレス
のリード時にリードアドレス（実効アドレス）を格納
し、データのデスティネーション側メモリへのライト時
に、デスティネーションアドレス（リードアドレスと同
じアドレス）を出力する。
命令コードを用いてメモリ上のデータを直接的に演算す
る場合には、テンポラリレジスタＴＲＡ、ＴＲＤ及びリ
ードデータバッファＲＤＢなどを用いる。テンポラリレ
ジスタＴＲＡは、デスティネーション側データがメモリ
になる演算命令の場合に、デスティネーションアドレス
のリード時にリードアドレス（実効アドレス）を格納
し、データのデスティネーション側メモリへのライト時
に、デスティネーションアドレス（リードアドレスと同
じアドレス）を出力する。
【０２７７】テンポラリレジスタＴＲＤは、ソース側デ
ータがメモリになる演算命令の場合などに、ソース側デ
ータを一時格納し、演算命令コードの実行時にソース側
データを出力する。また、デスティネーション側データ
がメモリになる演算命令の場合に、演算結果を一時格納
し、データのデスティネーション側メモリへのライト時
に、ライトデータを出力する。
ータがメモリになる演算命令の場合などに、ソース側デ
ータを一時格納し、演算命令コードの実行時にソース側
データを出力する。また、デスティネーション側データ
がメモリになる演算命令の場合に、演算結果を一時格納
し、データのデスティネーション側メモリへのライト時
に、ライトデータを出力する。
【０２７８】リードデータバッファＲＤＢは、更に、デ
スティネーション側データがメモリになる演算命令の場
合に、デスティネーション側データを一時格納し、演算
コードの実行時にソース側データを出力する。
スティネーション側データがメモリになる演算命令の場
合に、デスティネーション側データを一時格納し、演算
コードの実行時にソース側データを出力する。
【０２７９】前記レジスタＴＲＡ、ＴＲＤ、ＲＤＢ等は
既存の命令実行においても適宜利用されるが、その詳細
な内容は本発明とは直接関係ないので説明を省略する。
既存の命令実行においても適宜利用されるが、その詳細
な内容は本発明とは直接関係ないので説明を省略する。
【０２８０】ＣＰＵ２は前記第２の制御を実現するため
に、前述のように２個の命令レジスタＩＲ１，ＩＲ２を
有している。レジスタセレクタＲＳＥＬには、前記命令
デコーダＤＥＣの出力信号、命令レジスタＩＲ１，ＩＲ
２の出力信号、そして前記ＳＹＳＣ２１に含まれる内部
Ｉ／Ｏレジスタ（ＣＰＵＣＲ）２２の出力信号が供給さ
れる。
に、前述のように２個の命令レジスタＩＲ１，ＩＲ２を
有している。レジスタセレクタＲＳＥＬには、前記命令
デコーダＤＥＣの出力信号、命令レジスタＩＲ１，ＩＲ
２の出力信号、そして前記ＳＹＳＣ２１に含まれる内部
Ｉ／Ｏレジスタ（ＣＰＵＣＲ）２２の出力信号が供給さ
れる。
【０２８１】前記命令レジスタＩＲ１は内部データバス
ＩＤＢから命令が供給される。前記命令レジスタＩＲ１
の出力は、もう一つの命令レジスタＩＲ２に、前記命令
変更部ＣＨＧを介して命令デコーダＤＥＣに、そして、
前記レジスタセレクタＲＳＥＬに結合される。前記命令
レジスタＩＲ２の出力は前記レジスタセレクタＲＳＥＬ
に結合される。前記命令デコーダＤＥＣの出力はレジス
タセレクタＲＳＥＬ及び前記命令レジスタＩＲ２に結合
される。命令デコーダＤＥＣは命令レジスタＩＲ１にフ
ェッチされた命令のオペレーションフィールドのオペレ
ーションコードを解読する。命令レジスタＩＲ１にフェ
ッチされた命令コードが前記レジスタ拡張用前置命令コ
ードであるとき、命令デコーダＤＥＣがこれを解読する
ことによって、当該レジスタ拡張用前置命令のレジスタ
グループ指定フィールド（ｇｒ）のレジスタ指定情報を
命令レジスタＩＲ２にラッチさせる。その時のラッチ信
号は命令デコーダＤＥＣから出力される。命令レジスタ
ＩＲ２にラッチされたレジスタフィールド指定情報、及
び続けて命令レジスタＩＲ１にフェッチされた後続の命
令に含まれるレジスタフィールド（ｒ）のレジスタ指定
情報は、レジスタセレクタＲＳＥＬで解読され、それら
情報で直接的に指定されたレジスタグループの中のレジ
スタが選択され、選択されたレジスタを利用して当該後
続の命令が実行される。この命令実行後、前記命令デコ
ーダＤＥＣは前記命令レジスタＩＲ２のラッチ情報を全
ビット値“０”（レジスタグループ０の指定情報）にク
リアするためのセット信号を命令レジスタＩＲ２に供給
する。したがって、その後に、レジスタ拡張用前置命令
コードを省いた命令が命令レジスタＩＲ１にフェッチさ
れても、命令レジスタＩＲ２の出力はレジスタグループ
０の指定情報を維持する結果、レジスタセレクタＲＳＥ
Ｌは暗黙的にレジスタグループ０が指定されていると見
做して、命令レジスタ３１からのレジスタ指定情報に従
ったレジスタをレジスタグループ０から選択する。
ＩＤＢから命令が供給される。前記命令レジスタＩＲ１
の出力は、もう一つの命令レジスタＩＲ２に、前記命令
変更部ＣＨＧを介して命令デコーダＤＥＣに、そして、
前記レジスタセレクタＲＳＥＬに結合される。前記命令
レジスタＩＲ２の出力は前記レジスタセレクタＲＳＥＬ
に結合される。前記命令デコーダＤＥＣの出力はレジス
タセレクタＲＳＥＬ及び前記命令レジスタＩＲ２に結合
される。命令デコーダＤＥＣは命令レジスタＩＲ１にフ
ェッチされた命令のオペレーションフィールドのオペレ
ーションコードを解読する。命令レジスタＩＲ１にフェ
ッチされた命令コードが前記レジスタ拡張用前置命令コ
ードであるとき、命令デコーダＤＥＣがこれを解読する
ことによって、当該レジスタ拡張用前置命令のレジスタ
グループ指定フィールド（ｇｒ）のレジスタ指定情報を
命令レジスタＩＲ２にラッチさせる。その時のラッチ信
号は命令デコーダＤＥＣから出力される。命令レジスタ
ＩＲ２にラッチされたレジスタフィールド指定情報、及
び続けて命令レジスタＩＲ１にフェッチされた後続の命
令に含まれるレジスタフィールド（ｒ）のレジスタ指定
情報は、レジスタセレクタＲＳＥＬで解読され、それら
情報で直接的に指定されたレジスタグループの中のレジ
スタが選択され、選択されたレジスタを利用して当該後
続の命令が実行される。この命令実行後、前記命令デコ
ーダＤＥＣは前記命令レジスタＩＲ２のラッチ情報を全
ビット値“０”（レジスタグループ０の指定情報）にク
リアするためのセット信号を命令レジスタＩＲ２に供給
する。したがって、その後に、レジスタ拡張用前置命令
コードを省いた命令が命令レジスタＩＲ１にフェッチさ
れても、命令レジスタＩＲ２の出力はレジスタグループ
０の指定情報を維持する結果、レジスタセレクタＲＳＥ
Ｌは暗黙的にレジスタグループ０が指定されていると見
做して、命令レジスタ３１からのレジスタ指定情報に従
ったレジスタをレジスタグループ０から選択する。
【０２８２】前記第２の下位ＣＰＵは、図１の構成か
ら、その命令セットに必要のない機能ブロックや論理回
路を削除して開発することができる。汎用レジスタはＥ
Ｒ０、ＥＲ１、ＥＲ７、ＥＲ１５のみとし、レジスタセ
レクタＲＳＥＬも、これに対応して削除することができ
る。アドレスバッファのインクリメント機能も、メモリ
に対するロングワードサイズのデータ転送命令を削除し
たことに対応して、削除できる。
ら、その命令セットに必要のない機能ブロックや論理回
路を削除して開発することができる。汎用レジスタはＥ
Ｒ０、ＥＲ１、ＥＲ７、ＥＲ１５のみとし、レジスタセ
レクタＲＳＥＬも、これに対応して削除することができ
る。アドレスバッファのインクリメント機能も、メモリ
に対するロングワードサイズのデータ転送命令を削除し
たことに対応して、削除できる。
【０２８３】命令デコーダＤＥＣも、３２ビットディス
プレースメント付レジスタ間接、３２ビット絶対アドレ
ス、メモリ間接などを削除して、これに必要な論理回路
を削除できる。かかるアドレッシングモードによる命令
は、長い命令コードを持ち、必然的に、実行ステート数
も大きくなるし、また、ロングワードサイズのデータ転
送命令なども、内部データバスが１６ビットであること
に対応して、２回のワードサイズデータ転送を行なうこ
とになどして、制御論理も複雑になりやすいから、これ
らのアドレッシングモードやロングワードサイズデータ
転送命令を削除できれば、論理的規模の縮小を図ること
ができる。
プレースメント付レジスタ間接、３２ビット絶対アドレ
ス、メモリ間接などを削除して、これに必要な論理回路
を削除できる。かかるアドレッシングモードによる命令
は、長い命令コードを持ち、必然的に、実行ステート数
も大きくなるし、また、ロングワードサイズのデータ転
送命令なども、内部データバスが１６ビットであること
に対応して、２回のワードサイズデータ転送を行なうこ
とになどして、制御論理も複雑になりやすいから、これ
らのアドレッシングモードやロングワードサイズデータ
転送命令を削除できれば、論理的規模の縮小を図ること
ができる。
【０２８４】論理回路の削除に当たっては、汎用レジス
タなどの、不必要な機能ブロックを削除し、削除された
機能ブロックが出力している信号は非活性のレベルに固
定し、また、削除されたブロックが入力している信号
は、非接続または解放とすればよい。残りの論理回路
は、前記の通り、非活性レベルへの固定や、非接続また
は解放とした状態で、論理再合成を行なえば、自動的に
論理的規模の縮小を実現できる。どのような方法を採る
にしても、上位ＣＰＵのサブセットとすることにより、
新規の開発を行なうより、開発効率を向上できる。
タなどの、不必要な機能ブロックを削除し、削除された
機能ブロックが出力している信号は非活性のレベルに固
定し、また、削除されたブロックが入力している信号
は、非接続または解放とすればよい。残りの論理回路
は、前記の通り、非活性レベルへの固定や、非接続また
は解放とした状態で、論理再合成を行なえば、自動的に
論理的規模の縮小を実現できる。どのような方法を採る
にしても、上位ＣＰＵのサブセットとすることにより、
新規の開発を行なうより、開発効率を向上できる。
【０２８５】図１８には前記レジスタセレクタＲＳＥＬ
の一部と命令レジスタＩＲ２の詳細なブロック図が示さ
れる。
の一部と命令レジスタＩＲ２の詳細なブロック図が示さ
れる。
【０２８６】命令レジスタＩＲ２は、保持手段としての
ラッチ回路（ＬＧＲ１）３２１及びラッチ回路（ＬＧＲ
２）３２２を有する。これらラッチ回路（ＬＧＲ１、Ｌ
ＧＲ２）３２１，３２２は、前述の通りレジスタグルー
プ指定フィールドｇｒ１、ｇｒ２のレジスタグループ指
定情報をラッチする。
ラッチ回路（ＬＧＲ１）３２１及びラッチ回路（ＬＧＲ
２）３２２を有する。これらラッチ回路（ＬＧＲ１、Ｌ
ＧＲ２）３２１，３２２は、前述の通りレジスタグルー
プ指定フィールドｇｒ１、ｇｒ２のレジスタグループ指
定情報をラッチする。
【０２８７】図１８に従えば、前記ラッチ回路３２１，
３２２は、いわゆるリセット付きＤ型フリップフロップ
によって構成されている。リセット信号ＲＳＬＧＲとし
て、命令デコーダＤＥＣから指定される命令実行終了信
号ＲＳＬＧＲを入力する。ラッチクロックとして、命令
デコーダＤＥＣから指定されるＬＧＲＣＬを入力し、ま
た、データとして、命令レジスタＩＲ１が保持する命令
コードのビット７〜４、３〜０（グループ４個の場合
は、ビット５、４、１、０のみでもよい）を入力する。
ラッチクロックＬＧＲＣＬは、レジスタグループを指定
する命令コード（省略可能なレジスタ拡張用前置命令コ
ード）を実行したときに活性状態になって、そのときの
レジスタフィールド（ｇｒ）である、ビット７〜４、３
〜０をラッチさせる。ラッチ回路３２１，３２２は、命
令の実行終了時点で、命令デコーダＤＥＣからの制御信
号（リセット信号ＲＳＬＧＲ）に基づいて、所定の値に
設定される。本実施例では、全ビット値“０”にクリア
される。
３２２は、いわゆるリセット付きＤ型フリップフロップ
によって構成されている。リセット信号ＲＳＬＧＲとし
て、命令デコーダＤＥＣから指定される命令実行終了信
号ＲＳＬＧＲを入力する。ラッチクロックとして、命令
デコーダＤＥＣから指定されるＬＧＲＣＬを入力し、ま
た、データとして、命令レジスタＩＲ１が保持する命令
コードのビット７〜４、３〜０（グループ４個の場合
は、ビット５、４、１、０のみでもよい）を入力する。
ラッチクロックＬＧＲＣＬは、レジスタグループを指定
する命令コード（省略可能なレジスタ拡張用前置命令コ
ード）を実行したときに活性状態になって、そのときの
レジスタフィールド（ｇｒ）である、ビット７〜４、３
〜０をラッチさせる。ラッチ回路３２１，３２２は、命
令の実行終了時点で、命令デコーダＤＥＣからの制御信
号（リセット信号ＲＳＬＧＲ）に基づいて、所定の値に
設定される。本実施例では、全ビット値“０”にクリア
される。
【０２８８】汎用レジスタグループを指定するレジスタ
拡張用前置命令コードを持たない命令は、ラッチ回路
（ＬＧＲ１、ＬＧＲ２）３２１、３２２が値“０”にク
リアされたままになっているから、命令実行が行われる
とき、レジスタグループ０の汎用レジスタが指定される
ことになる。
拡張用前置命令コードを持たない命令は、ラッチ回路
（ＬＧＲ１、ＬＧＲ２）３２１、３２２が値“０”にク
リアされたままになっているから、命令実行が行われる
とき、レジスタグループ０の汎用レジスタが指定される
ことになる。
【０２８９】レジスタセレクタＲＳＥＬのデスティネー
ションレジスタ指定側には、ラッチ回路（ＬＧＲ２）３
２２から出力されるでレジスタグループ指定フィールド
（ｇｒ２）の情報を保持するラッチ回路３３１と、命令
レジスタＩＲ１から出力されるレジスタ指定フィールド
（ｒ２）の情報をラッチするラッチ回路３３２が設けら
れている。それらラッチ回路３３１，３３２は、システ
ムクロックφの反転クロックφ＃でラッチされるように
なっており、ソースレジスタの選択動作より遅くデステ
ィネーションレジスタの選択動作が行なわれる。これに
よって、デスティネーション側のレジスタ指定情報のラ
ッチタイミング即ちデスティネーションレジスタ選択タ
イミングがソースレジスタ選択タイミングよりも０．５
ステート遅くなるようにされる。ソースレジスタはアド
レスレジスタとして先行して選択され、デスティネーシ
ョンレジスタはデータの書込みのために遅れて選択され
ることが可能になっている。
ションレジスタ指定側には、ラッチ回路（ＬＧＲ２）３
２２から出力されるでレジスタグループ指定フィールド
（ｇｒ２）の情報を保持するラッチ回路３３１と、命令
レジスタＩＲ１から出力されるレジスタ指定フィールド
（ｒ２）の情報をラッチするラッチ回路３３２が設けら
れている。それらラッチ回路３３１，３３２は、システ
ムクロックφの反転クロックφ＃でラッチされるように
なっており、ソースレジスタの選択動作より遅くデステ
ィネーションレジスタの選択動作が行なわれる。これに
よって、デスティネーション側のレジスタ指定情報のラ
ッチタイミング即ちデスティネーションレジスタ選択タ
イミングがソースレジスタ選択タイミングよりも０．５
ステート遅くなるようにされる。ソースレジスタはアド
レスレジスタとして先行して選択され、デスティネーシ
ョンレジスタはデータの書込みのために遅れて選択され
ることが可能になっている。
【０２９０】図１９及び図２０には汎用レジスタＥＲ８
に相当するレジスタセレクタＲＳＥＬの論理記述の一部
が例示されている。図２０の記述は図１９の後に続く残
りの論理記述である。
に相当するレジスタセレクタＲＳＥＬの論理記述の一部
が例示されている。図２０の記述は図１９の後に続く残
りの論理記述である。
【０２９１】図１９及び図２０に示された論理記述は、
ＲＴＬ（Register Transfer Level）若しくはＨＤＬ（H
ardware Description Language）記述と呼ばれ、公知の
論理合成ツールによって、論理回路に論理展開できる。
ＨＤＬはＩＥＥＥ１３６４として標準化されている。こ
れに示される論理記述の構文は、ケース（ｃａｓｅ）文
に準拠しており、ａｌｗａｙｓ＠の次の（）内で定義さ
れた値若しくは信号に変化が有ったとき、それ以下の記
述行の処理を行う、という記述内容になっている。尚、
記号「！」は論理的な和を示し、「＆」は論理的な積を
示す。「３’ｂ００１」は３ビット長の００１を意味す
る。
ＲＴＬ（Register Transfer Level）若しくはＨＤＬ（H
ardware Description Language）記述と呼ばれ、公知の
論理合成ツールによって、論理回路に論理展開できる。
ＨＤＬはＩＥＥＥ１３６４として標準化されている。こ
れに示される論理記述の構文は、ケース（ｃａｓｅ）文
に準拠しており、ａｌｗａｙｓ＠の次の（）内で定義さ
れた値若しくは信号に変化が有ったとき、それ以下の記
述行の処理を行う、という記述内容になっている。尚、
記号「！」は論理的な和を示し、「＆」は論理的な積を
示す。「３’ｂ００１」は３ビット長の００１を意味す
る。
【０２９２】前記論理記述は、ａｌｗａｙｓ＠（ｇｒ
１，ｒ１，ｇｒ２，ｒ２）ｂｅｇｉｎで始るレジスタ選
択記述部分、ａｌｗａｙｓ＠（ｒｓ８ ｏｒ ｒｓｇｂ
ｏｒ ｒｓｄｂ ｏｒ ｗｂｒｓ ｏｒ ｒｄ８ ｏｒ ｒｄ
ｇｂ ｏｒ ｒｄｄｂ ｏｒ ｗｂｒｄ）ｂｅｇｉｎで始る
バス選択記述部分、ａｌｗａｙｓ＠（ｗｂｒ８ ｏｒ ｒ
２［３］ ｏｒ ｂｙｔｅ ｏｒ ｗｏｒｄ ｏｒ ｌｏｎ
ｇ）ｂｅｇｉｎで始るレジスタサイズ指定記述部分に大
別される。
１，ｒ１，ｇｒ２，ｒ２）ｂｅｇｉｎで始るレジスタ選
択記述部分、ａｌｗａｙｓ＠（ｒｓ８ ｏｒ ｒｓｇｂ
ｏｒ ｒｓｄｂ ｏｒ ｗｂｒｓ ｏｒ ｒｄ８ ｏｒ ｒｄ
ｇｂ ｏｒ ｒｄｄｂ ｏｒ ｗｂｒｄ）ｂｅｇｉｎで始る
バス選択記述部分、ａｌｗａｙｓ＠（ｗｂｒ８ ｏｒ ｒ
２［３］ ｏｒ ｂｙｔｅ ｏｒ ｗｏｒｄ ｏｒ ｌｏｎ
ｇ）ｂｅｇｉｎで始るレジスタサイズ指定記述部分に大
別される。
【０２９３】前記レジスタ選択記述部分では、レジスタ
フィールドｒ［２：０］＝０、レジスタフィールドｇｒ
［１：０］＝１のとき、汎用レジスタＥＲ８を選択する
記述となっている。
フィールドｒ［２：０］＝０、レジスタフィールドｇｒ
［１：０］＝１のとき、汎用レジスタＥＲ８を選択する
記述となっている。
【０２９４】即ち、ソースレジスタのグループフィール
ドがｇｒ１＝１（ｇｒ１＝４'ｂ０００１）でソースレ
ジスタのレジスタフィールドがｒ１＝０（ｒ１＝３'ｂ
０００）のときレジスタＥＲ８をソースレジスタとして
選択するための信号ｒｓ８が活性化される（ｒｓ８＝
１）。そうでなければ、信号ｒｓ８は非活性状態を維持
する（ｒｓ８＝０）。
ドがｇｒ１＝１（ｇｒ１＝４'ｂ０００１）でソースレ
ジスタのレジスタフィールドがｒ１＝０（ｒ１＝３'ｂ
０００）のときレジスタＥＲ８をソースレジスタとして
選択するための信号ｒｓ８が活性化される（ｒｓ８＝
１）。そうでなければ、信号ｒｓ８は非活性状態を維持
する（ｒｓ８＝０）。
【０２９５】また、デスティネーションレジスタのグル
ープフィールドがｇｒ２＝１（ｇｒ２＝４'ｂ０００
１）でデスティネーションレジスタのレジスタフィール
ドがｒ２＝０（ｒ２＝３'ｂ０００）のときレジスタＥ
Ｒ８をデスティネーションレジスタとして選択するため
の信号ｒｄ８が活性化される（ｒｄ８＝１）。そうでな
ければ、信号ｒｄ８は非活性状態を維持する（ｒｄ８＝
０）。
ープフィールドがｇｒ２＝１（ｇｒ２＝４'ｂ０００
１）でデスティネーションレジスタのレジスタフィール
ドがｒ２＝０（ｒ２＝３'ｂ０００）のときレジスタＥ
Ｒ８をデスティネーションレジスタとして選択するため
の信号ｒｄ８が活性化される（ｒｄ８＝１）。そうでな
ければ、信号ｒｄ８は非活性状態を維持する（ｒｄ８＝
０）。
【０２９６】前記バス選択記述部分のａｌｗａｙｓ文に
おけるｒｓｇｂはソースレジスタの内容をバスＧＢに出
力することを指示する信号、ｒｓｄｂはソースレジスタ
の内容をバスＤＢに出力することを指示する信号、ｗｂ
ｒｓはバスＷＢの内容をソースレジスタに出力すること
を指示する信号、ｒｄｇｂはデスティネーションレジス
タの内容をバスＧＢに出力することを指示する信号、ｒ
ｄｄｂはデスティネーションレジスタの内容をバスＤＢ
に出力することを指示する信号、ｗｂｒｄはバスＷＢの
内容をデスティネーションレジスタに出力することを指
示する信号である。
おけるｒｓｇｂはソースレジスタの内容をバスＧＢに出
力することを指示する信号、ｒｓｄｂはソースレジスタ
の内容をバスＤＢに出力することを指示する信号、ｗｂ
ｒｓはバスＷＢの内容をソースレジスタに出力すること
を指示する信号、ｒｄｇｂはデスティネーションレジス
タの内容をバスＧＢに出力することを指示する信号、ｒ
ｄｄｂはデスティネーションレジスタの内容をバスＤＢ
に出力することを指示する信号、ｗｂｒｄはバスＷＢの
内容をデスティネーションレジスタに出力することを指
示する信号である。
【０２９７】命令デコーダ（ＤＥＣ）３３によって、ソ
ースレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１）のレジスタの内容を内部バスＧＢへ出力する
ことが指示された（ｒｓｇｂ＝１）ときに信号ｒｓ８が
活性化されている場合、又は、デスティネーションレジ
スタを指示するレジスタ指定フィールド（ｇｒ２、ｒ
２）のレジスタの内容を内部バスＧＢへ出力することが
指示された（ｒｄｇｂ＝１）ときに信号ｒｄ８が活性化
されている場合、汎用レジスタＥＲ８から内部バスＧＢ
へのデータ出力を指示する信号ｒ８ｇｂが活性化される
（ｒ８ｇｂ＝１）。
ースレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１）のレジスタの内容を内部バスＧＢへ出力する
ことが指示された（ｒｓｇｂ＝１）ときに信号ｒｓ８が
活性化されている場合、又は、デスティネーションレジ
スタを指示するレジスタ指定フィールド（ｇｒ２、ｒ
２）のレジスタの内容を内部バスＧＢへ出力することが
指示された（ｒｄｇｂ＝１）ときに信号ｒｄ８が活性化
されている場合、汎用レジスタＥＲ８から内部バスＧＢ
へのデータ出力を指示する信号ｒ８ｇｂが活性化される
（ｒ８ｇｂ＝１）。
【０２９８】同様に、命令デコーダＤＥＣによって、ソ
ースレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１））のレジスタの内容を内部バスＤＢへ出力す
ることが指示された（ｒｓｄｂ＝１）ときに信号ｒｓ８
が活性化されている場合、又は、デスティネーションレ
ジスタを指示するレジスタ指定フィールド（ｇｒ２、ｒ
２）のレジスタの内容を内部バスＤＢへ出力することが
指示された（ｒｄｄｂ＝１）ときに信号ｒｄ８が活性化
されている場合、汎用レジスタＥＲ８から内部バスＤＢ
への出力を指示する信号ｒ８ｄｂが活性化される（ｒ８
ｄｂ＝１）。
ースレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１））のレジスタの内容を内部バスＤＢへ出力す
ることが指示された（ｒｓｄｂ＝１）ときに信号ｒｓ８
が活性化されている場合、又は、デスティネーションレ
ジスタを指示するレジスタ指定フィールド（ｇｒ２、ｒ
２）のレジスタの内容を内部バスＤＢへ出力することが
指示された（ｒｄｄｂ＝１）ときに信号ｒｄ８が活性化
されている場合、汎用レジスタＥＲ８から内部バスＤＢ
への出力を指示する信号ｒ８ｄｂが活性化される（ｒ８
ｄｂ＝１）。
【０２９９】更に、命令デコーダＤＥＣによって、ソー
スレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１）のレジスタへ内部バスＷＢからデータを入力
させることが指示された（ｗｂｒｓ＝１）ときに信号ｒ
ｓ８が活性化されている場合、又は、デスティネーショ
ンレジスタを指示するレジスタ指定フィールド（ｇｒ
２、ｒ２）のレジスタへ内部バスＷＢからデータを入力
させることが指示された（ｗｂｒｄ＝１）ときに信号ｒ
ｄ８が活性化されている場合、汎用レジスタＥＲ８へ内
部バスＷＢからの入力を指示する信号ｗｂｒ８が活性化
される（ｗｂｒ８＝１）。
スレジスタを指示するレジスタ指定フィールド（ｇｒ
１、ｒ１）のレジスタへ内部バスＷＢからデータを入力
させることが指示された（ｗｂｒｓ＝１）ときに信号ｒ
ｓ８が活性化されている場合、又は、デスティネーショ
ンレジスタを指示するレジスタ指定フィールド（ｇｒ
２、ｒ２）のレジスタへ内部バスＷＢからデータを入力
させることが指示された（ｗｂｒｄ＝１）ときに信号ｒ
ｄ８が活性化されている場合、汎用レジスタＥＲ８へ内
部バスＷＢからの入力を指示する信号ｗｂｒ８が活性化
される（ｗｂｒ８＝１）。
【０３００】前記レジスタサイズ選択の論理記述部分の
ａｌｗａｙｓ文において、ｒ２［３］はレジスタフィー
ルドｒ２の下位から４ビット目の値を意味する。
ａｌｗａｙｓ文において、ｒ２［３］はレジスタフィー
ルドｒ２の下位から４ビット目の値を意味する。
【０３０１】汎用レジスタＥＲ８へ内部バスＷＢからデ
ータの入力が指示された場合、データサイズがロングワ
ードサイズ（ｌｏｎｇ＝１）であれば、汎用レジスタＥ
Ｒとして３２ビットで書込まれる（ｗｂ８ｅ＝ｗｂ８ｈ
＝ｗｂ８ｌ＝１）。信号ｗｂ８ｅは図３の１６ビット分
のレジスタＥ部分の入力ゲート信号、信号ｗｂ８ｈは図
３の８ビット分のレジスタＲＨ部分の入力ゲート信号、
信号ｗｂ８ｌは図３の８ビット分のレジスタＲＬ部分の
入力ゲート信号を意味する。
ータの入力が指示された場合、データサイズがロングワ
ードサイズ（ｌｏｎｇ＝１）であれば、汎用レジスタＥ
Ｒとして３２ビットで書込まれる（ｗｂ８ｅ＝ｗｂ８ｈ
＝ｗｂ８ｌ＝１）。信号ｗｂ８ｅは図３の１６ビット分
のレジスタＥ部分の入力ゲート信号、信号ｗｂ８ｈは図
３の８ビット分のレジスタＲＨ部分の入力ゲート信号、
信号ｗｂ８ｌは図３の８ビット分のレジスタＲＬ部分の
入力ゲート信号を意味する。
【０３０２】また、ワードサイズ（ｗｏｒｄ＝１）の場
合、ｒ２のビット３の値に対応して、汎用レジスタＥと
して１６ビットで書込まれる（ｗｂ８ｅ＝１、ｗｂ８ｈ
＝ｗｂ８ｌ＝０）か、汎用レジスタＲ（ＲＨ，ＲＬ）と
して１６ビットで書込まれる（ｗｂ８ｅ＝０、ｗｂ８ｈ
＝ｗｂ８ｌ＝１）かが指定される。更に、バイトサイズ
の場合、ｒ２のビット３の値に対応して、汎用レジスタ
ＲＨとして８ビットで書込まれる（ｗｂ８ｅ＝０、ｗｂ
８ｈ＝１、ｗｂ８ｌ＝０）か、汎用レジスタＲＬとして
８ビットで書込まれる（ｗｂ８ｅ＝ｗｂ８ｈ＝０、ｗｂ
８ｌ＝１）かが指定される。
合、ｒ２のビット３の値に対応して、汎用レジスタＥと
して１６ビットで書込まれる（ｗｂ８ｅ＝１、ｗｂ８ｈ
＝ｗｂ８ｌ＝０）か、汎用レジスタＲ（ＲＨ，ＲＬ）と
して１６ビットで書込まれる（ｗｂ８ｅ＝０、ｗｂ８ｈ
＝ｗｂ８ｌ＝１）かが指定される。更に、バイトサイズ
の場合、ｒ２のビット３の値に対応して、汎用レジスタ
ＲＨとして８ビットで書込まれる（ｗｂ８ｅ＝０、ｗｂ
８ｈ＝１、ｗｂ８ｌ＝０）か、汎用レジスタＲＬとして
８ビットで書込まれる（ｗｂ８ｅ＝ｗｂ８ｈ＝０、ｗｂ
８ｌ＝１）かが指定される。
【０３０３】そのほかのレジスタ番号についても前記論
理記述におけるｇｒ、ｒの部分が相違するだけで、その
ほかは同様とされる。レジスタセレクタ３４は前記既存
の下位ＣＰＵのレジスタセレクタに対して、ｇｒのデコ
ード論理が追加され、また、新規の汎用レジスタＥＲ８
〜ＥＲ３１に対応する部分のデコード論理が追加された
ことになる。
理記述におけるｇｒ、ｒの部分が相違するだけで、その
ほかは同様とされる。レジスタセレクタ３４は前記既存
の下位ＣＰＵのレジスタセレクタに対して、ｇｒのデコ
ード論理が追加され、また、新規の汎用レジスタＥＲ８
〜ＥＲ３１に対応する部分のデコード論理が追加された
ことになる。
【０３０４】レジスタセレクタ３４の出力先を、ｇｒの
内容に従って、汎用レジスタ８本単位で切り分けるだけ
なので、任意の命令に対して、同様の方法で、指定可能
な汎用レジスタ本数を増やすことが可能になる。
内容に従って、汎用レジスタ８本単位で切り分けるだけ
なので、任意の命令に対して、同様の方法で、指定可能
な汎用レジスタ本数を増やすことが可能になる。
【０３０５】図２１及び図２２にはスタックポインタに
も使用可能なレジスタＥＲ７に関するレジスタセレクタ
の選択論理の一例を論理記述で示す。図２２の記述は図
２１の後に続く残りの論理記述である。記述形態は図１
９、図２０と同じである。特に制限はされないものの、
ｓｓｐｇｒはサブルーチン分岐命令用のスタックポイン
タとして使用するレジスタのグループを指定する情報と
され、ｉｓｐｇｒは例外処理用のスタックポインタのと
して使用するレジスタのグループを指定する情報とされ
る。それらの情報ｓｓｐｇｒ、ｉｓｐｇｒはシステムコ
ントローラ（ＳＹＳＣ）２１に含まれる制御レジスタ
（ＣＰＵＣＲ）２２からレジスタセレクタＲＳＥＬに供
給される。
も使用可能なレジスタＥＲ７に関するレジスタセレクタ
の選択論理の一例を論理記述で示す。図２２の記述は図
２１の後に続く残りの論理記述である。記述形態は図１
９、図２０と同じである。特に制限はされないものの、
ｓｓｐｇｒはサブルーチン分岐命令用のスタックポイン
タとして使用するレジスタのグループを指定する情報と
され、ｉｓｐｇｒは例外処理用のスタックポインタのと
して使用するレジスタのグループを指定する情報とされ
る。それらの情報ｓｓｐｇｒ、ｉｓｐｇｒはシステムコ
ントローラ（ＳＹＳＣ）２１に含まれる制御レジスタ
（ＣＰＵＣＲ）２２からレジスタセレクタＲＳＥＬに供
給される。
【０３０６】前記図１９と同様のレジスタ選択のための
論理記述の他、命令デコーダからの制御信号（ｓｓｐｇ
ｂ、ｗｂｓｓｐ、ｉｓｐｇｂ、ｗｂｉｓｐ）と、スタッ
クポインタ指定制御ビットｓｓｐｇｒ、ｉｓｐｇｒによ
って、レジスタ選択信号を生成する。信号ｓｓｐｇｂは
サブルーチン用スタックポインタに利用されるレジスタ
の値をバスＧＢに出力することを指示し、信号ｗｂｓｓ
ｐはバスＷＢからサブルーチン用スタックポインタに利
用されるレジスタにデータを供給することを指示し、信
号ｉｓｐｇｂは例外処理用スタックポインタに利用され
るレジスタの値をバスＧＢに出力することを指示し、信
号ｗｂｉｓｐはバスＷＢから例外処理用スタックポイン
タに利用されるレジスタにデータを供給することを指示
する。従来、サブルーチン分岐と割込み例外処理のスタ
ックポインタとを独立に設けていた場合には、これをサ
ブルーチン分岐用（ ｓｓｐｇｂ、ｗｂｓｓｐ ）、割込
み例外処理用（ｉｓｐｇｂ、ｗｂｉｓｐ）とに分離し
て、命令デコーダを構成する必要がある。これは本来別
々の処理に対する機能をまとめていたものを分離するよ
うにしたものであるので、論理的な規模の増大などは少
ない。
論理記述の他、命令デコーダからの制御信号（ｓｓｐｇ
ｂ、ｗｂｓｓｐ、ｉｓｐｇｂ、ｗｂｉｓｐ）と、スタッ
クポインタ指定制御ビットｓｓｐｇｒ、ｉｓｐｇｒによ
って、レジスタ選択信号を生成する。信号ｓｓｐｇｂは
サブルーチン用スタックポインタに利用されるレジスタ
の値をバスＧＢに出力することを指示し、信号ｗｂｓｓ
ｐはバスＷＢからサブルーチン用スタックポインタに利
用されるレジスタにデータを供給することを指示し、信
号ｉｓｐｇｂは例外処理用スタックポインタに利用され
るレジスタの値をバスＧＢに出力することを指示し、信
号ｗｂｉｓｐはバスＷＢから例外処理用スタックポイン
タに利用されるレジスタにデータを供給することを指示
する。従来、サブルーチン分岐と割込み例外処理のスタ
ックポインタとを独立に設けていた場合には、これをサ
ブルーチン分岐用（ ｓｓｐｇｂ、ｗｂｓｓｐ ）、割込
み例外処理用（ｉｓｐｇｂ、ｗｂｉｓｐ）とに分離し
て、命令デコーダを構成する必要がある。これは本来別
々の処理に対する機能をまとめていたものを分離するよ
うにしたものであるので、論理的な規模の増大などは少
ない。
【０３０７】これ以外に例外処理のスタックポインタと
なり得るレジスタＥＲ１５、ＥＲ２３，ＥＲ３１も同様
に構成することができる。即ち、レジスタＥＲ１５は、
ｓｓｐｇｒ＝１またはｉｓｐｇｒ＝１のとき選択され
る。同様に、レジスタＥＲ２３は、ｓｓｐｇｒ＝２また
はｉｓｐｇｒ＝２のとき選択され、レジスタＥＲ３１
は、ｓｓｐｇｒ＝３またはｉｓｐｇｒ＝３のとき選択さ
れる。
なり得るレジスタＥＲ１５、ＥＲ２３，ＥＲ３１も同様
に構成することができる。即ち、レジスタＥＲ１５は、
ｓｓｐｇｒ＝１またはｉｓｐｇｒ＝１のとき選択され
る。同様に、レジスタＥＲ２３は、ｓｓｐｇｒ＝２また
はｉｓｐｇｒ＝２のとき選択され、レジスタＥＲ３１
は、ｓｓｐｇｒ＝３またはｉｓｐｇｒ＝３のとき選択さ
れる。
【０３０８】制御レジスタ（ＣＰＵＣＲ）２２の構成
は、公知の技術であるので詳細な説明は省略する。制御
レジスタ（ＣＰＵＣＲ）２２はリセット時にレジスタグ
ループ０が選択される（ｓｓｐｇｒ＝ｉｓｐｇｒ＝０）
ようにするとよい。
は、公知の技術であるので詳細な説明は省略する。制御
レジスタ（ＣＰＵＣＲ）２２はリセット時にレジスタグ
ループ０が選択される（ｓｓｐｇｒ＝ｉｓｐｇｒ＝０）
ようにするとよい。
【０３０９】また、カレントグループ選択ビットを設け
てるようにしてもよい。即ち、レジスタ拡張用前置命令
コードが付加されない場合、レジスタグループ０とせず
に、スタックポインタグループ選択ビットと同様の制御
レジスタに前記カレントグループ選択ビットを設け、Ｒ
ＳＬＧＲ信号によって、前記カレントグループ選択ビッ
トの内容を命令レジスタＩＲ２（ＬＧＲ１、ＬＧＲ２）
にロードするようにする。
てるようにしてもよい。即ち、レジスタ拡張用前置命令
コードが付加されない場合、レジスタグループ０とせず
に、スタックポインタグループ選択ビットと同様の制御
レジスタに前記カレントグループ選択ビットを設け、Ｒ
ＳＬＧＲ信号によって、前記カレントグループ選択ビッ
トの内容を命令レジスタＩＲ２（ＬＧＲ１、ＬＧＲ２）
にロードするようにする。
【０３１０】カレントグループ選択ビットに０以外が設
定されている場合、ＮＯＰ命令（Ｈ'００００）は、レ
ジスタグループ０の前置命令コードとされる。この命令
コードの実行後は、割込みを受付けたりすることなく、
次の命令コードを実行するようにすればよい。
定されている場合、ＮＯＰ命令（Ｈ'００００）は、レ
ジスタグループ０の前置命令コードとされる。この命令
コードの実行後は、割込みを受付けたりすることなく、
次の命令コードを実行するようにすればよい。
【０３１１】レジスタグループ０を指定するために、
Ｈ'００００を使用することになり、既存のＮＯＰ命令
と同じコードであり、ＮＯＰ命令は使用しないようにす
ればよい。ＮＯＰ命令の代りに、ＢＲＡ ＄＋２などを
使用するようにすればよい（「＄＋２」はその命令の存
在するアドレスに対して２番地先、即ち次の命令のアド
レスであることを示す）。
Ｈ'００００を使用することになり、既存のＮＯＰ命令
と同じコードであり、ＮＯＰ命令は使用しないようにす
ればよい。ＮＯＰ命令の代りに、ＢＲＡ ＄＋２などを
使用するようにすればよい（「＄＋２」はその命令の存
在するアドレスに対して２番地先、即ち次の命令のアド
レスであることを示す）。
【０３１２】各時点でのプログラムの実行内容によっ
て、主に使用する汎用レジスタの対象は異なるから、主
に使用するグループの処理を高速にし、ひいてはＣＰＵ
の処理速度を向上することができる。例えば、レジスタ
グループ３の汎用レジスタを所定の割込み処理に割り当
て、他の処理では使用しない様にしておき、当該割込み
が発生したときに、カレントグループを３に変更して、
レジスタ拡張用前置命令コードなしで、汎用レジスタグ
ループ３に対する処理を高速に実行することができる。
て、主に使用する汎用レジスタの対象は異なるから、主
に使用するグループの処理を高速にし、ひいてはＣＰＵ
の処理速度を向上することができる。例えば、レジスタ
グループ３の汎用レジスタを所定の割込み処理に割り当
て、他の処理では使用しない様にしておき、当該割込み
が発生したときに、カレントグループを３に変更して、
レジスタ拡張用前置命令コードなしで、汎用レジスタグ
ループ３に対する処理を高速に実行することができる。
【０３１３】例えば、割込み優先順位を４レベルとした
場合、通常、割込みのネストは４階層になる。即ち、割
込みの優先順位を３（高位）〜０（低位）とした場合、
同じ優先順位の割込みは同時には受け付けないから、最
初に優先順位０の割込みはマスクされ、メインプログラ
ム実行途中に優先順位１の割込みが発生し、この処理途
中に優先順位２の割込みが発生し、この処理途中に優先
順位３の割込みが発生した場合が、最大のネスト４にな
る。
場合、通常、割込みのネストは４階層になる。即ち、割
込みの優先順位を３（高位）〜０（低位）とした場合、
同じ優先順位の割込みは同時には受け付けないから、最
初に優先順位０の割込みはマスクされ、メインプログラ
ム実行途中に優先順位１の割込みが発生し、この処理途
中に優先順位２の割込みが発生し、この処理途中に優先
順位３の割込みが発生した場合が、最大のネスト４にな
る。
【０３１４】例えば、グループ３を優先順位３の割込み
用の処理に確保し、グループ２を優先順位２の割込み用
の処理に確保しておき、そのほかの割込みと一般の処理
ではグループ０と１を使用するようにプログラムを組め
ば、優先順位３の割込み発生時には、汎用レジスタを待
避することなく、汎用レジスタグループ３を使用できる
から、割込み応答速度を向上することができる。優先順
位２の割込み発生時も同様にでき、より優先度の高い割
込み処理を高速に処理することができる。
用の処理に確保し、グループ２を優先順位２の割込み用
の処理に確保しておき、そのほかの割込みと一般の処理
ではグループ０と１を使用するようにプログラムを組め
ば、優先順位３の割込み発生時には、汎用レジスタを待
避することなく、汎用レジスタグループ３を使用できる
から、割込み応答速度を向上することができる。優先順
位２の割込み発生時も同様にでき、より優先度の高い割
込み処理を高速に処理することができる。
【０３１５】オペレーティングシステム（ＯＳ）などに
よって、ＣＰＵの処理を制御する場合、ＣＰＵの処理は
いわゆるタスクに分割され、各タスクは独立に管理され
る。例えば、スタック領域も各タスク毎に独立に管理す
ることになる。
よって、ＣＰＵの処理を制御する場合、ＣＰＵの処理は
いわゆるタスクに分割され、各タスクは独立に管理され
る。例えば、スタック領域も各タスク毎に独立に管理す
ることになる。
【０３１６】タスクを切り替える場合、スタック領域も
切り替えることになり、従来は、使用中のスタックポイ
ンタの内容を待避し、スタックポインタの内容を更新し
なければならない。更新する場合には、当該タスクが前
回待避したスタックポインタの内容を復帰する必要があ
る。
切り替えることになり、従来は、使用中のスタックポイ
ンタの内容を待避し、スタックポインタの内容を更新し
なければならない。更新する場合には、当該タスクが前
回待避したスタックポインタの内容を復帰する必要があ
る。
【０３１７】かかるタスク切替えの場合、前記の例で
は、前記レジスタ（ＣＰＵＣＲ）２２の内容を書き換え
るのみでよい。切り替える前のスタックポインタの内容
は保持することができるから、待避したり、復帰したり
する必要がない。ＣＰＵの処理に直接影響のない処理を
省くことによって、実質的な処理性能を向上することが
できる。
は、前記レジスタ（ＣＰＵＣＲ）２２の内容を書き換え
るのみでよい。切り替える前のスタックポインタの内容
は保持することができるから、待避したり、復帰したり
する必要がない。ＣＰＵの処理に直接影響のない処理を
省くことによって、実質的な処理性能を向上することが
できる。
【０３１８】また、割込みはタスクの実行と独立に発生
し、タスクからは予期できない。各タスクで割込みを許
可している場合は、発生し得る多重割込みの数分（一般
には、割込み優先順位の数に相当する）スタック領域を
確保しなければならない。従来は、これを各タスク毎に
行なければならず、スタック使用量を不所望に増加させ
ていた。本実施例においては、例外処理用のスタックポ
インタを用いて、例外処理用のスタックを独立して管理
できるから、各タスクは割込み用のスタック領域を確保
する必要がない。これによって、スタックの使用量を抑
止することができる。スタックはＲＡＭで構成され、ま
た、シングルチップマイクロコンピュータにおいては内
蔵できるＲＡＭの容量はチップサイズなどによって制限
されるから、例外処理用のスタックポインタを使用可能
にすることによって、シングルチップマイクロコンピュ
ータにおいてもＯＳの適用を容易にする。
し、タスクからは予期できない。各タスクで割込みを許
可している場合は、発生し得る多重割込みの数分（一般
には、割込み優先順位の数に相当する）スタック領域を
確保しなければならない。従来は、これを各タスク毎に
行なければならず、スタック使用量を不所望に増加させ
ていた。本実施例においては、例外処理用のスタックポ
インタを用いて、例外処理用のスタックを独立して管理
できるから、各タスクは割込み用のスタック領域を確保
する必要がない。これによって、スタックの使用量を抑
止することができる。スタックはＲＡＭで構成され、ま
た、シングルチップマイクロコンピュータにおいては内
蔵できるＲＡＭの容量はチップサイズなどによって制限
されるから、例外処理用のスタックポインタを使用可能
にすることによって、シングルチップマイクロコンピュ
ータにおいてもＯＳの適用を容易にする。
【０３１９】また、制御レジスタ（ＣＰＵＣＲ）２２の
初期値を、レジスタグループ０に相当するようにし、初
期状態で、既存の下位ＣＰＵと同一のスタックポインタ
の使用方法を可能とすることにより、既存のソフトウェ
ア資産も有効に利用できる。
初期値を、レジスタグループ０に相当するようにし、初
期状態で、既存の下位ＣＰＵと同一のスタックポインタ
の使用方法を可能とすることにより、既存のソフトウェ
ア資産も有効に利用できる。
【０３２０】ＥＲ７、ＥＲ１５、ＥＲ２３、ＥＲ３１を
スタックポインタとして使用しない場合は、その他の汎
用レジスタとして使用できるから、利用効率や使い勝手
を向上できる。
スタックポインタとして使用しない場合は、その他の汎
用レジスタとして使用できるから、利用効率や使い勝手
を向上できる。
【０３２１】図２３乃至図２５には前記命令デコーダＤ
ＥＣに含まれる転送命令コード（ｍｏｖ）の解読論理２
０１を論理記述で例示する。図２３乃至図２５に示され
た論理記述は、図１９と同じＲＴＬ（Register Transfe
r Level）若しくはＨＤＬ（Hardware Description Lang
uage）によって記述されている。尚、記号「！」は論理
的な和を示し、「＆」は論理的な積を示す。「３’ｂ０
０１」は３ビット長のバイナリデータ００１を意味す
る。ＩＲ［８］はインストラクションレジスタＩＲの最
下位から９ビット目の論理値を意味する。
ＥＣに含まれる転送命令コード（ｍｏｖ）の解読論理２
０１を論理記述で例示する。図２３乃至図２５に示され
た論理記述は、図１９と同じＲＴＬ（Register Transfe
r Level）若しくはＨＤＬ（Hardware Description Lang
uage）によって記述されている。尚、記号「！」は論理
的な和を示し、「＆」は論理的な積を示す。「３’ｂ０
０１」は３ビット長のバイナリデータ００１を意味す
る。ＩＲ［８］はインストラクションレジスタＩＲの最
下位から９ビット目の論理値を意味する。
【０３２２】図２３乃至図２５の論理記述は、１６ビッ
ト絶対アドレスによるワードサイズの転送命令（ＭＯ
Ｖ．Ｗ ＠ａａ：１６，Ｒｎ）のコードを解読するため
の論理記述に相当する。図２３乃至図２５の論理記述に
おいて、ｃａｓｅｘ（ＩＲ）の次行に記述された１６’
ｂ０１１０＿１０１？＿？？００＿？？？？がその転送
命令のコードを意味する。ＩＲ［８］＝０のときバイト
サイズ、 ＩＲ［８］＝１のときワードサイズ、ＩＲ
［７］＝０のときメモリ→汎用レジスタ（リード型）、
ＩＲ［７］＝１のとき汎用レジスタ→メモリ（ライト
型）、の転送を意味する。その命令を、独立した転送命
令として実行するか、メモリ上のデータに対する直接的
な処理命令の一部として実行するかは、信号ＭＯＤＳ、
ＭＯＤＤの値によって指示される。即ち、図２３乃至図
２５の論理記述では、ステートコードＴＭＧに従って制
御信号を生成するようになっており、現時点でのステー
トコードＴＭＧの値とその時のＭＯＤＳ、ＭＯＤＤの値
等にしたがって、次のステートコードＮＥＸＴＴＭＧの
値を決定するようになっている。ＭＯＤＳ、ＭＯＤＤ信
号によって、独立した転送命令として実行するか、メモ
リ上のデータに対する直接的な処理命令の一部として実
行するかの制御が大別されることになる。具体的には、
ＭＯＤＳ＝ＭＯＤＤ＝０の場合は、独立した転送命令と
して実行される。既存の転送命令と同様の動作になる。
特に図示していない部分については、独立した転送命令
と同様にできる。
ト絶対アドレスによるワードサイズの転送命令（ＭＯ
Ｖ．Ｗ ＠ａａ：１６，Ｒｎ）のコードを解読するため
の論理記述に相当する。図２３乃至図２５の論理記述に
おいて、ｃａｓｅｘ（ＩＲ）の次行に記述された１６’
ｂ０１１０＿１０１？＿？？００＿？？？？がその転送
命令のコードを意味する。ＩＲ［８］＝０のときバイト
サイズ、 ＩＲ［８］＝１のときワードサイズ、ＩＲ
［７］＝０のときメモリ→汎用レジスタ（リード型）、
ＩＲ［７］＝１のとき汎用レジスタ→メモリ（ライト
型）、の転送を意味する。その命令を、独立した転送命
令として実行するか、メモリ上のデータに対する直接的
な処理命令の一部として実行するかは、信号ＭＯＤＳ、
ＭＯＤＤの値によって指示される。即ち、図２３乃至図
２５の論理記述では、ステートコードＴＭＧに従って制
御信号を生成するようになっており、現時点でのステー
トコードＴＭＧの値とその時のＭＯＤＳ、ＭＯＤＤの値
等にしたがって、次のステートコードＮＥＸＴＴＭＧの
値を決定するようになっている。ＭＯＤＳ、ＭＯＤＤ信
号によって、独立した転送命令として実行するか、メモ
リ上のデータに対する直接的な処理命令の一部として実
行するかの制御が大別されることになる。具体的には、
ＭＯＤＳ＝ＭＯＤＤ＝０の場合は、独立した転送命令と
して実行される。既存の転送命令と同様の動作になる。
特に図示していない部分については、独立した転送命令
と同様にできる。
【０３２３】ＭＯＤＳ＝１の場合は、ソース側データの
リード動作として実行される。リードデータは、汎用レ
ジスタに書込まず、テンポラリレジスタＴＲＤに書込
む。
リード動作として実行される。リードデータは、汎用レ
ジスタに書込まず、テンポラリレジスタＴＲＤに書込
む。
【０３２４】ＭＯＤＤ＝１で、ＭＯＤＳ＝０またはＭＯ
ＤＳＥ＝１の場合は、デスティネーション側データのリ
ード動作として実行される。リードアドレスを、テンポ
ラリレジスタＴＲＡに書込む。リードデータは、リード
データバッファＲＤＢに取り込んだ後、１ステート早く
実行を終了する。なお、ＭＯＤＳＥはソース側のリード
型転送命令コードの実行が終了したことを示す信号であ
り、解読論理２０１で生成される。
ＤＳＥ＝１の場合は、デスティネーション側データのリ
ード動作として実行される。リードアドレスを、テンポ
ラリレジスタＴＲＡに書込む。リードデータは、リード
データバッファＲＤＢに取り込んだ後、１ステート早く
実行を終了する。なお、ＭＯＤＳＥはソース側のリード
型転送命令コードの実行が終了したことを示す信号であ
り、解読論理２０１で生成される。
【０３２５】リードデータのテンポラリレジスタＴＲＤ
への書込み及びリードアドレスのテンポラリレジスタＴ
ＲＡへの書込みは、いずれの場合も区別なく、実行して
もよい（利用されることはなくても、動作に影響しな
い。区別しないことによって、論理的な無駄を省くこと
ができる）。
への書込み及びリードアドレスのテンポラリレジスタＴ
ＲＡへの書込みは、いずれの場合も区別なく、実行して
もよい（利用されることはなくても、動作に影響しな
い。区別しないことによって、論理的な無駄を省くこと
ができる）。
【０３２６】従って、独立した転送命令（既存の転送命
令）に比較して、ＭＯＤＳ＝１のとき、汎用レジスタへ
の書込み禁止、ＭＯＤＤ＝１のとき、１ステート短縮の
相違が存在するのみにできる。論理的な規模の増加を最
小限とすることができる。
令）に比較して、ＭＯＤＳ＝１のとき、汎用レジスタへ
の書込み禁止、ＭＯＤＤ＝１のとき、１ステート短縮の
相違が存在するのみにできる。論理的な規模の増加を最
小限とすることができる。
【０３２７】なお、図１５に示される通り、命令拡張用
前置命令コードのロングワードサイズの指定によって、
ＭＯＤＳ、ＭＯＤＤと同様に、ロングワードサイズがＬ
ＮＧ信号によって指示される。
前置命令コードのロングワードサイズの指定によって、
ＭＯＤＳ、ＭＯＤＤと同様に、ロングワードサイズがＬ
ＮＧ信号によって指示される。
【０３２８】また、図において、小文字の信号は、命令
デコーダＤＥＣで生成され、出力される信号とし、大文
字の信号は命令デコーダＤＥＣに入力された信号とす
る。
デコーダＤＥＣで生成され、出力される信号とし、大文
字の信号は命令デコーダＤＥＣに入力された信号とす
る。
【０３２９】図２３に示される論理記述の第１の部分
（１−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１→２→３と進行するが、デスティ
ネーション側データのリード動作（ＭＯＤＤ＝１でＭＯ
ＤＳ＝０またはＭＯＤＳＥ＝１）の場合ＴＭＧは１→２
で終了するようになっている。
（１−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１→２→３と進行するが、デスティ
ネーション側データのリード動作（ＭＯＤＤ＝１でＭＯ
ＤＳ＝０またはＭＯＤＳＥ＝１）の場合ＴＭＧは１→２
で終了するようになっている。
【０３３０】なお、ＮＥＸＴＴＭＧ［５］＝０の場合に
おける次ステートコードは単純に下位ビットの値になっ
ている。ＮＥＸＴＴＭＧ［５］＝１の場合における次ス
テートコードは５’ｂ００００１とされる様に構成され
ている。
おける次ステートコードは単純に下位ビットの値になっ
ている。ＮＥＸＴＴＭＧ［５］＝１の場合における次ス
テートコードは５’ｂ００００１とされる様に構成され
ている。
【０３３１】図２３に示される論理記述の第２の部分
（１−２）でバス制御を行なう。ｎｏｐ＝０はバスアク
セス開始、 ｎｏｐ＝１はバスアクセス禁止を指示す
る。ｄａｔａ＝０は命令リード、ｄａｔａ＝１はデータ
アクセスを指示する。ｌｏｎｇ＝１はロングワードサイ
ズ、 ｌｏｎｇ＝０のとき、ｂｙｔｅ＝０はワードサイ
ズ、ｂｙｔｅ＝１はバイトサイズを指示する。 ｗｒｉ
ｔｅ＝０はリード、 ｗｒｉｔｅ ＝１はライトを指示す
る。
（１−２）でバス制御を行なう。ｎｏｐ＝０はバスアク
セス開始、 ｎｏｐ＝１はバスアクセス禁止を指示す
る。ｄａｔａ＝０は命令リード、ｄａｔａ＝１はデータ
アクセスを指示する。ｌｏｎｇ＝１はロングワードサイ
ズ、 ｌｏｎｇ＝０のとき、ｂｙｔｅ＝０はワードサイ
ズ、ｂｙｔｅ＝１はバイトサイズを指示する。 ｗｒｉ
ｔｅ＝０はリード、 ｗｒｉｔｅ ＝１はライトを指示す
る。
【０３３２】本転送命令の場合、ステートコード１、３
で命令リードを行い、ステートコード２で、データアク
セスを行なうようになっている。データアクセスのリー
ド／ライトはＩＲ［７］によって指示される。命令リー
ドの場合は所定のタイミングで内部データバスＩＤＢの
内容がインストラクションレジスタＩＲとリードデータ
バッファＲＤＢに格納される。データリードの場合は所
定のタイミングで内部データバスＩＤＢの内容がリード
データバッファＲＤＢに格納される。データライトの場
合は所定のタイミングでライトデータバッファＷＤＢの
内容が内部データバスＩＤＢに出力される。
で命令リードを行い、ステートコード２で、データアク
セスを行なうようになっている。データアクセスのリー
ド／ライトはＩＲ［７］によって指示される。命令リー
ドの場合は所定のタイミングで内部データバスＩＤＢの
内容がインストラクションレジスタＩＲとリードデータ
バッファＲＤＢに格納される。データリードの場合は所
定のタイミングで内部データバスＩＤＢの内容がリード
データバッファＲＤＢに格納される。データライトの場
合は所定のタイミングでライトデータバッファＷＤＢの
内容が内部データバスＩＤＢに出力される。
【０３３３】図２４に示される論理記述の第３の部分
（１−３）で実効アドレスを計算する。本転送命令の場
合、ステートコード２（＝５’ｂ０００１０）で、リー
ドデータバッファＲＤＢに保持している命令コードのＥ
Ａ拡張部１６ビットを、ｄｂｒｅｘｔ信号によって３２
ビットに符号拡張した上、内部バスＧＢに出力する。バ
スＧＢの内容はアドレスバッファＡＢに毎ステート格納
されるようにされており、特に制御は必要ない。
（１−３）で実効アドレスを計算する。本転送命令の場
合、ステートコード２（＝５’ｂ０００１０）で、リー
ドデータバッファＲＤＢに保持している命令コードのＥ
Ａ拡張部１６ビットを、ｄｂｒｅｘｔ信号によって３２
ビットに符号拡張した上、内部バスＧＢに出力する。バ
スＧＢの内容はアドレスバッファＡＢに毎ステート格納
されるようにされており、特に制御は必要ない。
【０３３４】図２４に示される論理記述の第４の部分
（１−４）で、転送データを制御する。リード型（ＩＲ
［７］＝０）の場合は、ステートコード３で、リードデ
ータをリードデータバッファＲＤＢからバスＤＢへ出力
し、ＭＯＤＳ＝０の場合は汎用レジスタへ、ＭＯＤＳ＝
１の場合はテンポラリレジスタＴＲＤへ格納する。
（１−４）で、転送データを制御する。リード型（ＩＲ
［７］＝０）の場合は、ステートコード３で、リードデ
ータをリードデータバッファＲＤＢからバスＤＢへ出力
し、ＭＯＤＳ＝０の場合は汎用レジスタへ、ＭＯＤＳ＝
１の場合はテンポラリレジスタＴＲＤへ格納する。
【０３３５】ライト型（ＩＲ［７］＝１）の場合は、ス
テートコード２で、 ＭＯＤＳ＝０の場合は汎用レジス
タから、ＭＯＤＳ＝１の場合はテンポラリレジスタＴＲ
Ｄから内部バスＤＢへ出力し、いずれの場合もライトデ
ータバッファＷＤＢを経由して、内部データバスＩＤＢ
に出力する。
テートコード２で、 ＭＯＤＳ＝０の場合は汎用レジス
タから、ＭＯＤＳ＝１の場合はテンポラリレジスタＴＲ
Ｄから内部バスＤＢへ出力し、いずれの場合もライトデ
ータバッファＷＤＢを経由して、内部データバスＩＤＢ
に出力する。
【０３３６】図２５に示される論理記述の第５の部分
（１−５）で、割込みマスク信号を制御する。また、ソ
ース側のデータのリードが終了した場合には、制御信号
ＭＯＤＳＥを発生する。
（１−５）で、割込みマスク信号を制御する。また、ソ
ース側のデータのリードが終了した場合には、制御信号
ＭＯＤＳＥを発生する。
【０３３７】図２３及び図２５においてＭＯＤＳ＝１ま
たはＭＯＤＤ＝１の場合には入力されたオペレーション
レコードの一部が転送命令と異なる様にしてもよい。例
えばオペコードのビット１５は別の定義に使用する様に
してもよい。
たはＭＯＤＤ＝１の場合には入力されたオペレーション
レコードの一部が転送命令と異なる様にしてもよい。例
えばオペコードのビット１５は別の定義に使用する様に
してもよい。
【０３３８】論理規模の縮小のためにはアドレッシング
モードなどのメモリの指定方法を決めるビット（オペコ
ードのビット８〜１０）は共通にする。
モードなどのメモリの指定方法を決めるビット（オペコ
ードのビット８〜１０）は共通にする。
【０３３９】図２６及び図２７には前記命令デコーダＤ
ＥＣに含まれる演算命令コード（ｅｘｅ）の解読論理２
０２を論理記述で例示する。図２６及び図２７の双方に
よって示される論理記述は、レジスタ間加算命令（ＡＤ
Ｄ．Ｗ Ｒｍ，Ｒｎ）のコードを解読する為の論理記述
に相当する。
ＥＣに含まれる演算命令コード（ｅｘｅ）の解読論理２
０２を論理記述で例示する。図２６及び図２７の双方に
よって示される論理記述は、レジスタ間加算命令（ＡＤ
Ｄ．Ｗ Ｒｍ，Ｒｎ）のコードを解読する為の論理記述
に相当する。
【０３４０】前記同様に、独立した転送命令として実行
するか、メモリ上のデータに対する処理命令の一部とし
て実行するかは、ＭＯＤＳ、ＭＯＤＤ信号によって指示
される。特に図示していない部分（ＡＬＵの制御など）
については、独立した演算命令と同様にできる。
するか、メモリ上のデータに対する処理命令の一部とし
て実行するかは、ＭＯＤＳ、ＭＯＤＤ信号によって指示
される。特に図示していない部分（ＡＬＵの制御など）
については、独立した演算命令と同様にできる。
【０３４１】図２６に示される論理記述の第１の部分
（２−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１（＝５’ｂ００００１）で終了す
る。図２６に示される論理記述の第２の部分（２−２）
でバス制御を行なう。ステートコード１で命令リードを
終了する。
（２−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１（＝５’ｂ００００１）で終了す
る。図２６に示される論理記述の第２の部分（２−２）
でバス制御を行なう。ステートコード１で命令リードを
終了する。
【０３４２】図２７に示される論理記述の第３の部分
（２−３）で、演算データを制御する。ＭＯＤＳ＝０の
場合には、ソース側データを汎用レジスタとし、汎用レ
ジスタの内容をＤＢに読み出す（ｒｓｄｂ）。ＭＯＤＳ
＝１の場合には、ソース側データをメモリとし、テンポ
ラリレジスタＴＲＤの内容をＤＢに読み出す（ｔｒｄｄ
ｂ）。
（２−３）で、演算データを制御する。ＭＯＤＳ＝０の
場合には、ソース側データを汎用レジスタとし、汎用レ
ジスタの内容をＤＢに読み出す（ｒｓｄｂ）。ＭＯＤＳ
＝１の場合には、ソース側データをメモリとし、テンポ
ラリレジスタＴＲＤの内容をＤＢに読み出す（ｔｒｄｄ
ｂ）。
【０３４３】ＭＯＤＤ＝０の場合には、デスティネーシ
ョン側データを汎用レジスタとし、汎用レジスタの内容
をＧＢに読み出す（ｒｄｇｂ）とともに、演算結果を汎
用レジスタに書込む（ｗｂｒｄ）。ＭＯＤＤ＝１の場合
には、デスティネーション側データをメモリとし、リー
ドデータバッファの内容をバスＤＢに読み出す（ｒｄｂ
ｄｂ）とともに、演算結果をテンポラリレジスタＴＲＤ
に書込む（ｗｂｔｒｄ）。
ョン側データを汎用レジスタとし、汎用レジスタの内容
をＧＢに読み出す（ｒｄｇｂ）とともに、演算結果を汎
用レジスタに書込む（ｗｂｒｄ）。ＭＯＤＤ＝１の場合
には、デスティネーション側データをメモリとし、リー
ドデータバッファの内容をバスＤＢに読み出す（ｒｄｂ
ｄｂ）とともに、演算結果をテンポラリレジスタＴＲＤ
に書込む（ｗｂｔｒｄ）。
【０３４４】図２７に示される論理記述の第４の部分
（２−４）で、割込みマスク信号を制御する。また、デ
スティネーション側がメモリの場合には、制御信号ｍｋ
ｍｏｖを発生して、ライト型転送命令と同等の動作を行
なう命令コードの発生を、命令変更部ＣＨＧに指示す
る。また、ロングワードサイズ信号ＬＮＧ、バイトサイ
ズ信号ＢＹＴＥを継続する。
（２−４）で、割込みマスク信号を制御する。また、デ
スティネーション側がメモリの場合には、制御信号ｍｋ
ｍｏｖを発生して、ライト型転送命令と同等の動作を行
なう命令コードの発生を、命令変更部ＣＨＧに指示す
る。また、ロングワードサイズ信号ＬＮＧ、バイトサイ
ズ信号ＢＹＴＥを継続する。
【０３４５】図２８乃至図３０には前記命令デコーダＤ
ＥＣに含まれる演算命令コード（ｅｘｅ）の解読論理２
０２のうち、内部で生成されるライト型転送命令と同等
の動作を行なう命令コードを生成する論理の論理記述が
例示されている。
ＥＣに含まれる演算命令コード（ｅｘｅ）の解読論理２
０２のうち、内部で生成されるライト型転送命令と同等
の動作を行なう命令コードを生成する論理の論理記述が
例示されている。
【０３４６】前記内部で生成されるライト型転送命令と
同等の動作を行なう命令コードは、常に同一の動作を行
なうものとし、ＭＯＤＳやＭＯＤＤの制御信号は参照し
ていない。
同等の動作を行なう命令コードは、常に同一の動作を行
なうものとし、ＭＯＤＳやＭＯＤＤの制御信号は参照し
ていない。
【０３４７】図２８に示される論理記述の第１の部分
（３−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１→３と進行する。図２８に示され
る論理記述の第２の部分（３−２）でバス制御を行な
う。ステートコード１（＝５’ｂ００００１）で、デー
タライトを行い、ステートコード３（＝５’ｂ０００１
１）で命令リードを行なう。データサイズは演算命令コ
ードの発生した、制御信号ＬＮＧ、ＢＹＴＥによって指
示される。
（３−１）でステートコードＴＭＧが生成される。ステ
ートコードＴＭＧは１→３と進行する。図２８に示され
る論理記述の第２の部分（３−２）でバス制御を行な
う。ステートコード１（＝５’ｂ００００１）で、デー
タライトを行い、ステートコード３（＝５’ｂ０００１
１）で命令リードを行なう。データサイズは演算命令コ
ードの発生した、制御信号ＬＮＧ、ＢＹＴＥによって指
示される。
【０３４８】図２９に示す論理記述の第３の部分（３−
３）で実効アドレスを再利用する。ステートコード１
で、テンポラリレジスタＴＲＡに保持している実効アド
レスを、内部バスＧＢに出力する。図２９に示す論理記
述の第４の部分（３−４）で、転送データを制御する。
ステートコード３で、テンポラリレジスタＴＲＤから内
部バスＤＢへ出力し、ライトデータバッファＷＤＢを経
由して、内部データバスＩＤＢに出力する。
３）で実効アドレスを再利用する。ステートコード１
で、テンポラリレジスタＴＲＡに保持している実効アド
レスを、内部バスＧＢに出力する。図２９に示す論理記
述の第４の部分（３−４）で、転送データを制御する。
ステートコード３で、テンポラリレジスタＴＲＤから内
部バスＤＢへ出力し、ライトデータバッファＷＤＢを経
由して、内部データバスＩＤＢに出力する。
【０３４９】図３０に示される論理記述の第５の部分
（３−５）で、制御信号はいずれも初期化する。割込み
も許可し、割込みが要求すれば、引き続き割込み例外処
理を行なうことができる。
（３−５）で、制御信号はいずれも初期化する。割込み
も許可し、割込みが要求すれば、引き続き割込み例外処
理を行なうことができる。
【０３５０】命令拡張用前置命令コード（ｐｆ）を解読
する論理回路の論理記述については特に図示しないが、
図１５の命令拡張用前置命令コードの解読結果に応じた
ｍｏｄやｍｓｋｉｎｔなどの制御信号を生成し、ＭＯＤ
Ｓ，ＭＯＤＤ等によって図２３乃至図３０に例示される
ような論理動作を制御し、命令デコーダＤＥＣ全体とし
て、メモリのデータに対する直接的な演算制御を可能に
する。
する論理回路の論理記述については特に図示しないが、
図１５の命令拡張用前置命令コードの解読結果に応じた
ｍｏｄやｍｓｋｉｎｔなどの制御信号を生成し、ＭＯＤ
Ｓ，ＭＯＤＤ等によって図２３乃至図３０に例示される
ような論理動作を制御し、命令デコーダＤＥＣ全体とし
て、メモリのデータに対する直接的な演算制御を可能に
する。
【０３５１】図３１にはレジスタ拡張用前置命令コード
を伴わない第１の加算命令（ＡＤＤ．Ｌ ＥＲ０，ＥＲ
１）の実行タイミングが示される。
を伴わない第１の加算命令（ＡＤＤ．Ｌ ＥＲ０，ＥＲ
１）の実行タイミングが示される。
【０３５２】ＡＤＤ．Ｌ ＥＲ０，ＥＲ１は、グループ
０の汎用レジスタのみを使用するので、汎用レジスグル
ープを指定するレジスタ拡張用前置命令コードを必要と
せず、前記既存の下位ＣＰＵ、例えば、前記平成７年３
月（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ
８Ｓ／２０００シリーズプログラミングマニュアル』に
記載のＣＰＵと同じ１ワードの命令とされる。
０の汎用レジスタのみを使用するので、汎用レジスグル
ープを指定するレジスタ拡張用前置命令コードを必要と
せず、前記既存の下位ＣＰＵ、例えば、前記平成７年３
月（株）日立製作所発行『Ｈ８Ｓ／２６００シリーズＨ
８Ｓ／２０００シリーズプログラミングマニュアル』に
記載のＣＰＵと同じ１ワードの命令とされる。
【０３５３】特に制限はされないものの、内部データバ
ス（ＩＤＢ）は１６ビットであって、内蔵ＲＯＭ４、Ｒ
ＡＭ５のリード／ライトを１ステートで行うことができ
るものとして説明する。また、ＣＰＵは命令フェッチ、
デコード、実行の３段パイプラインで命令を実行するも
のとする。
ス（ＩＤＢ）は１６ビットであって、内蔵ＲＯＭ４、Ｒ
ＡＭ５のリード／ライトを１ステートで行うことができ
るものとして説明する。また、ＣＰＵは命令フェッチ、
デコード、実行の３段パイプラインで命令を実行するも
のとする。
【０３５４】サイクルＴ０のスロットＣ２（φ＃同期：
クロック信号φの反転クロックであるφ＃同期）で、Ｃ
ＰＵ２のアドレスバッファＡＢからアドレスがバスＩＡ
Ｂに出力される。また、命令デコーダＤＥＣから、命令
フェッチ（ｉｆ）を示す、バスコマンド（ＢＣＭＤ）が
出力される。
クロック信号φの反転クロックであるφ＃同期）で、Ｃ
ＰＵ２のアドレスバッファＡＢからアドレスがバスＩＡ
Ｂに出力される。また、命令デコーダＤＥＣから、命令
フェッチ（ｉｆ）を示す、バスコマンド（ＢＣＭＤ）が
出力される。
【０３５５】サイクルＴ１のスロットＣ１（φ同期）
で、アドレスバスＩＡＢの内容が周辺アドレスバス（Ｐ
ＡＢ）に出力され、バスコマンドに基づき、リードサイ
クルが開始され、周辺データバス（ＰＤＢ）にデータが
出力される。スロットＣ２で周辺データバス（ＰＤＢ）
のリードデータが内部データバスＩＤＢに得られ、これ
をサイクルＴ２のスロットＣ１で命令レジスタＩＲ１に
ラッチする。以上の動作は以前の命令の実行の制御によ
って行われる。前記周辺データバス（ＰＤＢ）及び周辺
アドレスバス（ＰＡＢ）は内部データバス（ＩＤＢ）及
び内部アドレスバス（ＩＡＢ）に接続された周辺回路用
の図示を省略するバスである。内蔵ＲＯＭ４、ＲＡＭ５
はそのモジュール内で周辺アドレスバス、周辺データバ
ス相当の動作を行う。
で、アドレスバスＩＡＢの内容が周辺アドレスバス（Ｐ
ＡＢ）に出力され、バスコマンドに基づき、リードサイ
クルが開始され、周辺データバス（ＰＤＢ）にデータが
出力される。スロットＣ２で周辺データバス（ＰＤＢ）
のリードデータが内部データバスＩＤＢに得られ、これ
をサイクルＴ２のスロットＣ１で命令レジスタＩＲ１に
ラッチする。以上の動作は以前の命令の実行の制御によ
って行われる。前記周辺データバス（ＰＤＢ）及び周辺
アドレスバス（ＰＡＢ）は内部データバス（ＩＤＢ）及
び内部アドレスバス（ＩＡＢ）に接続された周辺回路用
の図示を省略するバスである。内蔵ＲＯＭ４、ＲＡＭ５
はそのモジュール内で周辺アドレスバス、周辺データバ
ス相当の動作を行う。
【０３５６】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コードが制御部ＣＯＮＴの命令デコーダ
ＤＥＣに入力されて、命令の内容が解読される。命令デ
コーダＤＥＣは、解読結果に従って、制御信号を出力し
て、各部の制御を行う。命令の一部（レジスタ指定フィ
ールドの情報：ＳＥＬ１）がレジスタセレクタＲＳＥＬ
に与えられる。図においてソース側レジスタ指定フィー
ルドの情報ＳＥＬ１＝０、デスティネーション側レジス
タ指定フィールドの情報ＳＥＬ２＝１になっている。Ｓ
ＥＬ１は、図１８のＲＳＥＬのｒ１[３：０]、ＳＥＬ２
は、ｒ２[３：０]に相当する。
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コードが制御部ＣＯＮＴの命令デコーダ
ＤＥＣに入力されて、命令の内容が解読される。命令デ
コーダＤＥＣは、解読結果に従って、制御信号を出力し
て、各部の制御を行う。命令の一部（レジスタ指定フィ
ールドの情報：ＳＥＬ１）がレジスタセレクタＲＳＥＬ
に与えられる。図においてソース側レジスタ指定フィー
ルドの情報ＳＥＬ１＝０、デスティネーション側レジス
タ指定フィールドの情報ＳＥＬ２＝１になっている。Ｓ
ＥＬ１は、図１８のＲＳＥＬのｒ１[３：０]、ＳＥＬ２
は、ｒ２[３：０]に相当する。
【０３５７】レジスタ間演算命令では、サイクルＴ２の
スロットＣ２で、プログラムカウンタＰＣの内容を内部
バスＧＢに読み出して、アドレスバッファＡＢとインク
リメンタＩＮＣに入力する。アドレスバッファＡＢから
アドレスＩＡＢにアドレス信号が出力される。レジスタ
セレクタ３４に制御信号を与える。このとき、ラッチ回
路（ＬＧＲ１、ＬＧＲ２）３２１，３２２が何れも０に
クリアされているので、レジスタフィールドＳＥＬ１、
ＳＥＬ２からの信号と制御部ＣＯＮＴの出力する制御信
号Ａ（Ｒｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レジス
タ選択信号Ｂ（Ｒ０−ＤＢ、Ｒ１−ＧＢ）が生成され
る。
スロットＣ２で、プログラムカウンタＰＣの内容を内部
バスＧＢに読み出して、アドレスバッファＡＢとインク
リメンタＩＮＣに入力する。アドレスバッファＡＢから
アドレスＩＡＢにアドレス信号が出力される。レジスタ
セレクタ３４に制御信号を与える。このとき、ラッチ回
路（ＬＧＲ１、ＬＧＲ２）３２１，３２２が何れも０に
クリアされているので、レジスタフィールドＳＥＬ１、
ＳＥＬ２からの信号と制御部ＣＯＮＴの出力する制御信
号Ａ（Ｒｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レジス
タ選択信号Ｂ（Ｒ０−ＤＢ、Ｒ１−ＧＢ）が生成され
る。
【０３５８】サイクルＴ３から、次の次の命令がリード
される。サイクルＴ３のスロットＣ１で、インクリメン
タＩＮＣでインクリメント（＋２）された結果が、内部
バスＷＢを経由してプログラムカウンタＰＣにライトさ
れる。入力信号ＳＥＬ２と制御信号Ｂ（ＷＢ−Ｒｄ）と
に基づいて、レジスタ選択信号Ｃ（ｓｅｌｅｃｔＣ：Ｗ
Ｂ−Ｒ１）が生成される。前記レジスタ選択信号Ｂはレ
ジスタを選択して、ソース側、デスティネーション側の
レジスタ（Ｒｓ、Ｒｄ）のデータを算術論理演算器ＡＬ
Ｕに入力する。算術論理演算器ＡＬＵの演算内容は制御
部ＣＯＮＴが制御信号Ｃ（ｃｏｎｔｒｏｌＣ）によって
指示する。加算・論理演算・シフトなどは１クロックで
演算を行うことができる。例えば、前記命令では３２ビ
ットの加算を行う。次の命令の制御部ＣＯＮＴへのロー
ドを指示する。
される。サイクルＴ３のスロットＣ１で、インクリメン
タＩＮＣでインクリメント（＋２）された結果が、内部
バスＷＢを経由してプログラムカウンタＰＣにライトさ
れる。入力信号ＳＥＬ２と制御信号Ｂ（ＷＢ−Ｒｄ）と
に基づいて、レジスタ選択信号Ｃ（ｓｅｌｅｃｔＣ：Ｗ
Ｂ−Ｒ１）が生成される。前記レジスタ選択信号Ｂはレ
ジスタを選択して、ソース側、デスティネーション側の
レジスタ（Ｒｓ、Ｒｄ）のデータを算術論理演算器ＡＬ
Ｕに入力する。算術論理演算器ＡＬＵの演算内容は制御
部ＣＯＮＴが制御信号Ｃ（ｃｏｎｔｒｏｌＣ）によって
指示する。加算・論理演算・シフトなどは１クロックで
演算を行うことができる。例えば、前記命令では３２ビ
ットの加算を行う。次の命令の制御部ＣＯＮＴへのロー
ドを指示する。
【０３５９】制御信号Ｂ（ＲＳＬＧＲ）によって、ラッ
チ回路（ＬＧＲ１、ＬＧＲ２）３２１，３２２のクリア
が指示される。ラッチ回路（ＬＧＲ１）３２１はサイク
ルＴ３のスロットＣ１で、ラッチ回路（ＬＧＲ２）３２
２はサイクルＴ３のスロットＣ２でクリアされた結果が
伝達される。
チ回路（ＬＧＲ１、ＬＧＲ２）３２１，３２２のクリア
が指示される。ラッチ回路（ＬＧＲ１）３２１はサイク
ルＴ３のスロットＣ１で、ラッチ回路（ＬＧＲ２）３２
２はサイクルＴ３のスロットＣ２でクリアされた結果が
伝達される。
【０３６０】サイクルＴ３のスロットＣ２で、算術論理
演算器ＡＬＵの演算結果が、内部バスＷＢを経由して、
レジスタ選択信号が選択したデスティネーション側のレ
ジスタ（ＥＲ１）にライトされる。図示はされないが、
制御信号Ｃによって、コンディションコードレジスタＣ
ＣＲの更新を行う。
演算器ＡＬＵの演算結果が、内部バスＷＢを経由して、
レジスタ選択信号が選択したデスティネーション側のレ
ジスタ（ＥＲ１）にライトされる。図示はされないが、
制御信号Ｃによって、コンディションコードレジスタＣ
ＣＲの更新を行う。
【０３６１】図３１の例ではレジスタグループ０同士の
レジスタ間演算は実質的に１ステートで実行されてい
る。
レジスタ間演算は実質的に１ステートで実行されてい
る。
【０３６２】図３２にはレジスタ拡張用前置命令コード
が付加された第２の加算命令（ＡＤＤ．Ｌ ＥＲ８，Ｅ
Ｒ１）の実行タイミングを示す。
が付加された第２の加算命令（ＡＤＤ．Ｌ ＥＲ８，Ｅ
Ｒ１）の実行タイミングを示す。
【０３６３】汎用レジスタグループを指定するレジスタ
拡張用前置命令コードを付加して２ワード命令とする。
第２ワードは前記ＡＤＤ．Ｌ Ｒ０，Ｒ１と同一であ
る。すなわち、ｇｒ１＝１であるため、同じｒ１＝０に
対して、レジスタ番号ｎ＝８と解釈される。
拡張用前置命令コードを付加して２ワード命令とする。
第２ワードは前記ＡＤＤ．Ｌ Ｒ０，Ｒ１と同一であ
る。すなわち、ｇｒ１＝１であるため、同じｒ１＝０に
対して、レジスタ番号ｎ＝８と解釈される。
【０３６４】サイクルＴ０のスロットＣ２で、ＣＰＵ２
のアドレスバッファＡＢかアドレスがアドレスバスＩＡ
Ｂに出力される。
のアドレスバッファＡＢかアドレスがアドレスバスＩＡ
Ｂに出力される。
【０３６５】サイクルＴ１のスロットＣ１（φ同期）
で、アドレスバスＩＡＢの内容が周辺アドレスバス（Ｐ
ＡＢ）に出力され、リードサイクルが開始される。スロ
ットＣ２でリードデータが内部データバスＩＤＢに得ら
れ、これをサイクルＴ２のスロットＣ１で命令レジスタ
ＩＲ１にラッチする。これは、レジスタグループフィー
ルドを持つ省略可能なレジスタ拡張用前置命令コードの
ワードである。
で、アドレスバスＩＡＢの内容が周辺アドレスバス（Ｐ
ＡＢ）に出力され、リードサイクルが開始される。スロ
ットＣ２でリードデータが内部データバスＩＤＢに得ら
れ、これをサイクルＴ２のスロットＣ１で命令レジスタ
ＩＲ１にラッチする。これは、レジスタグループフィー
ルドを持つ省略可能なレジスタ拡張用前置命令コードの
ワードである。
【０３６６】引き続き、サイクルＴ２のスロットＣ２で
次のアドレス（＋２された内容）がアドレスバスＩＡＢ
に出力され、このリードデータがサイクルＴ３のスロッ
トＣ１で命令レジスタＩＲにラッチされる。以上の動作
は以前の命令の実行の制御によって行われ、相対的な関
係が異なる場合もある。
次のアドレス（＋２された内容）がアドレスバスＩＡＢ
に出力され、このリードデータがサイクルＴ３のスロッ
トＣ１で命令レジスタＩＲにラッチされる。以上の動作
は以前の命令の実行の制御によって行われ、相対的な関
係が異なる場合もある。
【０３６７】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（レジスタ拡張用前置命令コー
ド）が制御部ＣＯＮＴに入力されて、命令の内容が解読
される。解読結果に従って、制御信号を出力して、各部
の制御を行う。グループフィールドラッチ信号ＬＧＲＣ
Ｌが発行されて、レジスタグループ指定フィールド（Ｉ
Ｒ１のビット７〜０）がラッチ回路（ＬＧＲ１、ＬＧＲ
２）３２１，３２２にラッチされる。
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（レジスタ拡張用前置命令コー
ド）が制御部ＣＯＮＴに入力されて、命令の内容が解読
される。解読結果に従って、制御信号を出力して、各部
の制御を行う。グループフィールドラッチ信号ＬＧＲＣ
Ｌが発行されて、レジスタグループ指定フィールド（Ｉ
Ｒ１のビット７〜０）がラッチ回路（ＬＧＲ１、ＬＧＲ
２）３２１，３２２にラッチされる。
【０３６８】サイクルＴ２のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス信号がアドレス
バスＩＡＢに出力される。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス信号がアドレス
バスＩＡＢに出力される。
【０３６９】サイクルＴ３から、次の次の命令がリード
される。サイクルＴ３のスロットＣ１で、インクリメン
タＩＮＣでインクリメント（＋２）された結果が、内部
バスＷＢを経由してプログラムカウンタＰＣにライトさ
れる。第１ワードと第２ワード以降が分割されないため
の制御信号Ｂ（ｃｏｎｔｒｏｌＢ）で連続命令信号（割
込み禁止信号：ｃｏｎｔｉｎｕｅ＝ｍｓｋｉｎｔ）を割
込み受け付け回路に出力する。本信号によって、割込み
要求などが発生していても、命令の実行を継続すること
ができる。また、ラッチ回路（ＬＧＲ１、ＬＧＲ）３２
１，３２２の内容が保持される。
される。サイクルＴ３のスロットＣ１で、インクリメン
タＩＮＣでインクリメント（＋２）された結果が、内部
バスＷＢを経由してプログラムカウンタＰＣにライトさ
れる。第１ワードと第２ワード以降が分割されないため
の制御信号Ｂ（ｃｏｎｔｒｏｌＢ）で連続命令信号（割
込み禁止信号：ｃｏｎｔｉｎｕｅ＝ｍｓｋｉｎｔ）を割
込み受け付け回路に出力する。本信号によって、割込み
要求などが発生していても、命令の実行を継続すること
ができる。また、ラッチ回路（ＬＧＲ１、ＬＧＲ）３２
１，３２２の内容が保持される。
【０３７０】一方、サイクルＴ２のスロットＣ１で命令
コード（加算命令を指示）が命令デコーダ（ＤＥＣ）３
３に入力されて、命令の内容が解読される。解読結果に
従って、制御信号を出力して、各部の制御を行う。ＬＧ
Ｒ１＝１及びＬＧＲ２＝０であるため、ＳＥＬ１（及び
ＳＥＬ２）と命令デコーダＤＥＣの出力する制御信号Ａ
（Ｒｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レジスタ選
択信号Ｂ（Ｒ８−ＤＢ、Ｒ１−ＧＢ）が生成される。こ
れ以外の第２ワードによる動作は第１の加算命令（ＡＤ
Ｄ．Ｌ ＥＲ０，ＥＲ１）と同一にできる。第１の加算
命令同様に、制御信号Ｂ（ＲＳＬＧＲ）によって、ラッ
チ回路（ＬＧＲ１、ＬＧＲ２）３２１，３２２のクリア
が指示される。ラッチ回路（ＬＧＲ１）３２１はサイク
ルＴ４のスロットＣ１で、ラッチ回路（ＬＧＲ２）３２
２はサイクルＴ４のスロットＣ２でクリアされた結果が
伝達される。
コード（加算命令を指示）が命令デコーダ（ＤＥＣ）３
３に入力されて、命令の内容が解読される。解読結果に
従って、制御信号を出力して、各部の制御を行う。ＬＧ
Ｒ１＝１及びＬＧＲ２＝０であるため、ＳＥＬ１（及び
ＳＥＬ２）と命令デコーダＤＥＣの出力する制御信号Ａ
（Ｒｓ−ＤＢ、Ｒｄ−ＧＢ）とに基づいて、レジスタ選
択信号Ｂ（Ｒ８−ＤＢ、Ｒ１−ＧＢ）が生成される。こ
れ以外の第２ワードによる動作は第１の加算命令（ＡＤ
Ｄ．Ｌ ＥＲ０，ＥＲ１）と同一にできる。第１の加算
命令同様に、制御信号Ｂ（ＲＳＬＧＲ）によって、ラッ
チ回路（ＬＧＲ１、ＬＧＲ２）３２１，３２２のクリア
が指示される。ラッチ回路（ＬＧＲ１）３２１はサイク
ルＴ４のスロットＣ１で、ラッチ回路（ＬＧＲ２）３２
２はサイクルＴ４のスロットＣ２でクリアされた結果が
伝達される。
【０３７１】第１ワード（レジスタ拡張用の前置命令コ
ード）に対応するラッチ回路（ＬＧＲ１、ＬＧＲ２）３
２１，３２２のラッチ信号、連続命令信号を出力以外
は、命令デコーダＤＥＣの内容を、既存のＣＰＵの命令
デコーダと同等にできる。命令デコーダＤＥＣのレジス
タ拡張用前置命令コードに対応する部分は、相対的に小
さいことは言うまでもない。すなわち、論理的な規模の
追加を最小限にできる。また、命令デコーダＤＥＣの大
部分を既存のＣＰＵの命令デコーダと同等にできるか
ら、従来の設計資産を有効に利用することができる。
ード）に対応するラッチ回路（ＬＧＲ１、ＬＧＲ２）３
２１，３２２のラッチ信号、連続命令信号を出力以外
は、命令デコーダＤＥＣの内容を、既存のＣＰＵの命令
デコーダと同等にできる。命令デコーダＤＥＣのレジス
タ拡張用前置命令コードに対応する部分は、相対的に小
さいことは言うまでもない。すなわち、論理的な規模の
追加を最小限にできる。また、命令デコーダＤＥＣの大
部分を既存のＣＰＵの命令デコーダと同等にできるか
ら、従来の設計資産を有効に利用することができる。
【０３７２】また、そのほかの命令についても、同様の
レジスタ拡張用前置命令コードを付加することによっ
て、汎用レジスタのいずれも指定できる。前記命令コー
ドはレジスタ指定フィールドを持つ命令コードの命令に
ついて適用できる。
レジスタ拡張用前置命令コードを付加することによっ
て、汎用レジスタのいずれも指定できる。前記命令コー
ドはレジスタ指定フィールドを持つ命令コードの命令に
ついて適用できる。
【０３７３】図３３にはメモリ・レジスタ型の加算命令
（ＡＤＤ．Ｗ ＠ａａ：１６，Ｒ９）の実行タイミング
を示す。すなわち、レジスタグループフィールドを持つ
レジスタ拡張用前置命令コード、メモリ・レジスタ型演
算の命令拡張用前置命令コード、ＭＯＶ．Ｗ ＠ａａ：
１６，Ｒ０に相当する命令コード、ＡＤＤ．Ｗ Ｒ０，
Ｒ１に相当する命令コードを組合せて１命令とみなされ
る命令を実行したときのタイミングが示される。
（ＡＤＤ．Ｗ ＠ａａ：１６，Ｒ９）の実行タイミング
を示す。すなわち、レジスタグループフィールドを持つ
レジスタ拡張用前置命令コード、メモリ・レジスタ型演
算の命令拡張用前置命令コード、ＭＯＶ．Ｗ ＠ａａ：
１６，Ｒ０に相当する命令コード、ＡＤＤ．Ｗ Ｒ０，
Ｒ１に相当する命令コードを組合せて１命令とみなされ
る命令を実行したときのタイミングが示される。
【０３７４】レジスタグループフィールドを持つレジス
タ拡張用前置命令コードは、グループ１の汎用レジスタ
を指定するように、Ｈ’０００１とされる。すなわち、
ｇｒ２＝１であるため、同じｒ２＝１に対して、レジス
タ番号ｎ＝９と解釈される。
タ拡張用前置命令コードは、グループ１の汎用レジスタ
を指定するように、Ｈ’０００１とされる。すなわち、
ｇｒ２＝１であるため、同じｒ２＝１に対して、レジス
タ番号ｎ＝９と解釈される。
【０３７５】また、メモリ・レジスタ型の命令拡張用前
置命令コードは、図１５に従い、Ｈ’０１０８とされ、
ＭＯＤＳ信号によって、ソース側がメモリであることを
指示する。本命令では、直接の関係はないが、ＥＡ１命
令コードの実行時には、ｇｒ１とｒ１が組み合わされ
て、汎用レジスタが選択される。また、演算命令コード
の実行時には、ｇｒ２とｒ２が組み合わされて、汎用レ
ジスタが選択される。
置命令コードは、図１５に従い、Ｈ’０１０８とされ、
ＭＯＤＳ信号によって、ソース側がメモリであることを
指示する。本命令では、直接の関係はないが、ＥＡ１命
令コードの実行時には、ｇｒ１とｒ１が組み合わされ
て、汎用レジスタが選択される。また、演算命令コード
の実行時には、ｇｒ２とｒ２が組み合わされて、汎用レ
ジスタが選択される。
【０３７６】転送命令コードは、既存の転送命令と同様
に、メモリのリードを行なうが、前置命令コードによる
ソース側をメモリとする指示に基づき、リードデータを
テンポラリレジスタＴＲＤに格納する。ソース側をメモ
リとする指示を継続する。
に、メモリのリードを行なうが、前置命令コードによる
ソース側をメモリとする指示に基づき、リードデータを
テンポラリレジスタＴＲＤに格納する。ソース側をメモ
リとする指示を継続する。
【０３７７】演算命令コードは、ソース側をメモリとす
る指示に従い、ソース側データを汎用レジスタではな
く、テンポラリレジスタ（ＴＲＤ）から読み出す。その
ほかの動作は、既存の演算命令と同様になる。
る指示に従い、ソース側データを汎用レジスタではな
く、テンポラリレジスタ（ＴＲＤ）から読み出す。その
ほかの動作は、既存の演算命令と同様になる。
【０３７８】サイクルＴ０のスロットＣ２（φ＃同期。
＃は反転論理を示す）で、ＣＰＵ２のアドレスバッファ
ＡＢからアドレスがＩＡＢに出力される。
＃は反転論理を示す）で、ＣＰＵ２のアドレスバッファ
ＡＢからアドレスがＩＡＢに出力される。
【０３７９】サイクルＴ１のスロットＣ１（φ同期）
で、ＩＡＢの内容がＰＡＢに出力され、リードサイクル
が開始される。サイクルＴ１のスロットＣ２でリードデ
ータが内部データバスに得られ、これをサイクルＴ２の
スロットＣ１でＩＲ（ＩＲ１）にラッチする。これは、
レジスタグループフィールドを持つ省略可能な命令ワー
ド（レジスタ拡張用前置命令コード）である。
で、ＩＡＢの内容がＰＡＢに出力され、リードサイクル
が開始される。サイクルＴ１のスロットＣ２でリードデ
ータが内部データバスに得られ、これをサイクルＴ２の
スロットＣ１でＩＲ（ＩＲ１）にラッチする。これは、
レジスタグループフィールドを持つ省略可能な命令ワー
ド（レジスタ拡張用前置命令コード）である。
【０３８０】引き続き、サイクルＴ２のスロットＣ２で
次のアドレス（＋２された内容）がＩＡＢに出力され、
このリードデータがサイクルＴ３のスロットＣ１でＩＲ
（ＩＲ１）にラッチされる。以上の動作は以前の命令の
実行の制御によって行われ、相対的な関係が異なる場合
もある。
次のアドレス（＋２された内容）がＩＡＢに出力され、
このリードデータがサイクルＴ３のスロットＣ１でＩＲ
（ＩＲ１）にラッチされる。以上の動作は以前の命令の
実行の制御によって行われ、相対的な関係が異なる場合
もある。
【０３８１】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（レジスタ拡張用前置命令コー
ド）が命令デコーダＤＥＣに入力されて、命令の内容が
解読される。解読結果に従って、制御信号を出力して、
各部の制御を行う。グループフィールドラッチ信号ＬＧ
ＲＣＬが発行されて、レジスタグループ指定フィールド
（ＩＲ１のビット７〜０）がラッチＬＧＲ１、ＬＧＲ２
にラッチされる。
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（レジスタ拡張用前置命令コー
ド）が命令デコーダＤＥＣに入力されて、命令の内容が
解読される。解読結果に従って、制御信号を出力して、
各部の制御を行う。グループフィールドラッチ信号ＬＧ
ＲＣＬが発行されて、レジスタグループ指定フィールド
（ＩＲ１のビット７〜０）がラッチＬＧＲ１、ＬＧＲ２
にラッチされる。
【０３８２】サイクルＴ２のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレス情報が出力される。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレス情報が出力される。
【０３８３】サイクルＴ１のスロットＣ２で、ＣＰＵ２
のアドレスバッファＡＢかアドレス情報がアドレスバス
ＩＡＢに出力される。
のアドレスバッファＡＢかアドレス情報がアドレスバス
ＩＡＢに出力される。
【０３８４】サイクルＴ２のスロットＣ１（φ同期）
で、アドレスバスＩＡＢの内容がＰＡＢに出力され、リ
ードサイクルが開始される。サイクルＴ２のスロットＣ
２でリードデータが内部データバスに得られ、これをサ
イクルＴ２のスロットＣ１でＩＲにラッチする。これ
は、メモリに対する演算を示す命令拡張用前置命令コー
ド（ｐｆ）である。
で、アドレスバスＩＡＢの内容がＰＡＢに出力され、リ
ードサイクルが開始される。サイクルＴ２のスロットＣ
２でリードデータが内部データバスに得られ、これをサ
イクルＴ２のスロットＣ１でＩＲにラッチする。これ
は、メモリに対する演算を示す命令拡張用前置命令コー
ド（ｐｆ）である。
【０３８５】サイクルＴ３のスロットＣ２で次のアドレ
ス（＋２された内容）がアドレスバスＩＡＢに出力さ
れ、このリードデータがサイクルＴ４のスロットＣ１で
命令レジスタＩＲ（ＩＲ１）にラッチされる（ＭＯＶ命
令の第１ワード（ｍｏｖ−１））。
ス（＋２された内容）がアドレスバスＩＡＢに出力さ
れ、このリードデータがサイクルＴ４のスロットＣ１で
命令レジスタＩＲ（ＩＲ１）にラッチされる（ＭＯＶ命
令の第１ワード（ｍｏｖ−１））。
【０３８６】サイクルＴ３のスロットＣ１で命令コード
（命令拡張用前置命令コードｐｆ）がデコーダＤＥＣに
入力されて、命令の内容が解読され、かかる命令拡張用
前置命令コードの場合には、ソース側データがメモリ上
に存在することを指示する。即ち、制御信号ＣとしてＭ
ＯＤＳ信号を１にセットし、デコーダＤＥＣにフィード
バックする。
（命令拡張用前置命令コードｐｆ）がデコーダＤＥＣに
入力されて、命令の内容が解読され、かかる命令拡張用
前置命令コードの場合には、ソース側データがメモリ上
に存在することを指示する。即ち、制御信号ＣとしてＭ
ＯＤＳ信号を１にセットし、デコーダＤＥＣにフィード
バックする。
【０３８７】サイクルＴ３のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
【０３８８】サイクルＴ４のスロットＣ１で命令コード
（ＭＯＶ命令の第１ワード（ｍｏｖ−１））が命令デコ
ーダＤＥＣに入力されて、命令の内容が解読される。解
読結果に従って、制御信号を出力して、各部の制御を行
う。絶対アドレスのアドレッシングモードであるので、
引き続き、ＥＡ拡張部である絶対アドレスをリードした
後、この絶対アドレスに基づき、ソースデータのリード
を行い、リード結果をテンポラリレジスタＴＲＤに格納
する。
（ＭＯＶ命令の第１ワード（ｍｏｖ−１））が命令デコ
ーダＤＥＣに入力されて、命令の内容が解読される。解
読結果に従って、制御信号を出力して、各部の制御を行
う。絶対アドレスのアドレッシングモードであるので、
引き続き、ＥＡ拡張部である絶対アドレスをリードした
後、この絶対アドレスに基づき、ソースデータのリード
を行い、リード結果をテンポラリレジスタＴＲＤに格納
する。
【０３８９】サイクルＴ４のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ４のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレス情報がアドレスバス
ＩＡＢに出力される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ４のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレス情報がアドレスバス
ＩＡＢに出力される。
【０３９０】サイクルＴ４から、リードサイクルが開始
され、このリードデータがサイクルＴ５のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（ＭＯＶ
命令の第２ワード（ｍｏｖ−２）、即ち、ＥＡ拡張部で
ある絶対アドレス）。
され、このリードデータがサイクルＴ５のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（ＭＯＶ
命令の第２ワード（ｍｏｖ−２）、即ち、ＥＡ拡張部で
ある絶対アドレス）。
【０３９１】サイクルＴ５のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ５のスロットＣ２で、リードデー
タバッファＲＤＢの内容（絶対アドレス）を内部バスＧ
Ｂに読み出して、アドレスバッファＡＢに入力する。ア
ドレスバッファＡＢからアドレス情報がアドレスバスＩ
ＡＢに出力される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ５のスロットＣ２で、リードデー
タバッファＲＤＢの内容（絶対アドレス）を内部バスＧ
Ｂに読み出して、アドレスバッファＡＢに入力する。ア
ドレスバッファＡＢからアドレス情報がアドレスバスＩ
ＡＢに出力される。
【０３９２】サイクルＴ６から、ソースデータがリード
される。また、サイクルＴ５のスロットＣ２で、プログ
ラムカウンタＰＣの内容を内部バスＧＢに読み出して、
アドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
される。また、サイクルＴ５のスロットＣ２で、プログ
ラムカウンタＰＣの内容を内部バスＧＢに読み出して、
アドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
【０３９３】サイクルＴ７のスロットＣ１で前記リード
データ（ソースデータ）が、リードデータバッファＲＤ
Ｂに格納される。更に、リードデータバッファＲＤＢか
ら内部バスＤＢに出力され、算術論理演算器ＡＬＵに入
力する。算術論理演算器ＡＬＵの動作は無操作とする。
データ（ソースデータ）が、リードデータバッファＲＤ
Ｂに格納される。更に、リードデータバッファＲＤＢか
ら内部バスＤＢに出力され、算術論理演算器ＡＬＵに入
力する。算術論理演算器ＡＬＵの動作は無操作とする。
【０３９４】サイクルＴ７のスロットＣ２で、リードデ
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、信号ＭＯＤＳが１にセットされているので、汎用
レジスタではなく、テンポラリレジスタＴＲＤに格納さ
れる。
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、信号ＭＯＤＳが１にセットされているので、汎用
レジスタではなく、テンポラリレジスタＴＲＤに格納さ
れる。
【０３９５】サイクルＴ７のスロットＣ１で、命令コー
ド（ＡＤＤ命令（ａｄｄ））が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。信号ＭＯ
ＤＳが１にセットされているので、ソース側データを汎
用レジスタではなく、テンポラリレジスタＴＲＤから読
み出す。デスティネーション側は、汎用レジスタから読
み出し、演算結果は汎用レジスタに格納する。
ド（ＡＤＤ命令（ａｄｄ））が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。信号ＭＯ
ＤＳが１にセットされているので、ソース側データを汎
用レジスタではなく、テンポラリレジスタＴＲＤから読
み出す。デスティネーション側は、汎用レジスタから読
み出し、演算結果は汎用レジスタに格納する。
【０３９６】サイクルＴ７のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレス情報がアドレス
バスＩＡＢに出力される。
【０３９７】サイクルＴ８のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。また、デスティネーション側は変更なく、レ
ジスタグループフィールド（ｇｒ２＝１）と、レジスタ
フィールド（ｒ２＝１）に従って、汎用レジスタ（ＥＲ
９）から、デスティネーションデータが内部バスＧＢに
出力され、ソース側データが、信号ＭＯＤＳに従って、
テンポラリレジスタＴＲＤから内部バスＤＢに出力さ
れ、いずれも算術論理演算器ＡＬＵに入力される。算術
論理演算器ＡＬＵは加算動作とされる。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。また、デスティネーション側は変更なく、レ
ジスタグループフィールド（ｇｒ２＝１）と、レジスタ
フィールド（ｒ２＝１）に従って、汎用レジスタ（ＥＲ
９）から、デスティネーションデータが内部バスＧＢに
出力され、ソース側データが、信号ＭＯＤＳに従って、
テンポラリレジスタＴＲＤから内部バスＤＢに出力さ
れ、いずれも算術論理演算器ＡＬＵに入力される。算術
論理演算器ＡＬＵは加算動作とされる。
【０３９８】サイクルＴ８のスロットＣ２で、演算結果
が、算術論理演算器ＡＬＵから内部バスＷＢに出力さ
れ、汎用レジスタ（ＥＲ９）に格納される。
が、算術論理演算器ＡＬＵから内部バスＷＢに出力さ
れ、汎用レジスタ（ＥＲ９）に格納される。
【０３９９】なお、第１ワードと第２ワード以降が分割
されないための制御信号Ｂで連続命令信号を出力する。
本信号によって、割込み要求などが発生していても、命
令の実行を継続することができる。
されないための制御信号Ｂで連続命令信号を出力する。
本信号によって、割込み要求などが発生していても、命
令の実行を継続することができる。
【０４００】即ち、命令拡張用前置命令コードに対応す
る信号ＭＯＤＳの出力と連続命令信号の出力、転送命令
コードに対応する信号ＭＯＤＳに従ったデータ格納先の
選択と連続命令信号の出力、加算命令コードに対する信
号ＭＯＤＳに従ったデータ読み出し元の選択以外は、命
令デコーダＤＥＣの論理構成を、下位ＣＰＵの命令デコ
ーダと同等にできる。これらに対応する部分は、相対的
に小さいことは言うまでもない。すなわち、論理的な規
模の追加と変更を最小限にできる。また、命令デコーダ
ＤＥＣの大部分を既存下位ＣＰＵの命令デコーダと同等
にできるから、従来の設計資産を有効に利用することが
できる。
る信号ＭＯＤＳの出力と連続命令信号の出力、転送命令
コードに対応する信号ＭＯＤＳに従ったデータ格納先の
選択と連続命令信号の出力、加算命令コードに対する信
号ＭＯＤＳに従ったデータ読み出し元の選択以外は、命
令デコーダＤＥＣの論理構成を、下位ＣＰＵの命令デコ
ーダと同等にできる。これらに対応する部分は、相対的
に小さいことは言うまでもない。すなわち、論理的な規
模の追加と変更を最小限にできる。また、命令デコーダ
ＤＥＣの大部分を既存下位ＣＰＵの命令デコーダと同等
にできるから、従来の設計資産を有効に利用することが
できる。
【０４０１】また、そのほかの演算命令（加算、減算、
乗算、除算、比較、論理積、論理和、排他的論理和な
ど）についても、同様の命令拡張用前置命令コードと転
送命令コードを付加することによって、メモリと汎用レ
ジスタの演算を実現できる。
乗算、除算、比較、論理積、論理和、排他的論理和な
ど）についても、同様の命令拡張用前置命令コードと転
送命令コードを付加することによって、メモリと汎用レ
ジスタの演算を実現できる。
【０４０２】また、ソース側のアドレッシングモードを
レジスタ間接などとする場合、レジスタグループフィー
ルドを持つレジスタ拡張用前置命令コードを、前記命令
の先頭に付加し、ｇｒ１＝１〜３のいずれかとすること
によって、ソース側の汎用レジスタを、グループ１〜３
とすることができる。即ち、レジスタグループフィール
ドを持つレジスタ拡張用前置命令コードのｇｒ１がソー
ス側、ｇｒ２がデスティネーション側に対応する。
レジスタ間接などとする場合、レジスタグループフィー
ルドを持つレジスタ拡張用前置命令コードを、前記命令
の先頭に付加し、ｇｒ１＝１〜３のいずれかとすること
によって、ソース側の汎用レジスタを、グループ１〜３
とすることができる。即ち、レジスタグループフィール
ドを持つレジスタ拡張用前置命令コードのｇｒ１がソー
ス側、ｇｒ２がデスティネーション側に対応する。
【０４０３】図３４にはレジスタ・メモリ型の加算命令
（ＡＤＤ．Ｗ Ｒ１，＠ａａ：１６）の実行タイミング
を示す。すなわち、命令拡張用前置命令コード、ＭＯ
Ｖ．Ｗ＠ａａ：１６，Ｒ０に相当する命令コード、及び
ＡＤＤ．Ｗ Ｒ１，Ｒ０に相当する命令コードを組合せ
て、１命令とみなされる命令を実行したときのタイミン
グが示される。この時の命令拡張用前置命令コードは、
図１５に従い、Ｈ’０１０４とされ、信号ＭＯＤＤによ
って、ソース側は汎用レジスタ、デスティネーション側
がメモリであることを指示する。
（ＡＤＤ．Ｗ Ｒ１，＠ａａ：１６）の実行タイミング
を示す。すなわち、命令拡張用前置命令コード、ＭＯ
Ｖ．Ｗ＠ａａ：１６，Ｒ０に相当する命令コード、及び
ＡＤＤ．Ｗ Ｒ１，Ｒ０に相当する命令コードを組合せ
て、１命令とみなされる命令を実行したときのタイミン
グが示される。この時の命令拡張用前置命令コードは、
図１５に従い、Ｈ’０１０４とされ、信号ＭＯＤＤによ
って、ソース側は汎用レジスタ、デスティネーション側
がメモリであることを指示する。
【０４０４】転送命令コードは、既存の転送命令と同様
に、サイクルＴ４のスロットＣ２から、メモリのリード
を行ない、命令拡張用前置命令コードによるデスティネ
ーション側をメモリとする指示（ＭＯＤＤ）に基づき、
生成した実効アドレス（メモリアドレス）をテンポラリ
レジスタＴＲＡに格納する。また、サイクルＴ６のスロ
ットＣ１で、リードデータをリードデータバッファＤＢ
Ｒに格納した時点で、既存の転送命令またはソース側の
データのリードの場合より１ステート早く実行を終了す
る。このため、命令フェッチとＰＣのインクリメントは
行なわない。デスティネーション側をメモリとする指示
を継続する。演算命令コード（ａｄｄ）を、サイクルＴ
５のスロットＣ１から命令デコーダＤＥＣに入力する。
に、サイクルＴ４のスロットＣ２から、メモリのリード
を行ない、命令拡張用前置命令コードによるデスティネ
ーション側をメモリとする指示（ＭＯＤＤ）に基づき、
生成した実効アドレス（メモリアドレス）をテンポラリ
レジスタＴＲＡに格納する。また、サイクルＴ６のスロ
ットＣ１で、リードデータをリードデータバッファＤＢ
Ｒに格納した時点で、既存の転送命令またはソース側の
データのリードの場合より１ステート早く実行を終了す
る。このため、命令フェッチとＰＣのインクリメントは
行なわない。デスティネーション側をメモリとする指示
を継続する。演算命令コード（ａｄｄ）を、サイクルＴ
５のスロットＣ１から命令デコーダＤＥＣに入力する。
【０４０５】演算命令コードは、デスティネーション側
をメモリとする指示（ＭＯＤＤ）に従い、サイクルＴ６
のスロットＣ１で、デスティネーション側データを、汎
用レジスタではなく、リードデータバッファＲＤＢか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。ソース側は汎用レジスタが暗黙的に指示されてい
るので、汎用レジスタＲ１の内容を、バスＤＢに読み出
し、算術論理演算器ＡＬＵに入力する。サイクルＴ６の
スロットＣ２で、演算結果をテンポラリレジスタＴＲＤ
に格納する。さらに、制御信号ｍｋｍｏｖによって、Ｍ
ＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード（ｍｏ
ｖ−ｓｔ：１６’ｂ０１１１＿１０００＿１？？？＿？
？？？）をＣＨＧで発生し、サイクルＴ６のスロットＣ
１から命令デコーダＤＥＣに入力する。？のビットは任
意でよい。
をメモリとする指示（ＭＯＤＤ）に従い、サイクルＴ６
のスロットＣ１で、デスティネーション側データを、汎
用レジスタではなく、リードデータバッファＲＤＢか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。ソース側は汎用レジスタが暗黙的に指示されてい
るので、汎用レジスタＲ１の内容を、バスＤＢに読み出
し、算術論理演算器ＡＬＵに入力する。サイクルＴ６の
スロットＣ２で、演算結果をテンポラリレジスタＴＲＤ
に格納する。さらに、制御信号ｍｋｍｏｖによって、Ｍ
ＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード（ｍｏ
ｖ−ｓｔ：１６’ｂ０１１１＿１０００＿１？？？＿？
？？？）をＣＨＧで発生し、サイクルＴ６のスロットＣ
１から命令デコーダＤＥＣに入力する。？のビットは任
意でよい。
【０４０６】発生された命令コード（ｍｏｖ−ｓｔ）
は、 テンポラリレジスタＴＲＡをアドレスレジスタと
し、テンポラリレジスタＴＲＤをデータレジスタとする
転送命令同様の動作を行う。即ち、サイクルＴ６のスロ
ットＣ２で、テンポラリレジスタＴＲＡに格納されてい
る実効アドレスをバスＧＢに読み出し、アドレスバッフ
ァＡＢを経由して内部アドレスバスＩＡＢに出力すると
ともに、ワードデータライトのバスコマンドを発行す
る。サイクルＴ７のスロットＣ２で、テンポラリレジス
タＴＲＤに格納されている演算結果をバスＤＢに読み出
し、ライトデータバッファＷＤＢを経由して、内部デー
タバスＩＤＢに出力して、デスティネーションのメモリ
アドレスに演算結果を書込む。サイクルＴ７のスロット
Ｃ２から命令フェッチを行なうとともに、プログラムカ
ウンタＰＣのインクリメントを行なう。これによって、
転送命令コード（ｍｏｖ−１）の実行を短縮し、命令フ
ェッチとプログラムカウンタＰＣのインクリメントを行
なわなかった分を回復する。
は、 テンポラリレジスタＴＲＡをアドレスレジスタと
し、テンポラリレジスタＴＲＤをデータレジスタとする
転送命令同様の動作を行う。即ち、サイクルＴ６のスロ
ットＣ２で、テンポラリレジスタＴＲＡに格納されてい
る実効アドレスをバスＧＢに読み出し、アドレスバッフ
ァＡＢを経由して内部アドレスバスＩＡＢに出力すると
ともに、ワードデータライトのバスコマンドを発行す
る。サイクルＴ７のスロットＣ２で、テンポラリレジス
タＴＲＤに格納されている演算結果をバスＤＢに読み出
し、ライトデータバッファＷＤＢを経由して、内部デー
タバスＩＤＢに出力して、デスティネーションのメモリ
アドレスに演算結果を書込む。サイクルＴ７のスロット
Ｃ２から命令フェッチを行なうとともに、プログラムカ
ウンタＰＣのインクリメントを行なう。これによって、
転送命令コード（ｍｏｖ−１）の実行を短縮し、命令フ
ェッチとプログラムカウンタＰＣのインクリメントを行
なわなかった分を回復する。
【０４０７】デスティネーション側メモリにライトする
場合、命令コード（ｍｏｖ−ｓｔ）をＣＰＵ２内部で発
生することにより、命令コードを短縮し、処理時間を短
縮することができる。テンポラリレジスタＴＲＡの内容
を参照することによって、再度実効アドレスの計算を行
なう必要がなく、更に、処理時間を短縮することができ
る。 ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード
を使用することにより、設計を容易にし、論理的な規模
の増加を抑止することができる。
場合、命令コード（ｍｏｖ−ｓｔ）をＣＰＵ２内部で発
生することにより、命令コードを短縮し、処理時間を短
縮することができる。テンポラリレジスタＴＲＡの内容
を参照することによって、再度実効アドレスの計算を行
なう必要がなく、更に、処理時間を短縮することができ
る。 ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード
を使用することにより、設計を容易にし、論理的な規模
の増加を抑止することができる。
【０４０８】比較命令の場合は、デスティネーション側
メモリにライトする必要がない。この場合も、前記同様
に動作させ、サイクルＴ６のスロットＣ２のバスコマン
ドを無操作に変更するのみに止めるとよい。即ち、比較
命令の命令コードを実行した場合に、制御信号を発行
し、デスティネーション側メモリにライトする命令コー
ドにライト動作を禁止させるようにするものである。制
御方式を共通化し、論理的な規模の増加を抑止すること
ができる。或いは、内部で発生する命令コードを無操作
（ＮＯＰ）命令の命令コードに相当するものにしてもよ
い。この場合は、処理時間を更に短縮することができ
る。
メモリにライトする必要がない。この場合も、前記同様
に動作させ、サイクルＴ６のスロットＣ２のバスコマン
ドを無操作に変更するのみに止めるとよい。即ち、比較
命令の命令コードを実行した場合に、制御信号を発行
し、デスティネーション側メモリにライトする命令コー
ドにライト動作を禁止させるようにするものである。制
御方式を共通化し、論理的な規模の増加を抑止すること
ができる。或いは、内部で発生する命令コードを無操作
（ＮＯＰ）命令の命令コードに相当するものにしてもよ
い。この場合は、処理時間を更に短縮することができ
る。
【０４０９】また、そのほかの２つのデータに対する演
算命令（加算、減算、乗算、除算、比較、論理積、論理
和、排他的論理和など）についても、同様の命令拡張用
前置命令コードと転送命令コードを付加することによっ
て、メモリと汎用レジスタの演算を実現できる。更に、
１つのデータに対する演算命令（符号反転、論理反転、
シフト、ローテートなど）についても、同様の命令拡張
用前置命令コードと転送命令コードを付加することによ
って、メモリ上のデータの演算を実現できる。
算命令（加算、減算、乗算、除算、比較、論理積、論理
和、排他的論理和など）についても、同様の命令拡張用
前置命令コードと転送命令コードを付加することによっ
て、メモリと汎用レジスタの演算を実現できる。更に、
１つのデータに対する演算命令（符号反転、論理反転、
シフト、ローテートなど）についても、同様の命令拡張
用前置命令コードと転送命令コードを付加することによ
って、メモリ上のデータの演算を実現できる。
【０４１０】尚、図３４で説明した命令の実行において
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
【０４１１】図３５にはメモリ・メモリ型の加算命令
（ＡＤＤ．Ｗ ＠ＥＲ１，＠ａａ：１６）の実行タイミ
ングを示す。即ち、命令拡張用前置命令コード（ｐ
ｆ）、 ＭＯＶ．Ｗ ＠ＥＲ１，Ｒ０に相当する命令コー
ド（ｍｏｖ−１）、ＭＯＶ．Ｗ ＠ａａ：１６，Ｒ０に
相当する命令コード（ｍｏｖ２）、及びＡＤＤ．Ｗ Ｒ
０，Ｒ１に相当する命令コード（ａｄｄ）を組合せて、
１命令とみなされる命令を実行したときのさタイミング
が示される。
（ＡＤＤ．Ｗ ＠ＥＲ１，＠ａａ：１６）の実行タイミ
ングを示す。即ち、命令拡張用前置命令コード（ｐ
ｆ）、 ＭＯＶ．Ｗ ＠ＥＲ１，Ｒ０に相当する命令コー
ド（ｍｏｖ−１）、ＭＯＶ．Ｗ ＠ａａ：１６，Ｒ０に
相当する命令コード（ｍｏｖ２）、及びＡＤＤ．Ｗ Ｒ
０，Ｒ１に相当する命令コード（ａｄｄ）を組合せて、
１命令とみなされる命令を実行したときのさタイミング
が示される。
【０４１２】図３５の場合、命令拡張用前置命令コード
は、図１５に従い、Ｈ’０１０Ｃとされ、ＭＯＤＳ，Ｍ
ＯＤＤ信号によって、ソース側、デスティネーション側
がいずれもメモリであることを指示する。
は、図１５に従い、Ｈ’０１０Ｃとされ、ＭＯＤＳ，Ｍ
ＯＤＤ信号によって、ソース側、デスティネーション側
がいずれもメモリであることを指示する。
【０４１３】転送命令コード（ｍｏｖ−１）は、サイク
ルＴ３のスロットＣ２から、メモリのリードを行ない、
命令拡張用前置命令コードによるソース側をメモリとす
る指示（ＭＯＤＳ）に基づき、生成した実効アドレス
（メモリアドレス）をテンポラリレジスタＴＲＡに格納
する。また、サイクルＴ５のスロットＣ１で、リードデ
ータ（ｄａｔａ１）をリードデータバッファＲＤＢを経
由して、バスＧＢに出力する。算術論理演算器ＡＬＵを
経由してバスＷＢに出力され、サイクルＴ５のスロット
Ｃ２でテンポラリレジスタＴＲＤに格納される。ソース
側及びデスティネーション側をメモリとする指示を継続
すると共に、ソース側データの終了を指示する（ＭＯＤ
ＳＥ）。
ルＴ３のスロットＣ２から、メモリのリードを行ない、
命令拡張用前置命令コードによるソース側をメモリとす
る指示（ＭＯＤＳ）に基づき、生成した実効アドレス
（メモリアドレス）をテンポラリレジスタＴＲＡに格納
する。また、サイクルＴ５のスロットＣ１で、リードデ
ータ（ｄａｔａ１）をリードデータバッファＲＤＢを経
由して、バスＧＢに出力する。算術論理演算器ＡＬＵを
経由してバスＷＢに出力され、サイクルＴ５のスロット
Ｃ２でテンポラリレジスタＴＲＤに格納される。ソース
側及びデスティネーション側をメモリとする指示を継続
すると共に、ソース側データの終了を指示する（ＭＯＤ
ＳＥ）。
【０４１４】転送命令コード（ｍｏｖ−２）は、図３４
の転送命令コードと同様に、サイクルＴ６のスロットＣ
２から、メモリのリードを行ない、命令拡張用前置命令
コードによるデスティネーション側をメモリとする指示
（ＭＯＤＤ）とソース側データの終了指示（ＭＯＤＳ
Ｅ）に基づき、生成した実効アドレス（メモリアドレ
ス）をテンポラリレジスタＴＲＡに格納する。また、サ
イクルＴ８のスロットＣ１で、リードデータをリードデ
ータバッファＲＤＢに格納した時点で、既存の転送命令
またはソース側のデータのリードの場合より１ステート
早く実行を終了する。ソース側及びデスティネーション
側をメモリとする指示を継続する。
の転送命令コードと同様に、サイクルＴ６のスロットＣ
２から、メモリのリードを行ない、命令拡張用前置命令
コードによるデスティネーション側をメモリとする指示
（ＭＯＤＤ）とソース側データの終了指示（ＭＯＤＳ
Ｅ）に基づき、生成した実効アドレス（メモリアドレ
ス）をテンポラリレジスタＴＲＡに格納する。また、サ
イクルＴ８のスロットＣ１で、リードデータをリードデ
ータバッファＲＤＢに格納した時点で、既存の転送命令
またはソース側のデータのリードの場合より１ステート
早く実行を終了する。ソース側及びデスティネーション
側をメモリとする指示を継続する。
【０４１５】演算命令コードは、ソース側及びデスティ
ネーション側をメモリとする指示（ＭＯＤＳ、ＭＯＤ
Ｄ）に従い、サイクルＴ８のスロットＣ１で、デスティ
ネーション側データをリードデータバッファＲＤＢか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。ソース側データをテンポラリレジスタＴＲＤか
ら、バスＤＢに読み出し、算術論理演算器ＡＬＵに入力
する。サイクルＴ８のスロットＣ２で、演算結果をテン
ポラリレジスタＴＲＤに格納する。さらに、ＭＯＶ．Ｗ
Ｒ０，＠ＥＲ０に類似する命令コード（ｍｏｖ−ｓ
ｔ）を発生し、サイクルＴ６のスロットＣ１から命令デ
コーダＤＥＣに入力する。
ネーション側をメモリとする指示（ＭＯＤＳ、ＭＯＤ
Ｄ）に従い、サイクルＴ８のスロットＣ１で、デスティ
ネーション側データをリードデータバッファＲＤＢか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。ソース側データをテンポラリレジスタＴＲＤか
ら、バスＤＢに読み出し、算術論理演算器ＡＬＵに入力
する。サイクルＴ８のスロットＣ２で、演算結果をテン
ポラリレジスタＴＲＤに格納する。さらに、ＭＯＶ．Ｗ
Ｒ０，＠ＥＲ０に類似する命令コード（ｍｏｖ−ｓ
ｔ）を発生し、サイクルＴ６のスロットＣ１から命令デ
コーダＤＥＣに入力する。
【０４１６】発生された命令コード（ｍｏｖ−ｓｔ）
は、テンポラリレジスタＴＲＡをアドレスレジスタと
し、テンポラリレジスタＴＲＤをデータレジスタとする
転送命令同様の動作を行う。
は、テンポラリレジスタＴＲＡをアドレスレジスタと
し、テンポラリレジスタＴＲＤをデータレジスタとする
転送命令同様の動作を行う。
【０４１７】ここで、ソース側及びデスティネーション
側をメモリとする指示（ＭＯＤＳ、ＭＯＤＤ）がなされ
ている場合、転送命令コードは、１回目はＭＯＤＳＥ信
号が０にクリアされており、ソース側のデータのリード
を行ない、２回目はＭＯＤＳＥ信号が１にセットされて
おり、デスティネーション側のリードを行なうものとす
る。
側をメモリとする指示（ＭＯＤＳ、ＭＯＤＤ）がなされ
ている場合、転送命令コードは、１回目はＭＯＤＳＥ信
号が０にクリアされており、ソース側のデータのリード
を行ない、２回目はＭＯＤＳＥ信号が１にセットされて
おり、デスティネーション側のリードを行なうものとす
る。
【０４１８】尚、図３５で説明した命令の実行において
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
【０４１９】図３６にはメモリ・メモリ型の転送命令
（ＭＯＶ．Ｗ ＠ＥＲ１，＠ａａ：１６）の実行タイミ
ングを示す。即ち、命令拡張用前置命令コード、ＭＯ
Ｖ．Ｗ＠ＥＲ１，Ｒ０に相当する命令コード、ＭＯＶ．
Ｗ Ｒ０，＠ａａ：１６に相当する命令コードを組合せ
て、１命令とみなされる命令を実行したときのさタイミ
ングが示される。この時の命令拡張用前置命令コード
は、図１５に従い、Ｈ’０１０８とされる。
（ＭＯＶ．Ｗ ＠ＥＲ１，＠ａａ：１６）の実行タイミ
ングを示す。即ち、命令拡張用前置命令コード、ＭＯ
Ｖ．Ｗ＠ＥＲ１，Ｒ０に相当する命令コード、ＭＯＶ．
Ｗ Ｒ０，＠ａａ：１６に相当する命令コードを組合せ
て、１命令とみなされる命令を実行したときのさタイミ
ングが示される。この時の命令拡張用前置命令コード
は、図１５に従い、Ｈ’０１０８とされる。
【０４２０】メモリ・メモリ間の転送命令は前記加算命
令と同様にし、ＡＤＤ．Ｗ Ｒ０，Ｒ１に相当する命令
コードの代わりに、ＭＯＶ．Ｗ Ｒ０，Ｒ１に相当する
命令コードを用いて、実現することもできる。この場合
は、デスティネーション側のリードを行なってしまう
が、転送命令の性質上、デスティネーション側のリード
は必要なく、処理時間が無駄になってしまう。
令と同様にし、ＡＤＤ．Ｗ Ｒ０，Ｒ１に相当する命令
コードの代わりに、ＭＯＶ．Ｗ Ｒ０，Ｒ１に相当する
命令コードを用いて、実現することもできる。この場合
は、デスティネーション側のリードを行なってしまう
が、転送命令の性質上、デスティネーション側のリード
は必要なく、処理時間が無駄になってしまう。
【０４２１】この例では、命令拡張用前置命令コード
と、リード型の転送命令コードと、ライト型の転送命令
コードを組合せ、命令拡張用前置命令コードは、ソース
側がメモリであることを指示する。
と、リード型の転送命令コードと、ライト型の転送命令
コードを組合せ、命令拡張用前置命令コードは、ソース
側がメモリであることを指示する。
【０４２２】リード型転送命令コードは、メモリのリー
ドを行なって、命令拡張用前置命令コードの指示に基づ
き、リードデータをテンポラリレジスタＴＲＤに格納す
る。ソース側をメモリとする指示を継続する。
ドを行なって、命令拡張用前置命令コードの指示に基づ
き、リードデータをテンポラリレジスタＴＲＤに格納す
る。ソース側をメモリとする指示を継続する。
【０４２３】ライト型転送命令コードは、既存の転送命
令と同様に、メモリのライトを行なうが、ソース側をメ
モリとする指示（ＭＯＤＳ）に従い、ライトデータを汎
用レジスタではなく、テンポラリレジスタＴＲＤから取
り出す。
令と同様に、メモリのライトを行なうが、ソース側をメ
モリとする指示（ＭＯＤＳ）に従い、ライトデータを汎
用レジスタではなく、テンポラリレジスタＴＲＤから取
り出す。
【０４２４】前記加算命令と同等の実現方法を採用した
場合に比べて、演算命令コードを省略できる。結果的
に、命令コード長を１ワード短縮し、実行ステート数を
３ステート短縮できる。
場合に比べて、演算命令コードを省略できる。結果的
に、命令コード長を１ワード短縮し、実行ステート数を
３ステート短縮できる。
【０４２５】図３７にはイミディエイト−メモリ型の加
算命令（ＡＤＤ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タ
イミングを示す。同図の内容は、図３４と同様に、命令
拡張用前置命令コード、ＭＯＶ．Ｗ ＠ａａ：１６，Ｒ
０に相当する命令コード、及びＡＤＤ．Ｗ ＃ｘｘ，Ｒ
０に相当する命令コードを組合せて定義されて、１命令
とみなされる命令を実行したときのタイミングが示され
ている。デスティネーション側がメモリであるが、イミ
ディエイトデータの場合は、リードデータを一旦テンポ
ラリレジスタＴＲＤに格納する。このため、命令拡張用
前置命令コードは、図１５に従い、Ｈ’０１０８とさ
れ、ソース側をメモリとする制御信号（ＭＯＤＳ）を発
行する。
算命令（ＡＤＤ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タ
イミングを示す。同図の内容は、図３４と同様に、命令
拡張用前置命令コード、ＭＯＶ．Ｗ ＠ａａ：１６，Ｒ
０に相当する命令コード、及びＡＤＤ．Ｗ ＃ｘｘ，Ｒ
０に相当する命令コードを組合せて定義されて、１命令
とみなされる命令を実行したときのタイミングが示され
ている。デスティネーション側がメモリであるが、イミ
ディエイトデータの場合は、リードデータを一旦テンポ
ラリレジスタＴＲＤに格納する。このため、命令拡張用
前置命令コードは、図１５に従い、Ｈ’０１０８とさ
れ、ソース側をメモリとする制御信号（ＭＯＤＳ）を発
行する。
【０４２６】命令拡張用前置命令コード、転送命令コー
ドの動作は、サイクルＴ６のスロットＣ１で、リードデ
ータがリードデータバッファＲＤＢからバスＧＢに読み
出される。算術論理演算器ＡＬＵを経由して、バスＷＢ
に出力され、サイクルＴ６のスロットＣ２でテンポラリ
レジスタＴＲＤに格納される。
ドの動作は、サイクルＴ６のスロットＣ１で、リードデ
ータがリードデータバッファＲＤＢからバスＧＢに読み
出される。算術論理演算器ＡＬＵを経由して、バスＷＢ
に出力され、サイクルＴ６のスロットＣ２でテンポラリ
レジスタＴＲＤに格納される。
【０４２７】命令拡張用前置命令コードの指示（ＭＯＤ
Ｓ）に対して、イミディエイトデータの演算命令コード
は、サイクルＴ８のスロットＣ１で、デスティネーショ
ン側データを、汎用レジスタではなく、テンポラリレジ
スタＴＲＤから、バスＧＢに読み出し、算術論理演算器
ＡＬＵに入力する。ソース側はイミディエイトデータが
リードデータバッファＲＤＢから、内部バスＤＢに読み
出し、算術論理演算器ＡＬＵに入力する。サイクルＴ８
のスロットＣ２で、演算結果をテンポラリレジスタＴＲ
Ｄに格納する。さらに、命令拡張用前置命令コードの指
示（ＭＯＤＳ）に基づいて、サイクルＴ６のスロットＣ
２からワードサイズライトを開始する。アドレスはテン
ポラリレジスタＴＲＡから、サイクルＴ６のスロットＣ
２で読み出し、バスＧＢ及びアドレスバッファＡＢを経
由して内部アドレスバスＩＡＢに出力する。データは、
サイクルＴ８のスロットＣ１で、演算結果を、テンポラ
リレジスタＴＲＤから読み出して、バスＤＢ及びライト
データバッファＷＤＢを経由して内部データバスＩＤＢ
に出力する。命令拡張用前置命令コードの指示（ＭＯＤ
Ｓ）に従って、イミディエイトデータの演算命令にライ
ト動作が加えられることになる。
Ｓ）に対して、イミディエイトデータの演算命令コード
は、サイクルＴ８のスロットＣ１で、デスティネーショ
ン側データを、汎用レジスタではなく、テンポラリレジ
スタＴＲＤから、バスＧＢに読み出し、算術論理演算器
ＡＬＵに入力する。ソース側はイミディエイトデータが
リードデータバッファＲＤＢから、内部バスＤＢに読み
出し、算術論理演算器ＡＬＵに入力する。サイクルＴ８
のスロットＣ２で、演算結果をテンポラリレジスタＴＲ
Ｄに格納する。さらに、命令拡張用前置命令コードの指
示（ＭＯＤＳ）に基づいて、サイクルＴ６のスロットＣ
２からワードサイズライトを開始する。アドレスはテン
ポラリレジスタＴＲＡから、サイクルＴ６のスロットＣ
２で読み出し、バスＧＢ及びアドレスバッファＡＢを経
由して内部アドレスバスＩＡＢに出力する。データは、
サイクルＴ８のスロットＣ１で、演算結果を、テンポラ
リレジスタＴＲＤから読み出して、バスＤＢ及びライト
データバッファＷＤＢを経由して内部データバスＩＤＢ
に出力する。命令拡張用前置命令コードの指示（ＭＯＤ
Ｓ）に従って、イミディエイトデータの演算命令にライ
ト動作が加えられることになる。
【０４２８】ＡＤＤ．Ｗ ＃ｘｘ，＠ａａ：１６の場合
は、演算命令コードが２ワードであるため、図３４と相
違されているが、バイトサイズのイミディエイトの場
合、演算命令コードが１ワードであれば、図３４と同じ
動作タイミングとすればよい。
は、演算命令コードが２ワードであるため、図３４と相
違されているが、バイトサイズのイミディエイトの場
合、演算命令コードが１ワードであれば、図３４と同じ
動作タイミングとすればよい。
【０４２９】尚、図３７で説明した命令の実行において
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
も、演算命令の実行に至るまでの途中の演算結果による
コンディションコードレジスタＣＣＲの変更抑止と、制
御信号ｍｓｋｉｎｔによる割り込み抑止の制御は前記と
同様に行われる。
【０４３０】図３８にはイミディエイト・メモリ型の転
送命令（ＭＯＶ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タ
イミングを示す。すなわち、命令拡張用前置命令コー
ド、ＭＯＶ．Ｗ ＃ｘｘ，Ｒ０に相当する命令コード、
及びＭＯＶ．Ｗ Ｒ０，＠ａａ：１６に相当する命令コ
ード（ライト型転送命令コード）を組合せて１命令とみ
なされる命令を実行したときにタイミングが示される。
このとき、命令拡張用前置命令コードは、図１５に従
い、Ｈ’０１０４とされる。
送命令（ＭＯＶ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タ
イミングを示す。すなわち、命令拡張用前置命令コー
ド、ＭＯＶ．Ｗ ＃ｘｘ，Ｒ０に相当する命令コード、
及びＭＯＶ．Ｗ Ｒ０，＠ａａ：１６に相当する命令コ
ード（ライト型転送命令コード）を組合せて１命令とみ
なされる命令を実行したときにタイミングが示される。
このとき、命令拡張用前置命令コードは、図１５に従
い、Ｈ’０１０４とされる。
【０４３１】図３８におけるサイクルＴ４のスロットＣ
１で、イミディエイトデータをリードデータバッファＲ
ＤＢからバスＤＢに読み出し、算術論理演算器ＡＬＵを
経由して、サイクルＴ４のスロットＣ２で、バスＷＢに
出力する。このイミディエイトデータを、命令拡張用前
置命令コードの指示（ＭＯＤＤ）に基づき、テンポラリ
レジスタＴＲＤに格納する。
１で、イミディエイトデータをリードデータバッファＲ
ＤＢからバスＤＢに読み出し、算術論理演算器ＡＬＵを
経由して、サイクルＴ４のスロットＣ２で、バスＷＢに
出力する。このイミディエイトデータを、命令拡張用前
置命令コードの指示（ＭＯＤＤ）に基づき、テンポラリ
レジスタＴＲＤに格納する。
【０４３２】ライト型転送命令コードは、既存の転送命
令と同様に、メモリのライトを行なうが、サイクルＴ７
のスロットＣ２で、命令拡張用前置命令コードの指示
（ＭＯＤＤ）に従い、ライトデータを汎用レジスタでは
なく、テンポラリレジスタＴＲＤから取り出す。
令と同様に、メモリのライトを行なうが、サイクルＴ７
のスロットＣ２で、命令拡張用前置命令コードの指示
（ＭＯＤＤ）に従い、ライトデータを汎用レジスタでは
なく、テンポラリレジスタＴＲＤから取り出す。
【０４３３】イミディエイトデータを、内部Ｉ／Ｏレジ
スタを含むメモリに設定することは、比較的出現頻度が
高いと考えられるので、命令コード長の短縮、及び処理
時間の短縮は望ましい。
スタを含むメモリに設定することは、比較的出現頻度が
高いと考えられるので、命令コード長の短縮、及び処理
時間の短縮は望ましい。
【０４３４】図３９乃至図４１には、命令デコーダＤＥ
Ｃに含まれる演算命令コード（ｅｘｅ）の解読論理２０
１の一部に関する論理記述の別の例が示される。同図に
示される論理記述は、１６ビットイミディエイトデータ
のワードサイズの加算命令（ＡＤＤ．Ｗ ＃ｘｘ：１
６，Ｒｎ）に相当する。
Ｃに含まれる演算命令コード（ｅｘｅ）の解読論理２０
１の一部に関する論理記述の別の例が示される。同図に
示される論理記述は、１６ビットイミディエイトデータ
のワードサイズの加算命令（ＡＤＤ．Ｗ ＃ｘｘ：１
６，Ｒｎ）に相当する。
【０４３５】ＭＯＤＳ信号に対応して、実行ステートが
延長され、ライト動作が挿入される。図３９に示される
論理記述の第１の部分（４−１）でステートコードＴＭ
Ｇが生成される。単独の命令としては、ステートコード
ＴＭＧは１→３と進行する。イミディエイトデータとメ
モリ上のデータとを演算する場合は、ＭＯＤＳ＝１とさ
れ、ステートコードＴＭＧは１→１７→３と進行する。
延長され、ライト動作が挿入される。図３９に示される
論理記述の第１の部分（４−１）でステートコードＴＭ
Ｇが生成される。単独の命令としては、ステートコード
ＴＭＧは１→３と進行する。イミディエイトデータとメ
モリ上のデータとを演算する場合は、ＭＯＤＳ＝１とさ
れ、ステートコードＴＭＧは１→１７→３と進行する。
【０４３６】図３９に示される論理記述の第２の部分
（４−２）でバス制御を行なう。ＭＯＤＳ＝０の場合
は、２回の命令リードを行なう。ＭＯＤＳ＝１の場合
は、ステートコード１で、データライトを行い、ステー
トコード１７、３で命令リードを行なう。データサイズ
は演算命令コードの発生した、当該命令（ＡＤＤ．Ｗ
＃ｘｘ：１６，Ｒｎ）のデータサイズであるワードサイ
ズとされる。
（４−２）でバス制御を行なう。ＭＯＤＳ＝０の場合
は、２回の命令リードを行なう。ＭＯＤＳ＝１の場合
は、ステートコード１で、データライトを行い、ステー
トコード１７、３で命令リードを行なう。データサイズ
は演算命令コードの発生した、当該命令（ＡＤＤ．Ｗ
＃ｘｘ：１６，Ｒｎ）のデータサイズであるワードサイ
ズとされる。
【０４３７】図４０に示される論理記述の第３の部分
（４−３）で実効アドレスを計算する。ＭＯＤＳ＝１の
場合は、ステートコード１で、テンポラリレジスタＴＲ
Ａに保持している実効アドレスを、内部バスＧＢに出力
する。
（４−３）で実効アドレスを計算する。ＭＯＤＳ＝１の
場合は、ステートコード１で、テンポラリレジスタＴＲ
Ａに保持している実効アドレスを、内部バスＧＢに出力
する。
【０４３８】図４０に示される論理記述の第４の部分
（４−４）で、転送データを制御する。ステートコード
１で演算を行なう。ＭＯＤＳ＝０の場合は、汎用レジス
タとリードデータバッファＲＤＢからデータを読み出
し、演算結果を汎用レジスタに格納する。ＭＯＤＳ＝１
の場合は、テンポラリレジスタＴＲＤとリードデータバ
ッファＲＤＢからデータを読み出し、演算結果をテンポ
ラリレジスタＴＲＤに格納する。
（４−４）で、転送データを制御する。ステートコード
１で演算を行なう。ＭＯＤＳ＝０の場合は、汎用レジス
タとリードデータバッファＲＤＢからデータを読み出
し、演算結果を汎用レジスタに格納する。ＭＯＤＳ＝１
の場合は、テンポラリレジスタＴＲＤとリードデータバ
ッファＲＤＢからデータを読み出し、演算結果をテンポ
ラリレジスタＴＲＤに格納する。
【０４３９】図４１に示される論理記述の第５の部分
（５）で、制御信号はいずれも初期化する。割込みも許
可し、割込みが要求すれば、引き続き割込み例外処理を
行なうことができる。
（５）で、制御信号はいずれも初期化する。割込みも許
可し、割込みが要求すれば、引き続き割込み例外処理を
行なうことができる。
【０４４０】ここで、前記命令拡張用前置命令コードを
省略してもそれと同様に命令の拡張を行うことができる
複合命令について説明する。例えば、図３８に基づいて
説明したＭＯＶ．Ｗ ＃ｘｘ，Ｒ０の命令コードに余裕
があり、メモリに対する転送か、汎用レジスタに対する
転送かのデスティネーション情報を持つことができれ
ば、命令拡張用前置命令コードを設けなくてもよい。要
するに、命令コードに実質的な空き領域があり、その空
き領域にメモリに対する転送か、汎用レジスタに対する
転送かの情報を組み込んでも、その他の命令コードと区
別が付けばよい。このような前記デスティネーション情
報に基づき、イミディエイトデータをテンポラリレジス
タＴＲＤに格納するとともに、デスティネーション側を
メモリとする制御信号を発生すればよい。そのような前
記デスティネーション情報を付加した転送命令コードと
演算命令コードを結合して1命令として実行可能な複合
命令を採用すれば、命令拡張用前置命令コードを設けた
場合と同様の機能を実現でき、更に当該命令拡張用前置
命令コードを設けない分だけ、命令コード長を短縮で
き、命令実行時間を短縮することができる。
省略してもそれと同様に命令の拡張を行うことができる
複合命令について説明する。例えば、図３８に基づいて
説明したＭＯＶ．Ｗ ＃ｘｘ，Ｒ０の命令コードに余裕
があり、メモリに対する転送か、汎用レジスタに対する
転送かのデスティネーション情報を持つことができれ
ば、命令拡張用前置命令コードを設けなくてもよい。要
するに、命令コードに実質的な空き領域があり、その空
き領域にメモリに対する転送か、汎用レジスタに対する
転送かの情報を組み込んでも、その他の命令コードと区
別が付けばよい。このような前記デスティネーション情
報に基づき、イミディエイトデータをテンポラリレジス
タＴＲＤに格納するとともに、デスティネーション側を
メモリとする制御信号を発生すればよい。そのような前
記デスティネーション情報を付加した転送命令コードと
演算命令コードを結合して1命令として実行可能な複合
命令を採用すれば、命令拡張用前置命令コードを設けた
場合と同様の機能を実現でき、更に当該命令拡張用前置
命令コードを設けない分だけ、命令コード長を短縮で
き、命令実行時間を短縮することができる。
【０４４１】図５２には命令拡張用前置命令コード、Ｍ
ＯＶ．Ｗ ＃ｘｘ，Ｒ０に相当する命令コードに前記デ
ィスティネーション情報を付加した命令コードを組合せ
て１命令とみなされる命令を実行したときのタイミング
が示される。図３８と比較すれば明らかなように、命令
拡張用前置命令コード（ｐｆ＝Ｈ’０１０４）に対する
処理はない。
ＯＶ．Ｗ ＃ｘｘ，Ｒ０に相当する命令コードに前記デ
ィスティネーション情報を付加した命令コードを組合せ
て１命令とみなされる命令を実行したときのタイミング
が示される。図３８と比較すれば明らかなように、命令
拡張用前置命令コード（ｐｆ＝Ｈ’０１０４）に対する
処理はない。
【０４４２】図４２には本発明に係るＣＰＵの開発環境
の概略が示される。開発環境の使用者は、各種エディタ
などを用いて、Ｃ言語乃至アセンブリ言語でプログラム
を作成する。これは通常、複数のモジュールに分割して
作成される。
の概略が示される。開発環境の使用者は、各種エディタ
などを用いて、Ｃ言語乃至アセンブリ言語でプログラム
を作成する。これは通常、複数のモジュールに分割して
作成される。
【０４４３】Ｃコンパイラ４００は、使用者の作成した
それぞれのＣ言語ソースプログラムを入力し、アセンブ
リ言語ソースプログラム乃至オブジェクトモジュールを
出力する。
それぞれのＣ言語ソースプログラムを入力し、アセンブ
リ言語ソースプログラム乃至オブジェクトモジュールを
出力する。
【０４４４】アセンブラ４０１は、アセンブリ言語ソー
スプログラムを入力し、オブジェクトモジュールを出力
する。
スプログラムを入力し、オブジェクトモジュールを出力
する。
【０４４５】リンケージエディタ４０２は、前記Ｃコン
パイラ４００やアセンブラ４０１の生成した、複数のオ
ブジェクトモジュールを入力して、各モジュールの外部
参照や相対アドレスなどの解決を行い、１つのプログラ
ムに結合して、ロードモジュールを出力する。
パイラ４００やアセンブラ４０１の生成した、複数のオ
ブジェクトモジュールを入力して、各モジュールの外部
参照や相対アドレスなどの解決を行い、１つのプログラ
ムに結合して、ロードモジュールを出力する。
【０４４６】ロードモジュールは、シミュレータデバッ
ガ４０３に入力され、パーソナルコンピュータなどのシ
ステム開発装置上で、ＣＰＵ２の動作をシミュレーショ
ンし、実行結果を表示し、プログラムの解析や評価を行
なうことができる。また、ロードモジュールはエミュレ
ータ４０４に入力され、実際の応用システム上などで動
作する、いわゆるインサーキットエミュレーションを行
ない、ＣＰＵ２を有するマイクロコンピュータ全体とし
ての、実動作の解析や評価を行なうことができる。
ガ４０３に入力され、パーソナルコンピュータなどのシ
ステム開発装置上で、ＣＰＵ２の動作をシミュレーショ
ンし、実行結果を表示し、プログラムの解析や評価を行
なうことができる。また、ロードモジュールはエミュレ
ータ４０４に入力され、実際の応用システム上などで動
作する、いわゆるインサーキットエミュレーションを行
ない、ＣＰＵ２を有するマイクロコンピュータ全体とし
ての、実動作の解析や評価を行なうことができる。
【０４４７】このほかに、ライブラリアンとして、汎用
的なサブルーチンなどを提供することもできる。
的なサブルーチンなどを提供することもできる。
【０４４８】図４３には本発明に係るＣＰＵ２のシステ
ム開発装置におけるＣＰＵ選択方法を示す。
ム開発装置におけるＣＰＵ選択方法を示す。
【０４４９】ここでは、上位ＣＰＵ２のマキシマムモー
ドを選択する場合を例示してある。（ａ）の場合、パー
ソナルコンピュータなどのシステム開発装置上のディス
プレイでプロンプトが表示された状態で、“ＳＥＴ Ｃ
ＰＵ＝ ＣＰＵ−ＵＭＡＸ”と入力すればよいようにす
る。（ｂ）の場合は、プロンプトが表示された状態で、
“ＳＥＴ ＣＰＵ”とコマンドを入力し、これに対し
て、ＣＰＵの種類及び動作モードのメニューを、例えば
“ＣＰＵ ＮＡＭＥ （１．ＣＰＵ−ＵＭＡＸ、２．ＣＰ
Ｕ−ＵＭＩＮ、３．ＣＰＵ−Ｌ１、４．ＣＰＵＬ２）”
と表示するとともに、メニュー番号の入力を要求し、使
用者がメニューの番号１〜４のいずれかを入力すればよ
いようにする。ここで、ＣＰＵ−ＵＭＡＸは前記上位Ｃ
ＰＵ２のマキシマムモード、ＣＰＵ−ＵＭＩＮは前記上
位ＣＰＵのミニマムモード、ＣＰＵ−Ｌ１は前記第１の
下位ＣＰＵ、ＣＰＵＬ２は前記第２の下位ＣＰＵ、を示
すものとする。
ドを選択する場合を例示してある。（ａ）の場合、パー
ソナルコンピュータなどのシステム開発装置上のディス
プレイでプロンプトが表示された状態で、“ＳＥＴ Ｃ
ＰＵ＝ ＣＰＵ−ＵＭＡＸ”と入力すればよいようにす
る。（ｂ）の場合は、プロンプトが表示された状態で、
“ＳＥＴ ＣＰＵ”とコマンドを入力し、これに対し
て、ＣＰＵの種類及び動作モードのメニューを、例えば
“ＣＰＵ ＮＡＭＥ （１．ＣＰＵ−ＵＭＡＸ、２．ＣＰ
Ｕ−ＵＭＩＮ、３．ＣＰＵ−Ｌ１、４．ＣＰＵＬ２）”
と表示するとともに、メニュー番号の入力を要求し、使
用者がメニューの番号１〜４のいずれかを入力すればよ
いようにする。ここで、ＣＰＵ−ＵＭＡＸは前記上位Ｃ
ＰＵ２のマキシマムモード、ＣＰＵ−ＵＭＩＮは前記上
位ＣＰＵのミニマムモード、ＣＰＵ−Ｌ１は前記第１の
下位ＣＰＵ、ＣＰＵＬ２は前記第２の下位ＣＰＵ、を示
すものとする。
【０４５０】このほか、ウィンドウのドロップダウンメ
ニューで選択可能にしてもよいし、ワークステーション
などであれば、Ｃシェルコマンドとして入力することも
できる。
ニューで選択可能にしてもよいし、ワークステーション
などであれば、Ｃシェルコマンドとして入力することも
できる。
【０４５１】更に、アセンブラ４０１やＣコンパイラ４
００などの、ソースプログラムの制御命令として、ＣＰ
Ｕの種類及び動作モードを入力するようにしてもよい。
００などの、ソースプログラムの制御命令として、ＣＰ
Ｕの種類及び動作モードを入力するようにしてもよい。
【０４５２】アセンブラ４０１は、選択されたＣＰＵの
種類及び動作モードに従って、入力されたアセンブリ言
語ソースプログラム上の記述を解釈し、オブジェクトモ
ジュールを生成したり、エラーがあればそれを表示した
りする。下位ＣＰＵを選択し、上位ＣＰＵに存在して、
下位ＣＰＵに存在しない命令を記述するとエラーにな
る。命令コード自体は上位ＣＰＵが包含しているから、
このためのアセンブラを開発し、下位ＣＰＵについて
は、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に開発
できる。
種類及び動作モードに従って、入力されたアセンブリ言
語ソースプログラム上の記述を解釈し、オブジェクトモ
ジュールを生成したり、エラーがあればそれを表示した
りする。下位ＣＰＵを選択し、上位ＣＰＵに存在して、
下位ＣＰＵに存在しない命令を記述するとエラーにな
る。命令コード自体は上位ＣＰＵが包含しているから、
このためのアセンブラを開発し、下位ＣＰＵについて
は、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に開発
できる。
【０４５３】Ｃコンパイラ４００は、選択されたＣＰＵ
の種類及び動作モードに従って、使用可能な、オペレー
ション、データサイズ、アドレッシングモードの組合せ
で示される命令や、汎用レジスタ、アドレス空間を判別
して、Ｃ言語によるプログラムを、ＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。
の種類及び動作モードに従って、使用可能な、オペレー
ション、データサイズ、アドレッシングモードの組合せ
で示される命令や、汎用レジスタ、アドレス空間を判別
して、Ｃ言語によるプログラムを、ＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。
【０４５４】Ｃコンパイラ４００自体には、Ｃ言語によ
るプログラムを、ＣＰＵの命令に変換する場合に、その
プログラム自体の解析を最適化するステップとその結果
を当該ＣＰＵの命令で実現するステップとを有する。ま
た、Ｃ＋＋言語によるプログラムのコンパイルや、モジ
ュール間最適化などといった、ＣＰＵの命令セットとは
直接関係のない機能の向上が図られているが、ＣＰＵ毎
の個別のコンパイラでは、これらのＣＰＵに依存しない
機能向上を全ての個別のコンパイラに適用しなければな
らない。本発明のように、互いに互換性のないＣＰＵを
含めて、共通のＣコンパイラとしておけば、前記、ＣＰ
Ｕの命令セットとは直接関係のない機能向上を図ること
が容易になり、また、開発効率などを向上することがで
きる。
るプログラムを、ＣＰＵの命令に変換する場合に、その
プログラム自体の解析を最適化するステップとその結果
を当該ＣＰＵの命令で実現するステップとを有する。ま
た、Ｃ＋＋言語によるプログラムのコンパイルや、モジ
ュール間最適化などといった、ＣＰＵの命令セットとは
直接関係のない機能の向上が図られているが、ＣＰＵ毎
の個別のコンパイラでは、これらのＣＰＵに依存しない
機能向上を全ての個別のコンパイラに適用しなければな
らない。本発明のように、互いに互換性のないＣＰＵを
含めて、共通のＣコンパイラとしておけば、前記、ＣＰ
Ｕの命令セットとは直接関係のない機能向上を図ること
が容易になり、また、開発効率などを向上することがで
きる。
【０４５５】前記シミュレータデバッガ４０３は、入力
されたロードモジュールのプログラムを解釈して、ＣＰ
Ｕの動作をシミュレーションし、その中で、エラーがあ
ればそれを表示したりする。例えば、下位ＣＰＵを選択
し、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を記述するとエラーになる。命令コード及び命令実行
機能自体は上位ＣＰＵが包含しているから、このための
シミュレータデバッガを開発し、下位ＣＰＵについて
は、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に開発
できる。
されたロードモジュールのプログラムを解釈して、ＣＰ
Ｕの動作をシミュレーションし、その中で、エラーがあ
ればそれを表示したりする。例えば、下位ＣＰＵを選択
し、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を記述するとエラーになる。命令コード及び命令実行
機能自体は上位ＣＰＵが包含しているから、このための
シミュレータデバッガを開発し、下位ＣＰＵについて
は、上位ＣＰＵに存在して、下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に開発
できる。
【０４５６】図４４には本発明のＣＰＵ２のアセンブラ
が出力するリストを例示する。リストには、行番号、ロ
ケーションカウンタ、オブジェクトコード、ソース行番
号、ソースステートメントが表示される。
が出力するリストを例示する。リストには、行番号、ロ
ケーションカウンタ、オブジェクトコード、ソース行番
号、ソースステートメントが表示される。
【０４５７】図４４の（ａ）に示されるプログラムで
は、制御命令（．ＣＰＵ）で、ＣＰＵ−ＵＭＡＸ、即
ち、前記上位ＣＰＵのマキシマムモードを指定してい
る。なお、ソースプログラム上で「．」で始まる命令は
制御命令であり、マイクロコンピュータのプログラムに
は直接の関係はない。
は、制御命令（．ＣＰＵ）で、ＣＰＵ−ＵＭＡＸ、即
ち、前記上位ＣＰＵのマキシマムモードを指定してい
る。なお、ソースプログラム上で「．」で始まる命令は
制御命令であり、マイクロコンピュータのプログラムに
は直接の関係はない。
【０４５８】ＳＰはＥＲ７を表す。これはスタックポイ
ンタとしての機能の表記である。更に、本発明では、前
記図５の通り、Ｒ０ＬをＡＬと、ＥＲ１をＥＢＸと表記
してもよいとしている。いずれの表記を用いても、エラ
ーとはされず、同一のオブジェクトコードに変換され
る。
ンタとしての機能の表記である。更に、本発明では、前
記図５の通り、Ｒ０ＬをＡＬと、ＥＲ１をＥＢＸと表記
してもよいとしている。いずれの表記を用いても、エラ
ーとはされず、同一のオブジェクトコードに変換され
る。
【０４５９】また、ＳＴＡＣＫなどのラベルは、本プロ
グラムのみでは解決されないので、オブジェクトコード
上の相当するフィールドは０とされている。これらは、
前記の通り、リンケージエディタで解決される。
グラムのみでは解決されないので、オブジェクトコード
上の相当するフィールドは０とされている。これらは、
前記の通り、リンケージエディタで解決される。
【０４６０】図４４の（ｂ）に示されるプログラムで
は、同一のプログラムを、第１の下位ＣＰＵ（ＣＰＵ−
Ｌ１）を指定してアセンブルした例を示す。第１の下位
ＣＰＵには、ＭＯＶ．Ｌ命令が存在しないため、エラー
が表示され、オブジェクトコードは生成されない。図４
４のリストに関する更に詳細な内容は本発明と直接の関
係ないので説明を省略する。
は、同一のプログラムを、第１の下位ＣＰＵ（ＣＰＵ−
Ｌ１）を指定してアセンブルした例を示す。第１の下位
ＣＰＵには、ＭＯＶ．Ｌ命令が存在しないため、エラー
が表示され、オブジェクトコードは生成されない。図４
４のリストに関する更に詳細な内容は本発明と直接の関
係ないので説明を省略する。
【０４６１】図４５には本発明に係るＣＰＵ２を有する
マイクロコンピュータのためのエミュレータを示す。
マイクロコンピュータのためのエミュレータを示す。
【０４６２】エミュレーション用プロセッサ４１０は、
マイクロコンピュータ部分にエミュレーション用インタ
フェースを加えて構成される。前記マイクロコンピュー
タ部分は、例えば図２のマイクロコンピュータ１の構成
に相当される。
マイクロコンピュータ部分にエミュレーション用インタ
フェースを加えて構成される。前記マイクロコンピュー
タ部分は、例えば図２のマイクロコンピュータ１の構成
に相当される。
【０４６３】コネクタ部４１１がシングルチップマイク
ロコンピュータの代わりに応用システム（ターゲットシ
ステム又はユーザシステムとも称する）４１２のターゲ
ットマイクロコンピュータ搭載領域４１３に装着され
る。エミュレーション用プロセッサ４１０は前記コネク
タ部４１１とインタフェースケーブル４１４を介し、前
記ターゲットシステムインタフェースを用いて前記応用
システムと信号の入出力を行う。
ロコンピュータの代わりに応用システム（ターゲットシ
ステム又はユーザシステムとも称する）４１２のターゲ
ットマイクロコンピュータ搭載領域４１３に装着され
る。エミュレーション用プロセッサ４１０は前記コネク
タ部４１１とインタフェースケーブル４１４を介し、前
記ターゲットシステムインタフェースを用いて前記応用
システムと信号の入出力を行う。
【０４６４】特に制限はされないものの、前記応用シス
テム４１２に、ユーザバス４１５が存在し、ユーザメモ
リ４１６を接続することも可能とされる。この場合、エ
ミュレーション用プロセッサ４１０が出力し、インタフ
ェースケーブル４１４を介して供給されるユーザストロ
ーブ信号に従って、ユーザメモリ４１６はリード／ライ
トされる。
テム４１２に、ユーザバス４１５が存在し、ユーザメモ
リ４１６を接続することも可能とされる。この場合、エ
ミュレーション用プロセッサ４１０が出力し、インタフ
ェースケーブル４１４を介して供給されるユーザストロ
ーブ信号に従って、ユーザメモリ４１６はリード／ライ
トされる。
【０４６５】一方、エミュレーション用プロセッサ４１
０は前記エミュレーションインタフェースを用いてエミ
ュレーションバス４２０に接続される。エミュレーショ
ンバス４２０には図示はされない状態信号・制御信号な
どを含む。前記エミュレーションバス４２０を用いて、
エミュレーション用プロセッサ４１０から、応用システ
ム４１２とエミュレーション用プロセッサ４１０の内部
状態に応じた情報などが出力され、また、エミュレーシ
ョン用プロセッサ４１０に対し、エミュレーションのた
めの各種信号が入力される。エミュレーション用プロセ
ッサ４１０の、図示はされないエミュレートモード端子
が電源レベルに固定され、エミュレーション用プロセッ
サ４１０内部ではエミュレートモードが設定される。
０は前記エミュレーションインタフェースを用いてエミ
ュレーションバス４２０に接続される。エミュレーショ
ンバス４２０には図示はされない状態信号・制御信号な
どを含む。前記エミュレーションバス４２０を用いて、
エミュレーション用プロセッサ４１０から、応用システ
ム４１２とエミュレーション用プロセッサ４１０の内部
状態に応じた情報などが出力され、また、エミュレーシ
ョン用プロセッサ４１０に対し、エミュレーションのた
めの各種信号が入力される。エミュレーション用プロセ
ッサ４１０の、図示はされないエミュレートモード端子
が電源レベルに固定され、エミュレーション用プロセッ
サ４１０内部ではエミュレートモードが設定される。
【０４６６】さらに、前記エミュレーションバス４２０
には、エミュレーションメモリ４２１、ブレーク制御回
路４２２、リアルタイムトレース回路４２３などが接続
される。前記エミュレーションメモリ４２１は、特に制
限はされないものの、ＲＡＭなどによって構成され、前
記のユーザプログラムを格納した領域と、エミュレーシ
ョンのためのプログラムを格納した領域とを持つ。前記
ブレーク制御回路４２２は、エミュレーション用プロセ
ッサ４１０による制御状態やエミュレーションバス４２
０の状態を監視して、その状態が予め設定された状態に
達した時に、前記エミュレータ専用割込みを入力して、
エミュレーション用プロセッサ４１０のＣＰＵ（便宜上
ＣＰＵ２と記す）によるユーザプログラムの実行を停止
させ、エミュレーション用プログラム実行状態に遷移さ
せる（ブレークする）。前記リアルタイムトレース回路
４２３は、前記ＣＰＵ２のリード動作またはライト動作
を示す信号、命令リード動作を示す信号（ＣＰＵステー
タス信号）、エミュレーションバスに与えられるアドレ
スやデータさらには制御信号を逐次蓄える。
には、エミュレーションメモリ４２１、ブレーク制御回
路４２２、リアルタイムトレース回路４２３などが接続
される。前記エミュレーションメモリ４２１は、特に制
限はされないものの、ＲＡＭなどによって構成され、前
記のユーザプログラムを格納した領域と、エミュレーシ
ョンのためのプログラムを格納した領域とを持つ。前記
ブレーク制御回路４２２は、エミュレーション用プロセ
ッサ４１０による制御状態やエミュレーションバス４２
０の状態を監視して、その状態が予め設定された状態に
達した時に、前記エミュレータ専用割込みを入力して、
エミュレーション用プロセッサ４１０のＣＰＵ（便宜上
ＣＰＵ２と記す）によるユーザプログラムの実行を停止
させ、エミュレーション用プログラム実行状態に遷移さ
せる（ブレークする）。前記リアルタイムトレース回路
４２３は、前記ＣＰＵ２のリード動作またはライト動作
を示す信号、命令リード動作を示す信号（ＣＰＵステー
タス信号）、エミュレーションバスに与えられるアドレ
スやデータさらには制御信号を逐次蓄える。
【０４６７】前記エミュレーションメモリ４２１、ブレ
ーク制御回路４２２、リアルタイムトレース回路４２３
はコントロールバス４２４にも接続され、コントロール
バス４２４を介してコントロールプロセッサ４２５の制
御を受けるようになっている。前記コントロールバス４
２４は、前記コントロールプロセッサ４２５に接続され
るとともに、ホストインタフェース回路４２６を介し
て、特に制限はされないものの、前記パーソナルコンピ
ュータなどのシステム開発装置４２７に接続される。
ーク制御回路４２２、リアルタイムトレース回路４２３
はコントロールバス４２４にも接続され、コントロール
バス４２４を介してコントロールプロセッサ４２５の制
御を受けるようになっている。前記コントロールバス４
２４は、前記コントロールプロセッサ４２５に接続され
るとともに、ホストインタフェース回路４２６を介し
て、特に制限はされないものの、前記パーソナルコンピ
ュータなどのシステム開発装置４２７に接続される。
【０４６８】例えば、システム開発装置４２７から入力
されたプログラム（ロードモジュール）をエミュレーシ
ョンメモリ４２１のユーザプログラム格納領域に転送
し、内蔵ＲＯＭ上に配置されるべきかかるプログラムを
ＣＰＵ２がリードすると、エミュレーションメモリ４２
１上のプログラムがリードされ、実行される。また、ブ
レーク条件や、リアルタイムトレース条件などもシステ
ム開発装置４２７から与えることができる。
されたプログラム（ロードモジュール）をエミュレーシ
ョンメモリ４２１のユーザプログラム格納領域に転送
し、内蔵ＲＯＭ上に配置されるべきかかるプログラムを
ＣＰＵ２がリードすると、エミュレーションメモリ４２
１上のプログラムがリードされ、実行される。また、ブ
レーク条件や、リアルタイムトレース条件などもシステ
ム開発装置４２７から与えることができる。
【０４６９】コントロールプロセッサ４２５は、応用シ
ステム４１２で本来使用するＣＰＵの種類の選択を行う
ためのプログラムを、エミュレーションメモリ４２１の
エミュレーションプログラム格納領域に格納する。ＣＰ
Ｕ２は、かかるプログラムを、所定の条件でブレークし
た状態で、実行し、エミュレーションインタフェース４
４２内の制御レジスタ４４９の設定を行なうことで、エ
ミュレーション上の必要な設定を行なう。この場合は、
エミュレーション用プログラムの実行モード、いわゆる
ブレークモードでのみライト可能にすると都合がよい。
開発途上にあるユーザのソフトウェアの誤動作によっ
て、誤った設定を行なってしまうことを抑止できる。ま
た、制御レジスタを用いることによって、応用システム
４１２で本来使用するＣＰＵの種類の選択対象が増えた
りしても、制御レジスタの構成のみを変更すればよく、
エミュレーション用インタフェースを変更する必要がな
く、エミュレータのハードウェアを変更しなくてよい。
ステム４１２で本来使用するＣＰＵの種類の選択を行う
ためのプログラムを、エミュレーションメモリ４２１の
エミュレーションプログラム格納領域に格納する。ＣＰ
Ｕ２は、かかるプログラムを、所定の条件でブレークし
た状態で、実行し、エミュレーションインタフェース４
４２内の制御レジスタ４４９の設定を行なうことで、エ
ミュレーション上の必要な設定を行なう。この場合は、
エミュレーション用プログラムの実行モード、いわゆる
ブレークモードでのみライト可能にすると都合がよい。
開発途上にあるユーザのソフトウェアの誤動作によっ
て、誤った設定を行なってしまうことを抑止できる。ま
た、制御レジスタを用いることによって、応用システム
４１２で本来使用するＣＰＵの種類の選択対象が増えた
りしても、制御レジスタの構成のみを変更すればよく、
エミュレーション用インタフェースを変更する必要がな
く、エミュレータのハードウェアを変更しなくてよい。
【０４７０】エミュレーション用プロセッサ４１０およ
びエミュレータを複数のＣＰＵをサポート可能にするこ
とによって、実際のマイクロコンピュータのみを開発す
ればよく、開発効率を向上することができる。
びエミュレータを複数のＣＰＵをサポート可能にするこ
とによって、実際のマイクロコンピュータのみを開発す
ればよく、開発効率を向上することができる。
【０４７１】エミュレータにおいても、前記同様に、Ｃ
ＰＵの種類を選択可能にする。選択方法は、パーソナル
コンピュータなどのシステム開発装置上で、図４２と同
様に、行なえばよい。選択された内容は、コントロール
プロセッサ４２５を介して、所定のプログラムとして、
エミュレーションメモリ４２１のエミュレーションプロ
グラム格納領域に格納され、ＣＰＵ２は、かかるプログ
ラムを実行し、エミュレーションインタフェース内の制
御レジスタの設定を行なうことで、前記選択が実行され
る。
ＰＵの種類を選択可能にする。選択方法は、パーソナル
コンピュータなどのシステム開発装置上で、図４２と同
様に、行なえばよい。選択された内容は、コントロール
プロセッサ４２５を介して、所定のプログラムとして、
エミュレーションメモリ４２１のエミュレーションプロ
グラム格納領域に格納され、ＣＰＵ２は、かかるプログ
ラムを実行し、エミュレーションインタフェース内の制
御レジスタの設定を行なうことで、前記選択が実行され
る。
【０４７２】このとき、同時に、シングルチップマイク
ロコンピュータの動作モードなどを同時に指定してもよ
い。シングルチップマイクロコンピュータの動作モード
は、例えば、シングルチップモード、内蔵ＲＯＭ有効拡
張モード、内蔵ＲＯＭ無効拡張モードなどがあり、これ
に、ＣＰＵ２の動作モードを組合せて指定することがで
きる。また、汎用レジスタの表示方法も合わせて選択す
るようにしてもよい。トレースリスト上などの逆アセン
ブル時に、ＥＲ０と表示するか、ＥＡＸと表示するかな
どを切り替えるようにする。
ロコンピュータの動作モードなどを同時に指定してもよ
い。シングルチップマイクロコンピュータの動作モード
は、例えば、シングルチップモード、内蔵ＲＯＭ有効拡
張モード、内蔵ＲＯＭ無効拡張モードなどがあり、これ
に、ＣＰＵ２の動作モードを組合せて指定することがで
きる。また、汎用レジスタの表示方法も合わせて選択す
るようにしてもよい。トレースリスト上などの逆アセン
ブル時に、ＥＲ０と表示するか、ＥＡＸと表示するかな
どを切り替えるようにする。
【０４７３】応用システム４１２で本来使用するＣＰＵ
の種類を指定可能にすることにより、同一のエミュレー
ション用プロセッサ乃至同一のエミュレータを以って、
内蔵機能モジュールや内蔵メモリの容量の組合せなど
で、多数の種類のシングルチップマイクロコンピュータ
をエミュレーションできる。エミュレーション用プロセ
ッサ乃至エミュレータの開発後でも、内蔵している機能
の組合せで実現できれば、エミュレーション用プロセッ
サ乃至エミュレータの開発を行なうことなく、応用分野
などの動向に合わせた、シングルチップマイクロコンピ
ュータのみを開発していくことができる。開発効率を向
上することができる。
の種類を指定可能にすることにより、同一のエミュレー
ション用プロセッサ乃至同一のエミュレータを以って、
内蔵機能モジュールや内蔵メモリの容量の組合せなど
で、多数の種類のシングルチップマイクロコンピュータ
をエミュレーションできる。エミュレーション用プロセ
ッサ乃至エミュレータの開発後でも、内蔵している機能
の組合せで実現できれば、エミュレーション用プロセッ
サ乃至エミュレータの開発を行なうことなく、応用分野
などの動向に合わせた、シングルチップマイクロコンピ
ュータのみを開発していくことができる。開発効率を向
上することができる。
【０４７４】エミュレータに占めるエミュレーション用
プロセッサの費用は、少ないから、エミュレーション用
プロセッサにはなるべく多くの機能モジュールなどを内
蔵しておけばよい。
プロセッサの費用は、少ないから、エミュレーション用
プロセッサにはなるべく多くの機能モジュールなどを内
蔵しておけばよい。
【０４７５】図４６には本発明に係るＣＰＵのためのエ
ミュレータによるトレースリストを例示する。
ミュレータによるトレースリストを例示する。
【０４７６】トレースリストは、行番号（ＢＰ）、アド
レスバス（ＡＢ）、データバス（ＤＢ）、アドレスデコ
ード（ＭＡ）、リード／ライト（Ｒ／Ｗ）、ステータス
（ＳＴ）、割込み信号（ＮＭＩ、ＩＲＱ）を表示すると
ともに、実行した命令のアセンブリ言語によるリストを
示す。これは、データバスの状態と、図示はされないＣ
ＰＵ命令実行状態信号を解析して、逆アセンブラが表示
する。なお、行番号は、トレースリストの最後は０にな
る。また、アドレスデコード（ＭＡ）のＲＯＭは内蔵Ｒ
ＯＭへのアクセス、リード／ライト（Ｒ／Ｗ）のＲはリ
ードサイクル、ステータス（ＳＴ）のＰＲＧは命令を示
す。
レスバス（ＡＢ）、データバス（ＤＢ）、アドレスデコ
ード（ＭＡ）、リード／ライト（Ｒ／Ｗ）、ステータス
（ＳＴ）、割込み信号（ＮＭＩ、ＩＲＱ）を表示すると
ともに、実行した命令のアセンブリ言語によるリストを
示す。これは、データバスの状態と、図示はされないＣ
ＰＵ命令実行状態信号を解析して、逆アセンブラが表示
する。なお、行番号は、トレースリストの最後は０にな
る。また、アドレスデコード（ＭＡ）のＲＯＭは内蔵Ｒ
ＯＭへのアクセス、リード／ライト（Ｒ／Ｗ）のＲはリ
ードサイクル、ステータス（ＳＴ）のＰＲＧは命令を示
す。
【０４７７】更に、（ａ）で示されている、ＬＩＲ、Ｌ
ＩＤ信号は、エミュレーション用インタフェースに含ま
れている、命令解析用の信号のトレース結果である。通
常、かかる信号は、トレースリスト上には表示されない
が、トレースメモリには格納され、逆アセンブラなどの
解析に用いられる。また、使用者には、通常公開されな
いコマンドなどによって、表示することができる。
ＩＤ信号は、エミュレーション用インタフェースに含ま
れている、命令解析用の信号のトレース結果である。通
常、かかる信号は、トレースリスト上には表示されない
が、トレースメモリには格納され、逆アセンブラなどの
解析に用いられる。また、使用者には、通常公開されな
いコマンドなどによって、表示することができる。
【０４７８】ＬＩＲ信号は当該バスサイクルが、命令リ
ードであることを示す。ＬＩＤ信号は命令実行開始を示
す。
ードであることを示す。ＬＩＤ信号は命令実行開始を示
す。
【０４７９】例えば、２００行目は、１００番地から、
命令リードを行い、命令コードＨ’７Ａ０７を読み出し
たことを示す。１９９、１９８行目と合わせて、ＭＯ
Ｖ．Ｌ＃ＦＦＦＦＦＦ０Ｅ：３２，ＥＲ７を実行したこ
とが表示されている。逆アセンブラは、ＬＩＤ信号で命
令の第１ワードを判定して、Ｈ’７Ａ０７ＦＦＦＦＦＦ
０Ｅを、前記ＭＯＶ．Ｌ ＃ＦＦＦＦＦＦ０Ｅ：３２，
ＥＲ７と解釈して表示するものである。
命令リードを行い、命令コードＨ’７Ａ０７を読み出し
たことを示す。１９９、１９８行目と合わせて、ＭＯ
Ｖ．Ｌ＃ＦＦＦＦＦＦ０Ｅ：３２，ＥＲ７を実行したこ
とが表示されている。逆アセンブラは、ＬＩＤ信号で命
令の第１ワードを判定して、Ｈ’７Ａ０７ＦＦＦＦＦＦ
０Ｅを、前記ＭＯＶ．Ｌ ＃ＦＦＦＦＦＦ０Ｅ：３２，
ＥＲ７と解釈して表示するものである。
【０４８０】下位ＣＰＵのエミュレーション時に、逆ア
センブラは、上位ＣＰＵは持つが、下位ＣＰＵが持たな
い命令を実行すると、未定義の命令として、表示する。
未定義の命令として表示する場合は、データとして、命
令コードを表示する。
センブラは、上位ＣＰＵは持つが、下位ＣＰＵが持たな
い命令を実行すると、未定義の命令として、表示する。
未定義の命令として表示する場合は、データとして、命
令コードを表示する。
【０４８１】図４６では、上位ＣＰＵの“ＭＯＶ．Ｌ
ＥＲ０，＠ＥＲ１”に相当する命令コードを、８０、７
９行目で、２００番地から、命令リードを行い、第２の
下位ＣＰＵで未定義の命令（ＤＡＴＡ．Ｌ Ｈ’０１０
０６９９０）として表示する例が示されている。
ＥＲ０，＠ＥＲ１”に相当する命令コードを、８０、７
９行目で、２００番地から、命令リードを行い、第２の
下位ＣＰＵで未定義の命令（ＤＡＴＡ．Ｌ Ｈ’０１０
０６９９０）として表示する例が示されている。
【０４８２】図４７には本発明を適用したマイクロコン
ピュータのエミュレーション用プロセッサのブロック図
を示す。
ピュータのエミュレーション用プロセッサのブロック図
を示す。
【０４８３】エミュレーション用プロセッサ４１０は、
図２のシングルチップマイクロコンピュータ１の部分
（マイクロコンピュータコア４４１）と、エミュレーシ
ョンインタフェース４４２から構成される。なお、図２
のタイマや入出力ポートなどは、Ｉ／Ｏとして代表さ
せ、また、内部バスの詳細とバスコントローラを図示し
ている。なお、図２のタイマ６，７や入出力ポート１１
〜１９などは、Ｉ／Ｏ４４３、ユーザバッファ（ユーザ
ＢＵＦ）４４４として代表させ、また、図２ではその詳
細な図示を省略した内部バスＩＤＢ，ＩＡＢ，ＰＤＢ，
ＰＡＢの詳細とバスコントローラ（ＢＳＣ）４４５を図
示している。ユーザインタフェース４４６は前記Ｉ／Ｏ
４４３、ユーザバッファ４４４、及び図示を省略する入
出力バッファなどを含む、ユーザシステム（エミュレー
ション対象システムであるターゲットシステム）に接続
されるインタフェース回路を総称する。
図２のシングルチップマイクロコンピュータ１の部分
（マイクロコンピュータコア４４１）と、エミュレーシ
ョンインタフェース４４２から構成される。なお、図２
のタイマや入出力ポートなどは、Ｉ／Ｏとして代表さ
せ、また、内部バスの詳細とバスコントローラを図示し
ている。なお、図２のタイマ６，７や入出力ポート１１
〜１９などは、Ｉ／Ｏ４４３、ユーザバッファ（ユーザ
ＢＵＦ）４４４として代表させ、また、図２ではその詳
細な図示を省略した内部バスＩＤＢ，ＩＡＢ，ＰＤＢ，
ＰＡＢの詳細とバスコントローラ（ＢＳＣ）４４５を図
示している。ユーザインタフェース４４６は前記Ｉ／Ｏ
４４３、ユーザバッファ４４４、及び図示を省略する入
出力バッファなどを含む、ユーザシステム（エミュレー
ション対象システムであるターゲットシステム）に接続
されるインタフェース回路を総称する。
【０４８４】マイクロコンピュータコア４４１は、図２
のマイクロコンピュータ１に対して未定義命令検出回路
４４８が追加されている。エミュレーションインタフェ
ース４４０は、制御レジスタ４４９を含む。制御レジス
タ４４９は、ブレークモードでのみライト可能とされ
る。エミュレーションインタフェース４４０から入出力
される信号は、アドレスバス、データバス、リード信
号、ライト信号、データサイズ信号、命令フェッチ信号
などバスの状態を表示するバスステータス信号、命令の
実行開始を示す信号、割込み処理の実行開始を示す信号
などのＣＰＵ２の実行状態を示すＣＰＵステータス信
号、などを含み、エミュレータによる、マイクロコンピ
ュータの動作解析に使用される。
のマイクロコンピュータ１に対して未定義命令検出回路
４４８が追加されている。エミュレーションインタフェ
ース４４０は、制御レジスタ４４９を含む。制御レジス
タ４４９は、ブレークモードでのみライト可能とされ
る。エミュレーションインタフェース４４０から入出力
される信号は、アドレスバス、データバス、リード信
号、ライト信号、データサイズ信号、命令フェッチ信号
などバスの状態を表示するバスステータス信号、命令の
実行開始を示す信号、割込み処理の実行開始を示す信号
などのＣＰＵ２の実行状態を示すＣＰＵステータス信
号、などを含み、エミュレータによる、マイクロコンピ
ュータの動作解析に使用される。
【０４８５】未定義命令検出回路４４８は、ＣＰＵ２に
入力される命令コードを解析し、選択されているＣＰＵ
２に存在しない命令が実行を開始したことを検出する
と、ＣＰＵ２にブレーク割込みを要求する。ＣＰＵ２に
何れの機能が選択されるかは、制御レジスタ４４９から
指示される。例えば、第１の下位ＣＰＵが選択されてい
る場合には、レジスタグループフィールドを持つ前置命
令コードを実行すると、未定義命令として検出される。
具体的には、命令コードを前記ＬＩＲ信号でラッチし
て、解析し、未定義と解読された場合、前記ＬＩＤ信号
が発生した時点で、ブレーク割込みを要求するようにす
ればよく、容易である。
入力される命令コードを解析し、選択されているＣＰＵ
２に存在しない命令が実行を開始したことを検出する
と、ＣＰＵ２にブレーク割込みを要求する。ＣＰＵ２に
何れの機能が選択されるかは、制御レジスタ４４９から
指示される。例えば、第１の下位ＣＰＵが選択されてい
る場合には、レジスタグループフィールドを持つ前置命
令コードを実行すると、未定義命令として検出される。
具体的には、命令コードを前記ＬＩＲ信号でラッチし
て、解析し、未定義と解読された場合、前記ＬＩＤ信号
が発生した時点で、ブレーク割込みを要求するようにす
ればよく、容易である。
【０４８６】エミュレーション用プロセッサ４１０は、
前記の通り、上位ＣＰＵ２（ＣＰＵ−Ｕ）を内蔵して、
これを用いて、サブセットの機能を持つ、第１の下位Ｃ
ＰＵ、第２の下位ＣＰＵの代行をさせる。これによっ
て、下位ＣＰＵにエミュレーション用の機能を持たせる
必要がなく、開発効率を向上したり、下位ＣＰＵは、エ
ミュレーション用の論理回路を含む必要がなく、論理的
規模を縮小したりできる。上位ＣＰＵ２についても、未
定義命令検出回路４４８を独立した機能ブロックとして
持つことにより、ＣＰＵ２を変更する必要がなく、開発
効率を損なうことはない。
前記の通り、上位ＣＰＵ２（ＣＰＵ−Ｕ）を内蔵して、
これを用いて、サブセットの機能を持つ、第１の下位Ｃ
ＰＵ、第２の下位ＣＰＵの代行をさせる。これによっ
て、下位ＣＰＵにエミュレーション用の機能を持たせる
必要がなく、開発効率を向上したり、下位ＣＰＵは、エ
ミュレーション用の論理回路を含む必要がなく、論理的
規模を縮小したりできる。上位ＣＰＵ２についても、未
定義命令検出回路４４８を独立した機能ブロックとして
持つことにより、ＣＰＵ２を変更する必要がなく、開発
効率を損なうことはない。
【０４８７】いずれにせよ、エミュレーション用インタ
フェースを共通化しておけば、ＣＰＵ乃至そのほかの機
能ブロックが変更になった場合にも、エミュレータ側の
ハードウェアの変更をする必要がなく、エミュレーショ
ン用プロセッサ４１０のみを変更して、命令の動作を解
析して表示する際の逆アセンブラに、いずれのＣＰＵを
対象にするかを指示すればよい。逆アセンブラに対する
指示は、使用者がシステム開発装置から指定することも
できるし、アセンブラからの入力情報によって、自動的
に選択されるようなものであってもよい。これによって
エミュレータの開発効率を向上し、逸早くエミュレータ
の開発環境を提供することができる。
フェースを共通化しておけば、ＣＰＵ乃至そのほかの機
能ブロックが変更になった場合にも、エミュレータ側の
ハードウェアの変更をする必要がなく、エミュレーショ
ン用プロセッサ４１０のみを変更して、命令の動作を解
析して表示する際の逆アセンブラに、いずれのＣＰＵを
対象にするかを指示すればよい。逆アセンブラに対する
指示は、使用者がシステム開発装置から指定することも
できるし、アセンブラからの入力情報によって、自動的
に選択されるようなものであってもよい。これによって
エミュレータの開発効率を向上し、逸早くエミュレータ
の開発環境を提供することができる。
【０４８８】図４８には第２の下位ＣＰＵの別のプログ
ラミングモデルが示される。このプログラミングモデル
においても、汎用レジスタの総ビット数は同等としてい
るが、汎用レジスタのみ４本としている。汎用レジスタ
の機能自体は、前記同様である。前記図５と同様に、Ｒ
０、Ｒ１、Ｒ２、Ｒ３をＡＸ、ＢＸ、ＣＸ、ＤＸなどと
表記できるようにしている。また、ＰＣは２４ビットで
同等である。図示はされないものの、レジスタ直接やイ
ミディエイトも含めて、ロングワードサイズのデータは
扱わないようにする。汎用レジスタを１６ビット構成に
することにより、算術論理演算器ＡＬＵなど、ＣＰＵの
実効部の構成を、プログラムカウンタＰＣとインクリメ
ンタを除いて、１６ビット構成にでき、論理的規模を更
に縮小できる。
ラミングモデルが示される。このプログラミングモデル
においても、汎用レジスタの総ビット数は同等としてい
るが、汎用レジスタのみ４本としている。汎用レジスタ
の機能自体は、前記同様である。前記図５と同様に、Ｒ
０、Ｒ１、Ｒ２、Ｒ３をＡＸ、ＢＸ、ＣＸ、ＤＸなどと
表記できるようにしている。また、ＰＣは２４ビットで
同等である。図示はされないものの、レジスタ直接やイ
ミディエイトも含めて、ロングワードサイズのデータは
扱わないようにする。汎用レジスタを１６ビット構成に
することにより、算術論理演算器ＡＬＵなど、ＣＰＵの
実効部の構成を、プログラムカウンタＰＣとインクリメ
ンタを除いて、１６ビット構成にでき、論理的規模を更
に縮小できる。
【０４８９】図４９にはＣＰＵのアドレスマップの別の
例が示される。第２の下位ＣＰＵのアドレスマップは、
マキシマムモードに相当する１６ＭＢのアドレス空間を
持つ。データアクセス時は実効アドレスを１６ビットで
生成し、０〜Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’
ＦＦＦＦＦＦを指定する。従って、ＲＡＭと内部Ｉ／Ｏ
レジスタを合わせて３２ｋＢまで、及びＲＯＭを３２ｋ
Ｂまで指定できる。前記の通り、ＲＡＭと内部Ｉ／Ｏレ
ジスタを合わせて３２ｋＢの容量は、内蔵された機能モ
ジュールのみで動作する、シングルチップマイクロコン
ピュータ乃至はマイクロコンピュータシステムでは十分
な容量といえる。
例が示される。第２の下位ＣＰＵのアドレスマップは、
マキシマムモードに相当する１６ＭＢのアドレス空間を
持つ。データアクセス時は実効アドレスを１６ビットで
生成し、０〜Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’
ＦＦＦＦＦＦを指定する。従って、ＲＡＭと内部Ｉ／Ｏ
レジスタを合わせて３２ｋＢまで、及びＲＯＭを３２ｋ
Ｂまで指定できる。前記の通り、ＲＡＭと内部Ｉ／Ｏレ
ジスタを合わせて３２ｋＢの容量は、内蔵された機能モ
ジュールのみで動作する、シングルチップマイクロコン
ピュータ乃至はマイクロコンピュータシステムでは十分
な容量といえる。
【０４９０】データアクセス時で指定できるＲＯＭのア
ドレスが限定されてしまうが、前記の通り、ＲＯＭに割
り当てる定数などについては、Ｃコンパイラなどで記述
した場合も、モジュール間最適化で、再配置することが
できる。
ドレスが限定されてしまうが、前記の通り、ＲＯＭに割
り当てる定数などについては、Ｃコンパイラなどで記述
した場合も、モジュール間最適化で、再配置することが
できる。
【０４９１】プログラムカウンタＰＣは２４ビット構成
であり、命令リード時は、２４ビットでアドレスを生成
し、１６ＭＢのアドレス空間を利用できる。分岐命令に
ついて、プログラムカウンタ相対と、メモリ間接または
絶対アドレス２４ビットを実行可能にするとよい。分岐
命令は、レジスタフィールドを持たないから、２ワード
の命令長で、絶対アドレス２４ビットを持つことは可能
である。１６ＭＢのアドレス空間を連続したものとし
て、ソフトウェアの負荷なく、利用できる。
であり、命令リード時は、２４ビットでアドレスを生成
し、１６ＭＢのアドレス空間を利用できる。分岐命令に
ついて、プログラムカウンタ相対と、メモリ間接または
絶対アドレス２４ビットを実行可能にするとよい。分岐
命令は、レジスタフィールドを持たないから、２ワード
の命令長で、絶対アドレス２４ビットを持つことは可能
である。１６ＭＢのアドレス空間を連続したものとし
て、ソフトウェアの負荷なく、利用できる。
【０４９２】また、例外処理時のベクタは２４ビット
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るプログラムカウンタＰＣも２４ビットとされる。
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るプログラムカウンタＰＣも２４ビットとされる。
【０４９３】一方、上位ＣＰＵについても、準マキシマ
ムモードを追加し、マキシマムモードに相当するアドレ
スマップを持つ第２の下位ＣＰＵと同等の動作を行なう
ことができるようにしている。
ムモードを追加し、マキシマムモードに相当するアドレ
スマップを持つ第２の下位ＣＰＵと同等の動作を行なう
ことができるようにしている。
【０４９４】図５０及び図５１には図４９に示される第
２の下位ＣＰＵのアドレスマップにおける実効アドレス
の計算方法が例示されている。
２の下位ＣＰＵのアドレスマップにおける実効アドレス
の計算方法が例示されている。
【０４９５】実効アドレスの計算方法は、図７、図８と
ほぼ同様であるが、データアクセス時には、全て、実効
アドレスは１６ビットで計算した上で、上位８ビットを
符号拡張して、０〜Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００
〜Ｈ’ＦＦＦＦＦＦを指定する。
ほぼ同様であるが、データアクセス時には、全て、実効
アドレスは１６ビットで計算した上で、上位８ビットを
符号拡張して、０〜Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００
〜Ｈ’ＦＦＦＦＦＦを指定する。
【０４９６】プログラムカウンタ相対は、分岐命令に使
用し、前記同様に２４ビットで計算する。また、図示は
されないものの、分岐命令に、メモリ間接または絶対ア
ドレス２４ビットが使用可能な場合は、２４ビットで実
効アドレスを計算する。
用し、前記同様に２４ビットで計算する。また、図示は
されないものの、分岐命令に、メモリ間接または絶対ア
ドレス２４ビットが使用可能な場合は、２４ビットで実
効アドレスを計算する。
【０４９７】上位ＣＰＵの、前記準マキシマムモードに
おいては、図４９に第２の下位ＣＰＵのアドレスマップ
と同様にする。実際には、実効アドレスの計算自体は図
７、図８と同様にしておき、ポストインクリメント／プ
リデクリメントレジスタ間接の汎用レジスタＥへの書込
みを抑止するとともに、実効アドレスを利用する際に、
上位８ビットを符号拡張すればよい。個別のアドレッシ
ングモードによらず、統一的な制御を可能にして、論理
的規模を縮小できる。一方、実効アドレスの計算には、
仕様上、汎用レジスタＲのみを使用することになるか
ら、汎用レジスタＥをデータ用に使用でき、実質的に汎
用レジスタを増加させたことになる。
おいては、図４９に第２の下位ＣＰＵのアドレスマップ
と同様にする。実際には、実効アドレスの計算自体は図
７、図８と同様にしておき、ポストインクリメント／プ
リデクリメントレジスタ間接の汎用レジスタＥへの書込
みを抑止するとともに、実効アドレスを利用する際に、
上位８ビットを符号拡張すればよい。個別のアドレッシ
ングモードによらず、統一的な制御を可能にして、論理
的規模を縮小できる。一方、実効アドレスの計算には、
仕様上、汎用レジスタＲのみを使用することになるか
ら、汎用レジスタＥをデータ用に使用でき、実質的に汎
用レジスタを増加させたことになる。
【０４９８】第２の下位ＣＰＵの場合には、上位ＣＰＵ
に比較して、汎用レジスタ本数が限定されているから、
プログラム用のアドレス空間を縮小せず、実質的に汎用
レジスタを増加させるメリットが相対的に大きい。
に比較して、汎用レジスタ本数が限定されているから、
プログラム用のアドレス空間を縮小せず、実質的に汎用
レジスタを増加させるメリットが相対的に大きい。
【０４９９】以上説明した第１の下位ＣＰＵ及び第２の
下位ＣＰＵと共に上位ＣＰＵ２を提供することにより、
以下の作用効果を得る。
下位ＣＰＵと共に上位ＣＰＵ２を提供することにより、
以下の作用効果を得る。
【０５００】〔１−１〕異なる命令セットを持つ複数の
ＣＰＵが、それぞれ論理的規模を縮小しつつ、それぞれ
固有の特徴を以って、応用分野乃至使用者の多様な要求
に応えることを可能にする。
ＣＰＵが、それぞれ論理的規模を縮小しつつ、それぞれ
固有の特徴を以って、応用分野乃至使用者の多様な要求
に応えることを可能にする。
【０５０１】〔１−２〕下位ＣＰＵのレジスタ構成、命
令セット、並びに下位ＣＰＵの命令実行機能を包含する
ことにより、下位ＣＰＵのために開発されたプログラム
は、少なくとも、ソースプログラムのレベルで上位ＣＰ
Ｕに利用可能になり、少なくとも、ソースプログラムレ
ベルでの上位互換を実現することができる。
令セット、並びに下位ＣＰＵの命令実行機能を包含する
ことにより、下位ＣＰＵのために開発されたプログラム
は、少なくとも、ソースプログラムのレベルで上位ＣＰ
Ｕに利用可能になり、少なくとも、ソースプログラムレ
ベルでの上位互換を実現することができる。
【０５０２】〔１−３〕有効なアドレスのビット数と、
ベクタ及びスタックの単位サイズとを切り替える動作モ
ードを予め用意しておくことにより、オブジェクトプロ
グラムレベルでの上位互換も簡単に実現できるようにな
る。
ベクタ及びスタックの単位サイズとを切り替える動作モ
ードを予め用意しておくことにより、オブジェクトプロ
グラムレベルでの上位互換も簡単に実現できるようにな
る。
【０５０３】〔１−４〕第１、第２の下位ＣＰＵの双方
に対して、ソースプログラムレベルまたはオブジェクト
プログラムレベルでの上位互換を実現した、上位ＣＰＵ
を提供することにより、第１、第２の下位ＣＰＵのそれ
ぞれの上位互換のＣＰＵを開発することに比較して、開
発効率を向上できる。更に、機能乃至性能を向上する場
合にも、上位ＣＰＵに対する互換性を維持すれば、自ず
から、第１、第２の下位ＣＰＵに対しても上位互換を維
持できるから、将来拡張性を維持できるし、また開発効
率も向上することができる。例えば、上位ＣＰＵについ
て、内部データバスを３２ビット化するなどして高速化
できれば、第１、第２の下位ＣＰＵのソフトウェア資産
を有効に利用しつつ、高速化を享受できることになる。
に対して、ソースプログラムレベルまたはオブジェクト
プログラムレベルでの上位互換を実現した、上位ＣＰＵ
を提供することにより、第１、第２の下位ＣＰＵのそれ
ぞれの上位互換のＣＰＵを開発することに比較して、開
発効率を向上できる。更に、機能乃至性能を向上する場
合にも、上位ＣＰＵに対する互換性を維持すれば、自ず
から、第１、第２の下位ＣＰＵに対しても上位互換を維
持できるから、将来拡張性を維持できるし、また開発効
率も向上することができる。例えば、上位ＣＰＵについ
て、内部データバスを３２ビット化するなどして高速化
できれば、第１、第２の下位ＣＰＵのソフトウェア資産
を有効に利用しつつ、高速化を享受できることになる。
【０５０４】〔１−５〕内部構成を共通化することによ
って、第１の下位ＣＰＵの上位互換で、上位ＣＰＵの下
位互換となるようなＣＰＵ、或いは、第２の下位ＣＰＵ
に、更に下位互換のＣＰＵなど、種々の互換性のあるＣ
ＰＵを提供することが容易にできる。
って、第１の下位ＣＰＵの上位互換で、上位ＣＰＵの下
位互換となるようなＣＰＵ、或いは、第２の下位ＣＰＵ
に、更に下位互換のＣＰＵなど、種々の互換性のあるＣ
ＰＵを提供することが容易にできる。
【０５０５】〔１−６〕第２の下位ＣＰＵの命令セット
を上位ＣＰＵのサブセットとし、削除した命令セットに
対応する論理回路などを、上位ＣＰＵから削除して、第
２の下位ＣＰＵを開発することにより、開発効率を向上
することができる。
を上位ＣＰＵのサブセットとし、削除した命令セットに
対応する論理回路などを、上位ＣＰＵから削除して、第
２の下位ＣＰＵを開発することにより、開発効率を向上
することができる。
【０５０６】〔１−７〕第１の下位ＣＰＵに対して、上
位ＣＰＵで追加された命令セットの部分の一部を、第２
の下位ＣＰＵで継承することによって、第１、第２の下
位ＣＰＵを互いに包含しない命令セットにして、総体的
に、多様な要求に応えることができる。
位ＣＰＵで追加された命令セットの部分の一部を、第２
の下位ＣＰＵで継承することによって、第１、第２の下
位ＣＰＵを互いに包含しない命令セットにして、総体的
に、多様な要求に応えることができる。
【０５０７】〔１−８〕ソースプログラムレベルまたは
オブジェクトプログラムレベルでの上位互換を実現する
ことによって、ソフトウェア資産を有効に利用すること
ができ、使用者のソフトウェア開発効率を向上すること
ができる。
オブジェクトプログラムレベルでの上位互換を実現する
ことによって、ソフトウェア資産を有効に利用すること
ができ、使用者のソフトウェア開発効率を向上すること
ができる。
【０５０８】〔１−９〕異なる命令セットを持つ複数の
ＣＰＵを含めて、ソフトウェア開発装置を共通に利用可
能にし、ＣＰＵを選択する手段を設けることによって、
ソフトウェア開発費用を減少させることができる。ま
た、アセンブラなどは上位ＣＰＵについて開発して、そ
のほかのＣＰＵについては、未定義の命令を検出すれば
よいから、ソフトウェア開発装置の開発効率を向上する
ことができる。開発効率を向上することによって、開発
に必要な資源を削減し、削減した資源を以って、機能向
上の頻度を高めることも可能になる。
ＣＰＵを含めて、ソフトウェア開発装置を共通に利用可
能にし、ＣＰＵを選択する手段を設けることによって、
ソフトウェア開発費用を減少させることができる。ま
た、アセンブラなどは上位ＣＰＵについて開発して、そ
のほかのＣＰＵについては、未定義の命令を検出すれば
よいから、ソフトウェア開発装置の開発効率を向上する
ことができる。開発効率を向上することによって、開発
に必要な資源を削減し、削減した資源を以って、機能向
上の頻度を高めることも可能になる。
【０５０９】〔１−１０〕ソフトウェア開発装置及び、
アセンブリ言語での記述フォーマットを、第１、第２の
下位ＣＰＵで共通に利用可能にし、第１、第２の下位Ｃ
ＰＵ間でのソフトウェア資産の移植を、比較的容易にす
ることができる。いずれかの下位ＣＰＵを使用すること
により、上位のＣＰＵに移行するほど費用を増加させな
い。
アセンブリ言語での記述フォーマットを、第１、第２の
下位ＣＰＵで共通に利用可能にし、第１、第２の下位Ｃ
ＰＵ間でのソフトウェア資産の移植を、比較的容易にす
ることができる。いずれかの下位ＣＰＵを使用すること
により、上位のＣＰＵに移行するほど費用を増加させな
い。
【０５１０】〔１−１１〕ソフトウェア開発装置上の、
汎用的な機能のみを有する汎用レジスタの記述を複数使
用可能にすることにより、他のＣＰＵからのプログラム
の移植を、比較的容易に行なうことができる。
汎用的な機能のみを有する汎用レジスタの記述を複数使
用可能にすることにより、他のＣＰＵからのプログラム
の移植を、比較的容易に行なうことができる。
【０５１１】〔１−１２〕複数のＣＰＵに対応させてエ
ミュレーション用プロセッサのエミュレーション用イン
タフェースを共通化することにより、同じエミュレータ
のハードウェアを共有できる。エミュレーション用イン
タフェースを共通化したり、エミュレータのハードウェ
アを共通化することによって、逸早く開発環境を整える
ことができ、また、エミュレータの開発に必要な資源を
最小限にすることができる。
ミュレーション用プロセッサのエミュレーション用イン
タフェースを共通化することにより、同じエミュレータ
のハードウェアを共有できる。エミュレーション用イン
タフェースを共通化したり、エミュレータのハードウェ
アを共通化することによって、逸早く開発環境を整える
ことができ、また、エミュレータの開発に必要な資源を
最小限にすることができる。
【０５１２】〔１−１３〕上位ＣＰＵに対するエミュレ
ーション用論理を持ち、かかる上位ＣＰＵに対するエミ
ュレーション用論理を以って、第１、第２の下位ＣＰＵ
のエミュレーション用プロセッサを構成することがで
き、エミュレーション用プロセッサの開発効率を向上す
ることができる。
ーション用論理を持ち、かかる上位ＣＰＵに対するエミ
ュレーション用論理を以って、第１、第２の下位ＣＰＵ
のエミュレーション用プロセッサを構成することがで
き、エミュレーション用プロセッサの開発効率を向上す
ることができる。
【０５１３】以上説明した上位ＣＰＵ２によれば以下の
作用効果を得る。
作用効果を得る。
【０５１４】〔２−１〕レジスタ拡張用前置命令コード
で、レジスタグループを指定し、このレジスタ拡張用前
置命令コードを省略可能とし、更にはレジスタ拡張用前
置命令コードを付加しない場合の命令コードを既存のＣ
ＰＵの命令コードと同一とすることにより、互換性を損
なわずに、汎用レジスタを増加させることができる。ソ
フトウェア資産を有効に利用可能とするとともに、使い
勝手を向上し、処理速度を向上することができる。レジ
スタ拡張用前置命令コードを用いることにより、全ての
汎用レジスタは同時に指定可能であるから、汎用レジス
タ上のデータの配置などを考慮する必要がなく、プログ
ラムの作成を容易にすることができる。
で、レジスタグループを指定し、このレジスタ拡張用前
置命令コードを省略可能とし、更にはレジスタ拡張用前
置命令コードを付加しない場合の命令コードを既存のＣ
ＰＵの命令コードと同一とすることにより、互換性を損
なわずに、汎用レジスタを増加させることができる。ソ
フトウェア資産を有効に利用可能とするとともに、使い
勝手を向上し、処理速度を向上することができる。レジ
スタ拡張用前置命令コードを用いることにより、全ての
汎用レジスタは同時に指定可能であるから、汎用レジス
タ上のデータの配置などを考慮する必要がなく、プログ
ラムの作成を容易にすることができる。
【０５１５】〔２−２〕グループ指定フィールドを既存
の命令コードの前に配置することにより、汎用レジスタ
を使用する全ての命令について、汎用レジスタを増加さ
せることができる。この指定方法を共通化することによ
り、必要な論理的物理的規模の増加を抑止し、ひいては
製造費用の増加も抑止することができる。既存の論理と
大部分を共通にできるから、設計資産を有効に利用し
て、設計品質を向上したり、開発期間を短縮したりでき
る。また、互換性を保った、アドレス空間の広いＣＰＵ
と狭いＣＰＵがある場合、双方に、互換性を維持しつつ
汎用レスタを追加することも可能である。
の命令コードの前に配置することにより、汎用レジスタ
を使用する全ての命令について、汎用レジスタを増加さ
せることができる。この指定方法を共通化することによ
り、必要な論理的物理的規模の増加を抑止し、ひいては
製造費用の増加も抑止することができる。既存の論理と
大部分を共通にできるから、設計資産を有効に利用し
て、設計品質を向上したり、開発期間を短縮したりでき
る。また、互換性を保った、アドレス空間の広いＣＰＵ
と狭いＣＰＵがある場合、双方に、互換性を維持しつつ
汎用レスタを追加することも可能である。
【０５１６】〔２−３〕下位ＣＰＵにおける既存のレジ
スタグループを指定するものに相当するオペレーション
コード（レジスタ拡張用前置命令コード）を、ＮＯＰ
（ノーオペレーション）命令と同一にすることにより、
オペレーションコードマップを有効に利用するととも
に、論理構成を共通化し、論理的規模の増加を抑止する
ことができる。
スタグループを指定するものに相当するオペレーション
コード（レジスタ拡張用前置命令コード）を、ＮＯＰ
（ノーオペレーション）命令と同一にすることにより、
オペレーションコードマップを有効に利用するととも
に、論理構成を共通化し、論理的規模の増加を抑止する
ことができる。
【０５１７】〔２−４〕グループ指定フィールドに余裕
を持たせることにより、半導体製造プロセスの進展など
に対応して、互換性を維持しつつ、汎用レジスタを増加
させることができる。使い勝手を更に向上し、処理速度
を向上することができる。方式的には同一にできるの
で、開発効率を向上することができる。また、アセンブ
ラやＣコンパイラ、シミュレータ、逆アセンブラなどの
ソフトウェアツールなどを、前記拡張を考慮して設計し
ておく、乃至、予め、前記拡張に対応させておくことに
より、開発効率を向上することができる。
を持たせることにより、半導体製造プロセスの進展など
に対応して、互換性を維持しつつ、汎用レジスタを増加
させることができる。使い勝手を更に向上し、処理速度
を向上することができる。方式的には同一にできるの
で、開発効率を向上することができる。また、アセンブ
ラやＣコンパイラ、シミュレータ、逆アセンブラなどの
ソフトウェアツールなどを、前記拡張を考慮して設計し
ておく、乃至、予め、前記拡張に対応させておくことに
より、開発効率を向上することができる。
【０５１８】〔２−５〕ＣＰＵＣＲのような制御レジス
タを設けて、これによって暗黙的に使用されるスタック
ポインタなどのグループを指定することにより、スタッ
クポインタを変更可能になり、スタックの再配置などを
容易に行ことができる。レジスタ拡張用前置命令コード
を付加できない割込例外処理についても、スタックポイ
ンタを変更することができる。サブルーチン分岐と割込
みなどの例外処理のスタックポインタを分離することが
できる。サブルーチン用のスタック領域と、割込用のス
タック領域とを別に持つことができる。これによって、
サブルーチン分岐などで実現される各タスクが、予期し
得ない割込み例外処理に対応するためにスタックを確保
する必要がなくなり、スタックの使用量を抑止すること
ができる。
タを設けて、これによって暗黙的に使用されるスタック
ポインタなどのグループを指定することにより、スタッ
クポインタを変更可能になり、スタックの再配置などを
容易に行ことができる。レジスタ拡張用前置命令コード
を付加できない割込例外処理についても、スタックポイ
ンタを変更することができる。サブルーチン分岐と割込
みなどの例外処理のスタックポインタを分離することが
できる。サブルーチン用のスタック領域と、割込用のス
タック領域とを別に持つことができる。これによって、
サブルーチン分岐などで実現される各タスクが、予期し
得ない割込み例外処理に対応するためにスタックを確保
する必要がなくなり、スタックの使用量を抑止すること
ができる。
【０５１９】〔２−６〕上位ＣＰＵは、第１の下位ＣＰ
Ｕに既存の、転送命令コード、演算命令コードを命令拡
張用前置命令コードと共に組合せて1命令として実行
し、前記各命令コード単独では既存の動作を行なうか
ら、既存の命令実行を阻害することがない。また、第１
の下位ＣＰＵで作成した、既存の命令のみを使用した既
存のソフトウェア資産をそのまま利用できる。換言すれ
ば、第１の下位ＣＰＵとの互換性を損なわずに、メモリ
上のデータに対する直接的な演算を可能とすることがで
きる。メモリとレジスタ間の演算のみならず、メモリ間
の直接的なデータ転送を可能とすることができる。ソフ
トウェア資産を有効に利用可能とするとともに、不所望
な汎用レジスタの待避／復帰動作などを抑止して、使い
勝手を向上するとともに、プログラム容量を縮小し、処
理速度を向上することができる。プログラム容量を縮小
することによって、ひいては、プログラム格納用のＲＯ
Ｍなどのメモリ容量を縮小し、費用を節約することがで
きる。
Ｕに既存の、転送命令コード、演算命令コードを命令拡
張用前置命令コードと共に組合せて1命令として実行
し、前記各命令コード単独では既存の動作を行なうか
ら、既存の命令実行を阻害することがない。また、第１
の下位ＣＰＵで作成した、既存の命令のみを使用した既
存のソフトウェア資産をそのまま利用できる。換言すれ
ば、第１の下位ＣＰＵとの互換性を損なわずに、メモリ
上のデータに対する直接的な演算を可能とすることがで
きる。メモリとレジスタ間の演算のみならず、メモリ間
の直接的なデータ転送を可能とすることができる。ソフ
トウェア資産を有効に利用可能とするとともに、不所望
な汎用レジスタの待避／復帰動作などを抑止して、使い
勝手を向上するとともに、プログラム容量を縮小し、処
理速度を向上することができる。プログラム容量を縮小
することによって、ひいては、プログラム格納用のＲＯ
Ｍなどのメモリ容量を縮小し、費用を節約することがで
きる。
【０５２０】〔２−７〕第１の下位ＣＰＵに既存の、転
送命令の命令コード、演算命令の命令コードを命令拡張
用前置命令コードと共に組合せて、動作するから、命令
デコーダの、従来の設計資産を有効に利用することがで
き、論理的な規模の追加と変更を最小限にし、論理的・
物理的規模の増大を最小限にできる。また、開発に必要
な期間を短縮し、資源を節約することができる。既存の
データアクセスのためのアドレッシングモードを全てサ
ポートできるから、任意のアドレッシングモードの組合
せを可能にして、プログラムの作成を容易にすることが
できる。
送命令の命令コード、演算命令の命令コードを命令拡張
用前置命令コードと共に組合せて、動作するから、命令
デコーダの、従来の設計資産を有効に利用することがで
き、論理的な規模の追加と変更を最小限にし、論理的・
物理的規模の増大を最小限にできる。また、開発に必要
な期間を短縮し、資源を節約することができる。既存の
データアクセスのためのアドレッシングモードを全てサ
ポートできるから、任意のアドレッシングモードの組合
せを可能にして、プログラムの作成を容易にすることが
できる。
【０５２１】〔２−８〕第１の下位ＣＰＵの命令セット
に追加する命令コードをレジスタ拡張用及び命令拡張用
前置命令コードに止めることができるから、命令セット
の変更を最小限にして上位ＣＰＵ２の命令セットを構成
することができる。
に追加する命令コードをレジスタ拡張用及び命令拡張用
前置命令コードに止めることができるから、命令セット
の変更を最小限にして上位ＣＰＵ２の命令セットを構成
することができる。
【０５２２】〔２−９〕デスティネーションがメモリで
ある場合に、デスティネーションデータのリード時の実
効アドレスをテンポラリレジスタに確保し、演算結果の
デスティネーションデータのライト時の実効アドレスの
計算を不要にし、直ちにライト動作を実行可能にして、
実行時間を短縮することができる。また、デスティネー
ションデータのライトを行なう命令コードを、ＣＰＵ内
部で自動的に生成し、命令長を短縮するとともに、かか
る命令コードに、データサイズを指示することによっ
て、必要な命令コードを節約し、かかる命令コードを転
送命令の動作と類似にすることによって、設計を容易に
し、制御回路の論理規模を縮小することができる。比較
命令のように、デスティネーションデータのライト動作
を必要としない命令においては、ライトサイクルを空き
サイクルとすることによって、他の命令との動作を共通
化し、設計を容易にし、制御回路の論理規模を縮小する
ことができる。設計を容易にすることによって、ひいて
は、開発期間を短縮することができる。
ある場合に、デスティネーションデータのリード時の実
効アドレスをテンポラリレジスタに確保し、演算結果の
デスティネーションデータのライト時の実効アドレスの
計算を不要にし、直ちにライト動作を実行可能にして、
実行時間を短縮することができる。また、デスティネー
ションデータのライトを行なう命令コードを、ＣＰＵ内
部で自動的に生成し、命令長を短縮するとともに、かか
る命令コードに、データサイズを指示することによっ
て、必要な命令コードを節約し、かかる命令コードを転
送命令の動作と類似にすることによって、設計を容易に
し、制御回路の論理規模を縮小することができる。比較
命令のように、デスティネーションデータのライト動作
を必要としない命令においては、ライトサイクルを空き
サイクルとすることによって、他の命令との動作を共通
化し、設計を容易にし、制御回路の論理規模を縮小する
ことができる。設計を容易にすることによって、ひいて
は、開発期間を短縮することができる。
【０５２３】〔２−１０〕命令拡張用前置命令コード
と、メモリをリードする転送命令の命令コードと、メモ
リに対する転送命令の命令コードを組合せることによっ
て、メモリ・メモリ間の転送を実現できる。
と、メモリをリードする転送命令の命令コードと、メモ
リに対する転送命令の命令コードを組合せることによっ
て、メモリ・メモリ間の転送を実現できる。
【０５２４】〔２−１１〕イミディエイトデータの転送
命令の命令コードと、メモリに対する転送命令の命令コ
ードを組合せることによって、イミディエイト・メモリ
間の転送を実現できる。
命令の命令コードと、メモリに対する転送命令の命令コ
ードを組合せることによって、イミディエイト・メモリ
間の転送を実現できる。
【０５２５】〔２−１２〕命令拡張用前置命令コードに
他の情報を含めることによって、命令コード長を短縮
し、実行時間を短縮することができる。例えば、既存の
ＣＰＵにおいて、メモリに対する演算以外の指示を行な
う前置命令コードと演算コードとを組合せて実現されて
いる命令が存在する場合、前記メモリに対する演算以外
の指示を、前記メモリに対する演算を指示する命令拡張
用前置命令コードに含めることによって、命令コード長
を短縮し、実行時間を短縮することができる。
他の情報を含めることによって、命令コード長を短縮
し、実行時間を短縮することができる。例えば、既存の
ＣＰＵにおいて、メモリに対する演算以外の指示を行な
う前置命令コードと演算コードとを組合せて実現されて
いる命令が存在する場合、前記メモリに対する演算以外
の指示を、前記メモリに対する演算を指示する命令拡張
用前置命令コードに含めることによって、命令コード長
を短縮し、実行時間を短縮することができる。
【０５２６】〔２−１３〕既存の命令を組合せ、新規の
命令機能を実現しているので、既存のＣＰＵと比較し
て、将来拡張余裕を同等程度に保持することができる。
例えば、既存のＣＰＵに対して、更なる命令セットの拡
張や更なる高速化が可能になった場合には、かかる技術
を、本発明を適用したＣＰＵにも用いることができる。
新規の命令機能を実現している、既存の命令に、前記技
術を用い、これを組合せて、前記新規の命令機能を実現
することができる。
命令機能を実現しているので、既存のＣＰＵと比較し
て、将来拡張余裕を同等程度に保持することができる。
例えば、既存のＣＰＵに対して、更なる命令セットの拡
張や更なる高速化が可能になった場合には、かかる技術
を、本発明を適用したＣＰＵにも用いることができる。
新規の命令機能を実現している、既存の命令に、前記技
術を用い、これを組合せて、前記新規の命令機能を実現
することができる。
【０５２７】以上説明した第２の下位ＣＰＵによれば以
下の作用効果を得る。
下の作用効果を得る。
【０５２８】〔３−１〕第２の下位ＣＰＵにおいて、ア
ドレス空間とプログラムカウンタを上位ＣＰＵと同等に
し、プログラムの大容量化に応えるとともに、比較的小
規模なデータを扱える程度に、データ転送のアドレッシ
ングモードを縮小したり、転送データのデータサイズを
限定したりして、所望の応用分野などでの使い勝手を損
なわずに、ＣＰＵの論理的規模を縮小できる。
ドレス空間とプログラムカウンタを上位ＣＰＵと同等に
し、プログラムの大容量化に応えるとともに、比較的小
規模なデータを扱える程度に、データ転送のアドレッシ
ングモードを縮小したり、転送データのデータサイズを
限定したりして、所望の応用分野などでの使い勝手を損
なわずに、ＣＰＵの論理的規模を縮小できる。
【０５２９】〔３−２〕データアクセス時に使用できる
アドレス空間を小さくすることによって、更に論理的な
規模を縮小できる。また、データアクセス時に使用でき
るアドレス空間を２つに分割することによって、使い勝
手を損なわずに、上位ＣＰＵとのアドレス空間上の互換
性を維持するとともに、上位ＣＰＵに実効アドレス計算
方法などを切り替える動作モードを予め用意しておくこ
とにより、ソフトウェア上の互換性を維持することがで
きる。
アドレス空間を小さくすることによって、更に論理的な
規模を縮小できる。また、データアクセス時に使用でき
るアドレス空間を２つに分割することによって、使い勝
手を損なわずに、上位ＣＰＵとのアドレス空間上の互換
性を維持するとともに、上位ＣＰＵに実効アドレス計算
方法などを切り替える動作モードを予め用意しておくこ
とにより、ソフトウェア上の互換性を維持することがで
きる。
【０５３０】〔３−３〕プログラム用のアドレス空間
を、上位ＣＰＵと同等に、大きくしていることにより、
Ｃ言語などの高級言語を使用したプログラミングなどに
対する適性を向上できる。また、スタックポインタを切
替え可能にすることによって、ＯＳなどのタスク管理時
のスタックの容量の不所望な増加を抑止できる。
を、上位ＣＰＵと同等に、大きくしていることにより、
Ｃ言語などの高級言語を使用したプログラミングなどに
対する適性を向上できる。また、スタックポインタを切
替え可能にすることによって、ＯＳなどのタスク管理時
のスタックの容量の不所望な増加を抑止できる。
【０５３１】〔３−４〕データアクセス用の実効アドレ
スの計算を、アドレス空間に対応するビット長より、短
いビット長（１６ビット）で行い、符号拡張して実効ア
ドレスを得ることによって、汎用レジスタの上位側（汎
用レジスタＥ）をデータレジスタとして使用可能にし、
実質的に汎用レジスタ数を増加させることができる。
スの計算を、アドレス空間に対応するビット長より、短
いビット長（１６ビット）で行い、符号拡張して実効ア
ドレスを得ることによって、汎用レジスタの上位側（汎
用レジスタＥ）をデータレジスタとして使用可能にし、
実質的に汎用レジスタ数を増加させることができる。
【０５３２】前記検討課題Ａ乃至Ｃの解決手段に関する
発明の具体例について説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
発明の具体例について説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【０５３３】例えば、対象になるＣＰＵは、上位ＣＰ
Ｕ、第１、第２の下位ＣＰＵに限定されない。第１の下
位ＣＰＵの上位互換で、上位ＣＰＵの下位互換となるよ
うなＣＰＵが存在してもよい。或いは、第２の下位ＣＰ
Ｕに、更に下位互換のＣＰＵが存在してもよい。第２の
下位ＣＰＵの２つの実施例は、排他的なものではなく、
同時に存在してもよい。そのほか、種々の互換性のある
ＣＰＵを提供することができる。
Ｕ、第１、第２の下位ＣＰＵに限定されない。第１の下
位ＣＰＵの上位互換で、上位ＣＰＵの下位互換となるよ
うなＣＰＵが存在してもよい。或いは、第２の下位ＣＰ
Ｕに、更に下位互換のＣＰＵが存在してもよい。第２の
下位ＣＰＵの２つの実施例は、排他的なものではなく、
同時に存在してもよい。そのほか、種々の互換性のある
ＣＰＵを提供することができる。
【０５３４】レジスタ構成（プログラミングモデル）、
即ち、汎用レジスタのビット数あるいはレジスタの本数
などは任意に選択することもできる。アドレッシングモ
ードと実効アドレスの計算方法についても種々変更可能
である。 ＣＰＵの具体的な論理回路例などについても
限定されない。ＥＡ１コードなどは転送命令コードと全
く同じでなくてもよい。少なくともＣＰＵ内部の実行に
おいて同等の動作をすればよい。前置コードに従って転
送命令コードの一部のビットの意味を変更してＥＡ１コ
ードとしたりすることができる。汎用レジスタは、アド
レス及びデータに共通に利用可能なものである必要はな
く、一部または全部がアドレス専用またはデータ専用の
ものであってもよい。
即ち、汎用レジスタのビット数あるいはレジスタの本数
などは任意に選択することもできる。アドレッシングモ
ードと実効アドレスの計算方法についても種々変更可能
である。 ＣＰＵの具体的な論理回路例などについても
限定されない。ＥＡ１コードなどは転送命令コードと全
く同じでなくてもよい。少なくともＣＰＵ内部の実行に
おいて同等の動作をすればよい。前置コードに従って転
送命令コードの一部のビットの意味を変更してＥＡ１コ
ードとしたりすることができる。汎用レジスタは、アド
レス及びデータに共通に利用可能なものである必要はな
く、一部または全部がアドレス専用またはデータ専用の
ものであってもよい。
【０５３５】前置命令コードの種類は特に限定はされな
い。命令拡張用前置命令コードは、転送命令と演算命令
を組合せる情報や、転送命令と転送命令を組み合わせる
情報以外の別の制御情報を含んでもよい。例えば、デー
タサイズを指示する情報を含んでもよい。また、命令コ
ードの基本単位１６ビットに限定する必要はなく、８ビ
ット或いは３２ビットなど任意のビット幅とできる。命
令コードの組合せについては、命令拡張用前置命令コー
ド、第１のリード型転送命令コード、第２のリード型転
送命令コード、演算命令コード、ライト型転送命令コー
ドを組合せて、メモリ上の相異なる２つのアドレスのデ
ータを入力して、演算し、結果を、ライト型転送命令コ
ードで指定する別のメモリのアドレスに格納するように
することもできる。第１、第２のリード型転送命令コー
ドを省略して、汎用レジスタ上のデータを入力とするこ
ともできる。命令拡張用前置命令コード、第１のリード
型転送命令コード、第２のリード型転送命令コードを組
み合せて、第１のリード型転送命令コードでリードした
データを、第２のリード型転送命令コードのアドレス計
算に用いるようにすることもできる。
い。命令拡張用前置命令コードは、転送命令と演算命令
を組合せる情報や、転送命令と転送命令を組み合わせる
情報以外の別の制御情報を含んでもよい。例えば、デー
タサイズを指示する情報を含んでもよい。また、命令コ
ードの基本単位１６ビットに限定する必要はなく、８ビ
ット或いは３２ビットなど任意のビット幅とできる。命
令コードの組合せについては、命令拡張用前置命令コー
ド、第１のリード型転送命令コード、第２のリード型転
送命令コード、演算命令コード、ライト型転送命令コー
ドを組合せて、メモリ上の相異なる２つのアドレスのデ
ータを入力して、演算し、結果を、ライト型転送命令コ
ードで指定する別のメモリのアドレスに格納するように
することもできる。第１、第２のリード型転送命令コー
ドを省略して、汎用レジスタ上のデータを入力とするこ
ともできる。命令拡張用前置命令コード、第１のリード
型転送命令コード、第２のリード型転送命令コードを組
み合せて、第１のリード型転送命令コードでリードした
データを、第２のリード型転送命令コードのアドレス計
算に用いるようにすることもできる。
【０５３６】また、グループ０の汎用レジスタのみを、
メモリ上のデータに対する演算命令に使用可能としても
よい。シングルチップマイクロコンピュータのその他の
機能ブロックについても何等制約されない。
メモリ上のデータに対する演算命令に使用可能としても
よい。シングルチップマイクロコンピュータのその他の
機能ブロックについても何等制約されない。
【０５３７】《検討課題Ｄの解決手段に関する実施の形
態》次に、前記検討課題Ｄの解決手段に関する発明の具
体例を説明する。ここで説明するマイクロコンピュータ
は、特に制限されないが、図５３に例示されるＣＰＵ２
Ａを有する。マイクロコンピュータのモジュール構成
は、特に制限されないが図２と同様である。ＣＰＵ２Ａ
は図３のレジスタ構成を有し、ＣＰＵ２Ａのアドレス空
間は図６と同様であり、ＣＰＵ２Ａによる実効アドレス
の演算手法は図７及び図８に示される通りである。ＣＰ
Ｕ２Ａの機械語の命令フォーマットは図９に準拠する。
態》次に、前記検討課題Ｄの解決手段に関する発明の具
体例を説明する。ここで説明するマイクロコンピュータ
は、特に制限されないが、図５３に例示されるＣＰＵ２
Ａを有する。マイクロコンピュータのモジュール構成
は、特に制限されないが図２と同様である。ＣＰＵ２Ａ
は図３のレジスタ構成を有し、ＣＰＵ２Ａのアドレス空
間は図６と同様であり、ＣＰＵ２Ａによる実効アドレス
の演算手法は図７及び図８に示される通りである。ＣＰ
Ｕ２Ａの機械語の命令フォーマットは図９に準拠する。
【０５３８】図５４にはＣＰＵ２Ａのビットテスト命令
の命令フォーマットが例示される。ビットテスト命令
は、汎用レジスタ上またはアドレス空間上のデータの所
定のビットを検査して、検査結果をＣＣＲのＺフラグに
反映するものである。
の命令フォーマットが例示される。ビットテスト命令
は、汎用レジスタ上またはアドレス空間上のデータの所
定のビットを検査して、検査結果をＣＣＲのＺフラグに
反映するものである。
【０５３９】ビットテスト命令において、汎用レジスタ
上のデータは、図５４の（５）に例示されるように、レ
ジスタ直接で指定される。この時のビットテスト命令
は、オペレーションフィード（ｏｐ）とレジスタフィー
ルド（ｒ）及び、ビット番号を指定するビットフィール
ド（ｎ）を有する命令コードとなる。
上のデータは、図５４の（５）に例示されるように、レ
ジスタ直接で指定される。この時のビットテスト命令
は、オペレーションフィード（ｏｐ）とレジスタフィー
ルド（ｒ）及び、ビット番号を指定するビットフィール
ド（ｎ）を有する命令コードとなる。
【０５４０】ビットテスト命令において、汎アドレス空
間上のデータの指定は、図５４の（１）、（２）、
（３）、（４）に例示されるように、絶対アドレス８ビ
ット、１６ビット、３２ビット、及びレジスタ間接を使
用することができる。即ち、絶対アドレスの場合はオペ
レーションフィールド（ｏｐ）とＥＡ拡張部（ＥＡ）を
持つワード、レジスタ間接の場合はオペレーションフィ
ード（ｏｐ）とレジスタフィールド（ｒ）を持つワード
を有し、これに、前記レジスタ直接のビットテスト命令
に相当するワードが続く、命令フォーマットを有する。
間上のデータの指定は、図５４の（１）、（２）、
（３）、（４）に例示されるように、絶対アドレス８ビ
ット、１６ビット、３２ビット、及びレジスタ間接を使
用することができる。即ち、絶対アドレスの場合はオペ
レーションフィールド（ｏｐ）とＥＡ拡張部（ＥＡ）を
持つワード、レジスタ間接の場合はオペレーションフィ
ード（ｏｐ）とレジスタフィールド（ｒ）を持つワード
を有し、これに、前記レジスタ直接のビットテスト命令
に相当するワードが続く、命令フォーマットを有する。
【０５４１】図５５乃至図５７にはＣＰＵ２Ａのアドレ
ス空間上からデータを読み込んで、前記データの所定の
ビットの状態に応じた処理を行う複合命令の命令フォー
マットとして、アドレス空間上のデータの所定ビットに
対する条件分岐命令（ビット条件分岐命令）の命令フォ
ーマットを示す。ここで示す命令フォーマットは命令拡
張用前置命令コードを用いる後述の例とは異なる例であ
る。尚、単独の条件分岐命令ではコンディションコード
フィールド（ｃｃ）が分岐条件を指定する。複合命令と
して分岐命令が組み込まれたビット条件分岐命令におい
て分岐条件はビットコンディションフィールド（ｂｃ）
で指定されることになる。
ス空間上からデータを読み込んで、前記データの所定の
ビットの状態に応じた処理を行う複合命令の命令フォー
マットとして、アドレス空間上のデータの所定ビットに
対する条件分岐命令（ビット条件分岐命令）の命令フォ
ーマットを示す。ここで示す命令フォーマットは命令拡
張用前置命令コードを用いる後述の例とは異なる例であ
る。尚、単独の条件分岐命令ではコンディションコード
フィールド（ｃｃ）が分岐条件を指定する。複合命令と
して分岐命令が組み込まれたビット条件分岐命令におい
て分岐条件はビットコンディションフィールド（ｂｃ）
で指定されることになる。
【０５４２】アドレス空間上のデータの指定は、図５５
乃至図５７に示されるように、絶対アドレス８ビット、
１６ビット、３２ビット、及びレジスタ間接を使用する
ことができる。これは前記ビットテスト命令の場合のデ
ータ指定のための命令コード（ワード）と完全同一では
ないが共通のコードを有する。即ち、データ指定のため
の命令コードは、例えば“ＭＯＶＥ命令”のようなデー
タ転送命令であり、命令コード中に単数又は複数の余剰
ビットが存在し、その余剰ビットに適当な情報を設定し
ても、命令セット上でその他の命令コードと区別がつく
ようになっている。このようなデータ指定のための命令
コードは、メモリ空間上で参照したデータをプログラム
上解放されていないレジスタ例えばテンポラリデータレ
ジスタＴＲＤにロードする。
乃至図５７に示されるように、絶対アドレス８ビット、
１６ビット、３２ビット、及びレジスタ間接を使用する
ことができる。これは前記ビットテスト命令の場合のデ
ータ指定のための命令コード（ワード）と完全同一では
ないが共通のコードを有する。即ち、データ指定のため
の命令コードは、例えば“ＭＯＶＥ命令”のようなデー
タ転送命令であり、命令コード中に単数又は複数の余剰
ビットが存在し、その余剰ビットに適当な情報を設定し
ても、命令セット上でその他の命令コードと区別がつく
ようになっている。このようなデータ指定のための命令
コードは、メモリ空間上で参照したデータをプログラム
上解放されていないレジスタ例えばテンポラリデータレ
ジスタＴＲＤにロードする。
【０５４３】前記データ指定のための命令コードの後ろ
には、前記レジスタ直接のビットテスト命令に相当する
命令ワードに代えて、条件分岐命令、サブルーチン分岐
命令に相当するワードが続くことである。分岐アドレス
の指定は、ディスプレースメント８ビット、１６ビット
のプログラムカウンタ相対を使用することができる。こ
れは、既存の条件分岐命令と共通の命令コードであり、
コンディションフィールド（ｃｃ）が、ビットコンディ
ションフィールド（ｂｃ）となっている。更に、サブル
ーチン分岐は、ディスプレースメント１６ビットのプロ
グラムカウンタ相対のみを使用することができるように
している。
には、前記レジスタ直接のビットテスト命令に相当する
命令ワードに代えて、条件分岐命令、サブルーチン分岐
命令に相当するワードが続くことである。分岐アドレス
の指定は、ディスプレースメント８ビット、１６ビット
のプログラムカウンタ相対を使用することができる。こ
れは、既存の条件分岐命令と共通の命令コードであり、
コンディションフィールド（ｃｃ）が、ビットコンディ
ションフィールド（ｂｃ）となっている。更に、サブル
ーチン分岐は、ディスプレースメント１６ビットのプロ
グラムカウンタ相対のみを使用することができるように
している。
【０５４４】尚、前記アドレス空間の小さい、若しくは
下位のＣＰＵにおいて、ビットテスト命令に絶対アドレ
ス３２ビットがなかった場合には可能な範囲の組合せの
みを持つようにすればよい。
下位のＣＰＵにおいて、ビットテスト命令に絶対アドレ
ス３２ビットがなかった場合には可能な範囲の組合せの
みを持つようにすればよい。
【０５４５】ビットコンディションフィールド（ｂｃ）
は、下位３ビットｂｃ［２：０］が前記テンポラリデー
タレジスタＴＲＤのビット番号を、上位１ビットｂｃ
［３］が分岐条件（セット／クリア）を指定する。即
ち、ビット条件分岐命令の最初の命令コードによりアド
レス空間上で参照されて前記テンポラリデータレジスタ
ＴＲＤにロードされたデータに対するビット番号が下位
３ビットｂｃ［２：０］で指定され、指定されたビット
番号の値の真値（Ｔｒｕｅ）を前記上位１ビットｂｃ
［３］が指定し、参照値が真値であるとき分岐を指示す
るように作用される。
は、下位３ビットｂｃ［２：０］が前記テンポラリデー
タレジスタＴＲＤのビット番号を、上位１ビットｂｃ
［３］が分岐条件（セット／クリア）を指定する。即
ち、ビット条件分岐命令の最初の命令コードによりアド
レス空間上で参照されて前記テンポラリデータレジスタ
ＴＲＤにロードされたデータに対するビット番号が下位
３ビットｂｃ［２：０］で指定され、指定されたビット
番号の値の真値（Ｔｒｕｅ）を前記上位１ビットｂｃ
［３］が指定し、参照値が真値であるとき分岐を指示す
るように作用される。
【０５４６】図５５乃至図５７の複合命令としてのビッ
ト条件分岐命令によれば、アドレスａａのビットｎが１
にセットされている場合に分岐する命令は、ＢＢＳ ＃
ｎ，＠ａａ，ｄと記述すればよく、アドレスａａのビッ
トｎが０にクリアされている場合に分岐する命令は、Ｂ
ＢＣ ＃ｎ，＠ａａ，ｄと記述すればよく、アドレスａ
ａのビットｎが１にセットされている場合にサブルーチ
ン分岐する命令は、ＢＳＳＲ ＃ｎ，＠ａａ，ｄと記述
すればよく、アドレスａａのビットｎが０にクリアされ
ている場合にサブルーチン分岐する命令は、ＢＣＳＲ
＃ｎ，＠ａａ，ｄと記述すればよい。前記の通り、ｎ＝
ｂｃ［２：０］である。ディスプレースメントｄは、ア
センブリ言語においてはラベルを記述すればよく、相対
値の計算はアセンブラが行なう。
ト条件分岐命令によれば、アドレスａａのビットｎが１
にセットされている場合に分岐する命令は、ＢＢＳ ＃
ｎ，＠ａａ，ｄと記述すればよく、アドレスａａのビッ
トｎが０にクリアされている場合に分岐する命令は、Ｂ
ＢＣ ＃ｎ，＠ａａ，ｄと記述すればよく、アドレスａ
ａのビットｎが１にセットされている場合にサブルーチ
ン分岐する命令は、ＢＳＳＲ ＃ｎ，＠ａａ，ｄと記述
すればよく、アドレスａａのビットｎが０にクリアされ
ている場合にサブルーチン分岐する命令は、ＢＣＳＲ
＃ｎ，＠ａａ，ｄと記述すればよい。前記の通り、ｎ＝
ｂｃ［２：０］である。ディスプレースメントｄは、ア
センブリ言語においてはラベルを記述すればよく、相対
値の計算はアセンブラが行なう。
【０５４７】前記ビット条件分岐命令をサポートしない
ＣＰＵでは、例えばＢＢＳ ＃ｎ，＠ａａ，ｄは、 ＢＴＳＴ ＃ｎ，＠ａａ ＢＮＥ ｄ のように、ビットテスト命令（ＢＴＳＴ）とその命令の
実行結果に応じて分岐する命令（ＢＮＴ）とを記述する
必要があった。また、ＢＳＳＲ ＃ｎ，＠ａａ，ｄは、
例えば、 ＢＴＳＴ ＃ｎ，＠ａａ ＢＥＱ ＮＥＸＴ ＢＳＲ ｄ ＮＥＸＴ： のように、ビットテスト命令（ＢＴＳＴ）と、その命令
の実行結果に応じて分岐する命令（ＢＥＱ）と、ＰＣ相
対によるサブルーチン分岐命令（ＢＳＲ）とを記述する
必要があった。ビットテスト命令に代えてビット転送命
令（ＢＬＤ）とその命令の実行結果に応じて分岐する命
令（ＢＣＳまたはＢＣＣ）を用いても同じである。
ＣＰＵでは、例えばＢＢＳ ＃ｎ，＠ａａ，ｄは、 ＢＴＳＴ ＃ｎ，＠ａａ ＢＮＥ ｄ のように、ビットテスト命令（ＢＴＳＴ）とその命令の
実行結果に応じて分岐する命令（ＢＮＴ）とを記述する
必要があった。また、ＢＳＳＲ ＃ｎ，＠ａａ，ｄは、
例えば、 ＢＴＳＴ ＃ｎ，＠ａａ ＢＥＱ ＮＥＸＴ ＢＳＲ ｄ ＮＥＸＴ： のように、ビットテスト命令（ＢＴＳＴ）と、その命令
の実行結果に応じて分岐する命令（ＢＥＱ）と、ＰＣ相
対によるサブルーチン分岐命令（ＢＳＲ）とを記述する
必要があった。ビットテスト命令に代えてビット転送命
令（ＢＬＤ）とその命令の実行結果に応じて分岐する命
令（ＢＣＳまたはＢＣＣ）を用いても同じである。
【０５４８】図５５乃至図５７に示されるビット条件分
岐命令では、アドレス空間所で参照されたデータが汎用
レジスタではなくテンポラリデータレジスタＴＲＤにロ
ードされ、その所定ビットの値に応じて分岐の可否を制
御する事ができる。したがって、当該命令コードは１ワ
ード、実行ステート数は１ステートの短縮が可能であ
る。また、ビット条件サブルーチン分岐命令では、命令
コードは２ワード、実行ステート数は３ステートの短縮
が可能である。
岐命令では、アドレス空間所で参照されたデータが汎用
レジスタではなくテンポラリデータレジスタＴＲＤにロ
ードされ、その所定ビットの値に応じて分岐の可否を制
御する事ができる。したがって、当該命令コードは１ワ
ード、実行ステート数は１ステートの短縮が可能であ
る。また、ビット条件サブルーチン分岐命令では、命令
コードは２ワード、実行ステート数は３ステートの短縮
が可能である。
【０５４９】前記の通り、機器制御の場合には、これら
の条件分岐命令が組合せて（ツリー状に構成して）、多
数の分岐条件の中から分岐先を判定することが多いか
ら、上記短縮効果は全体的には、更に大きくなる。
の条件分岐命令が組合せて（ツリー状に構成して）、多
数の分岐条件の中から分岐先を判定することが多いか
ら、上記短縮効果は全体的には、更に大きくなる。
【０５５０】図５８にはＣＰＵ２Ａにおけるビット条件
分岐命令を考慮したときの別の命令フォーマットにおけ
る命令コードの組み合わせが例示される。ここに示す例
は、図５５乃至図５７で説明した命令フォーマットの命
令による機能を命令拡張用前置命令コードを用いて実現
する例である。即ち、アドレス空間上のデータ指定に用
いる命令コードを前記ビットテスト命令の場合のデータ
指定のための命令コード（ワード）と同一とし、更にそ
のワードの前に、プリフィックスコードとして前置命令
コードを付加する事により、上記同様に、複合命令をテ
ンポラリデータレジスタＴＲＤ等を用いて単一命令とし
て実行可能にするものである。
分岐命令を考慮したときの別の命令フォーマットにおけ
る命令コードの組み合わせが例示される。ここに示す例
は、図５５乃至図５７で説明した命令フォーマットの命
令による機能を命令拡張用前置命令コードを用いて実現
する例である。即ち、アドレス空間上のデータ指定に用
いる命令コードを前記ビットテスト命令の場合のデータ
指定のための命令コード（ワード）と同一とし、更にそ
のワードの前に、プリフィックスコードとして前置命令
コードを付加する事により、上記同様に、複合命令をテ
ンポラリデータレジスタＴＲＤ等を用いて単一命令とし
て実行可能にするものである。
【０５５１】図５８は前記図１２乃至図１４と合わせれ
ば、前記図１１乃至図１４に基づいて説明した命令拡張
用前置命令コード及び転送命令と共に複合された前記直
接的な演算命令の命令フォーマットにおける命令コード
の組合せも含めて表現されることになる。尚、ＣＰＵ２
Ａのメモリに対する転送命令の例の命令フォーマットは
前記図１１に基づいて説明した命令フォーマットと同じ
である。
ば、前記図１１乃至図１４に基づいて説明した命令拡張
用前置命令コード及び転送命令と共に複合された前記直
接的な演算命令の命令フォーマットにおける命令コード
の組合せも含めて表現されることになる。尚、ＣＰＵ２
Ａのメモリに対する転送命令の例の命令フォーマットは
前記図１１に基づいて説明した命令フォーマットと同じ
である。
【０５５２】図５８の命令フォーマットにおいて、ビッ
ト条件分岐命令は、命令拡張用前置命令コード、ＥＡ１
コード、分岐コードを組合せ手実現される。図ではＥＡ
２コードとの組合せも可能であるが、ＥＡ２コードはメ
モリアドレスをディスティネーションアドレスとするコ
ードを意味するから、実際には意味がない。
ト条件分岐命令は、命令拡張用前置命令コード、ＥＡ１
コード、分岐コードを組合せ手実現される。図ではＥＡ
２コードとの組合せも可能であるが、ＥＡ２コードはメ
モリアドレスをディスティネーションアドレスとするコ
ードを意味するから、実際には意味がない。
【０５５３】図５８の命令フォーマットにおいて、複合
命令としてのビットテスト命令は、命令拡張用前置命令
コード、ＥＡ１コード、ビットテスト命令コードを組合
せて実現することができる。このときの、ビットテスト
命令コードは、汎用レジスタ上の所望のビットに対する
ビットテスト命令、即ち、図５４の（５）の前記レジス
タ直接のアドレッシングモードに相当する命令コードと
する。また、所望のビットとキャリとの演算命令を備え
ているような場合には、ビットテスト命令と同様に実現
できる。図ではＥＡ２コードとの組合せも可能である
が、上記同様に実際には意味がない。
命令としてのビットテスト命令は、命令拡張用前置命令
コード、ＥＡ１コード、ビットテスト命令コードを組合
せて実現することができる。このときの、ビットテスト
命令コードは、汎用レジスタ上の所望のビットに対する
ビットテスト命令、即ち、図５４の（５）の前記レジス
タ直接のアドレッシングモードに相当する命令コードと
する。また、所望のビットとキャリとの演算命令を備え
ているような場合には、ビットテスト命令と同様に実現
できる。図ではＥＡ２コードとの組合せも可能である
が、上記同様に実際には意味がない。
【０５５４】図５８の命令フォーマットにおいてはビッ
トセット命令の機能を拡張できる。単独のビットセット
命令は、指定されたデータの指定されたビットにセット
する命令である。図５８の命令フォーマットにおいて、
複合命令としてのビットセット命令は、命令拡張用前置
命令コード、ＥＡ２コード、ビットテスト命令コードを
組合せる。このときの、ビットセット命令コードは、前
記同様に、汎用レジスタ上の所望のビットに対するビッ
トセット命令に相当する命令コードとする。図ではＥＡ
１コードとの組合せも可能であるが、ＥＡ１コードはメ
モリアドレスをソースアドレスとするコードを意味する
から、実際には意味がない。
トセット命令の機能を拡張できる。単独のビットセット
命令は、指定されたデータの指定されたビットにセット
する命令である。図５８の命令フォーマットにおいて、
複合命令としてのビットセット命令は、命令拡張用前置
命令コード、ＥＡ２コード、ビットテスト命令コードを
組合せる。このときの、ビットセット命令コードは、前
記同様に、汎用レジスタ上の所望のビットに対するビッ
トセット命令に相当する命令コードとする。図ではＥＡ
１コードとの組合せも可能であるが、ＥＡ１コードはメ
モリアドレスをソースアドレスとするコードを意味する
から、実際には意味がない。
【０５５５】ＣＰＵ２Ａにおける前記命令拡張用前置命
令コード（制御コード）のフォーマットは前記図１５に
基づいて説明したフォーマットと同じである。このフォ
ーマットに従えば、ソース側、デスティネーション側が
メモリである情報を示すビットを持っている。ビット条
件分岐命令、ビット操作命令の場合は、ソース側がメモ
リとなるように指定する。ＥＡ１とＥＡ２の転送命令コ
ードは同一としているため、ソース側がメモリであれ
ば、デスティネーション側に拘らず、命令拡張用前置命
令コードに続くものが、ＥＡ１と判断される。一方、ソ
ース側が汎用レジスタとされ、デスティネーション側が
メモリであれば、ＥＡ２と判断される。図５８の命令フ
ォーマットを有し１個の命令として実行されるとき、命
令コード間でのデータの受け渡しにはテンポラリデータ
レジスタＴＲＤが利用されることについては図５５乃至
図５７で説明したのと同様である。
令コード（制御コード）のフォーマットは前記図１５に
基づいて説明したフォーマットと同じである。このフォ
ーマットに従えば、ソース側、デスティネーション側が
メモリである情報を示すビットを持っている。ビット条
件分岐命令、ビット操作命令の場合は、ソース側がメモ
リとなるように指定する。ＥＡ１とＥＡ２の転送命令コ
ードは同一としているため、ソース側がメモリであれ
ば、デスティネーション側に拘らず、命令拡張用前置命
令コードに続くものが、ＥＡ１と判断される。一方、ソ
ース側が汎用レジスタとされ、デスティネーション側が
メモリであれば、ＥＡ２と判断される。図５８の命令フ
ォーマットを有し１個の命令として実行されるとき、命
令コード間でのデータの受け渡しにはテンポラリデータ
レジスタＴＲＤが利用されることについては図５５乃至
図５７で説明したのと同様である。
【０５５６】図５８による命令コードの組み合わせによ
り、所望のビットの存在するアドレスを指定するため
に、転送命令と同等のアドレッシングモードを使用する
ことができる。当該命令セットの中で、任意のアドレッ
シングモードを使用できるから、プログラミングを容易
にすることができる。例えば、レジスタ直接、レジスタ
間接と絶対アドレスのみしか持たない既存のＣＰＵに対
し、ディスプレースメント付きレジスタ間接、プリデク
リメント／ポストインクリメントレジスタ間接などを追
加することによって、複数のアドレスに存在するビット
を操作したり、参照したりする場合に、プログラムステ
ップ数を低減したり、処理速度を向上したりできる。こ
のとき、既存の、転送命令の命令コード、ビット操作命
令の命令コードを組合せて、動作するから、命令デコー
ダの、従来の設計資産を有効に利用することができ、論
理的な規模の追加と変更を最小限にし、論理的・物理的
規模の増大を最小限にできる。
り、所望のビットの存在するアドレスを指定するため
に、転送命令と同等のアドレッシングモードを使用する
ことができる。当該命令セットの中で、任意のアドレッ
シングモードを使用できるから、プログラミングを容易
にすることができる。例えば、レジスタ直接、レジスタ
間接と絶対アドレスのみしか持たない既存のＣＰＵに対
し、ディスプレースメント付きレジスタ間接、プリデク
リメント／ポストインクリメントレジスタ間接などを追
加することによって、複数のアドレスに存在するビット
を操作したり、参照したりする場合に、プログラムステ
ップ数を低減したり、処理速度を向上したりできる。こ
のとき、既存の、転送命令の命令コード、ビット操作命
令の命令コードを組合せて、動作するから、命令デコー
ダの、従来の設計資産を有効に利用することができ、論
理的な規模の追加と変更を最小限にし、論理的・物理的
規模の増大を最小限にできる。
【０５５７】ビット条件分岐命令については、図５５乃
至図５７のフォーマットのものと図５８のフォーマット
のものとを揃えることができる。両方で同等の機能が実
現できる命令（データ及び分岐先のアドレッシングモー
ドの組合せ）については、命令コード長及び実行ステー
ト数の短い方を採用すればよい。
至図５７のフォーマットのものと図５８のフォーマット
のものとを揃えることができる。両方で同等の機能が実
現できる命令（データ及び分岐先のアドレッシングモー
ドの組合せ）については、命令コード長及び実行ステー
ト数の短い方を採用すればよい。
【０５５８】図５３には前記ＣＰＵ２Ａの詳細な一例が
示される。図１のＣＰＵ２では特に図示はしなかった
が、コンディションコードレジスタＣＣＲにはコンディ
ションフィールド（ｃｃ）の値が入力され、コンディシ
ョンコードレジスタＣＣＲの所定のビットの値がコンデ
ィションフィールド（ｃｃ）の値に一致するか否かを判
定する判定回路（ＣＭＰ）３５が設けられ、これによる
判定結果を受けて分岐制御信号３６を生成する分岐制御
論理（ＢＲＣ）３７が設けられている。
示される。図１のＣＰＵ２では特に図示はしなかった
が、コンディションコードレジスタＣＣＲにはコンディ
ションフィールド（ｃｃ）の値が入力され、コンディシ
ョンコードレジスタＣＣＲの所定のビットの値がコンデ
ィションフィールド（ｃｃ）の値に一致するか否かを判
定する判定回路（ＣＭＰ）３５が設けられ、これによる
判定結果を受けて分岐制御信号３６を生成する分岐制御
論理（ＢＲＣ）３７が設けられている。
【０５５９】図５５乃至図５８の命令フォーマットで説
明した複合命令としてのビット条件分岐命令において、
テンポラリデータレジスタＴＲＤにはビットコンディシ
ョンフィールド（ｂｃ）の値が入力され、これによって
指定されるビット位置の値が分岐条件に一致するか否か
を判定する判定回路（ＣＭＰ）３８が設けられ、これに
よる判定結果は前記分岐制御論理３７に供給される。分
岐制御論理３７は、制御信号ＭＯＤＳの論理値にしたが
って判定回路３５又は判定回路３８からの入力を有効と
する。即ち、複合命令としてのビット条件分岐命令を実
行してアドレス空間上からデータを参照するとき、命令
デコーダＤＥＣはＭＯＤＳ＝１とし、ＭＯＤＳ＝１のと
きテンポラリレジスタライト信号ＴＲＤｗｒが有効にさ
れ、汎用レジスタに代えてテンポラリデータレジスタＴ
ＲＤに参照データが書込まれる。命令デコーダＤＥＣは
前記複合命令以外のときはＭＯＤＳ＝０とし、ＭＯＤＳ
＝０のとき汎用レジスタライト信号Ｒｄｗｒが有効にさ
れ、汎用レジスタに書込まれる演算結果に応じてＣＣＲ
のフラグが操作される。前記分岐制御論理３７はＭＯＤ
Ｓ＝１のときテンポラリデータレジスタＴＲＤの判定回
路３８から出力される情報を採用し、其れに応じて分岐
制御を行う。ＭＯＤＳ＝０のとき、分岐制御回路３７は
コンディションコードレジスタＣＣＲの判定回路３５か
ら出力される情報を採用して分岐制御を行う。
明した複合命令としてのビット条件分岐命令において、
テンポラリデータレジスタＴＲＤにはビットコンディシ
ョンフィールド（ｂｃ）の値が入力され、これによって
指定されるビット位置の値が分岐条件に一致するか否か
を判定する判定回路（ＣＭＰ）３８が設けられ、これに
よる判定結果は前記分岐制御論理３７に供給される。分
岐制御論理３７は、制御信号ＭＯＤＳの論理値にしたが
って判定回路３５又は判定回路３８からの入力を有効と
する。即ち、複合命令としてのビット条件分岐命令を実
行してアドレス空間上からデータを参照するとき、命令
デコーダＤＥＣはＭＯＤＳ＝１とし、ＭＯＤＳ＝１のと
きテンポラリレジスタライト信号ＴＲＤｗｒが有効にさ
れ、汎用レジスタに代えてテンポラリデータレジスタＴ
ＲＤに参照データが書込まれる。命令デコーダＤＥＣは
前記複合命令以外のときはＭＯＤＳ＝０とし、ＭＯＤＳ
＝０のとき汎用レジスタライト信号Ｒｄｗｒが有効にさ
れ、汎用レジスタに書込まれる演算結果に応じてＣＣＲ
のフラグが操作される。前記分岐制御論理３７はＭＯＤ
Ｓ＝１のときテンポラリデータレジスタＴＲＤの判定回
路３８から出力される情報を採用し、其れに応じて分岐
制御を行う。ＭＯＤＳ＝０のとき、分岐制御回路３７は
コンディションコードレジスタＣＣＲの判定回路３５か
ら出力される情報を採用して分岐制御を行う。
【０５６０】割り込み制御部ＩＮＴＣは、図５５乃至図
５８に示されるように、複数の命令コード（オペレーシ
ョンフィールドを持つワード）を一連のものとして実行
する場合には、それぞれの命令コードが割込みマスクを
指示して、所定の組合せの命令コードの実行が途切れな
いようにする。
５８に示されるように、複数の命令コード（オペレーシ
ョンフィールドを持つワード）を一連のものとして実行
する場合には、それぞれの命令コードが割込みマスクを
指示して、所定の組合せの命令コードの実行が途切れな
いようにする。
【０５６１】算術演算器ＡＵは、プログラムカウンタ相
対の分岐命令／サブルーチン分岐命令の分岐アドレスの
生成に使用する。具体的には、直前の命令リードに使用
したプログラムカウンタＰＣの出力を入力すると共に、
リードデータバッファＲＤＢが保持するディスプレース
メントを入力して、それらの加算を行なう。８ビットデ
ィスプレースメントのプログラムカウンタ相対の分岐命
令／サブルーチン分岐命令の実行開始時には、分岐アド
レスが得られているようにする。
対の分岐命令／サブルーチン分岐命令の分岐アドレスの
生成に使用する。具体的には、直前の命令リードに使用
したプログラムカウンタＰＣの出力を入力すると共に、
リードデータバッファＲＤＢが保持するディスプレース
メントを入力して、それらの加算を行なう。８ビットデ
ィスプレースメントのプログラムカウンタ相対の分岐命
令／サブルーチン分岐命令の実行開始時には、分岐アド
レスが得られているようにする。
【０５６２】インクリメンタＩＮＣは、プログラムカウ
ンタＰＣのインクリメントに用いられる。前述の如く、
ビット条件分岐命令では、テンポラリデータレジスタＴ
ＲＤと判定回路３８を用いる。
ンタＰＣのインクリメントに用いられる。前述の如く、
ビット条件分岐命令では、テンポラリデータレジスタＴ
ＲＤと判定回路３８を用いる。
【０５６３】尚、その他、図１と同一の機能を有する回
路ブロックには同じ符号を付してその詳細な説明は省略
する。
路ブロックには同じ符号を付してその詳細な説明は省略
する。
【０５６４】図５９には前記テンポラリデータレジスタ
ＴＲＤの判定回路３８の論理構成及び分岐制御論理３７
を論理記述によって例示する。
ＴＲＤの判定回路３８の論理構成及び分岐制御論理３７
を論理記述によって例示する。
【０５６５】図５９の（５−１）の部分において、ビッ
トコンディションフィールド（ｂｃ）は、命令コードに
応じて、命令コードのビット１１〜８、ビット７〜４の
何れかである。これを、制御信号ｂｃｃ１で選択した結
果を、内部信号ｂｃ１とする。この内部信号ｂｃ１の、
最上位ビットｂｃ１［３］はビットの状態（セット／ク
リア）を、下位ビットｂｃ１［２：０］はビット番号を
指定する。
トコンディションフィールド（ｂｃ）は、命令コードに
応じて、命令コードのビット１１〜８、ビット７〜４の
何れかである。これを、制御信号ｂｃｃ１で選択した結
果を、内部信号ｂｃ１とする。この内部信号ｂｃ１の、
最上位ビットｂｃ１［３］はビットの状態（セット／ク
リア）を、下位ビットｂｃ１［２：０］はビット番号を
指定する。
【０５６６】図５９の（５−２）の部分では、ｂｃ１
［２：０］によるセレクタによって、ＴＲＤの所望のビ
ットが選択される（ｔｒｄｓｅｌ）。
［２：０］によるセレクタによって、ＴＲＤの所望のビ
ットが選択される（ｔｒｄｓｅｌ）。
【０５６７】図５９の（５−３）の部分では、ｂｃ
［３］＝０のときは、選択されたビットの反転が、ｂｃ
［３］＝１のときは、選択されたビットがそのまま、出
力される（ｂｏｕｔ）。これがビット条件の判定結果で
ある。
［３］＝０のときは、選択されたビットの反転が、ｂｃ
［３］＝１のときは、選択されたビットがそのまま、出
力される（ｂｏｕｔ）。これがビット条件の判定結果で
ある。
【０５６８】図５９の（５−４）の部分では、ＭＯＤＳ
信号によって、既存の条件分岐命令のコンディションコ
ードＣＣＲの判定結果（ｃｏｕｔ）と前記出力（ｂｏｕ
ｔ）とが選択されて、分岐／非分岐の結果を得る（ｂｃ
ｏｕｔ）。この結果が、１のとき分岐成立、０のとき分
岐不成立である。なお、特に制限はされないものの、分
岐条件判定信号（ｂｃｃ１とｂｃｃ２の論理和）が活性
状態でないときには、１とするようにしている。
信号によって、既存の条件分岐命令のコンディションコ
ードＣＣＲの判定結果（ｃｏｕｔ）と前記出力（ｂｏｕ
ｔ）とが選択されて、分岐／非分岐の結果を得る（ｂｃ
ｏｕｔ）。この結果が、１のとき分岐成立、０のとき分
岐不成立である。なお、特に制限はされないものの、分
岐条件判定信号（ｂｃｃ１とｂｃｃ２の論理和）が活性
状態でないときには、１とするようにしている。
【０５６９】図６０乃至図６２にはビットテスト命令及
びビット条件分岐命令の一部（第１のワード）に対する
命令デコーダＤＥＣの論理構成が論理記述によって示さ
れる。デコーダＤＥＣの論理記述において、小文字の信
号は、命令デコーダＤＥＣで生成されて出力される信号
とし、大文字の信号は命令デコーダＤＥＣに入力された
信号とする。同図の論理記述は、８ビット絶対アドレス
によるデータリードを行ない、リードしたデータをテン
ポラリデータレジスタＴＲＤに格納する場合を例示す
る。
びビット条件分岐命令の一部（第１のワード）に対する
命令デコーダＤＥＣの論理構成が論理記述によって示さ
れる。デコーダＤＥＣの論理記述において、小文字の信
号は、命令デコーダＤＥＣで生成されて出力される信号
とし、大文字の信号は命令デコーダＤＥＣに入力された
信号とする。同図の論理記述は、８ビット絶対アドレス
によるデータリードを行ない、リードしたデータをテン
ポラリデータレジスタＴＲＤに格納する場合を例示す
る。
【０５７０】図６０の（６−１）の部分でステートコー
ドＴＭＧが生成される。ステートコードＴＭＧは１→２
と進行する。なお、ＮＥＸＴＴＭＧ［５］＝０のとき、
次のＴＭＧはＮＥＸＴＴＭＧ［４：０］とされる。ＮＥ
ＸＴＴＭＧ［５］＝１のとき、次のＴＭＧは５’ｂ００
００１とされる。
ドＴＭＧが生成される。ステートコードＴＭＧは１→２
と進行する。なお、ＮＥＸＴＴＭＧ［５］＝０のとき、
次のＴＭＧはＮＥＸＴＴＭＧ［４：０］とされる。ＮＥ
ＸＴＴＭＧ［５］＝１のとき、次のＴＭＧは５’ｂ００
００１とされる。
【０５７１】図６０の第２の部分（６−２）ではバス制
御を行なう。ｎｏｐ＝０はバスアクセス開始、ｎｏｐ＝
１はバスアクセス禁止を指示する。ｄａｔａ＝０は命令
リード、ｄａｔａ＝１はデータアクセスを指示する。ｌ
ｏｎｇ＝１はロングワードサイズ、ｌｏｎｇ＝０のと
き、ｂｙｔｅ＝０はワードサイズ、ｂｙｔｅ＝１はバイ
トサイズを指示する。ｗｒｉｔｅ＝０はリード、ｗｒｉ
ｔｅ ＝１はライトを指示する。命令リードの場合は所
定のタイミングでバスＩＤＢの内容がＩＲ１とリードデ
ータバッファＲＤＢに格納される。データリードの場合
は所定のタイミングでバスＩＤＢの内容がリードデータ
バッファＲＤＢに格納される。データライトの場合は所
定のタイミングでライトデータバッファＷＤＢの内容が
バスＩＤＢに出力される。本命令の場合、ステートコー
ド１でデータアクセスを行い、データアクセスのリード
且つバイトアクセスと指示される。ステートコード２で
命令リードを行なう。
御を行なう。ｎｏｐ＝０はバスアクセス開始、ｎｏｐ＝
１はバスアクセス禁止を指示する。ｄａｔａ＝０は命令
リード、ｄａｔａ＝１はデータアクセスを指示する。ｌ
ｏｎｇ＝１はロングワードサイズ、ｌｏｎｇ＝０のと
き、ｂｙｔｅ＝０はワードサイズ、ｂｙｔｅ＝１はバイ
トサイズを指示する。ｗｒｉｔｅ＝０はリード、ｗｒｉ
ｔｅ ＝１はライトを指示する。命令リードの場合は所
定のタイミングでバスＩＤＢの内容がＩＲ１とリードデ
ータバッファＲＤＢに格納される。データリードの場合
は所定のタイミングでバスＩＤＢの内容がリードデータ
バッファＲＤＢに格納される。データライトの場合は所
定のタイミングでライトデータバッファＷＤＢの内容が
バスＩＤＢに出力される。本命令の場合、ステートコー
ド１でデータアクセスを行い、データアクセスのリード
且つバイトアクセスと指示される。ステートコード２で
命令リードを行なう。
【０５７２】図６１の（６−３）の部分で実効アドレス
を計算する。本転送命令の場合、ステートコード１で、
ｄｂｒａｇｂ＝１として、ＤＢＲＡに保持している命令
コードのＥＡ拡張部８ビットを、３２ビットに１拡張
（上位２４ビットをすべて１とする）した上、内部バス
ＧＢに出力する。ＧＢの内容はアドレスバッファＡＢに
毎ステート格納されるようにされており、特に制御は必
要ない。
を計算する。本転送命令の場合、ステートコード１で、
ｄｂｒａｇｂ＝１として、ＤＢＲＡに保持している命令
コードのＥＡ拡張部８ビットを、３２ビットに１拡張
（上位２４ビットをすべて１とする）した上、内部バス
ＧＢに出力する。ＧＢの内容はアドレスバッファＡＢに
毎ステート格納されるようにされており、特に制御は必
要ない。
【０５７３】図６１の（６−４）の部分で、転送データ
を制御する。ステートコード２で、ｄｂｒｄｂ＝１と
し、リードデータをＤＢＲからＤＢへ出力すると共に、
算術論理演算器ＡＬＵを経由して、ｗｂｔｒｄ＝１と
し、テンポラリデータレジスタＴＲＤへ格納する。
を制御する。ステートコード２で、ｄｂｒｄｂ＝１と
し、リードデータをＤＢＲからＤＢへ出力すると共に、
算術論理演算器ＡＬＵを経由して、ｗｂｔｒｄ＝１と
し、テンポラリデータレジスタＴＲＤへ格納する。
【０５７４】図６２の（６−５）の部分で、割込みマス
ク信号を制御する。また、制御信号ＭＯＤＳを発生す
る。
ク信号を制御する。また、制御信号ＭＯＤＳを発生す
る。
【０５７５】図６３乃至図６５には条件分岐命令の一部
に対する命令デコーダＤＥＣの論理構成が論理記述によ
って示される。本論理記述は、８ビットディスプレース
メントの条件分岐命令（Ｂｃｃ ｄ：８）に相当する。
に対する命令デコーダＤＥＣの論理構成が論理記述によ
って示される。本論理記述は、８ビットディスプレース
メントの条件分岐命令（Ｂｃｃ ｄ：８）に相当する。
【０５７６】図６３の（７−１）の部分ではステートコ
ードＴＭＧが生成される。ステートコードＴＭＧは１→
２と進行する。図６３の（７−２）の部分でバス制御を
行なう。本命令の場合、ステートコード１、２で命令リ
ードを行い、ステートコード１では、算術演算器ＡＵで
計算した分岐アドレスに基づいて分岐アドレスの命令リ
ードを行なう。後述するように、リード完了以前に、分
岐するかしないかの判定を行なって、分岐しない場合
は、リードした命令は取り込まない。ステートコード２
では、前記判定結果に従って、分岐アドレスの次のアド
レスまたは、当該分岐命令の次の次のアドレスの命令リ
ードを行なう。
ードＴＭＧが生成される。ステートコードＴＭＧは１→
２と進行する。図６３の（７−２）の部分でバス制御を
行なう。本命令の場合、ステートコード１、２で命令リ
ードを行い、ステートコード１では、算術演算器ＡＵで
計算した分岐アドレスに基づいて分岐アドレスの命令リ
ードを行なう。後述するように、リード完了以前に、分
岐するかしないかの判定を行なって、分岐しない場合
は、リードした命令は取り込まない。ステートコード２
では、前記判定結果に従って、分岐アドレスの次のアド
レスまたは、当該分岐命令の次の次のアドレスの命令リ
ードを行なう。
【０５７７】図６４の（７−３）の部分で実効アドレス
を計算する。ステートコード１で、ａｕｇｂ＝１とし、
算術演算器ＡＵの結果（分岐アドレスの実効アドレス）
を、内部バスＧＢに出力する。また、ｂｃｃ１＝１と
し、分岐判定を指示する。実際の判定は、ＭＯＤＳ＝０
のときコンディションコードレジスタＣＣＲの、ＭＯＤ
Ｓ＝１のときテンポラリデータレジスタＴＲＤの内容に
従って行われる。なお、ｂｃｃ１とｂｃｃ２は、コンデ
ィションフィールド（ｃｃ／ｂｃ）として使用される命
令コードのビット位置が相違される。ｂｃｃ１の場合は
ビット１１〜８が、ｂｃｃ２の場合はビット７〜４が使
用される。
を計算する。ステートコード１で、ａｕｇｂ＝１とし、
算術演算器ＡＵの結果（分岐アドレスの実効アドレス）
を、内部バスＧＢに出力する。また、ｂｃｃ１＝１と
し、分岐判定を指示する。実際の判定は、ＭＯＤＳ＝０
のときコンディションコードレジスタＣＣＲの、ＭＯＤ
Ｓ＝１のときテンポラリデータレジスタＴＲＤの内容に
従って行われる。なお、ｂｃｃ１とｂｃｃ２は、コンデ
ィションフィールド（ｃｃ／ｂｃ）として使用される命
令コードのビット位置が相違される。ｂｃｃ１の場合は
ビット１１〜８が、ｂｃｃ２の場合はビット７〜４が使
用される。
【０５７８】図６４の（７−４）の部分で、転送データ
を制御するが、本命令では動作を行なわない。図６４の
（７−５）の部分で、制御信号はいずれも初期化する。
割込みも許可し、割込みが要求すれば、引き続き割込み
例外処理を行なうことができる。
を制御するが、本命令では動作を行なわない。図６４の
（７−５）の部分で、制御信号はいずれも初期化する。
割込みも許可し、割込みが要求すれば、引き続き割込み
例外処理を行なうことができる。
【０５７９】図６６乃至図６８にはサブルーチン分岐命
令の一部に対する命令デコーダＤＥＣの論理構成が論理
記述によって示される。本論理記述は、１６ビットディ
スプレースメントのサブルーチン命令（ＢＳＲ ｄ：１
６）に相当する。ＭＡＸ信号は、マキシマムモードを示
す。実際には、スタックポインタ（ＥＲ７）のデクリメ
ントや、ＧＢへの出力の制御を行なうが、本発明に直接
の関係はないので、図示は省略する。
令の一部に対する命令デコーダＤＥＣの論理構成が論理
記述によって示される。本論理記述は、１６ビットディ
スプレースメントのサブルーチン命令（ＢＳＲ ｄ：１
６）に相当する。ＭＡＸ信号は、マキシマムモードを示
す。実際には、スタックポインタ（ＥＲ７）のデクリメ
ントや、ＧＢへの出力の制御を行なうが、本発明に直接
の関係はないので、図示は省略する。
【０５８０】条件成立／不成立に従って、動作が異な
る。また、マキシマム／ミニマムモードで、スタックす
るプログラムカウンタＰＣのビット長が異なる。
る。また、マキシマム／ミニマムモードで、スタックす
るプログラムカウンタＰＣのビット長が異なる。
【０５８１】図６６の（８−１）の論理記述部分でステ
ートコードＴＭＧが生成される。ミニマムモードの条件
成立時、ステートコードＴＭＧは１→１４→２→３と進
行する。マキシマムモードの条件成立時、ステートコー
ドＴＭＧは１→１４→２→１１→３と進行する。不成立
の場合は、ステートコードＴＭＧは１→１４→３と進行
する。
ートコードＴＭＧが生成される。ミニマムモードの条件
成立時、ステートコードＴＭＧは１→１４→２→３と進
行する。マキシマムモードの条件成立時、ステートコー
ドＴＭＧは１→１４→２→１１→３と進行する。不成立
の場合は、ステートコードＴＭＧは１→１４→３と進行
する。
【０５８２】図６６の（８−２）の論理記述部分でバス
制御を行なう。本命令の場合、ステートコード１４、３
で命令リードを行い、ステートコード２、１１は、スタ
ックへのライトを行なう。ステートコード１ではバスア
クセスを行なわない。ステートコード１４での命令リー
ドは、分岐条件判定結果に基づいて行なう。
制御を行なう。本命令の場合、ステートコード１４、３
で命令リードを行い、ステートコード２、１１は、スタ
ックへのライトを行なう。ステートコード１ではバスア
クセスを行なわない。ステートコード１４での命令リー
ドは、分岐条件判定結果に基づいて行なう。
【０５８３】図６７の（８−３）の論理記述部分で実効
アドレスを計算する。ｂｃｃ２＝１とし、分岐判定を指
示する。実際の判定は、ＭＯＤＳ＝１のときテンポラリ
データレジスタＴＲＤの内容に従って行われる。また、
ステートコード１では、リードデータバッファＲＤＢに
保持している命令コードのＥＡ拡張部１６ビットを、ｄ
ｂｒｅｘｔ信号によって３２ビットに符号拡張し、内部
バスＤＢへ出力する。図示はされないものの、プログラ
ムカウンタＰＣの内容を内部バスＧＢへ出力して、算術
論理演算器ＡＬＵで加算を行なう。ステートコード２で
は、判定結果（ＢＣＯＵＴ）に従って、ＢＣＯＵＴ＝１
ならばＡＬＵから内部バスＧＢへの出力を行なう。ま
た、図示はされないものの、ＢＣＯＵＴ＝０ならＰＣか
ら内部バスＧＢへの出力を行なう。
アドレスを計算する。ｂｃｃ２＝１とし、分岐判定を指
示する。実際の判定は、ＭＯＤＳ＝１のときテンポラリ
データレジスタＴＲＤの内容に従って行われる。また、
ステートコード１では、リードデータバッファＲＤＢに
保持している命令コードのＥＡ拡張部１６ビットを、ｄ
ｂｒｅｘｔ信号によって３２ビットに符号拡張し、内部
バスＤＢへ出力する。図示はされないものの、プログラ
ムカウンタＰＣの内容を内部バスＧＢへ出力して、算術
論理演算器ＡＬＵで加算を行なう。ステートコード２で
は、判定結果（ＢＣＯＵＴ）に従って、ＢＣＯＵＴ＝１
ならばＡＬＵから内部バスＧＢへの出力を行なう。ま
た、図示はされないものの、ＢＣＯＵＴ＝０ならＰＣか
ら内部バスＧＢへの出力を行なう。
【０５８４】図６７の（８−４）の論理記述部分で、転
送データを制御するが、本命令では動作を行なわない。
図６８の（８−５）の論理記述部分で、制御信号はいず
れも初期化する。割込みも許可し、割込みが要求すれ
ば、引き続き割込み例外処理を行なうことができる。
送データを制御するが、本命令では動作を行なわない。
図６８の（８−５）の論理記述部分で、制御信号はいず
れも初期化する。割込みも許可し、割込みが要求すれ
ば、引き続き割込み例外処理を行なうことができる。
【０５８５】図６０乃至図６８で説明した論理記述を組
合せることによって命令デコーダＤＥＣは前記ビット条
件分岐命令を制御することができる。
合せることによって命令デコーダＤＥＣは前記ビット条
件分岐命令を制御することができる。
【０５８６】命令デコーダＤＥＣにおける転送命令の一
部の論理記述は図２３乃至図２５の例と同じである。ま
た、命令デコーダＤＥＣにおける演算命令の一部の論理
記述は図２６及び図２７と同じである。
部の論理記述は図２３乃至図２５の例と同じである。ま
た、命令デコーダＤＥＣにおける演算命令の一部の論理
記述は図２６及び図２７と同じである。
【０５８７】図６９及び図７０には他の演算命令に対す
る命令デコーダＤＥＣの論理構成の論理記述が例示され
る。本論理記述は、ビットテスト命令（ＢＴＳＴ ＃
ｎ，Ｒｎ）に相当する。前記同様に、独立したビットテ
スト命令として実行するか、メモリ上のデータに対する
処理命令の一部として実行するかは、ＭＯＤＳ信号によ
って指示される。特に図示していない部分（算術論理演
算器ＡＬＵの制御など）については、独立したビットテ
スト命令と同様にできる。
る命令デコーダＤＥＣの論理構成の論理記述が例示され
る。本論理記述は、ビットテスト命令（ＢＴＳＴ ＃
ｎ，Ｒｎ）に相当する。前記同様に、独立したビットテ
スト命令として実行するか、メモリ上のデータに対する
処理命令の一部として実行するかは、ＭＯＤＳ信号によ
って指示される。特に図示していない部分（算術論理演
算器ＡＬＵの制御など）については、独立したビットテ
スト命令と同様にできる。
【０５８８】図６９における（９−１）の論理記述部分
でステートコードＴＭＧが生成される。ステートコード
ＴＭＧは１で終了する。同図における（９−２）の論理
記述部分ではバス制御を行なう。ステートコード１で命
令リードを終了する。
でステートコードＴＭＧが生成される。ステートコード
ＴＭＧは１で終了する。同図における（９−２）の論理
記述部分ではバス制御を行なう。ステートコード１で命
令リードを終了する。
【０５８９】図７０における（９−３）の論理記述部分
では演算データを制御する。ＭＯＤＳ＝０の場合には、
データを汎用レジスタとし、汎用レジスタの内容をＤＢ
に読み出す（ｒｓｄｂ）。ＭＯＤＳ＝１の場合には、デ
ータをメモリとし、テンポラリレジスタＴＲＤの内容を
ＤＢに読み出す（ｔｒｄｄｂ）。同図における（９−
４）の論理記述部分で制御信号が何れも初期化される。
割込みも許可し、割込みが要求すれば、引き続き割込み
例外処理を行なうことができる。
では演算データを制御する。ＭＯＤＳ＝０の場合には、
データを汎用レジスタとし、汎用レジスタの内容をＤＢ
に読み出す（ｒｓｄｂ）。ＭＯＤＳ＝１の場合には、デ
ータをメモリとし、テンポラリレジスタＴＲＤの内容を
ＤＢに読み出す（ｔｒｄｄｂ）。同図における（９−
４）の論理記述部分で制御信号が何れも初期化される。
割込みも許可し、割込みが要求すれば、引き続き割込み
例外処理を行なうことができる。
【０５９０】図７１及び図７２には更に他の演算命令に
対する命令デコーダＤＥＣの論理構成を論理記述で例示
する。本論理記述は、ビットセット命令（ＢＳＥＴ ＃
ｎ，Ｒｎ）に相当する。前記同様に、独立したビットセ
ット命令として実行するか、メモリ上のデータに対する
処理命令の一部として実行するかは、ＭＯＤＤ信号によ
って指示される。特に図示していない部分（算術論理演
算器ＡＬＵの制御など）については、独立したビットセ
ット命令と同様にできる。
対する命令デコーダＤＥＣの論理構成を論理記述で例示
する。本論理記述は、ビットセット命令（ＢＳＥＴ ＃
ｎ，Ｒｎ）に相当する。前記同様に、独立したビットセ
ット命令として実行するか、メモリ上のデータに対する
処理命令の一部として実行するかは、ＭＯＤＤ信号によ
って指示される。特に図示していない部分（算術論理演
算器ＡＬＵの制御など）については、独立したビットセ
ット命令と同様にできる。
【０５９１】図７１における（１０−１）の論理記述部
分でステートコードＴＭＧが生成される。ステートコー
ドＴＭＧは１で終了する。同図における（１０−２）の
論理記述部分でバス制御を行なう。 ステートコード１
で命令リードを終了する。
分でステートコードＴＭＧが生成される。ステートコー
ドＴＭＧは１で終了する。同図における（１０−２）の
論理記述部分でバス制御を行なう。 ステートコード１
で命令リードを終了する。
【０５９２】図７２における（１０−３）の論理記述部
分で、演算データを制御する。ＭＯＤＤ＝０の場合に
は、データを汎用レジスタとし、汎用レジスタの内容を
ＧＢに読み出す（ｒｄｇｂ）とともに、演算結果を汎用
レジスタに書込む（ｗｂｒｄ）。ＭＯＤＤ＝１の場合に
は、データをメモリとし、リードデータバッファの内容
をバスＤＢに読み出す（ＤＢＲｄｂ）とともに、演算結
果をテンポラリデータレジスタＴＲＤに書込む（ｗｂｔ
ｒｄ）。
分で、演算データを制御する。ＭＯＤＤ＝０の場合に
は、データを汎用レジスタとし、汎用レジスタの内容を
ＧＢに読み出す（ｒｄｇｂ）とともに、演算結果を汎用
レジスタに書込む（ｗｂｒｄ）。ＭＯＤＤ＝１の場合に
は、データをメモリとし、リードデータバッファの内容
をバスＤＢに読み出す（ＤＢＲｄｂ）とともに、演算結
果をテンポラリデータレジスタＴＲＤに書込む（ｗｂｔ
ｒｄ）。
【０５９３】図７２における（１０−４）の論理記述部
分では、割込みマスク信号を制御する。また、デスティ
ネーション側がメモリの場合には、制御信号ＭＫＭＯＶ
を発生して、ライト型転送命令と同等の動作を行なう命
令コードの発生を、命令変更部ＣＨＧに指示する。ま
た、ロングワードサイズ信号ＬＮＧ、バイトサイズ信号
ＢＹＴＥを継続する。
分では、割込みマスク信号を制御する。また、デスティ
ネーション側がメモリの場合には、制御信号ＭＫＭＯＶ
を発生して、ライト型転送命令と同等の動作を行なう命
令コードの発生を、命令変更部ＣＨＧに指示する。ま
た、ロングワードサイズ信号ＬＮＧ、バイトサイズ信号
ＢＹＴＥを継続する。
【０５９４】次に上記ビット条件分岐命令などの複合命
令の実行タイミングの例を説明する。特に制限はされな
いものの、内部データバスは１６ビットであって、内蔵
ＲＯＭ、ＲＡＭリード／ライトを１ステートでリード／
ライト可能とする。内蔵ＲＯＭ、ＲＡＭは、バスＩＡＢ
をアドレスバスとし、バスＩＤＢをデータバスとする。
後述のＰＡＢ、ＰＤＢは接続されていないが、同様のタ
イミングを内部で生成していると理解されたい。
令の実行タイミングの例を説明する。特に制限はされな
いものの、内部データバスは１６ビットであって、内蔵
ＲＯＭ、ＲＡＭリード／ライトを１ステートでリード／
ライト可能とする。内蔵ＲＯＭ、ＲＡＭは、バスＩＡＢ
をアドレスバスとし、バスＩＤＢをデータバスとする。
後述のＰＡＢ、ＰＤＢは接続されていないが、同様のタ
イミングを内部で生成していると理解されたい。
【０５９５】図７３にはビット条件分岐命令の第１の例
（ＢＢＳ ＃０，＠ＦＦＦＦＦＥ，＄＋２０）の実行タ
イミングが例示される。サイクルＴ０のスロットＣ２
で、ＣＰＵ２Ａのアドレスバッファ（ＡＢ）からアドレ
スがバスＩＡＢに出力される。
（ＢＢＳ ＃０，＠ＦＦＦＦＦＥ，＄＋２０）の実行タ
イミングが例示される。サイクルＴ０のスロットＣ２
で、ＣＰＵ２Ａのアドレスバッファ（ＡＢ）からアドレ
スがバスＩＡＢに出力される。
【０５９６】サイクルＴ１のスロットＣ１で、バスＩＡ
Ｂの内容がバスＰＡＢに出力され、リードサイクルが開
始される。スロットＣ２でリードデータが内部データバ
スに得られ、これをサイクルＴ２のスロットＣ１でレジ
スタＩＲ１にラッチされる。これは、ビットテスト命令
の第１のワードと共通のワードであり（ｂｌｄ）、指定
したアドレスのデータをテンポラリレジスタへ格納す
る。
Ｂの内容がバスＰＡＢに出力され、リードサイクルが開
始される。スロットＣ２でリードデータが内部データバ
スに得られ、これをサイクルＴ２のスロットＣ１でレジ
スタＩＲ１にラッチされる。これは、ビットテスト命令
の第１のワードと共通のワードであり（ｂｌｄ）、指定
したアドレスのデータをテンポラリレジスタへ格納す
る。
【０５９７】引き続き、サイクルＴ２のスロットＣ２で
次のアドレス（＋２された内容）がバスＩＡＢに出力さ
れ、このリードデータがサイクルＴ３のスロットＣ１で
レジスタＩＲ１にラッチされる（条件分岐命令の命令コ
ード（ｂｃｃ））。以上の動作は以前の命令の実行の制
御によって行われ、相対的な関係が異なる場合もある。
次のアドレス（＋２された内容）がバスＩＡＢに出力さ
れ、このリードデータがサイクルＴ３のスロットＣ１で
レジスタＩＲ１にラッチされる（条件分岐命令の命令コ
ード（ｂｃｃ））。以上の動作は以前の命令の実行の制
御によって行われ、相対的な関係が異なる場合もある。
【０５９８】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（ｂｌｄ）が命令デコーダＤＥＣ
に入力されて、命令の内容が解読される。解読結果に従
って、図６０乃至図６２に基づいて説明した通り、制御
信号を出力して、各部の制御を行う。即ち、８ビット絶
対アドレスのアドレッシングモードであるので、この絶
対アドレスに基づき、ソースデータのリードを行い、リ
ード結果をテンポラリレジスタＴＲＤに格納する。ま
た、制御信号ＭＯＤＳ＝１とする。
命令の実行が開始される場合には、サイクルＴ２のスロ
ットＣ１で命令コード（ｂｌｄ）が命令デコーダＤＥＣ
に入力されて、命令の内容が解読される。解読結果に従
って、図６０乃至図６２に基づいて説明した通り、制御
信号を出力して、各部の制御を行う。即ち、８ビット絶
対アドレスのアドレッシングモードであるので、この絶
対アドレスに基づき、ソースデータのリードを行い、リ
ード結果をテンポラリレジスタＴＲＤに格納する。ま
た、制御信号ＭＯＤＳ＝１とする。
【０５９９】サイクルＴ２のスロットＣ２で、リードデ
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
【０６００】サイクルＴ３から、データがリードされ
る。また、サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。算術演算器ＡＵは、このバスＧＢの内
容を入力して、サイクルＴ４のスロットＣ１から分岐ア
ドレスの計算を行なう。
る。また、サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。算術演算器ＡＵは、このバスＧＢの内
容を入力して、サイクルＴ４のスロットＣ１から分岐ア
ドレスの計算を行なう。
【０６０１】サイクルＴ４のスロットＣ１で前記リード
データが、リードデータバッファＲＤＢに格納される。
更に、リードデータバッファＲＤＢから内部バスＤＢに
出力され、算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの動作は無操作とする。
データが、リードデータバッファＲＤＢに格納される。
更に、リードデータバッファＲＤＢから内部バスＤＢに
出力され、算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの動作は無操作とする。
【０６０２】サイクルＴ４のスロットＣ２で、リードデ
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
【０６０３】サイクルＴ４のスロットＣ１で、命令コー
ド（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに
入力されて、命令の内容が解読される。解読結果に従っ
て、図６３乃至図６５に基づいて説明した通り、制御信
号を出力して、各部の制御を行う。ＭＯＤＳ信号が１に
セットされているので、コンディションコードレジスタ
ＣＣＲではなく、テンポラリデータレジスタＴＲＤの所
定のビットのテストを行なう。
ド（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに
入力されて、命令の内容が解読される。解読結果に従っ
て、図６３乃至図６５に基づいて説明した通り、制御信
号を出力して、各部の制御を行う。ＭＯＤＳ信号が１に
セットされているので、コンディションコードレジスタ
ＣＣＲではなく、テンポラリデータレジスタＴＲＤの所
定のビットのテストを行なう。
【０６０４】サイクルＴ４のスロットＣ２で、前記の通
り、算術演算器ＡＵで計算した分岐アドレスの内容を内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。
り、算術演算器ＡＵで計算した分岐アドレスの内容を内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。
【０６０５】サイクルＴ５のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してテンポラリレジスタＴＲＡにラ
イトされる。分岐条件のテストが指示される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してテンポラリレジスタＴＲＡにラ
イトされる。分岐条件のテストが指示される。
【０６０６】サイクルＴ５のスロットＣ２で、分岐条件
が成立している場合にはテンポラリアドレスレジスタＴ
ＲＡの内容を、不成立の場合にはプログラムカウンタＰ
Ｃの内容を、内部バスＧＢに読み出して、アドレスバッ
ファＡＢとインクリメンタＩＮＣに入力する。アドレス
バッファＡＢからアドレスバスＩＡＢにアドレスが出力
される。これによって、次の次の命令コードのアドレス
を切り替える。
が成立している場合にはテンポラリアドレスレジスタＴ
ＲＡの内容を、不成立の場合にはプログラムカウンタＰ
Ｃの内容を、内部バスＧＢに読み出して、アドレスバッ
ファＡＢとインクリメンタＩＮＣに入力する。アドレス
バッファＡＢからアドレスバスＩＡＢにアドレスが出力
される。これによって、次の次の命令コードのアドレス
を切り替える。
【０６０７】一方、サイクルＴ６のスロットＣ１で、分
岐条件が成立している場合には、バスＩＤＢの内容をレ
ジスタＩＲ１にラッチする（分岐先の命令コード）。不
成立の場合には、レジスタＩＲ１の内容が保持され、ビ
ット条件分岐命令の次の命令コードが保存される。これ
によって、次の命令コードを切り替える。
岐条件が成立している場合には、バスＩＤＢの内容をレ
ジスタＩＲ１にラッチする（分岐先の命令コード）。不
成立の場合には、レジスタＩＲ１の内容が保持され、ビ
ット条件分岐命令の次の命令コードが保存される。これ
によって、次の命令コードを切り替える。
【０６０８】なお、第１ワードと第２ワード以降が分割
されないための連続命令信号（ｍｓｋｉｎｔ）を出力す
る。本信号によって、割込み要求などが発生していて
も、命令の実行を継続することができる。
されないための連続命令信号（ｍｓｋｉｎｔ）を出力す
る。本信号によって、割込み要求などが発生していて
も、命令の実行を継続することができる。
【０６０９】図７４にはビット条件サブルーチン分岐命
令の例（ＢＢＳＲ ＃５，＠ＦＦＦＥ００，＄＋３０
０）の実行タイミングが示される。
令の例（ＢＢＳＲ ＃５，＠ＦＦＦＥ００，＄＋３０
０）の実行タイミングが示される。
【０６１０】サイクルＴ２のスロットＣ１で命令コード
（ｂｌｄ−１）が命令デコーダＤＥＣに入力されて、命
令の内容が解読される。解読結果に従って、制御信号を
出力して、各部の制御を行う。即ち、１６ビット絶対ア
ドレスのアドレッシングモードであるので、引き続き、
ＥＡ拡張部である絶対アドレスをリードした後、この絶
対アドレスに基づき、ソースデータのリードを行い、リ
ード結果をテンポラリデータレジスタＴＲＤに格納す
る。また、制御信号ＭＯＤＳ＝１とする。
（ｂｌｄ−１）が命令デコーダＤＥＣに入力されて、命
令の内容が解読される。解読結果に従って、制御信号を
出力して、各部の制御を行う。即ち、１６ビット絶対ア
ドレスのアドレッシングモードであるので、引き続き、
ＥＡ拡張部である絶対アドレスをリードした後、この絶
対アドレスに基づき、ソースデータのリードを行い、リ
ード結果をテンポラリデータレジスタＴＲＤに格納す
る。また、制御信号ＭＯＤＳ＝１とする。
【０６１１】サイクルＴ１のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ２から、リードサイク
ルが開始され、このリードデータがサイクルＴ３のスロ
ットＣ１でリードデータバッファＲＤＢにラッチされる
（ＥＡ拡張部である絶対アドレス（ｂｌｄ−２））。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ２から、リードサイク
ルが開始され、このリードデータがサイクルＴ３のスロ
ットＣ１でリードデータバッファＲＤＢにラッチされる
（ＥＡ拡張部である絶対アドレス（ｂｌｄ−２））。
【０６１２】サイクルＴ２のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ３から、リードサイク
ルが開始され、このリードデータがサイクルＴ４のスロ
ットＣ１でリードデータバッファＲＤＢにラッチされる
（サブルーチン分岐命令（ｂｓｒ−１））。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ３から、リードサイク
ルが開始され、このリードデータがサイクルＴ４のスロ
ットＣ１でリードデータバッファＲＤＢにラッチされる
（サブルーチン分岐命令（ｂｓｒ−１））。
【０６１３】サイクルＴ３のスロットＣ２で、リードデ
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。サイクルＴ４から、データがリードさ
れ、サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。サイクルＴ４から、データがリードさ
れ、サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。
【０６１４】サイクルＴ６のスロットＣ２で、リードデ
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
【０６１５】サイクルＴ５のスロットＣ１で、命令コー
ド（サブルーチン分岐命令（ｂｓｒ−１））が命令デコ
ーダＤＥＣに入力されて、命令の内容が解読される。解
読結果に従って、図６６乃至図６８に８基づいて説明し
た通り、制御信号を出力して、各部の制御を行う。ＭＯ
ＤＳ信号が１にセットされているので、テンポラリレジ
スタＴＲＤの所定のビットのテストを行なう。
ド（サブルーチン分岐命令（ｂｓｒ−１））が命令デコ
ーダＤＥＣに入力されて、命令の内容が解読される。解
読結果に従って、図６６乃至図６８に８基づいて説明し
た通り、制御信号を出力して、各部の制御を行う。ＭＯ
ＤＳ信号が１にセットされているので、テンポラリレジ
スタＴＲＤの所定のビットのテストを行なう。
【０６１６】サイクルＴ５で分岐条件のテストが指示さ
れる。サイクルＴ６のステートＣ１でプログラムカウン
タＰＣの内容を内部バスＧＢに、リードデータバッファ
ＲＤＢの内容（ディスプレースメント）を内部バスＤＢ
に、それぞれ読み出して、算術論理演算器ＡＬＵで加算
を行なう。サイクルＴ６のスロットＣ２で、分岐条件が
成立している場合には算術論理演算器ＡＬＵの内容を、
不成立の場合にはプログラムカウンタＰＣの内容を、内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。これに
よって、次の命令コードのアドレスを切り替える。サイ
クルＴ７のスロットＣ１で、インクリメンタＩＮＣでイ
ンクリメント（＋２）された結果が、内部バスＷＢを経
由してプログラムカウンタＰＣにライトされる。
れる。サイクルＴ６のステートＣ１でプログラムカウン
タＰＣの内容を内部バスＧＢに、リードデータバッファ
ＲＤＢの内容（ディスプレースメント）を内部バスＤＢ
に、それぞれ読み出して、算術論理演算器ＡＬＵで加算
を行なう。サイクルＴ６のスロットＣ２で、分岐条件が
成立している場合には算術論理演算器ＡＬＵの内容を、
不成立の場合にはプログラムカウンタＰＣの内容を、内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。これに
よって、次の命令コードのアドレスを切り替える。サイ
クルＴ７のスロットＣ１で、インクリメンタＩＮＣでイ
ンクリメント（＋２）された結果が、内部バスＷＢを経
由してプログラムカウンタＰＣにライトされる。
【０６１７】サイクルＴ７のスロットＣ１でスタックポ
インタＳＰ（ＥＲ７）の内容を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵでデクリメント（マキシマム
モードのときは４、ミニマムモードのときは２を減算）
を行なう。サイクルＴ７のスロットＣ２で、算術論理演
算器ＡＬＵの内容を内部バスＧＢに読み出して、アドレ
スバッファＡＢに入力し、アドレスバッファＡＢからア
ドレスバスＩＡＢにアドレスが出力される。ワードサイ
ズライトのバスコマンドを発生する。サイクルＴ８のス
ロットＣ２で、プログラムカウンタＰＣの内容が内部バ
スＤＢ、ライトデータバッファＷＤＢを経由して、内部
バスＩＤＢに出力される。マキシマムモードの場合は、
更に、もう１回のワードサイズライトが行われる。条件
不成立の場合には、このスタック動作は行なわない。
インタＳＰ（ＥＲ７）の内容を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵでデクリメント（マキシマム
モードのときは４、ミニマムモードのときは２を減算）
を行なう。サイクルＴ７のスロットＣ２で、算術論理演
算器ＡＬＵの内容を内部バスＧＢに読み出して、アドレ
スバッファＡＢに入力し、アドレスバッファＡＢからア
ドレスバスＩＡＢにアドレスが出力される。ワードサイ
ズライトのバスコマンドを発生する。サイクルＴ８のス
ロットＣ２で、プログラムカウンタＰＣの内容が内部バ
スＤＢ、ライトデータバッファＷＤＢを経由して、内部
バスＩＤＢに出力される。マキシマムモードの場合は、
更に、もう１回のワードサイズライトが行われる。条件
不成立の場合には、このスタック動作は行なわない。
【０６１８】サイクルＴ８のスロットＣ２で、条件不成
立の場合は、サイクルＴ８のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。次のステートから、リードサイク
ルが開始される。
立の場合は、サイクルＴ８のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。次のステートから、リードサイク
ルが開始される。
【０６１９】図７５にはビットテスト命令の第１の例
（ＢＴＳＴ ＃０，＠ＦＦＦＦＦＥ）の実行タイミング
が示される。これは既存の単独の命令の場合である。
（ＢＴＳＴ ＃０，＠ＦＦＦＦＦＥ）の実行タイミング
が示される。これは既存の単独の命令の場合である。
【０６２０】サイクルＴ２のスロットＣ１で命令コード
（ｂｌｄ）が命令デコーダＤＥＣに入力されて、命令の
内容が解読される。解読結果に従って、図６０乃至図６
２に基づいて説明した通り、制御信号を出力して、各部
の制御を行う。即ち、８ビット絶対アドレスのアドレッ
シングモードであるので、この絶対アドレスに基づき、
ソースデータのリードを行い、リード結果をテンポラリ
データレジスタＴＲＤに格納する。また、制御信号ＭＯ
ＤＳ＝１とする。
（ｂｌｄ）が命令デコーダＤＥＣに入力されて、命令の
内容が解読される。解読結果に従って、図６０乃至図６
２に基づいて説明した通り、制御信号を出力して、各部
の制御を行う。即ち、８ビット絶対アドレスのアドレッ
シングモードであるので、この絶対アドレスに基づき、
ソースデータのリードを行い、リード結果をテンポラリ
データレジスタＴＲＤに格納する。また、制御信号ＭＯ
ＤＳ＝１とする。
【０６２１】サイクルＴ２のスロットＣ２で、リードデ
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
ータバッファＲＤＢの内容（絶対アドレス）を内部バス
ＧＢに読み出して、アドレスバッファＡＢに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
【０６２２】サイクルＴ３から、データがリードされ
る。また、サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。算術演算器ＡＵは、このバスＧＢの内
容を入力して、サイクルＴ４のスロットＣ１から分岐ア
ドレスの計算を行なう。
る。また、サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。算術演算器ＡＵは、このバスＧＢの内
容を入力して、サイクルＴ４のスロットＣ１から分岐ア
ドレスの計算を行なう。
【０６２３】サイクルＴ４のスロットＣ１で前記リード
データが、リードデータバッファＤＢＲに格納される。
更に、リードデータバッファＤＢＲから内部バスＤＢに
出力され、算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの動作は無操作とする。
データが、リードデータバッファＤＢＲに格納される。
更に、リードデータバッファＤＢＲから内部バスＤＢに
出力され、算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの動作は無操作とする。
【０６２４】サイクルＴ４のスロットＣ２で、リードデ
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
ータが、算術論理演算器ＡＬＵから内部バスＷＢに出力
され、テンポラリデータレジスタＴＲＤに格納される。
【０６２５】サイクルＴ４のスロットＣ１で、命令コー
ド（ビットテスト命令（ｂｔｓｔ））が命令デコーダＤ
ＥＣに入力されて、命令の内容が解読される。解読結果
に従って、制御信号を出力して、各部の制御を行う。Ｍ
ＯＤＳ信号が１にセットされているので、データを汎用
レジスタではなく、テンポラリデータレジスタＴＲＤか
ら読み出す。
ド（ビットテスト命令（ｂｔｓｔ））が命令デコーダＤ
ＥＣに入力されて、命令の内容が解読される。解読結果
に従って、制御信号を出力して、各部の制御を行う。Ｍ
ＯＤＳ信号が１にセットされているので、データを汎用
レジスタではなく、テンポラリデータレジスタＴＲＤか
ら読み出す。
【０６２６】サイクルＴ４のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスＩＡＢが出力さ
れる。サイクルＴ５のスロットＣ１で、インクリメンタ
ＩＮＣでインクリメント（＋２）された結果が、内部バ
スＷＢを経由してプログラムカウンタＰＣにライトされ
る。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスＩＡＢが出力さ
れる。サイクルＴ５のスロットＣ１で、インクリメンタ
ＩＮＣでインクリメント（＋２）された結果が、内部バ
スＷＢを経由してプログラムカウンタＰＣにライトされ
る。
【０６２７】サイクルＴ５のスロットＣ１で、データ
が、ＭＯＤＳ信号に従って、テンポラリレジスタＴＲＤ
から内部バスＧＢに出力され、算術論理演算器ＡＬＵに
入力される。指定されたビットの選択を行なう。
が、ＭＯＤＳ信号に従って、テンポラリレジスタＴＲＤ
から内部バスＧＢに出力され、算術論理演算器ＡＬＵに
入力される。指定されたビットの選択を行なう。
【０６２８】サイクルＴ７のスロットＣ２で、ビットテ
スト結果が、コンディションコードレジスタＣＣＲのＺ
フラグに格納される。選択されたビットが０のときＺ＝
１、１のときＺ＝０とされる。
スト結果が、コンディションコードレジスタＣＣＲのＺ
フラグに格納される。選択されたビットが０のときＺ＝
１、１のときＺ＝０とされる。
【０６２９】図７６にはビットテスト命令の第２の例
（ＢＴＳＴ ＃１，＠ＥＲ０＋）の実行タイミングが示
される。これは、アドレッシングモードを拡張した例で
ある。前置命令コード、ＭＯＶ．Ｂ ＠ＥＲ０＋，Ｒ０
に相当する命令コード、ＢＴＳＴ ＃１，Ｒ０Ｈに相当
する命令コードを組合せて実行される。前置命令コード
は、図１５に従い、Ｈ’０１０８とされ、ＭＯＤＳ信号
によって、ソース側がメモリであることを指示する。
（ＢＴＳＴ ＃１，＠ＥＲ０＋）の実行タイミングが示
される。これは、アドレッシングモードを拡張した例で
ある。前置命令コード、ＭＯＶ．Ｂ ＠ＥＲ０＋，Ｒ０
に相当する命令コード、ＢＴＳＴ ＃１，Ｒ０Ｈに相当
する命令コードを組合せて実行される。前置命令コード
は、図１５に従い、Ｈ’０１０８とされ、ＭＯＤＳ信号
によって、ソース側がメモリであることを指示する。
【０６３０】転送命令コードは、既存の転送命令と同様
に、メモリのリードを行なうが、前置命令コードによる
ソース側をメモリとする指示に基づき、リードデータを
テンポラリデータレジスタＴＲＤに格納する。ソース側
をメモリとする指示を継続する。演算命令コードは、ソ
ース側をメモリとする指示に従い、ソース側データを汎
用レジスタではなく、テンポラリデータレジスタＴＲＤ
から読み出す。そのほかの動作は、既存の演算命令と同
様になる。
に、メモリのリードを行なうが、前置命令コードによる
ソース側をメモリとする指示に基づき、リードデータを
テンポラリデータレジスタＴＲＤに格納する。ソース側
をメモリとする指示を継続する。演算命令コードは、ソ
ース側をメモリとする指示に従い、ソース側データを汎
用レジスタではなく、テンポラリデータレジスタＴＲＤ
から読み出す。そのほかの動作は、既存の演算命令と同
様になる。
【０６３１】サイクルＴ２のスロットＣ１で命令コード
（前置命令コードｐｆ）が命令デコーダＤＥＣに入力さ
れて、命令の内容が解読される。解読結果に従って、制
御信号を出力して、各部の制御を行う。かかる前置命令
コードの場合には、ソース側データがメモリ上に存在す
ることを指示する。即ち、制御信号ｃｏｎｔｒｏｌＣと
してＭＯＤＳ信号を１にセットし、命令デコーダＤＥＣ
にフィードバックする。
（前置命令コードｐｆ）が命令デコーダＤＥＣに入力さ
れて、命令の内容が解読される。解読結果に従って、制
御信号を出力して、各部の制御を行う。かかる前置命令
コードの場合には、ソース側データがメモリ上に存在す
ることを指示する。即ち、制御信号ｃｏｎｔｒｏｌＣと
してＭＯＤＳ信号を１にセットし、命令デコーダＤＥＣ
にフィードバックする。
【０６３２】サイクルＴ２のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。次の命令のリードを行なう。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。次の命令のリードを行なう。
【０６３３】サイクルＴ３のスロットＣ１で命令コード
（ＭＯＶ命令（ｍｏｖ））が命令デコーダＤＥＣに入力
されて、命令の内容が解読される。解読結果に従って、
制御信号を出力して、各部の制御を行う。ポストインク
リメントレジスタ間接のアドレッシングモードであるの
で、アドレスレジスタＥＲ０に基づき、ソースデータの
リードを行い、リード結果をテンポラリデータレジスタ
ＴＲＤに格納する。
（ＭＯＶ命令（ｍｏｖ））が命令デコーダＤＥＣに入力
されて、命令の内容が解読される。解読結果に従って、
制御信号を出力して、各部の制御を行う。ポストインク
リメントレジスタ間接のアドレッシングモードであるの
で、アドレスレジスタＥＲ０に基づき、ソースデータの
リードを行い、リード結果をテンポラリデータレジスタ
ＴＲＤに格納する。
【０６３４】サイクルＴ３のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
【０６３５】サイクルＴ３から、リードサイクルが開始
され、このリードデータがサイクルＴ４のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（ビット
テスト命令（ｂｔｓｔ））。また、インクリメンタＩＮ
Ｃでインクリメント（＋２）された結果が、内部バスＷ
Ｂを経由してプログラムカウンタＰＣにライトされる。
され、このリードデータがサイクルＴ４のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（ビット
テスト命令（ｂｔｓｔ））。また、インクリメンタＩＮ
Ｃでインクリメント（＋２）された結果が、内部バスＷ
Ｂを経由してプログラムカウンタＰＣにライトされる。
【０６３６】サイクルＴ４のスロットＣ２で、アドレス
レジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出
して、アドレスバッファＡＢに入力する。アドレスバッ
ファＡＢからアドレスバスＩＡＢにアドレスが出力され
る。サイクルＴ５のスロットＣ１で、再度、アドレスレ
ジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵに入力し、インクリメント処
理を行なう。この結果は、サイクルＴ５のスロットＣ２
でアドレスレジスタＥＲ０に格納される。
レジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出
して、アドレスバッファＡＢに入力する。アドレスバッ
ファＡＢからアドレスバスＩＡＢにアドレスが出力され
る。サイクルＴ５のスロットＣ１で、再度、アドレスレ
ジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵに入力し、インクリメント処
理を行なう。この結果は、サイクルＴ５のスロットＣ２
でアドレスレジスタＥＲ０に格納される。
【０６３７】サイクルＴ５から、データがリードされ
る。サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。サイクルＴ６のスロット
Ｃ２で、リードデータが、算術論理演算器ＡＬＵから内
部バスＷＢに出力され、ＭＯＤＳ信号が１にセットされ
ているので、汎用レジスタではなく、テンポラリデータ
レジスタＴＲＤに格納される。
る。サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。サイクルＴ６のスロット
Ｃ２で、リードデータが、算術論理演算器ＡＬＵから内
部バスＷＢに出力され、ＭＯＤＳ信号が１にセットされ
ているので、汎用レジスタではなく、テンポラリデータ
レジスタＴＲＤに格納される。
【０６３８】また、サイクルＴ５のスロットＣ２で、プ
ログラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレスが出力される。次の命令のリードを行なう。
ログラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレスが出力される。次の命令のリードを行なう。
【０６３９】サイクルＴ６のスロットＣ１で、命令コー
ド（ＢＴＳＴ命令（ｂｔｓｔ））が命令デコーダＤＥＣ
に入力されて、命令の内容が解読される。解読結果に従
って、制御信号を出力して、各部の制御を行う。ＭＯＤ
Ｓ信号が１にセットされているので、データを汎用レジ
スタではなく、テンポラリデータレジスタＴＲＤから読
み出す。
ド（ＢＴＳＴ命令（ｂｔｓｔ））が命令デコーダＤＥＣ
に入力されて、命令の内容が解読される。解読結果に従
って、制御信号を出力して、各部の制御を行う。ＭＯＤ
Ｓ信号が１にセットされているので、データを汎用レジ
スタではなく、テンポラリデータレジスタＴＲＤから読
み出す。
【０６４０】サイクルＴ６のスロットＣ２で、プログラ
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ７のスロットＣ１で、
インクリメンタＩＮＣでインクリメント（＋２）された
結果が、内部バスＷＢを経由してプログラムカウンタＰ
Ｃにライトされる。
ムカウンタＰＣの内容を内部バスＧＢに読み出して、ア
ドレスバッファＡＢとインクリメンタＩＮＣに入力す
る。アドレスバッファＡＢからアドレスバスＩＡＢにア
ドレスが出力される。サイクルＴ７のスロットＣ１で、
インクリメンタＩＮＣでインクリメント（＋２）された
結果が、内部バスＷＢを経由してプログラムカウンタＰ
Ｃにライトされる。
【０６４１】また、サイクルＴ７のスロットＣ１で、デ
ータが、ＭＯＤＳ信号に従って、テンポラリデータレジ
スタＴＲＤから内部バスＧＢに出力され、算術論理演算
器ＡＬＵに入力される。指定されたビットの選択をが行
なわれる。
ータが、ＭＯＤＳ信号に従って、テンポラリデータレジ
スタＴＲＤから内部バスＧＢに出力され、算術論理演算
器ＡＬＵに入力される。指定されたビットの選択をが行
なわれる。
【０６４２】サイクルＴ７のスロットＣ２で、ビットテ
スト結果が、コンディションコードレジスタＣＣＲのＺ
フラグに格納される。選択されたビットが０のときＺ＝
１、１のときＺ＝０とされる。
スト結果が、コンディションコードレジスタＣＣＲのＺ
フラグに格納される。選択されたビットが０のときＺ＝
１、１のときＺ＝０とされる。
【０６４３】図７７にはビットセット命令の例（ＢＳＥ
Ｔ ＃２，＠ＥＲ０＋）の実行タイミングが示される。
これは、アドレッシングモードを拡張した例である。前
置命令コード、ＭＯＶ．Ｂ ＠ＥＲ０＋，Ｒ０に相当す
る命令コード、ＢＳＥＴ＃２，Ｒ０Ｈに相当する命令コ
ードを組合せて実行される。前置命令コードは、図１５
に従い、Ｈ’０１０４とされ、ＭＯＤＤ信号によって、
デスティネーション側がメモリであることを指示する。
Ｔ ＃２，＠ＥＲ０＋）の実行タイミングが示される。
これは、アドレッシングモードを拡張した例である。前
置命令コード、ＭＯＶ．Ｂ ＠ＥＲ０＋，Ｒ０に相当す
る命令コード、ＢＳＥＴ＃２，Ｒ０Ｈに相当する命令コ
ードを組合せて実行される。前置命令コードは、図１５
に従い、Ｈ’０１０４とされ、ＭＯＤＤ信号によって、
デスティネーション側がメモリであることを指示する。
【０６４４】転送命令コードは、既存の転送命令と同様
に、サイクルＴ４のスロットＣ２から、メモリのリード
を行ない、前置命令コードによるデスティネーション側
をメモリとする指示（ＭＯＤＤ）に基づき、生成した実
効アドレス（メモリアドレス）をテンポラリアドレスレ
ジスタＴＲＡに格納する。また、サイクルＴ６のスロッ
トＣ１で、リードデータをリードデータバッファＤＢＲ
に格納した時点で、既存の転送命令またはソース側のデ
ータのリードの場合より１ステート早く実行を終了す
る。このため、命令フェッチとプログラムカウンタＰＣ
のインクリメントは行なわない。デスティネーション側
をメモリとする指示を継続する。ビットセット命令コー
ド（ｂｓｅｔ）を、サイクルＴ５のスロットＣ１から命
令デコーダＤＥＣに入力する。
に、サイクルＴ４のスロットＣ２から、メモリのリード
を行ない、前置命令コードによるデスティネーション側
をメモリとする指示（ＭＯＤＤ）に基づき、生成した実
効アドレス（メモリアドレス）をテンポラリアドレスレ
ジスタＴＲＡに格納する。また、サイクルＴ６のスロッ
トＣ１で、リードデータをリードデータバッファＤＢＲ
に格納した時点で、既存の転送命令またはソース側のデ
ータのリードの場合より１ステート早く実行を終了す
る。このため、命令フェッチとプログラムカウンタＰＣ
のインクリメントは行なわない。デスティネーション側
をメモリとする指示を継続する。ビットセット命令コー
ド（ｂｓｅｔ）を、サイクルＴ５のスロットＣ１から命
令デコーダＤＥＣに入力する。
【０６４５】演算命令コードは、デスティネーション側
をメモリとする指示（ＭＯＤＤ）に従い、サイクルＴ６
のスロットＣ１で、デスティネーション側データを、汎
用レジスタではなく、リードデータバッファＤＢＲか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。サイクルＴ６のスロットＣ２で、ビットセット結
果をテンポラリデータレジスタＴＲＤに格納する。さら
に、ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード
（ｍｏｖ−ｓｔ）を発生し、サイクルＴ６のＣ１から命
令デコーダＤＥＣに入力する。
をメモリとする指示（ＭＯＤＤ）に従い、サイクルＴ６
のスロットＣ１で、デスティネーション側データを、汎
用レジスタではなく、リードデータバッファＤＢＲか
ら、バスＧＢに読み出し、算術論理演算器ＡＬＵに入力
する。サイクルＴ６のスロットＣ２で、ビットセット結
果をテンポラリデータレジスタＴＲＤに格納する。さら
に、ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コード
（ｍｏｖ−ｓｔ）を発生し、サイクルＴ６のＣ１から命
令デコーダＤＥＣに入力する。
【０６４６】発生された命令コード（ｍｏｖ−ｓｔ）
は、 テンポラリアドレスレジスタＴＲＡをアドレスレ
ジスタとし、テンポラリデータレジスタＴＲＤをデータ
レジスタとする転送命令同様の動作を行う。即ち、サイ
クルＴ６のスロットＣ２で、テンポラリレジスタＴＲＡ
に格納されている実効アドレスをバスＧＢに読み出し、
アドレスバッファＡＢを経由してバス７ＩＡＢに出力す
るとともに、バイトデータライトのバスコマンドを発行
する。サイクルＴ７のスロットＣ２で、テンポラリデー
タレジスタＴＲＤに格納されている演算結果をバスＤＢ
に読み出し、ライトデータバッファを経由して、バスＩ
ＤＢに出力して、デスティネーションのメモリアドレス
に演算結果を書込む。サイクルＴ７のスロットＣ２から
命令フェッチを行なうとともに、プログラムカウンタＰ
Ｃのインクリメントを行なう。これによって、転送命令
コード（ｍｏｖ−１）の実行を短縮し、命令フェッチと
プログラムカウンタＰＣインクリメントを行なわなかっ
た分を回復する。
は、 テンポラリアドレスレジスタＴＲＡをアドレスレ
ジスタとし、テンポラリデータレジスタＴＲＤをデータ
レジスタとする転送命令同様の動作を行う。即ち、サイ
クルＴ６のスロットＣ２で、テンポラリレジスタＴＲＡ
に格納されている実効アドレスをバスＧＢに読み出し、
アドレスバッファＡＢを経由してバス７ＩＡＢに出力す
るとともに、バイトデータライトのバスコマンドを発行
する。サイクルＴ７のスロットＣ２で、テンポラリデー
タレジスタＴＲＤに格納されている演算結果をバスＤＢ
に読み出し、ライトデータバッファを経由して、バスＩ
ＤＢに出力して、デスティネーションのメモリアドレス
に演算結果を書込む。サイクルＴ７のスロットＣ２から
命令フェッチを行なうとともに、プログラムカウンタＰ
Ｃのインクリメントを行なう。これによって、転送命令
コード（ｍｏｖ−１）の実行を短縮し、命令フェッチと
プログラムカウンタＰＣインクリメントを行なわなかっ
た分を回復する。
【０６４７】デスティネーション側メモリにライトする
場合、命令コード（ｍｏｖ−ｓｔ）をＣＰＵ２Ａ内部で
発生することにより、命令コードを短縮し、処理時間を
短縮することができる。テンポラリレジスタＴＲＡの内
容を参照することによって、再度実効アドレスの計算を
行なう必要がなく、更に、処理時間を短縮することがで
きる。 ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コー
ドを使用することにより、設計を容易にし、論理的な規
模の増加を抑止することができる。
場合、命令コード（ｍｏｖ−ｓｔ）をＣＰＵ２Ａ内部で
発生することにより、命令コードを短縮し、処理時間を
短縮することができる。テンポラリレジスタＴＲＡの内
容を参照することによって、再度実効アドレスの計算を
行なう必要がなく、更に、処理時間を短縮することがで
きる。 ＭＯＶ．Ｗ Ｒ０，＠ＥＲ０に類似する命令コー
ドを使用することにより、設計を容易にし、論理的な規
模の増加を抑止することができる。
【０６４８】図７８にはビット条件分岐命令の第２の例
（ＢＢＣ ＃０，＠ＥＲ０＋，＄＋２０）の実行タイミ
ングが示される。
（ＢＢＣ ＃０，＠ＥＲ０＋，＄＋２０）の実行タイミ
ングが示される。
【０６４９】前置命令コード、ＭＯＶ．Ｂ ＠ＥＲ０
＋，Ｒ０に相当する命令コード、ＢＲＡ ＄＋２０に相
当する命令コードを組合せて実行される。前置命令コー
ドは、図１５に従い、Ｈ’０１０８とされ、ＭＯＤＳ信
号によって、ソース側がメモリであることを指示する。
転送命令コードは、既存の転送命令と同様に、メモリの
リードを行なうが、前置命令コードによるソース側をメ
モリとする指示に基づき、リードデータをテンポラリデ
ータレジスタＴＲＤに格納する。ソース側をメモリとす
る指示を継続する。
＋，Ｒ０に相当する命令コード、ＢＲＡ ＄＋２０に相
当する命令コードを組合せて実行される。前置命令コー
ドは、図１５に従い、Ｈ’０１０８とされ、ＭＯＤＳ信
号によって、ソース側がメモリであることを指示する。
転送命令コードは、既存の転送命令と同様に、メモリの
リードを行なうが、前置命令コードによるソース側をメ
モリとする指示に基づき、リードデータをテンポラリデ
ータレジスタＴＲＤに格納する。ソース側をメモリとす
る指示を継続する。
【０６５０】サイクルＴ３のスロットＣ１で命令コード
（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ポストイ
ンクリメントレジスタ間接のアドレッシングモードであ
るので、アドレスレジスタＥＲ０に基づき、ソースデー
タのリードを行い、リード結果をテンポラリレジスタＴ
ＲＤに格納する。
（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ポストイ
ンクリメントレジスタ間接のアドレッシングモードであ
るので、アドレスレジスタＥＲ０に基づき、ソースデー
タのリードを行い、リード結果をテンポラリレジスタＴ
ＲＤに格納する。
【０６５１】サイクルＴ３のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してプログラムカウンタＰＣにライ
トされる。サイクルＴ３のスロットＣ２で、プログラム
カウンタＰＣの内容を内部バスＧＢに読み出して、アド
レスバッファＡＢとインクリメンタＩＮＣに入力する。
アドレスバッファＡＢからアドレスバスＩＡＢにアドレ
スが出力される。
【０６５２】サイクルＴ３から、リードサイクルが開始
され、このリードデータがサイクルＴ４のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（条件分
岐命令（ｂｃｃ））。また、インクリメンタＩＮＣでイ
ンクリメント（＋２）された結果が、内部バスＷＢを経
由してプログラムカウンタＰＣにライトされる。
され、このリードデータがサイクルＴ４のスロットＣ１
でリードデータバッファＲＤＢにラッチされる（条件分
岐命令（ｂｃｃ））。また、インクリメンタＩＮＣでイ
ンクリメント（＋２）された結果が、内部バスＷＢを経
由してプログラムカウンタＰＣにライトされる。
【０６５３】サイクルＴ４のスロットＣ２で、アドレス
レジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出
して、アドレスバッファＡＢに入力する。アドレスバッ
ファＡＢからアドレスバスＩＡＢにアドレスが出力され
る。サイクルＴ５のスロットＣ１で、再度、アドレスレ
ジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵに入力し、インクリメント処
理を行なう。この結果は、サイクルＴ５のスロットＣ２
でアドレスレジスタＥＲ０に格納される。
レジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出
して、アドレスバッファＡＢに入力する。アドレスバッ
ファＡＢからアドレスバスＩＡＢにアドレスが出力され
る。サイクルＴ５のスロットＣ１で、再度、アドレスレ
ジスタＥＲ０の内容（ＥＡ）を内部バスＧＢに読み出し
て、算術論理演算器ＡＬＵに入力し、インクリメント処
理を行なう。この結果は、サイクルＴ５のスロットＣ２
でアドレスレジスタＥＲ０に格納される。
【０６５４】サイクルＴ５から、データがリードされ
る。サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。サイクルＴ６のスロット
Ｃ２で、リードデータが、算術論理演算器ＡＬＵから内
部バスＷＢに出力され、ＭＯＤＳ信号が１にセットされ
ているので、汎用レジスタではなく、テンポラリデータ
レジスタＴＲＤに格納される。
る。サイクルＴ６のスロットＣ１で前記リードデータ
が、リードデータバッファＲＤＢに格納される。更に、
リードデータバッファＲＤＢから内部バスＤＢに出力さ
れ、算術論理演算器ＡＬＵに入力する。算術論理演算器
ＡＬＵの動作は無操作とする。サイクルＴ６のスロット
Ｃ２で、リードデータが、算術論理演算器ＡＬＵから内
部バスＷＢに出力され、ＭＯＤＳ信号が１にセットされ
ているので、汎用レジスタではなく、テンポラリデータ
レジスタＴＲＤに格納される。
【０６５５】また、サイクルＴ５のスロットＣ２で、プ
ログラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレスが出力される。次の命令のリードを行なう。
ログラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレスが出力される。次の命令のリードを行なう。
【０６５６】サイクルＴ６のスロットＣ１で、命令コー
ド（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに
入力されて、図７４と同様に、命令の内容を解読し、制
御信号を出力して、各部の制御を行う。ＭＯＤＳ信号が
１にセットされているので、コンディションコードレジ
スタＣＣＲではなく、テンポラリデータレジスタＴＲＤ
の所定のビットのテストを行なう。
ド（条件分岐命令（ｂｃｃ））が命令デコーダＤＥＣに
入力されて、図７４と同様に、命令の内容を解読し、制
御信号を出力して、各部の制御を行う。ＭＯＤＳ信号が
１にセットされているので、コンディションコードレジ
スタＣＣＲではなく、テンポラリデータレジスタＴＲＤ
の所定のビットのテストを行なう。
【０６５７】サイクルＴ６のスロットＣ２で、前記の通
り、算術演算器ＡＵで計算した分岐アドレスの内容を内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。
り、算術演算器ＡＵで計算した分岐アドレスの内容を内
部バスＧＢに読み出して、アドレスバッファＡＢとイン
クリメンタＩＮＣに入力する。アドレスバッファＡＢか
らアドレスバスＩＡＢにアドレスが出力される。
【０６５８】サイクルＴ８のスロットＣ１で、インクリ
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してテンポラリアドレスレジスタＴ
ＲＡにライトされる。分岐条件のテストが指示される。
メンタＩＮＣでインクリメント（＋２）された結果が、
内部バスＷＢを経由してテンポラリアドレスレジスタＴ
ＲＡにライトされる。分岐条件のテストが指示される。
【０６５９】サイクルＴ７のスロットＣ２で、分岐条件
が成立している場合にはテンポラリアドレスレジスタＴ
ＲＡの内容を、不成立の場合にはプログラムカウンタＰ
Ｃの内容を、内部バスＧＢに読み出して、アドレスバッ
ファＡＢとインクリメンタＩＮＣに入力する。アドレス
バッファＡＢからアドレスバスＩＡＢにアドレスが出力
される。これによって、次の次の命令コードのアドレス
を切り替える。
が成立している場合にはテンポラリアドレスレジスタＴ
ＲＡの内容を、不成立の場合にはプログラムカウンタＰ
Ｃの内容を、内部バスＧＢに読み出して、アドレスバッ
ファＡＢとインクリメンタＩＮＣに入力する。アドレス
バッファＡＢからアドレスバスＩＡＢにアドレスが出力
される。これによって、次の次の命令コードのアドレス
を切り替える。
【０６６０】一方、サイクルＴ８のスロットＣ１で、分
岐条件が成立している場合には、バスＩＤＢの内容を命
令レジスタＩＲ１にラッチする（分岐先の命令コー
ド）。不成立の場合には、命令レジスタＩＲ１の内容が
保持され、ビット条件分岐命令の次の命令コードが保存
される。これによって、次の命令コードを切り替える。
岐条件が成立している場合には、バスＩＤＢの内容を命
令レジスタＩＲ１にラッチする（分岐先の命令コー
ド）。不成立の場合には、命令レジスタＩＲ１の内容が
保持され、ビット条件分岐命令の次の命令コードが保存
される。これによって、次の命令コードを切り替える。
【０６６１】転送命令で使用可能なアドレッシングモー
ドを、ビットテスト命令、ビット条件分岐命令、ビット
条件サブルーチン分岐命令の、テスト対象のビットの存
在するアドレスの指定に用いることができる。
ドを、ビットテスト命令、ビット条件分岐命令、ビット
条件サブルーチン分岐命令の、テスト対象のビットの存
在するアドレスの指定に用いることができる。
【０６６２】尚、ＣＰＵ２Ａは加算命令やデータ転送命
令等を実行するとき図１のＣＰＵ２と同様に図３１乃至
図４１の実行タイミングを実現する。更にＣＰＵ２Ａの
命令デコーダＤＥＣは図１のＰＰＵ２と同様に図３９乃
至図４１に例示される論理記述の制御論理を実現してい
る。また、ＣＰＵ２Ａの開発環境は図４２のように構成
できる。このときのシステム開発装置におけるＣＰＵ選
択手法についても図４３で説明した手法をそのまま適用
することができる。また、ＣＰＵ２Ａのアセンブラの出
力するリスト戸して図４４を例示することができる。更
にＣＰＵ２Ａのエミュレータには図４５と同じ構成を採
用すればよい。ＣＰＵ２Ａを用いたマイクロコンピュー
タのエミュレーション用マイクロコンピュータは図４７
で説明したように構成することができる。
令等を実行するとき図１のＣＰＵ２と同様に図３１乃至
図４１の実行タイミングを実現する。更にＣＰＵ２Ａの
命令デコーダＤＥＣは図１のＰＰＵ２と同様に図３９乃
至図４１に例示される論理記述の制御論理を実現してい
る。また、ＣＰＵ２Ａの開発環境は図４２のように構成
できる。このときのシステム開発装置におけるＣＰＵ選
択手法についても図４３で説明した手法をそのまま適用
することができる。また、ＣＰＵ２Ａのアセンブラの出
力するリスト戸して図４４を例示することができる。更
にＣＰＵ２Ａのエミュレータには図４５と同じ構成を採
用すればよい。ＣＰＵ２Ａを用いたマイクロコンピュー
タのエミュレーション用マイクロコンピュータは図４７
で説明したように構成することができる。
【０６６３】前記検討課題Ｄの解決手段に関する発明の
具体的な実施の形態によれば、以下の作用効果を得るも
のである。
具体的な実施の形態によれば、以下の作用効果を得るも
のである。
【０６６４】〔１〕第１のワード、第２のワード（条件
分岐命令）などの命令コードは既存のものであるから、
単独では従来同様に動作し、既存の命令実行を阻害する
ことがない。また、既存の命令のみを使用していれば、
既存のソフトウェア資産を有効に利用できる。汎用レジ
スタやロードストアアーキテクチャなどの既存のＣＰＵ
のメリットを損なうことがない。第１のワード、第２の
ワード（条件分岐命令）に、それぞれ、絶対アドレスの
ビット長、ディスプレースメントのビット長などに複数
の種類があれば、同じ方法によって、これらを組合せる
ことができる。換言すれば、既存のデータアクセスのた
めのアドレッシングモードや、条件分岐命令のアドレッ
シングモードを全てサポートできるから、任意のアドレ
ッシングモードの組合せを可能にできる。これらの組合
せを可能にすることによって、プログラム上の制約をな
くし、使い勝手を向上することができる。また、同じ方
法によって、サブルーチン分岐命令と組合せることが可
能となり、使い勝手を向上することができる。既存の、
独立したビットテスト命令と条件分岐命令を組合せるよ
り、命令コード長の短縮や処理速度の向上に、寄与する
ことができる。
分岐命令）などの命令コードは既存のものであるから、
単独では従来同様に動作し、既存の命令実行を阻害する
ことがない。また、既存の命令のみを使用していれば、
既存のソフトウェア資産を有効に利用できる。汎用レジ
スタやロードストアアーキテクチャなどの既存のＣＰＵ
のメリットを損なうことがない。第１のワード、第２の
ワード（条件分岐命令）に、それぞれ、絶対アドレスの
ビット長、ディスプレースメントのビット長などに複数
の種類があれば、同じ方法によって、これらを組合せる
ことができる。換言すれば、既存のデータアクセスのた
めのアドレッシングモードや、条件分岐命令のアドレッ
シングモードを全てサポートできるから、任意のアドレ
ッシングモードの組合せを可能にできる。これらの組合
せを可能にすることによって、プログラム上の制約をな
くし、使い勝手を向上することができる。また、同じ方
法によって、サブルーチン分岐命令と組合せることが可
能となり、使い勝手を向上することができる。既存の、
独立したビットテスト命令と条件分岐命令を組合せるよ
り、命令コード長の短縮や処理速度の向上に、寄与する
ことができる。
【０６６５】ビットテスト命令、ビットセット命令など
のビット操作命令などのアドレッシングモードにも、転
送命令と同等のアドレッシングモードを指定でき、使い
勝手を向上することができる。多様なアドレッシングモ
ードを指定可能にすることによって、複数のビットの状
態に応じて、複数の処理に分岐したり、また、複数のビ
ットを設定したりするような場合などに、最適なアドレ
ッシングモードを使用でき、全体的なプログラム容量の
低減や処理速度の向上に、寄与することができる。
のビット操作命令などのアドレッシングモードにも、転
送命令と同等のアドレッシングモードを指定でき、使い
勝手を向上することができる。多様なアドレッシングモ
ードを指定可能にすることによって、複数のビットの状
態に応じて、複数の処理に分岐したり、また、複数のビ
ットを設定したりするような場合などに、最適なアドレ
ッシングモードを使用でき、全体的なプログラム容量の
低減や処理速度の向上に、寄与することができる。
【０６６６】〔２〕既存の、転送命令の命令コード、演
算命令の命令コードを組合せて、動作するから、命令デ
コーダの、従来の設計資産を有効に利用することがで
き、論理的な規模の追加と変更を最小限にし、論理的・
物理的規模の増大を最小限にできる。また、開発に必要
な期間を短縮し、資源を節約することができる。命令コ
ードの動作内容を変更するための制御信号であるＭＯＤ
信号を共通化することができる。即ち、データを転送す
る命令コードを共通にし、続く、命令コードを演算命令
コード或いは分岐命令コードを、組合せればよい。命令
セットを最適化し、論理的規模の増加を抑止できる。
算命令の命令コードを組合せて、動作するから、命令デ
コーダの、従来の設計資産を有効に利用することがで
き、論理的な規模の追加と変更を最小限にし、論理的・
物理的規模の増大を最小限にできる。また、開発に必要
な期間を短縮し、資源を節約することができる。命令コ
ードの動作内容を変更するための制御信号であるＭＯＤ
信号を共通化することができる。即ち、データを転送す
る命令コードを共通にし、続く、命令コードを演算命令
コード或いは分岐命令コードを、組合せればよい。命令
セットを最適化し、論理的規模の増加を抑止できる。
【０６６７】〔３〕テンポラリレジスタの様なラッチ手
段には、指定されたビットの状態を判定する手段を設
け、ＡＬＵなどに読み出したりすることなく、所定のビ
ットの状態を判定できるようにすることにより、条件分
岐命令の全体的な動作を変更することなく、実現できる
から、変更する部分を小さくし、また論理的規模の増加
を最小限にすることができる。
段には、指定されたビットの状態を判定する手段を設
け、ＡＬＵなどに読み出したりすることなく、所定のビ
ットの状態を判定できるようにすることにより、条件分
岐命令の全体的な動作を変更することなく、実現できる
から、変更する部分を小さくし、また論理的規模の増加
を最小限にすることができる。
【０６６８】〔４〕追加する命令コードを前置命令コー
ドに止めることによって、命令セットの変更を最小限に
することができ、一般的なＣＰＵ乃至は命令セットに対
して、適用することができる。前記前置命令コードは、
アドレッシングモードや演算の内容によらず共通に使用
できるから、追加する命令コードを最低限にすることが
できる。また、前置命令コードに、そのほかのデータサ
イズなどの情報を持たせることによって、全体的な命令
コード長を短縮できる。前置命令コードに他の情報を含
めることによって、命令コード長を短縮し、実行時間を
短縮することができる。例えば、既存のＣＰＵにおい
て、メモリに対する演算以外の指示を行なう前置命令コ
ードと演算コードとを組合せて実現されている命令が存
在する場合、前記メモリに対する演算以外の指示を、前
記メモリに対する演算を指示する前置命令コードに含め
ることによって、命令コード長を短縮し、実行時間を短
縮することができる。
ドに止めることによって、命令セットの変更を最小限に
することができ、一般的なＣＰＵ乃至は命令セットに対
して、適用することができる。前記前置命令コードは、
アドレッシングモードや演算の内容によらず共通に使用
できるから、追加する命令コードを最低限にすることが
できる。また、前置命令コードに、そのほかのデータサ
イズなどの情報を持たせることによって、全体的な命令
コード長を短縮できる。前置命令コードに他の情報を含
めることによって、命令コード長を短縮し、実行時間を
短縮することができる。例えば、既存のＣＰＵにおい
て、メモリに対する演算以外の指示を行なう前置命令コ
ードと演算コードとを組合せて実現されている命令が存
在する場合、前記メモリに対する演算以外の指示を、前
記メモリに対する演算を指示する前置命令コードに含め
ることによって、命令コード長を短縮し、実行時間を短
縮することができる。
【０６６９】メモリからラッチ手段へのデータ読み込
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
み、演算、ラッチ手段の内容に基づくメモリへのライト
は既存の命令と、使用するレジスタが相違なるのみであ
るから、既存の命令動作を大きく変更することなく、利
用できる。これによって、メモリ上のデータへの演算を
可能にすることによる論理規模の増加を最小限にするこ
とができる。
【０６７０】〔５〕オブジェクトレベルで互換性を保ち
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕで、前記命令を実現することで、下位互換性をもつ、
アドレス空間の小さいＣＰＵでもメモリ上のデータを演
算を可能にできる。換言すれば、同一の方法で、オブジ
ェクトレベルで互換性を保ちつつ、アドレス空間の広い
ＣＰＵとアドレス空間の小さいＣＰＵでもメモリ上のデ
ータを演算を可能にできる。オブジェクトレベルで互換
性を保つことによる利点とメモリ上のデータを演算を可
能にすることの利点の双方を享受することができる。
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕで、前記命令を実現することで、下位互換性をもつ、
アドレス空間の小さいＣＰＵでもメモリ上のデータを演
算を可能にできる。換言すれば、同一の方法で、オブジ
ェクトレベルで互換性を保ちつつ、アドレス空間の広い
ＣＰＵとアドレス空間の小さいＣＰＵでもメモリ上のデ
ータを演算を可能にできる。オブジェクトレベルで互換
性を保つことによる利点とメモリ上のデータを演算を可
能にすることの利点の双方を享受することができる。
【０６７１】〔６〕既存の命令を組合せ、新規の命令機
能を実現しているので、命令セットの更なる拡張や、更
なる高速化に当たって、既存のＣＰＵに対して新たなる
課題を生じることが少ない。換言すれば、既存のＣＰＵ
に対して、更なる命令セットの拡張や、更なる高速化を
行なう技術が存在する（発明された）場合には、本発明
を適用して、既存のＣＰＵに対して命令セットを拡大し
たＣＰＵに対しても、同様の技術を適用することができ
る。新規の命令機能を実現するために用いている、既存
の命令のそれぞれに、前記技術を適用して、再度組合せ
ればよい。前置命令コードは動作が単純であり、また、
既存の命令に類似した動作とすることによって、変更は
容易である。
能を実現しているので、命令セットの更なる拡張や、更
なる高速化に当たって、既存のＣＰＵに対して新たなる
課題を生じることが少ない。換言すれば、既存のＣＰＵ
に対して、更なる命令セットの拡張や、更なる高速化を
行なう技術が存在する（発明された）場合には、本発明
を適用して、既存のＣＰＵに対して命令セットを拡大し
たＣＰＵに対しても、同様の技術を適用することができ
る。新規の命令機能を実現するために用いている、既存
の命令のそれぞれに、前記技術を適用して、再度組合せ
ればよい。前置命令コードは動作が単純であり、また、
既存の命令に類似した動作とすることによって、変更は
容易である。
【０６７２】〔７〕また、既存の命令を組合せ、新規の
命令機能を実現しているので、既存のＣＰＵとエミュレ
ーション用インタフェースを共通化することができ、ひ
いては、同じエミュレータのハードウェアを共通でき
る。エミュレータのハードウェアを共通化することによ
って、逸早く開発環境を整えることができ、また、エミ
ュレータの開発に必要な資源を最小限にすることができ
る。
命令機能を実現しているので、既存のＣＰＵとエミュレ
ーション用インタフェースを共通化することができ、ひ
いては、同じエミュレータのハードウェアを共通でき
る。エミュレータのハードウェアを共通化することによ
って、逸早く開発環境を整えることができ、また、エミ
ュレータの開発に必要な資源を最小限にすることができ
る。
【０６７３】前記検討課題Ｄの解決手段に関する発明の
実施の形態は一例であり、その要旨を逸しない範囲にお
いて種々変更可能である。
実施の形態は一例であり、その要旨を逸しない範囲にお
いて種々変更可能である。
【０６７４】例えば、組合せる命令コードは、ビットテ
スト命令や条件分岐命令に限定されない。新規の命令セ
ットを考える場合、既存の命令セットの上位互換とする
場合など、適宜、適当な命令コードを組合せるようにし
てよい。少なくとも、１つのオペレーションフィールド
で、乃至１回の命令デコードで、ビット条件分岐命令を
実行するような複雑な動作を行なわず、当該ビットの存
在するアドレスのリード、当該ビットのテスト、分岐判
定、分岐などの個別の動作を、類似の命令と共通化する
ようにすればよい。
スト命令や条件分岐命令に限定されない。新規の命令セ
ットを考える場合、既存の命令セットの上位互換とする
場合など、適宜、適当な命令コードを組合せるようにし
てよい。少なくとも、１つのオペレーションフィールド
で、乃至１回の命令デコードで、ビット条件分岐命令を
実行するような複雑な動作を行なわず、当該ビットの存
在するアドレスのリード、当該ビットのテスト、分岐判
定、分岐などの個別の動作を、類似の命令と共通化する
ようにすればよい。
【０６７５】ビット条件分岐命令のアドレッシングモー
ドも、実施例に限定されない。分岐アドレスの指定は、
プログラムカウンタ相対に限定されず、絶対アドレス
や、レジスタ間接などとしてもよい。これは、全体的な
命令セットに適合するようにすればよい。
ドも、実施例に限定されない。分岐アドレスの指定は、
プログラムカウンタ相対に限定されず、絶対アドレス
や、レジスタ間接などとしてもよい。これは、全体的な
命令セットに適合するようにすればよい。
【０６７６】ＣＰＵのアーキテクチャは、ロードストア
型アーキテクチャでなくてもよい。汎用レジスタは、ア
ドレス及びデータに共通に利用可能なものである必要は
なく、一部または全部がアドレス専用またはデータ専用
のものであってもよい。汎用レジスタのデータサイズに
ついても任意とすることができる。
型アーキテクチャでなくてもよい。汎用レジスタは、ア
ドレス及びデータに共通に利用可能なものである必要は
なく、一部または全部がアドレス専用またはデータ専用
のものであってもよい。汎用レジスタのデータサイズに
ついても任意とすることができる。
【０６７７】前置命令コードの種類は特に限定はされな
い。また、前置命令コードは、転送命令と条件分岐命令
乃至演算命令を組合せる情報のほか、そのほかの制御情
報を含んでもよい。例えば、データサイズを指示する情
報を含んでもよい。
い。また、前置命令コードは、転送命令と条件分岐命令
乃至演算命令を組合せる情報のほか、そのほかの制御情
報を含んでもよい。例えば、データサイズを指示する情
報を含んでもよい。
【０６７８】また、命令コードの基本単位１６ビットに
限定する必要はなく、８ビット或いは３２ビットなど任
意のビット幅とできる。制御信号は、ＭＯＤＳ、ＭＯＤ
Ｄを用いるものとしたが、そのほかの制御信号に分割す
ることもできる。
限定する必要はなく、８ビット或いは３２ビットなど任
意のビット幅とできる。制御信号は、ＭＯＤＳ、ＭＯＤ
Ｄを用いるものとしたが、そのほかの制御信号に分割す
ることもできる。
【０６７９】前置命令コード、第１のリード型転送命令
コード、第２のリード型転送命令コード、演算命令コー
ド、ライト型転送命令コードを組合せて、メモリ上の相
異なる２つのアドレスのデータを入力して、演算し、結
果を、ライト型転送命令コードで指定する別のメモリの
アドレスに格納することができる。第１、第２のリード
型転送命令コードを省略して、汎用レジスタ上のデータ
を入力とすることもできる。
コード、第２のリード型転送命令コード、演算命令コー
ド、ライト型転送命令コードを組合せて、メモリ上の相
異なる２つのアドレスのデータを入力して、演算し、結
果を、ライト型転送命令コードで指定する別のメモリの
アドレスに格納することができる。第１、第２のリード
型転送命令コードを省略して、汎用レジスタ上のデータ
を入力とすることもできる。
【０６８０】《検討課題Ｅの解決手段に関する実施の形
態》次に、前記検討課題Ｅの解決手段に関する発明の具
体例を説明する。ここで説明するマイクロコンピュータ
は図２に基づいて説明した構成を有するものであり、繰
り返しになるのでその詳細な説明は省略する。従って、
マイクロコンピュータ１に内蔵される前記ＣＰＵ２は図
３に示されるような汎用レジスタ及び制御レジスタの構
成を有している。当然ＣＰＵ２は図４のプログラミング
モデルを有する下位ＣＰＵの汎用レジスタ及び命令セッ
トを包含することになる。そして上位ＣＰＵとしてのＣ
ＰＵ２は図５のアドレス空間を有している。ＣＰＵ２の
実効アドレスの計算には前述の図７及び図８で説明した
手法が採用されている。
態》次に、前記検討課題Ｅの解決手段に関する発明の具
体例を説明する。ここで説明するマイクロコンピュータ
は図２に基づいて説明した構成を有するものであり、繰
り返しになるのでその詳細な説明は省略する。従って、
マイクロコンピュータ１に内蔵される前記ＣＰＵ２は図
３に示されるような汎用レジスタ及び制御レジスタの構
成を有している。当然ＣＰＵ２は図４のプログラミング
モデルを有する下位ＣＰＵの汎用レジスタ及び命令セッ
トを包含することになる。そして上位ＣＰＵとしてのＣ
ＰＵ２は図５のアドレス空間を有している。ＣＰＵ２の
実効アドレスの計算には前述の図７及び図８で説明した
手法が採用されている。
【０６８１】ここで説明するマイクロコンピュータの一
例は図７９に示される。マイクロコンピュータ５０１
は、命令を実行してマイクロコンピュータ５０１全体の
制御を司る中央処理装置（ＣＰＵ）５０２、シングルチ
ップマイクロコンピュータの動作モードなどを制御する
システムコントローラ（ＳＹＳＣ）５１４、割込コント
ローラ（ＩＮＴ）５０３、バスコントローラ５１０、Ｄ
ＭＡコントローラ（ＤＭＡＣ）５１１、外部バスＤＭＡ
Ｃ（ＥＸＤＭＡＣ）５１２、ＣＰＵ５０２の処理プログ
ラムなどを格納するメモリであるリードオンリメモリ
（ＲＯＭ）５０４、ＣＰＵ５０２の作業領域並びにデー
タの一時記憶用のメモリであるランダムアクセスメモリ
（ＲＡＭ）５０５、タイマ５０６、パルス出力回路５０
７、シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）５０８、Ａ／Ｄ変換器（Ａ／Ｄ）５０９、入出力ポ
ートＩＯＰＡ〜ＩＯＰＦ、入出力ポートＩＯＰ１〜ＩＯ
Ｐ５、及びクロック発振器（ＣＰＧ）５１３の機能ブロ
ック若しくは回路モジュールを有し、公知の半導体集積
回路製造技術により１つの半導体基板（半導体チップ）
に形成されている。
例は図７９に示される。マイクロコンピュータ５０１
は、命令を実行してマイクロコンピュータ５０１全体の
制御を司る中央処理装置（ＣＰＵ）５０２、シングルチ
ップマイクロコンピュータの動作モードなどを制御する
システムコントローラ（ＳＹＳＣ）５１４、割込コント
ローラ（ＩＮＴ）５０３、バスコントローラ５１０、Ｄ
ＭＡコントローラ（ＤＭＡＣ）５１１、外部バスＤＭＡ
Ｃ（ＥＸＤＭＡＣ）５１２、ＣＰＵ５０２の処理プログ
ラムなどを格納するメモリであるリードオンリメモリ
（ＲＯＭ）５０４、ＣＰＵ５０２の作業領域並びにデー
タの一時記憶用のメモリであるランダムアクセスメモリ
（ＲＡＭ）５０５、タイマ５０６、パルス出力回路５０
７、シリアルコミュニケーションインタフェース（ＳＣ
Ｉ）５０８、Ａ／Ｄ変換器（Ａ／Ｄ）５０９、入出力ポ
ートＩＯＰＡ〜ＩＯＰＦ、入出力ポートＩＯＰ１〜ＩＯ
Ｐ５、及びクロック発振器（ＣＰＧ）５１３の機能ブロ
ック若しくは回路モジュールを有し、公知の半導体集積
回路製造技術により１つの半導体基板（半導体チップ）
に形成されている。
【０６８２】前記ＣＰＵ５０２は主にＲＯＭ５０４から
命令をフェッチし、これを解読して演算動作や制御動作
を行う。前記ＤＭＡＣ５１１はＣＰＵ５０２とバスを共
有し、ＣＰＵ５０２に代ってデータ転送制御を行う。前
記ＥＸＤＭＡＣ５１２は、外部バス上のデータ転送制御
に特化された転送制御装置であり、ＣＰＵ５０２または
ＤＭＡＣ５１１の内部バス上でのアクセス動作に並行し
て、外部バス上でのデータ転送制御が可能にされる。
命令をフェッチし、これを解読して演算動作や制御動作
を行う。前記ＤＭＡＣ５１１はＣＰＵ５０２とバスを共
有し、ＣＰＵ５０２に代ってデータ転送制御を行う。前
記ＥＸＤＭＡＣ５１２は、外部バス上のデータ転送制御
に特化された転送制御装置であり、ＣＰＵ５０２または
ＤＭＡＣ５１１の内部バス上でのアクセス動作に並行し
て、外部バス上でのデータ転送制御が可能にされる。
【０６８３】バスコントローラ５１０は、内部バスコン
トローラ、外部バスコントローラ、及びリフレッシュタ
イマなどを持つ。内部バスコントローラはＣＰＵ５０２
とＤＭＡＣ５１１とのバス権調停を行う。外部アドレス
は、例えば、８個のエリアに分割され、外部バスコント
ローラにはエリア毎に、バス幅やアクセスステート数を
設定することができ、ＤＲＡＭやＲＯＭなどの高速ペー
ジモードといった、連続アクセス時に、短縮されたバス
サイクルを実現可能にしている。例えば、外付けのＤＲ
ＡＭに対する場合、ノーマル４ステートアクセスに対
し、高速ページ２ステートなどとされる。外部バスコン
トローラは、ＣＰＵ５０２、ＤＭＡＣ５１１、ＥＸＤＭ
ＡＣ５１２の夫々からのバス権要求と、外部からバス権
要求に対する調停を行う。
トローラ、外部バスコントローラ、及びリフレッシュタ
イマなどを持つ。内部バスコントローラはＣＰＵ５０２
とＤＭＡＣ５１１とのバス権調停を行う。外部アドレス
は、例えば、８個のエリアに分割され、外部バスコント
ローラにはエリア毎に、バス幅やアクセスステート数を
設定することができ、ＤＲＡＭやＲＯＭなどの高速ペー
ジモードといった、連続アクセス時に、短縮されたバス
サイクルを実現可能にしている。例えば、外付けのＤＲ
ＡＭに対する場合、ノーマル４ステートアクセスに対
し、高速ページ２ステートなどとされる。外部バスコン
トローラは、ＣＰＵ５０２、ＤＭＡＣ５１１、ＥＸＤＭ
ＡＣ５１２の夫々からのバス権要求と、外部からバス権
要求に対する調停を行う。
【０６８４】マイクロコンピュータ５０１の前記各種機
能ブロックは、内部バスによって相互に接続される。内
部バスはアドレスバス、データバスの他、図示はされな
い、バス権要求信号、バスアクノレッジ信号、バスコマ
ンド、外部バスコマンド、レディ信号、外部バスレディ
信号、リード信号・ライト信号、さらにバスサイズ信
号、システムクロック信号等を含む。内部アドレスバス
バスには、ＩＡＢ、ＰＡＢ、ＥＸＡＢが存在する。内部
データバスにはＩＤＢ、ＰＤＢが存在する。
能ブロックは、内部バスによって相互に接続される。内
部バスはアドレスバス、データバスの他、図示はされな
い、バス権要求信号、バスアクノレッジ信号、バスコマ
ンド、外部バスコマンド、レディ信号、外部バスレディ
信号、リード信号・ライト信号、さらにバスサイズ信
号、システムクロック信号等を含む。内部アドレスバス
バスには、ＩＡＢ、ＰＡＢ、ＥＸＡＢが存在する。内部
データバスにはＩＤＢ、ＰＤＢが存在する。
【０６８５】それらのバスは、バスコントローラ５１０
によってインタフェースされている。内部バスＩＡＢ、
ＩＤＢはＣＰＵ２、ＤＭＡＣ１１、ＲＯＭ５０４、ＲＡ
Ｍ５０５、バスコントローラ５１０に接続され、更に、
アドレスバスＩＡＢは外部バスのアドレスバスとインタ
フェースするために、入出力ポートＩＯＰＡ〜ＩＯＰＣ
に接続され、データバスＩＤＢは外部バスのデータバス
とインタフェースするために、入出力ポートＩＯＰＤ、
ＩＯＰＥに接続される。
によってインタフェースされている。内部バスＩＡＢ、
ＩＤＢはＣＰＵ２、ＤＭＡＣ１１、ＲＯＭ５０４、ＲＡ
Ｍ５０５、バスコントローラ５１０に接続され、更に、
アドレスバスＩＡＢは外部バスのアドレスバスとインタ
フェースするために、入出力ポートＩＯＰＡ〜ＩＯＰＣ
に接続され、データバスＩＤＢは外部バスのデータバス
とインタフェースするために、入出力ポートＩＯＰＤ、
ＩＯＰＥに接続される。
【０６８６】ペリフェラルバスＰＡＢ、ＰＤＢはバスコ
ントローラ５１０、ＥＸＤＭＡＣ５１２、タイマ５０
６、パルス出力回路５０７、ＳＣ５Ｉ８、Ａ／Ｄ変換器
５０９、割込コントローラ５０３、入出力ポートＩＯＰ
Ａ〜ＩＯＰＦ及び入出力ポートＩＯＰ１〜ＩＯＰ５に接
続される。これらの機能ブロックが有する制御レジスタ
を総称して、内部Ｉ／Ｏレジスタと呼ぶ。
ントローラ５１０、ＥＸＤＭＡＣ５１２、タイマ５０
６、パルス出力回路５０７、ＳＣ５Ｉ８、Ａ／Ｄ変換器
５０９、割込コントローラ５０３、入出力ポートＩＯＰ
Ａ〜ＩＯＰＦ及び入出力ポートＩＯＰ１〜ＩＯＰ５に接
続される。これらの機能ブロックが有する制御レジスタ
を総称して、内部Ｉ／Ｏレジスタと呼ぶ。
【０６８７】アドレスバスＥＸＡＢは、ＥＸＤＭＡＣ５
１２とバスコントローラ５１０、入出力ポートＩＯＰＡ
〜ＩＯＰＣを接続する。なお、バスコントローラ５１０
は、アドレスバスＥＸＡＢのアドレスを判定し、バス仕
様に従った動作を実行するために参照する。従って、バ
スコントローラ５１０はエリアを判定したり、ＤＲＡＭ
のロウアドレスを判定する程度の上位ビットを入力する
のみでよい。
１２とバスコントローラ５１０、入出力ポートＩＯＰＡ
〜ＩＯＰＣを接続する。なお、バスコントローラ５１０
は、アドレスバスＥＸＡＢのアドレスを判定し、バス仕
様に従った動作を実行するために参照する。従って、バ
スコントローラ５１０はエリアを判定したり、ＤＲＡＭ
のロウアドレスを判定する程度の上位ビットを入力する
のみでよい。
【０６８８】ＣＰＵ５０２とＤＭＡＣ５１１が、内部バ
スマスタとして、内部バスを使用することができ、それ
ぞれのバス権要求信号に従って、バスコントローラ（内
部バスアービタ）５１０が調停する。また、外部バスに
ついては、内部バスマスタによる外部バスアクセス、Ｅ
ＸＤＭＡＣ５１２、外部バス権解放要求、リフレッシュ
要求のバス権要求信号に従って、バスコントローラ（外
部バスアービタ）５１０が調停する。
スマスタとして、内部バスを使用することができ、それ
ぞれのバス権要求信号に従って、バスコントローラ（内
部バスアービタ）５１０が調停する。また、外部バスに
ついては、内部バスマスタによる外部バスアクセス、Ｅ
ＸＤＭＡＣ５１２、外部バス権解放要求、リフレッシュ
要求のバス権要求信号に従って、バスコントローラ（外
部バスアービタ）５１０が調停する。
【０６８９】ＲＯＭ５０４、ＲＡＭ５０５、及びタイマ
５０６、パルス出力回路５０７、ＳＣＩ５０８、Ａ／Ｄ
変換器５０９、入出力ポートＩＯＰＡ〜ＩＯＰＦ及びＩ
ＯＰ１〜ＩＯＰ５、割込コントローラ５０３の各機能ブ
ロック及びＥＸＤＭＡＣ５１２は、内部バススレーブと
して、ＣＰＵ５０２またはＤＭＡＣ５１１によって動作
制御情報等がリード／ライト可能にされる。
５０６、パルス出力回路５０７、ＳＣＩ５０８、Ａ／Ｄ
変換器５０９、入出力ポートＩＯＰＡ〜ＩＯＰＦ及びＩ
ＯＰ１〜ＩＯＰ５、割込コントローラ５０３の各機能ブ
ロック及びＥＸＤＭＡＣ５１２は、内部バススレーブと
して、ＣＰＵ５０２またはＤＭＡＣ５１１によって動作
制御情報等がリード／ライト可能にされる。
【０６９０】割込コントローラ５０３は、タイマ５０
６、ＳＣＩ５０８、Ａ／Ｄ変換器５０９、入出力ポート
ＩＯＰ５の出力する割込信号を入力し、ＣＰＵ５０２に
割込要求信号５３１を、ＤＭＡＣ５１１に起動要求信号
（図示せず）を出力する。また、ＤＭＡＣ５１１の出力
するクリア信号（図示せず）を入力して、割込クリア信
号（図示せず）を出力する。
６、ＳＣＩ５０８、Ａ／Ｄ変換器５０９、入出力ポート
ＩＯＰ５の出力する割込信号を入力し、ＣＰＵ５０２に
割込要求信号５３１を、ＤＭＡＣ５１１に起動要求信号
（図示せず）を出力する。また、ＤＭＡＣ５１１の出力
するクリア信号（図示せず）を入力して、割込クリア信
号（図示せず）を出力する。
【０６９１】入出力ポートは、外部バス信号、入出力回
路の入出力信号と兼用とされている。入出力ポートＩＯ
ＰＡ〜ＩＯＰＣはアドレスバス出力、入出力ポートＩＯ
ＰＤ、ＩＯＰＥはデータバス入出力、入出力ポートＩＯ
ＰＦはバス制御信号入出力信号と兼用されている。外部
アドレス、外部データは、それぞれ、これらの入出力ポ
ートに含まれるバッファ回路を介してバスＩＡＢ、ＩＤ
Ｂと接続されている。バスＰＡＢ、ＰＤＢは入出力ポー
トのレジスタをリード／ライトするために使用し、外部
バスとは直接の関係はない。バス制御信号出力は、アド
レスストローブ、ハイ／ロウデータストローブ、リード
ストローブ、ライトストローブ、バスアクノリッジ信号
などがある。バス制御入力信号にはウェイト信号、バス
リクエスト信号などがある。これらの入出力信号は図示
はされない。外部バス拡張を行うことは、動作モードな
どで選択され、これらの入出力ポートの機能も選択され
る。
路の入出力信号と兼用とされている。入出力ポートＩＯ
ＰＡ〜ＩＯＰＣはアドレスバス出力、入出力ポートＩＯ
ＰＤ、ＩＯＰＥはデータバス入出力、入出力ポートＩＯ
ＰＦはバス制御信号入出力信号と兼用されている。外部
アドレス、外部データは、それぞれ、これらの入出力ポ
ートに含まれるバッファ回路を介してバスＩＡＢ、ＩＤ
Ｂと接続されている。バスＰＡＢ、ＰＤＢは入出力ポー
トのレジスタをリード／ライトするために使用し、外部
バスとは直接の関係はない。バス制御信号出力は、アド
レスストローブ、ハイ／ロウデータストローブ、リード
ストローブ、ライトストローブ、バスアクノリッジ信号
などがある。バス制御入力信号にはウェイト信号、バス
リクエスト信号などがある。これらの入出力信号は図示
はされない。外部バス拡張を行うことは、動作モードな
どで選択され、これらの入出力ポートの機能も選択され
る。
【０６９２】また、入出力ポートＩＯＰ１はタイマ入出
力、入出力ポートＩＯＰ２はパルス出力、入出力ポート
ＩＯＰ３はＳＣＩ５０８の入出力、入出力ポートＩＯＰ
４はアナログ入力、入出力ポートＩＯＰ５はＥＸＤＭＡ
Ｃ５１２、ＤＭＡＣ５１１入出力と兼用されている。Ｅ
ＸＤＭＡＣ５１２、ＤＭＡＣ５１１、タイマ５０６、Ｓ
ＣＩ５０８、パルス出力５０７、Ａ／Ｄ変換器５０９と
入出力ポートＩＯＰ１〜ＩＯＰ５との入出力信号や内部
割込み要求信号などは図示を省略してある。
力、入出力ポートＩＯＰ２はパルス出力、入出力ポート
ＩＯＰ３はＳＣＩ５０８の入出力、入出力ポートＩＯＰ
４はアナログ入力、入出力ポートＩＯＰ５はＥＸＤＭＡ
Ｃ５１２、ＤＭＡＣ５１１入出力と兼用されている。Ｅ
ＸＤＭＡＣ５１２、ＤＭＡＣ５１１、タイマ５０６、Ｓ
ＣＩ５０８、パルス出力５０７、Ａ／Ｄ変換器５０９と
入出力ポートＩＯＰ１〜ＩＯＰ５との入出力信号や内部
割込み要求信号などは図示を省略してある。
【０６９３】割込要因が発生すると、割り込みコントロ
ーラ５０３でＣＰＵ５０２又はＤＭＡＣ５１１の何れに
要求を行なうか判定し、また、優先順位などが判定され
る。ＣＰＵ５０２に割込要求が発生されると、ＣＰＵ５
０２は実行中の処理を中断して、例外処理状態を経て、
所定の処理ルーチンに分岐し、所望の処理を行い、割込
要因をクリアしたりする。所定の処理ルーチンの最後に
は、通常復帰命令（ＲＴＥ命令）がおかれ、この命令を
実行することによって前記中断した処理を再開する。
ーラ５０３でＣＰＵ５０２又はＤＭＡＣ５１１の何れに
要求を行なうか判定し、また、優先順位などが判定され
る。ＣＰＵ５０２に割込要求が発生されると、ＣＰＵ５
０２は実行中の処理を中断して、例外処理状態を経て、
所定の処理ルーチンに分岐し、所望の処理を行い、割込
要因をクリアしたりする。所定の処理ルーチンの最後に
は、通常復帰命令（ＲＴＥ命令）がおかれ、この命令を
実行することによって前記中断した処理を再開する。
【０６９４】上記マイクロコンピュータ５０１は、電源
端子として、グランドレベル（Ｖｓｓ）、電源電圧レベ
ル（Ｖｃｃ）、アナロググランドレベル（ＡＶｓｓ）、
アナログ電源電圧レベル（ＡＶｃｃ）、アナログ基準電
圧（Ｖｒｅｆ）の入力端子の他に、専用制御端子とし
て、リセット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モ
ード制御（ＭＤ０、ＭＤ１、ＭＤ２）、クロック入力
（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。
端子として、グランドレベル（Ｖｓｓ）、電源電圧レベ
ル（Ｖｃｃ）、アナロググランドレベル（ＡＶｓｓ）、
アナログ電源電圧レベル（ＡＶｃｃ）、アナログ基準電
圧（Ｖｒｅｆ）の入力端子の他に、専用制御端子とし
て、リセット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モ
ード制御（ＭＤ０、ＭＤ１、ＭＤ２）、クロック入力
（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。
【０６９５】前記端子ＥＸＴＡＬ、ＸＴＡＬを介してＣ
ＰＧ５１３に水晶発振子による発振信号又は外部クロッ
ク信号が入力され、これに基づいて基準クロック信号
（システムクロック）φを生成する。マイクロコンピュ
ータはその基準クロック信号φに同期して動作を行う。
この基準クロック信号φの１周期をステートと呼ぶ。
ＰＧ５１３に水晶発振子による発振信号又は外部クロッ
ク信号が入力され、これに基づいて基準クロック信号
（システムクロック）φを生成する。マイクロコンピュ
ータはその基準クロック信号φに同期して動作を行う。
この基準クロック信号φの１周期をステートと呼ぶ。
【０６９６】ＲＥＳ端子にリセット信号が加えられる
と、ＳＹＳＣ５１４がモード端子ＭＤ０〜ＭＤ２で与え
られる動作モードを取り込み、マイクロコンピュータ５
０１はリセット状態になる。モード端子で設定する動作
モードは、シングルチップ／拡張、アドレス空間、内蔵
ＲＯＭの有効／無効、データバス幅の初期値８ビット／
１６ビットなどを選択する。
と、ＳＹＳＣ５１４がモード端子ＭＤ０〜ＭＤ２で与え
られる動作モードを取り込み、マイクロコンピュータ５
０１はリセット状態になる。モード端子で設定する動作
モードは、シングルチップ／拡張、アドレス空間、内蔵
ＲＯＭの有効／無効、データバス幅の初期値８ビット／
１６ビットなどを選択する。
【０６９７】このリセットが解除されると、ＣＰＵ５０
２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ５０２は逐
次、ＲＯＭ５０４などから命令をリードし、解読して、
その解読内容に基づいてデータの処理或はＲＡＭ５０
５、タイマ５０６、ＳＣＩ５０８、入出力ポートなど、
或いは外部バスに接続されるメモリやＩ／Ｏなどとのデ
ータ転送を行う。即ち、ＣＰＵ５０２は、入出力ポー
ト、Ａ／Ｄ変換器５０９などか入力されるデータ、或は
ＳＣＩ５０８などから入力される指示を参照しつつ、Ｒ
ＯＭ５０４などに記憶されている命令に基づいて処理を
行い、その結果に基づいて、入出力ポート、タイマ５０
６などを使用して、外部に信号を出力し、各種機器の制
御を行う。
２は所定のアドレスからスタートアドレスをリードし
て、このスタートアドレスから命令のリードを開始する
リセット例外処理を行う。この後、ＣＰＵ５０２は逐
次、ＲＯＭ５０４などから命令をリードし、解読して、
その解読内容に基づいてデータの処理或はＲＡＭ５０
５、タイマ５０６、ＳＣＩ５０８、入出力ポートなど、
或いは外部バスに接続されるメモリやＩ／Ｏなどとのデ
ータ転送を行う。即ち、ＣＰＵ５０２は、入出力ポー
ト、Ａ／Ｄ変換器５０９などか入力されるデータ、或は
ＳＣＩ５０８などから入力される指示を参照しつつ、Ｒ
ＯＭ５０４などに記憶されている命令に基づいて処理を
行い、その結果に基づいて、入出力ポート、タイマ５０
６などを使用して、外部に信号を出力し、各種機器の制
御を行う。
【０６９８】図３は前記ＣＰＵ５０２に内蔵されている
汎用レジスタ及び制御レジスタの構成例（プログラミン
グモデル）として上位のＣＰＵ５０２のプログラミング
モデルを示す図面でもある。
汎用レジスタ及び制御レジスタの構成例（プログラミン
グモデル）として上位のＣＰＵ５０２のプログラミング
モデルを示す図面でもある。
【０６９９】ＣＰＵ５０２は、３２ビット長の汎用レジ
スタを３２本持っている。汎用レジスタＥＲ０〜ＥＲ３
１は、全て同等の機能を持っており、アドレスレジスタ
としてもデータレジスタとしても使用することができ
る。
スタを３２本持っている。汎用レジスタＥＲ０〜ＥＲ３
１は、全て同等の機能を持っており、アドレスレジスタ
としてもデータレジスタとしても使用することができ
る。
【０７００】データレジスタとしてしては３２ビット、
１６ビットおよび８ビットレジスタとして使用きる。ア
ドレスレジスタおよび３２ビットレジスタとしては、一
括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ３１）として使
用する。１６ビットレジスタとしては、汎用レジスタＥ
Ｒを分割して汎用レジスタＥ（Ｅ０〜Ｅ３１）、汎用レ
ジスタＲ（Ｒ０〜Ｒ３１）として使用する。これらは同
等の機能を持っており、１６ビットジスタを最大６４本
まで使用することができる。なお、汎用レジスタＥ（Ｅ
０〜Ｅ３１）を、特に拡張レジスタと呼ぶ場合がある。
８ビットレジスタとしては、汎用レジスタＲを分割して
汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ３１Ｈ）、汎用レジスタ
ＲＬ（Ｒ０Ｌ〜Ｒ３１Ｌ）として使用する。これらは同
等の機能を持っており、８ビットレジスタを最大６４本
まで使用することができる。各レジスタ独立に使用方法
を選択することができる。
１６ビットおよび８ビットレジスタとして使用きる。ア
ドレスレジスタおよび３２ビットレジスタとしては、一
括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ３１）として使
用する。１６ビットレジスタとしては、汎用レジスタＥ
Ｒを分割して汎用レジスタＥ（Ｅ０〜Ｅ３１）、汎用レ
ジスタＲ（Ｒ０〜Ｒ３１）として使用する。これらは同
等の機能を持っており、１６ビットジスタを最大６４本
まで使用することができる。なお、汎用レジスタＥ（Ｅ
０〜Ｅ３１）を、特に拡張レジスタと呼ぶ場合がある。
８ビットレジスタとしては、汎用レジスタＲを分割して
汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ３１Ｈ）、汎用レジスタ
ＲＬ（Ｒ０Ｌ〜Ｒ３１Ｌ）として使用する。これらは同
等の機能を持っており、８ビットレジスタを最大６４本
まで使用することができる。各レジスタ独立に使用方法
を選択することができる。
【０７０１】汎用レジスタＥＲ７、ＥＲ１５、ＥＲ２
３、ＥＲ３１には、汎用レジスタとしての機能に加え
て、スタックポインタ（ＳＰ）としての機能が割り当て
られており、例外処理やサブルーチン分岐などで暗黙的
に使用される。例外処理は前記割込み例外処理を含む。
３、ＥＲ３１には、汎用レジスタとしての機能に加え
て、スタックポインタ（ＳＰ）としての機能が割り当て
られており、例外処理やサブルーチン分岐などで暗黙的
に使用される。例外処理は前記割込み例外処理を含む。
【０７０２】なお、内部論理構成上はＥＲ０〜ＥＲ７を
グループ０、ＥＲ８〜ＥＲ１５をグループ１、ＥＲ１６
〜ＥＲ２３をグループ２、ＥＲ２４〜ＥＲ３１をグルー
プ３としている。グループ０が既存のＣＰＵ（ＣＰＵ５
０２に対する下位ＣＰＵ）の汎用レジスタと同一とされ
る。
グループ０、ＥＲ８〜ＥＲ１５をグループ１、ＥＲ１６
〜ＥＲ２３をグループ２、ＥＲ２４〜ＥＲ３１をグルー
プ３としている。グループ０が既存のＣＰＵ（ＣＰＵ５
０２に対する下位ＣＰＵ）の汎用レジスタと同一とされ
る。
【０７０３】それらの汎用レジスタは、プログラミング
仕様上は相違なく、すべて同等に使用できる。少なくと
も、アセンブリ言語で書く場合には、グループを意識せ
ず、例えば、Ｒ０Ｈ、Ｅ８、Ｒ１６，ＥＲ３１、などと
記述できる。例えば平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シリーズ
プログラミングマニュアル』のアセンブラフォーマット
に従って記述すれば、「ＭＯＶ．Ｌ ＥＲ０，ＥＲ３
１」或いは、「ＡＤＤ．Ｗ Ｅ８，Ｒ１６」などとレジ
スタ番号のみで記述できる。
仕様上は相違なく、すべて同等に使用できる。少なくと
も、アセンブリ言語で書く場合には、グループを意識せ
ず、例えば、Ｒ０Ｈ、Ｅ８、Ｒ１６，ＥＲ３１、などと
記述できる。例えば平成７年３月（株）日立製作所発行
『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２０００シリーズ
プログラミングマニュアル』のアセンブラフォーマット
に従って記述すれば、「ＭＯＶ．Ｌ ＥＲ０，ＥＲ３
１」或いは、「ＡＤＤ．Ｗ Ｅ８，Ｒ１６」などとレジ
スタ番号のみで記述できる。
【０７０４】ＣＰＵ５０２は更に、コントロールレジス
タとして、図３に例示される２４ビットのプログラムカ
ウンタＰＣと８ビットのエクステンドレジスタＥＸＲ及
び８ビットのコンディションコードレジスタＣＣＲを含
んでいる。
タとして、図３に例示される２４ビットのプログラムカ
ウンタＰＣと８ビットのエクステンドレジスタＥＸＲ及
び８ビットのコンディションコードレジスタＣＣＲを含
んでいる。
【０７０５】前記プログラムカウンタＰＣは、ＣＰＵ５
０２が次に実行する命令のアドレスを示す。特に制限さ
れないものの、ＣＰＵ５０２の命令は、すべて２バイト
（ワード）を単位としているため、バイトを最小単位と
して指示するアドレス信号の最下位ビットは無効であ
り、命令リード時には命令アドレスの最下位ビットは０
とみなされる。
０２が次に実行する命令のアドレスを示す。特に制限さ
れないものの、ＣＰＵ５０２の命令は、すべて２バイト
（ワード）を単位としているため、バイトを最小単位と
して指示するアドレス信号の最下位ビットは無効であ
り、命令リード時には命令アドレスの最下位ビットは０
とみなされる。
【０７０６】前記コンディションコードレジスタＣＣＲ
は８ビットのレジスタで、ＣＰＵ５０２の内部状態を示
している。割込みマスクビット（Ｉ）とハーフキャリ
（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オーバフロー
（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビットで構成
されている。
は８ビットのレジスタで、ＣＰＵ５０２の内部状態を示
している。割込みマスクビット（Ｉ）とハーフキャリ
（Ｈ）、ネガティブ（Ｎ）、ゼロ（Ｚ）、オーバフロー
（Ｖ）、キャリ（Ｃ）の各フラグを含む８ビットで構成
されている。
【０７０７】前記エクステンドレジスタＥＸＲは８ビッ
トのレジスタで、割込みなどの例外処理の制御を行な
う。割込みマスクビット（Ｉ２〜Ｉ０）とトレース
（Ｔ）の各ビットを含んでいる。
トのレジスタで、割込みなどの例外処理の制御を行な
う。割込みマスクビット（Ｉ２〜Ｉ０）とトレース
（Ｔ）の各ビットを含んでいる。
【０７０８】図４はＣＰＵ５０２に対する下位互換のＣ
ＰＵのプログラミングモデルを示す図面でもある。前記
図３のプログラミングモデルを持つ上位のＣＰＵ５０２
は、図４のプログラミングモデルを有する下位ＣＰＵの
汎用レジスタ及び命令セットを包含している。
ＰＵのプログラミングモデルを示す図面でもある。前記
図３のプログラミングモデルを持つ上位のＣＰＵ５０２
は、図４のプログラミングモデルを有する下位ＣＰＵの
汎用レジスタ及び命令セットを包含している。
【０７０９】下位互換のＣＰＵは、１６ビット長の汎用
レジスタを８本持っている。汎用レジスタＲ０〜Ｒ７
は、すべて同等の機能を持っており、アドレスレジスタ
としてもデータレジスタとしても使用することができ
る。
レジスタを８本持っている。汎用レジスタＲ０〜Ｒ７
は、すべて同等の機能を持っており、アドレスレジスタ
としてもデータレジスタとしても使用することができ
る。
【０７１０】データレジスタとして１６ビット及び８ビ
ットレジスタとして使用きる。アドレスレジスタおよび
１６ビットレジスタとしては、一括して汎用レジスタＲ
（Ｒ０〜Ｒ７）として使用する。８ビットレジスタとし
ては、汎用レジスタＲを分割して汎用レジスタＲＨ（Ｒ
０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）
として使用する。これらは同等の機能を持っており、８
ビットレジスタを最大１６本まで使用することができ
る。各レジスタを独立に使用方法を選択することができ
る。
ットレジスタとして使用きる。アドレスレジスタおよび
１６ビットレジスタとしては、一括して汎用レジスタＲ
（Ｒ０〜Ｒ７）として使用する。８ビットレジスタとし
ては、汎用レジスタＲを分割して汎用レジスタＲＨ（Ｒ
０Ｈ〜Ｒ７Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）
として使用する。これらは同等の機能を持っており、８
ビットレジスタを最大１６本まで使用することができ
る。各レジスタを独立に使用方法を選択することができ
る。
【０７１１】汎用レジスタＲ７には、前記同様に、汎用
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。
レジスタとしての機能に加えて、スタックポインタ（Ｓ
Ｐ）としての機能が割り当てられており、例外処理やサ
ブルーチン分岐などで暗黙的に使用される。
【０７１２】図８０にはＣＰＵ５０２のアドレス空間が
示されている。マイクロコンピュータ５０１のアドレス
マップとしては、ＲＯＭ５０４は０番地から、一方、Ｒ
ＡＭ５０５及び内部Ｉ／ＯレジスタはＨ’ＦＦＦＦまた
はＨ’ＦＦＦＦＦＦ番地まで、それぞれアドレス空間の
両端になるように配置されるようにする。
示されている。マイクロコンピュータ５０１のアドレス
マップとしては、ＲＯＭ５０４は０番地から、一方、Ｒ
ＡＭ５０５及び内部Ｉ／ＯレジスタはＨ’ＦＦＦＦまた
はＨ’ＦＦＦＦＦＦ番地まで、それぞれアドレス空間の
両端になるように配置されるようにする。
【０７１３】上位ＣＰＵ５０２は、１６ＭＢのアドレス
空間のマキシマムモードと６４ｋＢのアドレス空間のミ
ニマムモードを持つ。かかるマキシマムモードとミニマ
ムモードの選択は、マイクロコンピュータ５０１のモー
ド制御入力端子ＭＤ０〜ＭＤ２の状態によって行われ
る。
空間のマキシマムモードと６４ｋＢのアドレス空間のミ
ニマムモードを持つ。かかるマキシマムモードとミニマ
ムモードの選択は、マイクロコンピュータ５０１のモー
ド制御入力端子ＭＤ０〜ＭＤ２の状態によって行われ
る。
【０７１４】マキシマムモードでは、絶対アドレス２４
ビット（上位８ビットは予約され、命令コード中は３２
ビット）で全空間を、絶対アドレス１６ビットで０〜
Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦ
を指定する。また、例外処理時のベクタは２４ビット
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るプログラムカウンタＰＣも２４ビットとされる。
ビット（上位８ビットは予約され、命令コード中は３２
ビット）で全空間を、絶対アドレス１６ビットで０〜
Ｈ’７ＦＦＦ及びＨ’ＦＦ８０００〜Ｈ’ＦＦＦＦＦＦ
を指定する。また、例外処理時のベクタは２４ビット
（メモリ上は３２ビットとされ、上位８ビットは無視さ
れる）、サブルーチン分岐などにおいて待避／復帰され
るプログラムカウンタＰＣも２４ビットとされる。
【０７１５】ミニマムモードでは、絶対アドレスとレジ
スタ間接のアドッレシングモードのいずれも、下位１６
ビットのみを使用し、上位ビットは無視する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるプログラムカウンタＰＣも１６ビッ
トとされる。
スタ間接のアドッレシングモードのいずれも、下位１６
ビットのみを使用し、上位ビットは無視する。例外処理
時のベクタは１６ビット、サブルーチン分岐などにおい
て待避／復帰されるプログラムカウンタＰＣも１６ビッ
トとされる。
【０７１６】下位ＣＰＵは、ミニマムモードに相当する
６４ｋＢのアドレス空間を持つ。絶対アドレスは１６ビ
ットのみを持ち、また、レジスタ間接では１６ビットレ
ジスタで、それぞれ全空間を指定する。ベクタやスタッ
クの構造などが前記上位ＣＰＵ５０２のミニマムモード
と同等の動作になり、例外処理時のベクタは１６ビッ
ト、サブルーチン分岐などにおいて待避／復帰されるプ
ログラムカウンタＰＣも１６ビットとされる。
６４ｋＢのアドレス空間を持つ。絶対アドレスは１６ビ
ットのみを持ち、また、レジスタ間接では１６ビットレ
ジスタで、それぞれ全空間を指定する。ベクタやスタッ
クの構造などが前記上位ＣＰＵ５０２のミニマムモード
と同等の動作になり、例外処理時のベクタは１６ビッ
ト、サブルーチン分岐などにおいて待避／復帰されるプ
ログラムカウンタＰＣも１６ビットとされる。
【０７１７】前記図７及び図８は上位ＣＰＵ５０２のマ
キシマムモードにおける実効アドレス計算方法を例示す
る図面でもある。
キシマムモードにおける実効アドレス計算方法を例示す
る図面でもある。
【０７１８】図７の（１）に示されるレジスタ間接では
命令コード中にレジスタを指定する部分（レジスタフィ
ールド）を含み、この命令コードで指定された汎用レジ
スタＥＲの内容の合計３２ビットをアドレスとしてメモ
リ上のアドレスを指定する。アドレスは２４ビットでよ
いため、上位８ビットは無視する。
命令コード中にレジスタを指定する部分（レジスタフィ
ールド）を含み、この命令コードで指定された汎用レジ
スタＥＲの内容の合計３２ビットをアドレスとしてメモ
リ上のアドレスを指定する。アドレスは２４ビットでよ
いため、上位８ビットは無視する。
【０７１９】図７の（２）、（３）に示されるディスプ
レースメント付レジスタ間接は、上記レジスタ間接と同
様に得られた３２ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。加算結果はア
ドレスの指定のみに使用され、汎用レジスタＥＲの内容
には反映されない。特に制限はされないものの、ディス
プレースメントは３２ビットまたは１６ビットであり、
１６ビットディスプレースメントは加算する場合には上
位１６ビットは符号拡張される。すなわち、ディスプレ
ースメントの上位１６ビットは１６ビットディスプレー
スメントのビット１５と同じ値であるとして加算が行わ
れる。この場合も上位８ビットは無視される。
レースメント付レジスタ間接は、上記レジスタ間接と同
様に得られた３２ビットのアドレスに、命令コード中に
含まれるディスプレースメントを加算した結果をアドレ
スとしてメモリ上のアドレスを指定する。加算結果はア
ドレスの指定のみに使用され、汎用レジスタＥＲの内容
には反映されない。特に制限はされないものの、ディス
プレースメントは３２ビットまたは１６ビットであり、
１６ビットディスプレースメントは加算する場合には上
位１６ビットは符号拡張される。すなわち、ディスプレ
ースメントの上位１６ビットは１６ビットディスプレー
スメントのビット１５と同じ値であるとして加算が行わ
れる。この場合も上位８ビットは無視される。
【０７２０】図７の（４）に示されるポストインクリメ
ントレジスタ間接は、前記レジスタ間接と同様に得られ
た３２ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１、２又は４を加算し、そ
の加算結果が汎用レジスタＥＲに格納される。メモリ上
のバイトデータを指定する場合には１が、ワードデータ
を指定する場合には２が、アドレスデータを指定する場
合には４が、それぞれ加算される。また、複数レジスタ
の転送命令では、レジスタ本数分を乗算した結果が用い
られる。加算結果の上位８ビットも拡張レジスタに格納
される。後述する複数汎用レジスタ転送命令の場合は、
２（ワードサイズ）または４（ロングワードサイズ）
に、レジスタ本数を乗算した値が用いられる。
ントレジスタ間接は、前記レジスタ間接と同様に得られ
た３２ビットのアドレスでメモリ上のアドレスを指定す
る。その後、このアドレスに１、２又は４を加算し、そ
の加算結果が汎用レジスタＥＲに格納される。メモリ上
のバイトデータを指定する場合には１が、ワードデータ
を指定する場合には２が、アドレスデータを指定する場
合には４が、それぞれ加算される。また、複数レジスタ
の転送命令では、レジスタ本数分を乗算した結果が用い
られる。加算結果の上位８ビットも拡張レジスタに格納
される。後述する複数汎用レジスタ転送命令の場合は、
２（ワードサイズ）または４（ロングワードサイズ）
に、レジスタ本数を乗算した値が用いられる。
【０７２１】図７の（５）に示されるプリデクリメント
レジスタ間接は、前記レジスタ間接と同様に得られた３
２ビットのアドレスから１、２又は４を減算した結果の
２４ビットのアドレスでメモリ上のアドレスを指定す
る。その後、その減算結果が汎用レジスタＥＲに格納さ
れる。メモリ上のバイトデータを指定する場合には１
が、ワードデータを指定する場合には２が、アドレスデ
ータを指定する場合には４が、それぞれ減算される。ま
た、複数レジスタの転送命令では、レジスタ本数分を乗
算した結果が用いられる。前記同様に、アドレスが２４
ビットでよい場合には、特に制限はされないものの、減
算結果の上位８ビットも拡張レジスタに格納される。
（４）と同様に、後述の複数汎用レジスタ転送命令の場
合は、２（ワードサイズ）または４（ロングワードサイ
ズ）に、レジスタ本数を乗算した値が用いられる。
レジスタ間接は、前記レジスタ間接と同様に得られた３
２ビットのアドレスから１、２又は４を減算した結果の
２４ビットのアドレスでメモリ上のアドレスを指定す
る。その後、その減算結果が汎用レジスタＥＲに格納さ
れる。メモリ上のバイトデータを指定する場合には１
が、ワードデータを指定する場合には２が、アドレスデ
ータを指定する場合には４が、それぞれ減算される。ま
た、複数レジスタの転送命令では、レジスタ本数分を乗
算した結果が用いられる。前記同様に、アドレスが２４
ビットでよい場合には、特に制限はされないものの、減
算結果の上位８ビットも拡張レジスタに格納される。
（４）と同様に、後述の複数汎用レジスタ転送命令の場
合は、２（ワードサイズ）または４（ロングワードサイ
ズ）に、レジスタ本数を乗算した値が用いられる。
【０７２２】図８の（６）（７）（８）に示される絶対
アドレスは命令コード中に含まれる、８ビット、１６ビ
ット又は３２ビットの絶対アドレスをアドレスとしてメ
モリ上のアドレスを指定する。８ビット絶対アドレス
は、上位１６ビットが論理値１に拡張（１拡張）され
る。すなわちアドレスのビット２３〜８は全ビット１と
される。従って使用可能なアドレスはＨ’ＦＦＦＦ００
〜Ｈ’ＦＦＦＦＦＦの２５６バイトである。また、１６
ビット絶対アドレスは、上位８ビットが符号拡張され
る。すなわち、１６ビット絶対アドレスのビット１５が
０であればアドレスのビット２３〜１６は全ビット０と
され、ビット１５が１であればアドレスのビット２３〜
１６は全ビット１とされる。従って使用可能なアドレス
はＨ’００００００〜Ｈ’００７ＦＦＦ及びＨ’ＦＦ８
０００〜Ｈ’ＦＦＦＦＦＦの６４ｋバイトである。
アドレスは命令コード中に含まれる、８ビット、１６ビ
ット又は３２ビットの絶対アドレスをアドレスとしてメ
モリ上のアドレスを指定する。８ビット絶対アドレス
は、上位１６ビットが論理値１に拡張（１拡張）され
る。すなわちアドレスのビット２３〜８は全ビット１と
される。従って使用可能なアドレスはＨ’ＦＦＦＦ００
〜Ｈ’ＦＦＦＦＦＦの２５６バイトである。また、１６
ビット絶対アドレスは、上位８ビットが符号拡張され
る。すなわち、１６ビット絶対アドレスのビット１５が
０であればアドレスのビット２３〜１６は全ビット０と
され、ビット１５が１であればアドレスのビット２３〜
１６は全ビット１とされる。従って使用可能なアドレス
はＨ’００００００〜Ｈ’００７ＦＦＦ及びＨ’ＦＦ８
０００〜Ｈ’ＦＦＦＦＦＦの６４ｋバイトである。
【０７２３】図８の（９）、（１０）に示されるプログ
ラムカウンタ相対は、プログラムカウンタの内容の２４
ビットのアドレスに命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はプログラムカウンタに
格納される。特に制限はされないものの、ディスプレー
スメントは１６ビットまたは８ビットであり、これらの
ディスプレースメントは加算する場合には上位８ビット
または１６ビットは符号拡張される。すなわち、ディス
プレースメントの上位８ビットは１６ビットディスプレ
ースメントのビット１５と、または上位１６ビットは８
ビットディスプレースメントのビット７と同じ値である
とみなして加算が行われる。プログラムカウンタ相対は
分岐命令のみで使用される。
ラムカウンタ相対は、プログラムカウンタの内容の２４
ビットのアドレスに命令コード中に含まれるディスプレ
ースメントを加算した結果をアドレスとしてメモリ上の
アドレスを指定する。加算結果はプログラムカウンタに
格納される。特に制限はされないものの、ディスプレー
スメントは１６ビットまたは８ビットであり、これらの
ディスプレースメントは加算する場合には上位８ビット
または１６ビットは符号拡張される。すなわち、ディス
プレースメントの上位８ビットは１６ビットディスプレ
ースメントのビット１５と、または上位１６ビットは８
ビットディスプレースメントのビット７と同じ値である
とみなして加算が行われる。プログラムカウンタ相対は
分岐命令のみで使用される。
【０７２４】尚、上位ＣＰＵ５０２のミニマムモードで
は、実効アドレスの上位８ビットが無視され、下位１６
ビットが有効になる。上記の他にイミディエイト、レジ
スタ直接、メモリ間接などのアドレッシングモードを実
行するが、これらは本発明に直接は関係しないので詳細
な説明は省略する。
は、実効アドレスの上位８ビットが無視され、下位１６
ビットが有効になる。上記の他にイミディエイト、レジ
スタ直接、メモリ間接などのアドレッシングモードを実
行するが、これらは本発明に直接は関係しないので詳細
な説明は省略する。
【０７２５】図４のプログラミングモデルを持つ下位互
換のＣＰＵの、データ転送命令では、レジスタ間接、１
６ビットディスプレースメント付レジスタ間接、ポスト
インクリメント／プリデクリメントレジスタ間接、８／
１６ビット絶対アドレス、が使用可能である。実効アド
レスの計算方法は上記同様である。
換のＣＰＵの、データ転送命令では、レジスタ間接、１
６ビットディスプレースメント付レジスタ間接、ポスト
インクリメント／プリデクリメントレジスタ間接、８／
１６ビット絶対アドレス、が使用可能である。実効アド
レスの計算方法は上記同様である。
【０７２６】図８１には複数レジスタ転送命令（複数レ
ジスタ・メモリ間転送命令、複数レジスタ・レジスタ間
転送命令）としての複数汎用レジスタの転送命令（ＭＯ
ＶＭ）の機能が示される。データサイズは、ワード
（Ｗ）及びロングワード（Ｌ）が可能であり、また、汎
用レジスタ間、及び汎用レジスタ・メモリ間のデータ転
送が可能である。また、アドレッシングモードは、イミ
ディエイトを除き、従来の転送命令と同様である。
ジスタ・メモリ間転送命令、複数レジスタ・レジスタ間
転送命令）としての複数汎用レジスタの転送命令（ＭＯ
ＶＭ）の機能が示される。データサイズは、ワード
（Ｗ）及びロングワード（Ｌ）が可能であり、また、汎
用レジスタ間、及び汎用レジスタ・メモリ間のデータ転
送が可能である。また、アドレッシングモードは、イミ
ディエイトを除き、従来の転送命令と同様である。
【０７２７】汎用レジスタの選択は、２、３、４本の選
択が可能であり、ロングワードサイズの場合、ＥＲ０−
ＥＲ１、ＥＲ２−ＥＲ３、ＥＲ４−ＥＲ５、ＥＲ６−Ｅ
Ｒ７、…、ＥＲ３０−ＥＲ３１の２本の組み合わせ、Ｅ
Ｒ０−ＥＲ２、ＥＲ４−ＥＲ６、…、ＥＲ２８−ＥＲ３
０の３本の組合せ、ＥＲ０−ＥＲ３、ＥＲ４−ＥＲ７、
…、ＥＲ２８−ＥＲ３１の４本の組合せが可能である。
ワードサイズの場合は、相当する汎用レジスタＲのみ、
または汎用レジスタＥのみが選択される。
択が可能であり、ロングワードサイズの場合、ＥＲ０−
ＥＲ１、ＥＲ２−ＥＲ３、ＥＲ４−ＥＲ５、ＥＲ６−Ｅ
Ｒ７、…、ＥＲ３０−ＥＲ３１の２本の組み合わせ、Ｅ
Ｒ０−ＥＲ２、ＥＲ４−ＥＲ６、…、ＥＲ２８−ＥＲ３
０の３本の組合せ、ＥＲ０−ＥＲ３、ＥＲ４−ＥＲ７、
…、ＥＲ２８−ＥＲ３１の４本の組合せが可能である。
ワードサイズの場合は、相当する汎用レジスタＲのみ、
または汎用レジスタＥのみが選択される。
【０７２８】図８１においてＲｎｓはソースになる汎用
レジスタ番号を意味し、Ｒｎｄはディスティネーション
になる汎用レジスタ番号を意味し、ＥＡｓはソースにな
る実効アドレスを意味し、ＥＡｄはディスティネーショ
ンになる実効アドレスを意味する。
レジスタ番号を意味し、Ｒｎｄはディスティネーション
になる汎用レジスタ番号を意味し、ＥＡｓはソースにな
る実効アドレスを意味し、ＥＡｄはディスティネーショ
ンになる実効アドレスを意味する。
【０７２９】図８２には複数汎用レジスタの転送命令
（ＭＯＶＭ）によるデータ転送のデータ配置が示され
る。（１）はワードサイズの２個のデータのレジスタ・
メモリ間転送を示し、（２）はワードサイズの２個のデ
ータのレジスタ・レジスタ間転送を示し、（３）はロン
グワードサイズの２個のデータのレジスタ・メモリ間転
送を示し、（４）はロングワードサイズの２個のデータ
のレジスタ・レジスタ間転送を示している。
（ＭＯＶＭ）によるデータ転送のデータ配置が示され
る。（１）はワードサイズの２個のデータのレジスタ・
メモリ間転送を示し、（２）はワードサイズの２個のデ
ータのレジスタ・レジスタ間転送を示し、（３）はロン
グワードサイズの２個のデータのレジスタ・メモリ間転
送を示し、（４）はロングワードサイズの２個のデータ
のレジスタ・レジスタ間転送を示している。
【０７３０】例えば図８２の（３）において、第１の汎
用レジスタＥＲｎの最上位のデータ、例えば、Ｅｎの上
位８ビット（ａで示される）が、実効アドレスＥＡで指
定されるメモリ（ａで示される）に対応し、汎用レジス
タの次のデータ、例えば、Ｅｎの下位８ビット（ｂで示
される）が、実効アドレスＥＡ＋１で指定されるメモリ
（ｂで示される）に対応する。第１の汎用レジスタの最
下位のデータ、例えば、ＲＬｎのデータｄの次は、第２
の汎用レジスタ例えばＥＲｎ＋１の最上位のデータ、例
えば、Ｅｎ＋１の上位８ビットのデータｅになる。ワー
ドサイズの場合は、図示を省略するが、ＥｎとＥｎ＋１
の２本と、ＲｍとＲｍ＋１の２本との間のデータ転送も
可能である。
用レジスタＥＲｎの最上位のデータ、例えば、Ｅｎの上
位８ビット（ａで示される）が、実効アドレスＥＡで指
定されるメモリ（ａで示される）に対応し、汎用レジス
タの次のデータ、例えば、Ｅｎの下位８ビット（ｂで示
される）が、実効アドレスＥＡ＋１で指定されるメモリ
（ｂで示される）に対応する。第１の汎用レジスタの最
下位のデータ、例えば、ＲＬｎのデータｄの次は、第２
の汎用レジスタ例えばＥＲｎ＋１の最上位のデータ、例
えば、Ｅｎ＋１の上位８ビットのデータｅになる。ワー
ドサイズの場合は、図示を省略するが、ＥｎとＥｎ＋１
の２本と、ＲｍとＲｍ＋１の２本との間のデータ転送も
可能である。
【０７３１】図９はＣＰＵ５０２の機械語の命令フォー
マットと命令コードを例示する図面でもある。ＣＰＵ５
０２の命令は、２バイト（ワード）を単位にしている。
各命令はオペレーションフィード（ｏｐ）、レジスタフ
ィールド（ｒ、ｇｒ）、ＥＡ拡張部（ＥＡ）、およびコ
ンディションフィールド（ｃｃ）を含む。
マットと命令コードを例示する図面でもある。ＣＰＵ５
０２の命令は、２バイト（ワード）を単位にしている。
各命令はオペレーションフィード（ｏｐ）、レジスタフ
ィールド（ｒ、ｇｒ）、ＥＡ拡張部（ＥＡ）、およびコ
ンディションフィールド（ｃｃ）を含む。
【０７３２】オペレーションフィールド（ｏｐ）は、命
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。オペレーションフィールド
（ｏｐ）は、命令の先頭４ビットを必ず含む。２つのオ
ペレーションフィールドを持つ場合もある。
令の機能を表し、アドレッシングモードの指定オペラン
ドの処理内容を指定する。オペレーションフィールド
（ｏｐ）は、命令の先頭４ビットを必ず含む。２つのオ
ペレーションフィールドを持つ場合もある。
【０７３３】レジスタフィールド（ｒ、ｇｒ）は組合わ
せて汎用レジスタを指定する。レジスタフィールド
（ｒ）はアドレスレジスタのとき３ビット、データレジ
スタのとき３ビット（３２ビットレジスタ）または４ビ
ット（８または１６ビットレジスタ）である。２つのレ
ジスタフィールドｒ１，ｒ２を持つ場合、またはレジス
タフィールドｒ１，ｒ２を持たい場合もある。
せて汎用レジスタを指定する。レジスタフィールド
（ｒ）はアドレスレジスタのとき３ビット、データレジ
スタのとき３ビット（３２ビットレジスタ）または４ビ
ット（８または１６ビットレジスタ）である。２つのレ
ジスタフィールドｒ１，ｒ２を持つ場合、またはレジス
タフィールドｒ１，ｒ２を持たい場合もある。
【０７３４】レジスタフィールド（ｇｒ）は４ビット存
在するが、特に制限はされないものの下位２ビットを有
効にする。レジスタフィールド（ｇｒ）を含むワード
（ｏｐ，ｇｒ１，ｇｒ２を含むワード）は省略可能とさ
れ、省略された場合は、０が与えられたものと想定さ
れ、グループ０のレジスタセットが指定されたものと見
なされ、レジスタフィールド（ｒ）で指定されるレジス
タはレジスタ番号は０〜７とされ、汎用レジスタＥＲ０
〜ＥＲが選択できる。そのようなワード（ｏｐ，ｇｒ
１，ｇｒ２を含む命令コード）をレジスタ拡張用前置命
令コードと称する。
在するが、特に制限はされないものの下位２ビットを有
効にする。レジスタフィールド（ｇｒ）を含むワード
（ｏｐ，ｇｒ１，ｇｒ２を含むワード）は省略可能とさ
れ、省略された場合は、０が与えられたものと想定さ
れ、グループ０のレジスタセットが指定されたものと見
なされ、レジスタフィールド（ｒ）で指定されるレジス
タはレジスタ番号は０〜７とされ、汎用レジスタＥＲ０
〜ＥＲが選択できる。そのようなワード（ｏｐ，ｇｒ
１，ｇｒ２を含む命令コード）をレジスタ拡張用前置命
令コードと称する。
【０７３５】レジスタ番号ｎ＝ｇｒ［１：０］＜＜３＋
ｒ［２：０］で求められる（＜＜３は３ビット左シフト
を示す）。即ち、ｇｒを上位とし、ｒの下位３ビットｒ
［２：０］を下位とした５ビットで指定される番号のレ
ジスタを指定する。例えば、ｇｒ＝０、ｒ＝１の場合は
レジスタ番号ｎ＝１となり、ｇｒ＝２、ｒ＝３の場合は
レジスタ番号ｎ＝１９となる。このレジスタ番号ｎに対
応する汎用レジスタＥＲｎの、命令コードのサイズを指
定する部分や、ｒ［３］の内容によって、レジスタＥ
Ｒ、レジスタＥ、レジスタＲ、レジスタＲＨ、レジスタ
ＲＬが指定される。例えば、データサイズがロングワー
ド、ワード、バイトの何れであるかは命令コードのオペ
レーションフィールドの所定のビットで指定される。デ
ータサイズがワード又はバイトのとき、利用するレジス
タ位置はｒ［３］で指定される。ｒ［３］は、ｒの下位
から４ビット目のビットデータを意味する。データサイ
ズがワードのときｒ［３］＝１のときはレジスタＥを指
定し、ｒ［３］＝０のときはレジスタＲを意味する。デ
ータサイズがバイトのときｒ［３］＝１のときはレジス
タＲＬを指定し、ｒ［３］＝０のときはレジスタＲＨを
意味する。
ｒ［２：０］で求められる（＜＜３は３ビット左シフト
を示す）。即ち、ｇｒを上位とし、ｒの下位３ビットｒ
［２：０］を下位とした５ビットで指定される番号のレ
ジスタを指定する。例えば、ｇｒ＝０、ｒ＝１の場合は
レジスタ番号ｎ＝１となり、ｇｒ＝２、ｒ＝３の場合は
レジスタ番号ｎ＝１９となる。このレジスタ番号ｎに対
応する汎用レジスタＥＲｎの、命令コードのサイズを指
定する部分や、ｒ［３］の内容によって、レジスタＥ
Ｒ、レジスタＥ、レジスタＲ、レジスタＲＨ、レジスタ
ＲＬが指定される。例えば、データサイズがロングワー
ド、ワード、バイトの何れであるかは命令コードのオペ
レーションフィールドの所定のビットで指定される。デ
ータサイズがワード又はバイトのとき、利用するレジス
タ位置はｒ［３］で指定される。ｒ［３］は、ｒの下位
から４ビット目のビットデータを意味する。データサイ
ズがワードのときｒ［３］＝１のときはレジスタＥを指
定し、ｒ［３］＝０のときはレジスタＲを意味する。デ
ータサイズがバイトのときｒ［３］＝１のときはレジス
タＲＬを指定し、ｒ［３］＝０のときはレジスタＲＨを
意味する。
【０７３６】尚、ｇｒ１、ｒ１はソースレジスタまたは
アドレスレジスタのレジスタ指定フィールドを意味し、
ｇｒ２、ｒ２はデスティネーションレジスタまたはデー
タレジスタのレジスタ指定フィールドを意味する。ｇｒ
１（命令コードの基本ワード中のビット７〜４）はｒ１
（命令コードの基本ワード中のビット７〜４またはビッ
ト６〜４）に、ｇｒ２（命令コードの基本ワード中のビ
ット３〜０）はｒ２（命令コードの基本ワード中のビッ
ト１１〜８またはビット３〜０）に対応する。
アドレスレジスタのレジスタ指定フィールドを意味し、
ｇｒ２、ｒ２はデスティネーションレジスタまたはデー
タレジスタのレジスタ指定フィールドを意味する。ｇｒ
１（命令コードの基本ワード中のビット７〜４）はｒ１
（命令コードの基本ワード中のビット７〜４またはビッ
ト６〜４）に、ｇｒ２（命令コードの基本ワード中のビ
ット３〜０）はｒ２（命令コードの基本ワード中のビッ
ト１１〜８またはビット３〜０）に対応する。
【０７３７】ＥＡ拡張部（ＥＡ）は、イミディエイトデ
ータ、絶対アドレスまたはディスプレースメントを指定
し、８ビット、１６ビット、または３２ビットである。
コンディションフィールド（ｃｃ）は条件分岐命令（Ｂ
ｃｃ命令）の分岐条件を指定する。
ータ、絶対アドレスまたはディスプレースメントを指定
し、８ビット、１６ビット、または３２ビットである。
コンディションフィールド（ｃｃ）は条件分岐命令（Ｂ
ｃｃ命令）の分岐条件を指定する。
【０７３８】各命令フォーマット毎に例示されている命
令コードは、１６進数で表記した機械語を意味する。グ
ループ指定フィールドｇｒ１、ｇｒ２を持つ前置命令コ
ード（００）を省略すると、既存の命令コードになるよ
うになっている。
令コードは、１６進数で表記した機械語を意味する。グ
ループ指定フィールドｇｒ１、ｇｒ２を持つ前置命令コ
ード（００）を省略すると、既存の命令コードになるよ
うになっている。
【０７３９】例えば、図９の（２）に例示されたＨ'０
９０１を単独で使用する場合、ＡＤＤ．Ｗ Ｒ０，Ｒ１
となり、これに、図９の（３）に例示されるグループ指
定フィールドを持つ前置命令コードＨ'００１２を付加
すると、Ｈ'００１２０９０１は、 ＡＤＤ．Ｗ Ｒ８，
Ｒ１７となる。
９０１を単独で使用する場合、ＡＤＤ．Ｗ Ｒ０，Ｒ１
となり、これに、図９の（３）に例示されるグループ指
定フィールドを持つ前置命令コードＨ'００１２を付加
すると、Ｈ'００１２０９０１は、 ＡＤＤ．Ｗ Ｒ８，
Ｒ１７となる。
【０７４０】また、暗黙的に使用されるグループ０を指
定するＨ'００００はＮＯＰ（無操作）命令になる。
Ｈ'００ｘｘ（ｘｘは０１〜ＦＦ）は、グループフィー
ルドを指定し、連続的に次の命令コードを実行する（割
込みを禁止する）他は、ＮＯＰ命令と同様に、ＰＣのイ
ンクリメントを行い、最小のステート数で実行される。
定するＨ'００００はＮＯＰ（無操作）命令になる。
Ｈ'００ｘｘ（ｘｘは０１〜ＦＦ）は、グループフィー
ルドを指定し、連続的に次の命令コードを実行する（割
込みを禁止する）他は、ＮＯＰ命令と同様に、ＰＣのイ
ンクリメントを行い、最小のステート数で実行される。
【０７４１】レジスタ指定フィールド（ｇｒ）は、４ビ
ットあるので、論理的には汎用レジスタグループを１６
に拡張することができる。この場合では３２ビット汎用
レジスタ１２８本（または１６ビット汎用レジスタ２５
６本）を利用できる。
ットあるので、論理的には汎用レジスタグループを１６
に拡張することができる。この場合では３２ビット汎用
レジスタ１２８本（または１６ビット汎用レジスタ２５
６本）を利用できる。
【０７４２】レジスタ指定フィールド（ｇｒ）に対応す
るオペレーションフィールドは複数種類あってよい。例
えば、単純にレジスタ指定のみを行うものと、そのほか
の機能（データサイズなど）を切り換える機能とを合わ
せ持つオペレーションコードとを用意しもよい。
るオペレーションフィールドは複数種類あってよい。例
えば、単純にレジスタ指定のみを行うものと、そのほか
の機能（データサイズなど）を切り換える機能とを合わ
せ持つオペレーションコードとを用意しもよい。
【０７４３】図１０はＣＰＵ５０２における単一の汎用
レジスタのデータ転送命令の機械語の命令コードを例示
する図面でもある。それぞれのアドレッシングモードの
実効アドレスの計算は図７及び図８に従い、機械語の命
令フォーマットは図９に従っている。
レジスタのデータ転送命令の機械語の命令コードを例示
する図面でもある。それぞれのアドレッシングモードの
実効アドレスの計算は図７及び図８に従い、機械語の命
令フォーマットは図９に従っている。
【０７４４】図８３には複数汎用レジスタの転送命令
（ＭＯＶＭ）のような命令を示す前置命令コード（命令
拡張用前置命令コード）が例示される。複数レジスタの
転送命令は、命令拡張用前置命令コードと、既存の転送
命令コードとを組合せて、複合命令化して実現される。
（ＭＯＶＭ）のような命令を示す前置命令コード（命令
拡張用前置命令コード）が例示される。複数レジスタの
転送命令は、命令拡張用前置命令コードと、既存の転送
命令コードとを組合せて、複合命令化して実現される。
【０７４５】命令拡張用前置命令コードは以下の通りで
ある。ビット２（最下位から３ビット目）が、レジスタ
のサイズを示し、Ｂ’０（Ｂ’はバイナリデータである
ことを意味する）がワードサイズ、Ｂ’１がロングワー
ドサイズを意味する。ビット５、４が汎用レジスタ本数
を示し、Ｂ’０１が２本、Ｂ’１０が３本、Ｂ’１１が
４本とする。この本命令コードは、下位ＣＰＵの命令セ
ットに対して追加された新たな命令コードとされる。
ある。ビット２（最下位から３ビット目）が、レジスタ
のサイズを示し、Ｂ’０（Ｂ’はバイナリデータである
ことを意味する）がワードサイズ、Ｂ’１がロングワー
ドサイズを意味する。ビット５、４が汎用レジスタ本数
を示し、Ｂ’０１が２本、Ｂ’１０が３本、Ｂ’１１が
４本とする。この本命令コードは、下位ＣＰＵの命令セ
ットに対して追加された新たな命令コードとされる。
【０７４６】この命令拡張用前置命令コードを用いたデ
ータ転送命令は、単一の汎用レジスタとメモリのデータ
転送命令（ＭＯＶ）のようなワードサイズの命令コード
（例えば、絶対アドレス１６ビットのとき、２ワード）
に、ロングワードサイズを示す命令コードが付加されて
構成される（例えば、絶対アドレス１６ビットのとき、
合計３ワード）のと等価である。
ータ転送命令は、単一の汎用レジスタとメモリのデータ
転送命令（ＭＯＶ）のようなワードサイズの命令コード
（例えば、絶対アドレス１６ビットのとき、２ワード）
に、ロングワードサイズを示す命令コードが付加されて
構成される（例えば、絶対アドレス１６ビットのとき、
合計３ワード）のと等価である。
【０７４７】図８３によれば、サイズを切り替える情報
を保持しているため、単一の汎用レジスタとメモリのデ
ータ転送命令のロングワードサイズを示す命令コードに
代えて、前記命令拡張用前置命令コードを付加すればよ
い。命令コード長を長くすることなく、複数汎用レジス
タのデータ転送命令（ＭＯＶＭ）を実現できる。
を保持しているため、単一の汎用レジスタとメモリのデ
ータ転送命令のロングワードサイズを示す命令コードに
代えて、前記命令拡張用前置命令コードを付加すればよ
い。命令コード長を長くすることなく、複数汎用レジス
タのデータ転送命令（ＭＯＶＭ）を実現できる。
【０７４８】なお、既存の、複数汎用レジスタのスタッ
クへの待避命令である「ＳＴＭ ＥＲ０−３，＠−Ｓ
Ｐ」と、本発明の命令である「ＭＯＶＭ．Ｌ ＥＲ０−
３，＠−ＳＰ」とは概略同様の動作になるが、スタック
上での汎用レジスタの配置順序が異なる。ＳＴＭ命令で
は、スタックの先頭（実効アドレス）からＥＲ３、ＥＲ
２、ＥＲ１、ＥＲ０の順序でデータが配置されるのに対
して、ＭＯＶＭ命令では、スタックの先頭からＥＲ０、
ＥＲ１、ＥＲ２、ＥＲ３の順序でデータが配置される。
上記双方の命令による処理は、後述するようにアドレス
演算手法において大きく相違されている。
クへの待避命令である「ＳＴＭ ＥＲ０−３，＠−Ｓ
Ｐ」と、本発明の命令である「ＭＯＶＭ．Ｌ ＥＲ０−
３，＠−ＳＰ」とは概略同様の動作になるが、スタック
上での汎用レジスタの配置順序が異なる。ＳＴＭ命令で
は、スタックの先頭（実効アドレス）からＥＲ３、ＥＲ
２、ＥＲ１、ＥＲ０の順序でデータが配置されるのに対
して、ＭＯＶＭ命令では、スタックの先頭からＥＲ０、
ＥＲ１、ＥＲ２、ＥＲ３の順序でデータが配置される。
上記双方の命令による処理は、後述するようにアドレス
演算手法において大きく相違されている。
【０７４９】前記命令拡張用前置命令コードを採用する
場合には前記スタックへの退避命令を持たなくても動作
上支障はないが、ソフトウェア資産を有効に利用する観
点に立つと、両方の命令コードを持つことが望ましい。
場合には前記スタックへの退避命令を持たなくても動作
上支障はないが、ソフトウェア資産を有効に利用する観
点に立つと、両方の命令コードを持つことが望ましい。
【０７５０】または、複数レジスタの転送命令における
汎用レジスタのリード／ライトの順序を、番号の大きい
方から使用するものとすれば、上記命令を同一の動作に
することもできる。更には、汎用レジスタのリード／ラ
イトの順序を、内部Ｉ／Ｏレジスタなどで指定可能にし
てもよい。
汎用レジスタのリード／ライトの順序を、番号の大きい
方から使用するものとすれば、上記命令を同一の動作に
することもできる。更には、汎用レジスタのリード／ラ
イトの順序を、内部Ｉ／Ｏレジスタなどで指定可能にし
てもよい。
【０７５１】図８４には上位ＣＰＵ５０２の詳細な一例
が示される。このＣＰＵ５０２は制御部ＣＯＮＴと実行
部ＥＸＥＣから構成される。
が示される。このＣＰＵ５０２は制御部ＣＯＮＴと実行
部ＥＸＥＣから構成される。
【０７５２】制御部ＣＯＮＴは、命令レジスタＩＲ１、
命令レジスタＩＲ２、命令デコーダＤＥＣ、レジスタセ
レクタＲＳＥＬ、割込み制御部ＩＮＴＣを有する。下位
ＣＰＵに対して、命令レジスタＩＲ２が追加され、レジ
スタセレクタＲＳＥＬの構成が相違されている。命令デ
コーダＤＥＣも命令レジスタＩＲ２の追加や、レジスタ
セレクタＲＳＥＬの構成の変更に対応して変更されてい
る。特に、制御部ＣＯＮＴは、命令拡張用前置命令コー
ドの有無に応じた第１の制御、レジスタ拡張用前置命令
コードの有無に応じた第２の制御を行なうようになって
いる。
命令レジスタＩＲ２、命令デコーダＤＥＣ、レジスタセ
レクタＲＳＥＬ、割込み制御部ＩＮＴＣを有する。下位
ＣＰＵに対して、命令レジスタＩＲ２が追加され、レジ
スタセレクタＲＳＥＬの構成が相違されている。命令デ
コーダＤＥＣも命令レジスタＩＲ２の追加や、レジスタ
セレクタＲＳＥＬの構成の変更に対応して変更されてい
る。特に、制御部ＣＯＮＴは、命令拡張用前置命令コー
ドの有無に応じた第１の制御、レジスタ拡張用前置命令
コードの有無に応じた第２の制御を行なうようになって
いる。
【０７５３】第１の制御は、命令で指定可能な複数の汎
用レジスタの組み合わせを固定的にして、当該組み合わ
せが固定的な複数の汎用レジスタとアドレス空間上のメ
モリアドレス又は汎用レジスタとの間でデータ転送を可
能にする制御を行う。上記転送命令の実効アドレスの計
算は、演算器ＡＬＵで１回のみ行なうようにし、後続の
アドレスについては、アドレスバッファＡＢのインクリ
メントまたはデクリメント機能で対処させる。
用レジスタの組み合わせを固定的にして、当該組み合わ
せが固定的な複数の汎用レジスタとアドレス空間上のメ
モリアドレス又は汎用レジスタとの間でデータ転送を可
能にする制御を行う。上記転送命令の実効アドレスの計
算は、演算器ＡＬＵで１回のみ行なうようにし、後続の
アドレスについては、アドレスバッファＡＢのインクリ
メントまたはデクリメント機能で対処させる。
【０７５４】第２の制御は、上位互換を考慮したレジス
タ指定制御であり、一方では拡張された汎用レジスタを
レジスタ拡張用前置命令コードを用いて指定するように
し、他方では、省略可能なレジスタ指定フィールドｇｒ
（ｇｒ１、ｇｒ２）が省略されたとき省略不可能なレジ
スタ指定フィールドｒ（ｒ１、ｒ２）によるレジスタ指
定を暗黙的にレジスタグループ０に含まれるレジスタの
指定とみなす制御を行なう。
タ指定制御であり、一方では拡張された汎用レジスタを
レジスタ拡張用前置命令コードを用いて指定するように
し、他方では、省略可能なレジスタ指定フィールドｇｒ
（ｇｒ１、ｇｒ２）が省略されたとき省略不可能なレジ
スタ指定フィールドｒ（ｒ１、ｒ２）によるレジスタ指
定を暗黙的にレジスタグループ０に含まれるレジスタの
指定とみなす制御を行なう。
【０７５５】前記命令デコーダＤＥＣは、例えば、マイ
クロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）または布線論理で構成される。
クロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌ
ｏｇｉｃ Ａｒｒａｙ）または布線論理で構成される。
【０７５６】レジスタセレクタＲＳＥＬには、前記命令
デコーダＤＥＣの出力信号、命令レジスタＩＲ１，ＩＲ
２の出力信号、そして前記ＳＹＳＣ３に含まれる内部Ｉ
／ＯレジスタＣＰＵＣＲの出力信号ｉｓｐｇｒ，ｓｓｐ
ｇｒが供給される。
デコーダＤＥＣの出力信号、命令レジスタＩＲ１，ＩＲ
２の出力信号、そして前記ＳＹＳＣ３に含まれる内部Ｉ
／ＯレジスタＣＰＵＣＲの出力信号ｉｓｐｇｒ，ｓｓｐ
ｇｒが供給される。
【０７５７】前記命令レジスタＩＲ１は内部データバス
ＩＤＢから命令が供給される。前記命令レジスタＩＲ１
の出力は、もう一つの命令レジスタＩＲ２、前記命令デ
コーダＤＥＣ及び前記レジスタセレクタＲＳＥＬに結合
される。前記命令レジスタＩＲ２の出力は前記レジスタ
セレクタＲＳＥＬに結合される。
ＩＤＢから命令が供給される。前記命令レジスタＩＲ１
の出力は、もう一つの命令レジスタＩＲ２、前記命令デ
コーダＤＥＣ及び前記レジスタセレクタＲＳＥＬに結合
される。前記命令レジスタＩＲ２の出力は前記レジスタ
セレクタＲＳＥＬに結合される。
【０７５８】前記命令デコーダＤＥＣの出力はレジスタ
セレクタＲＳＥＬ及び前記命令レジスタＩＲ２に結合さ
れる。命令デコーダＤＥＣは命令レジスタＩＲ１にフェ
ッチされた命令のオペレーションフィールドのオペレー
ションコードを解読する。
セレクタＲＳＥＬ及び前記命令レジスタＩＲ２に結合さ
れる。命令デコーダＤＥＣは命令レジスタＩＲ１にフェ
ッチされた命令のオペレーションフィールドのオペレー
ションコードを解読する。
【０７５９】命令レジスタＩＲ１にフェッチされた命令
コードがレジスタ拡張用前記前置命令コードであると
き、命令デコーダＤＥＣがこれを解読することによっ
て、当該レジスタ拡張用前置命令コードのレジスタグル
ープ指定フィールド（ｇｒ）のレジスタ指定情報を命令
レジスタＩＲ２にラッチさせる。その時のラッチ信号は
命令デコーダＤＥＣから出力される。命令レジスタＩＲ
２にラッチされたレジスタフィールド指定情報、及び続
けて命令レジスタＩＲ１にフェッチされた後続の命令に
含まれるレジスタフィールド（ｒ）のレジスタ指定情報
は、レジスタセレクタＲＳＥＬで解読され、それら情報
で直接的に指定されたレジスタグループの中のレジスタ
が選択され、選択されたレジスタを利用して当該後続の
命令が実行される。この命令実行後、前記命令デコーダ
ＤＥＣは前記命令レジスタＩＲ２のラッチ情報を全ビッ
ト値“０”（レジスタグループ０の指定情報）にクリア
するためのセット信号を命令レジスタＩＲ２に供給す
る。したがって、その後に、前置命令コードを省いた命
令が命令レジスタＩＲ１にフェッチされても、命令レジ
スタＩＲ２の出力はレジスタグループ０の指定情報を維
持する結果、レジスタセレクタＲＳＥＬは暗黙的にレジ
スタグループ０が指定されていると見做して、命令レジ
スタＩＲ１からのレジスタ指定情報に従ったレジスタを
レジスタグループ０から選択する。
コードがレジスタ拡張用前記前置命令コードであると
き、命令デコーダＤＥＣがこれを解読することによっ
て、当該レジスタ拡張用前置命令コードのレジスタグル
ープ指定フィールド（ｇｒ）のレジスタ指定情報を命令
レジスタＩＲ２にラッチさせる。その時のラッチ信号は
命令デコーダＤＥＣから出力される。命令レジスタＩＲ
２にラッチされたレジスタフィールド指定情報、及び続
けて命令レジスタＩＲ１にフェッチされた後続の命令に
含まれるレジスタフィールド（ｒ）のレジスタ指定情報
は、レジスタセレクタＲＳＥＬで解読され、それら情報
で直接的に指定されたレジスタグループの中のレジスタ
が選択され、選択されたレジスタを利用して当該後続の
命令が実行される。この命令実行後、前記命令デコーダ
ＤＥＣは前記命令レジスタＩＲ２のラッチ情報を全ビッ
ト値“０”（レジスタグループ０の指定情報）にクリア
するためのセット信号を命令レジスタＩＲ２に供給す
る。したがって、その後に、前置命令コードを省いた命
令が命令レジスタＩＲ１にフェッチされても、命令レジ
スタＩＲ２の出力はレジスタグループ０の指定情報を維
持する結果、レジスタセレクタＲＳＥＬは暗黙的にレジ
スタグループ０が指定されていると見做して、命令レジ
スタＩＲ１からのレジスタ指定情報に従ったレジスタを
レジスタグループ０から選択する。
【０７６０】実行部ＥＸＥＣには、更に、テンポラリレ
ジスタＴＲＡ，ＴＲＤ、算術論理演算器ＡＬＵ、インク
リメンタＩＮＣ、リードデータバッファＲＤＢ、ライト
データバッファＷＤＢ、アドレスバッファＡＢを含む。
これらの回路ブロックはデータバスＧＢ、ＤＢ、ＷＢに
よって相互に接続されている。前記データバスＧＢ、Ｄ
ＢはレジスタＥＲ０〜ＥＲ３１に対するデータリードバ
ス、データバスＷＢはレジスタＥＲ０〜ＥＲ３１に対す
るデータライトバスとして位置付けられる。尚、詳細な
図示を省いているが、実行部ＥＸＥＣの各部は、汎用レ
ジスタの分割Ｅ（１６ビット）、Ｈ（８ビット）、Ｌ
（８ビット）に呼応して分割されている。
ジスタＴＲＡ，ＴＲＤ、算術論理演算器ＡＬＵ、インク
リメンタＩＮＣ、リードデータバッファＲＤＢ、ライト
データバッファＷＤＢ、アドレスバッファＡＢを含む。
これらの回路ブロックはデータバスＧＢ、ＤＢ、ＷＢに
よって相互に接続されている。前記データバスＧＢ、Ｄ
ＢはレジスタＥＲ０〜ＥＲ３１に対するデータリードバ
ス、データバスＷＢはレジスタＥＲ０〜ＥＲ３１に対す
るデータライトバスとして位置付けられる。尚、詳細な
図示を省いているが、実行部ＥＸＥＣの各部は、汎用レ
ジスタの分割Ｅ（１６ビット）、Ｈ（８ビット）、Ｌ
（８ビット）に呼応して分割されている。
【０７６１】前記算術論理演算器ＡＬＵは、命令によっ
て指定される各種の演算や実効アドレスの計算など用い
る。前記インクリメンタＩＮＣは、主に、プログラムカ
ウンタＰＣの加算に用いられる。
て指定される各種の演算や実効アドレスの計算など用い
る。前記インクリメンタＩＮＣは、主に、プログラムカ
ウンタＰＣの加算に用いられる。
【０７６２】リードデータバッファＲＤＢは、前記ＲＯ
Ｍ５０４、ＲＡＭ５０５、内部Ｉ／Ｏレジスタ、或は図
示を省略する外部メモリから、リードした命令コードや
データを一時的に格納する。ライトデータバッファＷＤ
ＢはＲＯＭ５０４、ＲＡＭ５０５、内部Ｉ／Ｏレジス
タ、或は外部メモリへのライトデータを一時的に格納す
る。リードデータバッファＲＤＢ、ライトデータバッフ
ァＷＤＢによってＣＰＵ５０２の内部動作と、ＣＰＵ５
０２の外部のリード／ライト動作のタイミングを調整し
ている。
Ｍ５０４、ＲＡＭ５０５、内部Ｉ／Ｏレジスタ、或は図
示を省略する外部メモリから、リードした命令コードや
データを一時的に格納する。ライトデータバッファＷＤ
ＢはＲＯＭ５０４、ＲＡＭ５０５、内部Ｉ／Ｏレジス
タ、或は外部メモリへのライトデータを一時的に格納す
る。リードデータバッファＲＤＢ、ライトデータバッフ
ァＷＤＢによってＣＰＵ５０２の内部動作と、ＣＰＵ５
０２の外部のリード／ライト動作のタイミングを調整し
ている。
【０７６３】アドレスバッファＡＢは、ＣＰＵ５０２が
リード／ライトするデータのアドレスを一時的に格納す
るほか、格納した内容に対するインクリメント機能と、
インクリメント結果を保持する機能を有している。ＧＢ
バス、ＤＢバス、ＷＢバスが３２ビットであるのに対し
て、ＩＤＢが１６ビットであるため、３２ビットのデー
タを、２回の１６ビットデータのアクセスとする場合
に、２回めのデータアクセスに先立って、アドレスバッ
ファＡＢの内容をインクリメントする。
リード／ライトするデータのアドレスを一時的に格納す
るほか、格納した内容に対するインクリメント機能と、
インクリメント結果を保持する機能を有している。ＧＢ
バス、ＤＢバス、ＷＢバスが３２ビットであるのに対し
て、ＩＤＢが１６ビットであるため、３２ビットのデー
タを、２回の１６ビットデータのアクセスとする場合
に、２回めのデータアクセスに先立って、アドレスバッ
ファＡＢの内容をインクリメントする。
【０７６４】図８５には前記レジスタセレクタＲＳＥＬ
の一部と命令レジスタＩＲ２との詳細なブロック図が示
される。
の一部と命令レジスタＩＲ２との詳細なブロック図が示
される。
【０７６５】前記命令レジスタＩＲ２は、保持手段とし
てのラッチ回路ＬＧＲ１，ＬＧＲ２を有する。これらラ
ッチ回路ＬＧＲ１，ＬＧＲ２は、前述の通りレジスタグ
ループ指定フィールドｇｒ１、ｇｒ２のレジスタグルー
プ指定情報をラッチする。
てのラッチ回路ＬＧＲ１，ＬＧＲ２を有する。これらラ
ッチ回路ＬＧＲ１，ＬＧＲ２は、前述の通りレジスタグ
ループ指定フィールドｇｒ１、ｇｒ２のレジスタグルー
プ指定情報をラッチする。
【０７６６】図８５に従えば、前記ラッチ回路ＬＧＲ
１，ＬＧＲ２は、いわゆるリセット付きＤ型フリップフ
ロップによって構成されている。リセット信号ＲＳＬＧ
Ｒとして、命令デコーダＤＥＣから指定される命令実行
終了信号ＲＳＬＧＲを入力する。ラッチクロックとし
て、命令デコーダＤＥＣから指定されるラッチクロック
ＬＧＲＣＬを入力し、また、データとして、命令レジス
タＩＲ１が保持する命令コードのビット７〜４、３〜０
（グループ４の場合は、ビット５、４、１、０のみでも
よい）を入力する。ラッチクロックＬＧＲＣＬは、レジ
スタグループを指定する命令コード（省略可能なレジス
タ拡張用前置命令コード）を実行したときに活性状態に
なって、そのときのレジスタフィールド（ｇｒ）であ
る、ビット７〜４、３〜０をラッチさせる。ラッチ回路
ＬＧＲ１，ＬＧＲ２は、命令の実行終了時点で、命令デ
コーダＤＥＣからの制御信号であるリセット信号ＲＳＬ
ＧＲに基づいて、所定の値、例えば全ビット０に設定さ
れ、レジスタブロック０を指定する状態に初期化され
る。汎用レジスタグループを指定するレジスタ拡張用前
置命令コードを持たない命令は、ラッチ回路ＬＧＲ１，
ＬＧＲ２が値“０”にクリアされたままになっているか
ら、命令実行が行われるとき、レジスタグループ０の汎
用レジスタが指定されることになる。
１，ＬＧＲ２は、いわゆるリセット付きＤ型フリップフ
ロップによって構成されている。リセット信号ＲＳＬＧ
Ｒとして、命令デコーダＤＥＣから指定される命令実行
終了信号ＲＳＬＧＲを入力する。ラッチクロックとし
て、命令デコーダＤＥＣから指定されるラッチクロック
ＬＧＲＣＬを入力し、また、データとして、命令レジス
タＩＲ１が保持する命令コードのビット７〜４、３〜０
（グループ４の場合は、ビット５、４、１、０のみでも
よい）を入力する。ラッチクロックＬＧＲＣＬは、レジ
スタグループを指定する命令コード（省略可能なレジス
タ拡張用前置命令コード）を実行したときに活性状態に
なって、そのときのレジスタフィールド（ｇｒ）であ
る、ビット７〜４、３〜０をラッチさせる。ラッチ回路
ＬＧＲ１，ＬＧＲ２は、命令の実行終了時点で、命令デ
コーダＤＥＣからの制御信号であるリセット信号ＲＳＬ
ＧＲに基づいて、所定の値、例えば全ビット０に設定さ
れ、レジスタブロック０を指定する状態に初期化され
る。汎用レジスタグループを指定するレジスタ拡張用前
置命令コードを持たない命令は、ラッチ回路ＬＧＲ１，
ＬＧＲ２が値“０”にクリアされたままになっているか
ら、命令実行が行われるとき、レジスタグループ０の汎
用レジスタが指定されることになる。
【０７６７】レジスタセレクタＲＳＥＬのデスティネー
ションレジスタ指定側には、ラッチ回路ＬＧＲ２から出
力されるレジスタグループ指定フィールド（ｇｒ２）の
情報を保持するラッチ回路ＬＡＴ１と、命令レジスタＩ
Ｒ１から出力されるレジスタ指定フィールド（ｒ２）の
情報をラッチするラッチ回路ＬＡＴ２が設けられてい
る。それらラッチ回路ＬＡＴ１，ＬＡＴ２は、システム
クロックφの反転クロックφ＃でラッチ動作を行うよう
になっており、ソースレジスタの選択動作より遅くデス
ティネーションレジスタの選択動作が行なわれる。これ
によって、デスティネーション側のレジスタ指定情報の
ラッチタイミング即ちデスティネーションレジスタ選択
タイミングがソースレジスタ選択タイミングよりも０．
５ステート遅くなるようにされる。ソースレジスタはア
ドレスレジスタとして先行して選択され、デスティネー
ションレジスタはデータの書込みのために遅れて選択さ
れることが可能になっている。
ションレジスタ指定側には、ラッチ回路ＬＧＲ２から出
力されるレジスタグループ指定フィールド（ｇｒ２）の
情報を保持するラッチ回路ＬＡＴ１と、命令レジスタＩ
Ｒ１から出力されるレジスタ指定フィールド（ｒ２）の
情報をラッチするラッチ回路ＬＡＴ２が設けられてい
る。それらラッチ回路ＬＡＴ１，ＬＡＴ２は、システム
クロックφの反転クロックφ＃でラッチ動作を行うよう
になっており、ソースレジスタの選択動作より遅くデス
ティネーションレジスタの選択動作が行なわれる。これ
によって、デスティネーション側のレジスタ指定情報の
ラッチタイミング即ちデスティネーションレジスタ選択
タイミングがソースレジスタ選択タイミングよりも０．
５ステート遅くなるようにされる。ソースレジスタはア
ドレスレジスタとして先行して選択され、デスティネー
ションレジスタはデータの書込みのために遅れて選択さ
れることが可能になっている。
【０７６８】更に、命令レジスタＩＲ１から出力される
レジスタ指定フィールドｒ１の情報と、ラッチ回路ＬＡ
Ｔ２から出力されるレジスタ指定フィールドｒ２の情報
とは、論理回路ＬＯＧ１，ＬＯＧ２に入力され、入力さ
れたレジスタ指定フィールドｒ１、ｒ２のビット０と１
が、制御信号ｓ１〜ｓ３よって制御されて、論理回路Ｌ
ＯＧ１，ＬＯＧ２から出力され、組合せ固定的なレジス
タ選択に用いられる。前記制御信号ｓ１〜ｓ３はデコー
ダＤＥＣから出力される。制御信号ｓ１〜ｓ３は複数汎
用レジスタの転送命令の実効時に使用され、それ以外の
ときは全部０にされていて、ＬＯＧ１，ＬＯＧ２の入力
ｒ１，ｒ２がそのまま出力とされる。
レジスタ指定フィールドｒ１の情報と、ラッチ回路ＬＡ
Ｔ２から出力されるレジスタ指定フィールドｒ２の情報
とは、論理回路ＬＯＧ１，ＬＯＧ２に入力され、入力さ
れたレジスタ指定フィールドｒ１、ｒ２のビット０と１
が、制御信号ｓ１〜ｓ３よって制御されて、論理回路Ｌ
ＯＧ１，ＬＯＧ２から出力され、組合せ固定的なレジス
タ選択に用いられる。前記制御信号ｓ１〜ｓ３はデコー
ダＤＥＣから出力される。制御信号ｓ１〜ｓ３は複数汎
用レジスタの転送命令の実効時に使用され、それ以外の
ときは全部０にされていて、ＬＯＧ１，ＬＯＧ２の入力
ｒ１，ｒ２がそのまま出力とされる。
【０７６９】前記制御信号ｓ１〜ｓ３の機能は図８６に
例示されている。制御信号ｓ１はレジスタ指定フィール
ドｒ１，ｒ２の情報のビット０を１に固定する。同様
に、制御信号ｓ２はレジスタ指定フィールドｒ１，ｒ２
の情報のビット１を１に、ビット０を０に固定する。ｓ
３はレジスタ指定フィールドｒ１，ｒ２の情報のビット
１とビット０を共に１に固定する。汎用レジスタ２本を
指定する場合は、制御信号ｓ１が出力される。３本の場
合は、ｓ１、ｓ２の順に出力され、４本の場合は、ｓ
１、ｓ２、ｓ３の順に出力される。これにより、複数本
の汎用レジスタを対象とする転送命令において最初に一
つのレジスタがレジスタ指定フィールドｒ１，ｒ２で指
定されれば、その後はそれに続くレジスタが上記制御信
号ｓ１〜ｓ３により規定の順に選択される。これによっ
て、組合せ固定的に順次汎用レジスタが選択される。上
記制御信号ｓ１〜ｓ３の出力論理より明らかなように、
複数の汎用レジスタの転送命令において３ビット又は４
ビットのレジスタ指定領域ｒ１，ｒ２でレジスタを指定
するとき、当該レジスタ指定領域ｒ１，ｒ２に設定可能
な初期値は、その命令が転送対象とする汎用レジスタの
本数によって異なり、２本の場合は＊＊＊０、３本の場
合は＊＊００、４本の場合は＊＊００でなければならな
い。記号＊はどのような値を採ってもよい。これによっ
て、レジスタセレクタＳＥＬ自体をそのほかの命令と共
通化して、前記複数汎用レジスタ転送命令に対処できる
ので、論理的規模の増加を極力抑止できる。
例示されている。制御信号ｓ１はレジスタ指定フィール
ドｒ１，ｒ２の情報のビット０を１に固定する。同様
に、制御信号ｓ２はレジスタ指定フィールドｒ１，ｒ２
の情報のビット１を１に、ビット０を０に固定する。ｓ
３はレジスタ指定フィールドｒ１，ｒ２の情報のビット
１とビット０を共に１に固定する。汎用レジスタ２本を
指定する場合は、制御信号ｓ１が出力される。３本の場
合は、ｓ１、ｓ２の順に出力され、４本の場合は、ｓ
１、ｓ２、ｓ３の順に出力される。これにより、複数本
の汎用レジスタを対象とする転送命令において最初に一
つのレジスタがレジスタ指定フィールドｒ１，ｒ２で指
定されれば、その後はそれに続くレジスタが上記制御信
号ｓ１〜ｓ３により規定の順に選択される。これによっ
て、組合せ固定的に順次汎用レジスタが選択される。上
記制御信号ｓ１〜ｓ３の出力論理より明らかなように、
複数の汎用レジスタの転送命令において３ビット又は４
ビットのレジスタ指定領域ｒ１，ｒ２でレジスタを指定
するとき、当該レジスタ指定領域ｒ１，ｒ２に設定可能
な初期値は、その命令が転送対象とする汎用レジスタの
本数によって異なり、２本の場合は＊＊＊０、３本の場
合は＊＊００、４本の場合は＊＊００でなければならな
い。記号＊はどのような値を採ってもよい。これによっ
て、レジスタセレクタＳＥＬ自体をそのほかの命令と共
通化して、前記複数汎用レジスタ転送命令に対処できる
ので、論理的規模の増加を極力抑止できる。
【０７７０】図８７には前記アドレスバッファＡＢの一
例が示される。アドレスバッファＡＢは、ラッチ回路５
２１、インクリメンタ５２２、セレクタ・バッファ５２
３から構成される。前記ラッチ回路５２１は、内部バス
ＧＢとインクリメンタ５２２の出力を入力する。制御信
号ｍａｂｉｎｃが活性状態の場合に、インクリメンタ５
２２の出力がラッチされ、非活性状態の場合に、バスＧ
Ｂの内容がラッチされる。
例が示される。アドレスバッファＡＢは、ラッチ回路５
２１、インクリメンタ５２２、セレクタ・バッファ５２
３から構成される。前記ラッチ回路５２１は、内部バス
ＧＢとインクリメンタ５２２の出力を入力する。制御信
号ｍａｂｉｎｃが活性状態の場合に、インクリメンタ５
２２の出力がラッチされ、非活性状態の場合に、バスＧ
Ｂの内容がラッチされる。
【０７７１】前記インクリメンタ５２２は、ラッチ回路
５２１の出力を入力して、＋２の加算を行なう。制御信
号ｍａｂｉｎｃが活性状態にされることによって、イン
クリメントされた値がラッチ回路２１からインクリメン
タ２２に繰り返し帰還されることにより、複数回のイン
クリメント＋４、＋６、…が可能にされる。
５２１の出力を入力して、＋２の加算を行なう。制御信
号ｍａｂｉｎｃが活性状態にされることによって、イン
クリメントされた値がラッチ回路２１からインクリメン
タ２２に繰り返し帰還されることにより、複数回のイン
クリメント＋４、＋６、…が可能にされる。
【０７７２】セレクタ・バッファ５２３は、ラッチ回路
５２１とインクリメンタ５２２の内容を入力する。制御
信号ｍａｂｉｎｃが活性状態の場合に、インクリメンタ
５２２の出力が選択され、非活性状態の場合に、ラッチ
回路５２１の出力が選択される。選択された内容は、バ
ス権アクノレッジ信号に従って、内部アドレスバスＩＡ
Ｂに出力される。バス権アクノレッジが非活性の場合に
は、アドレスバッファＡＢは、内部アドレスバスＩＡＢ
への出力は行なわず、出力はハイインピーダンス状態に
される。
５２１とインクリメンタ５２２の内容を入力する。制御
信号ｍａｂｉｎｃが活性状態の場合に、インクリメンタ
５２２の出力が選択され、非活性状態の場合に、ラッチ
回路５２１の出力が選択される。選択された内容は、バ
ス権アクノレッジ信号に従って、内部アドレスバスＩＡ
Ｂに出力される。バス権アクノレッジが非活性の場合に
は、アドレスバッファＡＢは、内部アドレスバスＩＡＢ
への出力は行なわず、出力はハイインピーダンス状態に
される。
【０７７３】図８８及び図８９にはレジスタ・レジスタ
間のワードサイズの転送命令（ＭＯＶ及びＭＯＶＭ命
令）に対するデコーダＤＥＣの制御論理の一部が論理記
述によって示される。図９の記述は図８８の後に続く残
りの論理記述である。図９３は図８８乃至８９に記載の
論理記述の制御によるレジスタ・レジスタ間の単一及び
複数汎用レジスタの転送命令（ＭＯＶ及びＭＯＶＭ）に
よる制御動作に対応されるフローチャートである。
間のワードサイズの転送命令（ＭＯＶ及びＭＯＶＭ命
令）に対するデコーダＤＥＣの制御論理の一部が論理記
述によって示される。図９の記述は図８８の後に続く残
りの論理記述である。図９３は図８８乃至８９に記載の
論理記述の制御によるレジスタ・レジスタ間の単一及び
複数汎用レジスタの転送命令（ＭＯＶ及びＭＯＶＭ）に
よる制御動作に対応されるフローチャートである。
【０７７４】図８８及び図８９に示された論理記述は、
ＲＴＬ（Register Transfer Level）若しくはＨＤＬ（H
ardware Description Language）記述と呼ばれ、公知の
論理合成ツールによって、論理回路に論理展開できる。
ＨＤＬはＩＥＥＥ１３６４として標準化されている。こ
れに示される論理記述の構文は、ケース（ｃａｓｅ）文
に準拠しており、ａｌｗａｙｓ＠の次の（）内で定義さ
れた値若しくは信号に変化が有ったとき、それ以下の記
述行の処理を行う、という内容になっている。「８’ｂ
００００１０００」は８ビット長の００００１０００を
意味する。また、図において、小文字の信号は、命令デ
コーダＤＥＣで生成され、出力される信号とし、大文字
の信号は命令デコーダＤＥＣに入力された信号とする。
ＲＴＬ（Register Transfer Level）若しくはＨＤＬ（H
ardware Description Language）記述と呼ばれ、公知の
論理合成ツールによって、論理回路に論理展開できる。
ＨＤＬはＩＥＥＥ１３６４として標準化されている。こ
れに示される論理記述の構文は、ケース（ｃａｓｅ）文
に準拠しており、ａｌｗａｙｓ＠の次の（）内で定義さ
れた値若しくは信号に変化が有ったとき、それ以下の記
述行の処理を行う、という内容になっている。「８’ｂ
００００１０００」は８ビット長の００００１０００を
意味する。また、図において、小文字の信号は、命令デ
コーダＤＥＣで生成され、出力される信号とし、大文字
の信号は命令デコーダＤＥＣに入力された信号とする。
【０７７５】図８８の論理記述において転送命令が単一
汎用レジスタを用いるか、複数汎用レジスタを用いるか
は、信号ＭＯＤ２〜ＭＯＤ４によって指示される。信号
ＭＯＤ２は２本の汎用レジスタの指定を示し、信号ＭＯ
Ｄ３は３本の汎用レジスタの指定を示し、信号ＭＯＤ４
信号は４本の汎用レジスタの指定を示す。それら信号Ｍ
ＯＤ２〜ＭＯＤ４は命令拡張用前置命令コードの内容に
よってによって生成される。
汎用レジスタを用いるか、複数汎用レジスタを用いるか
は、信号ＭＯＤ２〜ＭＯＤ４によって指示される。信号
ＭＯＤ２は２本の汎用レジスタの指定を示し、信号ＭＯ
Ｄ３は３本の汎用レジスタの指定を示し、信号ＭＯＤ４
信号は４本の汎用レジスタの指定を示す。それら信号Ｍ
ＯＤ２〜ＭＯＤ４は命令拡張用前置命令コードの内容に
よってによって生成される。
【０７７６】図８８及び図８９の論理記述ではステート
コードＴＭＧ（５ビットの情報）にしたがって制御信号
を生成するようになっており、現時点でのステートコー
ドの値とその時のＭＯＤ２〜ＭＯＤ４の値とに従って、
次のステートコードＮＥＸＴＴＭＧの値を決定するよう
になっている。
コードＴＭＧ（５ビットの情報）にしたがって制御信号
を生成するようになっており、現時点でのステートコー
ドの値とその時のＭＯＤ２〜ＭＯＤ４の値とに従って、
次のステートコードＮＥＸＴＴＭＧの値を決定するよう
になっている。
【０７７７】単一レジスタの転送命令ではステートコー
ドＴＭＧは１（０００１）であり、これに対して、複数
レジスタの転送命令固有のデータ転送制御のためにステ
ートコードＴＭＧ５（００１０１）、９（０１００
１）、１３（０１１０１）が加えられている。
ドＴＭＧは１（０００１）であり、これに対して、複数
レジスタの転送命令固有のデータ転送制御のためにステ
ートコードＴＭＧ５（００１０１）、９（０１００
１）、１３（０１１０１）が加えられている。
【０７７８】複数レジスタの転送命令は、ＭＯＤ２〜Ｍ
ＯＤ４信号で示される。図８８の論理記述の第１の部分
（１）でステートコードＴＭＧが生成される。単一レジ
スタの場合、ステートコードＴＭＧは１である。複数レ
ジスタの場合、例えば、ＭＯＤ４＝１ではＴＭＧは１→
５→９→１３と進行する。ＭＯＤ３＝１では、ステート
コード１３が、ＭＯＤ２＝１では、ステートコード９及
び１３が、省略される。
ＯＤ４信号で示される。図８８の論理記述の第１の部分
（１）でステートコードＴＭＧが生成される。単一レジ
スタの場合、ステートコードＴＭＧは１である。複数レ
ジスタの場合、例えば、ＭＯＤ４＝１ではＴＭＧは１→
５→９→１３と進行する。ＭＯＤ３＝１では、ステート
コード１３が、ＭＯＤ２＝１では、ステートコード９及
び１３が、省略される。
【０７７９】なお、ＮＥＸＴＴＭＧ［５］＝０のとき、
次のＴＭＧはＮＥＸＴＴＭＧ［４：０］とされる。ＮＥ
ＸＴＴＭＧ［５］＝１のとき、次のＴＭＧは５’ｂ００
００１とされる。
次のＴＭＧはＮＥＸＴＴＭＧ［４：０］とされる。ＮＥ
ＸＴＴＭＧ［５］＝１のとき、次のＴＭＧは５’ｂ００
００１とされる。
【０７８０】図８９の論理記述の第２の部分（２）でバ
ス制御を行なう。ｎｏｐ＝０はバスアクセス開始、ｎｏ
ｐ＝１はバスアクセス禁止を指示する。ｄａｔａ＝０は
命令リード、ｄａｔａ＝１はデータアクセスを指示す
る。
ス制御を行なう。ｎｏｐ＝０はバスアクセス開始、ｎｏ
ｐ＝１はバスアクセス禁止を指示する。ｄａｔａ＝０は
命令リード、ｄａｔａ＝１はデータアクセスを指示す
る。
【０７８１】本転送命令の場合、ステートコードＴＭＧ
が１で命令リードを行い、ステートコードＴＭＧが５、
９、１３ではバスアクセスを行なわない。
が１で命令リードを行い、ステートコードＴＭＧが５、
９、１３ではバスアクセスを行なわない。
【０７８２】命令リードの場合は所定のタイミングで内
部データバスＩＤＢの内容が命令レジスタＩＲ１とリー
ドデータバッファＲＤＢに格納される。データリードの
場合は所定のタイミングで内部データバスＩＤＢの内容
がリードデータバッファＲＤＢに格納される。データラ
イトの場合は所定のタイミングでライトデータバッファ
ＷＤＢの内容がＩＤＢに出力される。
部データバスＩＤＢの内容が命令レジスタＩＲ１とリー
ドデータバッファＲＤＢに格納される。データリードの
場合は所定のタイミングで内部データバスＩＤＢの内容
がリードデータバッファＲＤＢに格納される。データラ
イトの場合は所定のタイミングでライトデータバッファ
ＷＤＢの内容がＩＤＢに出力される。
【０７８３】図８９の論理記述の第３の部分（３）で、
転送データを制御する。各ステートで、汎用レジスタか
ら内部バスＤＢへ出力し、算術論理演算器ＡＬＵを経由
して、内部バスＷＢから汎用レジスタへのライトを指示
する。
転送データを制御する。各ステートで、汎用レジスタか
ら内部バスＤＢへ出力し、算術論理演算器ＡＬＵを経由
して、内部バスＷＢから汎用レジスタへのライトを指示
する。
【０７８４】いずれの場合も、汎用レジスタを指定した
後、レジスタ指定フィールドｒ２の更新を行なう。信号
ｓ１が１のときは、レジスタフィールドｒ１のビット０
を１に固定する。同様に、信号ｓ２は、ビット１を１
に、ビット０を０に固定する。信号ｓ３はビット１、０
を１に固定する。
後、レジスタ指定フィールドｒ２の更新を行なう。信号
ｓ１が１のときは、レジスタフィールドｒ１のビット０
を１に固定する。同様に、信号ｓ２は、ビット１を１
に、ビット０を０に固定する。信号ｓ３はビット１、０
を１に固定する。
【０７８５】ステートコードＴＭＧの１では、単一レジ
スタの転送命令、即ち、ＭＯＤ２〜ＭＯＤ４が何れも０
のとき、ｃｃｒｓｅｔ信号が１とされ、コンディション
コードレジスタＣＣＲの所定のビットが転送データを反
映して変化するようにされる。
スタの転送命令、即ち、ＭＯＤ２〜ＭＯＤ４が何れも０
のとき、ｃｃｒｓｅｔ信号が１とされ、コンディション
コードレジスタＣＣＲの所定のビットが転送データを反
映して変化するようにされる。
【０７８６】図９０乃至図９２に記載の論理記述は、１
６ビット絶対アドレスによる転送命令（ＭＯＶ及びＭＯ
ＶＭ命令）に対するデコーダＤＥＣの制御論理の一部を
示す。図９１の記述は図９０の後に続く残りの論理記
述、図９２の記述は図９１の後に続く残りの論理記述で
ある。図９４は図９０乃至図９２に記載の論理記述の制
御による１６ビット絶対アドレスによる単一及び複数汎
用レジスタの転送命令（ＭＯＶ及びＭＯＶＭ）による制
御動作に対応されるフローチャートである。
６ビット絶対アドレスによる転送命令（ＭＯＶ及びＭＯ
ＶＭ命令）に対するデコーダＤＥＣの制御論理の一部を
示す。図９１の記述は図９０の後に続く残りの論理記
述、図９２の記述は図９１の後に続く残りの論理記述で
ある。図９４は図９０乃至図９２に記載の論理記述の制
御による１６ビット絶対アドレスによる単一及び複数汎
用レジスタの転送命令（ＭＯＶ及びＭＯＶＭ）による制
御動作に対応されるフローチャートである。
【０７８７】図１０の「（４）１６ビット絶対アドレ
ス」に示される通り、データサイズはＩＲ［８］（イン
ストラクションレジスタＩＲの最下位から８ビット目）
＝０のときバイトサイズ、ＩＲ［８］＝１のときワード
サイズ、転送方向はＩＲ［７］＝０のときメモリ→汎用
レジスタ（リード型）、ＩＲ［７］＝１のとき汎用レジ
スタ→メモリ（ライト型）、の転送となる。
ス」に示される通り、データサイズはＩＲ［８］（イン
ストラクションレジスタＩＲの最下位から８ビット目）
＝０のときバイトサイズ、ＩＲ［８］＝１のときワード
サイズ、転送方向はＩＲ［７］＝０のときメモリ→汎用
レジスタ（リード型）、ＩＲ［７］＝１のとき汎用レジ
スタ→メモリ（ライト型）、の転送となる。
【０７８８】ワードサイズ／ロングワードサイズ、単一
レジスタ／複数レジスタの選択は、信号ＬＮＧ、信号Ｍ
ＯＤ２〜ＭＯＤ４によって指示される。信号ＬＮＧはロ
ングワードサイズを示す。信号ＭＯＤ２〜ＭＯＤ４は、
それぞれ２〜４本のレジスタ選択を示し、命令拡張用前
置命令コードに従って生成される。
レジスタ／複数レジスタの選択は、信号ＬＮＧ、信号Ｍ
ＯＤ２〜ＭＯＤ４によって指示される。信号ＬＮＧはロ
ングワードサイズを示す。信号ＭＯＤ２〜ＭＯＤ４は、
それぞれ２〜４本のレジスタ選択を示し、命令拡張用前
置命令コードに従って生成される。
【０７８９】単一レジスタの転送命令のフロー（ステー
トコード１→２→３）に対して、複数レジスタの転送命
令固有のデータ転送のステート（ステートコード６、１
０、１４）と、単一／複数レジスタの転送命令のロング
ワードサイズ時のステート（ステートコード１８、２
２、２６、３０）が加えられている。
トコード１→２→３）に対して、複数レジスタの転送命
令固有のデータ転送のステート（ステートコード６、１
０、１４）と、単一／複数レジスタの転送命令のロング
ワードサイズ時のステート（ステートコード１８、２
２、２６、３０）が加えられている。
【０７９０】図９０に示される論理記述の第１の部分
（１）でステートコードＴＭＧが生成される。単一レジ
スタの場合、ステートコードＴＭＧは１→２→３と進行
する。複数レジスタの場合、例えば、ＭＯＤ４＝１では
ＴＭＧは１→２→６→１０→１４→３と進行する。ＭＯ
Ｄ３＝１では、ステートコード１４が省略され、ＭＯＤ
２＝１では、ステートコード１０及び１４が省略され
る。また、ロングワードサイズの場合は、ステートコー
ド１８、２２、２６、３０が追加される。
（１）でステートコードＴＭＧが生成される。単一レジ
スタの場合、ステートコードＴＭＧは１→２→３と進行
する。複数レジスタの場合、例えば、ＭＯＤ４＝１では
ＴＭＧは１→２→６→１０→１４→３と進行する。ＭＯ
Ｄ３＝１では、ステートコード１４が省略され、ＭＯＤ
２＝１では、ステートコード１０及び１４が省略され
る。また、ロングワードサイズの場合は、ステートコー
ド１８、２２、２６、３０が追加される。
【０７９１】図９１の論理記述の第２の部分（２）では
バス制御を行なう。本転送命令の場合、ステートコード
１、３で命令リードを行い、ステートコード２、１８、
６、２２、１０、２６、１４、３０でデータアクセスを
行なう。データアクセスのリード／ライトはＩＲ［７］
によって指示される。最後のデータアクセス以外では、
ｌｏｎｇ＝１とし、バス権移譲禁止を指示する。
バス制御を行なう。本転送命令の場合、ステートコード
１、３で命令リードを行い、ステートコード２、１８、
６、２２、１０、２６、１４、３０でデータアクセスを
行なう。データアクセスのリード／ライトはＩＲ［７］
によって指示される。最後のデータアクセス以外では、
ｌｏｎｇ＝１とし、バス権移譲禁止を指示する。
【０７９２】命令リードの場合は所定のタイミングで内
部データバスＩＤＢの内容がインストラクションレジス
タＩＲとリードデータバッファＲＤＢに格納される。デ
ータリードの場合は所定のタイミングで内部デーバスＩ
ＤＢの内容がリードデータバッファＲＤＢに格納され
る。データライトの場合は所定のタイミングでライトデ
ータバッファＷＤＢの内容が内部データバスＩＤＢに出
力される。
部データバスＩＤＢの内容がインストラクションレジス
タＩＲとリードデータバッファＲＤＢに格納される。デ
ータリードの場合は所定のタイミングで内部デーバスＩ
ＤＢの内容がリードデータバッファＲＤＢに格納され
る。データライトの場合は所定のタイミングでライトデ
ータバッファＷＤＢの内容が内部データバスＩＤＢに出
力される。
【０７９３】図９１に示される論理記述の第３の部分
（３）で実効アドレスを計算する。本転送命令の場合、
ステートコード２で、リードデータバッファＲＤＢに保
持している命令コードのＥＡ拡張部１６ビットを、信号
ｄｂｒｅｘｔによって３２ビットに符号拡張した上、内
部バスＧＢに出力する。内部バスＧＢの内容はアドレス
バッファＡＢに毎ステート格納されるようにされてお
り、特に制御は必要ない。ステートコード１８、６、２
２、１０、２６、１４、３０では、信号ｍａｂｉｎｃに
よって、アドレスバッファＡＢに保持した内容のインク
リメント（＋２）を行なう。
（３）で実効アドレスを計算する。本転送命令の場合、
ステートコード２で、リードデータバッファＲＤＢに保
持している命令コードのＥＡ拡張部１６ビットを、信号
ｄｂｒｅｘｔによって３２ビットに符号拡張した上、内
部バスＧＢに出力する。内部バスＧＢの内容はアドレス
バッファＡＢに毎ステート格納されるようにされてお
り、特に制御は必要ない。ステートコード１８、６、２
２、１０、２６、１４、３０では、信号ｍａｂｉｎｃに
よって、アドレスバッファＡＢに保持した内容のインク
リメント（＋２）を行なう。
【０７９４】図９２に示される論理記述の第４の部分
（４）で、転送データを制御する。リード型（ＩＲ
［７］＝０）の場合は、ステートコード６、１０、１
４、３で、リードデータをリードデータバッファＲＤＢ
から内部バスＧＢへ出力し、算術論理演算器ＡＬＵと内
部バスＷＢを経由して、汎用レジスタへ格納する。ライ
ト型（ＩＲ［７］＝１）の場合は、ステートコード２、
６、１０、１４で汎用レジスタから内部バスＤＢへ出力
し、ライトデータバッファＷＤＢを経由して、内部デー
タバスＩＤＢに出力する。何れの場合も、汎用レジスタ
を指定した後、レジスタ指定フィールドｒ１の更新を行
なう。信号ｓ１が１のときは、レジスタフィールドｒ１
のビット０を１に固定する。同様に、信号ｓ２は、ビッ
ト１を１に、ビット０を０に固定する。信号ｓ３はビッ
ト１、０を１に固定する。これらは、図９３においてｒ
２＋＋と示されている。
（４）で、転送データを制御する。リード型（ＩＲ
［７］＝０）の場合は、ステートコード６、１０、１
４、３で、リードデータをリードデータバッファＲＤＢ
から内部バスＧＢへ出力し、算術論理演算器ＡＬＵと内
部バスＷＢを経由して、汎用レジスタへ格納する。ライ
ト型（ＩＲ［７］＝１）の場合は、ステートコード２、
６、１０、１４で汎用レジスタから内部バスＤＢへ出力
し、ライトデータバッファＷＤＢを経由して、内部デー
タバスＩＤＢに出力する。何れの場合も、汎用レジスタ
を指定した後、レジスタ指定フィールドｒ１の更新を行
なう。信号ｓ１が１のときは、レジスタフィールドｒ１
のビット０を１に固定する。同様に、信号ｓ２は、ビッ
ト１を１に、ビット０を０に固定する。信号ｓ３はビッ
ト１、０を１に固定する。これらは、図９３においてｒ
２＋＋と示されている。
【０７９５】ステートコード３では、単一レジスタの転
送命令、即ち、信号ＭＯＤ２〜ＭＯＤ４が何れも０のと
き、信号ｃｃｒｓｅｔが１とされ、コンディションコー
ドレジスタＣＣＲの所定のビットが転送データを反映し
て変化するようにされる。
送命令、即ち、信号ＭＯＤ２〜ＭＯＤ４が何れも０のと
き、信号ｃｃｒｓｅｔが１とされ、コンディションコー
ドレジスタＣＣＲの所定のビットが転送データを反映し
て変化するようにされる。
【０７９６】そのほかのアドレッシングモードについて
も、上記同様に、所定の命令リードと実効アドレスの計
算に加えて、ステートコード１８、６、２２、１０、２
６、１４、３０に相当するデータアクセスの動作を加え
ればよい。これらは各種のアドレッシングモードに共通
にすることができる。
も、上記同様に、所定の命令リードと実効アドレスの計
算に加えて、ステートコード１８、６、２２、１０、２
６、１４、３０に相当するデータアクセスの動作を加え
ればよい。これらは各種のアドレッシングモードに共通
にすることができる。
【０７９７】図９５にはレジスタ・レジスタ型の、第１
の転送命令（ＭＯＶ．Ｌ ＥＲ０，ＥＲ１）、第２の転
送命令（ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）、及び複数レ
ジスタの転送命令の第１の例（ＭＯＶＭ．Ｗ Ｒ０−Ｒ
１，Ｅ２８−Ｅ２９）の実行タイミングが例示される。
の転送命令（ＭＯＶ．Ｌ ＥＲ０，ＥＲ１）、第２の転
送命令（ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）、及び複数レ
ジスタの転送命令の第１の例（ＭＯＶＭ．Ｗ Ｒ０−Ｒ
１，Ｅ２８−Ｅ２９）の実行タイミングが例示される。
【０７９８】レジスタ・レジスタ型の第１の転送命令
（ＭＯＶ．Ｌ ＥＲ０，ＥＲ１）は、グループ０の汎用
レジスタのみを使用するので、汎用レジスグループを指
定する命令コードを必要とせず、前記ＣＰＵ２に対する
下位ＣＰＵと同じ１ワードの命令とする。
（ＭＯＶ．Ｌ ＥＲ０，ＥＲ１）は、グループ０の汎用
レジスタのみを使用するので、汎用レジスグループを指
定する命令コードを必要とせず、前記ＣＰＵ２に対する
下位ＣＰＵと同じ１ワードの命令とする。
【０７９９】図９５では、特に制限はされないものの、
内蔵ＲＯＭ５０４、ＲＡＭ５０５のリード／ライトを１
ステートでリード／ライト可能とする場合のタイミング
を示している。以下の説明において、φの立ち上がりに
同期する１ステートをφ同期ステートと称し、φ＃（ク
ロック信号φの反転クロック信号であり図示を省略す
る）の立ち上がりに同期する１ステートをφ＃同期ステ
ートと称する。
内蔵ＲＯＭ５０４、ＲＡＭ５０５のリード／ライトを１
ステートでリード／ライト可能とする場合のタイミング
を示している。以下の説明において、φの立ち上がりに
同期する１ステートをφ同期ステートと称し、φ＃（ク
ロック信号φの反転クロック信号であり図示を省略す
る）の立ち上がりに同期する１ステートをφ＃同期ステ
ートと称する。
【０８００】サイクルＴ０のφ＃同期ステートで、ＣＰ
Ｕ５０２のアドレスバッファＡＢからアドレスが内部ア
ドレスバスＩＡＢに出力される。また、命令デコーダＤ
ＥＣから、命令フェッチ（ｉｆ）を示す、バスコマンド
ＢＣＭＤが出力される。
Ｕ５０２のアドレスバッファＡＢからアドレスが内部ア
ドレスバスＩＡＢに出力される。また、命令デコーダＤ
ＥＣから、命令フェッチ（ｉｆ）を示す、バスコマンド
ＢＣＭＤが出力される。
【０８０１】サイクルＴ１のφ同期ステートで、内部ア
ドレスバスＩＡＢの内容が内部アドレスバスＰＡＢに出
力され、バスコマンドＢＣＭＤに基づき、リードサイク
ルが開始され、内部データバスＰＤＢにデータが出力さ
れる。サイクルＴ１のφ＃同期ステートで内部データバ
スＰＤＢのリードデータが内部データバスＩＤＢに得ら
れ、これをサイクルＴ２のφ同期ステートでインストラ
クションレジスタＩＲ１にラッチする。以上の動作は以
前の命令の実行の制御によって行われる（プリフェッ
チ）。ここで、内蔵ＲＯＭ５０４、ＲＡＭ５０５は、内
部アドレスバスＰＡＢ及び内部データバスＰＤＢに接続
されていないが、前記内部バスＰＡＢ、ＰＤＢ相当の動
作をモジュール内で行い、本タイミング図には、このモ
ジュール内の動作を示している。
ドレスバスＩＡＢの内容が内部アドレスバスＰＡＢに出
力され、バスコマンドＢＣＭＤに基づき、リードサイク
ルが開始され、内部データバスＰＤＢにデータが出力さ
れる。サイクルＴ１のφ＃同期ステートで内部データバ
スＰＤＢのリードデータが内部データバスＩＤＢに得ら
れ、これをサイクルＴ２のφ同期ステートでインストラ
クションレジスタＩＲ１にラッチする。以上の動作は以
前の命令の実行の制御によって行われる（プリフェッ
チ）。ここで、内蔵ＲＯＭ５０４、ＲＡＭ５０５は、内
部アドレスバスＰＡＢ及び内部データバスＰＤＢに接続
されていないが、前記内部バスＰＡＢ、ＰＤＢ相当の動
作をモジュール内で行い、本タイミング図には、このモ
ジュール内の動作を示している。
【０８０２】直前の命令の実行が終了すると、最も早く
命令の実行が開始される場合には、サイクルＴ２のφ同
期ステートで命令コードが命令デコーダＤＥＣに入力さ
れて、命令の内容が解読される。解読結果に従って、制
御信号を出力して、各部の制御を行う。命令の一部であ
るレジスタ指定フィードｒ１、ｒ２の値や複数レジスタ
のレジスタ本数によって形成される信号ｓ１〜ｓ３を回
路ＬＯＧ１，ＬＯＧ２が受けて、レジスタフィールドｒ
１、ｒ２の値を制御してそれを出力する。回路ＬＯＧ１
の出力を信号ＳＥＬ１、回路ＬＯＧ２の出力を信号ＳＥ
Ｌ２と称する。
命令の実行が開始される場合には、サイクルＴ２のφ同
期ステートで命令コードが命令デコーダＤＥＣに入力さ
れて、命令の内容が解読される。解読結果に従って、制
御信号を出力して、各部の制御を行う。命令の一部であ
るレジスタ指定フィードｒ１、ｒ２の値や複数レジスタ
のレジスタ本数によって形成される信号ｓ１〜ｓ３を回
路ＬＯＧ１，ＬＯＧ２が受けて、レジスタフィールドｒ
１、ｒ２の値を制御してそれを出力する。回路ＬＯＧ１
の出力を信号ＳＥＬ１、回路ＬＯＧ２の出力を信号ＳＥ
Ｌ２と称する。
【０８０３】レジスタ間演算命令では、サイクルＴ２の
φ＃同期ステートで、プログラムカウンタＰＣの内容を
内部バスＧＢに読み出して、アドレスバッファＡＢとイ
ンクリメンタＩＮＣに入力する。アドレスバッファＡＢ
からアドレスバスＩＡＢにアドレス信号が出力される。
このとき、ラッチ回路ＬＧＲ１及びＬＧＲ２が何れも０
にクリアされているので、前記信号ＳＥＬ１、ＳＥＬ２
と命令デコーダＤＥＣの出力する制御信号Ｂ（Ｒｓ→Ｄ
Ｂ）とに基づいて、レジスタセレクタＲＳＥＬはレジス
タ選択信号Ｂ（ＥＲ０→ＤＢ）を生成する。
φ＃同期ステートで、プログラムカウンタＰＣの内容を
内部バスＧＢに読み出して、アドレスバッファＡＢとイ
ンクリメンタＩＮＣに入力する。アドレスバッファＡＢ
からアドレスバスＩＡＢにアドレス信号が出力される。
このとき、ラッチ回路ＬＧＲ１及びＬＧＲ２が何れも０
にクリアされているので、前記信号ＳＥＬ１、ＳＥＬ２
と命令デコーダＤＥＣの出力する制御信号Ｂ（Ｒｓ→Ｄ
Ｂ）とに基づいて、レジスタセレクタＲＳＥＬはレジス
タ選択信号Ｂ（ＥＲ０→ＤＢ）を生成する。
【０８０４】サイクルＴ３から、次の次の命令（本例で
は、ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）がリードされる。
サイクルＴ３のφ同期ステートで、インクリメンタＩＮ
Ｃでインクリメント（＋２）された結果が、内部バスＷ
Ｂを経由してプログラムカウンタＰＣにライトされる。
信号ＳＥＬ１、ＳＥＬ２と制御信号Ｃ（ＷＢ→Ｒｄ）と
に基づいて、レジスタセレクタＲＳＥＬがレジスタ選択
信号Ｃ（ＷＢ→ＥＲ１）を生成する。レジスタ選択信号
Ｂがレジスタを選択して、ソース側のレジスタ（Ｒｓ）
のデータを算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの演算内容は、命令デコーダＤＥＣが制御
信号Ｃによって指示する。加算、論理演算、シフトなど
は１クロックで演算を行うことができる。例えば、上記
命令では３２ビットの加算が指示される（バスＧＢ側の
入力は０とされる）。
は、ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）がリードされる。
サイクルＴ３のφ同期ステートで、インクリメンタＩＮ
Ｃでインクリメント（＋２）された結果が、内部バスＷ
Ｂを経由してプログラムカウンタＰＣにライトされる。
信号ＳＥＬ１、ＳＥＬ２と制御信号Ｃ（ＷＢ→Ｒｄ）と
に基づいて、レジスタセレクタＲＳＥＬがレジスタ選択
信号Ｃ（ＷＢ→ＥＲ１）を生成する。レジスタ選択信号
Ｂがレジスタを選択して、ソース側のレジスタ（Ｒｓ）
のデータを算術論理演算器ＡＬＵに入力する。算術論理
演算器ＡＬＵの演算内容は、命令デコーダＤＥＣが制御
信号Ｃによって指示する。加算、論理演算、シフトなど
は１クロックで演算を行うことができる。例えば、上記
命令では３２ビットの加算が指示される（バスＧＢ側の
入力は０とされる）。
【０８０５】次の命令の命令デコーダＤＥＣへのロード
が指示される。制御信号Ｂ（ＲＳＬＧＲ）によって、ラ
ッチ回路ＬＧＲ１、ＬＧＲ２のクリアが指示される。ラ
ッチ回路ＬＧＲ１はサイクルＴ３のφ同期ステートで、
ラッチ回路ＬＧＲ２はサイクルＴ３のφ＃同期ステート
でクリアされた結果が伝達される。
が指示される。制御信号Ｂ（ＲＳＬＧＲ）によって、ラ
ッチ回路ＬＧＲ１、ＬＧＲ２のクリアが指示される。ラ
ッチ回路ＬＧＲ１はサイクルＴ３のφ同期ステートで、
ラッチ回路ＬＧＲ２はサイクルＴ３のφ＃同期ステート
でクリアされた結果が伝達される。
【０８０６】サイクルＴ３のφ＃同期ステートで、算術
論理演算器ＡＬＵの演算結果が、内部バスＷＢを経由し
て、レジスタ選択信号Ｃが選択したデスティネーション
側のレジスタ（ＥＲ１）にライトされる。図示はされな
いが、制御信号Ｃによって、コンディションコードレジ
スタＣＣＲの更新を行う。更に次の次の命令を命令レジ
スタＩＲ１に取り込む。同時に、次の命の実行が開始さ
れ、例えば、プログラムカウンタＰＣの内容を読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力される。
論理演算器ＡＬＵの演算結果が、内部バスＷＢを経由し
て、レジスタ選択信号Ｃが選択したデスティネーション
側のレジスタ（ＥＲ１）にライトされる。図示はされな
いが、制御信号Ｃによって、コンディションコードレジ
スタＣＣＲの更新を行う。更に次の次の命令を命令レジ
スタＩＲ１に取り込む。同時に、次の命の実行が開始さ
れ、例えば、プログラムカウンタＰＣの内容を読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力される。
【０８０７】グループ０同士のレジスタ間演算を実質的
に１ステートで実行できる。
に１ステートで実行できる。
【０８０８】レジスタ・レジスタ型の第２の転送命令
（ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）は、汎用レジスタグ
ループを指定する命令コードを付加して２ワード命令と
する。第２ワードは前記ＭＯＶ．Ｌ Ｒ０，Ｒ１と同一
である。すなわち、ｇｒ１＝１であるため、同じｒ１＝
０に対して、レジスタ番号ｎ＝８、また、ｇｒ２＝２で
あるため、同じｒ２＝１に対して、レジスタ番号ｎ＝１
７と解釈される。
（ＭＯＶ．Ｌ ＥＲ８，ＥＲ１７）は、汎用レジスタグ
ループを指定する命令コードを付加して２ワード命令と
する。第２ワードは前記ＭＯＶ．Ｌ Ｒ０，Ｒ１と同一
である。すなわち、ｇｒ１＝１であるため、同じｒ１＝
０に対して、レジスタ番号ｎ＝８、また、ｇｒ２＝２で
あるため、同じｒ２＝１に対して、レジスタ番号ｎ＝１
７と解釈される。
【０８０９】サイクルＴ２のφ＃同期ステートで、ＣＰ
Ｕ５０２のアドレスバッファＡＢからアドレスがアドレ
スバスＩＡＢに出力される。
Ｕ５０２のアドレスバッファＡＢからアドレスがアドレ
スバスＩＡＢに出力される。
【０８１０】サイクルＴ３のφ同期ステートで、アドレ
スバスＩＡＢの内容がアドレスバスＰＡＢに出力され、
リードサイクルが開始される。サイクルＴ３のφ＃同期
ステートでリードデータが内部データバスに得られ、こ
れをサイクルＴ４のφ同期ステートで命令レジスタＩＲ
１にラッチする。これは、レジスタグループフィールド
を持つ省略可能な命令ワード（前置命令コード）であ
る。
スバスＩＡＢの内容がアドレスバスＰＡＢに出力され、
リードサイクルが開始される。サイクルＴ３のφ＃同期
ステートでリードデータが内部データバスに得られ、こ
れをサイクルＴ４のφ同期ステートで命令レジスタＩＲ
１にラッチする。これは、レジスタグループフィールド
を持つ省略可能な命令ワード（前置命令コード）であ
る。
【０８１１】引き続き、サイクルＴ４のφ＃同期ステー
トで次のアドレス（＋２された内容）がアドレスバスＩ
ＡＢに出力され、このリードデータがサイクルＴ５のφ
同期ステートで命令レジスタＩＲ１にラッチされる。以
上の動作は前記レジスタ・レジスタ型の第１の転送命令
及び図示はされない次の命令の実行の制御によって行わ
れている。
トで次のアドレス（＋２された内容）がアドレスバスＩ
ＡＢに出力され、このリードデータがサイクルＴ５のφ
同期ステートで命令レジスタＩＲ１にラッチされる。以
上の動作は前記レジスタ・レジスタ型の第１の転送命令
及び図示はされない次の命令の実行の制御によって行わ
れている。
【０８１２】サイクルＴ４のφ同期ステートで命令コー
ド（前置命令コード）が命令デコーダＤＥＣに入力され
て、命令の内容が解読される。解読結果に従って、制御
信号を出力して、各部の制御を行う。グループフィール
ドラッチ信号ＬＧＲＣＬが発行されて、レジスタグルー
プ指定フィールド（ＩＲ１のビット７〜０）がラッチ回
路ＬＧＲ１，ＬＧＲ２にラッチされる。
ド（前置命令コード）が命令デコーダＤＥＣに入力され
て、命令の内容が解読される。解読結果に従って、制御
信号を出力して、各部の制御を行う。グループフィール
ドラッチ信号ＬＧＲＣＬが発行されて、レジスタグルー
プ指定フィールド（ＩＲ１のビット７〜０）がラッチ回
路ＬＧＲ１，ＬＧＲ２にラッチされる。
【０８１３】サイクルＴ４のφ＃同期ステートで、プロ
グラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレス信号が出力される。
グラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレス信号が出力される。
【０８１４】サイクルＴ５から、更に次の命令（本例で
は、ＭＯＶＭ．Ｗ Ｒ０−Ｒ１，Ｅ２８−Ｅ２９）がリ
ードされる。
は、ＭＯＶＭ．Ｗ Ｒ０−Ｒ１，Ｅ２８−Ｅ２９）がリ
ードされる。
【０８１５】サイクルＴ５のφ同期ステートで、インク
リメンタＩＮＣでインクリメント（＋２）された結果
が、内部バスＷＢを経由してプログラムカウンタＰＣに
ライトされる。第１ワードと第２ワード以降が分割され
ないための制御信号Ｂ（ｃｏｎｔｒｏｌＢ）に含まれる
連続命令信号ｃｏｎｔｉｎｕｅ（割込み禁止信号ｍｓｋ
ｉｎｔと同じ）を割込み制御回路ＩＮＴＣに出力する。
本信号によって、割込み要求などが発生していても、命
令の実行を継続することができる。また、ラッチ回路Ｌ
ＧＲ１、ＬＧＲ２の内容が保持される。
リメンタＩＮＣでインクリメント（＋２）された結果
が、内部バスＷＢを経由してプログラムカウンタＰＣに
ライトされる。第１ワードと第２ワード以降が分割され
ないための制御信号Ｂ（ｃｏｎｔｒｏｌＢ）に含まれる
連続命令信号ｃｏｎｔｉｎｕｅ（割込み禁止信号ｍｓｋ
ｉｎｔと同じ）を割込み制御回路ＩＮＴＣに出力する。
本信号によって、割込み要求などが発生していても、命
令の実行を継続することができる。また、ラッチ回路Ｌ
ＧＲ１、ＬＧＲ２の内容が保持される。
【０８１６】一方、サイクルＴ４のφ同期ステートで命
令コード（転送命令を指示）が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ＬＧＲ１
＝１及びＬＧＲ２＝２であるため、信号ＳＥＬ１，ＳＥ
Ｌ２と命令デコーダＤＥＣの出力する制御信号Ｂ（Ｒｓ
−ＤＢ）とに基づいて、レジスタ選択信号Ｂ（ＥＲ８−
ＤＢ）が生成される。信号ＳＥＬ１、ＳＥＬ２と制御信
号Ｃ（ＷＢ−Ｒｄ）とに基づいて、レジスタ選択信号Ｃ
（ＷＢ−ＥＲ１７）が生成される。これ以外の第２ワー
ドによる動作は第１の転送命令（ＭＯＶ．Ｌ ＥＲ０，
ＥＲ１）と同一にできる（第１の転送命令同様に、制御
信号Ｂ（ＲＳＬＧＲ）によって、ＬＧＲ１、ＬＧＲ２の
クリアが指示される。ラッチ回路ＬＧＲ１はサイクルＴ
６のφ同期ステートで、ラッチ回路ＬＧＲ２はサイクル
Ｔ６のφ＃同期ステートでクリアされた結果が伝達され
る）。
令コード（転送命令を指示）が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ＬＧＲ１
＝１及びＬＧＲ２＝２であるため、信号ＳＥＬ１，ＳＥ
Ｌ２と命令デコーダＤＥＣの出力する制御信号Ｂ（Ｒｓ
−ＤＢ）とに基づいて、レジスタ選択信号Ｂ（ＥＲ８−
ＤＢ）が生成される。信号ＳＥＬ１、ＳＥＬ２と制御信
号Ｃ（ＷＢ−Ｒｄ）とに基づいて、レジスタ選択信号Ｃ
（ＷＢ−ＥＲ１７）が生成される。これ以外の第２ワー
ドによる動作は第１の転送命令（ＭＯＶ．Ｌ ＥＲ０，
ＥＲ１）と同一にできる（第１の転送命令同様に、制御
信号Ｂ（ＲＳＬＧＲ）によって、ＬＧＲ１、ＬＧＲ２の
クリアが指示される。ラッチ回路ＬＧＲ１はサイクルＴ
６のφ同期ステートで、ラッチ回路ＬＧＲ２はサイクル
Ｔ６のφ＃同期ステートでクリアされた結果が伝達され
る）。
【０８１７】即ち、第１ワード（前置命令コード）に対
応するラッチ回路ＬＧＲ１，ＬＧＲ２のラッチ信号、連
続命令信号を出力する以外は、命令デコーダＤＥＣの内
容を、既存の下位ＣＰＵの命令デコーダと同等にでき
る。命令デコーダＤＥＣの前置命令コードに対応する部
分は、相対的に小さいことは言うまでもない。すなわ
ち、論理的な規模の追加を最小限にできる。また、命令
デコーダＤＥＣの大部分を既存の下位ＣＰＵの命令デコ
ーダと同等にできるから、従来の設計資産を有効に利用
することができる。
応するラッチ回路ＬＧＲ１，ＬＧＲ２のラッチ信号、連
続命令信号を出力する以外は、命令デコーダＤＥＣの内
容を、既存の下位ＣＰＵの命令デコーダと同等にでき
る。命令デコーダＤＥＣの前置命令コードに対応する部
分は、相対的に小さいことは言うまでもない。すなわ
ち、論理的な規模の追加を最小限にできる。また、命令
デコーダＤＥＣの大部分を既存の下位ＣＰＵの命令デコ
ーダと同等にできるから、従来の設計資産を有効に利用
することができる。
【０８１８】次に、複数レジスタのレジスタ・レジスタ
間転送命令である「ＭＯＶＭ．ＷＲ０−Ｒ１，Ｅ２８−
Ｅ２９」の例を示す。レジスタ指定フィールドｒ１は
３’ｂ０００、ｒ２は３’ｂ１００である。
間転送命令である「ＭＯＶＭ．ＷＲ０−Ｒ１，Ｅ２８−
Ｅ２９」の例を示す。レジスタ指定フィールドｒ１は
３’ｂ０００、ｒ２は３’ｂ１００である。
【０８１９】本転送命令「ＭＯＶＭ．Ｗ Ｒ０−Ｒ１，
Ｅ２８−Ｅ２９」は、汎用レジスタグループを指定する
レジスタ拡張用前置命令コードと、ＭＯＶＭを示す命令
拡張用前置命令コード（プリフィックスコードとも称す
る）を付加して、３ワード命令とする。第３ワード（ｍ
ｏｖ）はＭＯＶ．Ｗ Ｒ０，Ｒ４と同一である。ｇｒ２
＝３であるため、同じｒ１＝４に対して、レジスタ番号
ｎ＝２８と解釈される。ワードサイズで、ｒ２［３］＝
１であるため、汎用レジスタＥが指定される。
Ｅ２８−Ｅ２９」は、汎用レジスタグループを指定する
レジスタ拡張用前置命令コードと、ＭＯＶＭを示す命令
拡張用前置命令コード（プリフィックスコードとも称す
る）を付加して、３ワード命令とする。第３ワード（ｍ
ｏｖ）はＭＯＶ．Ｗ Ｒ０，Ｒ４と同一である。ｇｒ２
＝３であるため、同じｒ１＝４に対して、レジスタ番号
ｎ＝２８と解釈される。ワードサイズで、ｒ２［３］＝
１であるため、汎用レジスタＥが指定される。
【０８２０】サイクルＴ５のφ＃同期ステートで、ＣＰ
Ｕ５０２のアドレスバッファＡＢからアドレスがアドレ
スバスＩＡＢに出力される。
Ｕ５０２のアドレスバッファＡＢからアドレスがアドレ
スバスＩＡＢに出力される。
【０８２１】サイクルＴ６のφ同期ステートで、アドレ
スバスＩＡＢの内容がアドレスバスＰＡＢに出力され、
リードサイクルが開始される。サイクルＴ６のφ＃同期
ステートでリードデータが内部データバスに得られ、こ
れをサイクルＴ７のφ同期ステートで命令レジスタＩＲ
１にラッチする。これは、レジスタグループフィールド
を持つ省略可能な命令ワード（前置命令コード）であ
る。
スバスＩＡＢの内容がアドレスバスＰＡＢに出力され、
リードサイクルが開始される。サイクルＴ６のφ＃同期
ステートでリードデータが内部データバスに得られ、こ
れをサイクルＴ７のφ同期ステートで命令レジスタＩＲ
１にラッチする。これは、レジスタグループフィールド
を持つ省略可能な命令ワード（前置命令コード）であ
る。
【０８２２】引き続き、サイクルＴ７のφ＃同期ステー
トで次のアドレス（＋２された内容）がアドレスバスＩ
ＡＢに出力され、このリードデータがサイクルＴ８のφ
同期ステートで命令レジスタＩＲ１にラッチされる。以
上の動作は前記レジスタ・レジスタ型の第２の転送命令
及び図示はされない次の命令の実行の制御によって行わ
れている。
トで次のアドレス（＋２された内容）がアドレスバスＩ
ＡＢに出力され、このリードデータがサイクルＴ８のφ
同期ステートで命令レジスタＩＲ１にラッチされる。以
上の動作は前記レジスタ・レジスタ型の第２の転送命令
及び図示はされない次の命令の実行の制御によって行わ
れている。
【０８２３】サイクルＴ７のφ同期ステートで第１の命
令コードが命令デコーダＤＥＣに入力されて、命令の内
容が解読される。解読結果に従って、グループフィール
ドラッチ信号ＬＧＲＣＬが発行されて、レジスタグルー
プ指定フィールド（ＩＲ１のビット７〜０）がラッチ回
路ＬＧＲ１、ＬＧＲ２にラッチされる。
令コードが命令デコーダＤＥＣに入力されて、命令の内
容が解読される。解読結果に従って、グループフィール
ドラッチ信号ＬＧＲＣＬが発行されて、レジスタグルー
プ指定フィールド（ＩＲ１のビット７〜０）がラッチ回
路ＬＧＲ１、ＬＧＲ２にラッチされる。
【０８２４】サイクルＴ７のφ＃同期ステートで、プロ
グラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレス信号が出力される。
グラムカウンタＰＣの内容を内部バスＧＢに読み出し
て、アドレスバッファＡＢとインクリメンタＩＮＣに入
力する。アドレスバッファＡＢからアドレスバスＩＡＢ
にアドレス信号が出力される。
【０８２５】サイクルＴ８から、次の次の命令がリード
される。サイクルＴ８のφで、インクリメンタＩＮＣで
インクリメント（＋２）された結果が、内部バスＷＢを
経由してプログラムカウンタＰＣにライトされる。第１
ワードと第２ワード以降が分割されないための制御信号
Ｂで連続命令信号（割込み禁止信号）を割込み制御回路
ＩＮＴＣに出力する。また、ラッチ回路ＬＧＲ１，ＬＧ
Ｒ２の内容が保持される。また、第２の命令コードが命
令デコーダＤＥＣに入力されて、命令の内容が解読され
る。解読結果に従って、制御信号ＭＯＤ２が出力され
る。サイクルＴ８のφ＃同期ステートで、プログラムカ
ウンタＰＣの内容を内部バスＧＢに読み出して、アドレ
スバッファＡＢとインクリメンタＩＮＣに入力する。ア
ドレスバッファＡＢからアドレスＩＡＢにアドレス信号
が出力される。
される。サイクルＴ８のφで、インクリメンタＩＮＣで
インクリメント（＋２）された結果が、内部バスＷＢを
経由してプログラムカウンタＰＣにライトされる。第１
ワードと第２ワード以降が分割されないための制御信号
Ｂで連続命令信号（割込み禁止信号）を割込み制御回路
ＩＮＴＣに出力する。また、ラッチ回路ＬＧＲ１，ＬＧ
Ｒ２の内容が保持される。また、第２の命令コードが命
令デコーダＤＥＣに入力されて、命令の内容が解読され
る。解読結果に従って、制御信号ＭＯＤ２が出力され
る。サイクルＴ８のφ＃同期ステートで、プログラムカ
ウンタＰＣの内容を内部バスＧＢに読み出して、アドレ
スバッファＡＢとインクリメンタＩＮＣに入力する。ア
ドレスバッファＡＢからアドレスＩＡＢにアドレス信号
が出力される。
【０８２６】一方、サイクルＴ９のφ同期ステートで命
令コード（転送命令を指示）が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ＬＧＲ１
＝０及びＬＧＲ２＝３であるため、信号ＳＥＬ１、ＳＥ
Ｌ２と命令デコーダＤＥＣの出力する制御信号Ｂ、Ｃ
（Ｒｓ−ＤＢ、ＷＢ−Ｒｄ）とに基づいて、レジスタセ
レクタＲＳＥＬでレジスタ選択信号Ｂ、Ｃ（Ｒ０−Ｄ
Ｂ、ＷＢ−Ｅ２８）が生成される。制御信号ｓ１が生成
されて、ＳＥＬ１、ＳＥＬ２の変更（３’ｂ１００→１
０１）が指示される。
令コード（転送命令を指示）が命令デコーダＤＥＣに入
力されて、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ＬＧＲ１
＝０及びＬＧＲ２＝３であるため、信号ＳＥＬ１、ＳＥ
Ｌ２と命令デコーダＤＥＣの出力する制御信号Ｂ、Ｃ
（Ｒｓ−ＤＢ、ＷＢ−Ｒｄ）とに基づいて、レジスタセ
レクタＲＳＥＬでレジスタ選択信号Ｂ、Ｃ（Ｒ０−Ｄ
Ｂ、ＷＢ−Ｅ２８）が生成される。制御信号ｓ１が生成
されて、ＳＥＬ１、ＳＥＬ２の変更（３’ｂ１００→１
０１）が指示される。
【０８２７】引き続き、ＭＯＤ２信号に従って、信号Ｓ
ＥＬ１、ＳＥＬ２と命令デコーダＤＥＣの出力する制御
信号Ｂ、Ｃ（Ｒｓ−ＤＢ、ＷＢ−Ｒｄ）とに基づいて、
レジスタセレクタＲＳＥＬがレジスタ選択信号Ｂ、Ｃ
（Ｒ１−ＤＢ、ＷＢ−Ｅ２９）を生成する。
ＥＬ１、ＳＥＬ２と命令デコーダＤＥＣの出力する制御
信号Ｂ、Ｃ（Ｒｓ−ＤＢ、ＷＢ−Ｒｄ）とに基づいて、
レジスタセレクタＲＳＥＬがレジスタ選択信号Ｂ、Ｃ
（Ｒ１−ＤＢ、ＷＢ−Ｅ２９）を生成する。
【０８２８】図９６には複数レジスタの転送命令の第２
の例（ＭＯＶＭ．Ｌ ＠ａａ：１６，ＥＲ０−ＥＲ１）
の実行シーケンスが示される。
の例（ＭＯＶＭ．Ｌ ＠ａａ：１６，ＥＲ０−ＥＲ１）
の実行シーケンスが示される。
【０８２９】上記命令は、２本の汎用レジスタへデータ
をリードする例である。レジスタ指定フィールドは３’
ｂ０００である。アドレッシングモードは、絶対アドレ
ス１６ビットであり、実効アドレスはａａを符号拡張し
た内容である。この符号拡張は、リードデータバッファ
ＲＤＢから読み出す際に行われるようにされる。以下で
は、ａａを符号拡張した内容も、単にａａと記す。
をリードする例である。レジスタ指定フィールドは３’
ｂ０００である。アドレッシングモードは、絶対アドレ
ス１６ビットであり、実効アドレスはａａを符号拡張し
た内容である。この符号拡張は、リードデータバッファ
ＲＤＢから読み出す際に行われるようにされる。以下で
は、ａａを符号拡張した内容も、単にａａと記す。
【０８３０】サイクルＴ２から転送命令の実行が開始さ
れる。特に制限はされないものの、命令コードの第１ワ
ードは、ＭＯＶＭを示すプリフィックスコードであり、
次の命令コードの動作を指定（ＭＯＤ２信号出力）し、
プログラムカウンタＰＣをインクリメントするほかの動
作は行わない。
れる。特に制限はされないものの、命令コードの第１ワ
ードは、ＭＯＶＭを示すプリフィックスコードであり、
次の命令コードの動作を指定（ＭＯＤ２信号出力）し、
プログラムカウンタＰＣをインクリメントするほかの動
作は行わない。
【０８３１】第２ワードの命令コード（ｍｏｖ−１）
は、ＭＯＶ．Ｌ ＠ａａ：１６，ＥＲ０命令と共通であ
る。
は、ＭＯＶ．Ｌ ＠ａａ：１６，ＥＲ０命令と共通であ
る。
【０８３２】サイクルＴ４のφ＃同期ステートでリード
データバッファＲＤＢの内容がバスＧＢに出力されて、
アドレスバッファＡＢに格納される。アドレスバッファ
ＡＢの内容がアドレスバスＩＡＢに出力される。同時
に、バスコマンドＢＣＭＤが出力され、ワードデータリ
ードと次のバスサイクルでのバス権移譲禁止が示され
る。
データバッファＲＤＢの内容がバスＧＢに出力されて、
アドレスバッファＡＢに格納される。アドレスバッファ
ＡＢの内容がアドレスバスＩＡＢに出力される。同時
に、バスコマンドＢＣＭＤが出力され、ワードデータリ
ードと次のバスサイクルでのバス権移譲禁止が示され
る。
【０８３３】サイクルＴ５のφ＃同期ステートで、リー
ドデータの上位１６ビット（汎用レジスタＥの内容）が
内部データバスＩＤＢに出力される。また、アドレスバ
ッファＡＢのインクリメント機能によって、アドレスバ
スＩＡＢの出力値をａａ＋２とする。同時に、バスコマ
ンドＢＣＭＤが出力され、ワードデータリードと次のバ
スサイクルでのバス権移譲禁止が示される。
ドデータの上位１６ビット（汎用レジスタＥの内容）が
内部データバスＩＤＢに出力される。また、アドレスバ
ッファＡＢのインクリメント機能によって、アドレスバ
スＩＡＢの出力値をａａ＋２とする。同時に、バスコマ
ンドＢＣＭＤが出力され、ワードデータリードと次のバ
スサイクルでのバス権移譲禁止が示される。
【０８３４】サイクルＴ６のφ同期ステートで、リード
データがリードデータバッファＲＤＢに格納される。
データがリードデータバッファＲＤＢに格納される。
【０８３５】サイクルＴ６のφ＃同期ステートで、リー
ドデータの下位１６ビット（汎用レジスタＲの内容）が
内部データバスに出力される。また、アドレスバッファ
ＡＢのインクリメント機能によって、アドレスバスＩＡ
Ｂの出力値をａａ＋４とする。同時に、バスコマンドＢ
ＣＭＤが出力され、ワードデータリードと次のバスサイ
クルでのバス権移譲禁止が示される。
ドデータの下位１６ビット（汎用レジスタＲの内容）が
内部データバスに出力される。また、アドレスバッファ
ＡＢのインクリメント機能によって、アドレスバスＩＡ
Ｂの出力値をａａ＋４とする。同時に、バスコマンドＢ
ＣＭＤが出力され、ワードデータリードと次のバスサイ
クルでのバス権移譲禁止が示される。
【０８３６】サイクルＴ７のφ同期ステートで、リード
データの内容が、３２ビットでバスＧＢを経由して算術
論理演算器ＡＬＵに転送される。
データの内容が、３２ビットでバスＧＢを経由して算術
論理演算器ＡＬＵに転送される。
【０８３７】サイクルＴ７のφ＃同期ステートで、リー
ドデータの上位１６ビット（汎用レジスタＥの内容）が
内部データバスに出力される。また、アドレスバッファ
ＡＢのインクリメント機能によって、アドレスバスＩＡ
Ｂの出力値をａａ＋６とする。同時に、バスコマンドＢ
ＣＭＤが出力され、ワードデータリードと次のバスサイ
クルでのバス権移譲許可が示される。
ドデータの上位１６ビット（汎用レジスタＥの内容）が
内部データバスに出力される。また、アドレスバッファ
ＡＢのインクリメント機能によって、アドレスバスＩＡ
Ｂの出力値をａａ＋６とする。同時に、バスコマンドＢ
ＣＭＤが出力され、ワードデータリードと次のバスサイ
クルでのバス権移譲許可が示される。
【０８３８】サイクルＴ８のφ＃同期ステートで、リー
ドデータの下位１６ビット（汎用レジスタＲの内容）が
内部データバスに出力される。また、第２の制御信号Ｂ
によってレジスタ選択信号のビット０が反転される。第
１の制御信号Ａと信号ＳＥＬ２（＝３’ｂ００１）とに
よって、転送されるレジスタが選択され、レジスタ制御
信号Ｂが生成される。
ドデータの下位１６ビット（汎用レジスタＲの内容）が
内部データバスに出力される。また、第２の制御信号Ｂ
によってレジスタ選択信号のビット０が反転される。第
１の制御信号Ａと信号ＳＥＬ２（＝３’ｂ００１）とに
よって、転送されるレジスタが選択され、レジスタ制御
信号Ｂが生成される。
【０８３９】サイクルＴ８のφ＃同期ステート以降で、
前記同様に、次の次の命令の読み出しと、プログラムカ
ウンタＰＣのインクリメント（＋２）を行う。
前記同様に、次の次の命令の読み出しと、プログラムカ
ウンタＰＣのインクリメント（＋２）を行う。
【０８４０】レジスタ３本を指定した場合は、実行ステ
ート数が２ステート長くなり、アドレスバッファＡＢの
インクリメント（＋２）が更に２回行われる（合計＋
６）。また、信号ＳＥＬ１、ＳＥＬ２のビット１が反転
され、レジスタ指定フィールドが０００の場合、０１０
とされ、汎用レジスタＥＲ２が選択される。ライト動作
が２回（合計６回）行われる。
ート数が２ステート長くなり、アドレスバッファＡＢの
インクリメント（＋２）が更に２回行われる（合計＋
６）。また、信号ＳＥＬ１、ＳＥＬ２のビット１が反転
され、レジスタ指定フィールドが０００の場合、０１０
とされ、汎用レジスタＥＲ２が選択される。ライト動作
が２回（合計６回）行われる。
【０８４１】レジスタ４本を指定した場合は、更に、実
行ステート数が２ステート長くなり、アドレスバッファ
ＡＢのインクリメント（＋２）が更に２回行われる（合
計＋１０）。また、信号ＳＥＬ１、ＳＥＬ２のビット１
とビット０が反転され、レジスタ指定フィールドが００
０の場合、０１１とされ、汎用レジスタＥＲ２、ＥＲ３
が選択される。ライト動作が２回（合計８回）行われ
る。
行ステート数が２ステート長くなり、アドレスバッファ
ＡＢのインクリメント（＋２）が更に２回行われる（合
計＋１０）。また、信号ＳＥＬ１、ＳＥＬ２のビット１
とビット０が反転され、レジスタ指定フィールドが００
０の場合、０１１とされ、汎用レジスタＥＲ２、ＥＲ３
が選択される。ライト動作が２回（合計８回）行われ
る。
【０８４２】レジスタ番号の下位ビットが固定であるの
で、これを命令処理の実行に従って、変更する制御が容
易である。加算器などを不要にして、論理的規模の増加
を抑止できる。例えば、２本のレジスタを待避する場
合、命令コード上のレジスタ指定フィールドの下位ビッ
トは０であるので、１回めのレジスタ指定は、レジスタ
指定フィールドの値に従い、２回のレジスタ指定は、命
令デコーダＤＥＣの制御に従って、レジスタ指定フィー
ルドの下位１ビットを１に変更して、行うようにする。
で、これを命令処理の実行に従って、変更する制御が容
易である。加算器などを不要にして、論理的規模の増加
を抑止できる。例えば、２本のレジスタを待避する場
合、命令コード上のレジスタ指定フィールドの下位ビッ
トは０であるので、１回めのレジスタ指定は、レジスタ
指定フィールドの値に従い、２回のレジスタ指定は、命
令デコーダＤＥＣの制御に従って、レジスタ指定フィー
ルドの下位１ビットを１に変更して、行うようにする。
【０８４３】一方、ＭＯＶ命令はレジスタ１本のリード
であり、前記の２回目のリード動作を行わないようにさ
れ、実行動作の共通化を図っている。
であり、前記の２回目のリード動作を行わないようにさ
れ、実行動作の共通化を図っている。
【０８４４】図９７には複数レジスタの転送命令の第３
の例（ＭＯＶＭ．Ｗ Ｒ１０−Ｒ１１，＠ＥＲ６）の実
行シーケンスが示される。上記命令は、２本のワードサ
イズの汎用レジスタをライトする例である。レジスタ指
定フィールドは３’ｂ０１０である。
の例（ＭＯＶＭ．Ｗ Ｒ１０−Ｒ１１，＠ＥＲ６）の実
行シーケンスが示される。上記命令は、２本のワードサ
イズの汎用レジスタをライトする例である。レジスタ指
定フィールドは３’ｂ０１０である。
【０８４５】サイクルＴ２から転送命令の実行が開始さ
れる。特に制限はされないものの、命令コードの第１ワ
ードはレジスタグループフィールドを持つプリフィック
スコードであり、レジスタグループ指定フィールド（Ｉ
Ｒ１のビット７〜０）がラッチ回路ＬＧＲ１、ＬＧＲ２
にラッチされ、プログラムカウンタＰＣをインクリメン
トする。
れる。特に制限はされないものの、命令コードの第１ワ
ードはレジスタグループフィールドを持つプリフィック
スコードであり、レジスタグループ指定フィールド（Ｉ
Ｒ１のビット７〜０）がラッチ回路ＬＧＲ１、ＬＧＲ２
にラッチされ、プログラムカウンタＰＣをインクリメン
トする。
【０８４６】第２ワードの命令コードは、ＭＯＶＭを示
すプリフィックスコードであり、次の命令コードの動作
を指定する。制御信号ＭＯＤ２が出力される。第３ワー
ドの命令コードは、ＭＯＶ．Ｗ Ｒ２，＠ＥＲ６命令と
共通にされる。
すプリフィックスコードであり、次の命令コードの動作
を指定する。制御信号ＭＯＤ２が出力される。第３ワー
ドの命令コードは、ＭＯＶ．Ｗ Ｒ２，＠ＥＲ６命令と
共通にされる。
【０８４７】サイクルＴ４のφ＃同期ステートでレジス
タＥＲ６の内容がバスＧＢに出力され、アドレスバッフ
ァＡＢに格納される。アドレスバッファＡＢの内容がア
ドレスバスＩＡＢに出力される。同時に、バスコマンド
ＢＣＭＤが出力され、ワードデータライトと次のバスサ
イクルでのバス権移譲禁止が示される。
タＥＲ６の内容がバスＧＢに出力され、アドレスバッフ
ァＡＢに格納される。アドレスバッファＡＢの内容がア
ドレスバスＩＡＢに出力される。同時に、バスコマンド
ＢＣＭＤが出力され、ワードデータライトと次のバスサ
イクルでのバス権移譲禁止が示される。
【０８４８】また、第１の制御信号Ｂとラッチ回路ＬＧ
Ｒ２のラッチ情報（＝３’ｂ００１）と信号ＳＥＬ２
（＝３’ｂ０１０）とによって、転送されるレジスタが
選択され、レジスタ制御信号Ｂが生成される。制御信号
ｓ１が生成されて、信号ＳＥＬ２の変更（３’ｂ０１０
→０１１）が指示される。
Ｒ２のラッチ情報（＝３’ｂ００１）と信号ＳＥＬ２
（＝３’ｂ０１０）とによって、転送されるレジスタが
選択され、レジスタ制御信号Ｂが生成される。制御信号
ｓ１が生成されて、信号ＳＥＬ２の変更（３’ｂ０１０
→０１１）が指示される。
【０８４９】ステートサイクルＴ５のφ同期ステート
で、選択されたレジスタ（Ｒ１０の内容）がバスＤＢ経
由で、ライトデータバッファＷＤＢに転送される。
で、選択されたレジスタ（Ｒ１０の内容）がバスＤＢ経
由で、ライトデータバッファＷＤＢに転送される。
【０８５０】Ｔ５のφ＃同期ステートで、転送されたデ
ータ（Ｒ１０の内容）が内部データバスＩＤＢに出力さ
れる。また、アドレスバッファＡＢのインクリメント機
能によって、アドレスバスＩＡＢの出力値をＥＡ＋２と
する。また、第１の制御信号Ｂとラッチ回路ＬＧＲ２の
ラッチ情報（＝３’ｂ００１）と信号ＳＥＬ２（＝３’
ｂ０１１）とによって、転送されるレジスタが選択さ
れ、レジスタ制御信号Ｂが生成される。
ータ（Ｒ１０の内容）が内部データバスＩＤＢに出力さ
れる。また、アドレスバッファＡＢのインクリメント機
能によって、アドレスバスＩＡＢの出力値をＥＡ＋２と
する。また、第１の制御信号Ｂとラッチ回路ＬＧＲ２の
ラッチ情報（＝３’ｂ００１）と信号ＳＥＬ２（＝３’
ｂ０１１）とによって、転送されるレジスタが選択さ
れ、レジスタ制御信号Ｂが生成される。
【０８５１】サイクルＴ６のφ同期ステートで、選択さ
れたレジスタＲ１１の内容がバスＤＢ経由で、ライトデ
ータバッファＷＤＢに転送される。
れたレジスタＲ１１の内容がバスＤＢ経由で、ライトデ
ータバッファＷＤＢに転送される。
【０８５２】サイクルＴ６のφ＃同期ステートで、転送
されたデータ（Ｒ１１の内容）が内部データバスＩＤＢ
に出力される。
されたデータ（Ｒ１１の内容）が内部データバスＩＤＢ
に出力される。
【０８５３】サイクルＴ６のφ＃同期ステート以降で、
前記同様に、次の次の命令の読み出しと、プログラムカ
ウンタＰＣのインクリメント（＋２）を行う。
前記同様に、次の次の命令の読み出しと、プログラムカ
ウンタＰＣのインクリメント（＋２）を行う。
【０８５４】レジスタ３本を指定した場合は、実行ステ
ート数が１ステート長くなり、アドレスバッファＡＢの
インクリメント（＋２）が更に１回行われる（合計＋
４）。また、信号ＳＥＬ１、ＳＥＬ２のビット１が反転
され、レジスタ指定フィールドが０００の場合、０１０
とされる。ライト動作が１回（合計３回）行われる。
ート数が１ステート長くなり、アドレスバッファＡＢの
インクリメント（＋２）が更に１回行われる（合計＋
４）。また、信号ＳＥＬ１、ＳＥＬ２のビット１が反転
され、レジスタ指定フィールドが０００の場合、０１０
とされる。ライト動作が１回（合計３回）行われる。
【０８５５】レジスタ４本を指定した場合は、更に、実
行ステート数が１ステート長くなり、アドレスバッファ
ＡＢのインクリメント（＋２）が更に１回行われる（合
計＋６）。また、ＳＥＬ１、ＳＥＬ２のビット１とビッ
ト０が反転され、レジスタ指定フィールドが０００の場
合、０１１とされる。ライト動作が１回（合計４回）行
われる。
行ステート数が１ステート長くなり、アドレスバッファ
ＡＢのインクリメント（＋２）が更に１回行われる（合
計＋６）。また、ＳＥＬ１、ＳＥＬ２のビット１とビッ
ト０が反転され、レジスタ指定フィールドが０００の場
合、０１１とされる。ライト動作が１回（合計４回）行
われる。
【０８５６】図９８には前記ＣＰＵ５０２の開発環境の
概略が示される。これは、既存の下位ＣＰＵと、これに
対する上位互換の前記ＣＰＵ５０２とで、共通の開発環
境を提供できるようにするものである。
概略が示される。これは、既存の下位ＣＰＵと、これに
対する上位互換の前記ＣＰＵ５０２とで、共通の開発環
境を提供できるようにするものである。
【０８５７】使用者は、各種エディタなどを用いて、Ｃ
言語乃至アセンブリ言語でプログラムを作成する。これ
は通常、複数のモジュールに分割して作成される。
言語乃至アセンブリ言語でプログラムを作成する。これ
は通常、複数のモジュールに分割して作成される。
【０８５８】Ｃコンパイラ５４０は、使用者の作成した
それぞれのＣ言語ソースプログラムを入力し、アセンブ
リ言語ソースプログラム乃至オブジェクトモジュールを
出力する。アセンブラ５４１は、アセンブリ言語ソース
プログラムを入力し、オブジェクトモジュールを出力す
る。リンケージエディタ５４２は、上記Ｃコンパイラ５
４０やアセンブラ５４１の生成した、複数のオブジェク
トモジュールを入力して、各モジュールの外部参照や相
対アドレスなどの解決を行い、１つのプログラムに結合
して、ロードモジュールを出力する。
それぞれのＣ言語ソースプログラムを入力し、アセンブ
リ言語ソースプログラム乃至オブジェクトモジュールを
出力する。アセンブラ５４１は、アセンブリ言語ソース
プログラムを入力し、オブジェクトモジュールを出力す
る。リンケージエディタ５４２は、上記Ｃコンパイラ５
４０やアセンブラ５４１の生成した、複数のオブジェク
トモジュールを入力して、各モジュールの外部参照や相
対アドレスなどの解決を行い、１つのプログラムに結合
して、ロードモジュールを出力する。
【０８５９】ロードモジュールは、シミュレータデバッ
ガ５４３に入力して、パーソナルコンピュータなどのシ
ステム開発装置上で、ＣＰＵの動作をシミュレーション
し、実行結果を表示し、プログラムの解析や評価を行な
うことができる。また、ロードモジュールをエミュレー
タ５４４に入力して、実際の応用システム上などで動作
する、いわゆるインサーキットエミュレーションを行な
い、マイクロコンピュータ全体としての、実動作の解析
や評価を行なうことができる。更には、ロードモジュー
ルをＰＲＯＭライタ５４５に入力して、マイクロコンピ
ュータ１のＲＯＭ５０４が、フラッシュメモリのような
電気的に書込み可能なメモリである場合に、かかるメモ
リに書込みを行なうことができる。このほかに、ライブ
ラリアンとして、汎用的なサブルーチンなどを提供する
こともできる。
ガ５４３に入力して、パーソナルコンピュータなどのシ
ステム開発装置上で、ＣＰＵの動作をシミュレーション
し、実行結果を表示し、プログラムの解析や評価を行な
うことができる。また、ロードモジュールをエミュレー
タ５４４に入力して、実際の応用システム上などで動作
する、いわゆるインサーキットエミュレーションを行な
い、マイクロコンピュータ全体としての、実動作の解析
や評価を行なうことができる。更には、ロードモジュー
ルをＰＲＯＭライタ５４５に入力して、マイクロコンピ
ュータ１のＲＯＭ５０４が、フラッシュメモリのような
電気的に書込み可能なメモリである場合に、かかるメモ
リに書込みを行なうことができる。このほかに、ライブ
ラリアンとして、汎用的なサブルーチンなどを提供する
こともできる。
【０８６０】図４３は前記ＣＰＵ５０２のシステム開発
装置におけるＣＰＵ選択方法を例示する図面でもある。
図４３に基づいて説明した内容はＣＰＵ５０２のシステ
ム開発装置のもそのまま当てはまる。ＣＰＵの選択方法
としては、ウィンドウのドロップダウンメニューで選択
可能にしてもよいし、ワークステーションなどであれ
ば、Ｃシェルコマンドとして入力することもできる。更
に、アセンブラやＣコンパイラなどの、ソースプログラ
ムの制御命令として、ＣＰＵの種類及び動作モードを入
力することができる。
装置におけるＣＰＵ選択方法を例示する図面でもある。
図４３に基づいて説明した内容はＣＰＵ５０２のシステ
ム開発装置のもそのまま当てはまる。ＣＰＵの選択方法
としては、ウィンドウのドロップダウンメニューで選択
可能にしてもよいし、ワークステーションなどであれ
ば、Ｃシェルコマンドとして入力することもできる。更
に、アセンブラやＣコンパイラなどの、ソースプログラ
ムの制御命令として、ＣＰＵの種類及び動作モードを入
力することができる。
【０８６１】アセンブラは、選択されたＣＰＵの種類及
び動作モードに従って、入力されたアセンブリ言語ソー
スプログラム上の記述を解釈し、オブジェクトモジュー
ルを生成したり、エラーがあればそれを表示したりす
る。既存の下位ＣＰＵを選択し、前記上位ＣＰＵ５０２
に存在して、既存ＣＰＵに存在しない命令（前記拡張命
令）を記述するとエラーになる。命令コード自体はＣＰ
Ｕ５０２が包含しているから、このためのアセンブラ５
４１を開発し、既存の下位ＣＰＵについては、上位ＣＰ
Ｕ５０２に存在して、既存の下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に共通
化できる。既存の下位ＣＰＵについては、アセンブラが
存在しているはずであるから、これを容易に改造して、
前記上位ＣＰＵ２に適用できることは言うまでもない。
び動作モードに従って、入力されたアセンブリ言語ソー
スプログラム上の記述を解釈し、オブジェクトモジュー
ルを生成したり、エラーがあればそれを表示したりす
る。既存の下位ＣＰＵを選択し、前記上位ＣＰＵ５０２
に存在して、既存ＣＰＵに存在しない命令（前記拡張命
令）を記述するとエラーになる。命令コード自体はＣＰ
Ｕ５０２が包含しているから、このためのアセンブラ５
４１を開発し、既存の下位ＣＰＵについては、上位ＣＰ
Ｕ５０２に存在して、既存の下位ＣＰＵに存在しない命
令を検出するような追加を行なうなどして、容易に共通
化できる。既存の下位ＣＰＵについては、アセンブラが
存在しているはずであるから、これを容易に改造して、
前記上位ＣＰＵ２に適用できることは言うまでもない。
【０８６２】Ｃコンパイラは、選択されたＣＰＵの種類
及び動作モードに従って、使用可能な、オペレーショ
ン、データサイズ、アドレッシングモードの組合せで示
される命令や、汎用レジスタ、アドレス空間を判別し
て、Ｃ言語によるプログラムを、ＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。
及び動作モードに従って、使用可能な、オペレーショ
ン、データサイズ、アドレッシングモードの組合せで示
される命令や、汎用レジスタ、アドレス空間を判別し
て、Ｃ言語によるプログラムを、ＣＰＵの命令に変換
し、アセンブリ言語プログラムやオブジェクトモジュー
ルとして出力する。
【０８６３】Ｃコンパイラ自体には、Ｃ言語によるプロ
グラムを、ＣＰＵの命令に変換する機能の他、Ｃ＋＋言
語によるプログラムのコンパイルや、モジュール間最適
化などといった、ＣＰＵの命令セットとは直接関係のな
い機能の向上が図られているが、ＣＰＵ毎の個別のコン
パイラでは、これらの機能向上を全ての個別のコンパイ
ラに適用しなければならない。本発明のように、共通の
Ｃコンパイラ５４０としておけば、前記、ＣＰＵの命令
セットとは直接関係のない機能向上を図ることが容易に
なり、また、開発効率などを向上することができる。
グラムを、ＣＰＵの命令に変換する機能の他、Ｃ＋＋言
語によるプログラムのコンパイルや、モジュール間最適
化などといった、ＣＰＵの命令セットとは直接関係のな
い機能の向上が図られているが、ＣＰＵ毎の個別のコン
パイラでは、これらの機能向上を全ての個別のコンパイ
ラに適用しなければならない。本発明のように、共通の
Ｃコンパイラ５４０としておけば、前記、ＣＰＵの命令
セットとは直接関係のない機能向上を図ることが容易に
なり、また、開発効率などを向上することができる。
【０８６４】シミュレータデバッガは、入力されたロー
ドモジュールのプログラムを解釈して、ＣＰＵの動作を
シミュレーションし、その中で、エラーがあればそれを
表示したりする。例えば、既存の下位ＣＰＵを選択し、
本発明のＣＰＵ５０２に存在して、既存ＣＰＵに存在し
ない命令を実行しようとするとエラーになる。命令コー
ド及び命令実行機能自体は本発明のＣＰＵ５０２が包含
しているから、このためのシミュレータデバッガ５４３
を開発し、既存の下位ＣＰＵについては、本発明のＣＰ
Ｕ５０２に存在して、既存のＣＰＵに存在しない命令を
検出するような追加を行なうなどして、容易に共通化で
きる。既存のＣＰＵについて、シミュレータデバッガが
存在していれば、これを容易に改造して、本発明のＣＰ
Ｕ５０２に適用できることは言うまでもない。
ドモジュールのプログラムを解釈して、ＣＰＵの動作を
シミュレーションし、その中で、エラーがあればそれを
表示したりする。例えば、既存の下位ＣＰＵを選択し、
本発明のＣＰＵ５０２に存在して、既存ＣＰＵに存在し
ない命令を実行しようとするとエラーになる。命令コー
ド及び命令実行機能自体は本発明のＣＰＵ５０２が包含
しているから、このためのシミュレータデバッガ５４３
を開発し、既存の下位ＣＰＵについては、本発明のＣＰ
Ｕ５０２に存在して、既存のＣＰＵに存在しない命令を
検出するような追加を行なうなどして、容易に共通化で
きる。既存のＣＰＵについて、シミュレータデバッガが
存在していれば、これを容易に改造して、本発明のＣＰ
Ｕ５０２に適用できることは言うまでもない。
【０８６５】図４５は本発明に係るＣＰＵ５０２を有す
るマイクロコンピュータのためのエミュレータを示す図
面でもある。図４５において、エミュレーション用プロ
セッサ４１０は、マイクロコンピュータ部分にエミュレ
ーション用インタフェースを加えて構成される。前記マ
イクロコンピュータ部分は、例えば図７９のマイクロコ
ンピュータ５０１の構成に相当される。例えば、システ
ム開発装置４２７から入力されたプログラム（ロードモ
ジュール）をエミュレーションメモリ４２１のユーザプ
ログラム格納領域に転送し、内蔵ＲＯＭ５０４上に配置
されるべきかかるプログラムをＣＰＵ５０２がリードす
ると、エミュレーションメモリ４２１上のプログラムが
リードされ、実行される。また、ブレーク条件や、リア
ルタイムトレース条件などもシステム開発装置４２７か
ら与えることができる。
るマイクロコンピュータのためのエミュレータを示す図
面でもある。図４５において、エミュレーション用プロ
セッサ４１０は、マイクロコンピュータ部分にエミュレ
ーション用インタフェースを加えて構成される。前記マ
イクロコンピュータ部分は、例えば図７９のマイクロコ
ンピュータ５０１の構成に相当される。例えば、システ
ム開発装置４２７から入力されたプログラム（ロードモ
ジュール）をエミュレーションメモリ４２１のユーザプ
ログラム格納領域に転送し、内蔵ＲＯＭ５０４上に配置
されるべきかかるプログラムをＣＰＵ５０２がリードす
ると、エミュレーションメモリ４２１上のプログラムが
リードされ、実行される。また、ブレーク条件や、リア
ルタイムトレース条件などもシステム開発装置４２７か
ら与えることができる。
【０８６６】コントロールプロセッサ４２５は、応用シ
ステム４１２で本来使用するＣＰＵの種類の選択を行う
ためのプログラムを、エミュレーションメモリ４２１の
エミュレーションプログラム格納領域に格納する。ＣＰ
Ｕ５０２は、かかるプログラムを、所定の条件でブレー
クした状態で、実行し、エミュレーション用の制御レジ
スタの設定を行なうことで、エミュレーション上の必要
な設定を行なう。この場合は、エミュレーション用プロ
グラムの実行モード、いわゆるブレークモードでのみラ
イト可能にすると都合がよい。開発途上にあるユーザの
ソフトウェアの誤動作によって、誤った設定を行なって
しまうことを抑止できる。また、制御レジスタを用いる
ことによって、応用システム４１２で本来使用するＣＰ
Ｕの種類の選択対象が増えたりしても、制御レジスタの
構成のみを変更すればよく、エミュレーション用インタ
フェースを変更する必要がなく、エミュレータのハード
ウェアを変更しなくてよい。
ステム４１２で本来使用するＣＰＵの種類の選択を行う
ためのプログラムを、エミュレーションメモリ４２１の
エミュレーションプログラム格納領域に格納する。ＣＰ
Ｕ５０２は、かかるプログラムを、所定の条件でブレー
クした状態で、実行し、エミュレーション用の制御レジ
スタの設定を行なうことで、エミュレーション上の必要
な設定を行なう。この場合は、エミュレーション用プロ
グラムの実行モード、いわゆるブレークモードでのみラ
イト可能にすると都合がよい。開発途上にあるユーザの
ソフトウェアの誤動作によって、誤った設定を行なって
しまうことを抑止できる。また、制御レジスタを用いる
ことによって、応用システム４１２で本来使用するＣＰ
Ｕの種類の選択対象が増えたりしても、制御レジスタの
構成のみを変更すればよく、エミュレーション用インタ
フェースを変更する必要がなく、エミュレータのハード
ウェアを変更しなくてよい。
【０８６７】図９９には前記マイクロコンピュータ５０
１に対応されるエミュレーション用プロセッサのブロッ
ク図が示される。エミュレーション用プロセッサ５０
は、図７９のマイクロコンピュータ５０１の部分（マイ
クロコンピュータコア５７１）と、エミュレーションイ
ンタフェース５７２から構成される。なお、図７９のタ
イマや入出力ポートなどは、Ｉ／Ｏとして代表させ、ま
た、内部バスの詳細とバスコントローラを図示してい
る。なお、図７９のタイマ５０６、パルス出力回路５０
７、及び入出力ポートＩＯＰ１〜ＩＯＰ５，ＩＯＰＡ〜
ＩＯＰＦなどは、Ｉ／Ｏ５７３、ユーザバッファ（ユー
ザＢＵＦ）５７４として代表させている。ユーザインタ
フェース５７６は前記Ｉ／Ｏ５７３、ユーザバッファ５
７４、及び図示を省略する入出力バッファなどを含む、
ユーザシステム（エミュレーション対象システムである
ターゲットシステム）に接続されるインタフェース回路
を総称する。
１に対応されるエミュレーション用プロセッサのブロッ
ク図が示される。エミュレーション用プロセッサ５０
は、図７９のマイクロコンピュータ５０１の部分（マイ
クロコンピュータコア５７１）と、エミュレーションイ
ンタフェース５７２から構成される。なお、図７９のタ
イマや入出力ポートなどは、Ｉ／Ｏとして代表させ、ま
た、内部バスの詳細とバスコントローラを図示してい
る。なお、図７９のタイマ５０６、パルス出力回路５０
７、及び入出力ポートＩＯＰ１〜ＩＯＰ５，ＩＯＰＡ〜
ＩＯＰＦなどは、Ｉ／Ｏ５７３、ユーザバッファ（ユー
ザＢＵＦ）５７４として代表させている。ユーザインタ
フェース５７６は前記Ｉ／Ｏ５７３、ユーザバッファ５
７４、及び図示を省略する入出力バッファなどを含む、
ユーザシステム（エミュレーション対象システムである
ターゲットシステム）に接続されるインタフェース回路
を総称する。
【０８６８】マイクロコンピュータコア５７１は、図７
９のマイクロコンピュータ５０１に対して未定義命令検
出回路５７８が追加されている。エミュレーションイン
タフェース５７２は、制御レジスタ５７９を含む。制御
レジスタ５７９は、ブレークモードでのみライト可能と
される。エミュレーションインタフェース５７２から入
出力される信号は、アドレスバス、データバス、リード
信号、ライト信号、データサイズ信号、命令フェッチ信
号などバスの状態を表示するバスステータス信号、命令
の実行開始を示す信号、割込み処理の実行開始を示す信
号などのＣＰＵ５０２の実行状態を示すＣＰＵステータ
ス信号、などを含み、エミュレータによる、マイクロコ
ンピュータの動作解析に使用される。
９のマイクロコンピュータ５０１に対して未定義命令検
出回路５７８が追加されている。エミュレーションイン
タフェース５７２は、制御レジスタ５７９を含む。制御
レジスタ５７９は、ブレークモードでのみライト可能と
される。エミュレーションインタフェース５７２から入
出力される信号は、アドレスバス、データバス、リード
信号、ライト信号、データサイズ信号、命令フェッチ信
号などバスの状態を表示するバスステータス信号、命令
の実行開始を示す信号、割込み処理の実行開始を示す信
号などのＣＰＵ５０２の実行状態を示すＣＰＵステータ
ス信号、などを含み、エミュレータによる、マイクロコ
ンピュータの動作解析に使用される。
【０８６９】未定義命令検出回路５７８は、ＣＰＵ５０
２に入力される命令コードを解析し、選択されているＣ
ＰＵの機能に存在しない命令が実行を開始したことを検
出すると、ＣＰＵ５０２にブレーク割込みを要求する。
ＣＰＵ５０２に何れの機能が選択されるかは、制御レジ
スタ５７９から指示される。例えば、既存の下位ＣＰＵ
の機能が選択されている場合には、レジスタグループフ
ィールドを持つ前置命令コードを実行すると、未定義命
令として検出される。具体的には、命令コードを前記Ｌ
ＩＲ信号でラッチして、解析し、未定義と解読された場
合、前記ＬＩＤ信号が発生した時点で、ブレーク割込み
を要求するようにすればよく、容易である。
２に入力される命令コードを解析し、選択されているＣ
ＰＵの機能に存在しない命令が実行を開始したことを検
出すると、ＣＰＵ５０２にブレーク割込みを要求する。
ＣＰＵ５０２に何れの機能が選択されるかは、制御レジ
スタ５７９から指示される。例えば、既存の下位ＣＰＵ
の機能が選択されている場合には、レジスタグループフ
ィールドを持つ前置命令コードを実行すると、未定義命
令として検出される。具体的には、命令コードを前記Ｌ
ＩＲ信号でラッチして、解析し、未定義と解読された場
合、前記ＬＩＤ信号が発生した時点で、ブレーク割込み
を要求するようにすればよく、容易である。
【０８７０】エミュレーション用プロセッサ５５０は、
前述の通り、上位ＣＰＵ５０２を内蔵し、これを用い
て、その他の下位ＣＰＵの代行をさせることができる。
どれを選択するかはレジスタ５７９で指定すればよい。
前述の通り、上位ＣＰＵ５０２を内蔵し、これを用い
て、その他の下位ＣＰＵの代行をさせることができる。
どれを選択するかはレジスタ５７９で指定すればよい。
【０８７１】いずれにせよ、エミュレーション用インタ
フェースを共通化しておけば、ＣＰＵ乃至そのほかの機
能ブロックが変更になった場合にも、エミュレータ側の
ハードウェアの変更をする必要がなく、エミュレーショ
ン用プロセッサ５５０のみを変更して、命令の動作を解
析して表示する際の逆アセンブラに、いずれのＣＰＵを
対象にするかを指示すればよい。逆アセンブラに対する
指示は、使用者がシステム開発装置から指定することも
できるし、アセンブラからの入力情報によって、自動的
に選択されるようなものであってもよい。これによって
エミュレータの開発効率を向上し、エミュレータの開発
環境を早く提供することができる。
フェースを共通化しておけば、ＣＰＵ乃至そのほかの機
能ブロックが変更になった場合にも、エミュレータ側の
ハードウェアの変更をする必要がなく、エミュレーショ
ン用プロセッサ５５０のみを変更して、命令の動作を解
析して表示する際の逆アセンブラに、いずれのＣＰＵを
対象にするかを指示すればよい。逆アセンブラに対する
指示は、使用者がシステム開発装置から指定することも
できるし、アセンブラからの入力情報によって、自動的
に選択されるようなものであってもよい。これによって
エミュレータの開発効率を向上し、エミュレータの開発
環境を早く提供することができる。
【０８７２】図１００には本発明の適用されたマイクロ
コンピュータ５０１をプリンタ制御に用いたマイクロコ
ンピュータシステムが例示される。
コンピュータ５０１をプリンタ制御に用いたマイクロコ
ンピュータシステムが例示される。
【０８７３】プリンタ制御システムは、マイクロコンピ
ュータ５０１と、セントロニクスインタフェース（また
はＩＥＥＥ１２８４）やユニバーサルシリアルバス又は
オプションなどの送受信回路（受信回路または送受信回
路）５８０と、バッファＲＡＭ（ＤＲＡＭ）５８１と、
キャラクタジェネレートＲＯＭ（ＣＧＲＯＭ）５８２
と、プログラムＲＯＭ５８３と、印字制御回路５８４と
を含み、これらがマイクロコンピュータの外部バス５８
５を介して接続される。
ュータ５０１と、セントロニクスインタフェース（また
はＩＥＥＥ１２８４）やユニバーサルシリアルバス又は
オプションなどの送受信回路（受信回路または送受信回
路）５８０と、バッファＲＡＭ（ＤＲＡＭ）５８１と、
キャラクタジェネレートＲＯＭ（ＣＧＲＯＭ）５８２
と、プログラムＲＯＭ５８３と、印字制御回路５８４と
を含み、これらがマイクロコンピュータの外部バス５８
５を介して接続される。
【０８７４】外部バス５８５に接続されるアドレス空間
は所定の大きさのエリアに分割されており、それぞれに
バス仕様（バス幅、アクセスステート数、アドレスマル
チプレクス、バースト動作など）を設定可能になってい
る。エリア毎のそのようなバス制御は、マイクロコンピ
ュータ５０１に含まれる前記バスコントローラ５１０の
外部バスコントローラが行なう。
は所定の大きさのエリアに分割されており、それぞれに
バス仕様（バス幅、アクセスステート数、アドレスマル
チプレクス、バースト動作など）を設定可能になってい
る。エリア毎のそのようなバス制御は、マイクロコンピ
ュータ５０１に含まれる前記バスコントローラ５１０の
外部バスコントローラが行なう。
【０８７５】プログラムＲＯＭ５８３はエリア０に、バ
ッファＲＡＭ５８１はエリア２に、ＣＧＲＯＭ５８２は
エリア６に、送受信回路５８０及び印字制御回路５８４
はエリア７に接続される。バッファＲＡＭ５８１はリー
ド／ライト可能なメモリであり、ダイナミック型メモリ
故にリフレッシュ動作が必要であるが、安価であること
が知られている。バッファＲＡＭ５８１についてはアド
レス配置が記載されている。バッファＲＡＭ５８１は２
ＭＢ（１６Ｍビット）の記憶容量を有し、１Ｍバイトを
ＣＰＵ５０２の作業領域に、残りを５１２ｋＢずつのリ
ングバッファとされる。
ッファＲＡＭ５８１はエリア２に、ＣＧＲＯＭ５８２は
エリア６に、送受信回路５８０及び印字制御回路５８４
はエリア７に接続される。バッファＲＡＭ５８１はリー
ド／ライト可能なメモリであり、ダイナミック型メモリ
故にリフレッシュ動作が必要であるが、安価であること
が知られている。バッファＲＡＭ５８１についてはアド
レス配置が記載されている。バッファＲＡＭ５８１は２
ＭＢ（１６Ｍビット）の記憶容量を有し、１Ｍバイトを
ＣＰＵ５０２の作業領域に、残りを５１２ｋＢずつのリ
ングバッファとされる。
【０８７６】また、本システムは、更に、ラインフィー
ドモータ５９０、キャリッジリターンモータ５９１を含
み、これらのモータ５９０、５９１は、それぞれタイマ
５０６の出力、パルス出力装置５０７の出力がバッファ
回路９２を介して与えられることによって制御される。
ラインフィードモータ５９０、キャリッジリターンモー
タ５９１は、特に制限はされないものの、ステッピング
モータである。
ドモータ５９０、キャリッジリターンモータ５９１を含
み、これらのモータ５９０、５９１は、それぞれタイマ
５０６の出力、パルス出力装置５０７の出力がバッファ
回路９２を介して与えられることによって制御される。
ラインフィードモータ５９０、キャリッジリターンモー
タ５９１は、特に制限はされないものの、ステッピング
モータである。
【０８７７】マイクロコンピュータ５０１に内蔵されて
いるＤＭＡＣ５１１は、印字データの出力、ラインフィ
ードモータ５９０、キャリッジリターンモータ５９１を
駆動するパルス出力を行う。また、ＤＭＡＣ５１１はＳ
ＣＩ５０８の送信データ、受信データの転送制御を行な
う。
いるＤＭＡＣ５１１は、印字データの出力、ラインフィ
ードモータ５９０、キャリッジリターンモータ５９１を
駆動するパルス出力を行う。また、ＤＭＡＣ５１１はＳ
ＣＩ５０８の送信データ、受信データの転送制御を行な
う。
【０８７８】図示はされないものの、ＳＣＩ５０８はホ
ストなどとの通信に使用し、Ａ／Ｄ変換器５０９は紙枚
数などのセンサ情報を入力する。
ストなどとの通信に使用し、Ａ／Ｄ変換器５０９は紙枚
数などのセンサ情報を入力する。
【０８７９】ＥＸＤＭＡＣ５１２はセントロニクスイン
タフェースやユニバーサルシリアルバスなどの複数の送
受信回路５８０によるデータの受信を、ＣＰＵ５０２の
動作と並行して行う。ＥＸＤＲＥＱ入力に転送要求信号
を入力し、転送時には、ＥＸＤＡＣＫ出力によって、シ
ングルアドレス転送を行うことができる。例えば、セン
トロニクスインタフェースのインプットストローブ信号
をＥＸＤＲＥＱ０に入力し、チャネル０でデュアルアド
レス転送を行い、オプションインタフェースの受信信号
をＥＸＤＲＥＱ１に入力し、ＥＸＤＡＣＫ１出力を、オ
プションインタフェースに与えて、チャネル１でシング
ルアドレス転送を行う。
タフェースやユニバーサルシリアルバスなどの複数の送
受信回路５８０によるデータの受信を、ＣＰＵ５０２の
動作と並行して行う。ＥＸＤＲＥＱ入力に転送要求信号
を入力し、転送時には、ＥＸＤＡＣＫ出力によって、シ
ングルアドレス転送を行うことができる。例えば、セン
トロニクスインタフェースのインプットストローブ信号
をＥＸＤＲＥＱ０に入力し、チャネル０でデュアルアド
レス転送を行い、オプションインタフェースの受信信号
をＥＸＤＲＥＱ１に入力し、ＥＸＤＡＣＫ１出力を、オ
プションインタフェースに与えて、チャネル１でシング
ルアドレス転送を行う。
【０８８０】ＥＸＤＡＭＣ５１２は、デスティネーショ
ンまたはソースの一方を、アドレス空間上のメモリや内
部Ｉ／Ｏレジスタではなく、ＥＸＤＭＡＣ５１２のデー
タレジスタとすることができる。この選択は、ＥＸＤＭ
ＡＣ５１２の制御レジスタの所定の制御ビットで行なう
ようにする。
ンまたはソースの一方を、アドレス空間上のメモリや内
部Ｉ／Ｏレジスタではなく、ＥＸＤＭＡＣ５１２のデー
タレジスタとすることができる。この選択は、ＥＸＤＭ
ＡＣ５１２の制御レジスタの所定の制御ビットで行なう
ようにする。
【０８８１】実質的なデータ転送に先立って、パケット
コマンドなどの転送情報を、ＥＸＤＭＡＣ５１２のデー
タレジスタに転送する。ＣＰＵ５０２は、この情報を解
析し、例えば、前回のデータ転送と連続して受信すれば
よい場合には、デスティネーションをメモリとするよう
に設定して、転送カウントレジスタを設定して、起動を
かければよい。
コマンドなどの転送情報を、ＥＸＤＭＡＣ５１２のデー
タレジスタに転送する。ＣＰＵ５０２は、この情報を解
析し、例えば、前回のデータ転送と連続して受信すれば
よい場合には、デスティネーションをメモリとするよう
に設定して、転送カウントレジスタを設定して、起動を
かければよい。
【０８８２】かかる情報の解析に当たっては、例えば、
転送情報が１６バイトである場合、「ＭＯＶＭ．Ｌ
＠ＥＸＤ０ＤＲ０，ＥＲ０−３」を実行して、汎用レ
ジスタに転送情報を格納して、解析を行なうことができ
る。なお、ＥＸＤ０ＤＲ０は、ＥＸＤＭＡＣ５１２のチ
ャネル０のデータレジスタの先頭アドレスを示すラベル
である。前記ＭＯＶＭ命令では、絶対アドレスのアドレ
ッシングモードを用いて、固有のアドレスを容易にアク
セスできる。また、ＥＸＤＭＡＣ５１２のデータレジス
タを使用せず、バッファＲＡＭ５８１上に転送情報が格
納されている場合には、「ＭＯＶ．Ｌ ＠ＥＸＤＡＲ
０，ＥＲ４、ＭＯＶＭ．Ｌ ＠−ＥＲ４，ＥＲ０−３」
とすればよい。ＥＸＤＡＲ０は、チャネル０のデスティ
ネーションアドレスレジスタのラベルである。デスティ
ネーションアドレスレジスタは次のデータ転送のデステ
ィネーションとなるアドレスを示している。この内容を
汎用レジスタＥＲ４に格納し、プリデクリメントレジス
タ間接のアドレッシングモードを用いている。間接的に
アドレスを扱うことにより、メモリ上の固定されていな
いアドレスも容易にアクセスできる。
転送情報が１６バイトである場合、「ＭＯＶＭ．Ｌ
＠ＥＸＤ０ＤＲ０，ＥＲ０−３」を実行して、汎用レ
ジスタに転送情報を格納して、解析を行なうことができ
る。なお、ＥＸＤ０ＤＲ０は、ＥＸＤＭＡＣ５１２のチ
ャネル０のデータレジスタの先頭アドレスを示すラベル
である。前記ＭＯＶＭ命令では、絶対アドレスのアドレ
ッシングモードを用いて、固有のアドレスを容易にアク
セスできる。また、ＥＸＤＭＡＣ５１２のデータレジス
タを使用せず、バッファＲＡＭ５８１上に転送情報が格
納されている場合には、「ＭＯＶ．Ｌ ＠ＥＸＤＡＲ
０，ＥＲ４、ＭＯＶＭ．Ｌ ＠−ＥＲ４，ＥＲ０−３」
とすればよい。ＥＸＤＡＲ０は、チャネル０のデスティ
ネーションアドレスレジスタのラベルである。デスティ
ネーションアドレスレジスタは次のデータ転送のデステ
ィネーションとなるアドレスを示している。この内容を
汎用レジスタＥＲ４に格納し、プリデクリメントレジス
タ間接のアドレッシングモードを用いている。間接的に
アドレスを扱うことにより、メモリ上の固定されていな
いアドレスも容易にアクセスできる。
【０８８３】また、バッファＲＡＭ５８１のリードを連
続して行なうから、バッファＲＡＭ５８１の高速ページ
モードなどを有効に利用して、高速化を図ることができ
る。
続して行なうから、バッファＲＡＭ５８１の高速ページ
モードなどを有効に利用して、高速化を図ることができ
る。
【０８８４】転送情報の汎用レジスタへの格納を高速に
行い、汎用レジスタ上で解析を行なうことによって、転
送情報の受信から、転送情報に基づく処理の開始までの
時間を短縮できる。ひいてはシステムの高速化に寄与で
きる。
行い、汎用レジスタ上で解析を行なうことによって、転
送情報の受信から、転送情報に基づく処理の開始までの
時間を短縮できる。ひいてはシステムの高速化に寄与で
きる。
【０８８５】上記システムにおいては、ホスト側からプ
リンタのステータスをリードするような場合は、チャネ
ル２のＥＸＤ２ＤＲにＣＰＵ５０２がステータスを随時
書込んでおくようにし、ＥＸＤＲＥＱ２入力に従って、
送受信回路５８０へ出力し、送受信回路５８０からホス
トへ転送するようにすることができる。この場合も、設
定すべきデータが多ければ、ＭＯＶＭ命令を用いて、Ｅ
ＸＤ２ＤＲの設定を行なうことができる。
リンタのステータスをリードするような場合は、チャネ
ル２のＥＸＤ２ＤＲにＣＰＵ５０２がステータスを随時
書込んでおくようにし、ＥＸＤＲＥＱ２入力に従って、
送受信回路５８０へ出力し、送受信回路５８０からホス
トへ転送するようにすることができる。この場合も、設
定すべきデータが多ければ、ＭＯＶＭ命令を用いて、Ｅ
ＸＤ２ＤＲの設定を行なうことができる。
【０８８６】例えば、ＣＰＵ５０２は、転送情報待ちを
示すステータスをＥＸＤ２ＤＲ０〜７に設定しておく。
ホストから、パケットコマンドの転送情報を受信する
と、ビジーステータスをＥＸＤ２ＤＲ０〜７に設定し、
転送情報の解析が終了し、ＥＸＤＭＡＣ５１２の設定が
完了すると、データ受信待ちを示すステータスをＥＸＤ
２ＤＲ０〜７に設定するようにする。ホストは、随時、
ステータスを確認しつつ、転送情報やデータを送信する
ようにすればよい。
示すステータスをＥＸＤ２ＤＲ０〜７に設定しておく。
ホストから、パケットコマンドの転送情報を受信する
と、ビジーステータスをＥＸＤ２ＤＲ０〜７に設定し、
転送情報の解析が終了し、ＥＸＤＭＡＣ５１２の設定が
完了すると、データ受信待ちを示すステータスをＥＸＤ
２ＤＲ０〜７に設定するようにする。ホストは、随時、
ステータスを確認しつつ、転送情報やデータを送信する
ようにすればよい。
【０８８７】バッファＲＡＭ５８１上の印刷データを操
作することもできる。各種のアドレッシングモードの複
数レジスタ転送命令（ＭＯＶＭ）を用いて、高速化する
ことができる。複数レジスタ転送命令で、バス権移譲を
禁止することによって、そのほかのバスマスタであるＤ
ＭＡＣ５１１やＥＸＤＭＡＣ５１２のデータ転送との競
合による不所望のデータ変化を抑止できる。
作することもできる。各種のアドレッシングモードの複
数レジスタ転送命令（ＭＯＶＭ）を用いて、高速化する
ことができる。複数レジスタ転送命令で、バス権移譲を
禁止することによって、そのほかのバスマスタであるＤ
ＭＡＣ５１１やＥＸＤＭＡＣ５１２のデータ転送との競
合による不所望のデータ変化を抑止できる。
【０８８８】なお、半導体集積回路の集積度の向上によ
って、オプション以外の受信回路の一部や、印字制御回
路５８４などを１個の半導体集積回路に集積することが
できる。更に、バッファＲＡＭ５８１などの汎用的なメ
モリも１個の半導体集積回路に集積することができる。
プログラムＲＯＭ５８３やＣＧＲＯＭ５８２などのよう
に個別のプリンタの機種など、マイクロコンピュータシ
ステム毎に変更になるものは、個別の半導体集積回路に
する方が都合よい。
って、オプション以外の受信回路の一部や、印字制御回
路５８４などを１個の半導体集積回路に集積することが
できる。更に、バッファＲＡＭ５８１などの汎用的なメ
モリも１個の半導体集積回路に集積することができる。
プログラムＲＯＭ５８３やＣＧＲＯＭ５８２などのよう
に個別のプリンタの機種など、マイクロコンピュータシ
ステム毎に変更になるものは、個別の半導体集積回路に
する方が都合よい。
【０８８９】以上説明した図７９のマイクロコンピュー
タ及びデータ処理システムによれば以下の作用効果を得
ることができる。
タ及びデータ処理システムによれば以下の作用効果を得
ることができる。
【０８９０】〔１〕単一の命令で、複数の汎用レジスタ
とメモリ間、又は複数の汎用レジスタ相互間で転送を行
なうことによって、相対的に、命令コードのリード回数
を低減して、高速化することができる。また、データの
リード／ライトを連続して行なうことによって、外部メ
モリに対するバースト動作などを有効に利用できる。複
数のバスマスタが、データを処理する場合に、データア
クセス時にバス権を移譲することを禁止して、不所望の
データの競合を回避することができる。
とメモリ間、又は複数の汎用レジスタ相互間で転送を行
なうことによって、相対的に、命令コードのリード回数
を低減して、高速化することができる。また、データの
リード／ライトを連続して行なうことによって、外部メ
モリに対するバースト動作などを有効に利用できる。複
数のバスマスタが、データを処理する場合に、データア
クセス時にバス権を移譲することを禁止して、不所望の
データの競合を回避することができる。
【０８９１】上記転送命令の実効アドレスの計算は、１
回のみ行なうようにし、アドレスバッファＡＢにインク
リメント（またはデクリメント）機能とインクリメント
（またはデクリメント）結果を保持する機能を備えるこ
とによって、命令動作を単純にし、転送命令の為の多く
の制御を既存の転送命令と共通化を図ることができ、命
令デコーダＤＥＣの論理的な規模の増加を最小限にする
ことができる。実効アドレスの計算の回数を低減して、
高速化を図ることができる。また、種々のアドレッシン
グモードを共通に利用することができ、論理的規模の増
加を最小限にすることができる。
回のみ行なうようにし、アドレスバッファＡＢにインク
リメント（またはデクリメント）機能とインクリメント
（またはデクリメント）結果を保持する機能を備えるこ
とによって、命令動作を単純にし、転送命令の為の多く
の制御を既存の転送命令と共通化を図ることができ、命
令デコーダＤＥＣの論理的な規模の増加を最小限にする
ことができる。実効アドレスの計算の回数を低減して、
高速化を図ることができる。また、種々のアドレッシン
グモードを共通に利用することができ、論理的規模の増
加を最小限にすることができる。
【０８９２】複数レジスタ転送命令においてレジスタの
本数の異なる命令を複数命令サポートすることによっ
て、また、ワードサイズとロングワードサイズなど、デ
ータサイズの異なる命令を複数命令サポートすることに
よって、プログラムの作成を容易にし、マイクロコンピ
ュータの使い勝手を向上することができる。
本数の異なる命令を複数命令サポートすることによっ
て、また、ワードサイズとロングワードサイズなど、デ
ータサイズの異なる命令を複数命令サポートすることに
よって、プログラムの作成を容易にし、マイクロコンピ
ュータの使い勝手を向上することができる。
【０８９３】汎用レジスタのみをＣＰＵが直接処理可能
なアーキテクチャにあっては、汎用レジスタとメモリと
の転送を高速化して、処理速度を大きく向上することで
きる。
なアーキテクチャにあっては、汎用レジスタとメモリと
の転送を高速化して、処理速度を大きく向上することで
きる。
【０８９４】複数の汎用レジスタの組み合わせを固定的
にした、複数の汎用レジスタと、アドレス空間上のアド
レス（メモリ）との間の転送命令を備えることによっ
て、汎用レジスタのビット長より大きいデータであって
も、容易に扱うことができ、マイクロコンピュータの使
い勝手を向上するとともに、データのリード／ライトに
対して、命令のリードの頻度を低減して、データ処理の
高速化を図ることができる。
にした、複数の汎用レジスタと、アドレス空間上のアド
レス（メモリ）との間の転送命令を備えることによっ
て、汎用レジスタのビット長より大きいデータであって
も、容易に扱うことができ、マイクロコンピュータの使
い勝手を向上するとともに、データのリード／ライトに
対して、命令のリードの頻度を低減して、データ処理の
高速化を図ることができる。
【０８９５】複数レジスタの転送を指示する命令コード
と、既存の単一の汎用レジスタの転送命令の命令コード
を組合せて、複数の汎用レジスタの転送命令を実現する
ことにより、既存のＣＰＵであっても、命令の追加を容
易にすることができる。
と、既存の単一の汎用レジスタの転送命令の命令コード
を組合せて、複数の汎用レジスタの転送命令を実現する
ことにより、既存のＣＰＵであっても、命令の追加を容
易にすることができる。
【０８９６】〔２〕汎用レジスタが分割可能で、かつ分
割した部分に機能上の相違がある場合などには、汎用レ
ジスタ全体を使用する転送命令と、分割された一部分を
使用する転送命令とを備えることにより、使用し易い汎
用レジスタとの転送ができるから、その処理を容易に
し、高速化することができる。
割した部分に機能上の相違がある場合などには、汎用レ
ジスタ全体を使用する転送命令と、分割された一部分を
使用する転送命令とを備えることにより、使用し易い汎
用レジスタとの転送ができるから、その処理を容易に
し、高速化することができる。
【０８９７】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕ、または、汎用レジスタのビット長の長いＣＰＵと、
汎用レジスタのビット長の短いＣＰＵが存在する場合に
は、後者のＣＰＵにも無駄なく利用可能な転送命令を提
供できる。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕ、または、汎用レジスタのビット長の長いＣＰＵと、
汎用レジスタのビット長の短いＣＰＵが存在する場合に
は、後者のＣＰＵにも無駄なく利用可能な転送命令を提
供できる。
【０８９８】〔３〕前置命令コードで、レジスタグルー
プを指定し、この前置命令コードを省略可能とし、更に
は前置命令コードを付加しない場合の命令コードを既存
のＣＰＵの命令コードと同一とすることにより、互換性
を損なわずに、汎用レジスタを増加させることができ
る。
プを指定し、この前置命令コードを省略可能とし、更に
は前置命令コードを付加しない場合の命令コードを既存
のＣＰＵの命令コードと同一とすることにより、互換性
を損なわずに、汎用レジスタを増加させることができ
る。
【０８９９】暗黙的に指定可能な汎用レジスタ（既存の
汎用レジスタ）をのみを使用していれば、省略可能のワ
ードを省略できるから、命令コードを増加させることが
ない（少なくとも従来同等の汎用レジスタを使用する場
合は、従来同等の命令コードでよい）。命令コードを増
加させないことよって、処理速度を低下させることがな
い。
汎用レジスタ）をのみを使用していれば、省略可能のワ
ードを省略できるから、命令コードを増加させることが
ない（少なくとも従来同等の汎用レジスタを使用する場
合は、従来同等の命令コードでよい）。命令コードを増
加させないことよって、処理速度を低下させることがな
い。
【０９００】前記省略可能なワードを付加することによ
って、命令によって直接汎用レジスタの全てを選択でき
るから、プログラムの容易性を損う部分が少ない。ま
た、任意の量の汎用レジスタの一部を、所望のタスク毎
や所望の割込み処理などに確保しておく（他のタスクや
処理では使用しない）ことによって、前記タスクや割込
み処理において汎用レジスタを待避したりする必要がな
く、高速化が図られる。また、前記タスクや割込み処理
に確保する汎用レジスタ数は任意にできるから、タスク
や処理の間で、使用する汎用レジスタを相互に融通し合
うことも容易である。
って、命令によって直接汎用レジスタの全てを選択でき
るから、プログラムの容易性を損う部分が少ない。ま
た、任意の量の汎用レジスタの一部を、所望のタスク毎
や所望の割込み処理などに確保しておく（他のタスクや
処理では使用しない）ことによって、前記タスクや割込
み処理において汎用レジスタを待避したりする必要がな
く、高速化が図られる。また、前記タスクや割込み処理
に確保する汎用レジスタ数は任意にできるから、タスク
や処理の間で、使用する汎用レジスタを相互に融通し合
うことも容易である。
【０９０１】前記ワードを付加することによって、指定
できる汎用レジスタのアクセスは、ＲＡＭなどのメモリ
のアクセスより、一般に高速にできるから、汎用レジス
タ数を増加するとともに、複数の汎用レジスタの転送命
令によって、複数の汎用レジスタとメモリとの転送を高
速に実行可能にすることにより、ＣＰＵの処理速度を向
上できる。また、いわゆるロードストア型の命令セット
を持ち、メモリの内容に対して直接演算できないような
プロセッサについては、直接処理できるデータ量を増加
でき、また、メモリのアクセスを高速化することがで
き、処理速度を向上することができる。
できる汎用レジスタのアクセスは、ＲＡＭなどのメモリ
のアクセスより、一般に高速にできるから、汎用レジス
タ数を増加するとともに、複数の汎用レジスタの転送命
令によって、複数の汎用レジスタとメモリとの転送を高
速に実行可能にすることにより、ＣＰＵの処理速度を向
上できる。また、いわゆるロードストア型の命令セット
を持ち、メモリの内容に対して直接演算できないような
プロセッサについては、直接処理できるデータ量を増加
でき、また、メモリのアクセスを高速化することがで
き、処理速度を向上することができる。
【０９０２】複数レジスタ転送命令で指定できる汎用レ
ジスタを増加する場合には容易に対処できる。
ジスタを増加する場合には容易に対処できる。
【０９０３】〔４〕オブジェクトレベルで互換性を保ち
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕにおいて、アドレス空間に対応するサイズ（例えば３
２ビット、ＭＯＶＭ．Ｌ命令）の汎用レジスタに対する
上記転送命令と、アドレス空間の小さいＣＰＵのアドレ
ス空間に対応するサイズ（例えば１６ビット、ＭＯＶ
Ｍ．Ｗ命令）の汎用レジスタに対する上記転送命令とを
備えることによって、後者のサイズの上記転送命令を、
下位互換性をもつ、アドレス空間の小さいＣＰＵでも容
易に実現可能にできる。換言すれば、同一の方法で、オ
ブジェクトレベルで互換性を保ちつつ、アドレス空間の
広いＣＰＵとアドレス空間の小さいＣＰＵでも複数汎用
レジスタの転送命令を実現可能にできる。
つつ、アドレス空間の広いＣＰＵとアドレス空間の小さ
いＣＰＵが存在する場合には、アドレス空間の広いＣＰ
Ｕにおいて、アドレス空間に対応するサイズ（例えば３
２ビット、ＭＯＶＭ．Ｌ命令）の汎用レジスタに対する
上記転送命令と、アドレス空間の小さいＣＰＵのアドレ
ス空間に対応するサイズ（例えば１６ビット、ＭＯＶ
Ｍ．Ｗ命令）の汎用レジスタに対する上記転送命令とを
備えることによって、後者のサイズの上記転送命令を、
下位互換性をもつ、アドレス空間の小さいＣＰＵでも容
易に実現可能にできる。換言すれば、同一の方法で、オ
ブジェクトレベルで互換性を保ちつつ、アドレス空間の
広いＣＰＵとアドレス空間の小さいＣＰＵでも複数汎用
レジスタの転送命令を実現可能にできる。
【０９０４】ソースプログラムレベルまたはオブジェク
トプログラムレベルで、既存のＣＰＵの命令セットを包
含した上で、上記命令を追加することによって、ソフト
ウェア資産を有効に利用することができ、使用者のソフ
トウェア開発効率を向上することができる。ソースプロ
グラムレベルまたはオブジェクトプログラムレベルで互
換性を保つことによる利点と前記転送命令を追加するこ
との利点の双方を享受することができる。
トプログラムレベルで、既存のＣＰＵの命令セットを包
含した上で、上記命令を追加することによって、ソフト
ウェア資産を有効に利用することができ、使用者のソフ
トウェア開発効率を向上することができる。ソースプロ
グラムレベルまたはオブジェクトプログラムレベルで互
換性を保つことによる利点と前記転送命令を追加するこ
との利点の双方を享受することができる。
【０９０５】〔５〕既存のＣＰＵと、ソフトウェア開発
装置を共通に利用可能にし、ＣＰＵを選択する手段を設
けることによって、使用者の不所望の費用を抑止でき
る。また、Ｃコンパイラなどは共通に機能向上などを行
うことが可能であるから、ソフトウェア開発装置の開発
効率を向上することができる。開発効率を向上すること
によって、開発に必要な資源を削減し、削減した資源を
以って、機能向上に振り当てることも可能になる。
装置を共通に利用可能にし、ＣＰＵを選択する手段を設
けることによって、使用者の不所望の費用を抑止でき
る。また、Ｃコンパイラなどは共通に機能向上などを行
うことが可能であるから、ソフトウェア開発装置の開発
効率を向上することができる。開発効率を向上すること
によって、開発に必要な資源を削減し、削減した資源を
以って、機能向上に振り当てることも可能になる。
【０９０６】既存のＣＰＵと、エミュレーション用イン
タフェースを共通化し、ひいては、同じエミュレータの
ハードウェアを共有できる。エミュレーション用インタ
フェースを共通化したり、エミュレータのハードウェア
を共通化することによって、開発環境を早く整えること
ができ、また、エミュレータの開発に必要な資源を最小
限にすることができる。
タフェースを共通化し、ひいては、同じエミュレータの
ハードウェアを共有できる。エミュレーション用インタ
フェースを共通化したり、エミュレータのハードウェア
を共通化することによって、開発環境を早く整えること
ができ、また、エミュレータの開発に必要な資源を最小
限にすることができる。
【０９０７】前記検討課題Ｅの解決手段に関する発明の
実施の形態は一例であり、その要旨を逸しない範囲にお
いて種々変更可能である。
実施の形態は一例であり、その要旨を逸しない範囲にお
いて種々変更可能である。
【０９０８】例えば、ＣＰＵの命令セットやレジスタ構
成、アドレス空間は変更可能である。ＣＰＵのアーキテ
クチャもロードストアアーキテクチャに限定されない。
但し、アドレス空間上の大部分より、高速に利用できる
レジスタ手段を持っていることが望ましい。また、複数
レジスタの転送命令の詳細な仕様についても種々変更可
能である。データサイズとしては、バイトサイズを持っ
てもよい。ＣＰＵの論理的な構成、複数レジスタの転送
命令の論理的な実現方法についても種々変更可能であ
る。アドレスバッファはインクリメントではなく、デク
リメント機能を持つようにし、アドレスの大きい方から
アクセスするようにしてもよい。さらに、内部バス幅や
内部バス構成なども変更可能である。さらにまた、互換
性を維持すべきＣＰＵは、アドレス空間や汎用レジスタ
の本数が異なるほか、命令の種類とアドレッシングモー
ド及びデータのサイズで定義されるような命令セットが
異なるようなものであってもよい。
成、アドレス空間は変更可能である。ＣＰＵのアーキテ
クチャもロードストアアーキテクチャに限定されない。
但し、アドレス空間上の大部分より、高速に利用できる
レジスタ手段を持っていることが望ましい。また、複数
レジスタの転送命令の詳細な仕様についても種々変更可
能である。データサイズとしては、バイトサイズを持っ
てもよい。ＣＰＵの論理的な構成、複数レジスタの転送
命令の論理的な実現方法についても種々変更可能であ
る。アドレスバッファはインクリメントではなく、デク
リメント機能を持つようにし、アドレスの大きい方から
アクセスするようにしてもよい。さらに、内部バス幅や
内部バス構成なども変更可能である。さらにまた、互換
性を維持すべきＣＰＵは、アドレス空間や汎用レジスタ
の本数が異なるほか、命令の種類とアドレッシングモー
ド及びデータのサイズで定義されるような命令セットが
異なるようなものであってもよい。
【０９０９】マイクロコンピュータのその他の機能ブロ
ックについても何等制約されない。データ処理システム
である応用分野もプリンタに限定されない。前記ＥＸＤ
ＭＡＣなどは好適な例として示されているもので、種々
変更可能であることは言うまでもない。
ックについても何等制約されない。データ処理システム
である応用分野もプリンタに限定されない。前記ＥＸＤ
ＭＡＣなどは好適な例として示されているもので、種々
変更可能であることは言うまでもない。
【０９１０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、ＣＰＵ及
びＤＲＡＭ等を搭載したシステムＬＳＩ、システム・オ
ン・チップ化されたＶＬＳＩ等のデータ処理装置に広く
適用可能である。本発明は少なくとも、命令を解読して
処理し、演算処理を行なうデータ処理装置に適用するこ
とができる。
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、それに限定されるものではなく、ＣＰＵ及
びＤＲＡＭ等を搭載したシステムＬＳＩ、システム・オ
ン・チップ化されたＶＬＳＩ等のデータ処理装置に広く
適用可能である。本発明は少なくとも、命令を解読して
処理し、演算処理を行なうデータ処理装置に適用するこ
とができる。
【０９１１】
【発明の効果】《検討課題Ａに関する発明の効果》検討
課題Ａに関する発明の効果は以下の通りである。すなわ
ち、汎用レジスタを指定するレジスタ指定フィールド
を、２つの部分に分割し、この２つの部分を命令コード
の基本単位上の別のワードに配置するとともに、一方の
ワードを省略可能とし、省略可能なワードを省略する
と、暗黙的な指定が行われるようにする。また、省略可
能なワードには、レジスタ指定フィールドの一部のみを
持つようにし、演算の種類などは指定しないようにす
る。したがって、暗黙的に指定可能な汎用レジスタのみ
を使用していれば、省略可能のワードを省略できるか
ら、命令コードを増加させることがなく、命令コードを
増加させないことよって、処理速度を低下させることが
ない。
課題Ａに関する発明の効果は以下の通りである。すなわ
ち、汎用レジスタを指定するレジスタ指定フィールド
を、２つの部分に分割し、この２つの部分を命令コード
の基本単位上の別のワードに配置するとともに、一方の
ワードを省略可能とし、省略可能なワードを省略する
と、暗黙的な指定が行われるようにする。また、省略可
能なワードには、レジスタ指定フィールドの一部のみを
持つようにし、演算の種類などは指定しないようにす
る。したがって、暗黙的に指定可能な汎用レジスタのみ
を使用していれば、省略可能のワードを省略できるか
ら、命令コードを増加させることがなく、命令コードを
増加させないことよって、処理速度を低下させることが
ない。
【０９１２】前記省略可能なワードを付加することによ
って、命令によって直接汎用レジスタの全てを選択でき
るから、プロラムの容易性を損うことがない。また、任
意の量の汎用レジスタの一部を、所望のタスク毎や所望
の割込み処理などに確保しておく（他のタスクや処理で
は使用しない）ことによって、前記タスクや割込み処理
において汎用レジスタを待避したりする必要がなく、高
速化が図れる。更に、前記タスクや割込み処理に確保す
る汎用レジスタ数は任意にできるから、タスクや処理の
間で、使用する汎用レジスタを相互に融通し合うことも
容易になる。
って、命令によって直接汎用レジスタの全てを選択でき
るから、プロラムの容易性を損うことがない。また、任
意の量の汎用レジスタの一部を、所望のタスク毎や所望
の割込み処理などに確保しておく（他のタスクや処理で
は使用しない）ことによって、前記タスクや割込み処理
において汎用レジスタを待避したりする必要がなく、高
速化が図れる。更に、前記タスクや割込み処理に確保す
る汎用レジスタ数は任意にできるから、タスクや処理の
間で、使用する汎用レジスタを相互に融通し合うことも
容易になる。
【０９１３】前記ワードを付加することによって、指定
できる汎用レジスタのアクセスは、ＲＡＭ等のメモリの
アクセスより、一般に高速にできるから、汎用レジスタ
数を増加することにより、高速に処理できるデータ量を
増加させ、ひいてはＣＰＵの処理速度を向上できる。ま
た、いわゆるロードストア型の命令セットを持ち、メモ
リの内容に対して直接演算できないようなプロセッサに
ついては、汎用レジスタを増加することにより、直接処
理できるデータ量を増加でき、また、メモリのアクセス
頻度を低減することができ、処理速度を向上することが
できる。
できる汎用レジスタのアクセスは、ＲＡＭ等のメモリの
アクセスより、一般に高速にできるから、汎用レジスタ
数を増加することにより、高速に処理できるデータ量を
増加させ、ひいてはＣＰＵの処理速度を向上できる。ま
た、いわゆるロードストア型の命令セットを持ち、メモ
リの内容に対して直接演算できないようなプロセッサに
ついては、汎用レジスタを増加することにより、直接処
理できるデータ量を増加でき、また、メモリのアクセス
頻度を低減することができ、処理速度を向上することが
できる。
【０９１４】《検討課題Ｂに関する発明の効果》検討課
題Ｂに関する発明の効果は以下の通りである。すなわ
ち、既存の、メモリ・レジスタ間の転送命令コードの単
数または複数、そしてレジスタ・レジスタ間の演算命令
コードの内、複数の命令コードを組合せ、これに前置命
令コードを前置結合する。前記前置命令コードに結合さ
れたメモリ・レジスタ間転送命令のコードを実行する場
合は、汎用レジスタではなく、ＣＰＵ内の、テンポラリ
レジスタの様な、プログラム上解放されていない（換言
すれば命令コードには明示されていない）ラッチ手段と
メモリとの間でデータ転送を行なう。更に、前記前置命
令コードに結合されたレジスタ・レジスタ間の演算命令
のコードを引き続き実行する場合は、演算対象の内の単
数または複数のデータを前記ラッチ手段から読み出すよ
うにする。その演算結果をメモリに格納する場合には、
前記転送命令のコードを実行したときに使用したメモリ
のアドレスを、別のラッチ手段に格納し、上記演算命令
の演算結果を前記ラッチ手段に格納するとともに、メモ
リ・レジスタ間の転送命令のコードを自ら生成し（即
ち、プログラムに明示されていなくても生成し）、前記
アドレスを格納したラッチ手段の内容をアドレスとし
て、前記演算結果を格納したラッチ手段の内容をデータ
として、メモリへの書込みを行なう。
題Ｂに関する発明の効果は以下の通りである。すなわ
ち、既存の、メモリ・レジスタ間の転送命令コードの単
数または複数、そしてレジスタ・レジスタ間の演算命令
コードの内、複数の命令コードを組合せ、これに前置命
令コードを前置結合する。前記前置命令コードに結合さ
れたメモリ・レジスタ間転送命令のコードを実行する場
合は、汎用レジスタではなく、ＣＰＵ内の、テンポラリ
レジスタの様な、プログラム上解放されていない（換言
すれば命令コードには明示されていない）ラッチ手段と
メモリとの間でデータ転送を行なう。更に、前記前置命
令コードに結合されたレジスタ・レジスタ間の演算命令
のコードを引き続き実行する場合は、演算対象の内の単
数または複数のデータを前記ラッチ手段から読み出すよ
うにする。その演算結果をメモリに格納する場合には、
前記転送命令のコードを実行したときに使用したメモリ
のアドレスを、別のラッチ手段に格納し、上記演算命令
の演算結果を前記ラッチ手段に格納するとともに、メモ
リ・レジスタ間の転送命令のコードを自ら生成し（即
ち、プログラムに明示されていなくても生成し）、前記
アドレスを格納したラッチ手段の内容をアドレスとし
て、前記演算結果を格納したラッチ手段の内容をデータ
として、メモリへの書込みを行なう。
【０９１５】このとき、データ処理装置にとって、メモ
リ・レジスタ間の転送命令、レジスタ・レジスタ間の演
算命令の命令コードは既存のものであるから、それら命
令コード単独の実行では従来同様に動作し、既存の命令
実行を阻害しない。したがって、既存の命令のみを使用
している既存のソフトウェア資産を有効に利用できる。
データ処理装置は、ソフトウェア資産に関する上位互換
を維持して、機能向上を実現できる。
リ・レジスタ間の転送命令、レジスタ・レジスタ間の演
算命令の命令コードは既存のものであるから、それら命
令コード単独の実行では従来同様に動作し、既存の命令
実行を阻害しない。したがって、既存の命令のみを使用
している既存のソフトウェア資産を有効に利用できる。
データ処理装置は、ソフトウェア資産に関する上位互換
を維持して、機能向上を実現できる。
【０９１６】また、既存の汎用レジスタ或いはロード・
ストア・アーキテクチャのメリットを保持し、前記前置
命令コードは、アドレッシングモードや演算の内容によ
らず共通に使用できるから、追加する命令コードを最低
限にすることができる。
ストア・アーキテクチャのメリットを保持し、前記前置
命令コードは、アドレッシングモードや演算の内容によ
らず共通に使用できるから、追加する命令コードを最低
限にすることができる。
【０９１７】メモリからラッチ手段へのデータ読み込
み、演算、ラッチ手段の内容に基づくメモリへのライト
動作の指示は、既存の命令に対して、使用するレジスタ
が相違なるのみであるから、既存の命令動作を大きく変
更することなく、利用できる。
み、演算、ラッチ手段の内容に基づくメモリへのライト
動作の指示は、既存の命令に対して、使用するレジスタ
が相違なるのみであるから、既存の命令動作を大きく変
更することなく、利用できる。
【０９１８】これによって、設計資産を有効に利用し、
メモリ上のデータへの演算を可能にすることによる論理
規模の増加を最小限にすることができる。
メモリ上のデータへの演算を可能にすることによる論理
規模の増加を最小限にすることができる。
【０９１９】メモリ上のデータを演算可能とすることに
よって、直接処理できるデータ量を増加でき、また、汎
用レジスタの退避／復帰などを省くことができ、処理速
度を向上することができる。
よって、直接処理できるデータ量を増加でき、また、汎
用レジスタの退避／復帰などを省くことができ、処理速
度を向上することができる。
【０９２０】オブジェクトレベルで互換性を保ちつつ、
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記ワードを付加し、存在する転送命令、演算命令を組
合せることによって、下位互換性をもつ、アドレス空間
の小さいＣＰＵでもメモリ上のデータを直接的に演算可
能にすることができる。換言すれば、同一の方法で、オ
ブジェクトレベルで互換性を保ちつつ、アドレス空間の
広いＣＰＵとアドレス空間の狭いＣＰＵでもメモリ上の
データを直接的に演算可能にすることができる。
アドレス空間の広いＣＰＵとアドレス空間の小さいＣＰ
Ｕが存在する場合には、アドレス空間の広いＣＰＵで、
前記ワードを付加し、存在する転送命令、演算命令を組
合せることによって、下位互換性をもつ、アドレス空間
の小さいＣＰＵでもメモリ上のデータを直接的に演算可
能にすることができる。換言すれば、同一の方法で、オ
ブジェクトレベルで互換性を保ちつつ、アドレス空間の
広いＣＰＵとアドレス空間の狭いＣＰＵでもメモリ上の
データを直接的に演算可能にすることができる。
【０９２１】オブジェクトレベルで互換性を保つことに
よる利点とメモリ上のデータを直接的に演算可能にする
ことの利点の双方を享受することができる。
よる利点とメモリ上のデータを直接的に演算可能にする
ことの利点の双方を享受することができる。
【０９２２】既存の命令を組合せ、新規の命令機能を実
現しているので、将来的な機能拡張や高速化に対する余
裕を、既存のＣＰＵと同等程度に保持できる。
現しているので、将来的な機能拡張や高速化に対する余
裕を、既存のＣＰＵと同等程度に保持できる。
【０９２３】また、既存のＣＰＵとエミュレーション用
インタフェースを共通化することができ、ひいては、同
じエミュレータのハードウェアを共有できる。エミュレ
ータのハードウェアを共通化することによって、早く開
発環境を整えることができ、また、エミュレータの開発
に必要な資源を最小限にすることができる。
インタフェースを共通化することができ、ひいては、同
じエミュレータのハードウェアを共有できる。エミュレ
ータのハードウェアを共通化することによって、早く開
発環境を整えることができ、また、エミュレータの開発
に必要な資源を最小限にすることができる。
【０９２４】《検討課題Ｃに関する発明の効果》検討課
題Ｃに関する発明の効果は以下の通りである。すなわ
ち、レジスタ構成、命令とアドレッシングモードの組合
せ等の点で、一方が他方を包含しないような異なる命令
セットを含む複数のデータ処理装置例えばＣＰＵを提供
することにより、各種適用分野のソフトウェア上の要求
に応えたり、利用者の様々な好みに応えたり、別のＣＰ
Ｕのアセンブリ言語によるプログラムからも比較的近い
命令セットＣＰＵを選択可能でき、機能を向上したＣＰ
Ｕへの移行を容易化することができる。
題Ｃに関する発明の効果は以下の通りである。すなわ
ち、レジスタ構成、命令とアドレッシングモードの組合
せ等の点で、一方が他方を包含しないような異なる命令
セットを含む複数のデータ処理装置例えばＣＰＵを提供
することにより、各種適用分野のソフトウェア上の要求
に応えたり、利用者の様々な好みに応えたり、別のＣＰ
Ｕのアセンブリ言語によるプログラムからも比較的近い
命令セットＣＰＵを選択可能でき、機能を向上したＣＰ
Ｕへの移行を容易化することができる。
【０９２５】前記の、一方が他方の命令セットを包含し
ない、複数のＣＰＵに対して、いずれのＣＰＵをも包含
する命令セットを持った上位のＣＰＵを準備することに
よって、ソフトウェア資産の有効利用を可能にしつつ、
性能／機能の向上したＣＰＵを用意することができる。
ソフトウェア資産の有効利用によって、使用者のソフト
ウェア開発の開発効率を向上することができる。
ない、複数のＣＰＵに対して、いずれのＣＰＵをも包含
する命令セットを持った上位のＣＰＵを準備することに
よって、ソフトウェア資産の有効利用を可能にしつつ、
性能／機能の向上したＣＰＵを用意することができる。
ソフトウェア資産の有効利用によって、使用者のソフト
ウェア開発の開発効率を向上することができる。
【０９２６】上位ＣＰＵは、有効なアドレスのビット数
と、ベクタ及びスタックの単位サイズ、或いは実効アド
レスの計算方法を、切り替える動作モード、例えばマキ
シマムモード、準マキシマムモードとミニマムモードを
用意しておくことによって、メモリの使用方法も含めて
上位互換とすることができる。
と、ベクタ及びスタックの単位サイズ、或いは実効アド
レスの計算方法を、切り替える動作モード、例えばマキ
シマムモード、準マキシマムモードとミニマムモードを
用意しておくことによって、メモリの使用方法も含めて
上位互換とすることができる。
【０９２７】開発に当たっては、既存のＣＰＵ（下位Ｃ
ＰＵになるＣＰＵ）に対して、汎用レジスタを拡張し、
命令とアドレッシングモードの組合せを拡張した上位の
ＣＰＵを開発する。下位ＣＰＵは上位ＣＰＵの命令セッ
トのサブセットを持つことになる。これにより、上位Ｃ
ＰＵの論理的規模の増大を最小限にしつつ、性能・機能
・使い勝手などを向上することができると共に、前記別
の下位ＣＰＵの開発を容易にし、開発効率を向上でき
る。前記上位ＣＰＵの、更に上位のＣＰＵを開発する場
合には、前記上位のＣＰＵに対する互換性を維持すれ
ば、前記複数のＣＰＵとの互換性を、自動的に維持する
ことができるから、ソフトウェア資産の有効利用を実現
しつつ、将来的な機能や性能の向上を図ったＣＰＵを実
現し易くなる。換言すれば、個別の応用分野やシステム
に適した複数のＣＰＵを提供するとともに、複数のＣＰ
Ｕの総体的な開発費用を低減したり、開発効率を向上し
たりすることができる。
ＰＵになるＣＰＵ）に対して、汎用レジスタを拡張し、
命令とアドレッシングモードの組合せを拡張した上位の
ＣＰＵを開発する。下位ＣＰＵは上位ＣＰＵの命令セッ
トのサブセットを持つことになる。これにより、上位Ｃ
ＰＵの論理的規模の増大を最小限にしつつ、性能・機能
・使い勝手などを向上することができると共に、前記別
の下位ＣＰＵの開発を容易にし、開発効率を向上でき
る。前記上位ＣＰＵの、更に上位のＣＰＵを開発する場
合には、前記上位のＣＰＵに対する互換性を維持すれ
ば、前記複数のＣＰＵとの互換性を、自動的に維持する
ことができるから、ソフトウェア資産の有効利用を実現
しつつ、将来的な機能や性能の向上を図ったＣＰＵを実
現し易くなる。換言すれば、個別の応用分野やシステム
に適した複数のＣＰＵを提供するとともに、複数のＣＰ
Ｕの総体的な開発費用を低減したり、開発効率を向上し
たりすることができる。
【０９２８】汎用レジスタを拡張するために、汎用レジ
スタを指定するレジスタ指定フィールドを、２つの部分
に分割し、この２つの部分を命令コードの基本単位上の
別のワードに配置するとともに、一方のワードを省略可
能とし、省略可能なワードを省略すると、暗黙的な指定
が行われるようにする。省略可能なワードには、レジス
タ指定フィールドの一部のみを持つようにし、演算の種
類などは指定しないようにする。これにより、暗黙的に
指定可能な汎用レジスタのみを使用していれば、省略可
能なワードを省略できる。前記拡張された処理を指定す
る新規な命令コードを個別的に追加しないから、命令コ
ードが増えず（命令コードのビット数が増えず）、命令
の実行処理速度を低下させることがない。前記省略可能
な命令コードを付加することによって、命令によって汎
用レジスタの全てを選択できるから、プロラムの容易性
を損うことがない。また、任意の量の汎用レジスタの一
部を、所望のタスク毎や所望の割込み処理などに確保し
ておく（他のタスクや処理では使用しない）ことによっ
て、前記タスクや割込み処理において汎用レジスタを待
避したりする必要がなく、高速化が図れる。また、前記
タスクや割込み処理に確保する汎用レジスタ数は任意に
できるから、タスクや処理の間で、使用する汎用レジス
タを相互に融通し合うことも容易である。
スタを指定するレジスタ指定フィールドを、２つの部分
に分割し、この２つの部分を命令コードの基本単位上の
別のワードに配置するとともに、一方のワードを省略可
能とし、省略可能なワードを省略すると、暗黙的な指定
が行われるようにする。省略可能なワードには、レジス
タ指定フィールドの一部のみを持つようにし、演算の種
類などは指定しないようにする。これにより、暗黙的に
指定可能な汎用レジスタのみを使用していれば、省略可
能なワードを省略できる。前記拡張された処理を指定す
る新規な命令コードを個別的に追加しないから、命令コ
ードが増えず（命令コードのビット数が増えず）、命令
の実行処理速度を低下させることがない。前記省略可能
な命令コードを付加することによって、命令によって汎
用レジスタの全てを選択できるから、プロラムの容易性
を損うことがない。また、任意の量の汎用レジスタの一
部を、所望のタスク毎や所望の割込み処理などに確保し
ておく（他のタスクや処理では使用しない）ことによっ
て、前記タスクや割込み処理において汎用レジスタを待
避したりする必要がなく、高速化が図れる。また、前記
タスクや割込み処理に確保する汎用レジスタ数は任意に
できるから、タスクや処理の間で、使用する汎用レジス
タを相互に融通し合うことも容易である。
【０９２９】一般に、レジスタのアクセスはメモリのア
クセスより高速であるから、汎用レジスタ数を増加する
ことにより、高速に処理できるデータ量を増加させるこ
とができ、ひいてはＣＰＵの処理速度を向上できる。
クセスより高速であるから、汎用レジスタ数を増加する
ことにより、高速に処理できるデータ量を増加させるこ
とができ、ひいてはＣＰＵの処理速度を向上できる。
【０９３０】命令とアドレッシングモードの組合せを拡
張するために、既存の、メモリ・レジスタ間の転送命令
の単数または複数、レジスタ・レジスタ間の演算命令、
の内、複数の命令コードを組合せ、これを結合させる命
令拡張用前置命令コードを採用する。前記命令拡張用前
置命令コードに続いて、メモリ・レジスタ間命令を実行
する場合は、汎用レジスタではなく、ＣＰＵ内の、テン
ポラリレジスタの様な、プログラム上解放されていない
ラッチ手段とメモリの間でデータ転送を行なう。更に、
引き続きレジスタ・レジスタ間の演算命令を実行する場
合は、演算対象の内の単数または複数のデータを前記ラ
ッチ手段から読み出すようにする。その演算結果のメモ
リに格納する場合には、前記転送命令で使用したメモリ
のアドレスを、別のラッチ手段に格納し、前記演算命令
の演算結果を前記ラッチ手段に格納するとともに、メモ
リ・レジスタ間の転送命令を自ら生成し（即ち、プログ
ラムに明示されていなくても生成し）、前記アドレスを
格納したラッチ手段の内容をアドレスとして、前記演算
結果を格納したラッチ手段の内容をデータとして、メモ
リへの書込みを行なう。
張するために、既存の、メモリ・レジスタ間の転送命令
の単数または複数、レジスタ・レジスタ間の演算命令、
の内、複数の命令コードを組合せ、これを結合させる命
令拡張用前置命令コードを採用する。前記命令拡張用前
置命令コードに続いて、メモリ・レジスタ間命令を実行
する場合は、汎用レジスタではなく、ＣＰＵ内の、テン
ポラリレジスタの様な、プログラム上解放されていない
ラッチ手段とメモリの間でデータ転送を行なう。更に、
引き続きレジスタ・レジスタ間の演算命令を実行する場
合は、演算対象の内の単数または複数のデータを前記ラ
ッチ手段から読み出すようにする。その演算結果のメモ
リに格納する場合には、前記転送命令で使用したメモリ
のアドレスを、別のラッチ手段に格納し、前記演算命令
の演算結果を前記ラッチ手段に格納するとともに、メモ
リ・レジスタ間の転送命令を自ら生成し（即ち、プログ
ラムに明示されていなくても生成し）、前記アドレスを
格納したラッチ手段の内容をアドレスとして、前記演算
結果を格納したラッチ手段の内容をデータとして、メモ
リへの書込みを行なう。
【０９３１】このとき、メモリ・レジスタ間の転送命
令、レジスタ・レジスタ間の演算命令の命令コードは既
存のものであるから、単独では従来同様に動作し、既存
の命令実行を阻害しない。従って、既存の命令のみを使
用している既存のソフトウェア資産を有効に利用でき
る。データ処理装置は、ソフトウェア資産に関する上位
互換を維持して、機能向上を実現できる。
令、レジスタ・レジスタ間の演算命令の命令コードは既
存のものであるから、単独では従来同様に動作し、既存
の命令実行を阻害しない。従って、既存の命令のみを使
用している既存のソフトウェア資産を有効に利用でき
る。データ処理装置は、ソフトウェア資産に関する上位
互換を維持して、機能向上を実現できる。
【０９３２】アドレス空間全体に対応するビット長のプ
ログラムカウンタを設けて、プログラム用としてはアド
レス空間全体、少なくとも大部分をリニアに利用可能に
するとともに、比較的小規模なデータを扱える程度に、
データ転送のアドレッシングモードを縮小したり、転送
データのデータサイズを限定したりして、所望の応用分
野などでの使い勝手を損なわずに、論理的規模を縮小で
きる。
ログラムカウンタを設けて、プログラム用としてはアド
レス空間全体、少なくとも大部分をリニアに利用可能に
するとともに、比較的小規模なデータを扱える程度に、
データ転送のアドレッシングモードを縮小したり、転送
データのデータサイズを限定したりして、所望の応用分
野などでの使い勝手を損なわずに、論理的規模を縮小で
きる。
【０９３３】データアクセス時に、使用できるアドレス
空間乃至は効率よく使用できるアドレス空間を小さく
し、かかるアドレス空間を２つに分割することによっ
て、使い勝手を損なわずに、上位ＣＰＵとのアドレス空
間上の互換性を維持するとともに、上位ＣＰＵに実効ア
ドレス計算方法などを切り替える動作モードを予め用意
しておくことにより、ソフトウェア上の互換性を維持す
ることができる。
空間乃至は効率よく使用できるアドレス空間を小さく
し、かかるアドレス空間を２つに分割することによっ
て、使い勝手を損なわずに、上位ＣＰＵとのアドレス空
間上の互換性を維持するとともに、上位ＣＰＵに実効ア
ドレス計算方法などを切り替える動作モードを予め用意
しておくことにより、ソフトウェア上の互換性を維持す
ることができる。
【０９３４】プログラム用のアドレス空間を広げること
により、Ｃ言語などの高級言語を使用したプログラミン
グなどに対する適性を向上できる。また、スタックポイ
ンタを切替え可能にすることによって、ＯＳなどのタス
ク管理時のスタックの容量の不所望の増加を抑止でき
る。
により、Ｃ言語などの高級言語を使用したプログラミン
グなどに対する適性を向上できる。また、スタックポイ
ンタを切替え可能にすることによって、ＯＳなどのタス
ク管理時のスタックの容量の不所望の増加を抑止でき
る。
【０９３５】また、開発装置については、前記上位のＣ
ＰＵの命令セットについてのソフトウェア開発装置を用
意し、更に、一方が他方の命令セットを包含しない、複
数のＣＰＵに対しても共通に利用可能にし、利用者がＣ
ＰＵを選択できるようにすることによって、ソフトウェ
ア開発装置の開発効率を向上することができる。使用者
にとっては、前記、複数のＣＰＵを使用してもソフトウ
ェア開発装置が共通であるから、不所望な費用を発生さ
せなくてよい。前記、複数のＣＰＵの内での移行が容易
になり、開発効率を向上することができる。
ＰＵの命令セットについてのソフトウェア開発装置を用
意し、更に、一方が他方の命令セットを包含しない、複
数のＣＰＵに対しても共通に利用可能にし、利用者がＣ
ＰＵを選択できるようにすることによって、ソフトウェ
ア開発装置の開発効率を向上することができる。使用者
にとっては、前記、複数のＣＰＵを使用してもソフトウ
ェア開発装置が共通であるから、不所望な費用を発生さ
せなくてよい。前記、複数のＣＰＵの内での移行が容易
になり、開発効率を向上することができる。
【０９３６】ソフトウェア開発装置上で、アセンブリ言
語などの、汎用的な機能を持つ汎用レジスタの記述を、
複数種類許すようにすることによって、別のＣＰＵから
の移行を比較的容易にすることができる。
語などの、汎用的な機能を持つ汎用レジスタの記述を、
複数種類許すようにすることによって、別のＣＰＵから
の移行を比較的容易にすることができる。
【０９３７】また、エミュレータについては、上位ＣＰ
Ｕと下位ＣＰＵとで、エミュレーション用インタフェー
スを共通化することができ、また、上位ＣＰＵのエミュ
レーション用論理回路を開発することによって、これを
下位ＣＰＵにも利用でき、エミュレーション用プロセッ
サを含めた開発効率を向上できる。また、同じエミュレ
ータのハードウェアを共通でき、これによって、逸早く
開発環境を整えることができるとともに、また、エミュ
レータの開発に必要な資源を最小限にすることができ
る。エミュレータに搭載する逆アセンブラは、上位ＣＰ
Ｕのものを開発するとともに、エミュレータ上で対象の
ＣＰＵを選択する手段を設けることによって、実質的に
一つの逆アセンブラでよいことになるから、開発効率を
更に向上できる。
Ｕと下位ＣＰＵとで、エミュレーション用インタフェー
スを共通化することができ、また、上位ＣＰＵのエミュ
レーション用論理回路を開発することによって、これを
下位ＣＰＵにも利用でき、エミュレーション用プロセッ
サを含めた開発効率を向上できる。また、同じエミュレ
ータのハードウェアを共通でき、これによって、逸早く
開発環境を整えることができるとともに、また、エミュ
レータの開発に必要な資源を最小限にすることができ
る。エミュレータに搭載する逆アセンブラは、上位ＣＰ
Ｕのものを開発するとともに、エミュレータ上で対象の
ＣＰＵを選択する手段を設けることによって、実質的に
一つの逆アセンブラでよいことになるから、開発効率を
更に向上できる。
【０９３８】《検討課題Ｄに関する発明の効果》検討課
題Ｄに関する発明の効果は以下の通りである。すなわ
ち、既存の命令コード乃至命令コードの１部のワードを
組合せて、ビット条件分岐命令／ビット条件サブルーチ
ン命令を実現することによって、既存の命令実行を阻害
することがなく、既存のソフトウェア資産を有効に利用
できるようになる。そして、既存のＣＰＵと互換性を維
持しつつ、また、論理的・物理的規模の増大を最小限に
することができる。更に、メモリ上の任意のアドレスの
データのビットの状態を判定して、分岐及びサブルーチ
ン分岐を可能にできる。その上、ＣＰＵの使い勝手の向
上、命令コード長の短縮、及び処理性能の向上に寄与す
る事ができる。特に、複数のビットの状態に応じて、分
岐先ひいては処理内容を変更するような処理の、プログ
ラム容量の短縮と処理速度の向上を実現できる。
題Ｄに関する発明の効果は以下の通りである。すなわ
ち、既存の命令コード乃至命令コードの１部のワードを
組合せて、ビット条件分岐命令／ビット条件サブルーチ
ン命令を実現することによって、既存の命令実行を阻害
することがなく、既存のソフトウェア資産を有効に利用
できるようになる。そして、既存のＣＰＵと互換性を維
持しつつ、また、論理的・物理的規模の増大を最小限に
することができる。更に、メモリ上の任意のアドレスの
データのビットの状態を判定して、分岐及びサブルーチ
ン分岐を可能にできる。その上、ＣＰＵの使い勝手の向
上、命令コード長の短縮、及び処理性能の向上に寄与す
る事ができる。特に、複数のビットの状態に応じて、分
岐先ひいては処理内容を変更するような処理の、プログ
ラム容量の短縮と処理速度の向上を実現できる。
【０９３９】《検討課題Ｅに関する発明の効果》検討課
題Ｅに関する発明の効果は以下の通りである。すなわ
ち、複数の汎用レジスタとメモリ間、又は複数の汎用レ
ジスタ間での転送命令を備えることによって、汎用レジ
スタのビット長より大きいデータであっても、容易に扱
うことができ、使い勝手を向上するとともに、データの
リード／ライトに対して、命令のリードの頻度を低減し
て、高速化を図ることができる。
題Ｅに関する発明の効果は以下の通りである。すなわ
ち、複数の汎用レジスタとメモリ間、又は複数の汎用レ
ジスタ間での転送命令を備えることによって、汎用レジ
スタのビット長より大きいデータであっても、容易に扱
うことができ、使い勝手を向上するとともに、データの
リード／ライトに対して、命令のリードの頻度を低減し
て、高速化を図ることができる。
【０９４０】単一の命令で、複数の汎用レジスタ・メモ
リ間等の転送を行なうことによって、相対的に、命令コ
ードのリード回数を低減して、データ処理を高速化する
ことができる。また、データのリード／ライトを連続し
て行なうことによって、外部メモリに対するバースト動
作などを有効に利用できる。
リ間等の転送を行なうことによって、相対的に、命令コ
ードのリード回数を低減して、データ処理を高速化する
ことができる。また、データのリード／ライトを連続し
て行なうことによって、外部メモリに対するバースト動
作などを有効に利用できる。
【０９４１】複数の汎用レジスタを指定する固定の組合
わせにすることによって、命令コード長を短縮でき、更
に、各命令の実行ステート数を固定にすることにより、
内部の条件分岐を行うことをなくし、内部論理を簡潔に
し、論理規模を縮小できる。
わせにすることによって、命令コード長を短縮でき、更
に、各命令の実行ステート数を固定にすることにより、
内部の条件分岐を行うことをなくし、内部論理を簡潔に
し、論理規模を縮小できる。
【０９４２】複数レジスタの転送を指示する命令コード
と、既存の単一の汎用レジスタの転送命令の命令コード
を組合せて、複数の汎用レジスタの転送命令を実現する
とともに、単一の汎用レジスタの転送命令と共通化した
動作を行なうようにすることにより、論理的規模の増加
を最小限にすることができる。既存の単一の汎用レジス
タの転送命令のアドレッシングモードを共通に利用可能
にできる。既存の単一の汎用レジスタの転送命令のアド
レッシングモードを利用可能にすることによって、プロ
グラムの作成を容易にし、使い勝手を向上できる。
と、既存の単一の汎用レジスタの転送命令の命令コード
を組合せて、複数の汎用レジスタの転送命令を実現する
とともに、単一の汎用レジスタの転送命令と共通化した
動作を行なうようにすることにより、論理的規模の増加
を最小限にすることができる。既存の単一の汎用レジス
タの転送命令のアドレッシングモードを共通に利用可能
にできる。既存の単一の汎用レジスタの転送命令のアド
レッシングモードを利用可能にすることによって、プロ
グラムの作成を容易にし、使い勝手を向上できる。
【０９４３】上記転送命令の実効アドレスの計算は、演
算器で１回のみ行なうようにし、アドレスバッファにイ
ンクリメント（またはデクリメント）機能とインクリメ
ント（またはデクリメント）結果を保持する機能を備え
ることによって、命令動作を単純にし、既存の転送命令
と共通化を図ることができ、論理的な規模の増加を最小
限にすることができる。実効アドレスの計算の回数を低
減して、高速化を図ることができる。
算器で１回のみ行なうようにし、アドレスバッファにイ
ンクリメント（またはデクリメント）機能とインクリメ
ント（またはデクリメント）結果を保持する機能を備え
ることによって、命令動作を単純にし、既存の転送命令
と共通化を図ることができ、論理的な規模の増加を最小
限にすることができる。実効アドレスの計算の回数を低
減して、高速化を図ることができる。
【０９４４】レジスタの本数の異なる複数レジスタ転送
命令を複数命令サポートすることによって、また、ワー
ドサイズとロングワードサイズなど、データサイズの異
なる複数レジスタ転送命令を複数命令サポートすること
によって、プログラムの作成を容易にし、使い勝手を向
上することができる。
命令を複数命令サポートすることによって、また、ワー
ドサイズとロングワードサイズなど、データサイズの異
なる複数レジスタ転送命令を複数命令サポートすること
によって、プログラムの作成を容易にし、使い勝手を向
上することができる。
【図１】検討課題Ａ，Ｂ，Ｃに関する発明に係るシング
ルチップマイクロコンピュータのＣＰＵを詳細に例示す
るブロック図である。
ルチップマイクロコンピュータのＣＰＵを詳細に例示す
るブロック図である。
【図２】検討課題Ａ，Ｂ，Ｃに係るデータ処理装置の一
例であるシングルチップマイクロコンピュータのブロッ
ク図である。
例であるシングルチップマイクロコンピュータのブロッ
ク図である。
【図３】ＣＰＵに内蔵されている汎用レジスタ及び制御
レジスタの構成を示す説明図である。
レジスタの構成を示す説明図である。
【図４】第１の下位互換のＣＰＵにおける汎用レジスタ
及び制御レジスタの構成を示す説明図である。
及び制御レジスタの構成を示す説明図である。
【図５】第２の下位互換のＣＰＵにおける汎用レジスタ
及び制御レジスタの構成を示す説明図である。
及び制御レジスタの構成を示す説明図である。
【図６】ＣＰＵのアドレス空間に関する説明図である。
【図７】上位ＣＰＵ２のマキシマムモードにおける実効
アドレス計算方法を図８と共に示す説明図である。
アドレス計算方法を図８と共に示す説明図である。
【図８】上位ＣＰＵ２のマキシマムモードにおける実効
アドレス計算方法を図７と共に示す説明図である。
アドレス計算方法を図７と共に示す説明図である。
【図９】ＣＰＵの機械語の命令フォーマットの一例を示
すフォーマット図である。
すフォーマット図である。
【図１０】ＣＰＵのメモリに対する転送命令の詳細な命
令フォーマットを例示する説明図である。
令フォーマットを例示する説明図である。
【図１１】メモリデータに対する直接的な演算命令の命
令フォーマットとしてイミディエイトを使用しない前置
命令コード、ＥＡ１、ＥＡ２、演算の形態を例示する説
明図である。
令フォーマットとしてイミディエイトを使用しない前置
命令コード、ＥＡ１、ＥＡ２、演算の形態を例示する説
明図である。
【図１２】メモリデータに対する直接的な転送命令の命
令フォーマットとしてイミディエイトを使用しない前置
命令コード、ＥＡ１、ＥＡ２の形態を例示する説明図で
ある。
令フォーマットとしてイミディエイトを使用しない前置
命令コード、ＥＡ１、ＥＡ２の形態を例示する説明図で
ある。
【図１３】メモリデータに対する直接的な演算命令の命
令フォーマットとしてイミディエイトを使用する前置命
令コード、ＥＡ２、演算（イミディエイト）の形態を例
示する説明図である。
令フォーマットとしてイミディエイトを使用する前置命
令コード、ＥＡ２、演算（イミディエイト）の形態を例
示する説明図である。
【図１４】メモリデータに対する直接的な転送命令の命
令フォーマットとしてイミディエイトを使用する前置命
令コード、ＥＡ２、転送（イミディエイト）の形態を例
示する説明図である。
令フォーマットとしてイミディエイトを使用する前置命
令コード、ＥＡ２、転送（イミディエイト）の形態を例
示する説明図である。
【図１５】前置命令コードのフォーマットを例示するフ
ォーマット図である。
ォーマット図である。
【図１６】データ転送命令に関するＣＰＵのアドレッシ
ングモードの組合せを示した説明図である。
ングモードの組合せを示した説明図である。
【図１７】加算命令に関するＣＰＵのアドレッシングモ
ードの組合せを示した説明図である。
ードの組合せを示した説明図である。
【図１８】レジスタセレクタの一部と命令レジスタの詳
細を示すブロック図である。
細を示すブロック図である。
【図１９】レジスタセレクタの選択論理の一部を論理記
述によって図２０と共に示す説明図である。
述によって図２０と共に示す説明図である。
【図２０】レジスタセレクタの選択論理の一部を論理記
述によって図１９と共に示す説明図である。
述によって図１９と共に示す説明図である。
【図２１】スタックポインタにも使用可能なレジスタに
関するレジスタセレクタの選択論理の一例を論理記述に
よって図２２と共に示す説明図である。
関するレジスタセレクタの選択論理の一例を論理記述に
よって図２２と共に示す説明図である。
【図２２】スタックポインタにも使用可能なレジスタに
関するレジスタセレクタの選択論理の一例を論理記述に
よって図２１と共に示す説明図である。
関するレジスタセレクタの選択論理の一例を論理記述に
よって図２１と共に示す説明図である。
【図２３】命令デコーダに含まれる転送命令コード（ｍ
ｏｖ）の解読論理を図２４及び図２５と共に例示する論
理記述の説明図である。
ｏｖ）の解読論理を図２４及び図２５と共に例示する論
理記述の説明図である。
【図２４】命令デコーダに含まれる転送命令コード（ｍ
ｏｖ）の解読論理を図２３、及び図２５と共に例示する
論理記述の説明図である。
ｏｖ）の解読論理を図２３、及び図２５と共に例示する
論理記述の説明図である。
【図２５】命令デコーダに含まれる転送命令コード（ｍ
ｏｖ）の解読論理を図２３及び図２４と共に例示する論
理記述の説明図である。
ｏｖ）の解読論理を図２３及び図２４と共に例示する論
理記述の説明図である。
【図２６】命令デコーダに含まれる演算命令コード（ｅ
ｘｅ）の解読論理を図２７と共に示す説明図である。
ｘｅ）の解読論理を図２７と共に示す説明図である。
【図２７】命令デコーダに含まれる演算命令コード（ｅ
ｘｅ）の解読論理を図２６と共に示す説明図である。
ｘｅ）の解読論理を図２６と共に示す説明図である。
【図２８】命令デコーダに含まれ、内部で生成されるラ
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２９及び図３０と共に示す説
明図である。
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２９及び図３０と共に示す説
明図である。
【図２９】命令デコーダに含まれ、内部で生成されるラ
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２８及び図３０と共に示す説
明図である。
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２８及び図３０と共に示す説
明図である。
【図３０】命令デコーダに含まれ、内部で生成されるラ
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２８及び図２９と共に示す説
明図である。
イト型転送命令と同等の動作を行なう命令コード（ｍｏ
ｖ．ｓｔ）の解読論理を図２８及び図２９と共に示す説
明図である。
【図３１】前置命令コードを伴わない加算命令の実行タ
イミングを例示する動作タイミング図である。
イミングを例示する動作タイミング図である。
【図３２】レジスタ拡張用前置命令コードが付加された
加算命令の実行タイミングを例示する動作タイミング図
である。
加算命令の実行タイミングを例示する動作タイミング図
である。
【図３３】レジスタグループフィールドを持つ前置命令
コード、メモリ・レジスタ型演算の前置命令コード、Ｍ
ＯＶ．Ｗ ＠ａａ：１６，Ｒ０に相当する命令コード、
及びＡＤＤ．Ｗ Ｒ０，Ｒ１に相当する命令コードを組
合せて１命令とみなされる命令を実行したときの動作タ
イミングを例示するタイミング図である。
コード、メモリ・レジスタ型演算の前置命令コード、Ｍ
ＯＶ．Ｗ ＠ａａ：１６，Ｒ０に相当する命令コード、
及びＡＤＤ．Ｗ Ｒ０，Ｒ１に相当する命令コードを組
合せて１命令とみなされる命令を実行したときの動作タ
イミングを例示するタイミング図である。
【図３４】レジスタ・メモリ型の加算命令（ＡＤＤ．Ｗ
Ｒ１，＠ａａ：１６）の実行タイミングを示すタイミ
ング図である。
Ｒ１，＠ａａ：１６）の実行タイミングを示すタイミ
ング図である。
【図３５】メモリ・メモリ型の加算命令（ＡＤＤ．Ｗ
＠ＥＲ１，＠ａａ：１６）の実行タイミングを示すタイ
ミング図である。
＠ＥＲ１，＠ａａ：１６）の実行タイミングを示すタイ
ミング図である。
【図３６】メモリ・メモリ型の転送命令（ＭＯＶ．Ｗ
＠ＥＲ１，＠ａａ：１６）の実行タイミングを示すタイ
ミング図である。
＠ＥＲ１，＠ａａ：１６）の実行タイミングを示すタイ
ミング図である。
【図３７】イミディエイト・メモリ型の加算命令（ＡＤ
Ｄ．Ｗ ＃ｘｘ ，＠ａａ：１６）の実行タイミングを示
すタイミング図である。
Ｄ．Ｗ ＃ｘｘ ，＠ａａ：１６）の実行タイミングを示
すタイミング図である。
【図３８】イミディエイト・メモリ型の転送命令（ＭＯ
Ｖ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タイミングを示
すタイミング図である。
Ｖ．Ｗ ＃ｘｘ，＠ａａ：１６）の実行タイミングを示
すタイミング図である。
【図３９】命令デコーダＤＥＣに含まれる演算命令コー
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図４０及び図４１と共に示す説明図である。
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図４０及び図４１と共に示す説明図である。
【図４０】命令デコーダＤＥＣに含まれる演算命令コー
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図３９及び図４１と共に示す説明図である。
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図３９及び図４１と共に示す説明図である。
【図４１】命令デコーダＤＥＣに含まれる演算命令コー
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図３９及び図４０と共に示す説明図である。
ド（ｅｘｅ）の解読論理の一部に関する論理記述の別の
例を図３９及び図４０と共に示す説明図である。
【図４２】ＣＰＵの開発環境の概略を示す説明図であ
る。
る。
【図４３】ＣＰＵのシステム開発装置におけるＣＰＵ選
択方法を例示する説明図である。
択方法を例示する説明図である。
【図４４】ＣＰＵのアセンブラが出力するリストの一例
を示す説明図である。
を示す説明図である。
【図４５】マイクロコンピュータのためのエミュレータ
のブロック図である。
のブロック図である。
【図４６】ＣＰＵのためのエミュレータによるトレース
リストを例示する説明図である。
リストを例示する説明図である。
【図４７】マイクロコンピュータのエミュレーション用
プロセッサの一例を示すブロック図である。
プロセッサの一例を示すブロック図である。
【図４８】第２の下位ＣＰＵの別のプログラミングモデ
ルを示す説明図である。
ルを示す説明図である。
【図４９】ＣＰＵのアドレスマップの別の例を示す説明
図である。
図である。
【図５０】図４９に示される第２の下位ＣＰＵのアドレ
スマップにおける実効アドレスの計算方法を図５１と共
に例示する説明図である。
スマップにおける実効アドレスの計算方法を図５１と共
に例示する説明図である。
【図５１】図４９に示される第２の下位ＣＰＵのアドレ
スマップにおける実効アドレスの計算方法を図５０と共
に例示する説明図である。
スマップにおける実効アドレスの計算方法を図５０と共
に例示する説明図である。
【図５２】命令拡張用前置命令コード、ＭＯＶ．Ｗ ＃
ｘｘ，Ｒ０に相当する命令コードに前記ディスティネー
ション情報を付加した命令コードを組合せて１命令とみ
なされる命令を実行したときのタイミング図である。
ｘｘ，Ｒ０に相当する命令コードに前記ディスティネー
ション情報を付加した命令コードを組合せて１命令とみ
なされる命令を実行したときのタイミング図である。
【図５３】検討課題Ｄに関する発明のマイクロコンピュ
ータが有するＣＰＵの一例を示すブロック図である。
ータが有するＣＰＵの一例を示すブロック図である。
【図５４】図５３のＣＰＵにおけるビットテスト命令の
命令フォーマットを例示する説明図である。
命令フォーマットを例示する説明図である。
【図５５】図５３のＣＰＵにおけるビット条件分岐命令
の命令フォーマットを図５６及び図５７と共に示す説明
図である。
の命令フォーマットを図５６及び図５７と共に示す説明
図である。
【図５６】図５３のＣＰＵにおけるビット条件分岐命令
の命令フォーマットを図５５及び図５７と共に示す説明
図である。
の命令フォーマットを図５５及び図５７と共に示す説明
図である。
【図５７】図５３のＣＰＵにおけるビット条件分岐命令
の命令フォーマットを図５５及び図５６と共に示す説明
図である。
の命令フォーマットを図５５及び図５６と共に示す説明
図である。
【図５８】図５３のＣＰＵにおけるビット条件分岐命令
を考慮したときの別の命令フォーマットにおける命令コ
ードの組み合わせを例示する説明図である。
を考慮したときの別の命令フォーマットにおける命令コ
ードの組み合わせを例示する説明図である。
【図５９】テンポラリデータレジスタＴＲＤの判定回路
の論理構成及び分岐制御論理を論理記述で例示する説明
図である。
の論理構成及び分岐制御論理を論理記述で例示する説明
図である。
【図６０】ビットテスト命令及びビット条件分岐命令の
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６１及び図６２と共に論理記述で例示する説
明図である。
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６１及び図６２と共に論理記述で例示する説
明図である。
【図６１】ビットテスト命令及びビット条件分岐命令の
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６０及び図６２と共に論理記述で例示する説
明図である。
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６０及び図６２と共に論理記述で例示する説
明図である。
【図６２】ビットテスト命令及びビット条件分岐命令の
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６０及び図６１と共に論理記述で例示する説
明図である。
一部（第１のワード）に対する命令デコーダＤＥＣの論
理構成を図６０及び図６１と共に論理記述で例示する説
明図である。
【図６３】条件分岐命令の一部に対する命令デコーダＤ
ＥＣの論理構成を図６４及び図６５と共に論理記述によ
って例示する説明図である。
ＥＣの論理構成を図６４及び図６５と共に論理記述によ
って例示する説明図である。
【図６４】条件分岐命令の一部に対する命令デコーダＤ
ＥＣの論理構成を図６３及び図６５と共に論理記述によ
って例示する説明図である。
ＥＣの論理構成を図６３及び図６５と共に論理記述によ
って例示する説明図である。
【図６５】条件分岐命令の一部に対する命令デコーダＤ
ＥＣの論理構成を図６３及び図６４と共に論理記述によ
って例示する説明図である。
ＥＣの論理構成を図６３及び図６４と共に論理記述によ
って例示する説明図である。
【図６６】サブルーチン分岐命令の一部に対する命令デ
コーダＤＥＣの論理構成を図６７及び図６８と共に論理
記述によって例示する説明図である。
コーダＤＥＣの論理構成を図６７及び図６８と共に論理
記述によって例示する説明図である。
【図６７】サブルーチン分岐命令の一部に対する命令デ
コーダＤＥＣの論理構成を図６６及び図６８と共に論理
記述によって例示する説明図である。
コーダＤＥＣの論理構成を図６６及び図６８と共に論理
記述によって例示する説明図である。
【図６８】サブルーチン分岐命令の一部に対する命令デ
コーダＤＥＣの論理構成を図６６及び図６７と共に論理
記述によって例示する説明図である。
コーダＤＥＣの論理構成を図６６及び図６７と共に論理
記述によって例示する説明図である。
【図６９】他の演算命令に対する命令デコーダＤＥＣの
論理構成を図７０と共に論理記述によってを例示する説
明図である。
論理構成を図７０と共に論理記述によってを例示する説
明図である。
【図７０】他の演算命令に対する命令デコーダＤＥＣの
論理構成を図６９と共に論理記述によってを例示する説
明図である。
論理構成を図６９と共に論理記述によってを例示する説
明図である。
【図７１】更に他の演算命令に対する命令デコーダＤＥ
Ｃの論理構成を図７２と共に論理記述で例示する説明図
である。
Ｃの論理構成を図７２と共に論理記述で例示する説明図
である。
【図７２】更に他の演算命令に対する命令デコーダＤＥ
Ｃの論理構成を図７１と共に論理記述で例示する説明図
である。
Ｃの論理構成を図７１と共に論理記述で例示する説明図
である。
【図７３】ビット条件分岐命令の第１の例（ＢＢＳ ＃
０，＠ＦＦＦＦＦＥ，＄＋２０）の実行タイミングを例
示するタイミングチャートである。
０，＠ＦＦＦＦＦＥ，＄＋２０）の実行タイミングを例
示するタイミングチャートである。
【図７４】ビット条件サブルーチン分岐命令の例（ＢＢ
ＳＲ ＃５，＠ＦＦＦＥ００，＄＋３００）の実行タイ
ミングを例示するタイミングチャートである。
ＳＲ ＃５，＠ＦＦＦＥ００，＄＋３００）の実行タイ
ミングを例示するタイミングチャートである。
【図７５】ビットテスト命令の第１の例（ＢＴＳＴ ＃
０，＠ＦＦＦＦＦＥ）の実行タイミングを例示するタイ
ミングチャートである。
０，＠ＦＦＦＦＦＥ）の実行タイミングを例示するタイ
ミングチャートである。
【図７６】ビットテスト命令の第２の例（ＢＴＳＴ ＃
１，＠ＥＲ０＋）の実行タイミングを例示するタイミン
グチャートである。
１，＠ＥＲ０＋）の実行タイミングを例示するタイミン
グチャートである。
【図７７】ビットセット命令の例（ＢＳＥＴ ＃２，＠
ＥＲ０＋）の実行タイミングを例示するタイミングチャ
ートである。
ＥＲ０＋）の実行タイミングを例示するタイミングチャ
ートである。
【図７８】ビット条件分岐命令の第２の例（ＢＢＣ ＃
０，＠ＥＲ０＋，＄＋２０）の実行タイミングを例示す
るタイミングチャートである。
０，＠ＥＲ０＋，＄＋２０）の実行タイミングを例示す
るタイミングチャートである。
【図７９】検討課題Ｅの本発明に係るデータ処理装置の
一例であるマイクロコンピュータのブロック図である。
一例であるマイクロコンピュータのブロック図である。
【図８０】ＣＰＵのアドレス空間を示す説明図である。
【図８１】複数汎用レジスタの転送命令（ＭＯＶＭ）の
機能を例示する説明図である。
機能を例示する説明図である。
【図８２】複数汎用レジスタの転送命令（ＭＯＶＭ）に
よるデータ転送のデータ配置を例示する説明図である。
よるデータ転送のデータ配置を例示する説明図である。
【図８３】複数汎用レジスタの転送命令（ＭＯＶＭ）の
ような命令を示す前置命令コード（命令拡張用前置命令
コード）を例示する説明図である。
ような命令を示す前置命令コード（命令拡張用前置命令
コード）を例示する説明図である。
【図８４】検討か課題Ｅの発明に係るデータ処理装置の
一例であるＣＰＵの詳細な一例を示すブロック図であ
る。
一例であるＣＰＵの詳細な一例を示すブロック図であ
る。
【図８５】レジスタセレクタの一部と命令レジスタの詳
細を示すブロック図である。
細を示すブロック図である。
【図８６】レジスタセレクタに入力される制御信号ｓ１
〜ｓ３の機能を例示する説明図である。
〜ｓ３の機能を例示する説明図である。
【図８７】アドレスバッファを例示するブロック図であ
る。
る。
【図８８】レジスタ・レジスタ間のワードサイズの転送
命令（ＭＯＶ及びＭＯＶＭ命令）に対するデコーダの制
御論理の一部を論理記述によって示す説明図である。
命令（ＭＯＶ及びＭＯＶＭ命令）に対するデコーダの制
御論理の一部を論理記述によって示す説明図である。
【図８９】図８８の後に続く残りの論理記述を示す説明
図である。
図である。
【図９０】１６ビット絶対アドレスによる転送命令（Ｍ
ＯＶ及びＭＯＶＭ命令）に対するデコーダの制御論理の
一部を論理記述によって示す説明図である。
ＯＶ及びＭＯＶＭ命令）に対するデコーダの制御論理の
一部を論理記述によって示す説明図である。
【図９１】図９０の後に続く残りの論理記述の説明図で
ある。
ある。
【図９２】図９１の後に続く残りの論理記述の説明図で
ある。
ある。
【図９３】図８８及び図８９に記載の論理記述の制御に
よるレジスタ・レジスタ間の転送命令（ＭＯＶ及びＭＯ
ＶＭ命令）による制御動作に対応されるフローチャート
である。
よるレジスタ・レジスタ間の転送命令（ＭＯＶ及びＭＯ
ＶＭ命令）による制御動作に対応されるフローチャート
である。
【図９４】図９０乃至図９２に記載の論理記述の制御に
よる１６ビット絶対アドレスによる転送命令（ＭＯＶ及
びＭＯＶＭ命令）による制御動作に対応されるフローチ
ャートである。
よる１６ビット絶対アドレスによる転送命令（ＭＯＶ及
びＭＯＶＭ命令）による制御動作に対応されるフローチ
ャートである。
【図９５】レジスタ−レジスタ型の第１の転送命令（Ｍ
ＯＶ．Ｌ ＥＲ０，ＥＲ１）、第２の転送命令（ＭＯ
Ｖ．Ｌ ＥＲ８，ＥＲ１７）、及び複数レジスタの転送
命令の第１の例（ＭＯＶＭ．Ｗ Ｒ０−Ｒ１，Ｅ２８−
Ｅ２９）の実行タイミングを例示するタイミングチャー
トである。
ＯＶ．Ｌ ＥＲ０，ＥＲ１）、第２の転送命令（ＭＯ
Ｖ．Ｌ ＥＲ８，ＥＲ１７）、及び複数レジスタの転送
命令の第１の例（ＭＯＶＭ．Ｗ Ｒ０−Ｒ１，Ｅ２８−
Ｅ２９）の実行タイミングを例示するタイミングチャー
トである。
【図９６】複数レジスタの転送命令の第２の例（ＭＯＶ
Ｍ．Ｌ ＠ａａ：１６，ＥＲ０−ＥＲ１）の実行シーケ
ンスを例示するタイミングチャートである。
Ｍ．Ｌ ＠ａａ：１６，ＥＲ０−ＥＲ１）の実行シーケ
ンスを例示するタイミングチャートである。
【図９７】複数レジスタの転送命令の第３の例（ＭＯＶ
Ｍ．Ｗ Ｒ１０−Ｒ１１，＠ＥＲ６）の実行シーケンス
を例示するタイミングチャートである。
Ｍ．Ｗ Ｒ１０−Ｒ１１，＠ＥＲ６）の実行シーケンス
を例示するタイミングチャートである。
【図９８】ＣＰＵの開発環境の概略を例示する説明図で
ある。
ある。
【図９９】マイクロコンピュータのエミュレーション用
プロセッサを例示するブロック図である。
プロセッサを例示するブロック図である。
【図１００】マイクロコンピュータをプリンタ制御に用
いたマイクロコンピュータシステムを例示するブロック
図である。
いたマイクロコンピュータシステムを例示するブロック
図である。
１ シングルチップマイクロコンピュータ ２ ＣＰＵ ３ 割込みコントローラ ３０ 内部バス ３１ 割込み要求信号 ＤＥＣ 命令デコーダ ２００ ｐｆのデコード論理 ２０１ ｍｏｖのデコード論理 ２０２ ｅｘｅのデコード論理 ＣＨＧ 命令変更部 ＩＲ１、ＩＲ２ 命令レジスタ ｍｓｋｉｎｔ 割込みマスク信号 ｍｏｄ（ＭＯＤＳ，ＭＯＤＤ） モディファイ制御信号 ｍｋｍｏｖ 命令コード発生信号 ＥＸＥＣ 実行部 ＩＮＴＣ 割込み制御部 ＲＳＥＬ レジスタセレクタ ＲＤＢ リードデータバッファ ＷＤＢ ライトデータバッファ ＴＲＡ，ＴＲＤ テンポラリレジスタ ＰＣ プログラムカウンタ ＥＲ０〜ＥＲ７ 汎用レジスタ ＡＢ アドレスバッファ ＧＢ，ＷＢ，ＤＢ バス ＩＤＢ 内部データバス ＩＡＢ 内部アドレスバス ＡＬＵ 算術論理演算器 ２Ａ ＣＰＵ ｂｃ ビットコンディションフィールド ３６ 分岐制御信号 ３７ 分岐制御論理 ３８ 判定回路 ＡＵ 算術論理演算器 ５０１ マイクロコンピュータ ５０２ ＣＰＵ ５１０ バスコントローラ ｒ１、ｒ２ レジスタフィールド ｇｒ１、ｇｒ２ 省略可能な命令コードのレジスタフィ
ールド ＬＧＲ１，ＬＧＲ２ 命令レジスタ内のｇｒ１、ｇｒ２
のラッチ回路 ＬＡＴ１，ＬＡＴ２ レジスタセレクタ内のｇｒ２、ｒ
２のラッチ回路 ＬＯＧ１，ＬＯＧ２ レジスタセレクタ内のｒ１、ｒ２
の制御ロジック ｓ１〜ｓ３ レジスタフィールド値の制御信号
ールド ＬＧＲ１，ＬＧＲ２ 命令レジスタ内のｇｒ１、ｇｒ２
のラッチ回路 ＬＡＴ１，ＬＡＴ２ レジスタセレクタ内のｇｒ２、ｒ
２のラッチ回路 ＬＯＧ１，ＬＯＧ２ レジスタセレクタ内のｒ１、ｒ２
の制御ロジック ｓ１〜ｓ３ レジスタフィールド値の制御信号
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平11−320518 (32)優先日 平成11年11月11日(1999．11．11) (33)優先権主張国 日本（ＪＰ）
Claims (92)
- 【請求項１】 命令コードを読み込んで動作し、データ
またはアドレスを格納可能なレジスタを複数個持つデー
タ処理装置であって、 前記命令コードは基本単位から構成され、 前記命令コードはレジスタを指定する情報を持ち、 前記レジスタを指定する情報が、複数の命令コード基本
単位に分割されて、分割された一方のレジスタを指定す
る情報を持つ命令コードが省略可能とされ、 省略された場合に、省略されたレジスタ情報に代わって
所定のレジスタ情報が暗黙的に想定されることを特徴と
するデータ処理装置。 - 【請求項２】 データまたはアドレスを格納可能なレジ
スタを複数個備え、命令コードを読み込んで制御手段で
解読して動作するデータ処理装置であって、 前記命令コードは基本単位から構成され、前記レジスタ
を指定するレジスタ指定情報は複数の命令コード基本単
位に分割して保持させることが可能にされ、 前記制御制御手段は、前記命令コードが保有する前記レ
ジスタ指定情報の解読結果に基づいてレジスタを選択
し、分割された一方のレジスタ指定情報を持つ前置命令
コードが省略された場合には、省略されたレジスタ指定
情報に代わって所定のレジスタ指定情報を暗黙的に想定
してレジスタを選択するものであることを特徴とするデ
ータ処理装置。 - 【請求項３】 夫々複数個のレジスタを有するレジスタ
セットを複数個備え、命令コードを読み込んで制御手段
で解読し、その解読結果に従って前記レジスタを選択し
て動作可能なデータ処理装置であって、 前記命令コードはオペレーション指定領域とレジスタ指
定領域とを有し、 前記制御手段は、前記オペレーション指定領域に特定の
オペレーションコードを保有する前置命令コードに対し
て当該命令コードのレジスタ指定領域が保有するレジス
タ指定情報をレジスタセットの指定情報とみなし、これ
に続いて読み込んだ命令コードのレジスタ指定領域が保
有するレジスタ指定情報をそのレジスタセット内のレジ
スタの指定情報と見做してレジスタを選択し、前記前置
命令コードが前置されずに読み込まれた命令コードのレ
ジスタ指定領域が保有するレジスタ指定情報を規定のレ
ジスタセット内のレジスタの指定情報と見做してレジス
タを選択するものであることを特徴とするデータ処理装
置。 - 【請求項４】 命令コードを読み込んで動作し、データ
またはアドレスを格納可能なレジスタを複数個持つデー
タ処理装置であって、 命令コードを保持する第１の命令コード保持手段及び第
２の命令コード保持手段と、 命令コードをデコードする命令デコード手段と、 前記レジスタを選択する選択手段と、を含み、 前記第１の命令コード保持手段の出力は、前記第２の命
令コード保持手段、前記命令デコード手段及び前記レジ
スタ選択手段に結合され、 前記第２の命令コード保持手段の出力は、レジスタ選択
手段に結合され、 前記命令デコード手段の出力は、レジスタ選択手段及び
前記第２の命令コード保持手段に結合され、 前記命令デコード手段の前記第２の命令コード保持手段
への出力は、前記第２の命令コード保持手段に対するラ
ッチ信号と、所定の値へのセット信号を含み、 前記第２の命令コード保持手段に対するラッチ信号は、
前記命令デコード手段が所定の命令コードをデコードし
たとき発生し、 前記第２の命令コード保持手段に対する所定の値へのセ
ット信号は、前記所定の命令コードによって指定された
レジスタを用いる処理が終了された後に発生するもので
あることを特徴とするデータ処理装置。 - 【請求項５】 前記命令デコード手段は、命令の実行終
了に呼応して、前記第２の命令コード保持手段に対する
前記所定の値へのセット信号を発生させるものであるこ
とを特徴とする請求項４記載のデータ処理装置。 - 【請求項６】 更にデータ保持手段を含み、前記データ
保持手段の出力が前記第２の命令コード保持手段に結合
され、 前記所定の値へのセット信号の発生に呼応して、前記第
２の命令コード保持手段は、前記データ保持手段の値に
応じた値にセットされるものであることを特徴とする請
求項５記載のデータ処理装置。 - 【請求項７】 サブルーチン分岐又は例外処理時に使用
するスタックを指し示すスタックポインタを含み、 別のデータ保持手段を含み、前記別のデータ保持手段の
出力が、前記レジスタ選択手段に結合され、 前記レジスタ選択手段は、前記命令デコード手段の出力
と、前記別のデータ保持手段の出力とに呼応して、その
出力がスタックポインタを選択するものであることを特
徴とする請求項５又は６記載のデータ処理装置。 - 【請求項８】 前記前置命令コードを持たない別のデー
タ処理装置のための命令コードと同一の命令コードをも
って、当該別のデータ処理装置の命令実行機能を包含し
た上で、前記前置命令コードを用いることにより、レジ
スタ全体を利用する命令を実行可能であることを特徴と
する請求項２又は３記載のデータ処理装置。 - 【請求項９】 前記レジスタは、データの保持には全体
または２分割された領域を使用可能であり、前記分割さ
れた一方のビット数よりも多いビット数をもってアドレ
スの保持にも使用され、 分割された前記一方のビット数に相当するレジスタを有
する別のデータ処理装置のための命令コードと同一の命
令コードをもって、当該別のデータ処理装置の命令実行
機能を包含した上で、レジスタ全体を利用する命令を実
行可能であることを特徴とする請求項２又は３記載のデ
ータ処理装置。 - 【請求項１０】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタ間のデータ転送を行なう転送命令と、
レジスタ上のデータに対して演算を行なう演算命令とを
命令セットに含み、 前置命令コードと、前記転送命令の命令コードと、前記
演算命令の命令コードとを、順次読み込んで、一つの命
令として解釈し、メモリ上のデータに対する直接的な演
算を実行することを特徴とするデータ処理装置。 - 【請求項１１】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタ間のデータ転送を行なう転送命令と、
レジスタ上のデータに対して演算を行なう演算命令とを
命令セットに含み、 前置命令コードと、前記転送命令の命令コードと少なく
ともメモリを指定する部分が等しい命令コードと、前記
演算命令の命令コードと少なくとも演算を指定する部分
が等しい命令コードとを、順次読み込んで、一つの命令
として解釈し、メモリ上のデータに対する直接的な演算
を実行することを特徴とするデータ処理装置。 - 【請求項１２】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタ間のデータ転送を行なう転送命令と、
レジスタ上のデータに対して演算を行なう演算命令とを
命令セットに含み、 制御信号を発生する処理とメモリからラッチ手段への転
送を行う処理とラッチ手段の内容に対する演算を行う処
理とを実行する手段を有し、上記３つの処理を順次実行
することによって、メモリ上のデータに対する直接的な
演算を実行することを特徴とするデータ処理装置。 - 【請求項１３】 前記前置命令コードと、前記転送命令
の命令コードと、前記演算命令の命令コードとを、一つ
の命令として解釈したときは、当該１つの命令に含まれ
る夫々の命令コードで規定される処理の実行と実行との
間に割込み処理の実行を禁止し、 前記転送命令、前記演算命令を独立の命令として実行す
るときには、当該個々の命令の実行と実行との間に割込
み処理を実行可能であることを特徴とする請求項１０記
載のデータ処理装置。 - 【請求項１４】 演算結果を反映するフラグ手段を更に
有し、 前記前置命令コードと、前記転送命令の命令コードと、
前記演算命令の命令コードとを、一つの命令として解釈
したときは、前記転送命令の命令コードの実行時に、前
記フラグ手段の変化を抑止し、 前記転送命令を独立の命令として実行する場合には、前
記フラグ手段の変化を可能とするものであることを特徴
とする請求項１０又は１３記載のデータ処理装置。 - 【請求項１５】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタ間のデータ転送を行なう転送命令を命
令セットに含み、 前置命令コードと、前記転送命令の命令コードと、別の
転送命令の命令コードとを、順次読み込んで、一つの命
令として解釈し、メモリとの間の直接的なデータ転送を
実行するものであることを特徴とするデータ処理装置。 - 【請求項１６】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタ間のデータ転送を行なう転送命令を命
令セットに含み、 制御信号を発生する処理とメモリからラッチ手段への転
送を行う処理とラッチ手段からメモリへの転送を行う処
理とを実行する手段を有し、上記３つの処理を順次実行
することによって、メモリとの間の直接的なデータ転送
を実行するものであることを特徴とするデータ処理装
置。 - 【請求項１７】 前記前置命令コードと、前記転送命令
の命令コードと、別の転送命令の命令コードとを、一つ
の命令として解釈したときは、当該１つの命令に含まれ
る夫々の命令コードで規定される処理の実行と実行との
間に割込み処理の実行を禁止し、 前記転送命令、前記別の転送命令を実行する場合には、
当該個々の命令の実行と実行との間に割込み処理を実行
可能であることを特徴とする請求項１５記載のデータ処
理装置。 - 【請求項１８】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタの間のデータ転送を行なう転送命令
と、レジスタ上のデータに対する演算命令とを命令セッ
トに含み、 前記転送命令と演算命令を持つ別のマイクロコンピュー
タの命令コードを包含した上で、 前記別のマイクロコンピュータが処理対象とはしない前
置命令コードと、前記転送命令の命令コードと、前記演
算命令の命令コードとを、順次読み込んで、一つの命令
として解釈し、前記別のマイクロコンピュータが持たな
い、メモリ上のデータに対する直接的な演算を実行する
命令を、命令セットに含むものであることを特徴とする
データ処理装置。 - 【請求項１９】 前記前置命令コードと、前記転送命令
の命令コードと、前記演算命令の命令コードとを、一つ
の命令として解釈したときは、当該１つの命令に含まれ
る夫々の命令コードで規定される処理の実行と実行との
間に割込み処理の実行を禁止し、 前記転送命令、前記演算命令を独立の命令として実行す
るときには、当該個々の命令の実行と実行との間に割込
み処理を実行可能であることを特徴とする請求項１８記
載のデータ処理装置。 - 【請求項２０】 演算結果を反映するフラグ手段を更に
有し、 前記前置命令コードと、前記転送命令の命令コードと、
前記演算命令の命令コードとを、一つの命令として解釈
したときは、前記転送命令の命令コードの実行時に、前
記フラグ手段の変化を抑止し、 前記転送命令を独立の命令として実行する場合には、前
記フラグ手段の変化を可能とするものであることを特徴
とする請求項１８又は１９記載のデータ処理装置。 - 【請求項２１】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するデータ処
理装置であって、 メモリとレジスタの間のデータ転送を行なう第１、第２
の転送命令を命令セットに含み、 前記第１、第２の転送命令を持つ別のマイクロコンピュ
ータの命令コードを包含した上で、 前記別のマイクロコンピュータが処理対象とはしない前
置命令コードと、前記第１の転送命令の命令コードと、
前記第２の転送命令の命令コードとを、順次読み込ん
で、一つの命令として解釈し、前記別のマイクロコンピ
ュータの持たない、メモリとの間の直接的なデータ転送
を実行する命令を、命令セットに含むものであることを
特徴とするデータ処理装置。 - 【請求項２２】 前記前置命令コードと、前記第１の転
送命令の命令コードと、前記第２の転送命令の命令コー
ドとを、一つの命令として解釈したときは、当該１つの
命令に含まれる夫々の命令コードで規定される処理の実
行と実行との間に割込み処理の実行を禁止し、 前記第１の転送命令と、前記第２の転送命令を独立の命
令として実行する場合には、当該個々の命令に実行と実
行との間に割込み処理を実行可能であることを特徴とす
る請求項２１記載のデータ処理装置。 - 【請求項２３】 前記メモリ上のデータに対する直接的
な演算とは、前記命令コードには明示されないデータラ
ッチ手段へメモリからデータをロードし、当該データラ
ッチ手段にロードしたデータを用いて行なう演算処理で
あることを特徴とする請求項１０又は１８記載のデータ
処理装置。 - 【請求項２４】 前記メモリとの間の直接的なデータ転
送とは、前記命令コードには明示されないデータラッチ
手段へメモリからデータをロードし、当該データラッチ
手段のデータを前記メモリにストアする処理であること
を特徴とする請求項１５又は２１記載のデータ処理装
置。 - 【請求項２５】 請求項１０乃至２４の何れか１項記載
のデータ処理装置と、前記データ処理装置に接続される
バスと、前記バスに接続され、前記データ処理装置によ
る前記転送命令の命令コードの実行によってアクセスさ
れるメモリと、を１個の半導体チップに含んで成るもの
であることを特徴とする半導体装置。 - 【請求項２６】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有し、 メモリとレジスタの間のデータ転送を行なう転送命令を
命令セットに含み、 前記転送命令の命令コードはデータの転送元又は転送先
を指示するためのデータレジスタフィールドを有する、
マイクロコンピュータであって、 前記命令セットには、前記転送命令の命令コードを、命
令コードの先頭でない位置に含む命令コードを持つ別の
命令を更に含み、 前記別の命令の命令コード中においては、前記転送命令
の命令コードにおける前記データの転送元または転送先
を指示するためのデータレジスタフィールドを使用せ
ず、前記データの転送元または転送先を指示するための
情報フィールドを、前記命令コードの別の位置に保持す
るものであることを特徴とするマイクロコンピュータ。 - 【請求項２７】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有するマイクロ
コンピュータであって、 第１の命令コードと第２の命令コードを含んだ命令と、
前記第２の命令コードのみを持つ命令とを命令セットに
含み、 前記第１の命令コードは、メモリ上のデータをリード又
はライトするための情報を保持するレジスタフィールド
を持たず、 前記第１の命令コードの実行には、メモリ上のデータの
リード又はライトを行なわず、命令のリード動作のみを
行い、続く命令コードに対する制御信号を発生し、 前記第２の命令コードは、メモリ上のデータをリード又
はライトするための情報を保持するレジスタフィールド
を持ち、 前記第２の命令コードの実行には、命令のリードと、前
記レジスタフィールドの情報に基づくメモリのリード又
はライトを行い、前記第１の命令コードの発生した制御
信号に基づき、前記メモリに対するリード又はライトの
データ転送先又は転送元の何れかを変更するものである
ことを特徴とするマイクロコンピュータ。 - 【請求項２８】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有し、メモリと
レジスタとの間のデータ転送を行なう転送命令と、レジ
スタ上のデータに対して演算を行なう演算命令とを命令
セットに含むマイクロコンピュータであって、 前記命令セットは、前置命令コードと、前記転送命令の
命令コードと、前記演算命令の命令コードとを、順次読
み込んで、一つの命令として解釈し、メモリ上のデータ
に対する演算を実行する命令を更に含み、 前記転送命令、前記演算命令、及び演算結果をメモリに
ライトするための転送命令の各実行時間の合計より、前
記メモリ上のデータに対する演算を実行する命令の実行
時間が短いものであることを特徴とするマイクロコンピ
ュータ。 - 【請求項２９】 命令コードを読み込んで動作し、デー
タ又はアドレスを格納可能なレジスタを有し、メモリと
レジスタとの間のデータ転送を行なう転送命令と、レジ
スタ上のデータに対して演算を行なう演算命令とを命令
セットに含むマイクロコンピュータであって、 前記命令セットは、前置命令コードと、前記転送命令の
命令コードと少なくともメモリを指定する部分が等しい
命令コードと、前記演算命令の命令コードと少なくとも
演算を指定する部分の等しい命令コードとを、順次読み
込んで、一つの命令として解釈し、メモリ上のデータに
対する演算を実行する命令を更に含み、 前記転送命令、前記演算命令、及び演算結果をメモリに
ライトするための転送命令の各実行時間の合計より、前
記メモリ上のデータに対する演算を実行する命令の実行
時間が短いものであることを特徴とするマイクロコンピ
ュータ。 - 【請求項３０】 前記命令セットは、前置命令コード
と、前記転送命令の命令コードと、前記演算命令の命令
コードとを、順次読み込んで、一つの命令として解釈
し、メモリ上のデータと汎用レジスタ上のデータに対す
る演算を行い、演算結果を汎用レジスタに格納する別の
命令を更に含み、 前記転送命令、及び前記演算命令の実行時間の合計よ
り、前記メモリ上のデータと汎用レジスタ上のデータに
対する演算を行い、演算結果を汎用レジスタに格納する
別の命令の実行時間が長いものであることを特徴とする
請求項２８記載のマイクロコンピュータ。 - 【請求項３１】 命令コードを読み込んで動作するマイ
クロコンピュータであって、 命令コードをデコードする手段を有し、 前記デコード手段は、所定の命令コードを解読して、次
の命令コードに対して、第１のデータの出力先または入
力元を指示する第１の制御信号と、第２のデータの出力
先または入力元を指示する第２の制御信号とを発生する
ものであることを特徴とするマイクロコンピュータ。 - 【請求項３２】 前記デコード手段は、前記所定の命令
コードを解読して、次の命令コードに対して、更に、演
算または転送対象とされるデータのサイズを指示する信
号とを発生するものであることを特徴とする請求項３１
記載のマイクロコンピュータ。 - 【請求項３３】 命令コードを読み込んで動作するマイ
クロコンピュータであって、 命令コードをデコードする手段と、 データ又はアドレスを格納可能なレジスタと、 データを演算する演算手段と、 前記命令コードでは明示されずにデータをラッチするラ
ッチ手段を含み、 前記デコード手段は、第１の制御信号を発生すると共
に、所定の命令コードと前記第１の制御信号を解読し
て、前記演算手段の入力データの入力元又は出力データ
の出力先の少なくとも一方を、前記レジスタ又はラッチ
手段の何れから選択するかを制御する第２の制御信号を
生成するものであることを特徴とする請求項３２記載の
マイクロコンピュータ。 - 【請求項３４】 前記ラッチ手段は、テンポラリレジス
タ及びデータバッファレジスタの中から選ばれたレジス
タであることを特徴とする請求項３３記載のマイクロコ
ンピュータ。 - 【請求項３５】 前記デコード手段は、第１の命令コー
ドを解読して前記第１の制御信号を出力し、第２の命令
コードと前記第１の制御信号を解読して前記第２の制御
信号を出力し、 前記第２の制御信号は、メモリ上のデータをリードする
アドレス信号とリード動作を指示するリード信号であ
り、前記第１の制御信号が第１のレベルであるときに
は、メモリからのリードデータを前記レジスタに格納さ
せ、前記第１の制御信号が第２のレベルであるときに
は、メモリからのリードデータを前記ラッチ手段に格納
させるものであることを特徴とする請求項３３記載のマ
イクロコンピュータ。 - 【請求項３６】 前記第１の命令コードは前置命令コー
ドであり、前記第２の命令コードは転送命令コードであ
ることを特徴とする請求項３５記載のマイクロコンピュ
ータ。 - 【請求項３７】 前記デコード手段は、第３の命令コー
ドと前記第１の制御信号を解読し、前記第１の制御信号
が第１のレベルであるときには前記レジスタのデータを
前記演算手段の入力に供給させ、制御信号が第２のレベ
ルであるときには前記ラッチ手段のデータを前記演算手
段の入力に供給させるものであることを特徴とする請求
項３５記載のマイクロコンピュータ。 - 【請求項３８】 前記デコード手段は、第３の命令コー
ドと前記第１の制御信号を解読し、制御信号が第１のレ
ベルであるときには、前記レジスタに前記演算手段の出
力データを供給させ、前記第１の制御信号が第２のレベ
ルであるときには、前記ラッチ手段に前記演算手段の出
力データを供給させるものであることを特徴とする請求
項３７記載のマイクロコンピュータ。 - 【請求項３９】 前記デコード手段は、第３の命令コー
ドと前記第１の制御信号を解読して、第４の命令コード
を発生させ、発生させた前記第４の命令コードを入力し
て解読し、この第４の命令コードの結果に従ってメモリ
へのデータをライトする制御信号信号を発生させるもの
であることを特徴とする請求項３８記載のマイクロコン
ピュータ。 - 【請求項４０】 命令コードでは明示されずにデータを
ラッチする更に別のラッチ手段を持ち、 前記デコード手段は、第２の命令コード（転送命令コー
ド）を解読しては前記発生したメモリのアドレスの情報
を前記別のラッチ手段に格納し、前記第４の命令コード
の解読結果に従って、前記別のラッチ手段に格納したア
ドレスの情報に基づいて、メモリへのデータをライトさ
せるものであることを特徴とする請求項３９記載のマイ
クロコンピュータ。 - 【請求項４１】 前記第３の命令コードは演算命令コー
ドであることを特徴とする請求項３７乃至４０の何れか
１項記載のマイクロコンピュータ。 - 【請求項４２】 前記デコード手段は、第１の命令コー
ド、第２の命令コード、及び第３の命令コードで規定さ
れる処理の実行と実行との間に割込み処理の実行を禁止
する制御信号を生成するものであることを特徴とする請
求項３７又は３８記載のマイクロコンピュータ。 - 【請求項４３】 前記デコード手段は、第１の命令コー
ド、第２の命令コード、第３の命令コード、及び第４の
命令コードで規定される処理の実行と実行との間に割込
み処理の実行を禁止する制御信号を生成するものである
ことを特徴とする請求項３９又は４０記載のマイクロコ
ンピュータ。 - 【請求項４４】 命令を所定の手順にしたがって実行す
るデータ処理装置であって、 第１の別のデータ処理装置の命令実行機能を包含するこ
とによって当該第１の別のマイクロコンピュータの命令
コードと同一の命令コードを実行可能であり、 第２の別のデータ処理装置の命令実行機能を包含するこ
とによって当該第２の別のデータ処理装置の命令コード
と同一の命令コードを実行可能であって、 前記第１の別のデータ処理装置の命令実行機能に包含さ
れず、前記第２の別のデータ処理装置の命令実行機能に
包含されるところの、オペランド指定とオペレーション
指定との双方又は何れか一方に関し、複数の前記指定を
組み合わせた命令と、前記第２の別のデータ処理装置の
命令実行機能に包含されず、前記第１の別のデータ処理
装置の命令実行機能に包含されるところの、オペランド
指定とオペレーション指定との双方又は何れか一方に関
し、複数の前記指定を組み合わせた命令と、を実行する
命令実行手段を含んで成るものであることを特徴とする
データ処理装置。 - 【請求項４５】 前記オペランド指定は、実行アドレス
の演算、汎用レジスタ、又はアドレス空間に関する指定
であることを特徴とする請求項４４記載のデータ処理装
置。 - 【請求項４６】 有効なアドレスのビット数とベクタ及
びスタックの単位サイズとが相違される第１動作モード
と第２の動作モードとを切替え可能に有し、 前記第１の動作モードにおける有効なアドレスのビット
数と、ベクタ及びスタックの単位サイズが、前記第１の
別のデータ処理装置と同等であり、 前記第２の動作モードにおける有効なアドレスのビット
数と、ベクタ及びスタックの単位サイズが、前記第２の
別のデータ処理装置と同等であることを特徴とする請求
項４４又は４５記載のデータ処理装置。 - 【請求項４７】 命令を所定の手順にしたがって実行す
るデータ処理装置であって、 データ情報の保持には全体又は２分割した領域を利用可
能であり、且つ、２分割された下位側のビット数よりも
多いビット数を以ってアドレス情報の保持にも利用可能
な汎用レジスタを複数有し、 前記２分割した下位側のビット数に相当する汎用レジス
タを、所定の複数有する第１の別のデータ処理装置の命
令のコードと同一ビット数の命令のコードを実行可能な
ように当該第１の別のデータ処理装置の命令実行機能を
包含した上で、前記２分割可能な汎用レジスタの全体を
利用する命令を実行し、また、前記２分割可能な汎用レ
ジスタを前記所定の複数よりも少ない数だけ有する第２
の別のデータ処理装置の命令のコードと同一ビット数の
命令コードを実行可能なように当該第２の別のデータ処
理装置の命令実行機能を包含した命令実行手段を有して
成るものであることを特徴とするデータ処理装置。 - 【請求項４８】 第１のデータ処理装置における未定義
の命令のコードを前置命令コードとし、前記前置命令コ
ードは、これに続く、第１のデータ処理装置の命令コー
ドの定義を変更して、第１のデータ処理装置では定義さ
れていない、オペランド指定とオペレーション指定との
双方又は何れか一方に関し、複数の前記指定を組合せた
命令を定義することにより、前記第１のデータ処理装置
の命令を包含する命令を有する第２のデータ処理装置の
命令を実現し、 前記第２のデータ処理装置の命令の一部によって第３の
データ処理装置の命令を実現することを特徴とするデー
タ処理装置の開発方法。 - 【請求項４９】 前記前置命令コードはこれに続く命令
コードによって指定される汎用レジスタの指定を変更可
能にするものであることをと特徴とする請求項４８記載
のデータ処理装置の開発方法。 - 【請求項５０】 前記前置命令コードは、これに続く転
送命令コードと、別の転送命令のコードまたは演算命令
のコードの内の２つ以上の命令コードによって、メモリ
上のデータの操作を定義するもであることを特徴とする
請求項４８記載のデータ処理装置の開発方法。 - 【請求項５１】 前記第１及び第２のデータ処理装置は
ＣＰＵであり、前記第１のデータ処理装置は命令実行機
能上第２のデータ処理装置に対する下位ＣＰＵであり、
前記第２のデータ処理装置は命令実行機能上第１のデー
タ処理装置に対する上位ＣＰＵであることを特徴とする
請求項４８乃至５０の何れか１項記載のデータ処理装置
の開発方法。 - 【請求項５２】 請求項４４乃至４７の何れか１項記載
のデータ処理装置と、エミュレーションインタフェース
とを含み、前記データ処理装置の命令実行によって、前
記第１、第２の別のデータ処理装置の命令実行を代行可
能なものであることを特徴とするエミュレーション用プ
ロセッサ。 - 【請求項５３】 請求項５２記載のエミュレーション用
プロセッサを搭載し、ユーザプログラムを実行するエミ
ュレーション用プロセッサにその内部状態を制御させる
為の制御プログラムを格納可能なエミュレーションプロ
グラム領域と、エミュレーションプログラム領域に前記
制御プログラムを格納するコントロールプロセッサとを
含んで成るものであることを特徴とするエミュレータ。 - 【請求項５４】 エミュレーション用プロセッサは、前
記制御プログラムに従った内部の設定状態に応じて前記
第１、第２の別のデータ処理装置の命令実行を代行可能
とされるものであることを特徴とする請求項５３記載の
エミュレータ。 - 【請求項５５】 請求項４４乃至４７の何れか１項記載
のデータ処理装置、第１の別のデータ処理装置又は第２
の別のデータ処理装置のプログラムを生成可能なソフト
ウェア開発装置であって、生成すべきプログラムの対象
となるデータ処理装置を選択する手段を有するものであ
ることを特徴とするソフトウェア開発装置。 - 【請求項５６】 データまたはアドレスを格納可能なレ
ジスタを複数個備え、命令コードを読み込んで制御手段
で解読して動作するデータ処理装置であって、 前記命令コードは基本単位から構成され、前記レジスタ
を指定するレジスタ指定情報は複数の命令コード基本単
位に分割して保持させることが可能にされ、 メモリとレジスタ間のデータ転送を行なう転送命令コー
ドと、レジスタ上のデータに対して演算を行なう演算命
令コードとを命令セットに含み、 前記制御手段は、前記命令コードが保有する前記レジス
タ指定情報の解読結果に基づいてレジスタを選択し、分
割された一方のレジスタ指定情報を持つ前置命令コード
が省略された場合には、省略されたレジスタ指定情報に
代わって所定のレジスタ指定情報を暗黙的に想定してレ
ジスタを選択し、また、前置命令コードと、前記転送命
令コードと、前記演算命令コードとを、順次読み込ん
で、一つの命令として解釈し、メモリ上のデータに対す
る直接的な演算を実行させるものであることを特徴とす
るデータ処理装置。 - 【請求項５７】 前記前置命令コードと、前記転送命令
コードと、前記演算命令コードとを、一つの命令として
解釈したときは、当該１つの命令に含まれる夫々の命令
コードで規定される処理の実行と実行との間に割込み処
理の実行を禁止し、 前記転送命令コード、前記演算命令コードを独立の命令
として実行するときには、当該個々の命令コードの実行
と実行との間に割込み処理を実行可能であることを特徴
とする請求項５６記載のデータ処理装置。 - 【請求項５８】 データまたはアドレスを格納可能なレ
ジスタを複数個備え、命令コードを読み込んで制御手段
で解読して動作するデータ処理装置であって、 前記命令コードは基本単位から構成され、前記レジスタ
を指定するレジスタ指定情報は複数の命令コード基本単
位に分割して保持させることが可能にされ、 メモリとレジスタ間のデータ転送を行なう転送命令コー
ドを命令セットに含み、 前記制御手段は、前記命令コードが保有する前記レジス
タ指定情報の解読結果に基づいてレジスタを選択し、分
割された一方のレジスタ指定情報を持つ前置命令コード
が省略された場合には、省略されたレジスタ指定情報に
代わって所定のレジスタ指定情報を暗黙的に想定してレ
ジスタを選択し、また、前置命令コードと、前記転送命
令コードと、別の転送命令コードとを、順次読み込ん
で、一つの命令として解釈し、メモリとの間の直接的な
データ転送を実行させるものであることを特徴とするデ
ータ処理装置。 - 【請求項５９】 前記前置命令コードと、前記転送命令
コードと、別の転送命令コードとを、一つの命令として
解釈したときは、当該１つの命令に含まれる夫々の命令
コードで規定される処理の実行と実行との間に割込み処
理の実行を禁止し、 前記転送命令コード、前記別の転送命令コードを個々に
実行する場合には、当該個々の命令コードの実行と実行
との間に割込み処理を実行可能であることを特徴とする
請求項５８記載のデータ処理装置。 - 【請求項６０】 命令コードを読み込んで動作し、デー
タまたはアドレスを格納可能なレジスタを複数個持つデ
ータ処理装置であって、 命令コードを保持する第１の命令コード保持手段及び第
２の命令コード保持手段と、 命令コードをデコードする命令デコード手段と、 前記レジスタを選択する選択手段と、を含み、 命令セットにはメモリとレジスタ間のデータ転送を行な
う転送命令コードと、レジスタ上のデータに対して演算
を行なう演算命令コードとを含み、 前記デコード手段は、前置命令コードと、前記転送命令
コードと、前記演算命令コードとを、順次読み込んで、
一つの命令として解釈し、メモリ上のデータに対する直
接的な演算を実行させることが可能であり、 前記第１の命令コード保持手段の出力は、前記第２の命
令コード保持手段、前記命令デコード手段及び前記レジ
スタ選択手段に結合され、 前記第２の命令コード保持手段の出力は、レジスタ選択
手段に結合され、 前記命令デコード手段の出力は、レジスタ選択手段及び
前記第２の命令コード保持手段に結合され、 前記命令デコード手段の前記第２の命令コード保持手段
への出力は、前記第２の命令コード保持手段に対するラ
ッチ信号と、所定の値へのセット信号を含み、前記第２
の命令コード保持手段に対するラッチ信号は、前記命令
デコード手段が所定の命令コードをデコードしたとき発
生し、前記第２の命令コード保持手段に対する所定の値
へのセット信号は、前記所定の命令コードによって指定
されたレジスタを用いる処理が終了された後に発生され
るものであることを特徴とするデータ処理装置。 - 【請求項６１】 命令コードを読み込んで動作し、デー
タまたはアドレスを格納可能なレジスタを複数個持つデ
ータ処理装置であって、 命令コードを保持する第１の命令コード保持手段及び第
２の命令コード保持手段と、 命令コードをデコードする命令デコード手段と、 前記レジスタを選択する選択手段と、を含み、 命令セットにはメモリとレジスタ間のデータ転送を行な
う転送命令コードを含み、 前記デコード手段は、前置命令コードと、前記転送命令
コードと、別の転送命令コードとを、順次読み込んで、
一つの命令として解釈し、メモリとの間の直接的なデー
タ転送を実行させることが可能とされ、 前記第１の命令コード保持手段の出力は、前記第２の命
令コード保持手段、前記命令デコード手段及び前記レジ
スタ選択手段に結合され、 前記第２の命令コード保持手段の出力は、レジスタ選択
手段に結合され、 前記命令デコード手段の出力は、レジスタ選択手段及び
前記第２の命令コード保持手段に結合され、 前記命令デコード手段の前記第２の命令コード保持手段
への出力は、前記第２の命令コード保持手段に対するラ
ッチ信号と、所定の値へのセット信号を含み、前記第２
の命令コード保持手段に対するラッチ信号は、前記命令
デコード手段が所定の命令コードをデコードしたとき発
生し、前記第２の命令コード保持手段に対する所定の値
へのセット信号は、前記所定の命令コードによって指定
されたレジスタを用いる処理が終了された後に発生され
るものであることを特徴とするデータ処理装置。 - 【請求項６２】 前記メモリ上のデータに対する直接的
な演算とは、前記命令コードには明示されないデータラ
ッチ手段へメモリからデータをロードし、当該データラ
ッチ手段にロードしたデータを用いて行なう演算処理で
あることを特徴とする請求項５６又は６０記載のデータ
処理装置。 - 【請求項６３】 前記メモリとの間の直接的なデータ転
送とは、前記命令コードには明示されないデータラッチ
手段へメモリからデータをロードし、当該データラッチ
手段のデータを前記メモリにストアする処理であること
を特徴とする請求項５８又は６１記載のデータ処理装
置。 - 【請求項６４】 請求項５６乃至６３の何れか１項記載
のデータ処理装置と、前記データ処理装置に接続される
バスと、前記バスに接続され、前記データ処理装置によ
る前記転送命令の命令コードの実行によってアクセスさ
れるメモリと、を１個の半導体チップに含んで成るもの
であることを特徴とする半導体装置。 - 【請求項６５】 アドレス空間のビット数に相応するビ
ット数のプログラムカウント手段と、 データ情報の保持には全体又は２分割した領域を利用可
能であり、且つ、２分割された前記一方のビット数より
も多いビット数を以ってアドレス情報の保持にも利用可
能な複数の汎用レジスタと、 命令実行手段とを有し、前記命令実行手段は、データ情
報の保持に前記汎用レジスタの全体を利用する命令と、
前記汎用レジスタと別の記憶装置との間のデータ転送命
令とを実行可能であって、前記データ転送命令の転送デ
ータのビット数を、前記汎用レジスタの２分割した前記
一方のビット数以下とすることが可能であり、アドレス
空間上のデータを指定するためのアドレッシングモード
の一部をアドレス空間上で複数に分離された部分で有効
とするものである、ことを特徴とするデータ処理装置。 - 【請求項６６】 前記アドレス空間上で複数に分離され
た一方の部分は、命令実行の開始アドレスを指定するベ
クタを含み、他方の部分は、リード・ライト可能な別の
記憶装置のアドレスがマッピングされるものであること
を特徴とする請求項６５記載のデータ処理装置。 - 【請求項６７】 命令セットに含まれる命令コードを読
み込んで動作するデータ処理装置であって、 アドレス空間上のデータを読み込んで、前記データの所
定のビットが所定の状態であることに呼応して分岐を行
なう分岐命令を前記命令セットに含み、 前記分岐命令は、命令コードの基本単位の複数倍の情報
を含んで構成され、 前記分岐命令の第１の基本単位情報は、アドレス空間上
の指定されたデータを読み込んで、プログラミング上解
放されていないラッチ手段に格納する処理を指示し、 前記分岐命令の第２の基本単位情報は、前記ラッチ手段
に格納したデータの所定のビットを検査して、検査結果
に従って分岐するかしないかの処理を指示するものであ
ることを特徴とするデータ処理装置。 - 【請求項６８】 前記第１の基本単位情報は、アドレス
空間上のデータの指定方法に応じて複数種類の中から使
用可能とされ、 前記第２の基本単位情報は、分岐先アドレスの指定方法
に応じて複数種類の中から使用可能とされ、 前記分岐命令は、前記第１の基本単位情報と第２の基本
単位情報の種類の組合せに応じた動作を指示するもので
あることを特徴とする請求項６７記載のデータ処理装
置。 - 【請求項６９】 演算結果を反映するフラグ手段を更に
有し、 前記第２の基本単位情報は、独立した条件分岐命令とし
て機能することが可能であって、前記独立した条件分岐
命令として機能する時には、前記フラグ手段の所定の単
数又は複数のビットを検査し、その検査結果に従って分
岐する指示を与えるものであることを特徴とする請求項
６７又は６８記載のデータ処理装置。 - 【請求項７０】 命令セットに含まれる命令コードを読
み込んで動作するデータ処理装置であって、 メモリとレジスタ間のデータ転送を行う転送命令と、レ
ジスタに格納したデータの所定のビットを検査して、検
査結果に従って分岐するかしないかの動作を行う分岐命
令とを前記命令セットに含み、 前置命令コード、前記転送命令の命令コード、及び前記
分岐命令の命令コードを順次読み込んで、1つの命令と
して解釈し、アドレス空間上の指定されたデータを読み
込んで、プログラミング上解放されていないラッチ手段
に格納し、前記ラッチ手段に格納したデータの所定のビ
ットを検査して、検査結果に従って分岐するかしないか
の動作をおこなうものであることを特徴とするデータ処
理装置。 - 【請求項７１】 演算結果を反映するフラグ手段を更に
有し、前記前置命令コードと共に一つの命令として解釈
された前記転送命令は、前記フラグ手段の変化を抑止す
るものであることを特徴とする請求項７０記載のデータ
処理装置。 - 【請求項７２】 前記ラッチ手段に結合されたビット検
査手段を有し、 前記ビット検査手段は、前記前置命令コードと共に一つ
の命令として解釈される前記分岐命令の所定のビットに
従って、検査結果の出力を行い、 前記前置命令コードと共に一つの命令として解釈される
前記分岐命令は、前記検査結果の出力に呼応して、分岐
するかしないかの判定を行なうものであることを特徴と
する請求項７０又は７１項記載のデータ処理装置。 - 【請求項７３】 命令コードをデコードするデコード手
段を有し、 前記デコード手段は、前記前置命令コードと共に一つの
命令として解釈される前記転送命令を解読して、後続の
分岐命令の命令コードに対して動作の変更を指示する制
御信号を発生するものであることを特徴とする請求項７
０乃至７２の何れか1項記載のデータ処理装置。 - 【請求項７４】 前記前置命令コードと共に一つの命令
として解釈される前記転送命令及び分岐命令を実行する
とき、前記転送命令の命令コードで規定される処理と前
記分岐命令の命令コードで規定される処理との間に割込
み処理の挿入を禁止するものであることを特徴とする請
求項７０乃至７３の何れか1項記載のデータ処理装置。 - 【請求項７５】 命令セットに含まれる命令コードを読
み込んで動作するデータ処理装置であって、 アドレス空間上のデータを読み込み、読み込んだデータ
を用いてデータ処理を行う複合命令を前記命令セットに
含み、 前記複合命令は、命令コードの基本単位の複数倍の情報
を含んで構成され、 前記複合命令の第１の基本単位情報は、アドレス空間上
の指定されたデータを読み込んで、プログラミング上解
放されていないラッチ手段に格納する処理を指示し、 前記複合命令の第２の基本単位情報は、前記ラッチ手段
に格納したデータを用いた所定のデータ処理を指示する
ものであることを特徴とするデータ処理装置。 - 【請求項７６】 前記ラッチ手段はテンポラリデータレ
ジスタ又はテンポラリアドレスレジスタであることを特
徴とする請求項７５記載のデータ処理装置。 - 【請求項７７】 複数個の汎用レジスタを有し命令を実
行する実行手段と、命令を解読して前記実行手段を制御
する制御手段とを含むデータ処理装置であって、 前記制御手段に対して指定可能な複数個の汎用レジスタ
の組み合わせを固定的とし、当該組み合わせ固定的な複
数個の汎用レジスタとアドレス空間上のメモリとの間で
データ転送を実行させる複数レジスタ・メモリ間転送命
令を命令セットに含んで成るものであることを特徴とす
るデータ処理装置。 - 【請求項７８】 前記制御手段は前記複数レジスタ・メ
モリ間転送命令が保有する情報に従って前記実行手段の
演算器に最初にアクセスされるメモリアドレスを計算さ
せ、続いてアクセスされるメモリアドレスを前記実行手
段のアドレスバッファに更新させるものであることを特
徴とする請求項７７記載のデータ処理装置。 - 【請求項７９】 前記複数レジスタ・メモリ間転送命令
は、複数単位の命令コードで構成され、その一部の命令
コードは、単一の汎用レジスタとメモリとの間の転送命
令の命令コードと共通であることを特徴とする請求項７
７又は７８記載のデータ処理装置。 - 【請求項８０】 前記複数レジスタ・メモリ間転送命令
は、メモリのアドレスを指定する複数種類のアドレシン
グモードから選ばれた一つのアドレシングモードが指定
されているものであることを特徴とする請求項７７乃至
７９の何れか１項記載のデータ処理装置。 - 【請求項８１】 前記制御手段に対して指定可能な複数
個の汎用レジスタの組み合わせを固定的とし、当該組み
合わせ固定的な複数個の汎用レジスタと汎用レジスタと
の間でデータ転送を実行させる複数レジスタ・レジスタ
間転送命令を命令セットに含んで成るものであることを
特徴とする請求項７７乃至８０の何れか１項記載のデー
タ処理装置。 - 【請求項８２】 前記複数レジスタ・レジスタ間転送命
令は、レジスタを指定する情報の下位ビットが、転送元
レジスタと転送先レジスタとで共通とされていることを
特徴とする請求項８１記載のデータ処理装置。 - 【請求項８３】 前記レジスタは、データの保持には全
体または２分割された領域を使用可能であり、前記分割
された一方のビット数よりも多いビット数をもってアド
レスの保持にも使用され、 分割された前記一方のビット数に相当するレジスタを有
する別のデータ処理装置の命令コードと同一の命令コー
ドをもって、当該別のデータ処理装置の命令実行機能を
包含した上で、レジスタ全体を利用する命令を実行可能
であることを特徴とする請求項７７乃至８２の何れか１
項記載のデータ処理装置。 - 【請求項８４】 命令コードはレジスタを指定する情報
を持ち、前記レジスタを指定する情報が、複数の命令コ
ード基本単位に分割されて、分割された一方のレジスタ
を指定する情報を持つ命令コードが省略可能とされ、省
略された場合に、省略されたレジスタ情報に代わって所
定のレジスタ情報が暗黙的に想定されることを特徴とす
る請求項７７乃至８３の何れか１項記載のデータ処理装
置。 - 【請求項８５】 請求項７７乃至８４の何れか１項記載
のデータ処理装置と、送信又は受信回路と、送信又は受
信データを格納する記憶手段とを有し、前記記憶手段
が、前記データ処理装置のアドレス空間上に配置されて
成るものであることを特徴とするデータ処理システム。 - 【請求項８６】 複数個の汎用レジスタを有し命令を実
行する実行手段と、命令を解読して前記実行手段を制御
する制御手段とを含むデータ処理装置であって、 前記制御手段に対して指定可能な複数個の汎用レジスタ
の組み合わせを固定的とし、当該組み合わせ固定的な複
数個の汎用レジスタと汎用レジスタ又はアドレス空間上
の所定のアドレスエリアとの間でデータ転送を実行させ
る複数レジスタ転送命令を命令セットに含んで成るもの
であることを特徴とするデータ処理装置。 - 【請求項８７】 前記複数レジスタ転送命令は、命令拡
張コードとデータ転送命令コードと有し、 前記データ転送命令コードは、ソースデータ又はディス
ティネーションデータの少なくとも一方の所在をレジス
タ指定領域で指定するものであり、 前記命令拡張コードは、前記レジスタ指定領域で指定さ
れるレジスタを先頭に順次選択すべき複数個のレジスタ
の個数を指定するレジスタ個数指定領域を有し、 前記制御手段は、前記データ転送命令コードのレジスタ
指定領域で指定されたレジスタを起点にレジスタ個数指
定領域で指定された範囲を、前記組み合わせ固定的な複
数個の汎用レジスタとして指定するものであることを特
徴とする請求項８６記載のデータ処理装置。 - 【請求項８８】 前記複数レジスタ転送命令は、省略可
能なレジスタ拡張コードを更に有し、前記レジスタ拡張
コードは、データ転送命令コードのレジスタ指定領域の
情報と共にレジスタを指定する情報を有し、レジスタ拡
張コードが省略された場合には、省略されたレジスタ情
報に代わって所定のレジスタ情報が暗黙的に想定される
ことを特徴とする請求項８７記載のデータ処理装置。 - 【請求項８９】 前記レジスタ指定領域はソースデータ
及びディスティネーションデータの双方の所在を指定す
るものであることを特徴とする請求項８６乃至８８の何
れか１項記載のデータ処理装置。 - 【請求項９０】 前記制御手段は、レジスタ指定領域の
情報に従って指定可能な組み合せ固定的な複数個の汎用
レジスタを順次指定するための情報の下位複数ビット
を、転送元レジスタと転送先レジスタとで共通化して生
成することを特徴とする請求項８９記載のデータ処理装
置。 - 【請求項９１】 前記レジスタ指定領域は、ソースデー
タ又はディスティネーションデータの何れか一方を指定
し、他方のデータはデータ転送命令コードで指定される
メモリ上のデータであることを特徴とする請求項８６乃
至８８の何れか１項記載のデータ処理装置。 - 【請求項９２】 前記制御手段は、前記複数レジスタ転
送命令が保有する情報に従って前記実行手段の演算器に
最初にアクセスされるメモリアドレスを計算させ、続い
てアクセスされるメモリアドレスを前記実行手段のアド
レスバッファに更新させるものであることを特徴とする
請求項９１記載のデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000056019A JP2001202243A (ja) | 1999-04-30 | 2000-02-28 | データ処理装置 |
| KR1020000022824A KR20010007031A (ko) | 1999-04-30 | 2000-04-28 | 데이터 처리장치 |
| US09/559,571 US6745320B1 (en) | 1999-04-30 | 2000-04-28 | Data processing apparatus |
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12345099 | 1999-04-30 | ||
| JP15189099 | 1999-05-31 | ||
| JP19160899 | 1999-07-06 | ||
| JP11-191608 | 1999-11-11 | ||
| JP32051899 | 1999-11-11 | ||
| JP11-151890 | 1999-11-11 | ||
| JP11-123450 | 1999-11-11 | ||
| JP11-320518 | 1999-11-11 | ||
| JP2000056019A JP2001202243A (ja) | 1999-04-30 | 2000-02-28 | データ処理装置 |
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| Application Number | Title | Priority Date | Filing Date |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202243A true JP2001202243A (ja) | 2001-07-27 |
Family
ID=27526991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000056019A Pending JP2001202243A (ja) | 1999-04-30 | 2000-02-28 | データ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6745320B1 (ja) |
| JP (1) | JP2001202243A (ja) |
| KR (1) | KR20010007031A (ja) |
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| KR20010007031A (ko) | 2001-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050712 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050912 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |