JP2001251164A - アクティブインダクタンス回路及び２端子素子型アクティブインダクタンス回路並びに対称４端子型アクティブインダクタンス回路 - Google Patents

Abstract

(57)【要約】 【課題】 素子数を削減して周波数特性の劣化を防ぎ、
かつ差動入力差動出力型で動作可能な各種アクティブイ
ンダクタンス回路を得る。 【解決手段】 Ｔｒ．Ｎ１乃至Ｎ６は、バックゲート端
子とソース端子とがそれぞれ短絡接続されている。Ｔ
ｒ．Ｎ５，Ｎ６のドレイン端子間にコンデンサ（Ｃ ₀／
２）が接続され、かつ該ドレイン端子の各々がＴｒ．Ｎ
３，Ｎ４のソース端子とそれぞれ接続され、かつＴｒ．
Ｎ５，Ｎ６の各々のソース端子を接続する接続点と接地
との間に直流電流源（２×Ｉ₁）を備えた差動型積分器
と、ゲート端子の各々がＴｒ．Ｎ５，Ｎ６のドレイン端
子とそれぞれ接続され、かつ各々のソース端子を接続す
る接続点と接地との間に直流電流源（２×Ｉ₀）が接続
され、かつドレイン端子の各々が前記入力信号電圧端子
にそれぞれ接続されたＴｒ．Ｎ１，Ｎ２を含む電圧電流
変換部とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブインダ
クタンス回路及び２端子素子型アクティブインダクタン
ス回路並びに対称４端子型アクティブインダクタンス回
路に関し、特に、差動増幅器（以下、「差動対」と呼称
する）を有して、ラジオ受信機，テレビ受信機，衛星放
送受信機，ビデオレコーダー，及び移動体通信機等に使
用されるアクティブインダクタンス回路及び２端子素子
型アクティブインダクタンス回路並びに対称４端子型ア
クティブインダクタンス回路に関する。

【０００２】

【従来の技術】図７は、従来のＧＩＣ回路の回路構成の
一例を示す回路図である。従来のＧＩＣ回路は、図７に
示すように、２つのオペアンプ（ＯＰ−ＡＭＰ）と、５
つのインピーダンスＺ₁〜Ｚ₅を含み、該インピーダンス
Ｚ₁〜Ｚ₅のうち、Ｚ₂またはＺ₄のいずれか一つをコンデ
ンサにし、それ以外のインピーダンスを抵抗とすること
によって入力信号電圧Ｖinから見た接地との間のインピ
ーダンスがインダクタンスであるように見えるものであ
る。

【０００３】上記ＧＩＣ回路の場合は、必要なオペアン
プの数は、２個である。図８は、従来のＧＩＣ回路の回
路構成の他の一例を示す回路図である。従来のＧＩＣ回
路で、インダクタンスを２端子素子化した回路例として
は、図８に示すように、オペアンプの数を４個とするも
のがある。

【０００４】

【発明が解決しようとする課題】従来のＧＩＣ回路で
は、上記のとおり、２端子素子化にするために必要なオ
ペアンプの個数が４個となり、かつ、実用的な信号処理
のためには差動入力差動出力形式とする必要があって、
そのためには、８個のオペアンプを必要としており、素
子数の増大の問題に加えて、周波数特性の劣化を招いて
いた。

【０００５】ちなみに、従来のシステムが使用可能な周
波数帯は、上記オペアンプのＧＢ積（即ち、ゲインと帯
域幅との積）によって決定されている。また、高周波信
号処理や、ディジタル信号処理とアナログ信号処理とが
混在するシステム等では、信号同士のクロストークによ
る性能の劣化を回避する必要があり、そのためには、上
記の差動入力差動出力形式を実現する必要があるので、
更に多くの素子数を必要とし、そのため、ＩＣチップの
面積の増大やコストの増加が避けられない問題点であっ
た。

【０００６】本発明は、以上のような従来のＧＩＣ回路
で代表される回路の問題点に鑑みてなされたものであ
り、素子数を削減して周波数特性の劣化を防ぎ、かつ差
動入力差動出力型で動作可能なアクティブインダクタン
ス回路を提供することを目的とする。

【０００７】本発明の第２の目的は、素子数を削減して
周波数特性の劣化を防ぎ、かつ差動入力差動出力型で動
作可能な２端子素子型アクティブインダクタンス回路を
提供することを目的とする。

【０００８】本発明の第３の目的は、素子数を削減して
周波数特性の劣化を防ぎ、かつ差動入力差動出力型で動
作可能な対称４端子型アクティブインダクタンス回路を
提供することを目的とする。

【０００９】

【課題を解決するための手段】以上に説明したとおり、
本発明では、ＭＯＳトランジスタとコンデンサと直流電
流源で構成される差動対回路を有し、入力端子側から見
てインダクタンスとなるアクティブインダクタンス回路
であって、バックゲート端子とソース端子とがそれぞれ
短絡接続された第１乃至第６のＭＯＳトランジスタを有
し、前記第１と第２のＭＯＳトランジスタのゲート端子
間を入力信号電圧端子とする第１の差動対回路と、ドレ
イン端子間に第１のコンデンサが接続され、かつ該ドレ
イン端子の各々が前記第１と第２のＭＯＳトランジスタ
のソース端子とそれぞれ接続された前記第３と第４のＭ
ＯＳトランジスタの該ドレイン端子間を出力電圧端子と
する第２の差動対回路と、かつ、前記第３と第４のＭＯ
Ｓトランジスタのゲート端子が各々第４、第３のドレイ
ンに接続され、かつ前記第３と第４のＭＯＳトランジス
タの各々のソース端子を接続する接続点と接地との間に
接続された第１の直流電源とを備えた差動型積分器と、
ゲート端子の各々が前記第３と第４のＭＯＳトランジス
タのドレイン端子とそれぞれ接続され、かつ各々のソー
ス端子を接続する接続点と接地との間に第２の直流電源
が接続され、かつドレイン端子の各々が前記入力信号電
圧端子にそれぞれ接続された前記第５と第６のＭＯＳト
ランジスタを含む第３の差動対から成る電圧電流変換部
とを有することを特徴とするアクティブインダクタンス
回路が提供される。

【００１０】また、ＭＯＳトランジスタとコンデンサと
直流電流源で構成される差動対回路を有し、入力端子側
から見てインダクタンスとなる２端子素子型アクティブ
インダクタンス回路であって、バックゲート端子とソー
ス端子とがそれぞれ短絡接続された第１乃至第６のＭＯ
Ｓトランジスタを有し、ゲート端子と接地との間に入力
信号源とドライブインピーダンスとが直列接続された前
記第１のＭＯＳトランジスタと、ゲート端子と接地との
間に定電圧源と終端インピーダンスとが直列接続された
前記第２のＭＯＳトランジスタとを含む第１の差動対回
路と、ドレイン端子間に第１のコンデンサが接続され、
かつ該ドレイン端子の各々が前記第１と第２のＭＯＳト
ランジスタのソース端子とそれぞれ接続された前記第３
と第４のＭＯＳトランジスタの該ドレイン端子間を出力
電圧端子とし、かつ、前記第３と第４のＭＯＳトランジ
スタのゲート端子が各々第４、第３のドレインに接続す
る第２の差動対回路と、前記第３と第４のＭＯＳトラン
ジスタの各々のソース端子を接続する接続点と接地との
間に接続された第１の直流電源とを備えた差動型積分器
と、ゲート端子の各々が前記第３と第４のＭＯＳトラン
ジスタのドレイン端子とそれぞれ接続され、かつ各々の
ソース端子を接続する接続点と接地との間に第２の直流
電源が接続され、かつドレイン端子の各々が前記入力信
号電圧端子にそれぞれ接続された前記第５と第６のＭＯ
Ｓトランジスタを含む第３の差動対から成る電圧電流変
換部とを有することを特徴とする２端子素子型アクティ
ブインダクタンス回路が提供される。

【００１１】さらに、ＭＯＳトランジスタとコンデンサ
と直流電流源で構成される差動対回路を有し、２つの入
力端子側から見ていずれもインダクタンスとなる対称４
端子型アクティブインダクタンス回路であって、バック
ゲート端子とソース端子とがそれぞれ短絡接続された第
１乃至第１０のＭＯＳトランジスタを有し、前記第１と
第２のＭＯＳトランジスタのゲート端子間を第１の入力
信号電圧端子とする第１の差動対回路と、前記第３と第
４のＭＯＳトランジスタのゲート端子間を第２の入力信
号電圧端子とする第２の差動対回路と、ドレイン端子間
に第１のコンデンサが接続され、かつ該ドレイン端子の
各々が前記第１と第２のＭＯＳトランジスタ及び前記第
３と第４のＭＯＳトランジスタのソース端子とそれぞれ
接続された前記第５と第６のＭＯＳトランジスタの該ド
レイン端子間を出力電圧端子とする第３の差動対回路
と、かつ、前記第５と第６のＭＯＳトランジスタのゲー
ト端子が各々第６、第５のドレインと接続され、かつ前
記第５と第６のＭＯＳトランジスタの各々のソース端子
を接続する接続点と接地との間に接続された第１の直流
電源とを備えた差動型積分器と、ゲート端子の各々が前
記第５と第６のＭＯＳトランジスタのドレイン端子とそ
れぞれ接続され、かつ各々のソース端子を接続する接続
点と接地との間に第２の直流電源が接続され、かつドレ
イン端子の各々が前記第１の入力信号電圧端子にそれぞ
れ接続された前記第７と第８のＭＯＳトランジスタを含
む第４の差動対から成る電圧電流変換部と、ゲート端子
の各々が前記第５と第６のＭＯＳトランジスタのドレイ
ン端子とそれぞれ接続され、かつ各々のソース端子を接
続する接続点と接地との間に第３の直流電源が接続さ
れ、かつドレイン端子の各々が前記第２の入力信号電圧
端子にそれぞれ接続された前記第８と第１０のＭＯＳト
ランジスタを含む第５の差動対から成る電圧電流変換部
とを有し、かつ前記第１のＭＯＳトランジスタのソース
端子と前記第３のＭＯＳトランジスタのソース端子とが
接続され、かつ前記第２のＭＯＳトランジスタのソース
端子と前記第４のＭＯＳトランジスタのソース端子とが
接続されていることを特徴とする対称４端子型アクティ
ブインダクタンス回路が提供される。

【００１２】即ち、本発明は、２組の差動対により構成
された入出力積分器の回路に含まれるＭＯＳトランジス
タのコンダクタンスと、コンデンサと、電圧電流変換部
に含まれるＭＯＳトランジスタのコンダクタンスとの、
都合３種類のインピーダンスにより、インダクタンスと
して機能する回路を構成する。

【００１３】これにより、例えば、従来のＧＩＣ回路に
比べて、インピーダンスを持つ素子を少なくすることを
可能にし、また、上記インダクタンスとして機能する回
路を構成するために従来は必要であったオペアンプを不
要にすることで、素子数の削減効果に加えて、従来は該
オペアンプのＧＢ積で制限されていた動作可能な周波数
範囲を拡大することを可能にしている。

【００１４】また、上記インダクタンスとして機能する
回路を完全な２端子素子として構成するためには、従来
は４個のオペアンプを必要としていたが、上記と同様
に、該オぺアンプを不要にすることが可能であるので、
上記と同様に、素子数の削減効果に加えて、周波数範囲
を拡大することを可能にしている。

【００１５】さらに、従来は、単なる２端子素子を差動
信号でドライブするためには、上記のオペアンプを８個
必要としていたが、この場合にも、上記と同様に、該オ
ぺアンプを不要にすることが可能であるので、上記と同
様に、素子数の削減効果に加えて、周波数範囲を拡大す
ることを可能にしている。

【００１６】また、対称４端子網の回路が構成可能とな
ることで、従来のアクティブフィルタ技術では容易に実
現できなかった差動入力差動出力の信号処理回路を少な
い素子数で実現可能にし、インダクタンスとコンデンサ
とのπ型またはＴ型のラダー回路の実現を可能にしてい
る。

【００１７】さらに、対称４端子網の回路が構成可能と
なることで、差動信号でラダー型のフィルタ回路をドラ
イブする場合には、入力に対する出力電圧のオフセット
を、構成されるＱ値には依らずにほとんど消去すること
を可能にし、これにより、チェビシェフ特性や楕円特性
を持つ急峻なフィルタリングを実施可能にしている。

【００１８】また、少ない素子数でインダクタンスとし
て機能する回路を構成すると共に、回路全体をＰ型また
はＮ型のいずれか一種類のみのＭＯＳトランジスタで構
成できるので、バラツキ要因が低減し、従来のように諸
特性のマッチングを考慮する必要がなく、結果として、
設計の自由度を向上せしめることを可能にしている。

【００１９】さらに、Ｓ／Ｎ比等の回路の性能指標を向
上させ得ると共に、消費電力の節減やＩＣチップ面積の
縮小化を可能にし、ＩＣ回路に組み込む場合には、該Ｉ
Ｃ回路の設計・製造コストの低減を果たすことを可能に
している。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係るアクティブインダクタンス回路の回路構成を示
す回路図である。

【００２１】本実施の形態に係るアクティブインダクタ
ンス回路は、ゲート間に入力信号電圧（差動電圧）が印
加されて第１の差動対を構成するＮ型ＭＯＳトランジス
タＮ３，Ｎ４と、ドレイン端子がそれぞれ上記Ｎ型ＭＯ
ＳトランジスタＮ３，Ｎ４のソース端子と接続されて前
記第１の差動対の出力電圧を電流に変換するための第２
の差動対を構成するＮ型ＭＯＳトランジスタＮ５，Ｎ６
と、上記ＭＯＳトランジスタＮ３，Ｎ４のソース端子間
に接続されるコンデンサ（Ｃ₀／２）と、ＭＯＳトラン
ジスタＮ５とＭＯＳトランジスタＮ６のソース端子の短
絡接続点と接地間に接続される直流電流源（２×Ｉ₁）
と、上記第１と第２の差動対によって構成される差動型
積分器の出力電圧を電流に変換して上記差動型積分器の
入力信号（即ち、第１の差動対の入力信号）に帰還する
ための第３の差動対を構成するＭＯＳトランジスタＮ
１，Ｎ２と、ＭＯＳトランジスタＮ１，Ｎ２のソース端
子の短絡接続点と接地間に接続される直流電流源（２×
Ｉ₀）を含む。

【００２２】上記アクティブインダクタンス回路の出力
ポイントは、図１において電位Ｖ_O，−Ｖ_Oで示された端
子（即ち、ＭＯＳトランジスタＮ３のソース端子と、Ｍ
ＯＳトランジスタＮ４のソース端子）である。

【００２３】上記ＭＯＳトランジスタＮ３のソース端子
は、上記ＭＯＳトランジスタＮ５のドレイン端子と、上
記ＭＯＳトランジスタＮ４のソース端子は、上記ＭＯＳ
トランジスタＮ６のドレイン端子と、それぞれ接続され
る。

【００２４】上記ＭＯＳトランジスタＮ１のドレイン端
子は、上記ＭＯＳトランジスタＮ３のゲート端子（即
ち、入力信号端子の一つ）と、上記ＭＯＳトランジスタ
Ｎ２のドレイン端子は、上記ＭＯＳトランジスタＮ４の
ゲート端子（即ち、入力信号端子の他の一つ）と、それ
ぞれ接続される。

【００２５】前記ＭＯＳトランジスタＮ５とＮ６のゲー
ト端子は各々Ｎ６，Ｎ５ドレインと接続される上記ＭＯ
ＳトランジスタＮ１のゲート端子は、上記ＭＯＳトラン
ジスタＮ３のソース端子（即ち、出力信号端子の一つ）
と、上記ＭＯＳトランジスタＮ２のゲート端子は、上記
ＭＯＳトランジスタＮ４のソース端子（即ち、出力信号
端子の他の一つ）と、それぞれ接続される。

【００２６】上記各ＭＯＳトランジスタＮ１〜Ｎ６のバ
ックゲートは、それぞれ自己のソースと短絡される。以
下、本実施の形態に係るアクティブインダクタンス回路
の動作特性を説明する。

【００２７】但し、以下では、ＭＯＳトランジスタＮ１
〜Ｎ６のドレイン電流係数、及び閾値は全て等しく、各
々、Ｍ，Ｖthであるとする。（Ｖthが等しくなることを
保証するために、上記のとおり、上記各ＭＯＳトランジ
スタＮ１〜Ｎ６のバックゲート端子は、それぞれ自己の
ソース端子に短絡接続されている。）また、以下では、
ＭＯＳトランジスタＮ１〜Ｎ６のゲート−ソース間電圧
をＶgsとする。さらに、特に断らない限り、上記各ＭＯ
Ｓトランジスタのコンダクタンスをｇｍとする。

【００２８】まず、差動入力信号電圧Ｖinが、ＭＯＳト
ランジスタＮ３，Ｎ４のゲート端子間に印加された場合
の、差動入力信号電圧Ｖinから見た入力インピーダンス
Ｚ_inを求める。

【００２９】差動入力信号電圧Ｖinによって回路に流れ
込む電流ｉ_inは、後述する（１）式で示される。従っ
て、求める入力インピーダンスＺ_inは、後述する（２）
式で示される。コンダクタンスｇｍの逆数は抵抗である
から、（２）式で示す入力インピーダンスＺ_inは、イン
ダクタンスとなる。

【００３０】次に、上記のコンダクタンスｇｍを、飽和
領域におけるＭＯＳトランジスタのドレイン電流Ｉd か
ら求めると、後述する（３）式が得られる。従って、Ｍ
ＯＳトランジスタのドレイン電流Ｉd を可変とすること
により、コンダクタンスｇｍを可変にすることができ
て、さらには、（２）式より、入力インピーダンスＺ_in
を決定するインダクタンスの値をコントロールすること
が可能になる。

【００３１】以上を纏めると、求める入力インピーダン
スＺ_inが、インダクタンスとして差動入力信号端子間
（即ち、ＭＯＳトランジスタＮ３，Ｎ４のゲート端子
間）に存在することが理解される。

【００３２】上記の説明で注意すべき点は、上記のイン
ダクタンスは、実際には、対アース間に存在しているこ
とである。図２は、本発明の第１の実施の形態に係るア
クティブインダクタンス回路を使用した帯域通過フィル
タの回路構成の一例を示す回路図である。

【００３３】図２に示す帯域通過フィルタの回路は、本
実施の形態に係るアクティブインダクタンス回路を使用
した回路ではあっても、本実施の形態に係るアクティブ
インダクタンス回路の変形例と見なせるので、本実施の
形態に係るアクティブインダクタンス回路の他の一つの
構成を示していることになる。

【００３４】図２に示す帯域通過フィルタは、本実施の
形態に係るアクティブインダクタンス回路において、Ｍ
ＯＳトランジスタＮ３，Ｎ４のゲート端子間に、コンデ
ンサ（Ｃ₁／２）を接続し、差動入力信号端子の各々の
端子は、同値の抵抗Ｒd を介して、上記のＭＯＳトラン
ジスタＮ３，Ｎ４のゲート端子にそれぞれ接続した回路
構成を有する。

【００３５】図２に示す帯域通過フィルタの伝達関数
は、（４）式で与えられる。 （第２の実施の形態）図３は、本発明の第２の実施の形
態に係る２端子素子型アクティブインダクタンス回路の
回路構成を示す回路図である。

【００３６】本実施の形態に係る２端子素子型アクティ
ブインダクタンス回路の回路構成は、図１に示す本発明
の第１の実施の形態に係るアクティブインダクタンス回
路の回路構成と比較して、差動入力信号の印加部分にド
ライブインピーダンスＺ₁と、終端インピーダンスＺ₂と
が追加接続されている点を除いては、図１に示す第１の
実施の形態に係るアクティブインダクタンス回路の回路
構成と同じである。

【００３７】より具体的に言えば、ＭＯＳトランジスタ
Ｎ３のゲート端子と接地との間には入力信号電圧源（Ｖ
in）とドライブインピーダンスＺ₁とが直列接続されて
おり、かつＭＯＳトランジスタＮ４のゲート端子と接地
との間には定電圧源と終端インピーダンスＺ₂とが直列
接続されている。

【００３８】なお、ドライブインピーダンスＺ₁とＭＯ
ＳトランジスタＮ３のゲート端子との接続点の電位を電
位Ｖ１とし、終端インピーダンスＺ₂とＭＯＳトランジ
スタＮ４のゲート端子との接続点の電位を電位Ｖ２とし
ている。

【００３９】さらに、図１に示す第１の実施の形態に係
るアクティブインダクタンス回路の電位Ｖ_Oと−Ｖ_Oで示
される部分に相当する部分の電位を、符号を改めて電位
ＶaとＶb としている。

【００４０】入力信号は、シングル形式でドライブイン
ピーダンスＺ₁側から入力され、出力は、終端インピー
ダンスＺ₂との接続点から取り出される。以下、本実施
の形態に係る２端子素子型アクティブインダクタンス回
路の動作特性を説明する。

【００４１】まず、入力信号電圧Ｖinに対して、上記の
電位Ｖ１，Ｖ２で示される各ポイントが、如何なる伝達
関数で表されるかを示し、これにより、該電位Ｖ１，Ｖ
２で示されるポイント間に等価的にインダクタンスが存
在することを証明する。

【００４２】今、入力信号電圧Ｖinにより、ドライブイ
ンピーダンスＺ₁に流れ込む信号電流をｉ₁ 、終端イン
ピーダンスＺ₂に流れ込む信号電流をｉ₂とする。上記の
信号電流ｉ₁，ｉ₂について、（５），（６）式が成立す
る。

【００４３】従って、（Ｖa −Ｖb ）と、（Ｖ１−Ｖ
２）との関係は（７）式で示される。故に、（５），
（７）式より、上記の信号電流ｉ₁ ，ｉ₂ は、（８），
（９）式で示され、さらに、（１０）式が導き出され
る。

【００４４】また、（６），（９）式から、（１１）式
に示すように、Ｖ２をＶ１で表現でき、（１１）式を
（８）式に代入して、（１２）式に示すように、入力信
号電圧Ｖinと、上記の電位Ｖ１との関係が求まる。

【００４５】さらに、（１１），（１２）式の関係か
ら、電位Ｖin，Ｖ１，Ｖ２で示される各ポイント間に存
在するインピーダンスを特定することができる。これに
より、電位Ｖ１，Ｖ２で示されるポイント間には、アク
ティブインダクタンスが存在することが証明される。

【００４６】本実施の形態では、上記のとおり、アクテ
ィブインダクタンスを、あたかもフローティング状態に
あるような２端子素子として形成しているので、アクテ
ィブフィルタの回路を構成するために使用する場合に
は、従来のように、多数の素子を必要とすることなく、
アクティブフィルタの回路を簡素化することができる。

【００４７】図４は、本発明の第２の実施の形態に係る
２端子素子型アクティブインダクタンス回路を使用した
アクティブフィルタの回路構成の一例を示す回路図であ
る。図４に示すアクティブフィルタの回路は、本実施の
形態に係る２端子素子型アクティブインダクタンス回路
を使用した回路ではあっても、本実施の形態に係る２端
子素子型アクティブインダクタンス回路の変形例と見な
せるので、本実施の形態に係る２端子素子型アクティブ
インダクタンス回路の他の一つの構成を示していること
になる。

【００４８】図４に示すアクティブフィルタの回路構成
は、本実施の形態に係る２端子素子型アクティブインダ
クタンス回路において、電位Ｖ１，Ｖ２で示されるポイ
ント間にコンデンサ（Ｃ₁）を接続した回路構成であ
る。

【００４９】図４に示すアクティブフィルタと同様の回
路構成により、帯域除去フィルタ（ＢＥＦ）や、チェビ
シェフ型のＬＰＦを形成することができる。 （第３の実施の形態）図５は、本発明の第３の実施の形
態に係る対称４端子型アクティブインダクタンス回路の
回路構成を示す回路図である。

【００５０】本実施の形態に係る対称４端子型アクティ
ブインダクタンス回路の回路構成は、図１に示す本発明
の第１の実施の形態に係るアクティブインダクタンス回
路の回路構成と比較すると、第１の実施の形態に係るア
クティブインダクタンス回路における差動型積分器の入
力信号電圧が印加されるＭＯＳトランジスタＮ３，Ｎ４
で構成された差動対及び上記差動型積分器の出力電圧を
電流に変換して上記差動対に印加するためのＭＯＳトラ
ンジスタＮ１，Ｎ２で構成された帰還回路とに相当する
回路が、本実施の形態に係る対称４端子型アクティブイ
ンダクタンス回路では、もう一組含まれている。

【００５１】即ち、第１の実施の形態に係るアクティブ
インダクタンス回路に加えて、入力信号電圧が印加され
るＭＯＳトランジスタＮ７，Ｎ８で構成された差動対
と、上記差動型積分器の出力電圧を電流に変換して上記
差動対に帰還するＭＯＳトランジスタＮ９，Ｎ１０で構
成された帰還回路（差動対）とが含まれる。

【００５２】なお、ＭＯＳトランジスタＮ７のソース端
子は、ＭＯＳトランジスタＮ３のソース端子と接続さ
れ、ＭＯＳトランジスタＮ８のソース端子は、ＭＯＳト
ランジスタＮ４のソース端子と接続されている。

【００５３】以下、本実施の形態に係る対称４端子型ア
クティブインダクタンス回路の動作特性を説明する。ま
ず、以下では、ＭＯＳトランジスタＮ３，Ｎ４のゲート
端子を、差動入力信号Ｖ１，−Ｖ１が印加される端子と
し、ＭＯＳトランジスタＮ８，Ｎ７のゲート端子を、同
様に差動入力信号Ｖ２，−Ｖ２が印加される端子とし、
電位Ｖ１，Ｖ２で示されるポイント間が、如何なる伝達
関数で表されるかを示し、これによって、上記の電位Ｖ
１，Ｖ２で示されるポイント間にインダクタンスが存在
することを証明する。

【００５４】今、差動対をなすＭＯＳトランジスタＮ
５，Ｎ６のコンダクタンスをトータルでｇｍ2 とし、そ
れ以外のＭＯＳトランジスタのコンダクタンスを全てｇ
ｍ1 に同値とする。

【００５５】積分容量であるコンデンサ（Ｃ₀／２）の
両端の電位をＶa ，Ｖb とすると、電位Ｖa ，Ｖb で示
されるポイントにそれぞれ流れ込む信号電流を考える
と、（１３），（１４）式が成立する。上記両式の辺同
士の加算と減算から、（１５），（１６）式が導き出さ
れる。

【００５６】なお、（１５）式で示されるＶa とＶb と
の関係から、差動の性質を持った出力が得られているこ
とが理解されるが、このことが成立する必要条件は、図
５に示すＭＯＳトランジスタＮ３，Ｎ４，Ｎ７，Ｎ８の
各々のゲート端子に差動信号電圧が印加されることであ
ることに注目されたい。

【００５７】（１６）式において、ｇｍ2 ＝ｇｍ1 ×２
なる条件を付与すると、（１７）式が得られる。今、電
位Ｖ１で示されるポイントから本回路に流れ込む電流を
ｉ₁とし、電位Ｖ２で示されるポイントから本回路に流
れ込む電流をｉ₂ とすると、（１８）式が導かれ、電流
ｉ₁ と電流ｉ₂ とは、極性が逆で大きさが等しいことが
分かる。 従って、電位Ｖ１，Ｖ２で示されるポイント
間のインピーダンスをＺ₁₂とすると、Ｚ₁₂は、（１９）
式で示される。

【００５８】上記の（１９）式は、電位Ｖ１，Ｖ２で示
されるポイント間のインピーダンスはインダクタンスで
あることを示している。同様に、電位−Ｖ１，−Ｖ２で
示されるポイント間のインピーダンスもインダクタンス
であることが示される。

【００５９】従って、以上により、インダクタンスによ
る対称４端子網が実現されたことになる。なお、上記で
（１６）式に付与したｇｍ2 ＝ｇｍ1 ×２なる条件は、
上記ＭＯＳトランジスタの各々のドレイン電流係数の値
に比率を設定するか、または、上記ＭＯＳトランジスタ
の各々のサイズに比率を設定することで簡単に実現可能
である。

【００６０】本実施の形態では、上記のとおり、アクテ
ィブインダクタンスを、あたかもフローティング状態に
あるような２端子素子として形成しているので、さらに
４端子網化することにより、従来のように、多数の素子
を必要とすることなく、アクティブフィルタの回路を簡
素化することができる。

【００６１】図６は、本発明の第３の実施の形態に係る
対称４端子型アクティブインダクタンス回路を使用した
アクティブフィルタの構成の一例を示すブロック図であ
る。図６に示すアクティブフィルタの構成は、インダク
タンスを有する部分については図５に示す回路と同様で
あるため、その部分を省略してブロック図として示して
いる。

【００６２】図６に示すアクティブフィルタと同様の回
路構成により、差動入出力型の帯域除去フィルタ（ＢＥ
Ｆ）や、チェビシェフ型のＬＰＦを形成することができ
る。なお、上記各実施の形態で用いた式では、ＭＯＳト
ランジスタの飽和領域におけるドレイン電流が、該ＭＯ
Ｓトランジスタの外部に流出しない限りにおいて、カス
ケード接続されるＭＯＳトランジスタ各々のドレイン電
流は、全て等しく、さらに、そのゲート−ソース間電圧
Ｖgsは、等しいものとしている。

【００６３】また、上記各実施の形態では、Ｎ型のＭＯ
Ｓトランジスタのみを使用して回路を構成したが、本発
明では、一般に、Ｐ型のＭＯＳトランジスタのみを使用
して上記実施の形態に準ずる回路を構成することも可能
である。

【００６４】（数式に係る説明）以下、上記の各実施の
形態に係る回路の動作特性を、下記の一連の数式を参照
して説明する。

【００６５】まず、図１に示す本発明の第１の実施の形
態に係るアクティブインダクタンス回路において、ＭＯ
Ｓトランジスタのコンダクタンスをｇｍとして、差動入
力信号電圧Ｖinが、ＭＯＳトランジスタＮ３，Ｎ４のゲ
ート端子間に印加された場合の、入力信号電圧Ｖinから
見た入力インピーダンスＺ_inを求める。

【００６６】最初に、（Ｖin−Ｖ_O）×ｇｍ＝Ｖ_O×ｓＣ
₀−Ｖ_O×ｇｍが成立するので、Ｖ_O＝Ｖin×ｇｍ／ｓＣ₀
が成立する。一方、差動入力信号電圧Ｖinの印加によっ
て回路に流れ込む電流ｉ_inは、下記の（１）式で示され
る。

【００６７】

【数１】 ｉ_in＝Ｖ_O×ｇｍ＝Ｖin1 ×ｇｍ×ｇｍ／ｓＣ₀ …………………………（１） ここで、Ｌ＝Ｃ₀／（ｇｍ×ｇｍ）とすると、求める入
力インピーダンスＺ_inは、下記の（２）式で与えられ
る。

【００６８】

【数２】 Ｚ_in＝Ｖin1 ／ｉ_in＝ｓＣ₀／（ｇｍ×ｇｍ）＝ｓＬ …………………（２） 以下では、ＭＯＳトランジスタのドレイン電流係数を
Ｍ、ゲート−ソース間の電圧をＶgs、閾値をＶthとする
と、一般に、ＭＯＳトランジスタのドレイン電流Ｉd
は、Ｉd ＝（Ｍ／２）×（Ｖgs−Ｖth）²であるから、
下記の（３）式を得る。

【００６９】

【数３】 ｇｍ＝δＩd ／δＶgs＝Ｍ×（Ｖgs−Ｖth） ＝（２×Ｍ×Ｉd ）^1/2∝√Ｉd …………………………………………（３） 次に、図２に示す帯域通過フィルタにおいて、その伝達
関数Ｔ（ｓ）は、下記の（４）式で示される。

【００７０】

【数４】 Ｔ（ｓ）＝ｓ／（Ｃ₁×Ｒd ）／（ｓ²＋ｓ／（Ｃ₁×Ｒd ）＋１／（Ｃ₁×Ｌ） ） …………………………………………（４） 次に、図３に示す本発明の第２の実施の形態に係る２端
子素子型アクティブインダクタンス回路において、電流
ｉ₁ に関して下記の（５）式が成立する。

【００７１】

【数５】 ｉ₁ ＝（Ｖin−Ｖ１）／Ｚ₁ ＝（Ｖa −Ｖb ）×ｇｍ／２ ……………（５） また、電流ｉ₂ に関して下記の（６）式が成立する。

【００７２】

【数６】 ｉ₂＝（０−Ｖ２）／Ｚ₂ ＝（Ｖb −Ｖa ）×ｇｍ／２ ………………（６） ここで、電位Ｖa ，Ｖb で示されるポイントについて考
察すると、 （Ｖ１−Ｖa ）×ｇｍ＝（Ｖa −Ｖb ）×ｓＣ₀／２＋
Ｖb ×ｇｍ （Ｖ２−Ｖb ）×ｇｍ＝（Ｖb −Ｖa ）×ｓＣ₀／２＋
Ｖa ×ｇｍ が成立する。

【００７３】故に、下記の（７）式が得られる。

【００７４】

【数７】 Ｖa −Ｖb ＝（Ｖ１−Ｖ２）×ｇｍ／ｓＣ₀ ……………………………（７） 上記の（５），（７）式より、電流ｉ₁ は、下記の
（８）式で求まる。

【００７５】

【数８】 ｉ₁ ＝（Ｖ１−Ｖ２）×ｇｍ×ｇｍ／ｓＣ₀／２ ………………………（８） また、上記の（６），（７）式より、電流ｉ₂ は、下記
の（９）式で求まる。

【００７６】

【数９】 ｉ₂ ＝（Ｖ２−Ｖ１）×ｇｍ×ｇｍ／ｓＣ₀／２ ………………………（９） 故に、下記の（１０）式が成立する。

【００７７】

【数１０】 ｉ₂ ＝−ｉ₁ ………………………………………………………………（１０） さらに、上記の（６），（９）式より、Ｖ１とＶ２の関
係が下記の（１１）式で定まる。

【００７８】

【数１１】 Ｖ２＝Ｖ１×Ｚ₂ ／（Ｚ₂ ＋ｓＬ） ……………………………………（１１） （但し、上記の（１１）式では、前述の（２）式とは違
って、Ｌ＝２×Ｃ₀／（ｇｍ×ｇｍ）としている。） すると、上記の（５），（７），（８）式より、Ｖ１は
下記の（１２）式で定まる。

【００７９】

【数１２】 Ｖ１＝Ｖin×（Ｚ₂ ＋ｓＬ）／（Ｚ₁ ＋Ｚ₂ ＋ｓＬ） ………………（１２） 次に、図５に示す本発明の第３の実施の形態に係る対称
４端子型アクティブインダクタンス回路において、差動
対をなすＭＯＳトランジスタＮ５，Ｎ６のコンダクタン
スをトータルでｇｍ2 とし、それ以外の全てのＭＯＳト
ランジスタのコンダクタンスをｇｍ1 に同値とすると、
（Ｖ１−Ｖa ）×ｇｍ1 ＋（−Ｖ２−Ｖa ）×ｇｍ1 ＝
（Ｖa −Ｖb ）×（ｓＣ₀／２−ｇｍ2 ／２）が成立す
るので、下記の（１３）式が成立する。

【００８０】

【数１３】 （Ｖ１−Ｖ２）×ｇｍ1 ＝Ｖa ×２×ｇｍ1 ＋（Ｖa −Ｖb ）×（ｓＣ₀／２ −ｇｍ2 ／２） ………………………………………………………………（１３） また、（Ｖ２−Ｖb ）×ｇｍ1 ＋（−Ｖ１−Ｖb ）×ｇ
ｍ1 ＝（Ｖa −Ｖb ）×（−ｓＣ₀／２＋ｇｍ2 ／２）
が成立するので、下記の（１４）式が成立する。

【００８１】

【数１４】 −（Ｖ１−Ｖ２）×ｇｍ1 ＝Ｖb ×２×ｇｍ1 ＋（Ｖa −Ｖb ）×（−ｓＣ₀ ／２＋ｇｍ2 ／２） …………………………………………………………（１４） よって、（１３）式と（１４）式の辺々の加算と引き算
とにより、下記の（１５），（１６）式が得られる。

【００８２】

【数１５】 Ｖb ＝−Ｖa ………………………………………………………………（１５）

【００８３】

【数１６】 （Ｖ１−Ｖ２）×２×ｇｍ1 ＝（Ｖa −Ｖb ）×２×ｇｍ1 ＋（Ｖa −Ｖb ） ×（ｓＣ₀−ｇｍ2 ） ………………………………………………………（１６） ここで、条件として、ｇｍ2＝ｇｍ1×２とすると、下記
の（１７）式が得られる。

【００８４】

【数１７】 （Ｖa −Ｖb ）＝（Ｖ１−Ｖ２）×２×ｇｍ1 ／ｓＣ₀ ……………（１７） 従って、入力電流ｉ₁ は、下記の（１８）式で求まる。

【００８５】

【数１８】 ｉ₁ ＝（Ｖa −Ｖb ）×ｇｍ1 ／２＝（Ｖ１−Ｖ２）×ｇｍ1 ×ｇｍ1 ／ｓＣ ₀ ＝−ｉ₂ ……………………………………………………………………（１８） 従って、電位Ｖ１，Ｖ２で示されるポイント間のインピ
ーダンスをＺ₁₂とすると、Ｚ₁₂は下記の（１９）式で求
められる。

【００８６】

【数１９】 Ｚ₁₂＝（Ｖ１−Ｖ２）／ｉ₁ ＝ｓＣ₀／ｇｍ1²＝ｓＬ ………………（１９） （但し、上記の（１９）式では、前述の（２）式と同じ
く、Ｌ＝Ｃ₀／（ｇｍ×ｇｍ）としている。）

【００８７】

【発明の効果】以上に説明したとおり、本発明では、２
組の差動対により構成された入出力積分器の回路に含ま
れるＭＯＳトランジスタのコンダクタンスと、コンデン
サと、電圧電流変換部に含まれるＭＯＳトランジスタの
コンダクタンスとの、都合３種類のインピーダンスによ
り、インダクタンスとして機能する回路を構成している
ので、例えば、従来のＧＩＣ回路に比べて、インピーダ
ンスを持つ素子を少なくすることが可能となり、また、
上記インダクタンスとして機能する回路を構成するため
に従来は必要であったオペアンプを不要にしているの
で、素子数の削減効果に加えて、従来は該オペアンプの
ＧＢ積で制限されていた動作可能な周波数範囲を拡大す
ることができる。

【００８８】また、上記インダクタンスとして機能する
回路を完全な２端子素子として構成するためには、従来
は４個のオペアンプを必要としていたが、上記と同様
に、該オぺアンプが不要となるので、素子数の削減効果
に加えて、周波数範囲を拡大することができる。

【００８９】さらに、従来は、単なる２端子素子を差動
信号でドライブするためには、上記のオペアンプを８個
必要としていたが、この場合にも、上記と同様に、該オ
ぺアンプが不要となるので、素子数の削減効果に加え
て、周波数範囲を拡大することができる。

【００９０】また、対称４端子網の回路を構成可能にし
ているので、従来のアクティブフィルタ技術では用意に
実現できなかった差動入力差動出力の信号処理回路を少
ない素子数で実現できて、インダクタンスとコンデンサ
とのπ型またはＴ型のラダー回路を実現することもでき
る。

【００９１】さらに、対称４端子網の回路を構成可能に
しているので、差動信号でラダー型のフィルタ回路をド
ライブする場合には、入力に対する出力電圧のオフセッ
トを、構成されるＱ値には依らずにほとんど消去するこ
とができて、これにより、チェビシェフ特性や楕円特性
を持つ急峻なフィルタリングの実施が可能となる。

【００９２】また、少ない素子数でインダクタンスとし
て機能する回路を構成すると共に、回路全体をＰ型また
はＮ型のいずれか一種類のみのＭＯＳトランジスタで構
成しているので、バラツキ要因が低減し、従来のように
諸特性のマッチングを考慮する必要がなく、結果とし
て、設計の自由度が向上する。

【００９３】さらに、Ｓ／Ｎ比等の回路の性能指標を向
上させると共に、消費電力の節減やＩＣチップ面積の縮
小化を可能にしているので、ＩＣ回路に組み込む場合に
は、該ＩＣ回路の設計・製造コストの低減を果たすこと
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るアクティブイ
ンダクタンス回路の回路構成を示す回路図である。

【図２】本発明の第１の実施の形態に係るアクティブイ
ンダクタンス回路を使用した帯域通過フィルタの回路構
成の一例を示す回路図である。

【図３】本発明の第２の実施の形態に係る２端子素子型
アクティブインダクタンス回路の回路構成を示す回路図
である。

【図４】本発明の第２の実施の形態に係る２端子素子型
アクティブインダクタンス回路を使用したアクティブフ
ィルタの回路構成の一例を示す回路図である。

【図５】本発明の第３の実施の形態に係る対称４端子型
アクティブインダクタンス回路の回路構成を示す回路図
である。

【図６】本発明の第３の実施の形態に係る対称４端子型
アクティブインダクタンス回路を使用したアクティブフ
ィルタの構成の一例を示すブロック図である。

【図７】従来のＧＩＣ回路の回路構成の一例を示す回路
図である。

【図８】従来のＧＩＣ回路の回路構成の他の一例を示す
回路図である。

【符号の説明】

Ｎ１〜Ｎ１０……ＭＯＳトランジスタ、Ｃ₀／２，Ｃ₁，
Ｃ₁／２……コンデンサ、Ｒd ……抵抗、２×Ｉ₀，２×
Ｉ₁……直流電流源、Ｖin1 ，Ｖin……入力信号電圧、
Ｖ１，Ｖ２……入力ポイントの電位、Ｖ_O，−Ｖ_O，Ｖa
，Ｖb ……出力ポイントの電位、ｉ_in，ｉ₁ ，ｉ₂ …
…信号電流、Ｚ₁……ドライブインピーダンス、Ｚ₂……
終端インピーダンス

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタとコンデンサと直流
   電流源で構成される差動対回路を有し、入力端子側から
   見てインダクタンスとなるアクティブインダクタンス回
   路であって、 バックゲート端子とソース端子とがそれぞれ短絡接続さ
   れた第１乃至第６のＭＯＳトランジスタを有し、 前記第１と第２のＭＯＳトランジスタのゲート端子間を
   入力信号電圧端子とする第１の差動対回路と、ドレイン
   端子間に第１のコンデンサが接続され、かつ該ドレイン
   端子の各々が前記第１と第２のＭＯＳトランジスタのソ
   ース端子とそれぞれ接続され、かつ、前記第３と第４の
   ＭＯＳトランジスタのゲート端子が各々第４、第３のド
   レインに接続され前記第３と第４のＭＯＳトランジスタ
   の該ドレイン端子間を出力電圧端子とする第２の差動対
   回路と、前記第３と第４のＭＯＳトランジスタの各々の
   ソース端子を接続する接続点と接地との間に接続された
   第１の直流電源とを備えた差動型積分器と、 ゲート端子の各々が前記第３と第４のＭＯＳトランジス
   タのドレイン端子とそれぞれ接続され、かつ各々のソー
   ス端子を接続する接続点と接地との間に第２の直流電源
   が接続され、かつドレイン端子の各々が前記入力信号電
   圧端子にそれぞれ接続された前記第５と第６のＭＯＳト
   ランジスタを含む第３の差動対から成る電圧電流変換部
   と、 を有することを特徴とするアクティブインダクタンス回
   路。
2. 【請求項２】 入力信号電圧端子の各々と前記第１と第
   ２のＭＯＳトランジスタのゲート端子の各々との間に同
   値の抵抗を接続し、かつ前記第１と第２のＭＯＳトラン
   ジスタのゲート端子間に第２のコンデンサを接続したこ
   とを特徴とする請求項１記載のアクティブインダクタン
   ス回路。
3. 【請求項３】 ＭＯＳトランジスタとコンデンサと直流
   電流源で構成される差動対回路を有し、入力端子側から
   見てインダクタンスとなる２端子素子型アクティブイン
   ダクタンス回路であって、 バックゲート端子とソース端子とがそれぞれ短絡接続さ
   れた第１乃至第６のＭＯＳトランジスタを有し、 ゲート端子と接地との間に入力信号源とドライブインピ
   ーダンスとが直列接続された前記第１のＭＯＳトランジ
   スタと、ゲート端子と接地との間に定電圧源と終端イン
   ピーダンスとが直列接続された前記第２のＭＯＳトラン
   ジスタとを含む第１の差動対回路と、ドレイン端子間に
   第１のコンデンサが接続され、かつ該ドレイン端子の各
   々が前記第１と第２のＭＯＳトランジスタのソース端子
   とそれぞれ接続され、かつ、前記第３と第４のＭＯＳト
   ランジスタのゲート端子が各々第４、第３のドレインに
   接続され前記第３と第４のＭＯＳトランジスタの該ドレ
   イン端子間を出力電圧端子とする第２の差動対回路と、
   前記第３と第４のＭＯＳトランジスタの各々のソース端
   子を接続する接続点と接地との間に接続された第１の直
   流電源とを備えた差動型積分器と、 ゲート端子の各々が前記第３と第４のＭＯＳトランジス
   タのドレイン端子とそれぞれ接続され、かつ各々のソー
   ス端子を接続する接続点と接地との間に第２の直流電源
   が接続され、かつドレイン端子の各々が前記入力信号電
   圧端子にそれぞれ接続された前記第５と第６のＭＯＳト
   ランジスタを含む第３の差動対から成る電圧電流変換部
   と、 を有することを特徴とする２端子素子型アクティブイン
   ダクタンス回路。
4. 【請求項４】 前記第１と第２のゲート端子間に第２の
   コンデンサを接続したことを特徴とする請求項３記載の
   ２端子素子型アクティブインダクタンス回路。
5. 【請求項５】 ＭＯＳトランジスタとコンデンサと直流
   電流源で構成される差動対回路を有し、２つの入力端子
   側から見ていずれもインダクタンスとなる対称４端子型
   アクティブインダクタンス回路であって、 バックゲート端子とソース端子とがそれぞれ短絡接続さ
   れた第１乃至第１０のＭＯＳトランジスタを有し、 前記第１と第２のＭＯＳトランジスタのゲート端子間を
   第１の入力信号電圧端子とする第１の差動対回路と、前
   記第３と第４のＭＯＳトランジスタのゲート端子間を第
   ２の入力信号電圧端子とする第２の差動対回路と、ドレ
   イン端子間に第１のコンデンサが接続され、かつ該ドレ
   イン端子の各々が前記第１と第２のＭＯＳトランジスタ
   及び前記第３と第４のＭＯＳトランジスタのソース端子
   とそれぞれ接続され、かつ、第５と第６のＭＯＳトラン
   ジスタのゲート端子が各々第６と第５のドレインに接続
   され前記第５と第６のＭＯＳトランジスタの該ドレイン
   端子間を出力電圧端子とする第３の差動対回路と、前記
   第５と第６のＭＯＳトランジスタの各々のソース端子を
   接続する接続点と接地との間に接続された第１の直流電
   源とを備えた差動型積分器と、 ゲート端子の各々が前記第５と第６のＭＯＳトランジス
   タのドレイン端子とそれぞれ接続され、かつ各々のソー
   ス端子を接続する接続点と接地との間に第２の直流電源
   が接続され、かつドレイン端子の各々が前記第１の入力
   信号電圧端子にそれぞれ接続された前記第７と第８のＭ
   ＯＳトランジスタを含む第４の差動対から成る電圧電流
   変換部と、 ゲート端子の各々が前記第５と第６のＭＯＳトランジス
   タのドレイン端子とそれぞれ接続され、かつ各々のソー
   ス端子を接続する接続点と接地との間に第３の直流電源
   が接続され、かつドレイン端子の各々が前記第２の入力
   信号電圧端子にそれぞれ接続された前記第８と第１０の
   ＭＯＳトランジスタを含む第５の差動対から成る電圧電
   流変換部とを有し、 かつ前記第１のＭＯＳトランジスタのソース端子と前記
   第３のＭＯＳトランジスタのソース端子とが接続され、
   かつ前記第２のＭＯＳトランジスタのソース端子と前記
   第４のＭＯＳトランジスタのソース端子とが接続されて
   いること、 を特徴とする対称４端子型アクティブインダクタンス回
   路。