Nothing Special   »   [go: up one dir, main page]

JP2001118951A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001118951A
JP2001118951A JP29689899A JP29689899A JP2001118951A JP 2001118951 A JP2001118951 A JP 2001118951A JP 29689899 A JP29689899 A JP 29689899A JP 29689899 A JP29689899 A JP 29689899A JP 2001118951 A JP2001118951 A JP 2001118951A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
conductor
terminal
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP29689899A
Other languages
English (en)
Other versions
JP3394479B2 (ja
Inventor
Naoto Kimura
直人 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP29689899A priority Critical patent/JP3394479B2/ja
Priority to US09/686,808 priority patent/US6472759B1/en
Priority to KR1020000061410A priority patent/KR100350424B1/ko
Publication of JP2001118951A publication Critical patent/JP2001118951A/ja
Application granted granted Critical
Publication of JP3394479B2 publication Critical patent/JP3394479B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】 【課題】実装基板に実装時のＢＧＡ型半導体装置のはん
だボールのクラック、破断による接合不良を防止でき、
実装基板に実装時の信頼性が良いＢＧＡ型半導体装置を
提供する。 【解決手段】一対の端子（中継端子５および外部端子
６）が距離を設けて一主面と他主面から反対方向に設け
られた導体基板３が設けられ、導体基板３に設けられた
一方の端子である中継端子（はんだボール）５が配線基
板１２に形成された接続端子であるランド１５に接続さ
れ導体基板３に設けられた他方の端子が外部端子（はん
だボール）６である。また、導体基板３に設けられた前
記端子の周囲に切欠部（スリット）７が設けられてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＢＧＡ（ボールグリッドアレイ）型半導体装置
に関する。
【０００２】
【従来の技術】近年、半導体装置を組込んだ電子機器で
は薄型化・小型化が進んでおり、それに伴い組み込む半
導体装置にも薄型化・小型化が要求されており、それに
対応したＢＧＡ（ボールグリッドアレイ）型半導体装置
が実用化されている。
【０００３】従来のＢＧＡ型半導体装置（従来例）は、
図６のプリント基板に実装されたＢＧＡ型半導体装置の
断面図で説明される。図６に示すように、従来のＢＧＡ
型半導体装置は、半導体チップ１１が有機樹脂もしくは
セラミックを主基材とした配線基板１２に搭載され、半
導体チップ１１のボンディングパッド（図示せず）と配
線基板１２の半導体チップ１１が搭載された面に形成さ
れた導体配線（図示せず）とがボンディングワイヤ１３
で接続され、半導体チップ１１とボンディングワイヤ１
３とを配線基板１２上で覆うように封止樹脂１４で封止
され、そして配線基板１２の半導体チップ１１が搭載さ
れた面と反対の面に形成された前記導体配線に接続され
ている接続端子であるランド１５に外部端子であるはん
だボール１６が格子状に設けられている。なお、半導体
チップ１１のボンディングパッド（図示せず）と配線基
板１２に形成された導体配線（図示せず）との接続は、
ボンディングワイヤ１３を用いた接続に限定されず、半
導体チップ１１のボンディングパッド（図示せず）に形
成されたバンプ電極を用いたフリップチップ接続のもの
もある。
【０００４】
【発明が解決しようとする課題】上述した従来のＢＧＡ
型半導体装置は、図６のプリント基板に実装されたＢＧ
Ａ型半導体装置の断面図で説明されるように、ＢＧＡ型
半導体装置の配線基板１２に設けられている外部端子で
あるはんだボール１６が、実装基板であるプリント基板
２１の実装面に形成されたランド（接続端子）２２にリ
フロー等の方法で加熱接合され、実装される。このと
き、ＢＧＡ型半導体装置の配線基板１２とプリント基板
２１との熱膨張係数に差が有るため、加熱時に熱膨張量
差および冷却時に熱収縮量差に起因する応力が発生し、
接合部であるＢＧＡ型半導体装置のはんだボール１６に
応力が集中し、はんだボール１６のクラック、破断によ
る接合不良が発生するという問題が生じる。
【０００５】従って、本発明の目的は、実装基板に実装
時のＢＧＡ型半導体装置のはんだボールのクラック、破
断による接合不良を防止でき、実装基板に実装時の信頼
性が良いＢＧＡ型半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
一主面に導体配線が形成され他主面に前記導体配線に接
続された接続端子が形成された配線基板と、前記配線基
板の一主面に搭載され前記導体配線に電気的に接続され
た半導体チップと、前記半導体チップを封止する封止樹
脂とを有する半導体装置において、一対の端子が距離を
設けて一主面と他主面から反対方向に設けられた導体基
板が設けられ、前記導体基板に設けられた一方の端子が
前記配線基板に形成された接続端子に接続され前記導体
基板に設けられた他方の端子が外部端子であることを特
徴とする。
【０００７】また、絶縁テープに複数の前記導体基板が
設けられ、前記導体基板の前記絶縁テープ面と反対の面
に絶縁カバーが設けられ、前記導体基板に設けられた一
対の端子が前記絶縁テープもしくは前記絶縁カバーから
突出して設けられている。そして前記絶縁テープに設け
られた前記複数の導体基板は、前記配線基板に形成され
た複数の前記接続端子の位置に対応して設けられてい
る。
【０００８】また、前記導体基板に設けられた前記端子
の周囲に前記絶縁テープおよび前記導体基板を貫通する
切欠部が設けられている。
【０００９】また、前記導体基板の両主面に絶縁カバー
が設けられ、前記導体基板に設けられた一対の端子が前
記絶縁カバーから突出して設けられている。そして複数
の前記導体基板が、前記配線基板に形成された複数の前
記接続端子の位置に対応して設けられ接続されている。
【００１０】また、前記導体基板に設けられた一対の端
子は、はんだボールであり、リフローにより前記導体基
板が前記配線基板に接続される。
【００１１】この様な本発明によれば、導体基板に設け
られた、配線基板に形成された接続端子に接続された一
方の端子と外部端子である他方の端子とが距離を設けて
設けられている。また、導体基板に設けられた前記端子
の周囲に切欠部が設けられている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
の実施形態を示す部分断面図、図２は図１の部分下面
図、図３は図１の部分断面図である。
【００１３】図１に示すように、本実施形態のＢＧＡ型
半導体装置は、半導体装置本体１０と半導体装置本体１
０に電気的に接続された中継基板１とから構成されてい
る。半導体装置本体１０は、半導体チップ１１が有機樹
脂もしくはセラミックを主基材とした配線基板１２に搭
載され、半導体チップ１１のボンディングパッド（図示
せず）と配線基板１２の半導体チップ１１が搭載された
面に形成された導体配線（図示せず）とがボンディング
ワイヤ１３で接続され、半導体チップ１１とボンディン
グワイヤ１３とを配線基板１２上で覆うように封止樹脂
１４で封止されている。そして配線基板１２の半導体チ
ップ１１が搭載された面と反対の面に形成された前記導
体配線に接続されている接続端子であるランド１５に、
中継基板１が接続され設けられている。
【００１４】中継基板１は、図１、図２及び図３に示す
ように、大きさは半導体装置本体１０とほぼ同じ大きさ
であり、絶縁テープ２を主基材とし、絶縁テープ２の一
面にパターン化された複数の導体基板３が接着されて設
けられ、導体基板３の絶縁テープ２との接着面と反対の
面には絶縁カバー４が設けられている。導体基板３には
一対の中継端子５と外部端子６とが距離を設けて（図３
に示す距離Ａ）上下反対方向に設けられている。中継端
子５は、中継基板１を半導体装置本体１０の配線基板１
２に形成されたランド１５にて接続するためのものであ
り、中継端子５が設けられている導体基板３の箇所は絶
縁カバー４が除去され中継端子５が突出している。また
外部端子６は、中継基板１をつまりＢＧＡ型半導体装置
そのものを実装基板であるプリント基板に実装するため
のものであり、外部端子６が設けられている導体基板３
の箇所は絶縁テープ２が除去され外部端子６が突出して
いる。そして、中継基板１に設けられた複数の導体基板
３は、半導体装置本体１０の配線基板１２に形成された
各ランド１５の位置に対応して設けられている。
【００１５】ここで、絶縁テープ２としては、厚さが３
０μｍから５０μｍの、ポリイミド樹脂テープもしくは
有機樹脂テープが好ましい。そして、導体基板３として
は、厚さが１０μｍから３０μｍの金属板を用い、銅板
が好ましい。そしてまた、絶縁カバー４としては、厚さ
が１μｍから５μｍの絶縁物を設け、絶縁性の樹脂レジ
ストが好ましく、例えば塗布法により設ける。
【００１６】中継端子５および外部端子６としては、直
径が３０μｍから８００μｍ程度の、はんだボールが好
ましく、導体基板３に半球状に搭載して設けられたもの
である。
【００１７】また、中継基板１の中継端子５および外部
端子６が設けられている箇所の周囲には、絶縁テープ２
および導体基板３を貫通する切欠部（スリット）７が設
けられている。
【００１８】そして、中継基板１を半導体装置本体１０
に、中継基板１に設けられた各中継端子５の位置を半導
体装置本体１０の配線基板１２に形成された各ランド１
５の位置に合せて、例えばリフロー法により接続された
ものである。
【００１９】そして、上述した半導体装置本体１０と半
導体装置本体１０に電気的に接続された中継基板１とか
ら構成された本実施形態のＢＧＡ型半導体装置は、図４
のプリント基板に実装された本実施形態のＢＧＡ型半導
体装置を示す部分断面図で説明されるように、中継基板
１に設けられている外部端子６であるはんだボールが、
実装基板であるプリント基板２１の実装面に形成された
ランド（接続端子）２２にリフロー等の方法で加熱接合
され、実装される。
【００２０】図５は本発明の第２の実施形態を示す中継
基板１ａの平面図および側面図である。本実施形態のＢ
ＧＡ型半導体装置は、半導体装置本体１０と半導体装置
本体１０に電気的に接続された複数の中継基板１ａとか
ら構成されている。図５に示すように、本実施形態のＢ
ＧＡ型半導体装置は、中継基板１ａが、パターン化され
た導体基板３ａを主基材とし、導体基板３ａに一対の中
継端子５と外部端子６とが距離を設けて上下反対方向に
設けられている。そして導体基板３ａの中継端子５およ
び外部端子６が設けられている面にそれぞれ絶縁カバー
４ａが設けられ、中継端子５および外部端子６が設けら
れている導体基板３ａの箇所は絶縁カバー４ａが除去さ
れて中継端子５および外部端子６が突出している。
【００２１】ここで、本発明の第１の実施形態との相違
点として、導体基板３ａとしては、厚さが２０μｍから
５０μｍ程度の金属板を用い、銅板が好ましい。
【００２２】そして、複数の中継基板１ａを半導体装置
本体１０に、各中継基板１ａに設けられた中継端子５の
位置を半導体装置本体１０の配線基板１２に形成された
各ランド１５の位置にそれぞれ合せて、例えばリフロー
法により接続されたものである。
【００２３】また、本実施形態では、半導体装置本体１
０の配線基板１２として有機樹脂もしくはセラミックを
主基材としたものを用いたが、本発明はこれに限定され
ず、配線基板１２としてテープ（ＴＡＢテープ）を用い
たものでも良い。
【００２４】
【発明の効果】以上述べたように、本発明によれば、実
装基板であるプリント基板に実装されたＢＧＡ型半導体
装置は、中継基板に設けられた、半導体装置本体に形成
されたランドに接続された中継端子（はんだボール）と
プリント基板に形成されたランドに接合された外部端子
（はんだボール）とが距離を設けて設けられているの
で、図４に示すように、ＢＧＡ型半導体装置のプリント
基板に実装時に、接合部であるはんだボールに集中する
プリント基板に発生する応力Ｆｐおよび半導体装置本体
に発生する応力Ｆｂが中継端子（はんだボール）と外部
端子（はんだボール）とに分散され、中継端子（はんだ
ボール）および外部端子（はんだボール）に掛かる応力
が小さくなる。
【００２５】また、中継基板の中継端子（はんだボー
ル）および外部端子（はんだボール）が設けられている
箇所の周囲には、切欠部（スリット）が設けられている
ので、ＢＧＡ型半導体装置のプリント基板に実装時に、
中継基板に設けられた切欠部（スリット）が熱膨張した
り熱収縮して発生する応力を吸収し、中継端子（はんだ
ボール）および外部端子（はんだボール）に掛かる応力
が小さくなる。そして、複数の中継基板が半導体装置本
体に形成された各ランドの位置にそれぞれ合せて接続さ
れ設けられたＢＧＡ型半導体装置では、各中継基板はそ
れぞれ単独で接続されているので、各中継基板の周囲は
切欠部（スリット）が有るのと同じ状態であり同様の効
果がある。
【００２６】このように、本発明によれば、中継基板に
設けられた中継端子（はんだボール）および外部端子
（はんだボール）に掛かる応力を小さくできるので、実
装基板に実装時のＢＧＡ型半導体装置のはんだボールの
クラック、破断による接合不良を防止できるという効果
が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態を示す部
分断面図である。
【図２】図１の部分下面図である。
【図３】図１の部分断面図である。
【図４】プリント基板に実装された第１の実施形態の半
導体装置を示す部分断面図である。
【図５】本発明の半導体装置の第２の実施形態を示す平
面図および側面図である。
【図６】従来技術を説明する断面図である。
【符号の説明】
１，１ａ 中継基板 ２ 絶縁テープ ３，３ａ 導体基板 ４，４ａ 絶縁カバー ５ 中継端子 ６ 外部端子 ７ 切欠部（スリット） １０ 半導体装置本体 １１ 半導体チップ １２ 配線基板 １３ ボンディングワイヤ １４ 封止樹脂 １５ ランド １６ はんだボール ２１ プリント基板 ２２ ランド（接続端子） Ｆｐ プリント基板に発生する応力 Ｆｂ 半導体装置本体に発生する応力

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一主面に導体配線が形成され他主面に前
    記導体配線に接続された接続端子が形成された配線基板
    と、前記配線基板の一主面に搭載され前記導体配線に電
    気的に接続された半導体チップと、前記半導体チップを
    封止する封止樹脂とを有する半導体装置において、一対
    の端子が距離を設けて一主面と他主面から反対方向に設
    けられた導体基板が設けられ、前記導体基板に設けられ
    た一方の端子が前記配線基板に形成された接続端子に接
    続され前記導体基板に設けられた他方の端子が外部端子
    であることを特徴とする半導体装置。
  2. 【請求項２】 絶縁テープに複数の前記導体基板が設け
    られ、前記導体基板の前記絶縁テープ面と反対の面に絶
    縁カバーが設けられ、前記導体基板に設けられた一対の
    端子が前記絶縁テープもしくは前記絶縁カバーから突出
    して設けられている請求項１記載の半導体装置。
  3. 【請求項３】 前記絶縁テープに設けられた前記複数の
    導体基板は、前記配線基板に形成された複数の前記接続
    端子の位置に対応して設けられている請求項２記載の半
    導体装置。
  4. 【請求項４】 前記導体基板に設けられた前記端子の周
    囲に前記絶縁テープおよび前記導体基板を貫通する切欠
    部が設けられている請求項２記載の半導体装置。
  5. 【請求項５】 前記導体基板の両主面に絶縁カバーが設
    けられ、前記導体基板に設けられた一対の端子が前記絶
    縁カバーから突出して設けられている請求項１記載の半
    導体装置。
  6. 【請求項６】 複数の前記導体基板が、前記配線基板に
    形成された複数の前記接続端子の位置に対応して設けら
    れ接続されている請求項５記載の半導体装置。
  7. 【請求項７】 前記導体基板に設けられた一対の端子
    は、はんだボールであり、リフローにより前記導体基板
    が前記配線基板に接続された請求項１記載の半導体装
    置。
JP29689899A 1999-10-19 1999-10-19 半導体装置 Expired - Fee Related JP3394479B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP29689899A JP3394479B2 (ja) 1999-10-19 1999-10-19 半導体装置
US09/686,808 US6472759B1 (en) 1999-10-19 2000-10-12 Ball grid array type semiconductor device
KR1020000061410A KR100350424B1 (ko) 1999-10-19 2000-10-18 반도체소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29689899A JP3394479B2 (ja) 1999-10-19 1999-10-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2001118951A true JP2001118951A (ja) 2001-04-27
JP3394479B2 JP3394479B2 (ja) 2003-04-07

Family

ID=17839602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29689899A Expired - Fee Related JP3394479B2 (ja) 1999-10-19 1999-10-19 半導体装置

Country Status (3)

Country Link
US (1) US6472759B1 (ja)
JP (1) JP3394479B2 (ja)
KR (1) KR100350424B1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583515B1 (en) * 1999-09-03 2003-06-24 Texas Instruments Incorporated Ball grid array package for enhanced stress tolerance
US20150228236A1 (en) * 2012-07-31 2015-08-13 Sharp Kabushiki Kaisha Display device
US20160260675A1 (en) * 2015-03-04 2016-09-08 Globalfoundries Inc. Slotted substrate for die attach interconnects
JP2018019024A (ja) * 2016-07-29 2018-02-01 キヤノン株式会社 振動を発生させる振動部品が実装されるプリント基板
KR101993718B1 (ko) 2017-07-20 2019-06-27 서울대학교산학협력단 난연시트 및 그 제조 방법과 그 난연시트가 적용된 ｃｌｔ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999036957A1 (fr) * 1998-01-19 1999-07-22 Citizen Watch Co., Ltd. Boitier de semiconducteur
JP3201353B2 (ja) * 1998-08-04 2001-08-20 日本電気株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP3394479B2 (ja) 2003-04-07
KR100350424B1 (ko) 2002-08-28
US6472759B1 (en) 2002-10-29
KR20010070148A (ko) 2001-07-25

Similar Documents

Publication Publication Date Title
US5773884A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US5519936A (en) Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
US6028358A (en) Package for a semiconductor device and a semiconductor device
US5633533A (en) Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
JP3294740B2 (ja) 半導体装置
US6201707B1 (en) Wiring substrate used for a resin-sealing type semiconductor device and a resin-sealing type semiconductor device structure using such a wiring substrate
KR20010072583A (ko) 적층화 집적 회로 패키지
US20030122237A1 (en) Semiconductor device
JP4828164B2 (ja) インタポーザおよび半導体装置
JPH10223688A (ja) 半導体装置
KR20000011282A (ko) 반도체장치및그제조방법
JP2000277649A (ja) 半導体装置及びその製造方法
JPH0883865A (ja) 樹脂封止型半導体装置
JP3394479B2 (ja) 半導体装置
US6291893B1 (en) Power semiconductor device for “flip-chip” connections
KR100246367B1 (ko) 반도체 패키지 및 그 제조방법
JP3331146B2 (ja) Ｂｇａ型半導体装置の製造方法
JPH11176849A (ja) 半導体装置の製造方法
JPH10150065A (ja) チップサイズパッケージ
JP3084023B1 (ja) 半導体デバイス及びその製造方法
JP3258564B2 (ja) 半導体装置およびその製造方法
JPH1131713A (ja) フィルムキャリアテープを用いたｂｇａ型半導体装置
JPH11204565A (ja) 半導体装置
JP3033541B2 (ja) Ｔａｂテープ、半導体装置及び半導体装置の製造方法
KR100808579B1 (ko) 볼 마스크 테이프를 이용하는 반도체 패키지의 기판 실장구조

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030107

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees