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JP2001189234A - 積層コンデンサ - Google Patents

積層コンデンサ

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JP2001189234A
JP2001189234A JP37482899A JP37482899A JP2001189234A JP 2001189234 A JP2001189234 A JP 2001189234A JP 37482899 A JP37482899 A JP 37482899A JP 37482899 A JP37482899 A JP 37482899A JP 2001189234 A JP2001189234 A JP 2001189234A
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JP
Japan
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electrode
electrodes
hole
internal
internal electrode
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Application number
JP37482899A
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English (en)
Inventor
Taisuke Abiko
泰介 安彦
Takaya Ishigaki
高哉 石垣
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TDK Corp
Original Assignee
TDK Corp
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Publication date
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Priority to US09/612,524 priority patent/US6407907B1/en
Priority to TW089128032A priority patent/TW484150B/zh
Priority to EP00128610A priority patent/EP1115129B1/en
Priority to DE60039745T priority patent/DE60039745D1/de
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Abstract

(57)【要約】 【課題】 積層コンデンサの一層の低ＥＳＬ化を図り３
次元搭載可能とした。 【解決手段】 誘電体素体１２内に第１の内部電極１４
が配置され、セラミック層１２Ａを隔てた第１の内部電
極１４の下方に第２の内部電極１６が配置される。誘電
体素体１２内に第２の内部電極１６を貫通して第１の内
部電極１４に電気的に接続される第１のスルーホール電
極１８及び、第１の内部電極１４を貫通して第２の内部
電極１６に電気的に接続される第２のスルーホール電極
２０が、これら内部電極１４、１６と交差してそれぞれ
延びる形で、柱状に設けられる。第１のスルーホール電
極１８は、上下の平面部１２Ｂに島状に配置された第１
の外部電極２２に電気的に接続され、第２のスルーホー
ル電極２０は、誘電体素体１２の表面に島状に配置され
た第２の外部電極２４に電気的に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬ化を図っ
た積層コンデンサに係り、特に３次元搭載を可能にした
積層セラミックチップコンデンサに関するものである。
【０００２】
【従来の技術】従来より、電子部品の一種としてのコン
デンサが幅広く用いられているが、近年の高密度実装化
等の要求により、小型の積層セラミックチップコンデン
サも用いられるようになっていた。これらの積層セラミ
ックチップコンデンサの構造を示す図１０〜図１２を参
照して、以下に従来技術を説明する。
【０００３】図１０に示す一般的な積層セラミックチッ
プコンデンサ１１０は例えば直方体形状に形成されてお
り、交互に向き合うように重なり合って、層間に位置し
たセラミック素地１１２により静電容量を得ることがで
きるような複数の内部電極１１４が、直方体形状の長手
方向に形成された端子電極１１６に対して、垂直方向に
延びる形で接続されている。
【０００４】また、図１１に示す３端子貫通コンデンサ
１２０及び図１２に示すフリップタイプコンデンサ１３
０のように、内部構造や端子電極１２２、１３２の配置
によって寄生インダクタンスを低減させてＥＳＬ（等価
直列インダクタンス）を減少させた積層セラミックチッ
プコンデンサも知られている。但し、この低ＥＳＬ化さ
れた積屈セラミックチップコンデンサも端子電極に対し
て図示しない内部電極が垂直方向に延びる形で接続され
ている。
【０００５】
【発明が解決しようとする課題】近年、ＣＰＵの動作の
高速化に伴う動作周波数の高周波数化により、これまで
使用されていた図１１及び図１２に示す低ＥＳＬ化され
た積層セラミックチップコンデンサであっても、寄生イ
ンダクタンスが大きすぎる場合が生じるようになった。
また、従来の積層セラミックチップコンデンサは全て基
板上にはんだ付けにより接続される為、個々の部品間の
ランドが持つインダクタンスが大きくなってしまう欠点
も有していた。
【０００６】一方、ＣＰＵの動作周波数の高周波数化に
伴い電子部品内のＥＳＲ（等価直列抵抗）が大きい場合
には、電子部品自体の発熱が大きくなり、この発熱が問
題とされるようになった。ここで、スルーホール構造を
持つ電子部品のＥＳＲの大きさは、スルーホールによる
柱状の内部の電極の幅、長さ及び本数と、この内部の電
極と外部電極の間の接続状態とで、決定される。また一
般的に、柱状の電極は製造上の問題からかすれ易い為、
外部電極との間の接合が不安定であり、ＥＳＲが大きく
なり易い欠点を有していた。
【０００７】本発明は上記事実を考慮し、一層の低ＥＳ
Ｌ化を図り３次元搭載を可能にした積層コンデンサを提
供することを目的とし、さらにはＥＳＲを低減した積層
コンデンサを提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１による積層コン
デンサは、誘電体層を積層して形成された素体内に配置
される面状の第１の内部電極と、素体内において誘電体
層を介して隔てられつつ第１の内部電極と対向して配置
される面状の第２の内部電極と、第１の内部電極に接続
されると共に第２の内部電極を貫通しつつこれら内部電
極と交差して延びる第１のスルーホール電極と、第２の
内部電極に接続されると共に第１の内部電極を貫通しつ
つこれら内部電極と交差して延びる第２のスルーホール
電極と、第１のスルーホール電極に接続されて素体の両
表面にそれぞれ島状に配置される第１の外部電極と、第
２のスルーホール電極に接続されて素体の両表面にそれ
ぞれ島状に配置される第２の外部電極と、を有したこと
を特徴とする。請求項１に係る積層コンデンサによれ
ば、誘電体層を積層して形成された素体内に、それぞれ
面状の第１の内部電極及び第２の内部電極が誘電体層を
介して隔てられつつ相互に対向して配置される。また、
第２の内部電極を貫通して第１の内部電極に接続される
第１のスルーホール電極及び、第１の内部電極を貫通し
て第２の内部電極に接続される第２のスルーホール電極
が、これら内部電極と交差してそれぞれ延びており、さ
らに、第１のスルーホール電極に接続される第１の外部
電極及び第２のスルーホール電極に接続される第２の外
部電極が、素体の両表面にそれぞれ島状に配置される。
【０００９】つまり、素体の表面を形成する平面部に第
１の外部電極及び第２の外部電極が配置されており、互
いに対向し合う二種類の内部電極が交互に貫通面及び接
続面になるように、二種類の内部電極のいずれか一方と
それぞれ接続される二種類のスルーホール電極が、これ
ら外部電極から素体の厚み方向に柱状に延びている。そ
して、これら二種類のスルーホール電極が通電の際に交
互に正負極となって、二種類の内部電極が並列に配置さ
れるコンデンサの電極となる。
【００１０】本請求項に係る積層コンデンサは、特性上
からＩＣ電源の平滑用コンデンサとして例えばＭＰＵ
（Micro Processing Unit ）用の３次元的な構造の多層
基板に埋め込まれて上下から接続される形で使用され
る。また、このＩＣ電源にはＶｃｃ端子及びＧＮＤ端子
が存在して３次元的に基板内に配置されたランドに高周
波電流が相互に逆向きで流されることになる。この為、
相互に逆向きに流れる高周波電流で磁界が互いに打ち消
し合って、基板が有するループインダクタンスが低減さ
れる。また、基板を３次元的に構成することで、ランド
自体の長さが短くなる効果も当然有する。
【００１１】一方、積層コンデンサ内においても、柱状
のスルーホール電極を二種類有することにより、相互に
逆向きに流れる高周波電流で磁界が互いに打ち消し合う
上記の３次元的な効果が発生する。さらに、二種類の内
部電極間では２次元的に正負の電流が交差し合うことに
より、積層コンデンサ自体が持つ寄生インダクタンスが
激減する。以上より本請求項は、二種類のスルーホール
電極を柱状に形成して二種類の内部電極に交互に接続す
る構造として、基板に３次元実装可能とすることで、基
板自体のループインダクタンスを３次元的に低減させる
と共に、積層コンデンサ自体の寄生インダクタンスを２
次元的にだけでなく３次元的に、磁界を相殺させる効果
で低減させることができる。
【００１２】請求項２に係る積層コンデンサによれば、
請求項１及び請求項２の積層コンデンサと同様の構成の
他に、第１の外部電極と第２の外部電極とが互いに隣同
士に配置されるように、第１の外部電極及び第２の外部
電極が素体の表面に並んでこれら外部電極が複数列配置
されるという構成を有している。従って、第１の外部電
極と第２の外部電極とが互いに隣同士になるように複数
配置されているので、相互に逆向きに流れる高周波電流
で磁界が互いに打ち消し合う請求項１の効果が一層高ま
るようになる。
【００１３】請求項３に係る積層コンデンサによれば、
請求項１及び請求項２の積層コンデンサと同様の構成の
他に、素体が六面体形状に形成されると共にこの素体の
４つの側面にそれぞれ端子電極が設けられ、３つ以上の
側面の端子電極に第１の内部電極がそれぞれ接続され、
第２の内部電極もそれぞれ３つ以上の側面に接続される
という構成を有している。つまり、対向し合う内部電極
の引き出し電極は交互に３つ以上の側面に引き出され
る。さらに、端子電極が側面に配置された従来のコンデ
ンサアレイと同じように、素体の側面に端子電極を配置
し、この端子電極に引き出された内部電極を接続する。
【００１４】以上より、外部電極及び端子電極が直方体
とされる積層コンデンサの６面全面に形成され、３次元
実装だけでなく２次元実装も可能となる。この結果、側
面の各端子電極が交互に正負となるように高周波電流を
端子電極に流すと共に、二種類の外部電極に交互に正負
となるように高周波電流を流した場合、柱状のスルーホ
ール電極にも交互に逆向きの電流が流れ、端子電極及び
スルーホール電極に接続された二種類の内部電極が正負
極となるように電流が交差し合い、その効果で更に寄生
インダクタンスが低下する。従って、本請求項によれば
側面に端子電極が設けられているので、請求項１にも増
してＥＳＲ、ＥＳＬを更に低下できる。
【００１５】請求項４に係る積層コンデンサによれば、
請求項１から請求項３の積層コンデンサと同様の構成の
他に、第１のスルーホール電極及び第２のスルーホール
電極がニッケル系の金属材料で形成されるという構成を
有している。従って、これらスルーホール電極の材料と
して、比抵抗値が小さく収縮し難いニッケル系の金属を
用いたことで、内部電極との接合を良好に維持してＥＳ
Ｒを低く抑えることが可能となった。
【００１６】請求項５に係る積層コンデンサによれば、
請求項４の積層コンデンサと同様の構成の他に、第１の
内部電極及び第２の内部電極がニッケル系の金属で形成
されるという構成を有している。従って、スルーホール
電極の材料だけでなく内部電極の材料をニッケル系の金
属としたので、これらスルーホール電極と内部電極との
間の接合性がより高まってＥＳＲを一層確実に低く抑え
ることが可能となった。
【００１７】
【発明の実施の形態】以下、本発明に係る積層コンデン
サの第１の実施の形態を図面に基づき説明する。本発明
の第１の実施の形態に係る積層コンデンサである３次元
搭載対応型の積層セラミックチップコンデンサ１０を図
１及び図２に示す。これらの図に示すように、誘電体層
とされるセラミックグリーンシートを複数枚積層した積
層体を焼成することで得られた直方体状の焼結体である
誘電体素体１２を主要部として、積層セラミックチップ
コンデンサ１０が構成されている。
【００１８】この誘電体素体１２内のある高さ位置に
は、面状の第１の内部電極１４が配置されており、誘電
体素体１２内においてセラミック層１２Ａを隔てた第１
の内部電極１４の下方には、同じく面状の第２の内部電
極１６が配置されている。この為、これら第１の内部電
極１４と第２の内部電極１６とが誘電体素体１２内にお
いて誘電体層を介して隔てられつつ相互に対向して配置
されることになる。これら第１の内部電極１４及び第２
の内部電極１６の中心は、誘電体素体１２の中心とほぼ
同位置に配置されており、また、第１の内部電極１４及
び第２の内部電極１６の縦横寸法は、対応する誘電体素
体１２の辺の長さより若干小さくされているので、これ
ら第１の内部電極１４及び第２の内部電極１６の端部は
誘電体素体１２の端部に面さない構造となっている。
【００１９】この誘電体素体１２内には、第２の内部電
極１６を貫通して第１の内部電極１４に電気的に接続さ
れる第１のスルーホール電極１８及び、第１の内部電極
１４を貫通して第２の内部電極１６に電気的に接続され
る第２のスルーホール電極２０が、これら内部電極１
４、１６と直交するように交差してそれぞれ延びる形
で、柱状に設けられている。尚、これら内部電極１４、
１６及びスルーホール電極１８、２０はニッケル系の金
属で形成されている。
【００２０】図２に示すように、誘電体素体１２の手前
側寄りの部分には、この第１のスルーホール電極１８と
第２のスルーホール電極２０とが交互に２つづつ配置さ
れることで、列が形成されている。この列と隣合う誘電
体素体１２の奥側寄りの部分には、この列と平行であっ
て逆の配列で第１のスルーホール電極１８と第２のスル
ーホール電極２０とが交互に２つづつ配置される列が同
様に配置されている。これら第１のスルーホール電極１
８は、誘電体素体１２の表面である上下の平面部１２Ｂ
に島状に配置された第１の外部電極２２に電気的に接続
されており、また、これら第２のスルーホール電極２０
は、誘電体素体１２の表面に島状に配置された第２の外
部電極２４に電気的に接続されている。
【００２１】つまり、誘電体素体１２の手前側寄りの部
分には、この第１の外部電極２２と第２の外部電極２４
とが交互に２つづつ配置されることで、第１列２６が形
成されている。この第１列２６と隣合う誘電体素体１２
の奥側寄りの部分には、第１列２６と平行であって、第
１列２６と逆の配列で第１の外部電極２２と第２の外部
電極２４とが交互に２つづつ配置される第２列２８が同
様に配置されている。この為、第１の外部電極２２と第
２の外部電極２４とが互いに隣同士に配置されるよう
に、これら外部電極２２、２４が誘電体素体１２の表面
に千鳥状に交互に並んで複数列配置されることになる。
【００２２】次に、本実施の形態に係る積層セラミック
チップコンデンサ１０の製造について、図３に基づき説
明する。先ず、積層セラミックチップコンデンサ１０の
製造に際しては、コンデンサとして機能する誘電体材料
よりなる複数枚のセラミックグリーンシート３０Ａ、３
０Ｂ、３０Ｃ、３０Ｄを用意する。
【００２３】この図３に示すように、上面に電極が印刷
またはスパッタされていないセラミックグリーンシート
３０Ａの下方にセラミックグリーンシート３０Ｂが位置
している。このセラミックグリーンシート３０Ｂ上に
は、第１の内部電極１４を形成するために、この第１の
内部電極１４に応じて例えば導電ペーストが印刷又はス
パッタされている。さらに、セラミックグリーンシート
３０Ｂの下方に位置するセラミックグリーンシート３０
Ｃ上には、上面に電極が印刷またはスパッタされていな
いセラミックグリーンシート３０Ｃが位置している。こ
のセラミックグリーンシート３０Ｃの下方にセラミック
グリーンシート３０Ｄが位置している。このセラミック
グリーンシート３０Ｄ上には、第２の内部電極１６を形
成するために、この第２の内部電極１６に応じて同様に
印刷又はスパッタされている。
【００２４】これらセラミックグリーンシート３０Ａ、
３０Ｂ、３０Ｃ、３０Ｄには、相互に同位置で２列に並
んで計８個のスルーホール３２が設けられている。ま
た、内部電極層とされるセラミックグリーンシート３０
Ｂ、３０Ｄの内部電極１４、１６にスルーホール３２と
接触しない様に交互に抜き穴３４が設けられている。
【００２５】つまり、第１の内部電極１４の手前側に配
置された列の最左及び左側から３番目のスルーホール３
２には、このスルーホール３２とそれぞれ同軸状の抜き
穴３４がこれらスルーホール３２より大径に形成されて
いる。また、第１の内部電極１４の奥側に配置された列
の左側から２番目及び左側から４番目のスルーホール３
２には、このスルーホール３２とそれぞれ同軸状の抜き
穴３４がこれらスルーホール３２より大径に形成されて
いる。さらに、第２の内部電極１６には、第１の内部電
極１４上で抜き穴３４が設けられていないスルーホール
３２に、上記と同様に抜き穴３４が形成されている。
【００２６】そして、それぞれ平面形状を矩形としたセ
ラミックグリーンシート３０Ａ、３０Ｂ、３０Ｃ、３０
Ｄを積層し、これらを一体焼成することにより誘電体素
体１２を得ると共に、貫通したスルーホール３２と各内
部電極１４、１６の抜き穴３４の無い箇所とを接続する
ように、ニッケル金属を主成分としたペーストを流し込
み接続させる。この結果、第１のスルーホール電極１８
及び第２のスルーホール電極２０が形成されることにな
る。
【００２７】最後に、誘電体素体１２の両平面部１２Ｂ
に外部電極２２、２４を形成するが、この際めっき処理
を用いても良く、Ａｇ、Ｃｕ等の単体金属を用いても良
い。また、外部電極２２、２４の種類は基板側の接続方
法によって種々対応することができる。
【００２８】次に、図４に基づき、積層セラミックチッ
プコンデンサ１０の使用例を本実施の形態の変形例を用
いて説明する。本変形例は、前述の第１の内部電極１４
及び第２の内部電極１６がそれぞれ一対づつ計４枚の内
部電極１４、１６が交互に誘電体素体１２内に配置され
る構造とされている。誘電体素体１２内には、これに対
応して２枚の第２の内部電極１６をそれぞれ貫通して２
枚の第１の内部電極１４にそれぞれ電気的に接続される
第１のスルーホール電極１８及び、２枚の第１の内部電
極１４をそれぞれ貫通して２枚の第２の内部電極１６に
それぞれ電気的に接続される第２のスルーホール電極２
０が、これら内部電極１４、１６と直交するように交差
してそれぞれ延びる形で、柱状に設けられている。
【００２９】一方、第１のスルーホール電極１８と第２
のスルーホール電極２０の配置及び第１の外部電極２２
と第２の外部電極２４の配置は、図１から図３に示す例
と同様なので説明を省略する。但し、図４に示すように
本変形例の外部電極２２、２４の間隔は、ＭＰＵ等のＩ
Ｃ５０のＢＧＡ端子５２の端子間隔に合わせられてい
る。そして、この変形例は図１から図３に示す積層セラ
ミックチップコンデンサ１０と同様に３次元搭載対応型
であり、製品特性上からＩＣ電源の平滑用コンデンサと
して図４に示すＭＰＵ用の３次元的な構造の多層基板に
埋め込まれる形で使用される。このＩＣ電源には図示し
ないＶｃｃ端子及びＧＮＤ端子が存在して、３次元的に
基板５４内に配置されたランド５６、５８に高周波電流
が相互に逆向きで流れるようになっている。
【００３０】この結果、ランド５６及びビア６０を介し
てＶｃｃ端子と第１の外部電極２２とが接続されると共
に、ランド５８及びビア６２を介してＧＮＤ端子と第２
の外部電極２４とが接続されて、Ｖｃｃ端子及びＧＮＤ
端子から高周波電流が積層セラミックチップコンデンサ
１０内に流れるようになる。
【００３１】次に、本実施の形態に係る積層セラミック
チップコンデンサ１０の作用を説明する。セラミック等
の誘電体層を積層して形成された誘電体素体１２内に、
それぞれ面状の第１の内部電極１４及び第２の内部電極
１６がセラミック層１２Ａを介して隔てられつつ相互に
対向して、配置されている。また、第２の内部電極１６
を貫通して第１の内部電極１４に接続される第１のスル
ーホール電極１８及び、第１の内部電極１４を貫通して
第２の内部電極１６に接続される第２のスルーホール電
極２０が、これら内部電極１４、１６と交差してそれぞ
れ延びている。
【００３２】さらに、第１のスルーホール電極１８に接
続される第１の外部電極２２及び第２のスルーホール電
極２０に接続される第２の外部電極２４が、誘電体素体
１２の両平面部１２Ｂに島状にそれぞれ配置される。つ
まり、誘電体素体１２の表面を形成する平面部１２Ｂ
に、第１の外部電極２２及び第２の外部電極２４が各４
つづつ千鳥状に配置されている。また、互いに対向し合
う二種類の内部電極１４、１６が交互に貫通面及び接続
面となるように、これら内部電極１４、１６の何れか一
方とそれぞれ接続される二種類のスルーホール電極１
８、２０が、この外部電極２２、２４から誘電体素体１
２の厚み方向に柱状に延びている。そして、これら二種
類のスルーホール電極１８、２０が通電の際に交互に正
負極となって、内部電極１４、１６が並列に配置される
コンデンサの電極となる。
【００３３】また、本実施の形態に係る積層セラミック
チップコンデンサ１０は、例えば図４に示す形で使用さ
れ、３次元的に基板５４内に配置されたランド５６、５
８に高周波電流が相互に逆向きに流れる為、この高周波
電流で磁界が互いに打ち消し合って、基板５４が有する
ループインダクタンスが低減される。また、３次元的な
基板５４内はランド５６、５８自体の長さが短くなる効
果も当然有する。
【００３４】一方、積層セラミックチップコンデンサ１
０内においても、柱状のスルーホール電極１８、２０を
二種類有することにより、相互に逆向きに流れる高周波
電流で磁界が互いに打ち消し合う上記の３次元的な効果
が発生する。また、二種類の内部電極１４、１６間では
２次元的に正負の電流が交差し合うことにより、積層セ
ラミックチップコンデンサ１０自体が持つ寄生インダク
タンスが激減する。
【００３５】以上より本実施の形態に係る積層セラミッ
クチップコンデンサ１０は、二種類のスルーホール電極
１８、２０を柱状に形成して二種類の内部電極１４、１
６に交互に接続する構造として、基板５４に３次元実装
可能とした。従って、基板５４自体のループインダクタ
ンスを３次元的に低減させることができると共に、積層
セラミックチップコンデンサ１０自体の寄生インダクタ
ンスを２次元的にだけでなく３次元的に、磁界を相殺さ
せる効果で低減ができるようになった。
【００３６】他方、柱状の電極は製造上の問題からかす
れ易い為、外部電極との間の接合が不安定となってＥＳ
Ｒが大きくなり易かった。従って、図１に示すスルーホ
ール電極１８、２０の径Ｄを可能な限り大きくすると共
に、スルーホール電極１８、２０の本数を多くすること
により、接合が確実になってＥＳＲを小さくできること
になる。ここで下記の表１により、ＥＳＲの値をスルー
ホール電極１８、２０の径Ｄ及び本数との関係で例示す
る。尚、この表１のデータは積層セラミックチップコン
デンサ１０の厚みが０．５ｍｍの場合である。
【００３７】
【表１】
【００３８】ここで、積層セラミックチップコンデンサ
１０の大きさや周波数で発熱の程度は異なるが、積層コ
ンデンサのクロック周波数の高速化（たとえば１ＧＨｚ
以上）、大電流化（２０Ａ以上）になると、積層セラミ
ックチップコンデンサ１０自体のＥＳＲを１ｍΩ以下と
することが望ましい。従ってたとえば、ＥＳＲは下記で
見積もれる。 ＥＳＲ＝Ｒ＋Ｒ（ｆ）〔Ω〕 Ｒ＝ρ＊（Ｌ／Ｓ）＊（１／Ｎ）〔Ω〕…（１） ここで各記号は、 Ｒ…内部電極の抵抗（Ω） Ｒ（ｆ）…誘電体の損失（Ω）（セラミック材質に依
存） Ｌ…スルーホール電極の長さ Ｓ…スルーホールの断面積 Ｎ…スルーホール本数 ρ…内部電極の比抵抗（Ω・ｍ） である。
【００３９】積層セラミックチップコンデンサの厚みが
０．５ｍｍの場合、表１及び式（１）より、ＥＳＲを１
ｍΩ以下にする為、スルーホール電極１８、２０の径Ｄ
を１００μｍ以下とした場合には、２４本以上のスルー
ホール電極１８、２０を必要とし、スルーホール電極１
８、２０の径Ｄを１５０μｍ以下とした場合には、１０
本以上のスルーホール電極１８、２０を必要とし、スル
ーホール電極１８、２０の径Ｄを２００μｍ以下とした
場合には、８本以上のスルーホール電極１８、２０を必
要とする。また、スルーホール電極１８、２０の径Ｄが
２５０μｍ以上の場合には４本以下で良くなる。但し、
ＥＳＬをより低くする為にはスルーホール電極１８、２
０の本数を多くする方が良く、またスルーホール電極１
８、２０間の間隔Ｐは１ｍｍ以内とすることが考えられ
る。積層セラミックチップコンデンサの厚みが０．２５
ｍｍと薄い場合には、式（１）で示すように抵抗値も１
／２となり、０．５ｍｍの厚みの場合よりスルーホール
の本数、又はスルーホール電極径（面積）も１／２とす
ることができる。
【００４０】以上より、スルーホール電極１８、２０の
本数及び径ＤとＥＳＲとの関係から、スルーホール電極
１８、２０の本数はＥＳＬの効果を考慮すると６本以上
で且つ、製品厚みが０．２ｍｍ以上であれば、５０μｍ
以上の径Ｄが必要である。さらに、ＥＳＲを低く抑える
為に、内部電極１４、１６及びスルーホール電極１８、
２０の材料として比抵抗値が小さく収縮し難い金属材料
が望ましく、例えば、ニッケル単体或いはニッケル合金
が好適である。
【００４１】次に、本発明に係る積層コンデンサの第２
の実施の形態を図５から図８に基づき説明する。但し、
第１の実施の形態で説明した部材と同一の部材には同一
の符号を付して、重複した説明を省略する。図５及び図
６に示す本発明の第２の実施の形態に係る積層セラミッ
クチップコンデンサ１０は、２次元実装でも３次元実装
でも仕様可能な２次元〜３次元搭載対応型の構造となっ
ている。
【００４２】つまり、図７に示すように、セラミックグ
リーンシート３０Ｂの左側面に第１の内部電極１４が１
箇所引き出されると共に、このセラミックグリーンシー
ト３０Ｂの前側側面及び奥側側面に第１の内部電極１４
が２箇所づつ引き出されるようにして、それぞれ引き出
し部１４Ａが形成されている。また、セラミックグリー
ンシート３０Ｄの右側面に第２の内部電極１６が１箇所
引き出されると共に、このセラミックグリーンシート３
０Ｄの前側側面及び奥側側面に第１の内部電極１４と重
ならない位置で、第２の内部電極１６が２箇所づつ引き
出されるようにして、それぞれ引き出し部１６Ａが形成
されている。以上より、相互に対向し合う内部電極１
４、１６同士が１８０°反転した形の引き出し形状で、
内部電極１４、１６が六面体形状に形成される誘電体素
体１２の側面１２Ｃに引き出されて、異なる側面を相互
に含む３つの側面１２Ｃに、第１の内部電極１４と第２
の内部電極１６とがそれぞれ接続されている。
【００４３】さらに、端子電極が側面に配置された従来
のコンデンサアレイと同じように、引き出された第１の
内部電極１４の部分に接続される第１の端子電極４０及
び、引き出された第２の内部電極１６の部分に接続され
る第２の端子電極４２を誘電体素体１２の４つの側面１
２Ｃにそれぞれ配置する。以上より、本実施の形態で
は、外部電極２２、２４だけでなく端子電極４０、４２
が形成されることで、直方体で六面体形状とされる積層
セラミックチップコンデンサ１０の６面全面に電極が配
置されることになる。
【００４４】次に、図８に基づき、積層セラミックチッ
プコンデンサ１０の使用例を本実施の形態の変形例を用
いて説明する。図８に示すように、本変形例は、前述の
第１の内部電極１４及び第２の内部電極１６がそれぞれ
一対づつ計４枚の内部電極１４、１６が交互に誘電体素
体１２内に配置される構造とされている。尚、第１のス
ルーホール電極１８と第２のスルーホール電極２０の配
置及び第１の外部電極２２と第２の外部電極２４の配置
は、図５から図７に示す例と同様なので説明を省略す
る。
【００４５】さらに、この変形例は図５から図７に示す
積層セラミックチップコンデンサ１０と同様に２次元〜
３次元搭載対応型であり、製品特性上からＩＣ電源の平
滑用コンデンサとして図８に示す多層基板上に配置され
る形で、使用される。つまり、はんだ付けにより側面１
２Ｃの端子電極４０、４２を接合部４４を介して基板５
４に接続するだけでなく、下側の平面部１２Ｂの外部電
極２２、２４をランド５６、５８に接続しつつ、基板５
４上にこの積層セラミックチップコンデンサ１０を配置
する。
【００４６】このＩＣ電源には図示しないＶｃｃ端子及
びＧＮＤ端子が存在して、３次元的に基板５４内に配置
されたランド５６、５８に高周波電流が相互に逆向きで
流されている。また、ランド５６とビア６０を介して、
第１の外部電極２２及び第１の端子電極４０がＶｃｃ端
子に接続されると共に、ランド５８とビア６２を介し
て、第２の外部電極２４及び第２の端子電極４２がＧＮ
Ｄ端子に接続されて、Ｖｃｃ端子及びＧＮＤ端子から高
周波電流が積層セラミックチップコンデンサ１０内に流
れるようになっている。
【００４７】次に、本実施の形態に係る積層セラミック
チップコンデンサ１０の作用を説明する。本実施の形態
も第１の実施の形態と同様の構造となっている。但し、
本実施の形態では、六面体形状に形成される誘電体素体
１２の４つの側面１２Ｃにそれぞれ端子電極４０、４２
が設けられている。さらに、３つの側面１２Ｃの第１の
端子電極４０に第１の内部電極１４がそれぞれ接続さ
れ、残りの１つの側面１２Ｃを含む３つの側面１２Ｃの
第２の端子電極４２に第２の内部電極１６がそれぞれ接
続される構造となっている。
【００４８】つまり、対向し合う内部電極１４、１６同
士が例えば１８０°反転した形の引き出し形状で、内部
電極１４、１６が誘電体素体１２の側面１２Ｃに引き出
される。さらに、端子電極が側面に配置された従来のコ
ンデンサアレイと同じように、誘電体素体１２の側面１
２Ｃに端子電極４０、４２を配置し、この端子電極４
０、４２に引き出された内部電極１４、１６を接続す
る。
【００４９】以上より、外部電極２２、２４及び端子電
極４０、４２が直方体とされる積層セラミックチップコ
ンデンサ１０の６面全面に形成され、３次元実装だけで
なく２次元実装も可能となる。この結果、側面１２Ｃの
各端子電極４０、４２が交互に正負となるように高周波
電流を端子電極４０、４２に流すと共に、二種類の外部
電極２２、２４に交互に正負となるように高周波電流を
流した場合、柱状のスルーホール電極１８、２０にも交
互に逆向きの電流が流れ、端子電極４０、４２及びスル
ーホール電極１８、２０に接続された内部電極１４、１
６が正負極となるように電流が交差し合い、その効果で
更に寄生インダクタンスが低下する。従って、本実施の
形態によれば、側面１２Ｃに端子電極４０、４２が設け
られているので、第１の実施の形態に係る積層セラミッ
クチップコンデンサ１０よりもＥＳＬを更に低下でき
る。
【００５０】一方、本実施の形態のように、積層セラミ
ックチップコンデンサ１０の側面方向に内部電極１４、
１６を引き出すことにより、ＥＳＲも低くできる。つま
り、スルーホール電極１８、２０の本数が前述のように
６本以下とされ且つ径Ｄが５０μｍ以下であっても、内
部電極１４、１６を側面１２Ｃに引き出して端子電極４
０、４２に内部電極１４、１６を接続することにより、
ＥＳＲを１ｍΩ以下とすることが可能になる。この場合
製品厚みの影響は、無視される。尚、上記第２の実施の
形態では、図７に示すように相互に対向し合う内部電極
１４、１６が誘電体素体１２の３つの側面１２Ｃにそれ
ぞれ引き出される構造としたが、図９に示すように、４
つの側面に第１の内部電極１４と第２の内部電極１６と
をそれぞれ引き出して接続するようにしても良い。ま
た、上記第２の実施の形態の構成では、基板が持つルー
プインダクタンスは大きくなる傾向にあるので、基板の
大きさや部品配置で使用方法を決めるべきである。
【００５１】
【発明の効果】本発明によれば、一層の低ＥＳＬ化を図
り３次元搭載を可能にした積層コンデンサを提供するこ
とが可能となり、さらにはＥＳＲを低減した積層コンデ
ンサを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る積層セラミッ
クチップコンデンサを示す断面図であって、図３の１−
１矢視線断面に対応する図である。
【図２】本発明の第１の実施の形態に係る積層セラミッ
クチップコンデンサを示す斜視図である。
【図３】第１の実施の形態の積層セラミックチップコン
デンサの製造工程において用いられる複数枚のセラミッ
クグリーンシート及び電極形状を示す分解斜視図であ
る。
【図４】第１の実施の形態の変形例に係る積層セラミッ
クチップコンデンサの使用状態を示す断面図である。
【図５】本発明の第２の実施の形態に係る積層セラミッ
クチップコンデンサを示す断面図であって、図７の５−
５矢視線断面に対応する図である。
【図６】本発明の第２の実施の形態に係る積層セラミッ
クチップコンデンサを示す斜視図である。
【図７】第２の実施の形態の積層セラミックチップコン
デンサの製造工程において用いられる複数枚のセラミッ
クグリーンシート及び電極形状を示す分解斜視図であ
る。
【図８】第２の実施の形態の変形例に係る積層セラミッ
クチップコンデンサの使用状態を示す断面図である。
【図９】第２の実施の形態の他の変形例に係る積層セラ
ミックチップコンデンサの製造工程において用いられる
複数枚のセラミックグリーンシート及び電極形状を示す
分解斜視図である。
【図１０】従来の一般的な積層セラミックチップコンデ
ンサを示す断面図である。
【図１１】従来の３端子貫通コンデンサを示す斜視図で
ある。
【図１２】従来のフリップタイプコンデンサを示す斜視
図である。
【符号の説明】
１０ 積層セラミックチップコンデンサ １２ 誘電体素体 １２Ａ セラミック層 １４ 第１の内部電極 １６ 第２の内部電極 １８ 第１のスルーホール電極 ２０ 第２のスルーホール電極 ２２ 第１の外部電極 ２４ 第２の外部電極 ４０ 第１の端子電極 ４２ 第２の端子電極
フロントページの続き Ｆターム(参考） 5E082 AA01 AB03 BB05 BB10 BC14 BC40 CC03 EE04 EE05 EE23 EE35 EE37 FG06 FG26 FG54 GG09 GG10 GG11 GG26 HH43 JJ12 JJ15 PP08 PP09

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 誘電体層を積層して形成された素体内に
    配置される面状の第１の内部電極と、 素体内において誘電体層を介して隔てられつつ第１の内
    部電極と対向して配置される面状の第２の内部電極と、 第１の内部電極に接続されると共に第２の内部電極を貫
    通しつつこれら内部電極と交差して延びる第１のスルー
    ホール電極と、 第２の内部電極に接続されると共に第１の内部電極を貫
    通しつつこれら内部電極と交差して延びる第２のスルー
    ホール電極と、 第１のスルーホール電極に接続されて素体の両表面にそ
    れぞれ島状に配置される第１の外部電極と、 第２のスルーホール電極に接続されて素体の両表面にそ
    れぞれ島状に配置される第２の外部電極と、 を有したことを特徴とする積層コンデンサ。
  2. 【請求項２】 第１の外部電極と第２の外部電極とが互
    いに隣同士に配置されるように、第１の外部電極及び第
    ２の外部電極が素体の表面に並んでこれら外部電極が複
    数列配置されたことを特徴とする請求項１記載の積層コ
    ンデンサ。
  3. 【請求項３】 素体が六面体形状に形成されると共にこ
    の素体の４つの側面にそれぞれ端子電極が設けられ、少
    なくとも３つの側面の端子電極に第１の内部電極がそれ
    ぞれ接続され、第２の内部電極も少なくとも３つの側面
    にそれぞれ接続されたことを特徴とする請求項１或いは
    請求項２に記載の積層コンデンサ。
  4. 【請求項４】 第１のスルーホール電極及び第２のスル
    ーホール電極がニッケル又はニッケル合金で形成された
    ことを特徴とする請求項１から請求項３の何れかに記載
    の積層コンデンサ。
  5. 【請求項５】 第１の内部電極及び第２の内部電極がニ
    ッケル又はニッケル合金で形成されたことを特徴とする
    請求項４記載の積層コンデンサ。
  6. 【請求項６】 製品厚みが０．２ｍｍ以上、スルーホー
    ル径が５０μｍ以上、スルーホール数が６本以上を有す
    ることを特徴とする請求項４、５の何れかに記載の積層
    コンデンサ。
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Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318058A (ja) * 2002-04-25 2003-11-07 Kyocera Corp 積層コンデンサ
JP2004165631A (ja) * 2002-10-08 2004-06-10 Ngk Spark Plug Co Ltd 積層コンデンサ及びその製造方法
US6768630B2 (en) 2002-06-11 2004-07-27 Tdk Corporation Multilayer feedthrough capacitor
US6999300B2 (en) 2004-03-19 2006-02-14 Tdk Corporation Multilayer capacitor
JP2006135333A (ja) * 2004-11-04 2006-05-25 Samsung Electro Mech Co Ltd 積層型キャパシターアレイ及びその配線接続構造
JP2006147901A (ja) * 2004-11-22 2006-06-08 Murata Mfg Co Ltd 積層電子部品、その製造方法およびその特性測定方法
JP2006185935A (ja) * 2004-12-24 2006-07-13 Shinko Electric Ind Co Ltd キャパシタ部品
JP2006222442A (ja) * 2002-10-30 2006-08-24 Kyocera Corp コンデンサ、及び配線基板
JP2007081166A (ja) * 2005-09-14 2007-03-29 Ngk Spark Plug Co Ltd 配線基板内蔵用コンデンサ及び配線基板
JP2007258545A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板
JP2008078622A (ja) * 2006-08-21 2008-04-03 Murata Mfg Co Ltd 積層コンデンサ、回路基板及び回路モジュール
US7443655B2 (en) 2004-07-15 2008-10-28 Matsushita Electric Industrial Co., Ltd. Capacitor
JP2009194397A (ja) * 2002-06-27 2009-08-27 Murata Mfg Co Ltd 積層コンデンサ、該積層コンデンサを内蔵した配線基板、デカップリング回路及び高周波回路
JP2010141350A (ja) * 2004-12-03 2010-06-24 Samsung Electro-Mechanics Co Ltd 積層型チップキャパシタ
US7898086B2 (en) * 2005-02-28 2011-03-01 Oki Semiconductor Co., Ltd. Semiconductor device having a package base with at least one through electrode
JP2011066439A (ja) * 2003-03-27 2011-03-31 Epcos Ag 電気的多層構成素子
US7932471B2 (en) 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
JP2013004870A (ja) * 2011-06-20 2013-01-07 Ngk Spark Plug Co Ltd 電子部品の製造方法
JP2015037177A (ja) * 2013-08-09 2015-02-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
JP2017037901A (ja) * 2015-08-07 2017-02-16 株式会社村田製作所 積層コンデンサ、及び、配線基板
JP2018074069A (ja) * 2016-11-01 2018-05-10 Tdk株式会社 薄膜コンデンサ
KR20190053692A (ko) * 2017-11-10 2019-05-20 삼성전기주식회사 3단자 적층형 커패시터
WO2023058497A1 (ja) * 2021-10-06 2023-04-13 株式会社村田製作所 電子部品
WO2024143087A1 (ja) * 2022-12-28 2024-07-04 株式会社村田製作所 積層セラミックコンデンサ

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6542352B1 (en) * 1997-12-09 2003-04-01 Daniel Devoe Ceramic chip capacitor of conventional volume and external form having increased capacitance from use of closely spaced interior conductive planes reliably connecting to positionally tolerant exterior pads through multiple redundant vias
JP2001185442A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、デカップリングコンデンサの接続構造および配線基板
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US6757152B2 (en) * 2001-09-05 2004-06-29 Avx Corporation Cascade capacitor
JP2003264253A (ja) * 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7016175B2 (en) * 2002-10-03 2006-03-21 Avx Corporation Window via capacitor
US7573698B2 (en) * 2002-10-03 2009-08-11 Avx Corporation Window via capacitors
CN100437850C (zh) * 2002-10-30 2008-11-26 京瓷株式会社 电容器，布线基板，退耦电路以及高频电路
US6891258B1 (en) * 2002-12-06 2005-05-10 Xilinx, Inc. Interposer providing low-inductance decoupling capacitance for a packaged integrated circuit
DE10303738B4 (de) * 2003-01-30 2007-12-27 Infineon Technologies Ag Speicherkondensator und Speicherzellenanordnung
US6765778B1 (en) 2003-04-04 2004-07-20 Freescale Semiconductor, Inc. Integrated vertical stack capacitor
JP2004336014A (ja) * 2003-04-16 2004-11-25 Taiyo Yuden Co Ltd 積層セラミックコンデンサ，積層セラミックコンデンサの実装構造及びコンデンサモジュール
JP4246543B2 (ja) * 2003-05-13 2009-04-02 日本特殊陶業株式会社 積層電子部品の製造方法
JP4365166B2 (ja) * 2003-08-26 2009-11-18 新光電気工業株式会社 キャパシタ、多層配線基板及び半導体装置
DE10339156B3 (de) * 2003-08-26 2005-03-17 Epcos Ag Schaltungsanordnung mit mehreren Kapazitäten
DE102004010001A1 (de) 2004-03-01 2005-09-22 Epcos Ag Elektrisches Bauelement und schaltungsanordnung mit dem Bauelement
KR100674842B1 (ko) * 2005-03-07 2007-01-26 삼성전기주식회사 기판 내장용 적층형 칩 커패시터를 구비하는 인쇄회로 기판
DE102005016590A1 (de) * 2005-04-11 2006-10-26 Epcos Ag Elektrisches Mehrschicht-Bauelement und Verfahren zur Herstellung eines Mehrschicht-Bauelements
US7355836B2 (en) * 2005-06-07 2008-04-08 Intel Corporation Array capacitor for decoupling multiple voltage rails
JP4757587B2 (ja) * 2005-09-21 2011-08-24 Ｔｄｋ株式会社 積層コンデンサ、及び、その製造方法
US7561407B1 (en) * 2005-11-28 2009-07-14 Altera Corporation Multi-segment capacitor
JP5089880B2 (ja) * 2005-11-30 2012-12-05 日本特殊陶業株式会社 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法
US7426102B2 (en) * 2006-05-01 2008-09-16 Vishay Intertechnology, Inc. High precision capacitor with standoff
KR100905862B1 (ko) * 2007-02-26 2009-07-02 삼성전기주식회사 집적된 적층형 칩 커패시터 모듈 및 이를 구비하는 집적회로 장치
US8161609B2 (en) * 2008-05-21 2012-04-24 Intel Corporation Methods of fabricating an array capacitor
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
US20110007488A1 (en) * 2009-07-07 2011-01-13 Chin-Wei Liu Power supply current circuit structure
JP5158061B2 (ja) * 2009-11-30 2013-03-06 Ｔｄｋ株式会社 薄膜コンデンサ
KR101070095B1 (ko) * 2009-12-10 2011-10-04 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
JP5432002B2 (ja) * 2010-02-25 2014-03-05 太陽誘電株式会社 コンデンサ及びその製造方法
US8823133B2 (en) 2011-03-29 2014-09-02 Xilinx, Inc. Interposer having an inductor
JP2013021299A (ja) * 2011-06-16 2013-01-31 Murata Mfg Co Ltd 積層セラミック電子部品
US9406738B2 (en) 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
US9330823B1 (en) 2011-12-19 2016-05-03 Xilinx, Inc. Integrated circuit structure with inductor in silicon interposer
US9337138B1 (en) 2012-03-09 2016-05-10 Xilinx, Inc. Capacitors within an interposer coupled to supply and ground planes of a substrate
JP2014011419A (ja) * 2012-07-03 2014-01-20 Taiyo Yuden Co Ltd コンデンサ
JP6043548B2 (ja) * 2012-08-31 2016-12-14 太陽誘電株式会社 コンデンサ
CN103515093A (zh) * 2013-07-24 2014-01-15 中国电子科技集团公司第五十五研究所 一种具有内部互连结构的片式电容及其制备方法
US9807884B2 (en) 2014-12-22 2017-10-31 Qualcomm Incorporated Substrate comprising embedded elongated capacitor
KR101872582B1 (ko) * 2016-03-22 2018-06-28 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP2019176109A (ja) * 2018-03-29 2019-10-10 太陽誘電株式会社 受動部品及び電子機器
JP2022520615A (ja) 2019-02-13 2022-03-31 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション 導電性ビアを含む積層セラミックコンデンサ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061686A (en) * 1989-05-15 1991-10-29 Hewlett-Packard Company Superconducting power distribution structure for integrated circuits
JP3019616B2 (ja) 1992-06-30 2000-03-13 三菱マテリアル株式会社 積層貫通型コンデンサアレイ
JP2969237B2 (ja) * 1992-07-06 1999-11-02 日本特殊陶業株式会社 コンデンサー内蔵基板及びその製造方法
US5657199A (en) * 1992-10-21 1997-08-12 Devoe; Daniel F. Close physical mounting of leaded amplifier/receivers to through holes in monolithic, buried-substrate, multiple capacitors simultaneous with electrical connection to dual capacitors otherwise transpiring, particularly for hearing aid filters
JP2967449B2 (ja) 1993-03-19 1999-10-25 株式会社村田製作所 積層型貫通コンデンサアレイ
JP3015621B2 (ja) * 1993-05-10 2000-03-06 松下電器産業株式会社 導体ペ−スト組成物
US5369545A (en) 1993-06-30 1994-11-29 Intel Corporation De-coupling capacitor on the top of the silicon die by eutectic flip bonding
JPH07142283A (ja) * 1993-11-17 1995-06-02 Fujitsu Ltd コンデンサ及びこれを用いた実装構造
JPH07169649A (ja) 1993-12-16 1995-07-04 Tdk Corp 積層貫通型コンデンサアレイ
JPH07201651A (ja) * 1993-12-28 1995-08-04 Sumitomo Metal Ind Ltd 積層コンデンサ
US5745334A (en) * 1996-03-25 1998-04-28 International Business Machines Corporation Capacitor formed within printed circuit board
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
JP2991175B2 (ja) * 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
EP0917165B1 (en) * 1997-11-14 2007-04-11 Murata Manufacturing Co., Ltd. Multilayer capacitor
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
TW456074B (en) * 1998-02-17 2001-09-21 Advantest Corp IC socket
JP3309813B2 (ja) * 1998-10-06 2002-07-29 株式会社村田製作所 積層コンデンサ
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
JP2001185442A (ja) * 1999-12-27 2001-07-06 Murata Mfg Co Ltd 積層コンデンサ、デカップリングコンデンサの接続構造および配線基板

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318058A (ja) * 2002-04-25 2003-11-07 Kyocera Corp 積層コンデンサ
US6768630B2 (en) 2002-06-11 2004-07-27 Tdk Corporation Multilayer feedthrough capacitor
JP2009194397A (ja) * 2002-06-27 2009-08-27 Murata Mfg Co Ltd 積層コンデンサ、該積層コンデンサを内蔵した配線基板、デカップリング回路及び高周波回路
JP2004165631A (ja) * 2002-10-08 2004-06-10 Ngk Spark Plug Co Ltd 積層コンデンサ及びその製造方法
JP2006222442A (ja) * 2002-10-30 2006-08-24 Kyocera Corp コンデンサ、及び配線基板
JP2011066439A (ja) * 2003-03-27 2011-03-31 Epcos Ag 電気的多層構成素子
US6999300B2 (en) 2004-03-19 2006-02-14 Tdk Corporation Multilayer capacitor
US7443655B2 (en) 2004-07-15 2008-10-28 Matsushita Electric Industrial Co., Ltd. Capacitor
JP2006135333A (ja) * 2004-11-04 2006-05-25 Samsung Electro Mech Co Ltd 積層型キャパシターアレイ及びその配線接続構造
JP2006147901A (ja) * 2004-11-22 2006-06-08 Murata Mfg Co Ltd 積層電子部品、その製造方法およびその特性測定方法
JP2010141350A (ja) * 2004-12-03 2010-06-24 Samsung Electro-Mechanics Co Ltd 積層型チップキャパシタ
JP4499548B2 (ja) * 2004-12-24 2010-07-07 新光電気工業株式会社 キャパシタ部品
JP2006185935A (ja) * 2004-12-24 2006-07-13 Shinko Electric Ind Co Ltd キャパシタ部品
US7898086B2 (en) * 2005-02-28 2011-03-01 Oki Semiconductor Co., Ltd. Semiconductor device having a package base with at least one through electrode
US8546700B2 (en) 2005-08-05 2013-10-01 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
US7932471B2 (en) 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
JP2007081166A (ja) * 2005-09-14 2007-03-29 Ngk Spark Plug Co Ltd 配線基板内蔵用コンデンサ及び配線基板
JP4704866B2 (ja) * 2005-09-14 2011-06-22 日本特殊陶業株式会社 配線基板内蔵用コンデンサ及び配線基板
JP2007258545A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板
JP4643482B2 (ja) * 2006-03-24 2011-03-02 日本特殊陶業株式会社 配線基板
JP2008078622A (ja) * 2006-08-21 2008-04-03 Murata Mfg Co Ltd 積層コンデンサ、回路基板及び回路モジュール
JP2013004870A (ja) * 2011-06-20 2013-01-07 Ngk Spark Plug Co Ltd 電子部品の製造方法
JP2015037177A (ja) * 2013-08-09 2015-02-23 サムソン エレクトロ−メカニックス カンパニーリミテッド． 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
US9390852B2 (en) 2013-08-09 2016-07-12 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic part to be embedded in board and printed circuit board having multilayer ceramic electronic part embedded therein
JP2017037901A (ja) * 2015-08-07 2017-02-16 株式会社村田製作所 積層コンデンサ、及び、配線基板
JP2018074069A (ja) * 2016-11-01 2018-05-10 Tdk株式会社 薄膜コンデンサ
KR20190053692A (ko) * 2017-11-10 2019-05-20 삼성전기주식회사 3단자 적층형 커패시터
KR102427927B1 (ko) * 2017-11-10 2022-08-02 삼성전기주식회사 3단자 적층형 커패시터
WO2023058497A1 (ja) * 2021-10-06 2023-04-13 株式会社村田製作所 電子部品
WO2024143087A1 (ja) * 2022-12-28 2024-07-04 株式会社村田製作所 積層セラミックコンデンサ

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