JP2000311241A

JP2000311241A - 画像処理装置

Info

Publication number: JP2000311241A
Application number: JP11121547A
Authority: JP
Inventors: Akira Ueno; 晃上野; Keisuke Nakazono; 啓介中薗
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1999-04-28
Filing date: 1999-04-28
Publication date: 2000-11-07

Abstract

(57)【要約】【課題】バスのデータ転送量を低減すると共にメモリ
容量を増やすことなく、拡大縮小処理を含む複数の画像
処理を、リアルタイムでパイプライン処理できるように
した画像処理装置を提供する。【解決手段】拡大縮小処理部８の前段に16点Ｃubic補
間処理を行うために４×５個の独立メモリ素子からなる
メモリ６を備え、該メモリは補間処理を行うための入力
データを読み出す４×４個のメモリ素子と前段の処理部
からの出力データを書き込む４×１個のメモリ素子とに
列単位で切り替えて用いるように構成され、該メモリの
読み出しメモリ素子に格納されている補間処理に必要な
４×４個のデータを選択的に読み出して補間処理を行
い、同時に残りの書き込みメモリ素子へ前段の処理部か
らの出力データを書き込み、パイプライン処理を実行す
るように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタルカメ
ラ等の電子的撮像装置に用いられる画像処理装置、特に
少ないメモリ容量でリアルタイムでパイプライン処理を
実現することが可能な拡大縮小処理を含む画像処理装置
に関する。

【０００２】

【従来の技術】一般に、ＣＣＤなどの固体撮像素子を用
いたディジタルカメラ等の電子的撮像装置における拡大
縮小処理を含む画像処理手順としては、図13に示すよう
に、まずＣＣＤ撮像素子101 から出力された撮像信号は
プリプロセス処理102 がなされたのち、フレームメモリ
103 に一旦記憶される。次いで、フレームメモリ103 か
ら画像データを読み出し、拡大縮小処理を含むイメージ
プロセス処理104 を順次行い、最後にＪＰＥＧ処理105
を行って、メモリカード106 等の記録媒体に記録すると
いう処理がなされている。

【０００３】このような画像信号の処理手順を実現する
にあたって、従来は例えば図14に示すような画像処理装
置を用いている。すなわち、従来の画像処理装置は、バ
ス201 にＣＰＵ202 と共にプリプロセス回路203 ，拡大
縮小処理部を含む複数のイメージプロセス回路204-１〜
204-ｎ，ＪＰＥＧ処理部205 及びフレームメモリ206が
それぞれ接続されて構成されている。そして、ＣＰＵ20
2 の制御により、ＣＣＤ撮像素子からの撮像信号がプリ
プロセス回路203 で処理されたのちバス201 を通してフ
レームメモリ206 に一旦記録される。次に、フレームメ
モリ206 から画像データを読み出し、バス201 を通して
イメージプロセス回路204-１に入力して処理を行い、再
びバス201 を通してフレームメモリ206 に書き直す。以
下同様にして、バス201 を介してフレームメモリ206 と
拡大縮小処理部を含むイメージプロセス回路204-２〜20
4-ｎとの間でデータのやり取りを順次行って、最後にＪ
ＰＥＧ処理部205 でＪＰＥＧ処理を行い、処理データを
フレームメモリ206 又はメモリカードに記録するように
なっている。

【０００４】次に、従来行われている拡大縮小処理の具
体的な処理内容について説明する。図15はＣubic補間処
理により拡大縮小処理を行う態様を示す図で、このＣub
ic補間処理はＡ〜Ｐで示す16点の画素のデータを用い
て、例えば中央のＺで示している一点を補間するもの
で、画像の一点を補間するためには周囲の16画素のデー
タが必要となっている。図15においてｘａ，ｘｂ，ｘ
ｃ，ｘｄ，ｙａ，ｙｂ，ｙｃ，ｙｄは補間係数で、Ａ〜
Ｐの16点の画素のデータをそれぞれＡ〜Ｐで表すものと
すると、Ｚ位置の補間データは次式（１）で表される。Ｚ＝ｘａ・ｙａ・Ａ＋ｘｂ・ｙａ・Ｂ＋ｘｃ・ｙａ・Ｃ＋ｘｄ・ｙａ・Ｄ＋ｘａ・ｙｂ・Ｅ＋ｘｂ・ｙｂ・Ｆ＋ｘｃ・ｙｂ・Ｇ＋ｘｄ・ｙｂ・Ｈ＋ｘａ・ｙｃ・Ｉ＋ｘｂ・ｙｃ・Ｊ＋ｘｃ・ｙｃ・Ｋ＋ｘｄ・ｙｃ・Ｌ＋ｘａ・ｙｄ・Ｍ＋ｘｂ・ｙｄ・Ｎ＋ｘｃ・ｙｄ・Ｏ＋ｘｄ・ｙｄ・Ｐ・・・・・・・・・（１）

【０００５】したがって、このようなＣubic処理を行う
ためには、16点の画素データをメモリから取り出すとき
に、ランダムアクセスすることができる必要がある。従
来、このような拡大縮小処理を行う前に、どのような形
式で画素データをメモリに保存していたかの一例を図16
に示す。図16に示すメモリは、補間するために要する画
素数が16であるので、16個のメモリ素子が用意されてお
り、アドレス方向へ深さをもっている独立した16個のメ
モリ素子で構成されている。そして、このような構成の
メモリに対して画素データを格納して行く。画素データ
の格納方法としては、図17に示すような格納方法が考え
られる。図17は画像の左上部を詳細に示している図であ
るが、画素Ａ１〜Ｐ１で示しているブロックの画素デー
タを図16で示したメモリのアドレス１に格納する。次
に、画素Ａ２〜Ｐ２で示しているブロックの画素データ
を同じマッピングでアドレス２に書き込む。以下、同様
に繰り返し操作を行って画像全領域の画素データをメモ
リに書き込む。

【０００６】このようにして画素データをメモリに格納
しておくことにより、画像のいずれかの領域のある一点
の補間に要するデータは、必ずＡ〜Ｐに対応するメモリ
素子のいずれかのアドレス部分から取り出せばよいこと
になる。例えば、図17においてＡ１〜Ｐ１，Ａ２〜Ｐ
２，Ａ（ｍ＋１）〜Ｐ（ｍ＋１），Ａ（ｍ＋２）〜Ｐ
（ｍ＋２）の４つのブロックから、それぞれ４画素ずつ
のデータを用いて補間処理する場合には、Ｋ１，Ｌ１，
Ｏ１，Ｐ１のデータはアドレス１から、Ｉ２，Ｊ２，Ｍ
２，Ｎ２のデータはアドレス２から、Ｃ（ｍ＋１），Ｄ
（ｍ＋１），Ｇ（ｍ＋１），Ｈ（ｍ＋１）のデータはア
ドレス（ｍ＋１）から、Ａ（ｍ＋２），Ｂ（ｍ＋２），
Ｅ（ｍ＋２），Ｆ（ｍ＋２）のデータはアドレス（ｍ＋
２）から取り出すというように、アドレスは異なるが、
16個のメモリ素子から１個ずつデータを取り出すことに
より、補間に必要なデータが得られることになる。

【０００７】ところで、このような方式で補間処理を行
う場合に、パイプライン処理を実行しようとすると、図
18に示すように、前段のイメージプロセス回路からの出
力データを、２つのメモリａ，ｂ（ダブルバッファ）を
用いて、メモリａとメモリｂに切り替えて書き込むよう
にし、一方のメモリにデータを書き込んでいるときに他
方のメモリｂに書き込まれているデータを読み出して、
拡大縮小処理部へ入力するようにしなければならない。
しかしながら、拡大縮小処理において、各ブロックの境
界部分などの補間処理には、補間処理に必要とする一部
のデータを次の領域の補間処理に再度用いなければなら
ない状態が生じる。すなわち、例えばメモリｂに書き込
み読み出したデータのうちハッチングで示した次の処理
でも必要とするデータ（のり代分）は、再度メモリａに
は前段の処理部から書き込むことはできないので、メモ
リｂからバッファを介してメモリａに転送するなどの操
作が必要となる。このような操作は極めて煩雑であり、
現実的にはこのような操作を伴うパイプライン処理は困
難であり、したがって従来はこのようなパイプライン処
理は行わず、前段の出力データは一旦フレームメモリへ
格納し、フレームメモリからその都度データを読み出し
て拡大縮小処理を行う方式が用いられている。

【０００８】

【発明が解決しようとする課題】従来の画像処理装置
は、上記のように複数のイメージプロセス回路による拡
大縮小処理を含む画像処理は、それぞれバスを通してフ
レームメモリからデータを読み出しあるいは書き込みを
行って実行されるようになっている。したがって、実時
間処理を行う場合には、バスを通るデータ転送量が極め
て多く、処理時間と共に消費電力が増大するという問題
点がある。

【０００９】本発明は、従来の画像処理装置における上
記問題点を解消するためになされたもので、バスのデー
タ転送量を低減すると共にメモリ容量を増やすことなく
拡大縮小処理を含む複数の画像処理がリアルタイムでパ
イプライン処理できるようにした画像処理装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
め、本発明は、固体撮像素子から出力されフレームメモ
リに記録された画像データにおいて、拡大縮小処理部を
含む複数の画像処理部で空間的な画像処理を施して出力
させる画像処理装置に対して、前記拡大縮小処理部の前
段に、（補間サイズの行数）×（補間サイズに少なくと
も１を加えた列数）分の同時アクセス可能なメモリ素子
からなるメモリを備え、該メモリは前段の画像処理部か
らの出力データを書き込むメモリ部と拡大縮小処理部へ
の入力データを読み出すメモリ部とを列単位で切り替え
可能に構成され、前記読み出しメモリ部に格納された補
間に必要な（補間サイズの行数）×（補間サイズの列
数）個のメモリ素子のデータを選択的に読み出し補間処
理を行い、同時に残りの書き込みメモリ部へ前段の画像
処理部からの出力データを書き込みパイプライン処理を
実行するように構成したことを特徴とするものである。

【００１１】このように構成することにより、小容量の
メモリを用いてリアルタイムでパイプライン処理が行え
る拡大縮小処理を含む画像処理の可能な画像処理装置を
実現することができる。

【００１２】

【発明の実施の形態】次に実施の形態について説明す
る。まず、本発明に係る概略的な実施の形態を図１に基
づいて説明する。この実施の形態は画像処理部として拡
大縮小処理部を含む２つの画像処理部で構成している場
合を示している。本実施の形態に係る画像処理装置にお
いては、バス１に接続された各部の制御を行うＣＰＵ２
の制御により、ＣＣＤ撮像素子からの撮像信号をプリプ
ロセス回路３で処理した信号を、バス１を介してフレー
ムメモリ４へ一旦記憶し、次いでフレームメモリ４から
読み出した画像データをバス１を介してイメージプロセ
ス回路５に入力させるまでは、従来の画像処理装置と同
じである。本発明に係る画像処理装置においては、初段
の画像処理部であるイメージプロセス回路５からメモリ
６及びセレクタ７を介して次段の画像処理部である拡大
縮小処理部８までを直列に接続しておいて、パイプライ
ン方式で画像処理を行い、ＪＰＥＧ処理部９でＪＰＥＧ
処理を行ったのち、画像データをバス１を介してフレー
ムメモリ４やメモリカード等に記録するようになってい
る。

【００１３】このようにバス１を介したデータ転送量
は、フレームメモリ４から初段のイメージプロセス回路
５への転送と、ＪＰＥＧ処理部９からフレームメモリ４
又はメモリカードへの転送だけとなり、したがってフレ
ームメモリと拡大縮小処理部８との間でデータのやりと
りを行っていた従来例と比べて、データ転送量はかなり
低減させることができる。

【００１４】次に、拡大縮小処理部及びその前段に配置
されているメモリ及びセレクタの構成について、詳細に
説明する。まず、メモリ６は図２に示すように、４×５
(ROW×COL)の20個の独立メモリ素子Ａ〜Ｔを用いて構成
されており、このように構成されているメモリ６への画
像データの格納は、次のように行われる。すなわち、拡
大縮小処理部８ではＣubic補間処理が行われ、その処理
には４×４の16個の画素データが必要なので、図３に示
す画像のＡ１〜Ｐ１のブロックの画素データをメモリ６
の各メモリ素子Ａ〜Ｐのアドレス１に格納し、次いでＡ
２〜Ｐ２のブロックの画素データをメモリ素子Ａ〜Ｐの
アドレス２に格納する。以下同様にして画像の列(ROW）
方向のブロックの画素データをメモリ素子Ａ〜Ｐの各ア
ドレスに順次格納する。そして、図４に示すように、メ
モリ６を構成するメモリ素子Ａ〜Ｐのアドレス１の画像
データを、セレクタ７を介して読み出し、拡大縮小処理
部８においてＣubic補間処理を行う。セレクタ７は20個
の入力から１個を選択して出力する16個のセレクタで構
成されている。このメモリ素子Ａ〜Ｐからの画像データ
の読み出し中に、20個の独立メモリ素子Ａ〜Ｔの残りの
メモリ素子Ｑ，Ｒ，Ｓ，Ｔのアドレス１，２，・・・・
・に、図５の（Ａ）に示すように、対応する画像データ
Ｑ１〜Ｔ１，Ｑ２〜Ｔ２，・・・・・を書き込み格納す
る。

【００１５】第１の列方向の補間処理が終了すると、次
に独立メモリ素子Ｅ〜Ｔに書き込まれている16個の画素
データを順次読み出して第２の列方向のＣubic補間処理
を行う。そして、この際、メモリ素子Ａ〜Ｄの各アドレ
スに格納されている画素データＡ１〜Ｄ１，Ａ２〜Ｄ
２，・・・・・は不要になるので、図５の（Ｂ）に示す
ように、独立メモリＡ〜Ｄの各アドレスに、画素データ
Ｑ１〜Ｔ１，Ｑ２〜Ｔ２，・・・・・の行(COL）方向に
隣接している画素データＡ１〜Ｄ１，Ａ２〜Ｄ２，・・
・・・を、上記第２の列方向のＣubic補間処理のための
画素データの読み出し中に、新たに書き込み格納する。
以下同様にして図５の（Ｃ）に示すように、16個の画素
データを読み出してＣubic補間処理中に、新たに１列分
の画素データを順次書き込み、これにより小容量メモリ
６を用いて画像領域全体に亘ってＣubic補間処理をパイ
プライン的に実行することができる。

【００１６】以上のＣubic補間処理中における16個の独
立メモリ素子Ａ〜Ｔからなるメモリ６におけるアクセス
態様を図６に示す。また、メモリ６からセレクタ７を介
してＣubic補間処理のために読み出される画素データ
と、読み出された16個の画素データを用いて拡大縮小処
理部でＣubic補間処理を行う際における、各画素データ
に乗算される補間係数の切り替え態様を図７の（Ａ），
（Ｂ）に示す。なお、図７の（Ａ）はメモリ素子Ａ〜Ｄ
が書き込み状態となっている場合、図７の（Ｂ）はメモ
リ素子Ｅ〜Ｈが書き込み状態となっている場合を示して
いる。

【００１７】次に、拡大縮小処理部を含む画像処理部の
処理の実行／停止制御について説明する。画像処理の中
で拡大縮小処理は特殊な処理であり、入力されてくるデ
ータの数と出力されるデータの数とが変化する。すなわ
ち、拡大処理の場合は、密に画素データを取り込むこと
になるので、16個の画素データから処理されたデータが
複数個出力される場合があり、一方、縮小処理の場合
は、16個の画素データから処理されたデータが１個も出
力されない場合もある。したがって、このように拡大縮
小処理ではデータが不連続で出力されるため、前段の画
像処理部と拡大縮小処理部との間のデータの授受は連続
的に行えず、前段の画像処理部例えばローパスフィルタ
処理部の処理の実行と同期させて同様に処理を連続的に
実行させることはできない。

【００１８】本実施の形態においては、前段の画像処理
部と拡大縮小処理部との間に設けているメモリ６は、拡
大縮小処理部でＣubic補間処理に必要な16個のデータの
他に１列分の書き込みメモリ素子を備えているので、Ｃ
ubic補間処理に必要とする画素データの当該ブロックの
処理ステップの実行中及び前段処理部からのデータの書
き込み中に、前段処理部及び拡大縮小処理部における次
の処理ブロックの処理の実行の可否を判断して、実行／
停止の制御を行うことができる。

【００１９】次に、図８の（Ａ），（Ｂ）のタイミング
チャートに基づいて、前段画像処理部及び拡大縮小処理
部の実行／停止の制御について説明する。図８の（Ａ）
は、拡大処理時の実行／停止制御を示すタイミングチャ
ートで、拡大処理時には元の画素に比べて密に画素をと
ることになるので、同じ16個の画素データを用いて複数
回Ｃubic補間処理をすることになる。そうすると、その
処理期間に新たにデータを受け取ることができないた
め、そのように同じデータで複数回Ｃubic補間処理をす
る場合には、前段の画像処理部の処理の実行を停止させ
る必要がある。そのため、前段の画像処理部の処理を停
止させる必要がある場合は、実行／停止判定部（拡大縮
小処理部内に設けられている）により、処理実行停止判
定信号を出力させ、ＣＰＵを介して前段の画像処理部の
処理の実行を一時停止させるようにする。

【００２０】図８の（Ｂ）は、縮小処理時の実行／停止
制御を示すタイミングチャートで、縮小処理時には、元
の画素に比べて粗に画素をとることなので、ある時点で
は16個の画素データを処理に使わない場合が生じる。そ
の場合は、Ｃubic補間演算処理が早く完了してしまうの
で、前段の画像処理部から出力されてくる次の処理デー
タがメモリに書き込まれるまで、拡大縮小処理部の処理
を一時停止させる必要がある。そのため、そのような状
態を予め実行停止判定部で判定したとき、拡大縮小処理
部の自己の処理の実行を一時停止させるようにする。

【００２１】上記実施の形態においては、拡大縮小処理
部において、４×４の16個の画素データを用いてＣubic
補間処理を行うようにしたものを示したが、例えば図９
に示すように２×２の４個の画素Ａ〜Ｄのデータを用い
て４点補間処理を行うようにすることも可能である。こ
の場合におけるＺ位置の補間データは、画素データをＡ
〜Ｄで表すものとすると、次式（２）のように表され
る。Ｚ＝ｘａ・ｙａ・Ａ＋ｘｂ・ｙａ・Ｂ＋ｘａ・ｙｂ・Ｃ＋ｘｂ・ｙｂ・Ｄ・・・・・・・・・（２）

【００２２】そして、この場合に用いるメモリは、図10
の（Ａ）に示すように、２×３の６個の独立メモリ素子
Ａ〜Ｆで構成され、このメモリへの画素データの格納
は、この４点補間処理では２×２の４個の画素データが
必要なので、図10の（Ｂ）に示す画像のＡ１〜Ｄ１のブ
ロックの画素データをメモリの各メモリ素子Ａ〜Ｄのア
ドレス１に格納し、次いでＡ２〜Ｄ２のブロック画素デ
ータをメモリ素子Ａ〜Ｄのアドレス２に格納し、以下同
様にして画像の列方向のブロックの画素データをメモリ
素子Ａ〜Ｄの各アドレスに順次格納する。そして、この
メモリの４つのメモリ素子Ａ〜Ｄに格納されている画素
Ａ１〜Ｄ１のデータが４点補間処理のために読み出され
るとき、図10の（Ｂ）に示す画像において画素Ｃ１，Ｄ
１，Ｃ２，Ｄ２，・・・・・に隣接している１列の画素
Ｅ１，Ｆ１，Ｅ２，Ｆ２，・・・・・のデータがメモリ
の残りの独立メモリ素子Ｅ，Ｆの各アドレスに書き込ま
れるようになっている。

【００２３】次いで，メモリ素子Ｃ〜Ｆに格納されてい
るデータＣ１，Ｄ１，Ｅ１，Ｆ１を用いて４点補間処理
を行い、このＣubic補間処理中に、画像の画素Ｅ１，Ｆ
１にCOL方向に隣接している画素Ａ１，Ｂ１，Ａ２，Ｂ
２，・・・・・のデータを、メモリ素子Ａ，Ｂに書き込
み格納されるようになっている。このようなメモリへの
アクセス態様を図11に示し、また２×２の４点補間処理
の場合のメモリ16、セレクタ17、拡大縮小処理部18の概
略ブロック構成を図12に示す。

【００２４】なお、上記実施の形態においては、拡大縮
小処理部の前段に配置するメモリとして、（補間サイズ
の行数）×（補間サイズ＋１の列数）の独立メモリ素子
で構成したものを示したが、（補間サイズ＋２以上）の
列数の独立メモリ素子で構成したメモリを用いることも
でき、同様に読み出し書き込み動作を行わせることが可
能である。

【００２５】

【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、バスのデータ転送量を低減すると
共に、メモリ容量を増やすことなく、拡大縮小処理を含
む複数の画像処理をリアルタイムでパイプライン処理で
きるようにした画像処理装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る画像処理装置の実施の形態の概略
構成を示すブロック構成図である。

【図２】図１に示した実施の形態における拡大縮小処理
部の前段に配置されるメモリの構成を示す図である。

【図３】図２に示したメモリに格納される画像の画素デ
ータ配列を示す図である。

【図４】図１に示した実施の形態におけるメモリ、セレ
クタ及び拡大縮小処理部の構成を示す概略ブロック構成
図である。

【図５】図２に示したメモリに格納される画素データの
アドレシングを示す図である。

【図６】図２に示したメモリのアクセス態様を示すタイ
ミングチャートである。

【図７】セレクタによるメモリ格納データと補間係数の
切り替え態様を示す図である。

【図８】拡大処理時及び縮小処理時における前段画像処
理部と拡大縮小処理部の実行／停止制御態様を示すタイ
ミングチャートである。

【図９】４点Ｃubic補間処理態様を示す図である。

【図10】４点Ｃubic補間処理を行う場合に用いるメモリ
の構成及び該メモリに格納される画像の画素データ配列
を示す図である。

【図11】図10に示したメモリのアクセス態様を示すタイ
ミングチャートである。

【図12】４点Ｃubic補間処理を行うメモリ、セレクタ、
及び拡大縮小処理部の構成を示す概略ブロック構成図で
ある。

【図13】従来の拡大縮小処理を含む画像処理手順を示す
説明図である。

【図14】従来の拡大縮小処理部を含む画像処理装置を示
す概略ブロック構成図である。

【図15】16点Ｃubic補間処理による拡大縮小処理の態様
を示す図である。

【図16】図14に示した拡大縮小処理部の前段に配置され
るメモリの構成を示す図である。

【図17】図16に示したメモリに対する画像データの格納
方法を示す図である。

【図18】図16に示したメモリを用いてパイプライン処理
を行う場合の態様を示す図である。

【符号の説明】

１バス２ＣＰＵ３プリプロセス回路４フレームメモリ５イメージプロセス回路６，16 メモリ７，17 セレクタ８，18 拡大縮小処理部９ＪＰＥＧ処理部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B057 BA02 CA16 CB16 CD06 CH05 CH11 CH18 5C023 AA02 AA31 BA02 CA02 DA04 DA08 5C076 AA21 AA22 BA03 BA04 BA05 BA06 BB04

Claims

【特許請求の範囲】

【請求項１】固体撮像素子から出力されフレームメモ
リに記録された画像データに対して、拡大縮小処理部を
含む複数の画像処理部で空間的な画像処理を施して出力
させる画像処理装置において、前記拡大縮小処理部の前
段に、（補間サイズの行数）×（補間サイズに少なくと
も１を加えた列数）分の同時アクセス可能なメモリ素子
からなるメモリを備え、該メモリは前段の画像処理部か
らの出力データを書き込むメモリ部と拡大縮小処理部へ
の入力データを読み出すメモリ部とを列単位で切り替え
可能に構成され、前記読み出しメモリ部に格納された補
間に必要な（補間サイズの行数）×（補間サイズの列
数）個のメモリ素子のデータを選択的に読み出し補間処
理を行い、同時に残りの書き込みメモリ部へ前段の画像
処理部からの出力データを書き込みパイプライン処理を
実行するように構成したことを特徴とする画像処理装
置。
【請求項２】前記拡大縮小処理部は、ｍ行ｎ列（但し
ｍ，ｎは正の整数）の画像領域から一点の補間処理を行
うように構成されており、補間処理のための画像領域の
第１列目の１〜ｍ行目までのデータを、それぞれ前記メ
モリの第１から第ｍのメモリ素子の第１のアドレスに、
第１列目のｍ＋１〜２ｍ行目までのデータを、それぞれ
第１から第ｍのメモリ素子の第２のアドレスに書き込
み、以降同様に、第１列目のデータをｍ個ずつ、第１か
ら第ｍのメモリ素子に、アドレスをインクリメントしな
がら一定の数だけ順次書き込み、同じ手順で、第２列目
のデータを第ｍ＋１から第２ｍのメモリ素子に書き込
み、以降同様に、第ｎ＋１列目までのデータをｍ×（ｎ
＋１）個のメモリ素子に書き込んだ後、第ｎ＋２列目か
らは再び第１から第ｍのメモリ素子へ同じ手順でデータ
を書き込むメモリ制御手段を備え、画像を列方向に補間
するに当たって、どの画素を補間する場合でも、補間に
必要な全てのデータが同時に読み出せるように構成した
ことを特徴とする請求項１に係る画像処理装置。
【請求項３】列方向の一定数分の補間処理中及び前段
の画像処理部の出力データの一定数分の書き込み中に、
前段の画像処理部から出力される次列のデータの前記メ
モリへの書き込み及び拡大縮小処理部における処理の実
行が可能か否かを判断し、拡大縮小処理部の前段の画像
処理部の処理の実行／停止を制御する手段を備えている
ことを特徴とする請求項２に係る画像処理装置。
【請求項４】列方向の一定数分の補間処理中及び前段
の画像処理部の出力データの一定数分の書き込み中に、
前段の画像処理部から出力される次列のデータの前記メ
モリへの書き込み及び拡大縮小処理部における処理の実
行が可能か否かを判断し、拡大縮小処理部の処理の実行
／停止を制御する手段を備えていることを特徴とする請
求項２に係る画像処理装置。