JP2000294749A - 半導体メモリ装置、その製造方法及びそのマスクデータの作成方法 - Google Patents
半導体メモリ装置、その製造方法及びそのマスクデータの作成方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 108
- 239000011229 interlayer Substances 0.000 claims description 83
- 239000003990 capacitor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 26
- 239000004020 conductor Substances 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 17
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 10
- 206010000210 abortion Diseases 0.000 claims 1
- 231100000176 abortion Toxicity 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000035515 penetration Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 18
- 238000005530 etching Methods 0.000 description 16
- 238000012937 correction Methods 0.000 description 12
- 230000000149 penetrating effect Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241001212789 Dynamis Species 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 所謂シリンダ型のメモリセルにおけるコンタ
クトホールの突き抜け及び接触抵抗の不安定を防止する
ことができ、信頼性が高い半導体メモリ装置及びその製
造方法を提供する。 【解決手段】 シリンダ形状の下部電極１０の内面に容
量絶縁膜１１及び上部電極１２が形成されて容量セルが
構成され、この容量セルの近傍に容量セルと同一深さの
溝が形成されてその内面に導電層３０，３１が形成され
ている。導電層３０と上部電極１２とは上部電極延出部
１３により接続されており、前記溝内の底部において、
上部電極コンタクト３２が導電層３０に接続されてい
る。
クトホールの突き抜け及び接触抵抗の不安定を防止する
ことができ、信頼性が高い半導体メモリ装置及びその製
造方法を提供する。 【解決手段】 シリンダ形状の下部電極１０の内面に容
量絶縁膜１１及び上部電極１２が形成されて容量セルが
構成され、この容量セルの近傍に容量セルと同一深さの
溝が形成されてその内面に導電層３０，３１が形成され
ている。導電層３０と上部電極１２とは上部電極延出部
１３により接続されており、前記溝内の底部において、
上部電極コンタクト３２が導電層３０に接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は下部電極が筒状をな
す所謂シリンダ型の容量電極を有するＤＲＡＭ（Dynami
c Random Access Memory）等の半導体メモリ装置、その
製造方法及びそのマスクデータの製造方法に関する。
す所謂シリンダ型の容量電極を有するＤＲＡＭ（Dynami
c Random Access Memory）等の半導体メモリ装置、その
製造方法及びそのマスクデータの製造方法に関する。
【０００２】
【従来の技術】図４は従来のシリンダ型容量電極を有す
るＤＲＡＭの構造を示す断面図である。半導体基板の表
面に、第１導電型不純物領域１が形成されており、この
不純物領域１内に拡散層２が形成されている。そして、
不純物領域１及び拡散層２上にはゲート電極３と、ゲー
ト電極４が形成されており、更に全面に層間絶縁膜５が
形成されている。この層間絶縁膜５上に、配線層６が形
成されている。ＤＲＡＭの周辺領域においては、層間絶
縁膜５内にアスペクト比が大きなコンタクト７が形成さ
れており、このコンタクト７により、不純物領域１と配
線層６との間及びゲート電極３と配線層６との間が接続
されている。なお、コンタクト７の側面及び底面にはバ
リアメタル８が形成されている。
るＤＲＡＭの構造を示す断面図である。半導体基板の表
面に、第１導電型不純物領域１が形成されており、この
不純物領域１内に拡散層２が形成されている。そして、
不純物領域１及び拡散層２上にはゲート電極３と、ゲー
ト電極４が形成されており、更に全面に層間絶縁膜５が
形成されている。この層間絶縁膜５上に、配線層６が形
成されている。ＤＲＡＭの周辺領域においては、層間絶
縁膜５内にアスペクト比が大きなコンタクト７が形成さ
れており、このコンタクト７により、不純物領域１と配
線層６との間及びゲート電極３と配線層６との間が接続
されている。なお、コンタクト７の側面及び底面にはバ
リアメタル８が形成されている。
【０００３】一方、ＤＲＡＭ領域においては、層間絶縁
膜５内に埋め込まれるようにして、有底筒状の下部電極
１０が形成されており、この下部電極１０の内面に薄い
容量絶縁膜１１が形成されている。そして、下部電極の
内部を埋めるようにして上部電極１２が形成されてお
り、この上部電極１２は基板表面に平行に延びて上部電
極の延出部１３が形成されている。下部電極の底面と不
純物領域１との間はコンタクト２５により接続されてお
り、各コンタクト２５の両側にゲート電極４が形成され
ている。このようにして、上部電極１２，容量絶縁膜１
１及び下部電極１０によりシリンダ状の容量セルが構成
される。
膜５内に埋め込まれるようにして、有底筒状の下部電極
１０が形成されており、この下部電極１０の内面に薄い
容量絶縁膜１１が形成されている。そして、下部電極の
内部を埋めるようにして上部電極１２が形成されてお
り、この上部電極１２は基板表面に平行に延びて上部電
極の延出部１３が形成されている。下部電極の底面と不
純物領域１との間はコンタクト２５により接続されてお
り、各コンタクト２５の両側にゲート電極４が形成され
ている。このようにして、上部電極１２，容量絶縁膜１
１及び下部電極１０によりシリンダ状の容量セルが構成
される。
【０００４】そして、このＤＲＡＭ領域の各１対の容量
セルの間に、コンタクト２０が配置されている。このコ
ンタクト２０は層間絶縁膜５をその厚さ方向に貫通し、
上部の配線層６と基板の不純物領域１とを電気的に接続
する。なお、このコンタクト２０の側面には、バリアメ
タル２１が形成されている。
セルの間に、コンタクト２０が配置されている。このコ
ンタクト２０は層間絶縁膜５をその厚さ方向に貫通し、
上部の配線層６と基板の不純物領域１とを電気的に接続
する。なお、このコンタクト２０の側面には、バリアメ
タル２１が形成されている。
【０００５】また、上部電極１２の延出部１３と上部の
配線層６との間には、コンタクト２２が形成されてお
り、このコンタクト２２の側面にもバリアメタル２３が
形成されている。これらのコンタクト２０及び２２は、
層間絶縁膜５にコンタクトホール２０ａ及び２２ａをエ
ッチングにより形成した後、このコンタクトホール２０
ａ及び２２ａ内にＣｕ等の金属プラグ２０ｂ及び２２ｂ
を埋め込むことにより形成される。
配線層６との間には、コンタクト２２が形成されてお
り、このコンタクト２２の側面にもバリアメタル２３が
形成されている。これらのコンタクト２０及び２２は、
層間絶縁膜５にコンタクトホール２０ａ及び２２ａをエ
ッチングにより形成した後、このコンタクトホール２０
ａ及び２２ａ内にＣｕ等の金属プラグ２０ｂ及び２２ｂ
を埋め込むことにより形成される。
【０００６】上述の如く構成された従来のＤＲＡＭメモ
リ装置においては、コンタクト２０に接続された配線層
６がビット線として機能し、ゲート電極４がワード線と
して機能する。そして、ビット線が選択されている状態
で、２つの容量セルのうち、一方の容量セル側のワード
線（ゲート電極４）をハイにすると、その容量セルから
電荷が取り出され、データが読み出される。
リ装置においては、コンタクト２０に接続された配線層
６がビット線として機能し、ゲート電極４がワード線と
して機能する。そして、ビット線が選択されている状態
で、２つの容量セルのうち、一方の容量セル側のワード
線（ゲート電極４）をハイにすると、その容量セルから
電荷が取り出され、データが読み出される。
【０００７】図５は従来の他のシリンダ型容量電極を有
するＤＲＡＭの構造を示す断面図である。図５におい
て、図４と同一物には同一符号を付してその詳細な説明
は省略する。図５に示すように、この従来技術は、コン
タクト２０，２２，７の側面に側壁絶縁膜２６を形成し
たものである。図４に示す従来のＤＲＡＭにおいては、
コンタクト２０と上部電極１２の側方に延びる延出部１
３との間でショートしやすいという問題点がある。そこ
で、図５に示す従来技術においては、コンタクトの側面
に側壁絶縁膜２６を設けることにより、このコンタクト
と他の導電部との間のショートを防止している。
するＤＲＡＭの構造を示す断面図である。図５におい
て、図４と同一物には同一符号を付してその詳細な説明
は省略する。図５に示すように、この従来技術は、コン
タクト２０，２２，７の側面に側壁絶縁膜２６を形成し
たものである。図４に示す従来のＤＲＡＭにおいては、
コンタクト２０と上部電極１２の側方に延びる延出部１
３との間でショートしやすいという問題点がある。そこ
で、図５に示す従来技術においては、コンタクトの側面
に側壁絶縁膜２６を設けることにより、このコンタクト
と他の導電部との間のショートを防止している。
【０００８】しかし、このため、図５に示す従来技術に
おいては、上部電極１２（延出部１３）とコンタクト２
２との間の接触を、コンタクト２２の側面でとることが
できない。そこで、この従来技術においては、容量セル
と同様の溝を上部電極用コンタクト２２の直下における
層間絶縁膜５に形成し、この溝内に下部電極１０の形成
時に同時に同じ導電物質を被着して導電層２７を形成
し、更に上部電極１２の形成時に同時に同じ導電物質を
被着して導電層２８を形成することにより、前記溝内を
導電物質で埋め込む。そして、コンタクト２２の底面と
導電層２７，２８との間で電気的接触を図る。
おいては、上部電極１２（延出部１３）とコンタクト２
２との間の接触を、コンタクト２２の側面でとることが
できない。そこで、この従来技術においては、容量セル
と同様の溝を上部電極用コンタクト２２の直下における
層間絶縁膜５に形成し、この溝内に下部電極１０の形成
時に同時に同じ導電物質を被着して導電層２７を形成
し、更に上部電極１２の形成時に同時に同じ導電物質を
被着して導電層２８を形成することにより、前記溝内を
導電物質で埋め込む。そして、コンタクト２２の底面と
導電層２７，２８との間で電気的接触を図る。
【０００９】なお、従来、高密度及び高集積に容量セル
が配置され、この容量セルの周囲に上部電極から延在し
た上層配線に接続するコンタクトが設けられている。こ
のような上部電極延出部のコンタクトのマスク設計は、
下層及び周囲のレイアウトマージンを加味してＣＡＤツ
ールを使用して自動的に設計し、マスクデータが生成さ
れる。この場合に、コンタクト位置の決定は周辺にある
容量セルと、他の配線及びコンタクト等とショートしな
いようにマージンをとるだけで配置できる。
が配置され、この容量セルの周囲に上部電極から延在し
た上層配線に接続するコンタクトが設けられている。こ
のような上部電極延出部のコンタクトのマスク設計は、
下層及び周囲のレイアウトマージンを加味してＣＡＤツ
ールを使用して自動的に設計し、マスクデータが生成さ
れる。この場合に、コンタクト位置の決定は周辺にある
容量セルと、他の配線及びコンタクト等とショートしな
いようにマージンをとるだけで配置できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
従来のＤＲＡＭメモリ装置は、以下に示す欠点を有す
る。図４及び図５のいずれのメモリ装置も、下部電極１
０の電位を外部に引き出すコンタクト２０と、上部電極
１２の電位を外部に引き出すコンタクト２２とは、その
アスペクト比が著しく異なる。このため、コンタクト２
２において、エッチングの突き抜けが生じたり、コンタ
クトホールの底部に形成されるバリアメタル２４の膜厚
の制御が困難になるという欠点がある。
従来のＤＲＡＭメモリ装置は、以下に示す欠点を有す
る。図４及び図５のいずれのメモリ装置も、下部電極１
０の電位を外部に引き出すコンタクト２０と、上部電極
１２の電位を外部に引き出すコンタクト２２とは、その
アスペクト比が著しく異なる。このため、コンタクト２
２において、エッチングの突き抜けが生じたり、コンタ
クトホールの底部に形成されるバリアメタル２４の膜厚
の制御が困難になるという欠点がある。
【００１１】図６は横軸にアスペクト比をとり、縦軸に
エッチングレートをとって、ＳｉＯ 2膜及びポリシリコ
ン膜のエッチング速度とアスペクト比との関係及びＳｉ
Ｏ2／ポリシリコン選択比とアスペクト比の関係を示す
グラフ図である。上部電極１２の延出部１３は通常ポリ
シリコンで形成され、その厚さは約１０００Åであり、
層間絶縁膜５は通常ＳｉＯ2で形成され、その厚さは約
３μｍである。また、上部電極用コンタクト２２のアス
ペクト比は約１、下部電極用コンタクト２０のアスペク
ト比は約１０である。そこで、図６からわかるように、
コンタクトホール２０ａ及び２０ｂを同一の工程で形成
すると、そのエッチングレートの相違から、いずれのコ
ンタクトホール２０ａ、２２ａも約４分でホール形成が
完了する。
エッチングレートをとって、ＳｉＯ 2膜及びポリシリコ
ン膜のエッチング速度とアスペクト比との関係及びＳｉ
Ｏ2／ポリシリコン選択比とアスペクト比の関係を示す
グラフ図である。上部電極１２の延出部１３は通常ポリ
シリコンで形成され、その厚さは約１０００Åであり、
層間絶縁膜５は通常ＳｉＯ2で形成され、その厚さは約
３μｍである。また、上部電極用コンタクト２２のアス
ペクト比は約１、下部電極用コンタクト２０のアスペク
ト比は約１０である。そこで、図６からわかるように、
コンタクトホール２０ａ及び２０ｂを同一の工程で形成
すると、そのエッチングレートの相違から、いずれのコ
ンタクトホール２０ａ、２２ａも約４分でホール形成が
完了する。
【００１２】しかしながら、エッチング選択比が相違し
ても、従来のＤＲＡＭにおいては、コンタクト２０とコ
ンタクト２２のアスペクト比が大きく異なるため、コン
タクトホール２０ａとコンタクトホール２２ａとを同一
のエッチング工程で形成する場合に、コンタクトホール
２２ａが、図４に示すように、上部電極１２の延出部１
３を突き抜けてしまう虞がある。そうすると、図４に示
すように、コンタクトホール２２ａの側面に側壁絶縁膜
２６を形成した場合には、コンタクト２２の側面で延出
部と電気的接触をとることができない。このため、図５
に示すように、コンタクト２２の下部に導電層２７，２
８を形成する必要がある。
ても、従来のＤＲＡＭにおいては、コンタクト２０とコ
ンタクト２２のアスペクト比が大きく異なるため、コン
タクトホール２０ａとコンタクトホール２２ａとを同一
のエッチング工程で形成する場合に、コンタクトホール
２２ａが、図４に示すように、上部電極１２の延出部１
３を突き抜けてしまう虞がある。そうすると、図４に示
すように、コンタクトホール２２ａの側面に側壁絶縁膜
２６を形成した場合には、コンタクト２２の側面で延出
部と電気的接触をとることができない。このため、図５
に示すように、コンタクト２２の下部に導電層２７，２
８を形成する必要がある。
【００１３】また、コンタクトホール２０ａ、２２ａを
エッチングにより形成した後、その内面にバリアメタル
２１，２３を形成するが、コンタクトホール２０ａ，２
２ａのアスペクト比が大きく相違するため、ホール内面
に形成されるバリアメタルの膜厚の制御が困難であり、
図４に示すように、コンタクト２２においては、その底
部に厚いバリアメタル２４が形成されてしまう。そうす
ると、仮に、このコンタクトホール２２ａの底面が延出
部１３内に止まったとしても、コンタクト２２と延出部
１３との間の接触抵抗が変動し、安定した接触抵抗を得
ることができない。また、図５に示す側壁絶縁膜２６を
有するコンタクト２２の場合は、その底部でのみ延出部
１３と電気的接触が得られるため、このコンタク底部の
厚いバリアメタル２４は確実に接触抵抗を不安定にして
しまう。
エッチングにより形成した後、その内面にバリアメタル
２１，２３を形成するが、コンタクトホール２０ａ，２
２ａのアスペクト比が大きく相違するため、ホール内面
に形成されるバリアメタルの膜厚の制御が困難であり、
図４に示すように、コンタクト２２においては、その底
部に厚いバリアメタル２４が形成されてしまう。そうす
ると、仮に、このコンタクトホール２２ａの底面が延出
部１３内に止まったとしても、コンタクト２２と延出部
１３との間の接触抵抗が変動し、安定した接触抵抗を得
ることができない。また、図５に示す側壁絶縁膜２６を
有するコンタクト２２の場合は、その底部でのみ延出部
１３と電気的接触が得られるため、このコンタク底部の
厚いバリアメタル２４は確実に接触抵抗を不安定にして
しまう。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、所謂シリンダ型のメモリセルにおけるコン
タクトホールの突き抜け及び接触抵抗の不安定を防止す
ることができ、信頼性が高い半導体メモリ装置及びその
製造方法を提供することを目的とする。
のであって、所謂シリンダ型のメモリセルにおけるコン
タクトホールの突き抜け及び接触抵抗の不安定を防止す
ることができ、信頼性が高い半導体メモリ装置及びその
製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、層間絶縁膜と、この層間絶縁膜内に形成され
た筒状の下部電極と、この下部電極の内面に形成された
容量絶縁膜と、この容量絶縁膜を間に挟んで前記下部電
極に対向するように形成された上部電極と、前記層間絶
縁膜内に形成された筒状の溝と、この溝の内面に形成さ
れた導電層と、前記上部電極と前記導電層とを接続する
上部電極延出部と、前記層間絶縁膜に形成され前記溝の
底部で前記導電層に接続された上部電極コンタクトと、
前記層間絶縁膜上に形成され前記上部電極コンタクトに
接続された上部電極配線とを有することを特徴とする。
リ装置は、層間絶縁膜と、この層間絶縁膜内に形成され
た筒状の下部電極と、この下部電極の内面に形成された
容量絶縁膜と、この容量絶縁膜を間に挟んで前記下部電
極に対向するように形成された上部電極と、前記層間絶
縁膜内に形成された筒状の溝と、この溝の内面に形成さ
れた導電層と、前記上部電極と前記導電層とを接続する
上部電極延出部と、前記層間絶縁膜に形成され前記溝の
底部で前記導電層に接続された上部電極コンタクトと、
前記層間絶縁膜上に形成され前記上部電極コンタクトに
接続された上部電極配線とを有することを特徴とする。
【００１６】本発明に係る他の半導体メモリ装置は、半
導体基板と、この半導体基板の表面に形成された拡散層
と、前記半導体基板上に形成された層間絶縁膜と、この
層間絶縁膜内に形成され前記拡散層に接続された筒状の
下部電極と、この下部電極の内面に形成された容量絶縁
膜と、この容量絶縁膜を間に挟んで前記下部電極に対向
するように形成された上部電極と、前記層間絶縁膜内に
形成された筒状の溝と、この溝の内面に形成された導電
層と、前記上部電極と前記導電層とを接続する上部電極
延出部と、前記層間絶縁膜に形成され前記溝の底部で前
記導電層に接続された上部電極コンタクトと、前記層間
絶縁膜上に形成され前記上部電極コンタクトに接続され
た上部電極配線と、前記層間絶縁膜内に形成され前記導
電部に接続された周辺部コンタクトと、を有することを
特徴とする。
導体基板と、この半導体基板の表面に形成された拡散層
と、前記半導体基板上に形成された層間絶縁膜と、この
層間絶縁膜内に形成され前記拡散層に接続された筒状の
下部電極と、この下部電極の内面に形成された容量絶縁
膜と、この容量絶縁膜を間に挟んで前記下部電極に対向
するように形成された上部電極と、前記層間絶縁膜内に
形成された筒状の溝と、この溝の内面に形成された導電
層と、前記上部電極と前記導電層とを接続する上部電極
延出部と、前記層間絶縁膜に形成され前記溝の底部で前
記導電層に接続された上部電極コンタクトと、前記層間
絶縁膜上に形成され前記上部電極コンタクトに接続され
た上部電極配線と、前記層間絶縁膜内に形成され前記導
電部に接続された周辺部コンタクトと、を有することを
特徴とする。
【００１７】この半導体メモリ装置において、層間絶縁
膜を貫通して形成された下部電極コンタクトと、前記拡
散層の表面上に前記下部電極の接続部と前記下部電極コ
ンタクトとの間に設けられたワード線用ゲート電極と、
前記層間絶縁膜上に形成され前記下部電極コンタクトに
接続された下部電極配線とを有するように構成するか、
又は前記層間絶縁膜内の前記下部電極よりも下方に形成
された下部電極配線と、前記層間絶縁膜に形成され前記
下部電極配線と前記拡散層とを接続する下部電極コンタ
クトとを有するように構成することができる。
膜を貫通して形成された下部電極コンタクトと、前記拡
散層の表面上に前記下部電極の接続部と前記下部電極コ
ンタクトとの間に設けられたワード線用ゲート電極と、
前記層間絶縁膜上に形成され前記下部電極コンタクトに
接続された下部電極配線とを有するように構成するか、
又は前記層間絶縁膜内の前記下部電極よりも下方に形成
された下部電極配線と、前記層間絶縁膜に形成され前記
下部電極配線と前記拡散層とを接続する下部電極コンタ
クトとを有するように構成することができる。
【００１８】また、前記上部電極コンタクト及び下部電
極コンタクトの側面に側壁絶縁膜が形成されており、前
記上部電極コンタクト及び下部電極コンタクトの底面及
び側面にバリアメタル層が形成されているように構成す
ることできる。
極コンタクトの側面に側壁絶縁膜が形成されており、前
記上部電極コンタクト及び下部電極コンタクトの底面及
び側面にバリアメタル層が形成されているように構成す
ることできる。
【００１９】本発明に係る半導体メモリ装置の製造方法
は、半導体基板の表面に拡散層及びゲート電極を形成す
る工程と、半導体基板の表面上に層間絶縁膜を形成する
工程と、この層間絶縁膜に容量セル用溝と上部電極コン
タクト用溝を同時に形成する工程と、前記容量セル用溝
と前記上部電極コンタクト用溝の底面及び側面に導電物
質を形成して夫々下部電極と第１導電層を形成する工程
と、前記容量セル用溝の前記下部電極の内側面及び底面
上に容量絶縁膜を形成する工程と、前記容量セル用溝と
上部電極コンタクト用溝内に導電物質を形成して夫々上
部電極と第２導電層を形成すると共に、上部電極と第２
導電層とを接続する上部電極延出部を同時に形成する工
程と、前記上部電極コンタクト用溝内を絶縁物質で埋め
込む工程と、前記上部電極コンタクト用溝内の絶縁物質
と層間絶縁膜に夫々上部電極用コンタクトホールと下部
電極用コンタクトホールを同時に形成する工程と、前記
上部電極用コンタクトホールと下部電極用コンタクトホ
ール内に導電物質を埋め込んで上部電極コンタクト及び
下部電極コンタクトを形成する工程とを有することを特
徴とする。
は、半導体基板の表面に拡散層及びゲート電極を形成す
る工程と、半導体基板の表面上に層間絶縁膜を形成する
工程と、この層間絶縁膜に容量セル用溝と上部電極コン
タクト用溝を同時に形成する工程と、前記容量セル用溝
と前記上部電極コンタクト用溝の底面及び側面に導電物
質を形成して夫々下部電極と第１導電層を形成する工程
と、前記容量セル用溝の前記下部電極の内側面及び底面
上に容量絶縁膜を形成する工程と、前記容量セル用溝と
上部電極コンタクト用溝内に導電物質を形成して夫々上
部電極と第２導電層を形成すると共に、上部電極と第２
導電層とを接続する上部電極延出部を同時に形成する工
程と、前記上部電極コンタクト用溝内を絶縁物質で埋め
込む工程と、前記上部電極コンタクト用溝内の絶縁物質
と層間絶縁膜に夫々上部電極用コンタクトホールと下部
電極用コンタクトホールを同時に形成する工程と、前記
上部電極用コンタクトホールと下部電極用コンタクトホ
ール内に導電物質を埋め込んで上部電極コンタクト及び
下部電極コンタクトを形成する工程とを有することを特
徴とする。
【００２０】本発明に係る他の半導体メモリ装置の製造
方法は、半導体基板の表面に拡散層及びゲート電極を形
成する工程と、半導体基板の表面上に第１層間絶縁膜を
形成する工程と、この第１層間絶縁膜に下部電極用コン
タクトを形成すると共に、前記第１層間絶縁膜上に上部
電極配線を形成する工程と、前記第１層間絶縁膜上に第
２層間絶縁膜を形成する工程と、この第２層間絶縁膜に
容量セル用溝と上部電極コンタクト用溝を同時に形成す
る工程と、前記容量セル用溝と前記上部電極コンタクト
用溝の底面及び側面に導電物質を形成して夫々下部電極
と第１導電層を形成する工程と、前記容量セル用溝の前
記下部電極の内側面及び底面上に容量絶縁膜を形成する
工程と、前記容量セル用溝内に導電物質を埋め込んで上
部電極を形成する工程と、前記上部電極コンタクト用溝
内に導電物質を形成して第２導電層を形成すると共に、
上部電極と第２導電層とを接続する上部電極延出部を同
時に形成する工程と、前記上部電極コンタクト用溝内を
絶縁物質で埋め込む工程と、前記上部電極コンタクト用
溝内の絶縁物質に上部電極用コンタクトホールを形成す
る工程と、前記上部電極用コンタクトホールに導電物質
を埋め込んで上部電極コンタクトを形成する工程とを有
することを特徴とする。
方法は、半導体基板の表面に拡散層及びゲート電極を形
成する工程と、半導体基板の表面上に第１層間絶縁膜を
形成する工程と、この第１層間絶縁膜に下部電極用コン
タクトを形成すると共に、前記第１層間絶縁膜上に上部
電極配線を形成する工程と、前記第１層間絶縁膜上に第
２層間絶縁膜を形成する工程と、この第２層間絶縁膜に
容量セル用溝と上部電極コンタクト用溝を同時に形成す
る工程と、前記容量セル用溝と前記上部電極コンタクト
用溝の底面及び側面に導電物質を形成して夫々下部電極
と第１導電層を形成する工程と、前記容量セル用溝の前
記下部電極の内側面及び底面上に容量絶縁膜を形成する
工程と、前記容量セル用溝内に導電物質を埋め込んで上
部電極を形成する工程と、前記上部電極コンタクト用溝
内に導電物質を形成して第２導電層を形成すると共に、
上部電極と第２導電層とを接続する上部電極延出部を同
時に形成する工程と、前記上部電極コンタクト用溝内を
絶縁物質で埋め込む工程と、前記上部電極コンタクト用
溝内の絶縁物質に上部電極用コンタクトホールを形成す
る工程と、前記上部電極用コンタクトホールに導電物質
を埋め込んで上部電極コンタクトを形成する工程とを有
することを特徴とする。
【００２１】本発明に係る半導体メモリ装置のマスクデ
ータ作成方法及びレイアウト方法は、上部電極コンタク
トデータと上部電極延出部との積をとることにより、上
部電極コンタクトデータのうち、上部電極延出部上に形
成される上部電極コンタクトデータのみを抽出する処理
を行う。次に、この抽出された上部電極コンタクトデー
タ用溝データに加える処理を行うことによって、上部電
極延出部のシリンダデータを作成し、その大きくなった
データを周辺配線に接触しないようにマージンを持つよ
うに配置する。
ータ作成方法及びレイアウト方法は、上部電極コンタク
トデータと上部電極延出部との積をとることにより、上
部電極コンタクトデータのうち、上部電極延出部上に形
成される上部電極コンタクトデータのみを抽出する処理
を行う。次に、この抽出された上部電極コンタクトデー
タ用溝データに加える処理を行うことによって、上部電
極延出部のシリンダデータを作成し、その大きくなった
データを周辺配線に接触しないようにマージンを持つよ
うに配置する。
【００２２】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るＤＲＡＭ装置の２容量セル部分を示す
断面図である。半導体基板の表面に、第１導電型不純物
領域１が形成されており、この不純物領域１内に拡散層
２が形成されている。そして、不純物領域１及び拡散層
２上にはゲート電極３と、ゲート電極４が形成されてお
り、更に全面に層間絶縁膜５が形成されていて、層間絶
縁膜５上には、配線層６が形成されている。また、ＤＲ
ＡＭの周辺領域においては、層間絶縁膜５内にアスペク
ト比が大きなコンタクト７が形成されており、このコン
タクト７により、不純物領域１と配線層６との間及びゲ
ート電極３と配線層６との間が接続されている。コンタ
クト７を構成する金属プラグの側面にはバリアメタル８
及び側壁絶縁膜２６が形成されている。
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るＤＲＡＭ装置の２容量セル部分を示す
断面図である。半導体基板の表面に、第１導電型不純物
領域１が形成されており、この不純物領域１内に拡散層
２が形成されている。そして、不純物領域１及び拡散層
２上にはゲート電極３と、ゲート電極４が形成されてお
り、更に全面に層間絶縁膜５が形成されていて、層間絶
縁膜５上には、配線層６が形成されている。また、ＤＲ
ＡＭの周辺領域においては、層間絶縁膜５内にアスペク
ト比が大きなコンタクト７が形成されており、このコン
タクト７により、不純物領域１と配線層６との間及びゲ
ート電極３と配線層６との間が接続されている。コンタ
クト７を構成する金属プラグの側面にはバリアメタル８
及び側壁絶縁膜２６が形成されている。
【００２３】一方、ＤＲＡＭ領域においては、層間絶縁
膜５上の配線層６と不純物領域１とを接続するコンタク
ト２０が形成されており、このコンタクト２０を間に挟
んで１対のシリンダ状の容量セルが形成されている。即
ち、層間絶縁膜５内に埋め込まれるようにして、有底筒
状の下部電極１０が形成されており、この下部電極１０
の内面に薄い容量絶縁膜１１が形成されている。そし
て、下部電極１０の内部を埋めるようにして上部電極１
２が形成されており、この上部電極１２の上端から基板
表面に平行に延びるように上部電極の延出部１３が形成
されている。下部電極１０の底面と不純物領域１との間
はコンタクト２５により接続されており、各コンタクト
２５の両側にゲート電極４が形成されている。このよう
にして、上部電極１２，容量絶縁膜１１及び下部電極１
０によりシリンダ状の容量セルが構成される。
膜５上の配線層６と不純物領域１とを接続するコンタク
ト２０が形成されており、このコンタクト２０を間に挟
んで１対のシリンダ状の容量セルが形成されている。即
ち、層間絶縁膜５内に埋め込まれるようにして、有底筒
状の下部電極１０が形成されており、この下部電極１０
の内面に薄い容量絶縁膜１１が形成されている。そし
て、下部電極１０の内部を埋めるようにして上部電極１
２が形成されており、この上部電極１２の上端から基板
表面に平行に延びるように上部電極の延出部１３が形成
されている。下部電極１０の底面と不純物領域１との間
はコンタクト２５により接続されており、各コンタクト
２５の両側にゲート電極４が形成されている。このよう
にして、上部電極１２，容量絶縁膜１１及び下部電極１
０によりシリンダ状の容量セルが構成される。
【００２４】このゲート電極４はワード線となるもので
あり、このワード線により制御されて、各容量セルに蓄
積した電荷がコンタクト２０を介して外部に導出され
る。また、このＤＲＡＭ領域の各１対の容量セルの間に
配置されたコンタクト２０は層間絶縁膜５をその厚さ方
向に貫通するコンタクトホール２０ａと、このコンタク
トホール２０ａ内に埋め込まれた金属プラグ２０ｂとに
より構成されており、本実施例においては、このコンタ
クトホール２０ａの内面に側壁絶縁膜２６が形成され、
更にその内面及び底面にはバリアメタル２１が形成され
ている。なお、上部電極１２の上端から基板表面に平行
に延出する延出部１３はコンタクト２０側の端部がコン
タクト２０から若干離隔している。
あり、このワード線により制御されて、各容量セルに蓄
積した電荷がコンタクト２０を介して外部に導出され
る。また、このＤＲＡＭ領域の各１対の容量セルの間に
配置されたコンタクト２０は層間絶縁膜５をその厚さ方
向に貫通するコンタクトホール２０ａと、このコンタク
トホール２０ａ内に埋め込まれた金属プラグ２０ｂとに
より構成されており、本実施例においては、このコンタ
クトホール２０ａの内面に側壁絶縁膜２６が形成され、
更にその内面及び底面にはバリアメタル２１が形成され
ている。なお、上部電極１２の上端から基板表面に平行
に延出する延出部１３はコンタクト２０側の端部がコン
タクト２０から若干離隔している。
【００２５】また、上部電極１２から延出する延出部１
３におけるコンタクト２０の反対側の部分は、下部電極
１０、容量絶縁膜１１及び上部電極１２から構成される
容量セルと同様のシリンダ構造の導電層に接続されてい
る。即ち、下部電極１０は層間絶縁膜５に形成された例
えば矩形断面の溝（又は凹部）内にその溝の底面及び側
面を被覆するように形成されているが、この容量セルの
近傍に、容量セルの下部電極が形成される溝と例えば同
一深さの溝が形成されており、この溝の内面に導電層３
１が形成されている。この溝は容量セルの溝を形成する
工程と同一工程で形成され、導電層３１は下部電極１０
を形成する工程と同一工程で形成される。即ち、下部電
極１０と導電層３１とは同一材料で構成されている。こ
の有底筒状の導電層３１の底面及び側面上には、上部電
極の形成工程と同一の工程で、即ち同一の材料で導電層
３０が形成されている。
３におけるコンタクト２０の反対側の部分は、下部電極
１０、容量絶縁膜１１及び上部電極１２から構成される
容量セルと同様のシリンダ構造の導電層に接続されてい
る。即ち、下部電極１０は層間絶縁膜５に形成された例
えば矩形断面の溝（又は凹部）内にその溝の底面及び側
面を被覆するように形成されているが、この容量セルの
近傍に、容量セルの下部電極が形成される溝と例えば同
一深さの溝が形成されており、この溝の内面に導電層３
１が形成されている。この溝は容量セルの溝を形成する
工程と同一工程で形成され、導電層３１は下部電極１０
を形成する工程と同一工程で形成される。即ち、下部電
極１０と導電層３１とは同一材料で構成されている。こ
の有底筒状の導電層３１の底面及び側面上には、上部電
極の形成工程と同一の工程で、即ち同一の材料で導電層
３０が形成されている。
【００２６】そして、この導電層３０，３１が形成され
た溝の中心部に、導電層３０に到達するコンタクトホー
ル３２ａが形成されており、このコンタクトホール３２
ａの内面に側壁絶縁膜２６が形成され、更にその内面と
底面とにバリアメタル３３が形成され、更にその内側に
Ｃｕ等の金属プラグ３２ｂを埋め込むことにより、コン
タクト３２が形成されている。このコンタクト３２も層
間絶縁膜５上の配線層６に接続されている。
た溝の中心部に、導電層３０に到達するコンタクトホー
ル３２ａが形成されており、このコンタクトホール３２
ａの内面に側壁絶縁膜２６が形成され、更にその内面と
底面とにバリアメタル３３が形成され、更にその内側に
Ｃｕ等の金属プラグ３２ｂを埋め込むことにより、コン
タクト３２が形成されている。このコンタクト３２も層
間絶縁膜５上の配線層６に接続されている。
【００２７】これにより、各容量セルの上部電極１２は
延出部１３と導電層３０を介してコンタクト３２に接続
されており、更に、コンタクト３２を介して配線層６に
接続されている。一方、下部電極１０は不純物領域１を
介してコンタクト２０に接続されており、更にこのコン
タクト２０を介して配線層６に接続されている。これに
より、ゲート電極４により制御されて、配線層６から容
量セルの上部電極１２及び下部電極１０との間の電位が
制御され、容量セルへの電荷の蓄積及び放電が制御され
る。
延出部１３と導電層３０を介してコンタクト３２に接続
されており、更に、コンタクト３２を介して配線層６に
接続されている。一方、下部電極１０は不純物領域１を
介してコンタクト２０に接続されており、更にこのコン
タクト２０を介して配線層６に接続されている。これに
より、ゲート電極４により制御されて、配線層６から容
量セルの上部電極１２及び下部電極１０との間の電位が
制御され、容量セルへの電荷の蓄積及び放電が制御され
る。
【００２８】本実施例においては、上部電極用コンタク
ト３２は下部電極用コンタクト２０及び周辺回路用コン
タクト７と同様に比較的アスペクト比が大きく、コンタ
クト２０とコンタクト３２とのアスペクト比の相違は小
さい。このため、例えば、上部電極用コンタクト３２の
アスペクト比が６であるとすると、図６に示すように、
ＳｉＯ2とポリシリコンとのエッチング選択比が３５と
極めて大きい。従って、コンタクトホールのエッチング
工程において、層間絶縁膜５の表面から層間絶縁膜５を
構成するＳｉＯ2膜内をエッチングされてきたコンタク
トホール３２ａは、導電層３０を構成するポリシリコン
膜に到達してそのエッチング速度が著しく低下する。こ
のため、コンタクトホール３２ａが導電層３０に到達し
た時点でコンタクトホール２０ａは未だエッチングを継
続しているものの、このコンタクトホール２０ａが基板
表面の不純物層１に到達する前に、コンタクトホール３
２ａにおけるエッチングの進行は極めて少ない。これに
より、コンタクトホール３２ａのエッチングの際に、コ
ンタクトホール３２ａが導電層３０、更には導電層３１
を突き抜けてしまうことが確実に防止される。また、全
てのコンタクトホールはアスペクト比が同様の値である
から、その底面に形成されるバリアメタルの膜厚制御が
容易であり、均一な膜厚のバリアメタルを形成すること
ができる。これにより接触抵抗を一定にすることができ
る。
ト３２は下部電極用コンタクト２０及び周辺回路用コン
タクト７と同様に比較的アスペクト比が大きく、コンタ
クト２０とコンタクト３２とのアスペクト比の相違は小
さい。このため、例えば、上部電極用コンタクト３２の
アスペクト比が６であるとすると、図６に示すように、
ＳｉＯ2とポリシリコンとのエッチング選択比が３５と
極めて大きい。従って、コンタクトホールのエッチング
工程において、層間絶縁膜５の表面から層間絶縁膜５を
構成するＳｉＯ2膜内をエッチングされてきたコンタク
トホール３２ａは、導電層３０を構成するポリシリコン
膜に到達してそのエッチング速度が著しく低下する。こ
のため、コンタクトホール３２ａが導電層３０に到達し
た時点でコンタクトホール２０ａは未だエッチングを継
続しているものの、このコンタクトホール２０ａが基板
表面の不純物層１に到達する前に、コンタクトホール３
２ａにおけるエッチングの進行は極めて少ない。これに
より、コンタクトホール３２ａのエッチングの際に、コ
ンタクトホール３２ａが導電層３０、更には導電層３１
を突き抜けてしまうことが確実に防止される。また、全
てのコンタクトホールはアスペクト比が同様の値である
から、その底面に形成されるバリアメタルの膜厚制御が
容易であり、均一な膜厚のバリアメタルを形成すること
ができる。これにより接触抵抗を一定にすることができ
る。
【００２９】図２は本発明の第２実施例に係るＤＲＡＭ
装置の２容量セル部分を示す断面図である。本実施例が
図１に示す実施例と異なる点は、コンタクト２０の近傍
で、コンタクト２０側の延出部１３が側壁絶縁膜２６を
介してコンタクト２０に接触していることである。即
ち、本実施例においては、上部電極１２及び延出部１３
の形成工程後、コンタクト２０の近傍で延出部１３を選
択的に除去する工程を設けておらず、延出部１３を突き
抜けてコンタクトホール２０ａが形成されている。本実
施例においては、コンタクト２０の側面に側壁絶縁膜２
６が形成されているので、延出部１３のコンタクト２０
近傍の部分をエッチング除去しなくても、両者がショー
トすることがない。
装置の２容量セル部分を示す断面図である。本実施例が
図１に示す実施例と異なる点は、コンタクト２０の近傍
で、コンタクト２０側の延出部１３が側壁絶縁膜２６を
介してコンタクト２０に接触していることである。即
ち、本実施例においては、上部電極１２及び延出部１３
の形成工程後、コンタクト２０の近傍で延出部１３を選
択的に除去する工程を設けておらず、延出部１３を突き
抜けてコンタクトホール２０ａが形成されている。本実
施例においては、コンタクト２０の側面に側壁絶縁膜２
６が形成されているので、延出部１３のコンタクト２０
近傍の部分をエッチング除去しなくても、両者がショー
トすることがない。
【００３０】本実施例においても、上部電極用コンタク
ト３２のアスペクト比は高いので、図１に示す実施例と
同様の効果を奏する。
ト３２のアスペクト比は高いので、図１に示す実施例と
同様の効果を奏する。
【００３１】次に、本発明の第３実施例について説明す
る。図３は本発明の第３実施例に係る半導体メモリ装置
のＤＲＡＭ部分を示す断面図である。本実施例は、容量
セルの構造及び下部電極用コンタクトの形状が第１実施
例及び第２実施例と異なる。本実施例においては、層間
絶縁膜５内に有底筒状の下部電極４３が形成されてお
り、この下部電極４３の内側面及び内底面に容量絶縁膜
４２が形成されている。そして、下部電極４３内には、
導電物質が埋め込まれて上部電極４１が形成されてい
る。この上部電極４１はその上端面で延出部１３に接触
し、従って、上部電極４１はその上端面から延出部１３
を介して有底筒状の導電層３０，３１に接続され、コン
タクト３２を介して配線層６に導出されている。従っ
て、上部電極４１用のコンタクト３２は第１実施例及び
第２実施例と同様に、シリンダ構造の導電層３０，３１
の底部に接続されており、そのアスペクト比は従来より
も極めて高い。
る。図３は本発明の第３実施例に係る半導体メモリ装置
のＤＲＡＭ部分を示す断面図である。本実施例は、容量
セルの構造及び下部電極用コンタクトの形状が第１実施
例及び第２実施例と異なる。本実施例においては、層間
絶縁膜５内に有底筒状の下部電極４３が形成されてお
り、この下部電極４３の内側面及び内底面に容量絶縁膜
４２が形成されている。そして、下部電極４３内には、
導電物質が埋め込まれて上部電極４１が形成されてい
る。この上部電極４１はその上端面で延出部１３に接触
し、従って、上部電極４１はその上端面から延出部１３
を介して有底筒状の導電層３０，３１に接続され、コン
タクト３２を介して配線層６に導出されている。従っ
て、上部電極４１用のコンタクト３２は第１実施例及び
第２実施例と同様に、シリンダ構造の導電層３０，３１
の底部に接続されており、そのアスペクト比は従来より
も極めて高い。
【００３２】一方、下部電極４３はコンタクト４４によ
り半導体基板表面の不純物層１に接続されており、この
コンタクト４４を間に挟んで両側の不純物層１の表面に
ゲート電極４５が形成されている。そして、１対の容量
セルの間の不純物層１の表面に、コンタクト４７が形成
されており、このコンタクト４７は層間絶縁膜５内の容
量セルよりも下方の位置に埋め込まれたビット配線層４
６に接続されている。
り半導体基板表面の不純物層１に接続されており、この
コンタクト４４を間に挟んで両側の不純物層１の表面に
ゲート電極４５が形成されている。そして、１対の容量
セルの間の不純物層１の表面に、コンタクト４７が形成
されており、このコンタクト４７は層間絶縁膜５内の容
量セルよりも下方の位置に埋め込まれたビット配線層４
６に接続されている。
【００３３】上述の如く構成された本実施例の半導体メ
モリ装置においては、層間絶縁膜５内に埋め込まれた配
線層４６がビット線として機能し、ワード線として機能
するゲート電極４５と共に、容量セルに対する電荷の蓄
積及び放電を制御する。
モリ装置においては、層間絶縁膜５内に埋め込まれた配
線層４６がビット線として機能し、ワード線として機能
するゲート電極４５と共に、容量セルに対する電荷の蓄
積及び放電を制御する。
【００３４】そして、本実施例においては、下部電極４
３は層間絶縁膜５の上の配線層ではなく、層間絶縁膜５
内の容量セルの下方に埋め込まれた配線層４６により導
出される。従って、厚い層間絶縁膜５を貫通するコンタ
クトを形成する必要がない。また、製造工程において
は、上部電極延出部１３との間で下部電極コンタクトの
ショートを考慮する必要がない。なお、本実施例におい
ても、層間絶縁膜５を貫通する周辺部コンタクトを開口
するときに、同時に、上部電極用コンタクト３２を開口
するが、このコンタクト３２を開口する際に、導電層３
０，３１を突き抜けてしまうことがない。
３は層間絶縁膜５の上の配線層ではなく、層間絶縁膜５
内の容量セルの下方に埋め込まれた配線層４６により導
出される。従って、厚い層間絶縁膜５を貫通するコンタ
クトを形成する必要がない。また、製造工程において
は、上部電極延出部１３との間で下部電極コンタクトの
ショートを考慮する必要がない。なお、本実施例におい
ても、層間絶縁膜５を貫通する周辺部コンタクトを開口
するときに、同時に、上部電極用コンタクト３２を開口
するが、このコンタクト３２を開口する際に、導電層３
０，３１を突き抜けてしまうことがない。
【００３５】次に、本発明の半導体メモリ装置の製造方
法について説明する。先ず、図１及び図２に示す実施例
の半導体メモリ装置の製造方法について説明する。容量
セルの下部電極１０を形成するために、層間絶縁膜５に
溝を形成するが、この下部電極用溝を形成する際に、そ
の近傍に導電層３１用の溝を形成する。従って、この導
電層３１用の溝は下部電極用溝と同一の深さになる。そ
の後、下部電極１０を形成する工程で同時に導電層３１
も形成する。また、容量絶縁膜１１を形成する工程にお
いては、導電層３１の上に形成された容量絶縁膜は他の
部分の容量絶縁膜を除去する際に除去してもよいし、除
去しなくても良い。そして、上部電極１２を形成する工
程において、同時に延出部１３及び導電層３０を形成す
る。その後、ＳｉＯ2等の絶縁膜を溝内に埋め込んた
後、上部電極用コンタクトホール２０ａ及び周辺部コン
タクト７用のコンタクトホールを開口する工程におい
て、同時に上部電極用コンタクト３２ａのコンタクトホ
ール３２ａを形成する。更に、全てのコンタクトホール
の内面に側壁絶縁膜２６、バリアメタル３３及び金属プ
ラグ３２ｂ、２０ｂ等を形成してコンタクト３２，２
０，７が完成する。
法について説明する。先ず、図１及び図２に示す実施例
の半導体メモリ装置の製造方法について説明する。容量
セルの下部電極１０を形成するために、層間絶縁膜５に
溝を形成するが、この下部電極用溝を形成する際に、そ
の近傍に導電層３１用の溝を形成する。従って、この導
電層３１用の溝は下部電極用溝と同一の深さになる。そ
の後、下部電極１０を形成する工程で同時に導電層３１
も形成する。また、容量絶縁膜１１を形成する工程にお
いては、導電層３１の上に形成された容量絶縁膜は他の
部分の容量絶縁膜を除去する際に除去してもよいし、除
去しなくても良い。そして、上部電極１２を形成する工
程において、同時に延出部１３及び導電層３０を形成す
る。その後、ＳｉＯ2等の絶縁膜を溝内に埋め込んた
後、上部電極用コンタクトホール２０ａ及び周辺部コン
タクト７用のコンタクトホールを開口する工程におい
て、同時に上部電極用コンタクト３２ａのコンタクトホ
ール３２ａを形成する。更に、全てのコンタクトホール
の内面に側壁絶縁膜２６、バリアメタル３３及び金属プ
ラグ３２ｂ、２０ｂ等を形成してコンタクト３２，２
０，７が完成する。
【００３６】次に、容量電極及び溝を配置するためのマ
スクデータの作成方法について説明する。この上部電極
用コンタクト３２を形成するための溝の幅は、導電層３
０，３１を溝内に形成しても、コンタクトホール３２ａ
の径以上のスペースを確保できる程度にする必要があ
る。
スクデータの作成方法について説明する。この上部電極
用コンタクト３２を形成するための溝の幅は、導電層３
０，３１を溝内に形成しても、コンタクトホール３２ａ
の径以上のスペースを確保できる程度にする必要があ
る。
【００３７】このため、上記形状のシリンダ（溝）を形
成するために、以下のようにしてシリンダマスクデータ
を作成する。マスクデータの自動発生は、従来の周辺配
線及びコンタクト等とのマージンだけではなく、上部電
極コンタクト用溝内にコンタクトを配設するための操作
が必要になる。
成するために、以下のようにしてシリンダマスクデータ
を作成する。マスクデータの自動発生は、従来の周辺配
線及びコンタクト等とのマージンだけではなく、上部電
極コンタクト用溝内にコンタクトを配設するための操作
が必要になる。
【００３８】そこで、コンタクト３２の横断面の径を
ｘ、導電層３０の厚さをｙとしたとき、積ｘ×ｙをとる
ことにより、コンタクトデータのうち上部電極用導電層
３０上に形成されるコンタクトデータのみを抽出する。
ｘ、導電層３０の厚さをｙとしたとき、積ｘ×ｙをとる
ことにより、コンタクトデータのうち上部電極用導電層
３０上に形成されるコンタクトデータのみを抽出する。
【００３９】次に、この抽出されたデータをシリンダデ
ータに加える処理を行う。これにより、上部電極用導電
層３０上のコンタクト形成領域に予めシリンダが加わっ
たシリンダデータを得ることができる。
ータに加える処理を行う。これにより、上部電極用導電
層３０上のコンタクト形成領域に予めシリンダが加わっ
たシリンダデータを得ることができる。
【００４０】上記方法により、シリンダマスクデータを
作成すれば、設計者は上部電極用導電層３０上のコンタ
クトを意識することなく、シリンダマスクデータを設計
することができる。
作成すれば、設計者は上部電極用導電層３０上のコンタ
クトを意識することなく、シリンダマスクデータを設計
することができる。
【００４１】なお、上述のシリンダマスクデータ作成方
法においては、導電層３０上のコンタクトデータを演算
により自動発生する方法について説明したが、これに限
らず、設計者がシリンダデータ作成時に直接入力するよ
うにすることも可能である。
法においては、導電層３０上のコンタクトデータを演算
により自動発生する方法について説明したが、これに限
らず、設計者がシリンダデータ作成時に直接入力するよ
うにすることも可能である。
【００４２】次に、図３に示す半導体メモリ装置の製造
方法について説明する。この図５に示す半導体メモリ装
置は、先ず、拡散層及びゲート電極が形成された半導体
基板の表面上に、第１層間絶縁膜を形成し、この第１層
間絶縁膜に下部電極用コンタクト４７を形成すると共
に、第１層間絶縁膜上に上部電極配線４６を形成する。
次いで、前記第１層間絶縁膜上に第２層間絶縁膜を形成
し、両者により層間絶縁膜５を形成する。その後、第２
層間絶縁膜に容量セル用溝と上部電極コンタクト用溝を
同時に形成する。その後、前記容量セル用溝と前記上部
電極コンタクト用溝の底面及び側面に導電物質を形成し
て夫々下部電極４３と第１導電層３１を形成する。次い
で、下部電極４３の内側面及び底面上に容量絶縁膜４２
を形成する。その後、容量セル用溝内に導電物質を埋め
込んで上部電極４１を形成し、更に導電物質の層を形成
して上部電極コンタクト用溝内に第２導電層３０を形成
すると共に、上部電極４１と第２導電層３０とを接続す
る上部電極延出部１３を同時に形成する。次いで、上部
電極コンタクト用溝内を絶縁物質で埋め込み、更に、上
部電極コンタクト用溝内の絶縁物質に上部電極用コンタ
クトホール３２ａを形成し、上部電極用コンタクトホー
ル３２ａに導電物質を埋め込んで上部電極コンタクト３
２を形成する。
方法について説明する。この図５に示す半導体メモリ装
置は、先ず、拡散層及びゲート電極が形成された半導体
基板の表面上に、第１層間絶縁膜を形成し、この第１層
間絶縁膜に下部電極用コンタクト４７を形成すると共
に、第１層間絶縁膜上に上部電極配線４６を形成する。
次いで、前記第１層間絶縁膜上に第２層間絶縁膜を形成
し、両者により層間絶縁膜５を形成する。その後、第２
層間絶縁膜に容量セル用溝と上部電極コンタクト用溝を
同時に形成する。その後、前記容量セル用溝と前記上部
電極コンタクト用溝の底面及び側面に導電物質を形成し
て夫々下部電極４３と第１導電層３１を形成する。次い
で、下部電極４３の内側面及び底面上に容量絶縁膜４２
を形成する。その後、容量セル用溝内に導電物質を埋め
込んで上部電極４１を形成し、更に導電物質の層を形成
して上部電極コンタクト用溝内に第２導電層３０を形成
すると共に、上部電極４１と第２導電層３０とを接続す
る上部電極延出部１３を同時に形成する。次いで、上部
電極コンタクト用溝内を絶縁物質で埋め込み、更に、上
部電極コンタクト用溝内の絶縁物質に上部電極用コンタ
クトホール３２ａを形成し、上部電極用コンタクトホー
ル３２ａに導電物質を埋め込んで上部電極コンタクト３
２を形成する。
【００４３】また、本発明の上部電極延出部上のコンタ
クトデータと配線層６との接続のための上部電極コンタ
クト３２のデータ発生方法及び配置方法は、上部電極コ
ンタクトデータと上部電極延出部との積をとることによ
り、上部電極コンタクトデータのうち、上部電極延出部
上に形成される上部電極コンタクトデータのみを抽出す
る処理を行う。次に、この抽出された上部電極コンタク
ト用溝データに加える処理を行うことによって上部電極
延出部のシリンダデータを作成し、その大きくなったデ
ータを周辺配線に接触しないようにマージンを持つよう
に配置する。
クトデータと配線層６との接続のための上部電極コンタ
クト３２のデータ発生方法及び配置方法は、上部電極コ
ンタクトデータと上部電極延出部との積をとることによ
り、上部電極コンタクトデータのうち、上部電極延出部
上に形成される上部電極コンタクトデータのみを抽出す
る処理を行う。次に、この抽出された上部電極コンタク
ト用溝データに加える処理を行うことによって上部電極
延出部のシリンダデータを作成し、その大きくなったデ
ータを周辺配線に接触しないようにマージンを持つよう
に配置する。
【００４４】先ず、上部電極延出部に上部電極のコンタ
クト３２を重ね合わせ、前記コンタクトデータのみを抽
出する。次に、溝内の上部電極と短絡しないように、層
間絶縁膜に開口すべき溝データを作成するために、コン
タクトデータに側壁酸化膜２６の厚さ、層間絶縁膜５の
厚さを加えた値とする。
クト３２を重ね合わせ、前記コンタクトデータのみを抽
出する。次に、溝内の上部電極と短絡しないように、層
間絶縁膜に開口すべき溝データを作成するために、コン
タクトデータに側壁酸化膜２６の厚さ、層間絶縁膜５の
厚さを加えた値とする。
【００４５】また、上部電極用溝３２ａの寸法は、前述
した方法で求められており、この溝３２ａの外周が隣接
するパターンに接触しない寸法、例えば、最小加工寸法
が０．１８μｍ程度に離した位置に配置される。この場
合は、溝３２ａの全周にわたり、隣接するパターンに接
触しないように考慮する。
した方法で求められており、この溝３２ａの外周が隣接
するパターンに接触しない寸法、例えば、最小加工寸法
が０．１８μｍ程度に離した位置に配置される。この場
合は、溝３２ａの全周にわたり、隣接するパターンに接
触しないように考慮する。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
上部電極用コンタクトは下部電極用コンタクト及び周辺
回路用コンタクトと同様に比較的アスペクト比が大き
く、他のコンタクトとの間のアスペクト比の相違は小さ
い。このため、層間絶縁膜と上部電極の導電層との間の
エッチン選択比が大きく、上部電極コンタクトを形成す
る際のエッチングにおいて前記導電層の突き抜けが生じ
ることが防止され、また、上部電極用コンタクトホール
の底面にバリアメタルを形成した場合はその膜厚を一定
に制御することができ、コンタクトにおける接触抵抗を
一定に制御することができる。これにより、信頼性が極
めて優れた半導体メモリ装置を製造することができる。
上部電極用コンタクトは下部電極用コンタクト及び周辺
回路用コンタクトと同様に比較的アスペクト比が大き
く、他のコンタクトとの間のアスペクト比の相違は小さ
い。このため、層間絶縁膜と上部電極の導電層との間の
エッチン選択比が大きく、上部電極コンタクトを形成す
る際のエッチングにおいて前記導電層の突き抜けが生じ
ることが防止され、また、上部電極用コンタクトホール
の底面にバリアメタルを形成した場合はその膜厚を一定
に制御することができ、コンタクトにおける接触抵抗を
一定に制御することができる。これにより、信頼性が極
めて優れた半導体メモリ装置を製造することができる。
【図１】本発明の第１実施例に係る半導体メモリ装置を
示す断面図である。
示す断面図である。
【図２】本発明の第２実施例に係る半導体メモリ装置を
示す断面図である。
示す断面図である。
【図３】本発明の第３実施例に係る半導体メモリ装置を
示す断面図である。
示す断面図である。
【図４】従来の半導体メモリ装置を示す断面図である。
【図５】従来の他の半導体メモリ装置を示す断面図であ
る。
る。
【図６】横軸にアスペクト比をとり、縦軸にエッチング
レート及びＳｉＯ2／ポリシリコン選択比をとって、Ｓ
ｉＯ2膜及びポリシリコン膜のエッチング速度及びＳｉ
Ｏ2／ポリシリコン選択比とアスペクト比の関係を示す
グラフ図である。
レート及びＳｉＯ2／ポリシリコン選択比をとって、Ｓ
ｉＯ2膜及びポリシリコン膜のエッチング速度及びＳｉ
Ｏ2／ポリシリコン選択比とアスペクト比の関係を示す
グラフ図である。
１：不純物層 ４、４５：ゲート電極 ５：層間絶縁膜 ６、４６：配線層 １０、４３：下部電極 １１、４２：容量絶縁膜 １２、４１：上部電極 １３：上部電極延出部 ２０：下部電極コンタクト ２６：側壁絶縁膜 ３０，３１：導電層 ３２、４７：上部電極コンタクト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月１３日（２０００．４．１
３）
３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】本発明に係る他の半導体メモリ装置は、半
導体基板と、この半導体基板の表面に形成された拡散層
と、前記半導体基板上に形成された層間絶縁膜と、この
層間絶縁膜内に形成され前記拡散層に接続された筒状の
下部電極と、この下部電極の内面に形成された容量絶縁
膜と、この容量絶縁膜を間に挟んで前記下部電極に対向
するように形成された上部電極と、前記層間絶縁膜内に
形成された筒状の溝と、この溝の内面に形成された導電
層と、前記上部電極と前記導電層とを接続する上部電極
延出部と、前記層間絶縁膜に形成され前記溝の底部で前
記導電層に接続された上部電極コンタクトと、前記層間
絶縁膜上に形成され前記上部電極コンタクトに接続され
た上部電極配線と、前記層間絶縁膜内に形成され前記拡
散層に接続された周辺部コンタクトと、を有することを
特徴とする。
導体基板と、この半導体基板の表面に形成された拡散層
と、前記半導体基板上に形成された層間絶縁膜と、この
層間絶縁膜内に形成され前記拡散層に接続された筒状の
下部電極と、この下部電極の内面に形成された容量絶縁
膜と、この容量絶縁膜を間に挟んで前記下部電極に対向
するように形成された上部電極と、前記層間絶縁膜内に
形成された筒状の溝と、この溝の内面に形成された導電
層と、前記上部電極と前記導電層とを接続する上部電極
延出部と、前記層間絶縁膜に形成され前記溝の底部で前
記導電層に接続された上部電極コンタクトと、前記層間
絶縁膜上に形成され前記上部電極コンタクトに接続され
た上部電極配線と、前記層間絶縁膜内に形成され前記拡
散層に接続された周辺部コンタクトと、を有することを
特徴とする。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星野 晶 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 浜田 昌幸 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F033 JJ11 KK01 NN06 NN07 5F083 AD24 KA01 KA05 LA11 MA05 MA06 MA19
Claims (10)
- 【請求項１】 層間絶縁膜と、この層間絶縁膜内に形成
された筒状の下部電極と、この下部電極の内面に形成さ
れた容量絶縁膜と、この容量絶縁膜を間に挟んで前記下
部電極に対向するように形成された上部電極と、前記層
間絶縁膜内に形成された筒状の溝と、この溝の内面に形
成された導電層と、前記上部電極と前記導電層とを接続
する上部電極延出部と、前記層間絶縁膜に形成され前記
溝の底部で前記導電層に接続された上部電極コンタクト
と、前記層間絶縁膜上に形成され前記上部電極コンタク
トに接続された上部電極配線とを有することを特徴とす
る半導体メモリ装置。 - 【請求項２】 半導体基板と、この半導体基板の表面に
形成された拡散層と、前記半導体基板上に形成された層
間絶縁膜と、この層間絶縁膜内に形成され前記拡散層に
接続された筒状の下部電極と、この下部電極の内面に形
成された容量絶縁膜と、この容量絶縁膜を間に挟んで前
記下部電極に対向するように形成された上部電極と、前
記層間絶縁膜内に形成された筒状の溝と、この溝の内面
に形成された導電層と、前記上部電極と前記導電層とを
接続する上部電極延出部と、前記層間絶縁膜に形成され
前記溝の底部で前記導電層に接続された上部電極コンタ
クトと、前記層間絶縁膜上に形成され前記上部電極コン
タクトに接続された上部電極配線と、前記層間絶縁膜内
に形成され前記導電部に接続された周辺部コンタクト
と、を有することを特徴とする半導体メモリ装置。 - 【請求項３】 層間絶縁膜を貫通して形成された下部電
極コンタクトと、前記拡散層の表面上に前記下部電極の
接続部と前記下部電極コンタクトとの間に設けられたワ
ード線用ゲート電極と、前記層間絶縁膜上に形成され前
記下部電極コンタクトに接続された下部電極配線とを有
することを特徴とする請求項２に記載の半導体メモリ装
置。 - 【請求項４】 前記層間絶縁膜内の前記下部電極よりも
下方に形成された下部電極配線と、前記層間絶縁膜に形
成され前記下部電極配線と前記拡散層とを接続する下部
電極コンタクトとを有することを特徴とする請求項２に
記載の半導体メモリ装置。 - 【請求項５】 前記上部電極コンタクト及び下部電極コ
ンタクトの側面に側壁絶縁膜が形成されていることを特
徴とする請求項１乃至４のいずれか１項に記載の半導体
メモリ装置。 - 【請求項６】 前記上部電極コンタクト及び下部電極コ
ンタクトの底面及び側面にバリアメタル層が形成されて
いることを特徴とする請求項１乃至５のいずれか１項に
記載の半導体メモリ装置。 - 【請求項７】 半導体基板の表面に拡散層及びゲート電
極を形成する工程と、半導体基板の表面上に層間絶縁膜
を形成する工程と、この層間絶縁膜に容量セル用溝と上
部電極コンタクト用溝を同時に形成する工程と、前記容
量セル用溝と前記上部電極コンタクト用溝の底面及び側
面に導電物質を形成して夫々下部電極と第１導電層を形
成する工程と、前記容量セル用溝の前記下部電極の内側
面及び底面上に容量絶縁膜を形成する工程と、前記容量
セル用溝と上部電極コンタクト用溝内に導電物質を形成
して夫々上部電極と第２導電層を形成すると共に、上部
電極と第２導電層とを接続する上部電極延出部を同時に
形成する工程と、前記上部電極コンタクト用溝内を絶縁
物質で埋め込む工程と、前記上部電極コンタクト用溝内
の絶縁物質と層間絶縁膜に夫々上部電極用コンタクトホ
ールと下部電極用コンタクトホールを同時に形成する工
程と、前記上部電極用コンタクトホールと下部電極用コ
ンタクトホール内に導電物質を埋め込んで上部電極コン
タクト及び下部電極コンタクトを形成する工程とを有す
ることを特徴とする半導体メモリ装置の製造方法。 - 【請求項８】 半導体基板の表面に拡散層及びゲート電
極を形成する工程と、半導体基板の表面上に第１層間絶
縁膜を形成する工程と、この第１層間絶縁膜に下部電極
用コンタクトを形成すると共に、前記第１層間絶縁膜上
に上部電極配線を形成する工程と、前記第１層間絶縁膜
上に第２層間絶縁膜を形成する工程と、この第２層間絶
縁膜に容量セル用溝と上部電極コンタクト用溝を同時に
形成する工程と、前記容量セル用溝と前記上部電極コン
タクト用溝の底面及び側面に導電物質を形成して夫々下
部電極と第１導電層を形成する工程と、前記容量セル用
溝の前記下部電極の内側面及び底面上に容量絶縁膜を形
成する工程と、前記容量セル用溝内に導電物質を埋め込
んで上部電極を形成する工程と、前記上部電極コンタク
ト用溝内に導電物質を形成して第２導電層を形成すると
共に、上部電極と第２導電層とを接続する上部電極延出
部を同時に形成する工程と、前記上部電極コンタクト用
溝内を絶縁物質で埋め込む工程と、前記上部電極コンタ
クト用溝内の絶縁物質に上部電極用コンタクトホールを
形成する工程と、前記上部電極用コンタクトホールに導
電物質を埋め込んで上部電極コンタクトを形成する工程
とを有することを特徴とする半導体メモリ装置の製造方
法。 - 【請求項９】 前記請求項１乃至６のいずれか１項に記
載の半導体メモリ装置の前記上部電極延出部と配線層と
を接続する上部電極コンタクト用の溝データの作成方法
において、上部電極コンタクトデータと上部電極延出部
との積をとることにより、前記延出部上のコンタクトデ
ータのみを抽出する処理と、この抽出された上部電極コ
ンタクトデータに最小絶縁寸法を加える処理とを有する
ことを特徴とするマスクデータの作成方法。 - 【請求項１０】 前記溝データ及び前記コンタクトデー
タを使用して上部電極延出部に上部電極を埋設する溝を
配置する方法において、前記電極埋設用溝は隣接するパ
ターンに着目して短絡しない最小寸法の間隔をあけ、メ
モリセルシリンダに最も近い場所に配置することを特徴
とする請求項９に記載のマスクデータの作成方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069499A JP3296324B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体メモリ装置の製造方法 |
| EP00107484A EP1043776A3 (en) | 1999-04-07 | 2000-04-06 | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| CNB001057693A CN1144293C (zh) | 1999-04-07 | 2000-04-06 | 半导体存储器件及其制造方法和掩膜数据制备方法 |
| KR1020000018370A KR100359757B1 (ko) | 1999-04-07 | 2000-04-07 | 반도체메모리장치 및 이를 위한 제조방법 및 마스크데이터준비 방법 |
| US09/545,886 US6469337B1 (en) | 1999-04-07 | 2000-04-07 | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| TW089106581A TW478048B (en) | 1999-04-07 | 2000-04-07 | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US10/086,884 US6544840B2 (en) | 1999-04-07 | 2002-03-04 | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10069499A JP3296324B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294749A true JP2000294749A (ja) | 2000-10-20 |
| JP3296324B2 JP3296324B2 (ja) | 2002-06-24 |
Family
ID=14280847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10069499A Expired - Fee Related JP3296324B2 (ja) | 1999-04-07 | 1999-04-07 | 半導体メモリ装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6469337B1 (ja) |
| EP (1) | EP1043776A3 (ja) |
| JP (1) | JP3296324B2 (ja) |
| KR (1) | KR100359757B1 (ja) |
| CN (1) | CN1144293C (ja) |
| TW (1) | TW478048B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002009174A (ja) * | 2000-05-26 | 2002-01-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| JP2004074867A (ja) * | 2002-08-13 | 2004-03-11 | Mitsubishi Motors Corp | 頭部保護用エアバック装置 |
| KR100446293B1 (ko) * | 2002-01-07 | 2004-09-01 | 삼성전자주식회사 | 저항체를 포함하는 반도체 소자 제조 방법 |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2016100387A (ja) * | 2014-11-19 | 2016-05-30 | 株式会社東芝 | 半導体記憶装置 |
| JP2020053705A (ja) * | 2011-01-14 | 2020-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3895126B2 (ja) * | 2001-04-23 | 2007-03-22 | 株式会社東芝 | 半導体装置の製造方法 |
| FR2828764B1 (fr) * | 2001-08-16 | 2004-01-23 | St Microelectronics Sa | Circuit integre et son procede de fabrication, et cellule de memoire incorporant un tel circuit |
| JP2004111711A (ja) * | 2002-09-19 | 2004-04-08 | Renesas Technology Corp | 半導体装置 |
| KR100679829B1 (ko) | 2005-12-29 | 2007-02-06 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 제조방법 |
| US7863663B2 (en) * | 2006-04-07 | 2011-01-04 | Micron Technology, Inc. | Hybrid electrical contact |
| JP2010103206A (ja) * | 2008-10-22 | 2010-05-06 | Panasonic Corp | 半導体装置及びその製造方法 |
| KR101907694B1 (ko) * | 2012-03-06 | 2018-10-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| EP3618103A1 (en) * | 2018-08-30 | 2020-03-04 | IMEC vzw | A patterning method |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2932540B2 (ja) * | 1989-11-28 | 1999-08-09 | ソニー株式会社 | 半導体メモリ装置 |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| JP3086747B2 (ja) * | 1992-05-07 | 2000-09-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3167874B2 (ja) | 1994-12-22 | 2001-05-21 | 信越化学工業株式会社 | オルガノポリシロキサン組成物 |
| JP3623834B2 (ja) * | 1995-01-31 | 2005-02-23 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP3323352B2 (ja) | 1995-02-13 | 2002-09-09 | 三菱電機株式会社 | 半導体装置 |
| KR0156646B1 (ko) * | 1995-10-13 | 1998-10-15 | 문정환 | 반도체 기억소자의 캐패시터 제조방법 |
| US5691223A (en) * | 1996-12-20 | 1997-11-25 | Mosel Vitelic Inc. | Method of fabricating a capacitor over a bit line DRAM process |
| JP3233051B2 (ja) | 1996-12-20 | 2001-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH10242418A (ja) * | 1997-02-25 | 1998-09-11 | Sony Corp | Ｄｒａｍおよびその製造方法 |
| JP3119202B2 (ja) | 1997-06-23 | 2000-12-18 | 日本電気株式会社 | マスクパターン自動発生方法およびマスク |
| KR100273987B1 (ko) * | 1997-10-31 | 2001-02-01 | 윤종용 | 디램 장치 및 제조 방법 |
| US6329681B1 (en) * | 1997-12-18 | 2001-12-11 | Yoshitaka Nakamura | Semiconductor integrated circuit device and method of manufacturing the same |
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| US5990510A (en) * | 1998-12-15 | 1999-11-23 | Samsung Electronics, Co., Ltd. | Dynamic random access memory device and method for fabricating the same |
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| US6117725A (en) * | 1999-08-11 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Method for making cost-effective embedded DRAM structures compatible with logic circuit processing |
-
1999
- 1999-04-07 JP JP10069499A patent/JP3296324B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-06 CN CNB001057693A patent/CN1144293C/zh not_active Expired - Fee Related
- 2000-04-06 EP EP00107484A patent/EP1043776A3/en not_active Withdrawn
- 2000-04-07 TW TW089106581A patent/TW478048B/zh not_active IP Right Cessation
- 2000-04-07 US US09/545,886 patent/US6469337B1/en not_active Expired - Fee Related
- 2000-04-07 KR KR1020000018370A patent/KR100359757B1/ko not_active IP Right Cessation
-
2002
- 2002-03-04 US US10/086,884 patent/US6544840B2/en not_active Expired - Fee Related
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| US6794247B2 (en) | 2002-01-07 | 2004-09-21 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor memory device having resistor |
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| JP2020053705A (ja) * | 2011-01-14 | 2020-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11139301B2 (en) | 2011-01-14 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including side surface conductor contact |
| US11805637B2 (en) | 2011-01-14 | 2023-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising first and second conductors |
| JP2016100387A (ja) * | 2014-11-19 | 2016-05-30 | 株式会社東芝 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6544840B2 (en) | 2003-04-08 |
| CN1269608A (zh) | 2000-10-11 |
| JP3296324B2 (ja) | 2002-06-24 |
| EP1043776A2 (en) | 2000-10-11 |
| TW478048B (en) | 2002-03-01 |
| CN1144293C (zh) | 2004-03-31 |
| US20020079529A1 (en) | 2002-06-27 |
| KR20000071608A (ko) | 2000-11-25 |
| US6469337B1 (en) | 2002-10-22 |
| KR100359757B1 (ko) | 2002-11-07 |
| EP1043776A3 (en) | 2001-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080412 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090412 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100412 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110412 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120412 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120412 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130412 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140412 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |