JP2000150872A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】 トレンチゲート型半導体において、ゲート間
隔を縮小して素子密度を向上させる。 【解決手段】 ｐ＋基板１２上に順次、ｎドリフト領域
１４、ｐボディ領域２０、ｎ＋ソース領域２２、ｎ＋延
長領域１００、絶縁膜２４、ソース電極２６を形成す
る。ゲート電極１８はトレンチ内に形成され、ゲート酸
化膜１６で絶縁する。ゲート酸化膜１６の上部は側部よ
り厚くし、ソース電圧印加時にも絶縁状態を維持する。
ｎ＋延長領域１００を形成してソースコンタクトとし、
ゲート間隔ｃ２をコンタクト開口幅ｃ１以下とする。こ
れにより、素子幅ｃ３も縮小して素子密度が向上する。
隔を縮小して素子密度を向上させる。 【解決手段】 ｐ＋基板１２上に順次、ｎドリフト領域
１４、ｐボディ領域２０、ｎ＋ソース領域２２、ｎ＋延
長領域１００、絶縁膜２４、ソース電極２６を形成す
る。ゲート電極１８はトレンチ内に形成され、ゲート酸
化膜１６で絶縁する。ゲート酸化膜１６の上部は側部よ
り厚くし、ソース電圧印加時にも絶縁状態を維持する。
ｎ＋延長領域１００を形成してソースコンタクトとし、
ゲート間隔ｃ２をコンタクト開口幅ｃ１以下とする。こ
れにより、素子幅ｃ３も縮小して素子密度が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にト
レンチゲート型半導体装置の構造に関する。
レンチゲート型半導体装置の構造に関する。
【０００２】
【従来の技術】従来より、トレンチゲート型の半導体が
知られている。
知られている。
【０００３】図３には、従来のトレンチゲート型ＩＧＢ
Ｔ（Insulated Gate Bipolar Transister）の断面図
（ａ）及び平面図（ｂ）が示されている。なお、（ｂ）
の平面図は説明の都合上、上部のソース電極及び絶縁膜
を取り去った状態を示している。
Ｔ（Insulated Gate Bipolar Transister）の断面図
（ａ）及び平面図（ｂ）が示されている。なお、（ｂ）
の平面図は説明の都合上、上部のソース電極及び絶縁膜
を取り去った状態を示している。
【０００４】図において、ドレイン電極１０の上部にｐ
＋基板１２が設けられ、ｐ＋基板１２の上部にｎドリフ
ト領域１４が設けられる。ｎドリフト領域１４の上部に
はチャネルが形成されるｐボディ領域２０が設けられ、
ｐボディ領域２０を挟むようにトレンチ内にゲート電極
１８が形成される。ゲート電極１８はゲート酸化膜１６
で絶縁されている。また、ｐボディ領域１４の一部にｎ
＋ソース領域２２が設けられ、上部の絶縁膜２４にはこ
のｎ＋ソース領域２２に電圧を印加するためのコンタク
ト開口部が形成されている。コンタクト開口部の開口幅
はｄ１である。
＋基板１２が設けられ、ｐ＋基板１２の上部にｎドリフ
ト領域１４が設けられる。ｎドリフト領域１４の上部に
はチャネルが形成されるｐボディ領域２０が設けられ、
ｐボディ領域２０を挟むようにトレンチ内にゲート電極
１８が形成される。ゲート電極１８はゲート酸化膜１６
で絶縁されている。また、ｐボディ領域１４の一部にｎ
＋ソース領域２２が設けられ、上部の絶縁膜２４にはこ
のｎ＋ソース領域２２に電圧を印加するためのコンタク
ト開口部が形成されている。コンタクト開口部の開口幅
はｄ１である。
【０００５】ここで、（ｂ）の平面図に示すように、ｎ
＋ソース領域２２のみならずｐボディ領域２０も素子の
表面まで延在させているが、これは両領域にまたがる金
属層を被着することによりソースとボディを短絡させ、
素子の動作中に寄生バイポーラトランジスタがオンする
のを防ぐためである。
＋ソース領域２２のみならずｐボディ領域２０も素子の
表面まで延在させているが、これは両領域にまたがる金
属層を被着することによりソースとボディを短絡させ、
素子の動作中に寄生バイポーラトランジスタがオンする
のを防ぐためである。
【０００６】なお、特開平９−１０２６０６号公報に
も、上述した半導体素子に類似したトレンチ型ＭＯＳＦ
ＥＴが記載されている。
も、上述した半導体素子に類似したトレンチ型ＭＯＳＦ
ＥＴが記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、ｐボディ領域内のｎ＋ソース領域
に確実にコンタクトするために開口幅ｄ１をゲート間隔
ｄ２より小さくしなければならず（開口幅ｄ１を大きく
すると、ゲート電極１８の上部まで達してしまい動作不
能となる）、逆に言えばゲート間隔ｄ２を開口幅ｄ１以
下に設定することができないため、トランジスタのセル
幅ｄ３も増大し、トランジスタ密度を向上させることが
困難となる問題があった。
来の半導体装置では、ｐボディ領域内のｎ＋ソース領域
に確実にコンタクトするために開口幅ｄ１をゲート間隔
ｄ２より小さくしなければならず（開口幅ｄ１を大きく
すると、ゲート電極１８の上部まで達してしまい動作不
能となる）、逆に言えばゲート間隔ｄ２を開口幅ｄ１以
下に設定することができないため、トランジスタのセル
幅ｄ３も増大し、トランジスタ密度を向上させることが
困難となる問題があった。
【０００８】本発明は、上記従来技術の有する課題に鑑
みなされたものであり、その目的は、ゲート間隔を縮小
でき、これにより素子セル幅も縮小して素子密度を向上
させることができる装置を提供することにある。
みなされたものであり、その目的は、ゲート間隔を縮小
でき、これにより素子セル幅も縮小して素子密度を向上
させることができる装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、トレンチゲート間にボディ領域及び
ソース領域を備えた半導体装置において、トレンチゲー
ト側部から上部にわたって前記ボディ領域またはソース
領域を延長した延長領域を有することを特徴とする。ト
レンチゲート側部から上部にわたる延長領域を形成する
ことで、ゲート間隔によらず確実にコンタクトをとるこ
とができるようになり、ゲート間隔を従来以上に縮小す
ることができる。
に、第１の発明は、トレンチゲート間にボディ領域及び
ソース領域を備えた半導体装置において、トレンチゲー
ト側部から上部にわたって前記ボディ領域またはソース
領域を延長した延長領域を有することを特徴とする。ト
レンチゲート側部から上部にわたる延長領域を形成する
ことで、ゲート間隔によらず確実にコンタクトをとるこ
とができるようになり、ゲート間隔を従来以上に縮小す
ることができる。
【００１０】また、第２の発明は、第１の発明におい
て、前記トレンチゲート上部に形成されたゲート絶縁膜
の厚さが前記トレンチゲート側部に形成されたゲート絶
縁膜の厚さ以上であることを特徴とする。ゲート絶縁膜
の上部を厚くすることで、ソース領域を延長した延長領
域を介してソース電圧が印加される際にもゲート電極の
絶縁性を維持することができ、半導体装置を確実に動作
させることができる。
て、前記トレンチゲート上部に形成されたゲート絶縁膜
の厚さが前記トレンチゲート側部に形成されたゲート絶
縁膜の厚さ以上であることを特徴とする。ゲート絶縁膜
の上部を厚くすることで、ソース領域を延長した延長領
域を介してソース電圧が印加される際にもゲート電極の
絶縁性を維持することができ、半導体装置を確実に動作
させることができる。
【００１１】また、第３の発明は、第１、第２の発明に
おいて、前記半導体装置の上部に、前記延長領域に電極
を接続するための開口部を有する絶縁膜を有し、前記ト
レンチゲートのゲート間隔が前記開口部の幅以下である
ことを特徴とする。ゲート間隔を開口部の幅以下とする
ことで、半導体素子幅も縮小でき、素子密度を向上させ
ることができる。
おいて、前記半導体装置の上部に、前記延長領域に電極
を接続するための開口部を有する絶縁膜を有し、前記ト
レンチゲートのゲート間隔が前記開口部の幅以下である
ことを特徴とする。ゲート間隔を開口部の幅以下とする
ことで、半導体素子幅も縮小でき、素子密度を向上させ
ることができる。
【００１２】
【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。
形態について説明する。
【００１３】図１には、本実施形態におけるトレンチゲ
ート型ＩＧＢＴの断面図（ａ）及び平面図（ｂ）が示さ
れている。なお、図３に示される従来技術と同一もしく
は対応する部材には同一符号が付されている。また、
（ｂ）の平面図は説明の都合上、ソース電極を取り去っ
た状態を示している。
ート型ＩＧＢＴの断面図（ａ）及び平面図（ｂ）が示さ
れている。なお、図３に示される従来技術と同一もしく
は対応する部材には同一符号が付されている。また、
（ｂ）の平面図は説明の都合上、ソース電極を取り去っ
た状態を示している。
【００１４】図において、ドレイン電極１０の上部にｐ
＋基板１２を設け、さらにｎ＋ドリフト領域１４を設け
る。そして、ｎ＋ドリフト領域１４の上部にｐボディ領
域２０を形成し、このｐボディ領域２０を挟むようにト
レンチ内にゲート電極１８を形成する。ゲート電極１８
は従来と同様にゲート酸化膜（ゲート絶縁膜）１６で絶
縁されているが、ゲート電極１８の側部に形成されたゲ
ート酸化膜１６の厚さとゲート電極１８の上部に形成さ
れたゲート酸化膜１６の厚さとを比較すると、図に示さ
れるように（上部の厚さ）≧（側部の厚さ）となってい
る。また、ｐボディ領域２０の上部にｎ＋ソース領域２
２が設けられ、このｎ＋ソース領域２２の上部に、ゲー
ト電極１８の側部から上部にわたる断面形状Ｔ字型のｎ
＋延長領域１００が形成される。このｎ＋延長領域１０
０とゲート電極１８とは、上記のゲート酸化膜１６で互
いに絶縁されており、特にゲート電極１８の上部とｎ＋
延長領域１００とは厚いゲート酸化膜１６で互いに絶縁
されている。なお、ｎ＋延長領域１００は、ｎ＋ソース
領域２２が形成されている箇所のみに形成され、ｎ＋ソ
ース領域２２が形成されていない箇所のｐボディ領域２
０上には（ｂ）に示すようにｐ＋延長領域１０２（この
ｐ＋延長領域１０２も断面形状Ｔ字型である）が形成さ
れる。したがって、（ｂ）の平面図に示すように、ｎ＋
延長領域１００（ｎ＋ソース領域２２に接続されてい
る）とｐ＋延長領域１０２（ｐボディ領域２０に接続さ
れている）は交互に配列することになる。ｐ＋延長領域
１０２の機能は、表面まで延在させた従来のｐボディ領
域２０と同様にソースとボディを短絡させて寄生トラン
ジスタのオン動作を防止するためである。そして、ｎ＋
延長領域１００の上部にはｎ＋延長領域１００を介して
ｎ＋ソース領域２２に電圧を印加するためのコンタクト
開口部を有する絶縁膜２６が設けられる。コンタクト開
口部の開口幅はｃ１である。なお、ソース領域及びボデ
ィ領域の配置は上記実施形態に限定されるものではな
く、図３（ｂ）に示すような従来の装置、すなわちゲー
ト電極側にｎ＋ソース領域、ゲート間中央部にｐ＋ボデ
ィ領域を配置する等、ｎ＋領域、ｐ＋領域に分けた多様
な配置を選択可能である。
＋基板１２を設け、さらにｎ＋ドリフト領域１４を設け
る。そして、ｎ＋ドリフト領域１４の上部にｐボディ領
域２０を形成し、このｐボディ領域２０を挟むようにト
レンチ内にゲート電極１８を形成する。ゲート電極１８
は従来と同様にゲート酸化膜（ゲート絶縁膜）１６で絶
縁されているが、ゲート電極１８の側部に形成されたゲ
ート酸化膜１６の厚さとゲート電極１８の上部に形成さ
れたゲート酸化膜１６の厚さとを比較すると、図に示さ
れるように（上部の厚さ）≧（側部の厚さ）となってい
る。また、ｐボディ領域２０の上部にｎ＋ソース領域２
２が設けられ、このｎ＋ソース領域２２の上部に、ゲー
ト電極１８の側部から上部にわたる断面形状Ｔ字型のｎ
＋延長領域１００が形成される。このｎ＋延長領域１０
０とゲート電極１８とは、上記のゲート酸化膜１６で互
いに絶縁されており、特にゲート電極１８の上部とｎ＋
延長領域１００とは厚いゲート酸化膜１６で互いに絶縁
されている。なお、ｎ＋延長領域１００は、ｎ＋ソース
領域２２が形成されている箇所のみに形成され、ｎ＋ソ
ース領域２２が形成されていない箇所のｐボディ領域２
０上には（ｂ）に示すようにｐ＋延長領域１０２（この
ｐ＋延長領域１０２も断面形状Ｔ字型である）が形成さ
れる。したがって、（ｂ）の平面図に示すように、ｎ＋
延長領域１００（ｎ＋ソース領域２２に接続されてい
る）とｐ＋延長領域１０２（ｐボディ領域２０に接続さ
れている）は交互に配列することになる。ｐ＋延長領域
１０２の機能は、表面まで延在させた従来のｐボディ領
域２０と同様にソースとボディを短絡させて寄生トラン
ジスタのオン動作を防止するためである。そして、ｎ＋
延長領域１００の上部にはｎ＋延長領域１００を介して
ｎ＋ソース領域２２に電圧を印加するためのコンタクト
開口部を有する絶縁膜２６が設けられる。コンタクト開
口部の開口幅はｃ１である。なお、ソース領域及びボデ
ィ領域の配置は上記実施形態に限定されるものではな
く、図３（ｂ）に示すような従来の装置、すなわちゲー
ト電極側にｎ＋ソース領域、ゲート間中央部にｐ＋ボデ
ィ領域を配置する等、ｎ＋領域、ｐ＋領域に分けた多様
な配置を選択可能である。
【００１５】本実施形態のトレンチ型ＩＧＢＴはこのよ
うな構成であり、動作時には従来と同様に電流がトレン
チの側部に隣接するチャネルに沿って垂直に流れること
になるが、断面形状Ｔ字型のｎ＋延長領域１００をｎ＋
ソース領域２２上に積層し（実質的にはｎ＋ソース領域
を断面形状Ｔ字型に延在させたことと等価）、かつ、ｎ
＋延長領域１００とゲート電極１８との間にはゲート酸
化膜１６が介在しているため、ゲート間隔ｃ２以上に開
口幅ｃ１を増大させることができ、逆に言えば、ゲート
間隔ｃ２を開口幅ｃ１以下に設定することが可能とな
る。
うな構成であり、動作時には従来と同様に電流がトレン
チの側部に隣接するチャネルに沿って垂直に流れること
になるが、断面形状Ｔ字型のｎ＋延長領域１００をｎ＋
ソース領域２２上に積層し（実質的にはｎ＋ソース領域
を断面形状Ｔ字型に延在させたことと等価）、かつ、ｎ
＋延長領域１００とゲート電極１８との間にはゲート酸
化膜１６が介在しているため、ゲート間隔ｃ２以上に開
口幅ｃ１を増大させることができ、逆に言えば、ゲート
間隔ｃ２を開口幅ｃ１以下に設定することが可能とな
る。
【００１６】したがって、従来においては、ゲート間隔
ｄ２はコンタクトの開口幅ｄ１にコンタクトのアライメ
ント余裕を足した値となり、コンタクトの開口幅ｄ１を
製造条件から規定される最小幅に設定できたとしてもゲ
ート間隔ｄ２はそれより大きくなってしまう（ｄ２＞ｄ
１）が、本実施形態ではゲート間隔ｃ２をコンタクトの
開口幅ｃ１以下に設定でき（ｃ２≦ｃ１）、ゲート間隔
ｃ２自体を製造条件から規定される最小幅に設定するこ
とも可能となる。結果として、本実施形態ではトランジ
スタのセル幅ｃ３も従来以上に縮小することが可能とな
り、トランジスタ密度を向上させてオン電圧を低減する
ことができる。
ｄ２はコンタクトの開口幅ｄ１にコンタクトのアライメ
ント余裕を足した値となり、コンタクトの開口幅ｄ１を
製造条件から規定される最小幅に設定できたとしてもゲ
ート間隔ｄ２はそれより大きくなってしまう（ｄ２＞ｄ
１）が、本実施形態ではゲート間隔ｃ２をコンタクトの
開口幅ｃ１以下に設定でき（ｃ２≦ｃ１）、ゲート間隔
ｃ２自体を製造条件から規定される最小幅に設定するこ
とも可能となる。結果として、本実施形態ではトランジ
スタのセル幅ｃ３も従来以上に縮小することが可能とな
り、トランジスタ密度を向上させてオン電圧を低減する
ことができる。
【００１７】なお、本実施形態のトレンチ型ＩＧＢＴで
は、ｎ＋延長領域１００上にコンタクト（ソースコンタ
クト）開口を形成するため従来以上にコンタクト面積を
大きくとれるので、コンタクト抵抗を大幅に低減するこ
とも可能である。
は、ｎ＋延長領域１００上にコンタクト（ソースコンタ
クト）開口を形成するため従来以上にコンタクト面積を
大きくとれるので、コンタクト抵抗を大幅に低減するこ
とも可能である。
【００１８】また、ｎ＋延長領域１００の抵抗を調整す
る（具体的には、ｎ＋延長領域１００の材料又は不純物
濃度を適宜選択すればよい）ことで、適切なソース抵抗
を形成することができるので、ソース電圧によるソース
電流へのフィードバックによりトランジスタセル間の電
流バランスを自動調整することも可能となる。すなわ
ち、あるトランジスタのソース電流が大きくなると、適
宜調整したソース抵抗によりソース電圧が上昇し、ゲー
ト・ソース間電圧が低下するためソース電流が減少する
という負のフィードバックが作用し、そのトランジスタ
の電流値を自動調整できる。
る（具体的には、ｎ＋延長領域１００の材料又は不純物
濃度を適宜選択すればよい）ことで、適切なソース抵抗
を形成することができるので、ソース電圧によるソース
電流へのフィードバックによりトランジスタセル間の電
流バランスを自動調整することも可能となる。すなわ
ち、あるトランジスタのソース電流が大きくなると、適
宜調整したソース抵抗によりソース電圧が上昇し、ゲー
ト・ソース間電圧が低下するためソース電流が減少する
という負のフィードバックが作用し、そのトランジスタ
の電流値を自動調整できる。
【００１９】さらに、本実施形態では、ゲート間隔ｃ２
を開口幅ｃ１以下に設定しているが、ゲート間隔ｃ２を
開口幅ｃ１より小さく（ｃ２＜ｃ１）設定する方が素子
密度向上の観点から一層好ましいことは言うまでもな
い。
を開口幅ｃ１以下に設定しているが、ゲート間隔ｃ２を
開口幅ｃ１より小さく（ｃ２＜ｃ１）設定する方が素子
密度向上の観点から一層好ましいことは言うまでもな
い。
【００２０】図２には、図１に示された半導体装置の製
造方法が示されている。まず、ｐ＋基板１２上にｎドリ
フト領域１４をエピタキシャル成長させる。その後、ｐ
ボディ領域２０（例えば４μｍ）とｎ＋ソース領域２２
（例えば１μｍ）をイオン注入と拡散によって順次形成
する（ａ）。次に、表面を熱酸化させて酸化膜２３（例
えば５０ｎｍ）を形成し、さらにＣＶＤ法により窒化膜
２５（例えば２００ｎｍ）及び酸化膜２７（例えば２０
０ｎｍ）を形成する（ｂ）。次に、フォトリソグラフィ
工程を用いてレジストマスクを作成し、このレジストマ
スクを用いて酸化膜２７、窒化膜２５及び酸化膜２３を
順次ドライエッチングする。レジストマスクを除去した
後、酸化膜２７、窒化膜２５、酸化膜２３をマスクとし
て用いてｎドリフト領域１４をドライエッチングし、ト
レンチ構造を形成する（ｃ）。
造方法が示されている。まず、ｐ＋基板１２上にｎドリ
フト領域１４をエピタキシャル成長させる。その後、ｐ
ボディ領域２０（例えば４μｍ）とｎ＋ソース領域２２
（例えば１μｍ）をイオン注入と拡散によって順次形成
する（ａ）。次に、表面を熱酸化させて酸化膜２３（例
えば５０ｎｍ）を形成し、さらにＣＶＤ法により窒化膜
２５（例えば２００ｎｍ）及び酸化膜２７（例えば２０
０ｎｍ）を形成する（ｂ）。次に、フォトリソグラフィ
工程を用いてレジストマスクを作成し、このレジストマ
スクを用いて酸化膜２７、窒化膜２５及び酸化膜２３を
順次ドライエッチングする。レジストマスクを除去した
後、酸化膜２７、窒化膜２５、酸化膜２３をマスクとし
て用いてｎドリフト領域１４をドライエッチングし、ト
レンチ構造を形成する（ｃ）。
【００２１】トレンチ構造を形成した後、トレンチの側
壁を熱酸化し（例えば５０ｎｍ）、ふっ酸にて除去す
る。さらにトレンチ側壁をケミカルドライエッチングに
てエッチング（例えば５０ｎｍ）する。その後、熱酸化
によりゲート酸化膜１６（例えば１００ｎｍ）を形成
し、多結晶シリコンでトレンチを埋めて窒化膜２５のと
ころまで全面エッチバックし、ゲート電極１８を形成す
る（ｄ）。次に、表面の酸化膜２７をドライエッチング
で除去する。このとき、ゲート酸化膜１６は窒化膜２５
とゲート電極１８に覆われているのでエッチングされる
ことはない。その後、熱酸化にてゲート電極１８の表面
（上部）を酸化して上部のゲート酸化膜１６（例えば４
００ｎｍ）を形成する（ｅ）。既述したように、この上
部のゲート酸化膜１６の膜厚は、側部のゲート酸化膜１
６よりも厚く形成される。これは、窒化膜２５の存在に
より可能となる（窒化膜２５の下部は酸化されない）。
そして、ドライエッチングにより窒化膜２５及び酸化膜
２３を除去する（ｆ）。
壁を熱酸化し（例えば５０ｎｍ）、ふっ酸にて除去す
る。さらにトレンチ側壁をケミカルドライエッチングに
てエッチング（例えば５０ｎｍ）する。その後、熱酸化
によりゲート酸化膜１６（例えば１００ｎｍ）を形成
し、多結晶シリコンでトレンチを埋めて窒化膜２５のと
ころまで全面エッチバックし、ゲート電極１８を形成す
る（ｄ）。次に、表面の酸化膜２７をドライエッチング
で除去する。このとき、ゲート酸化膜１６は窒化膜２５
とゲート電極１８に覆われているのでエッチングされる
ことはない。その後、熱酸化にてゲート電極１８の表面
（上部）を酸化して上部のゲート酸化膜１６（例えば４
００ｎｍ）を形成する（ｅ）。既述したように、この上
部のゲート酸化膜１６の膜厚は、側部のゲート酸化膜１
６よりも厚く形成される。これは、窒化膜２５の存在に
より可能となる（窒化膜２５の下部は酸化されない）。
そして、ドライエッチングにより窒化膜２５及び酸化膜
２３を除去する（ｆ）。
【００２２】次に、ＣＶＤ法よりアモルファスシリコン
１０１を積層する（ｇ）。このアモルファスシリコン１
０１は、ｎ＋延長領域１００あるいはｐ＋延長領域１０
２となるものであり、積層した後に５５０度の熱処理に
て固相エピタキシャル成長させて単結晶化させてもよ
い。すなわち、ｎ＋延長領域１００あるいはｐ＋延長領
域は、アモルファスでも単結晶でもよい。また、ｎ＋延
長領域１００あるいはｐ＋延長領域１０２は多結晶半導
体で構成することも可能であり、すなわち、半導体であ
れば結晶性は問わない。アモルファスシリコン１０１を
積層した後、イオン注入、熱拡散を用いてｎ＋延長領域
１００（及びｐ＋延長領域１０２）を形成する（ｈ）。
ｎ＋延長領域１００については、例えばリンを拡散させ
ればよい。そして、ＣＶＤ法を用いて表面に酸化膜（絶
縁膜）２４を形成し、フォトリソグラフィ、ドライエッ
チング法を用いてゲート間隔ｃ２以上のコンタクト開口
ｃ１を形成する（ｉ）。
１０１を積層する（ｇ）。このアモルファスシリコン１
０１は、ｎ＋延長領域１００あるいはｐ＋延長領域１０
２となるものであり、積層した後に５５０度の熱処理に
て固相エピタキシャル成長させて単結晶化させてもよ
い。すなわち、ｎ＋延長領域１００あるいはｐ＋延長領
域は、アモルファスでも単結晶でもよい。また、ｎ＋延
長領域１００あるいはｐ＋延長領域１０２は多結晶半導
体で構成することも可能であり、すなわち、半導体であ
れば結晶性は問わない。アモルファスシリコン１０１を
積層した後、イオン注入、熱拡散を用いてｎ＋延長領域
１００（及びｐ＋延長領域１０２）を形成する（ｈ）。
ｎ＋延長領域１００については、例えばリンを拡散させ
ればよい。そして、ＣＶＤ法を用いて表面に酸化膜（絶
縁膜）２４を形成し、フォトリソグラフィ、ドライエッ
チング法を用いてゲート間隔ｃ２以上のコンタクト開口
ｃ１を形成する（ｉ）。
【００２３】最後に、スパッタリングを用いて素子表面
（上部）にソース電極（Ａｌ）２６を形成してフォトリ
ソグラフィ及びエッチングにより所望の形状とし、同様
にスパッタリングを用いてドレイン電極１０（Ｔｉ／Ｎ
ｉ／Ａｕ）を形成する（ｊ）。
（上部）にソース電極（Ａｌ）２６を形成してフォトリ
ソグラフィ及びエッチングにより所望の形状とし、同様
にスパッタリングを用いてドレイン電極１０（Ｔｉ／Ｎ
ｉ／Ａｕ）を形成する（ｊ）。
【００２４】以上、本実施形態についてＩＧＢＴを例に
とり説明したが、本発明はこれに限定されることはな
く、例えばＭＯＳＦＥＴやサイリスタ、ＳＩＴ等にも適
用することができる。なお、金属電極材料は上記に限定
されるものではなく、Ｗ、Ｍｏ等を含め、金属の単層、
多層膜なら何でもよい。
とり説明したが、本発明はこれに限定されることはな
く、例えばＭＯＳＦＥＴやサイリスタ、ＳＩＴ等にも適
用することができる。なお、金属電極材料は上記に限定
されるものではなく、Ｗ、Ｍｏ等を含め、金属の単層、
多層膜なら何でもよい。
【００２５】
【発明の効果】以上説明したように、本発明によればゲ
ート間隔を従来以上に縮小でき、これにより素子セル幅
も縮小して素子密度を向上させることができる。
ート間隔を従来以上に縮小でき、これにより素子セル幅
も縮小して素子密度を向上させることができる。
【図１】 本発明の実施形態の断面図及び平面図であ
る。
る。
【図２】 本発明の実施形態に係る半導体装置の製造方
法を示す説明図である。
法を示す説明図である。
【図３】 従来の半導体装置の断面図及び平面図であ
る。
る。
１０ ドレイン電極、１２ ｐ＋基板、１４ ｎドリフ
ト領域、１６ ゲート酸化膜（ゲート絶縁膜）、１８
ゲート電極、２０ ｐボディ領域、２２ ｎ＋ソース領
域、１００ ｎ＋延長領域、１０２ ｐ＋延長領域、２
４ 絶縁膜、２６ ソース電極。
ト領域、１６ ゲート酸化膜（ゲート絶縁膜）、１８
ゲート電極、２０ ｐボディ領域、２２ ｎ＋ソース領
域、１００ ｎ＋延長領域、１０２ ｐ＋延長領域、２
４ 絶縁膜、２６ ソース電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２Ｋ
Claims (3)
- 【請求項１】 トレンチゲート間にボディ領域及びソー
ス領域を備えた半導体装置において、 トレンチゲート側部から上部にわたって前記ボディ領域
またはソース領域を延長した延長領域を有することを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の装置において、 前記トレンチゲート上部に形成されたゲート絶縁膜の厚
さが前記トレンチゲート側部に形成されたゲート絶縁膜
の厚さ以上であることを特徴とする半導体装置。 - 【請求項３】 請求項１、２のいずれかに記載の装置に
おいて、 前記半導体装置の上部に、前記延長領域に電極を接続す
るための開口部を有する絶縁膜を有し、 前記トレンチゲートのゲート間隔が前記開口部の幅以下
であることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948198A JP3424572B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置 |
| US09/435,766 US6855983B1 (en) | 1998-11-10 | 1999-11-08 | Semiconductor device having reduced on resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948198A JP3424572B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150872A true JP2000150872A (ja) | 2000-05-30 |
| JP3424572B2 JP3424572B2 (ja) | 2003-07-07 |
Family
ID=18110697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31948198A Expired - Fee Related JP3424572B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3424572B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| EP1655784A2 (en) * | 2004-10-29 | 2006-05-10 | Sharp Kabushiki Kaisha | Trench MOSFET and method of manufacturing the same |
| JP2007043123A (ja) * | 2005-07-01 | 2007-02-15 | Toshiba Corp | 半導体装置 |
| JP2008072051A (ja) * | 2006-09-15 | 2008-03-27 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1998
- 1998-11-10 JP JP31948198A patent/JP3424572B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| EP1655784A2 (en) * | 2004-10-29 | 2006-05-10 | Sharp Kabushiki Kaisha | Trench MOSFET and method of manufacturing the same |
| EP1655784A3 (en) * | 2004-10-29 | 2008-04-30 | Sharp Kabushiki Kaisha | Trench MOSFET and method of manufacturing the same |
| JP2007043123A (ja) * | 2005-07-01 | 2007-02-15 | Toshiba Corp | 半導体装置 |
| JP2008072051A (ja) * | 2006-09-15 | 2008-03-27 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8278695B2 (en) | 2006-09-15 | 2012-10-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3424572B2 (ja) | 2003-07-07 |
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