JP2000036746A - Ａ／ｄ変換器 - Google Patents
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- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
- H03M1/0682—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS using a differential network structure, i.e. symmetrical with respect to ground
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 Ａ/Ｄ変換器の前段アンプの高速化、ひいて
は低消費電力化及び専有面積の縮小を図る。 【構成】 Ａ／Ｄ変換器は、抵抗ラダー１と比較器３と
エンコーダ４と入力バッファ５とを有する。比較器３
は、入力バッファ５の出力Ｖｉｎに接続されるスイッチ
ＳＷ１と、各基準電圧Ｖref１〜Ｖrefｎを順次に入力す
るスイッチ群ＳＷ３１〜ＳＷ３ｎと、スイッチＳＷ１、
ＳＷ３１〜ＳＷ３ｎの共通に接続された出力端に接続さ
れたチャージ容量Ｃと、入出力間がＳＷ２を介して接続
された増幅器ＡＭＰとから構成される。順次に入力され
る各基準電圧Ｖref1〜Ｖrefnと入力信号Ｖinとを比較器
３のアンプＡＭＰで比較し、ＡＭＰの出力が０から１に
反転すると、その時点で入力信号Ｖinがその基準電圧よ
りも高いものと判定される。チャージ容量Ｃ及びアンプ
ＡＭＰが夫々１つで足りるので、入力バッファ５から見
た比較器の入力容量を小さくでき、入力バッファの高速
化、ひいてはＡ／Ｄ変換器の小専有面積及び低消費電力
が可能となる。
は低消費電力化及び専有面積の縮小を図る。 【構成】 Ａ／Ｄ変換器は、抵抗ラダー１と比較器３と
エンコーダ４と入力バッファ５とを有する。比較器３
は、入力バッファ５の出力Ｖｉｎに接続されるスイッチ
ＳＷ１と、各基準電圧Ｖref１〜Ｖrefｎを順次に入力す
るスイッチ群ＳＷ３１〜ＳＷ３ｎと、スイッチＳＷ１、
ＳＷ３１〜ＳＷ３ｎの共通に接続された出力端に接続さ
れたチャージ容量Ｃと、入出力間がＳＷ２を介して接続
された増幅器ＡＭＰとから構成される。順次に入力され
る各基準電圧Ｖref1〜Ｖrefnと入力信号Ｖinとを比較器
３のアンプＡＭＰで比較し、ＡＭＰの出力が０から１に
反転すると、その時点で入力信号Ｖinがその基準電圧よ
りも高いものと判定される。チャージ容量Ｃ及びアンプ
ＡＭＰが夫々１つで足りるので、入力バッファ５から見
た比較器の入力容量を小さくでき、入力バッファの高速
化、ひいてはＡ／Ｄ変換器の小専有面積及び低消費電力
が可能となる。
Description
【０００１】
【発明の属する利用分野】本発明はＡ/Ｄ変換器に関
し、特に、比較器に入力される基準電圧を順次に切り換
えることにより、アナログ信号をデジタル信号に変換し
て出力するＡ/Ｄ変換器に関する。
し、特に、比較器に入力される基準電圧を順次に切り換
えることにより、アナログ信号をデジタル信号に変換し
て出力するＡ/Ｄ変換器に関する。
【０００２】
【従来の技術】従来、ディジタル信号処理ＬＳＩへの集
積化を目的として、ＣＭＯＳ技術により、高速かつ低電
力で作動するＡ/Ｄ変換器（ＡＤＣ）の開発が行われて
きている。ＣＭＯＳ技術で実現するＡＤＣとしては、従
来、全並列型、直並列型、及び、パイプライン方式のＡ
ＤＣが知られている。
積化を目的として、ＣＭＯＳ技術により、高速かつ低電
力で作動するＡ/Ｄ変換器（ＡＤＣ）の開発が行われて
きている。ＣＭＯＳ技術で実現するＡＤＣとしては、従
来、全並列型、直並列型、及び、パイプライン方式のＡ
ＤＣが知られている。
【０００３】全並列型ＡＤＣは、例えば、ＩＣＤ９４−
４９や特許公開公報平７−３３６２２５号公報等に示さ
れる様に、アナログ入力と（２N−1）個の基準電圧との
比較を、（２N−１）個の比較器で一斉に処理する方式
である。このＡ／Ｄ変換器のブロック図を図４に示す。
Ａ/Ｄ変換器は、アナログ信号Ｖinが入力されて比較器
群１８を駆動する入力バッファ（入力アンプ）５と、基
準電源ＶRTと基準電源ＶRBとの間に挿入されて、２N−
１個の基準電圧Ｖref１〜Ｖrefn（ｎ=２N−１）を発生
する抵抗ラダー１と、抵抗ラダー１からの基準電圧Ｖre
f1〜Ｖrefnと入力バッファ５からのアナログ信号Ｖinと
が入力される、多数の比較器１７から成る比較器群１８
と、比較器群１８の各比較器１７の出力が入力されるエ
ンコーダ１９とから構成される。各比較器１７は、一端
がスイッチＳＷ１及びＳＷ３を介して夫々入力電圧Ｖin
及び対応する基準電圧に接続されたチャージ容量Ｃと、
入力と出力とがスイッチＳＷ２を介して相互に接続さ
れ、入力にチャージ容量Ｃの他端が接続された増幅器Ａ
ＭＰとから構成される。
４９や特許公開公報平７−３３６２２５号公報等に示さ
れる様に、アナログ入力と（２N−1）個の基準電圧との
比較を、（２N−１）個の比較器で一斉に処理する方式
である。このＡ／Ｄ変換器のブロック図を図４に示す。
Ａ/Ｄ変換器は、アナログ信号Ｖinが入力されて比較器
群１８を駆動する入力バッファ（入力アンプ）５と、基
準電源ＶRTと基準電源ＶRBとの間に挿入されて、２N−
１個の基準電圧Ｖref１〜Ｖrefn（ｎ=２N−１）を発生
する抵抗ラダー１と、抵抗ラダー１からの基準電圧Ｖre
f1〜Ｖrefnと入力バッファ５からのアナログ信号Ｖinと
が入力される、多数の比較器１７から成る比較器群１８
と、比較器群１８の各比較器１７の出力が入力されるエ
ンコーダ１９とから構成される。各比較器１７は、一端
がスイッチＳＷ１及びＳＷ３を介して夫々入力電圧Ｖin
及び対応する基準電圧に接続されたチャージ容量Ｃと、
入力と出力とがスイッチＳＷ２を介して相互に接続さ
れ、入力にチャージ容量Ｃの他端が接続された増幅器Ａ
ＭＰとから構成される。
【０００４】入力電圧Ｖinは、入力バッファ５を介して
各比較器１７の増幅器ＡＭＰに与えられる。各比較器の
スイッチＳＷ１、ＳＷ２、ＳＷ３はクロックによって制
御される。各比較器１７のスイッチＳＷ１及びＳＷ２
は、クロック信号φ1のＨレベルによって同時にアクテ
ィブとなり、これによって、入力電圧Ｖinと増幅器ＡＭ
Ｐの入力オフセット電圧との差に相当する電荷がチャー
ジ容量Ｃに充電される。次に、Ｘφ1（Ｘφ１はφ１の
反転信号）がＨレベルになり、スイッチＳＷ１及びＳＷ
２がオフに、スイッチＳＷ３がオンになると、各基準電
圧Ｖref1〜Ｖrefnがそれぞれの比較器１７に接続され、
各比較器１７の増幅器ＡＭＰにおいて入力電圧Ｖinと対
応する基準電圧Ｖref1〜Ｖrefnとの比較が行われる。こ
の時、各比較器１７の増幅器ＡＭＰの入力オフセット電
圧はチャージ容量Ｃにチャージされたままなので、増幅
器ＡＭＰが入力オフセット電圧を含んでいても、これに
起因する誤差を伴うことなく、微小な差電圧の比較が精
度よく行われる。
各比較器１７の増幅器ＡＭＰに与えられる。各比較器の
スイッチＳＷ１、ＳＷ２、ＳＷ３はクロックによって制
御される。各比較器１７のスイッチＳＷ１及びＳＷ２
は、クロック信号φ1のＨレベルによって同時にアクテ
ィブとなり、これによって、入力電圧Ｖinと増幅器ＡＭ
Ｐの入力オフセット電圧との差に相当する電荷がチャー
ジ容量Ｃに充電される。次に、Ｘφ1（Ｘφ１はφ１の
反転信号）がＨレベルになり、スイッチＳＷ１及びＳＷ
２がオフに、スイッチＳＷ３がオンになると、各基準電
圧Ｖref1〜Ｖrefnがそれぞれの比較器１７に接続され、
各比較器１７の増幅器ＡＭＰにおいて入力電圧Ｖinと対
応する基準電圧Ｖref1〜Ｖrefnとの比較が行われる。こ
の時、各比較器１７の増幅器ＡＭＰの入力オフセット電
圧はチャージ容量Ｃにチャージされたままなので、増幅
器ＡＭＰが入力オフセット電圧を含んでいても、これに
起因する誤差を伴うことなく、微小な差電圧の比較が精
度よく行われる。
【０００５】従来のパイプライン方式のＡＤＣは、例え
ば、IEEE 1991 Custom IntegratedCircuits Conference
26.4等に記載されており、低分解能のＡ/Ｄサブ変換器
をパイプライン動作させる。図５はこの形式のＡ／Ｄ変
換器のブロック図である。Ａ/Ｄ変換器は、アナログ入
力をサンプリング・保持（Ｓ／Ｈ）し、その出力を減算
器２１及びＡ/Ｄサブ変換器（ＡＤＳＣ１）に与えるＳ/
Ｈアンプ２０と、Ｓ／Ｈアンプ２０で保持された信号を
低分解能でＡ/Ｄ変換するＡＤＳＣ１、ＡＤＳＣ１のデ
ィジタル出力に相当するアナログ電圧を生成するＤ／Ａ
変換器（ＤＡＣ１）、及び、保持電圧とＤＡＣ１の生成
した電圧との減算を行なう減算器２１から成る初段部
と、減算結果を増幅し、通常はＳ/Ｈ機能を有する多数
の段間アンプ２２〜２５と、各段間アンプ２２、２４の
出力を受ける初段部と同様な構成を有する多数の中間段
部、及び、最終段の段間アンプ２５の出力を受けるＡ／
Ｄサブ変換器（ＡＤＳＣｎ）と、各段部のＡＤＳＣから
入力されるＮビットのデータを受けてこれを補正し、デ
ィジタル出力Ｄoutを出力するディジタル補正回路２６
とから構成される。
ば、IEEE 1991 Custom IntegratedCircuits Conference
26.4等に記載されており、低分解能のＡ/Ｄサブ変換器
をパイプライン動作させる。図５はこの形式のＡ／Ｄ変
換器のブロック図である。Ａ/Ｄ変換器は、アナログ入
力をサンプリング・保持（Ｓ／Ｈ）し、その出力を減算
器２１及びＡ/Ｄサブ変換器（ＡＤＳＣ１）に与えるＳ/
Ｈアンプ２０と、Ｓ／Ｈアンプ２０で保持された信号を
低分解能でＡ/Ｄ変換するＡＤＳＣ１、ＡＤＳＣ１のデ
ィジタル出力に相当するアナログ電圧を生成するＤ／Ａ
変換器（ＤＡＣ１）、及び、保持電圧とＤＡＣ１の生成
した電圧との減算を行なう減算器２１から成る初段部
と、減算結果を増幅し、通常はＳ/Ｈ機能を有する多数
の段間アンプ２２〜２５と、各段間アンプ２２、２４の
出力を受ける初段部と同様な構成を有する多数の中間段
部、及び、最終段の段間アンプ２５の出力を受けるＡ／
Ｄサブ変換器（ＡＤＳＣｎ）と、各段部のＡＤＳＣから
入力されるＮビットのデータを受けてこれを補正し、デ
ィジタル出力Ｄoutを出力するディジタル補正回路２６
とから構成される。
【０００６】図５のＡ/Ｄ変換器では、各段をＳ/Ｈアン
プ２０や段間アンプ等２２、２４、２５を通してパイプ
ライン動作させることで、処理のスループットを高くし
ている。ここで用いられるＡ／Ｄサブ変換器ＡＤＳＣに
は、一般には前述した全並列型のＡ／Ｄ変換器が用いら
れており、各Ａ／Ｄ変換器は前記の通り比較器を備えて
いる。この構成では、各段での分解能は低く、比較器の
数もそれほど多くはないため、比較器による消費電力は
小さく、むしろサンプル・ホールドアンプや各段間に用
いられる段間アンプの消費電力が大きい。
プ２０や段間アンプ等２２、２４、２５を通してパイプ
ライン動作させることで、処理のスループットを高くし
ている。ここで用いられるＡ／Ｄサブ変換器ＡＤＳＣに
は、一般には前述した全並列型のＡ／Ｄ変換器が用いら
れており、各Ａ／Ｄ変換器は前記の通り比較器を備えて
いる。この構成では、各段での分解能は低く、比較器の
数もそれほど多くはないため、比較器による消費電力は
小さく、むしろサンプル・ホールドアンプや各段間に用
いられる段間アンプの消費電力が大きい。
【０００７】直並列型Ａ／Ｄ変換器は、図５におけるパ
イプライン方式で２段構成をとる。つまり、図５におい
てＤＡＣ２、減算器２３、段間アンプ２４、２５、ＡＤ
ＳＣｎを省いた構成である。この形式のＡ／Ｄ変換器で
も、同様にＡ／Ｄサブ変換器ＡＤＳＣは、前述した全並
列型ＡＤＣが一般的に用いられており、比較器を含んで
いる。
イプライン方式で２段構成をとる。つまり、図５におい
てＤＡＣ２、減算器２３、段間アンプ２４、２５、ＡＤ
ＳＣｎを省いた構成である。この形式のＡ／Ｄ変換器で
も、同様にＡ／Ｄサブ変換器ＡＤＳＣは、前述した全並
列型ＡＤＣが一般的に用いられており、比較器を含んで
いる。
【０００８】
【発明が解決しようとする課題】上記に示した図４のＡ
/Ｄ変換器では、複数の比較器がアンプの出力に並列に
接続される構成のため、これを単独に使用する場合には
勿論、これをパイプライン型Ａ／Ｄ変換器や直並列型Ａ
／Ｄ変換器のＡ／Ｄサブ変換器に利用した場合にも、入
力アンプやＳ/Ｈアンプ、段間アンプ等からみた比較器
群の入力容量が（比較器のチャージ容量Ｃ）*（比較器
数）と大きくなる。このため、各入力バッファや段間ア
ンプに大きな駆動性能が要求され、消費電力の増大につ
ながる、専有面積が増大する等の欠点がある。
/Ｄ変換器では、複数の比較器がアンプの出力に並列に
接続される構成のため、これを単独に使用する場合には
勿論、これをパイプライン型Ａ／Ｄ変換器や直並列型Ａ
／Ｄ変換器のＡ／Ｄサブ変換器に利用した場合にも、入
力アンプやＳ/Ｈアンプ、段間アンプ等からみた比較器
群の入力容量が（比較器のチャージ容量Ｃ）*（比較器
数）と大きくなる。このため、各入力バッファや段間ア
ンプに大きな駆動性能が要求され、消費電力の増大につ
ながる、専有面積が増大する等の欠点がある。
【０００９】本発明は、上記に鑑み、さほど大きな入力
バッファや段間アンプの駆動能力を必要とせず、従っ
て、消費電力を低減できると共に、専有面積の縮小が可
能なＡ／Ｄ変換器を提供することを目的とする。
バッファや段間アンプの駆動能力を必要とせず、従っ
て、消費電力を低減できると共に、専有面積の縮小が可
能なＡ／Ｄ変換器を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の視点のＡ
/Ｄ変換器は、複数の基準電圧を発生する基準電圧発生
部と、前記複数の基準電圧と入力アナログ信号とを比較
する比較部と、該比較部の出力を符号化するエンコーダ
とを有し、入力アナログ信号をデジタル信号に変換する
Ａ/Ｄ変換器において、前記比較部が、一端がアナログ
入力端に接続された第１のスイッチと、一端がそれぞれ
各基準電圧に接続され、他端が前記第１のスイッチの他
端に共通に接続されたスイッチ群と、一端が前記第１の
スイッチ及び前記スイッチ群の前記共通に接続された他
端に接続されたチャージ容量と、入力と出力が第２のス
イッチを介して接続され、入力が前記チャージ容量の他
端に接続された増幅器とを備えることを特徴とする。
/Ｄ変換器は、複数の基準電圧を発生する基準電圧発生
部と、前記複数の基準電圧と入力アナログ信号とを比較
する比較部と、該比較部の出力を符号化するエンコーダ
とを有し、入力アナログ信号をデジタル信号に変換する
Ａ/Ｄ変換器において、前記比較部が、一端がアナログ
入力端に接続された第１のスイッチと、一端がそれぞれ
各基準電圧に接続され、他端が前記第１のスイッチの他
端に共通に接続されたスイッチ群と、一端が前記第１の
スイッチ及び前記スイッチ群の前記共通に接続された他
端に接続されたチャージ容量と、入力と出力が第２のス
イッチを介して接続され、入力が前記チャージ容量の他
端に接続された増幅器とを備えることを特徴とする。
【００１１】本発明の第２の視点のＡ／Ｄ変換器は、複
数の第１の基準電圧及び複数の第２基準電圧を夫々発生
する第１及び第２の基準電圧発生部と、一端がアナログ
入力の非反転信号及び反転信号に夫々接続された第１及
び第２のスイッチと、一端がそれぞれ前記第１の基準電
圧に接続され、他端が前記第１のスイッチの他端に共通
に接続された第１のスイッチ群と、一端がそれぞれ前記
第２の基準電圧に接続され、他端が前記第２のスイッチ
の他端に共通に接続された第２のスイッチ群と、一端が
前記第１のスイッチ及び前記第１のスイッチ群の前記共
通に接続された他端に接続された第１のチャージ容量
と、一端が前記第２のスイッチ及び前記第２のスイッチ
群の前記共通に接続された他端に接続された第２のチャ
ージ容量と、第３のスイッチを介して反転出力が非反転
入力に接続され、第４のスイッチを介して非反転出力が
反転入力に接続され、非反転入力及び反転入力が夫々前
記第１及び第２のチャージ容量に接続された差動増幅器
と、前記差動増幅器の出力を符号化するエンコーダと、
前記各スイッチを順次に制御する制御部とを備えること
を特徴とする。
数の第１の基準電圧及び複数の第２基準電圧を夫々発生
する第１及び第２の基準電圧発生部と、一端がアナログ
入力の非反転信号及び反転信号に夫々接続された第１及
び第２のスイッチと、一端がそれぞれ前記第１の基準電
圧に接続され、他端が前記第１のスイッチの他端に共通
に接続された第１のスイッチ群と、一端がそれぞれ前記
第２の基準電圧に接続され、他端が前記第２のスイッチ
の他端に共通に接続された第２のスイッチ群と、一端が
前記第１のスイッチ及び前記第１のスイッチ群の前記共
通に接続された他端に接続された第１のチャージ容量
と、一端が前記第２のスイッチ及び前記第２のスイッチ
群の前記共通に接続された他端に接続された第２のチャ
ージ容量と、第３のスイッチを介して反転出力が非反転
入力に接続され、第４のスイッチを介して非反転出力が
反転入力に接続され、非反転入力及び反転入力が夫々前
記第１及び第２のチャージ容量に接続された差動増幅器
と、前記差動増幅器の出力を符号化するエンコーダと、
前記各スイッチを順次に制御する制御部とを備えること
を特徴とする。
【００１２】本発明のＡ／Ｄ変換器によると、比較部の
チャージ容量を１つとすることができ、前段の入力バッ
ファやＳ／Ｈアンプ、段間アンプから見た比較部の入力
容量が小さくて済むので、これらアンプの高速化が可能
である。また、ひいてはＡ／Ｄ変換器の消費電流の低減
及び専有面積の縮小も可能である。
チャージ容量を１つとすることができ、前段の入力バッ
ファやＳ／Ｈアンプ、段間アンプから見た比較部の入力
容量が小さくて済むので、これらアンプの高速化が可能
である。また、ひいてはＡ／Ｄ変換器の消費電流の低減
及び専有面積の縮小も可能である。
【００１３】本発明のＡ／Ｄ変換器では、前記比較部を
ｎ個（ｎ≧２）備え、該比較部の夫々は前記スイッチ群
を介して前記基準電圧発生部が発生するｍ個（ｍ≧２）
の基準電圧を夫々入力する構成を採用することもでき
る。この場合、Ａ／Ｄ変換器のスループットが向上す
る。
ｎ個（ｎ≧２）備え、該比較部の夫々は前記スイッチ群
を介して前記基準電圧発生部が発生するｍ個（ｍ≧２）
の基準電圧を夫々入力する構成を採用することもでき
る。この場合、Ａ／Ｄ変換器のスループットが向上す
る。
【００１４】また、サンプル・ホールド回路と段間増幅
器と低分解能Ａ/Ｄ変換器とＤ/Ａ変換器と減算器とディ
ジタル回路とを備える直並列型Ａ/Ｄ変換器の前記低分
解能Ａ/Ｄ変換器として利用できる。或いは、サンプル
・ホールド回路と段間増幅器と低分解能Ａ/Ｄ変換器と
Ｄ/Ａ変換器と減算器とディジタル回路とを有する１段
を複数段直列に接続してパイプライン動作させるパイプ
ライン型Ａ/Ｄ変換器の前記低分解能Ａ/Ｄ変換器として
も利用できる。何れの場合も、サンプル・ホールドアン
プや段間アンプ高速化、Ａ／Ｄ変換器の消費電力の低減
及び専有面積の縮小が可能である。
器と低分解能Ａ/Ｄ変換器とＤ/Ａ変換器と減算器とディ
ジタル回路とを備える直並列型Ａ/Ｄ変換器の前記低分
解能Ａ/Ｄ変換器として利用できる。或いは、サンプル
・ホールド回路と段間増幅器と低分解能Ａ/Ｄ変換器と
Ｄ/Ａ変換器と減算器とディジタル回路とを有する１段
を複数段直列に接続してパイプライン動作させるパイプ
ライン型Ａ/Ｄ変換器の前記低分解能Ａ/Ｄ変換器として
も利用できる。何れの場合も、サンプル・ホールドアン
プや段間アンプ高速化、Ａ／Ｄ変換器の消費電力の低減
及び専有面積の縮小が可能である。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施形態
例に係るＡ／Ｄ変換器のブロック図である。本実施形態
例のＡ／Ｄ変換器は、アナログ入力信号Ｖinを入力する
入力バッファ５と、基準電源ＶRTと基準電源ＶRBとの間
に挿入して基準電圧Ｖref1〜Ｖrefn（ｎ=２N−１）を出
力する抵抗ラダー１と、抵抗ラダー１からの各基準電圧
Ｖref1〜Ｖrefnと入力バッファ５からの入力信号Ｖinと
が入力される比較器３と、比較器３の順次の出力をエン
コードするエンコーダ４とから構成される。
例に係るＡ／Ｄ変換器のブロック図である。本実施形態
例のＡ／Ｄ変換器は、アナログ入力信号Ｖinを入力する
入力バッファ５と、基準電源ＶRTと基準電源ＶRBとの間
に挿入して基準電圧Ｖref1〜Ｖrefn（ｎ=２N−１）を出
力する抵抗ラダー１と、抵抗ラダー１からの各基準電圧
Ｖref1〜Ｖrefnと入力バッファ５からの入力信号Ｖinと
が入力される比較器３と、比較器３の順次の出力をエン
コードするエンコーダ４とから構成される。
【００１６】比較器３は、一端が入力バッファ５の出力
に接続された第１のスイッチＳＷ１、及び、各一端がそ
れぞれ対応する基準電圧出力ノードＶref1〜Ｖrefｎに
接続され、各他端がスイッチＳＷ１の他端に共通に接続
されたｎ個のスイッチＳＷ31〜ＳＷ3nから構成されるス
イッチ群２と、一端が第１のスイッチＳＷ1及びスイッ
チ群２の各ＳＷ31〜ＳＷ3nの共通に接続された他端に接
続されたチャージ容量Ｃと、入力と出力とが第２のスイ
ッチＳＷ２を介して相互に接続され、入力端にチャージ
容量Ｃの他端が接続された増幅器ＡＭＰ１とから構成さ
れる。
に接続された第１のスイッチＳＷ１、及び、各一端がそ
れぞれ対応する基準電圧出力ノードＶref1〜Ｖrefｎに
接続され、各他端がスイッチＳＷ１の他端に共通に接続
されたｎ個のスイッチＳＷ31〜ＳＷ3nから構成されるス
イッチ群２と、一端が第１のスイッチＳＷ1及びスイッ
チ群２の各ＳＷ31〜ＳＷ3nの共通に接続された他端に接
続されたチャージ容量Ｃと、入力と出力とが第２のスイ
ッチＳＷ２を介して相互に接続され、入力端にチャージ
容量Ｃの他端が接続された増幅器ＡＭＰ１とから構成さ
れる。
【００１７】上記実施形態例のＡ/Ｄ変換器は以下のよ
うに動作する。入力電圧Ｖinは入力バッファ５及びスイ
ッチＳＷ１を経由して比較器３のチャージ容量Ｃの一端
に与えられる。比較器３のスイッチ群２の各スイッチＳ
Ｗ１、ＳＷ２、ＳＷ31〜ＳＷ3nは、対応するクロック信
号φ１、φ31〜φ3nによって順次にオンするように制御
される。詳しくは、まず、クロック信号φ１がＨレベル
になり、スイッチＳＷ１及びＳＷ２がオンすると、入力
信号Ｖinと増幅器ＡＭＰ１の入力オフセット電圧との差
に対応する電荷がチャージ容量Ｃに充電される。このと
き、増幅器ＡＭＰ１の出力はＬレベルとＨレベルとの間
の中間レベルに留まる。次にクロック信号φ１がＬレベ
ルになると、スイッチＳＷ１及びＳＷ２がオフする。更
に、クロック信号φ31がＨレベルになると、第１の基準
電圧Ｖref1が比較器３のチャージ容量Ｃの一端に接続さ
れ、入力信号Ｖinと基準電圧Ｖref1との比較が行われ
る。このとき、入力電圧Ｖinが基準電圧Ｖref1よりも小
さいと増幅器ＡＭＰ１の出力はＬレベルに移行する。
うに動作する。入力電圧Ｖinは入力バッファ５及びスイ
ッチＳＷ１を経由して比較器３のチャージ容量Ｃの一端
に与えられる。比較器３のスイッチ群２の各スイッチＳ
Ｗ１、ＳＷ２、ＳＷ31〜ＳＷ3nは、対応するクロック信
号φ１、φ31〜φ3nによって順次にオンするように制御
される。詳しくは、まず、クロック信号φ１がＨレベル
になり、スイッチＳＷ１及びＳＷ２がオンすると、入力
信号Ｖinと増幅器ＡＭＰ１の入力オフセット電圧との差
に対応する電荷がチャージ容量Ｃに充電される。このと
き、増幅器ＡＭＰ１の出力はＬレベルとＨレベルとの間
の中間レベルに留まる。次にクロック信号φ１がＬレベ
ルになると、スイッチＳＷ１及びＳＷ２がオフする。更
に、クロック信号φ31がＨレベルになると、第１の基準
電圧Ｖref1が比較器３のチャージ容量Ｃの一端に接続さ
れ、入力信号Ｖinと基準電圧Ｖref1との比較が行われ
る。このとき、入力電圧Ｖinが基準電圧Ｖref1よりも小
さいと増幅器ＡＭＰ１の出力はＬレベルに移行する。
【００１８】次に、クロック信号φ31がＬレベルになり
ＳＷ３１がオフすると共に、クロック信号φ32がＨレベ
ルになりＳＷ３２がオンする。これによって、第２の基
準電圧Ｖref2が比較器３のチャージ容量Ｃの一端に接続
され、入力電圧Ｖinと第２の基準電圧Ｖref2との比較が
行われる。入力電圧Ｖinが第２の基準電圧Ｖref2よりも
小さいと増幅器ＡＭＰ１の出力はＬレベルに留まる。以
下、スイッチ群２の各スイッチＳＷ33〜ＳＷ3nがクロッ
ク信号に基づいて順次に接続されて、入力電圧Ｖinと基
準電圧Ｖref3〜Ｖrefnとの比較が行なわれる。ここで、
入力信号Ｖinが第ｍ番目の基準電圧Ｖrefmよりも高く、
Ｖrefm-1より低いとすると、このｍ番目のクロック信号
φ3ｍのＨレベルで増幅器ＡＭＰ１の出力がＨレベルに
反転し、以下のクロック信号ではＨレベルが継続する。
つまり、エンコーダの入力は時系列的に（０００…０１
１…１１）となる。エンコーダ４は、この時系列入力を
レジスト、エンコードして、アナログ入力電圧をデジタ
ル信号に変換したデジタル値として出力する。
ＳＷ３１がオフすると共に、クロック信号φ32がＨレベ
ルになりＳＷ３２がオンする。これによって、第２の基
準電圧Ｖref2が比較器３のチャージ容量Ｃの一端に接続
され、入力電圧Ｖinと第２の基準電圧Ｖref2との比較が
行われる。入力電圧Ｖinが第２の基準電圧Ｖref2よりも
小さいと増幅器ＡＭＰ１の出力はＬレベルに留まる。以
下、スイッチ群２の各スイッチＳＷ33〜ＳＷ3nがクロッ
ク信号に基づいて順次に接続されて、入力電圧Ｖinと基
準電圧Ｖref3〜Ｖrefnとの比較が行なわれる。ここで、
入力信号Ｖinが第ｍ番目の基準電圧Ｖrefmよりも高く、
Ｖrefm-1より低いとすると、このｍ番目のクロック信号
φ3ｍのＨレベルで増幅器ＡＭＰ１の出力がＨレベルに
反転し、以下のクロック信号ではＨレベルが継続する。
つまり、エンコーダの入力は時系列的に（０００…０１
１…１１）となる。エンコーダ４は、この時系列入力を
レジスト、エンコードして、アナログ入力電圧をデジタ
ル信号に変換したデジタル値として出力する。
【００１９】上記実施形態例のＡ／Ｄ変換器によると、
入力バッファ５からみた比較器３の入力容量は１つのチ
ャージ容量Ｃのみであり、多数のチャージ容量が並列に
接続された従来のＡ／Ｄ変換器に比して、比較器の入力
容量が大幅に小さくなる。このため、入力バッファ５の
出力信号変化が高速になる。また、消費電力の低減が可
能となり、Ａ／Ｄ変換器の占有面積も小さくできる。
入力バッファ５からみた比較器３の入力容量は１つのチ
ャージ容量Ｃのみであり、多数のチャージ容量が並列に
接続された従来のＡ／Ｄ変換器に比して、比較器の入力
容量が大幅に小さくなる。このため、入力バッファ５の
出力信号変化が高速になる。また、消費電力の低減が可
能となり、Ａ／Ｄ変換器の占有面積も小さくできる。
【００２０】図２は、本発明の第２の実施形態例のＡ／
Ｄ変換器のブロック図である。図２では図面の煩雑さを
考慮して抵抗ラダー６と７を示しているが、６と７は一
つの抵抗ラダーで兼用してもよい。本実施形態例のＡ／
Ｄ変換器は、アナログ差動入力信号Ｖin-及びＶin+をデ
ジタル信号に変換する例である。入力差動増幅器１１
は、差動入力信号Ｖin+及びＶin-を受けてこれらの差動
出力の非反転信号Ｄin+及び反転信号Ｄin-を出力して比
較器９に伝達する。抵抗ラダーは、基準電源ＶＲＴとＶ
ＲＢとの間に相互並列に挿入される第１の抵抗ラダー６
及び第２の抵抗ラダー７から構成される。第１の抵抗ラ
ダー６は、最高の基準電圧Ｖref1から最低の基準電圧Ｖ
refnまでの間のｎ個の基準電圧を出力し、第２の抵抗ラ
ダー７は最低の基準電圧ＶrefN1から最高の基準電圧Ｖr
efNnまでの間のｎ個の基準電圧を出力する。双方の抵抗
ラダーは同じ構成を有している。つまり、Ｖref1=Ｖref
N1、…Ｖrefn=ＶrefNnである。
Ｄ変換器のブロック図である。図２では図面の煩雑さを
考慮して抵抗ラダー６と７を示しているが、６と７は一
つの抵抗ラダーで兼用してもよい。本実施形態例のＡ／
Ｄ変換器は、アナログ差動入力信号Ｖin-及びＶin+をデ
ジタル信号に変換する例である。入力差動増幅器１１
は、差動入力信号Ｖin+及びＶin-を受けてこれらの差動
出力の非反転信号Ｄin+及び反転信号Ｄin-を出力して比
較器９に伝達する。抵抗ラダーは、基準電源ＶＲＴとＶ
ＲＢとの間に相互並列に挿入される第１の抵抗ラダー６
及び第２の抵抗ラダー７から構成される。第１の抵抗ラ
ダー６は、最高の基準電圧Ｖref1から最低の基準電圧Ｖ
refnまでの間のｎ個の基準電圧を出力し、第２の抵抗ラ
ダー７は最低の基準電圧ＶrefN1から最高の基準電圧Ｖr
efNnまでの間のｎ個の基準電圧を出力する。双方の抵抗
ラダーは同じ構成を有している。つまり、Ｖref1=Ｖref
N1、…Ｖrefn=ＶrefNnである。
【００２１】比較器９は、入力差動増幅器１１の非反転
出力Ｄin+が一端に接続されたスイッチＳＷ11と、入力
差動増幅器１１の反転出力Ｄin-が一端に接続されたＳ
Ｗ12と、第１の抵抗ラダー６の基準電圧Ｖref1〜Ｖrefn
が夫々一端に接続されるスイッチＳＷ31〜ＳＷ3nと、第
２の抵抗ラダー７の基準電圧ＶrefN1〜ＶrefNnが夫々一
端に接続されるＳＷN31〜ＳＷN3nとを含むスイッチ群８
を有する。スイッチＳＷ11の他端は、第１の抵抗ラダー
６に接続されたスイッチＳＷ31〜ＳＷ3nの他端に接続さ
れ、スイッチＳＷ12の他端は、第２の抵抗ラダー７に接
続されたスイッチＳＷN31〜ＳＷN3nの他端に接続され
る。
出力Ｄin+が一端に接続されたスイッチＳＷ11と、入力
差動増幅器１１の反転出力Ｄin-が一端に接続されたＳ
Ｗ12と、第１の抵抗ラダー６の基準電圧Ｖref1〜Ｖrefn
が夫々一端に接続されるスイッチＳＷ31〜ＳＷ3nと、第
２の抵抗ラダー７の基準電圧ＶrefN1〜ＶrefNnが夫々一
端に接続されるＳＷN31〜ＳＷN3nとを含むスイッチ群８
を有する。スイッチＳＷ11の他端は、第１の抵抗ラダー
６に接続されたスイッチＳＷ31〜ＳＷ3nの他端に接続さ
れ、スイッチＳＷ12の他端は、第２の抵抗ラダー７に接
続されたスイッチＳＷN31〜ＳＷN3nの他端に接続され
る。
【００２２】比較器９は、更に、スイッチＳＷ11及びＳ
Ｗ12の他端に一端が夫々接続されたチャージ容量Ｃ１、
Ｃ２と、非反転入力端がチャージ容量Ｃ１の他端に接続
され、反転入力端がチャージ容量Ｃ２の他端に接続され
てデジタル出力を与える比較増幅器ＡＭＰ２と、比較増
幅器ＡＭＰ２の反転出力端と非反転入力端とを接続する
スイッチＳＷ21と、比較増幅器ＡＭＰ２の非反転出力端
と反転入力端とを接続するスイッチＳＷ22とを有する。
比較増幅器ＡＭＰ２の出力はエンコーダ１０に入力され
る。
Ｗ12の他端に一端が夫々接続されたチャージ容量Ｃ１、
Ｃ２と、非反転入力端がチャージ容量Ｃ１の他端に接続
され、反転入力端がチャージ容量Ｃ２の他端に接続され
てデジタル出力を与える比較増幅器ＡＭＰ２と、比較増
幅器ＡＭＰ２の反転出力端と非反転入力端とを接続する
スイッチＳＷ21と、比較増幅器ＡＭＰ２の非反転出力端
と反転入力端とを接続するスイッチＳＷ22とを有する。
比較増幅器ＡＭＰ２の出力はエンコーダ１０に入力され
る。
【００２３】本実施形態例のＡ／Ｄ変換器は、以下のよ
うに作動する。アナログ差動入力Ｖin+、Ｖin-が入力
し、クロック信号φ１がＨレベルになると、アナログ差
動入力の非反転及び反転差出力Ｄin+、Ｄin-が、入力差
動増幅器１１からＳＷ11、ＳＷ12を経由してチャージ容
量Ｃ１、Ｃ２に出力される。更に、スイッチＳＷ21、Ｓ
Ｗ22がオンとなり、各差信号Ｄin+、Ｄin-と比較用差動
増幅器ＡＭＰ２の入力オフセット電圧との差に対応する
電荷がチャージ容量Ｃ１、Ｃ２に蓄えられる。次いで、
クロック信号φ１がＬレベルになり、クロック信号φ31
がＨレベルになるので、スイッチＳＷ11、ＳＷ12、ＳＷ
21、ＳＷ22がオフ、スイッチＳＷ31及びＳＷN31がオン
となり、基準電圧Ｖref1及びＶrefN1がチャージ容量Ｃ
１、Ｃ２の各一端に印加される。引き続き、順次に基準
電圧Ｖref2及びＶrefN2、Ｖref3及びＶrefN3、…、Ｖre
fn及びＶrefNnがチャージ容量Ｃ１、Ｃ２の各一端に印
加される。
うに作動する。アナログ差動入力Ｖin+、Ｖin-が入力
し、クロック信号φ１がＨレベルになると、アナログ差
動入力の非反転及び反転差出力Ｄin+、Ｄin-が、入力差
動増幅器１１からＳＷ11、ＳＷ12を経由してチャージ容
量Ｃ１、Ｃ２に出力される。更に、スイッチＳＷ21、Ｓ
Ｗ22がオンとなり、各差信号Ｄin+、Ｄin-と比較用差動
増幅器ＡＭＰ２の入力オフセット電圧との差に対応する
電荷がチャージ容量Ｃ１、Ｃ２に蓄えられる。次いで、
クロック信号φ１がＬレベルになり、クロック信号φ31
がＨレベルになるので、スイッチＳＷ11、ＳＷ12、ＳＷ
21、ＳＷ22がオフ、スイッチＳＷ31及びＳＷN31がオン
となり、基準電圧Ｖref1及びＶrefN1がチャージ容量Ｃ
１、Ｃ２の各一端に印加される。引き続き、順次に基準
電圧Ｖref2及びＶrefN2、Ｖref3及びＶrefN3、…、Ｖre
fn及びＶrefNnがチャージ容量Ｃ１、Ｃ２の各一端に印
加される。
【００２４】比較増幅器ＡＭＰ２の出力は、差信号Ｄin
+、Ｄin-間の差電圧と、基準電圧Ｖref1〜Ｖrefn、Ｖre
fN1〜ＶrefNnの各差電圧とを比較し、差信号Ｄin+、Ｄi
n-間の差電圧の方が基準電圧の差電圧よりも低い内はＬ
レベルを維持し、差信号Ｄin+、Ｄin-の間の差電圧の方
が基準電圧の差電圧よりも高くなった時点でＨレベルに
反転する。エンコーダ１０は、この時系列入力（０００
…０１１１…１）をレジスト、エンコードして差動入力
信号Ｖin+、Ｖin-の差信号をデジタル信号に変換したデ
ジタル値として出力する。
+、Ｄin-間の差電圧と、基準電圧Ｖref1〜Ｖrefn、Ｖre
fN1〜ＶrefNnの各差電圧とを比較し、差信号Ｄin+、Ｄi
n-間の差電圧の方が基準電圧の差電圧よりも低い内はＬ
レベルを維持し、差信号Ｄin+、Ｄin-の間の差電圧の方
が基準電圧の差電圧よりも高くなった時点でＨレベルに
反転する。エンコーダ１０は、この時系列入力（０００
…０１１１…１）をレジスト、エンコードして差動入力
信号Ｖin+、Ｖin-の差信号をデジタル信号に変換したデ
ジタル値として出力する。
【００２５】図３は本発明の第３の実施形態例のＡ／Ｄ
変換器のブロック図である。本実施形態例のＡ／Ｄ変換
器は、第１の実施形態例のＡ／Ｄ変換器と同様な単相の
入力信号Ｖinをデジタル信号に変換する例であり、図１
の実施形態例に比してより高いスループットでアナログ
入力信号をデジタル信号に変換する。
変換器のブロック図である。本実施形態例のＡ／Ｄ変換
器は、第１の実施形態例のＡ／Ｄ変換器と同様な単相の
入力信号Ｖinをデジタル信号に変換する例であり、図１
の実施形態例に比してより高いスループットでアナログ
入力信号をデジタル信号に変換する。
【００２６】本実施形態例のＡ／Ｄ変換器は、入力バッ
ファ１６と、基準電源ＶＲＴとＶＲＢとの間に挿入され
る抵抗ラダー１２と、夫々が図１の比較器と同様な構成
を有するｍ個の比較器１３1〜１３mと、各比較器の出力
を受けてこれをエンコードするエンコーダ１５とを有す
る。本実施形態例では、抵抗ラダー１２は、ｎ×ｍ個の
ノードから、基準電圧Ｖref11…Ｖref1n、Ｖref21…Ｖr
ef2n、…、…Ｖrefm1…Ｖrefmnを出力する。第１の比較
器１３1には、ｎ個の基準電圧Ｖref11…Ｖref1nが入力
され、第２の比較器１３2にはｎ個の基準電圧Ｖref21…
Ｖref2nが入力され、順次同様にして、第ｍ番目の比較
器１３mにはｎ個の基準電圧Ｖrefm1…Ｖrefmnが入力さ
れる。
ファ１６と、基準電源ＶＲＴとＶＲＢとの間に挿入され
る抵抗ラダー１２と、夫々が図１の比較器と同様な構成
を有するｍ個の比較器１３1〜１３mと、各比較器の出力
を受けてこれをエンコードするエンコーダ１５とを有す
る。本実施形態例では、抵抗ラダー１２は、ｎ×ｍ個の
ノードから、基準電圧Ｖref11…Ｖref1n、Ｖref21…Ｖr
ef2n、…、…Ｖrefm1…Ｖrefmnを出力する。第１の比較
器１３1には、ｎ個の基準電圧Ｖref11…Ｖref1nが入力
され、第２の比較器１３2にはｎ個の基準電圧Ｖref21…
Ｖref2nが入力され、順次同様にして、第ｍ番目の比較
器１３mにはｎ個の基準電圧Ｖrefm1…Ｖrefmnが入力さ
れる。
【００２７】入力アナログ信号Ｖinが入力され、クロッ
ク信号φ１がＨレベルになると、各比較器１３1〜１３n
の入力スイッチＳＷ11〜ＳＷm1、及び、ＳＷ12〜ＳＷm2
がオンとなり、第１の実施形態例と同様に、各比較器に
おいて入力アナログ信号Ｖinと増幅器ＡＭＰ11〜ＡＭＰ
m1の入力オフセット電圧との差電圧に対応する電荷が各
チャージ容量C11〜Ｃm1に蓄えられる。次いで、クロッ
ク信号φ１がオフ、クロック信号φ31がオンになると、
各比較器１３1〜１３mの第１段目のスイッチＳＷ131〜
ＳＷm31がオンとなり、各比較器において入力信号Ｖin
と基準電圧Ｖref11〜Ｖrefm1とが比較される。クロック
信号φ32〜φ3nが順次にオンとなり、同様に、各比較器
１３2〜１３mにおいて入力アナログ信号Ｖinと各段の基
準電圧とが比較される。何れかの比較器１３1〜１３mに
おいて、入力信号が或る基準電圧よりも大きくなると、
それよりも高い基準電圧に対応するビットは０であり、
それよりも低い基準電圧に対応するビットは１である。
エンコーダ１５は、このｎ×ｍのビット数から成るデー
タ（０００…０１１１…１）をコード化して出力する。
ク信号φ１がＨレベルになると、各比較器１３1〜１３n
の入力スイッチＳＷ11〜ＳＷm1、及び、ＳＷ12〜ＳＷm2
がオンとなり、第１の実施形態例と同様に、各比較器に
おいて入力アナログ信号Ｖinと増幅器ＡＭＰ11〜ＡＭＰ
m1の入力オフセット電圧との差電圧に対応する電荷が各
チャージ容量C11〜Ｃm1に蓄えられる。次いで、クロッ
ク信号φ１がオフ、クロック信号φ31がオンになると、
各比較器１３1〜１３mの第１段目のスイッチＳＷ131〜
ＳＷm31がオンとなり、各比較器において入力信号Ｖin
と基準電圧Ｖref11〜Ｖrefm1とが比較される。クロック
信号φ32〜φ3nが順次にオンとなり、同様に、各比較器
１３2〜１３mにおいて入力アナログ信号Ｖinと各段の基
準電圧とが比較される。何れかの比較器１３1〜１３mに
おいて、入力信号が或る基準電圧よりも大きくなると、
それよりも高い基準電圧に対応するビットは０であり、
それよりも低い基準電圧に対応するビットは１である。
エンコーダ１５は、このｎ×ｍのビット数から成るデー
タ（０００…０１１１…１）をコード化して出力する。
【００２８】上記各実施形態例では、基準電圧Ｖrefが
入力信号Ｖinよりも小さくなった後にも最後まで入力信
号Ｖinと基準電圧Ｖrefnとを比較する例を挙げたが、或
る特定の基準電圧が入力信号Ｖinよりも小さくなった後
には比較を行わず、以後のビットは全て１として扱うこ
とも出来る。
入力信号Ｖinよりも小さくなった後にも最後まで入力信
号Ｖinと基準電圧Ｖrefnとを比較する例を挙げたが、或
る特定の基準電圧が入力信号Ｖinよりも小さくなった後
には比較を行わず、以後のビットは全て１として扱うこ
とも出来る。
【００２９】なお、上記実施形態例のＡ／Ｄ変換器の構
成は単に例示であり、上記実施形態例の構成から種々の
修正及び変更を施したＡ／Ｄ変換器も本発明の範囲に含
まれる。
成は単に例示であり、上記実施形態例の構成から種々の
修正及び変更を施したＡ／Ｄ変換器も本発明の範囲に含
まれる。
【００３０】
【発明の効果】以上説明したように、本発明に係るＡ/
Ｄ変換器は、各基準電圧を順次にチャージ容量に入力す
るスイッチ群を比較器に備えることで、比較器の前段ア
ンプの負荷容量を軽減し、前段アンプの高速化、Ａ／Ｄ
変換器の消費電力の低減及び専有面積の縮小を可能にし
た顕著な効果を奏する。
Ｄ変換器は、各基準電圧を順次にチャージ容量に入力す
るスイッチ群を比較器に備えることで、比較器の前段ア
ンプの負荷容量を軽減し、前段アンプの高速化、Ａ／Ｄ
変換器の消費電力の低減及び専有面積の縮小を可能にし
た顕著な効果を奏する。
【図１】本発明の第１の実施形態例のＡ/Ｄ変換器のブ
ロック図。
ロック図。
【図２】本発明の第２の実施形態例のＡ/Ｄ変換器のブ
ロック図。
ロック図。
【図３】本発明の第３の実施形態例のＡ/Ｄ変換器のブ
ロック図。
ロック図。
【図４】従来の全並列型Ａ/Ｄ変換器のブロック図。
【図５】従来のパイプライン方式Ａ/Ｄ変換器のブロッ
ク図。
ク図。
Ｖｉｎ：アナログ入力 Ｖin+：アナログ非反転入力 Ｖin-：アナログ反転入力 Ｄin+、Ｄin-：アナログ差信号 ＶRT、ＶRB：基準電源 Ｖref1〜Ｖrefｎ、ＶrefN1〜ＶrefNｎ：基準電圧 φ1、Ｘφ１、φ31〜φ3n：クロック信号 ＳＷ１、ＳＷ２、ＳＷ21、ＳＷ22、ＳＷ31〜ＳＷ3n：ス
イッチ Ｃ、Ｃ１、Ｃ２、Ｃ11〜Ｃ1m：チャージ容量 ＡＭＰ、ＡＭＰ１、ＡＭＰ２、ＡＭＰ11〜ＡＭＰ1m：増
幅器 ＡＤＳＣ１〜ＡＤＳＣｎ：Ａ/Ｄサブ変換器 ＤＡＣ１、ＤＡＣ２：Ｄ/Ａ変換器 Ｄout：ディジタル出力 １：抵抗ラダー ２：スイッチ群 ３：比較器 ４：エンコーダ ５：入力バッファ ６、７：抵抗ラダー ８：スイッチ群 ９：比較器 １０：エンコーダ １１：入力差動増幅器 １２：抵抗ラダー １３1〜１３m：比較器 １４：比較器群 １５：エンコーダ １６：入力バッファ １７：比較器 １８：比較器群 １９：エンコーダ ２０：Ｓ/Ｈアンプ ２１：減算器 ２２：段間アンプ ２３：減算器 ２４：段間アンプ ２５：段間アンプ ２６：ディジタル補正回路
イッチ Ｃ、Ｃ１、Ｃ２、Ｃ11〜Ｃ1m：チャージ容量 ＡＭＰ、ＡＭＰ１、ＡＭＰ２、ＡＭＰ11〜ＡＭＰ1m：増
幅器 ＡＤＳＣ１〜ＡＤＳＣｎ：Ａ/Ｄサブ変換器 ＤＡＣ１、ＤＡＣ２：Ｄ/Ａ変換器 Ｄout：ディジタル出力 １：抵抗ラダー ２：スイッチ群 ３：比較器 ４：エンコーダ ５：入力バッファ ６、７：抵抗ラダー ８：スイッチ群 ９：比較器 １０：エンコーダ １１：入力差動増幅器 １２：抵抗ラダー １３1〜１３m：比較器 １４：比較器群 １５：エンコーダ １６：入力バッファ １７：比較器 １８：比較器群 １９：エンコーダ ２０：Ｓ/Ｈアンプ ２１：減算器 ２２：段間アンプ ２３：減算器 ２４：段間アンプ ２５：段間アンプ ２６：ディジタル補正回路
Claims (6)
- 【請求項１】 複数の基準電圧を発生する基準電圧発生
部と、前記複数の基準電圧と入力アナログ信号とを比較
する比較部と、該比較部の出力を符号化するエンコーダ
とを有し、入力アナログ信号をデジタル信号に変換する
Ａ/Ｄ変換器において、 前記比較部が、一端がアナログ入力端に接続された第１
のスイッチと、一端がそれぞれ各基準電圧に接続され、
他端が前記第１のスイッチの他端に共通に接続されたス
イッチ群と、一端が前記第１のスイッチ及び前記スイッ
チ群の前記共通に接続された他端に接続されたチャージ
容量と、入力と出力が第２のスイッチを介して接続さ
れ、入力が前記チャージ容量の他端に接続された増幅器
とを備えることを特徴とするＡ/Ｄ変換器。 - 【請求項２】 前記比較部をｎ個（ｎ≧２）備え、該比
較部の夫々は前記スイッチ群を介して前記基準電圧発生
部が発生するｍ個（ｍ≧２）の基準電圧を夫々入力する
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。 - 【請求項３】 一対の前記基準電圧発生部を備え、前記
各比較部が、各一対の前記第１のスイッチ、前記スイッ
チ群、前記第２のスイッチ及びチャージ容量を備え、前
記差動増幅器が入力アナログ差動信号を前記一対の基準
電圧と比較する差動増幅器であることを特徴とする請求
項２に記載のＡ／Ｄ変換器。 - 【請求項４】 複数の第１の基準電圧及び複数の第２基
準電圧を夫々発生する第１及び第２の基準電圧発生部
と、 一端がアナログ入力の非反転信号及び反転信号に夫々接
続された第１及び第２のスイッチと、 一端がそれぞれ前記第１の基準電圧に接続され、他端が
前記第１のスイッチの他端に共通に接続された第１のス
イッチ群と、 一端がそれぞれ前記第２の基準電圧に接続され、他端が
前記第２のスイッチの他端に共通に接続された第２のス
イッチ群と、 一端が前記第１のスイッチ及び前記第１のスイッチ群の
前記共通に接続された他端に接続された第１のチャージ
容量と、 一端が前記第２のスイッチ及び前記第２のスイッチ群の
前記共通に接続された他端に接続された第２のチャージ
容量と、 第３のスイッチを介して反転出力が非反転出力に接続さ
れ、第４のスイッチを介して非反転出力が反転入力に接
続され、非反転入力及び反転入力が夫々前記第１及び第
２のチャージ容量に接続された差動増幅器と、 前記差動増幅器の出力を符号化するエンコーダと、 前記各スイッチを順次に制御する制御部とを備えること
を特徴とするＡ/Ｄ変換器。 - 【請求項５】 サンプル・ホールド回路と段間増幅器と
低分解能Ａ/Ｄ変換器とＤ/Ａ変換器と減算器とディジタ
ル回路とを備える直並列型Ａ/Ｄ変換器において、前記
低分解能Ａ/Ｄ変換器が、請求項１乃至４の何れか１項
に記載のＡ／Ｄ変換器であることを特徴とする直並列型
Ａ/Ｄ変換器。 - 【請求項６】 サンプル・ホールド回路と段間増幅器と
低分解能Ａ/Ｄ変換器とＤ/Ａ変換器と減算器とディジタ
ル回路とを有する１段を複数段直列に接続してパイプラ
イン動作させるパイプライン型Ａ/Ｄ変換器において、
前記低分解能Ａ/Ｄ変換器が、請求項１乃至４の何れか
１項に記載のＡ／Ｄ変換器であることを特徴とするＡ/
Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203432A JP2000036746A (ja) | 1998-07-17 | 1998-07-17 | Ａ／ｄ変換器 |
| US09/356,413 US6229472B1 (en) | 1998-07-17 | 1999-07-16 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203432A JP2000036746A (ja) | 1998-07-17 | 1998-07-17 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036746A true JP2000036746A (ja) | 2000-02-02 |
Family
ID=16474002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10203432A Pending JP2000036746A (ja) | 1998-07-17 | 1998-07-17 | Ａ／ｄ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6229472B1 (ja) |
| JP (1) | JP2000036746A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703951B2 (en) | 1997-07-18 | 2004-03-09 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
| US6298459B1 (en) * | 1997-07-18 | 2001-10-02 | Fujitsu Limited | Analog to digital converter with encoder circuit and testing method therefor |
| JP2001203575A (ja) * | 2000-01-20 | 2001-07-27 | Mitsubishi Electric Corp | Ａ／ｄ変換器 |
| US6957278B1 (en) * | 2000-06-28 | 2005-10-18 | Cypress Semiconductor Corp. | Reference -switch hysteresis for comparator applications |
| US6765558B1 (en) | 2000-09-29 | 2004-07-20 | Rockwell Automation Technologies, Inc. | Multiple touch plane compatible interface circuit and method |
| US6753853B1 (en) | 2000-09-29 | 2004-06-22 | Rockwell Automation Technologies, Inc. | Low power dissipation touch plane interface circuit |
| US6611257B1 (en) * | 2000-09-29 | 2003-08-26 | Rockwell Automation Technologies, Inc. | Automatic detection of touch plane type |
| US6980201B1 (en) | 2000-09-29 | 2005-12-27 | Rockwell Automation Technologies, Inc. | Minimum move touch plane scanning method and device |
| GB0028134D0 (en) * | 2000-11-17 | 2001-01-03 | Texas Instruments Ltd | Improvements in or relating to systems for data transmission |
| US7031377B2 (en) * | 2001-01-26 | 2006-04-18 | Agere Systems Inc. | Receiver and low power digital filter therefor |
| ES2240633T3 (es) * | 2001-12-22 | 2005-10-16 | EBM-PAPST ST. GEORGEN GMBH & CO. KG | Procedimiento y disposicion para digitalizar una tension. |
| JP2003258639A (ja) * | 2002-02-27 | 2003-09-12 | Nec Microsystems Ltd | アナログ−ディジタル変換器 |
| US20040173978A1 (en) * | 2003-03-06 | 2004-09-09 | Christopher Bowen | PTFE membranes and gaskets made therefrom |
| JP3976012B2 (ja) * | 2004-01-23 | 2007-09-12 | ブラザー工業株式会社 | パッチ濃度測定装置、および画像形成装置 |
| US6992611B1 (en) * | 2005-02-25 | 2006-01-31 | Analog Devices, Inc. | DC-coupled wideband signal converters |
| JP4751122B2 (ja) * | 2005-07-28 | 2011-08-17 | 株式会社東芝 | Ａ／ｄ変換器 |
| JP4864740B2 (ja) * | 2007-01-25 | 2012-02-01 | 株式会社東芝 | アナログデジタル変換器 |
| KR100911652B1 (ko) * | 2007-02-13 | 2009-08-10 | 삼성전자주식회사 | 집적 회로, 상기 집적 회로를 포함하는 소스 드라이버, 및 상기 소스 드라이버를 포함하는 디스플레이 장치 |
| JP5233462B2 (ja) * | 2008-07-16 | 2013-07-10 | 富士通株式会社 | Ａｄコンバータ、データ受信装置、及びデータ受信方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810830B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | アナログ―ディジタル変換器 |
| JPH0217725A (ja) * | 1988-07-06 | 1990-01-22 | Hitachi Ltd | Ａｄ変換器 |
| JP2982909B2 (ja) * | 1990-11-16 | 1999-11-29 | 株式会社日立製作所 | アナログ／ディジタル変換器 |
| US5049882A (en) * | 1990-12-20 | 1991-09-17 | Burr-Brown Corporation | High speed analog-to-digital converter |
| JPH05218868A (ja) * | 1992-02-03 | 1993-08-27 | Hitachi Ltd | 多段型ａｄ変換器 |
| JPH06152420A (ja) * | 1992-11-09 | 1994-05-31 | Nec Corp | アナログ／ディジタル変換器 |
| JPH0715336A (ja) * | 1993-06-23 | 1995-01-17 | Oki Electric Ind Co Ltd | レベル検知回路 |
| JPH07336225A (ja) | 1994-06-08 | 1995-12-22 | Hitachi Ltd | Ａｄ変換器 |
| US5581255A (en) * | 1995-07-03 | 1996-12-03 | Industrial Technology Research Institute | Embedded subranging analog to digital converter |
| JPH09186594A (ja) * | 1995-12-28 | 1997-07-15 | Fujitsu Ltd | コンパレータ、アナログ−デジタルコンバータ、半導体装置及び電圧比較方法 |
| JP3042423B2 (ja) * | 1996-09-30 | 2000-05-15 | 日本電気株式会社 | 直並列型ａ／ｄ変換器 |
-
1998
- 1998-07-17 JP JP10203432A patent/JP2000036746A/ja active Pending
-
1999
- 1999-07-16 US US09/356,413 patent/US6229472B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6229472B1 (en) | 2001-05-08 |
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