JP2000020451A - 情報処理装置および方法、並びに提供媒体 - Google Patents

Abstract

(57)【要約】 【課題】 クロックサイクルに同期してデータを転送で
きるようにする。 【解決手段】 第（ｎ＋４）クロックのタイミングにお
いて、DMAコントローラは、DRAMに、システムバスを介
して、DRAM先頭アドレスの次のアドレス（アドレスD2）
を出力するとともに、アドレスD2からデータBを読み出
させ、システムバスを介して、SRAM３３に出力させる。
同じタイミングで、アドレスカウンタは、記憶している
アドレスS1を１つインクリメントしてアドレスS2とし、
SRAMに出力する。SRAMは、アドレスS2にデータBを記憶
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置およ
び方法、並びに提供媒体に関し、特に、例えば、エンタ
テイメント機において、プログラムやデータを効率的に
転送できるようにした情報処理装置および方法、並びに
提供媒体に関する。

【０００２】

【従来の技術】DRAM(Dynamic Random Access Memory)
は、特に１個のチップに内蔵される場合、データバスの
ビット幅を自由に取ることができ、さらに多ビット幅に
おいても高いバンド幅を得ることができる特徴がある。
しかしながら、CPU(Central Processing Unit)には、そ
の能力以上に、大きいバスを接続することができず、か
つ、CPUのビット幅は、通常、DRAMのビット幅より小さ
い。そのため、特に、DRAMとCPUを１つのチップに混載
する場合、データバスは、CPUのビット幅に合わせざる
を得なく、DRAMの特徴を生かすことができない。

【０００３】そこで、例えば、DSP(Digital Signal Pro
cessor)がデータバスに接続され、DRAMとの間で高いバ
ンド幅が必要となる場合、図５のエンタテイメント機６
０の構成例に示すように、狭いビット幅のCPUバス１２
と広いビット幅のシステムバス１３を個別に設け、CPU
のビット幅より大きいビット幅のデータバス（システム
バス１３）にDRAM４１を接続することができる。

【０００４】すなわち、図５のエンタテイメント機６０
においては、各装置においてプログラムまたはデータを
やりとりするためのバスとして、例えば、３２ビットの
幅のCPUバス１２および１２８ビットの幅のシステムバ
ス１３の２種類のバスが形成されている。CPUバス１２
には、CPU３１、ペリフェラル３２およびキャッシュメ
モリ５１が接続されている。システムバス１３には、キ
ャッシュメモリ５１、DRAM４１、DMAコントローラ(DMA
C)４２、およびDSP４３が接続されている。

【０００５】CPU３１は、キャッシュメモリ５１を介し
てDRAM４１に記憶されているプログラムの転送を受け、
それに従って、所定の処理を実行するようになされてい
る。CPU３１はまた、データの供給を受ける必要がある
場合、そのデータもキャッシュメモリ５１を介してDRAM
４１から供給を受ける。

【０００６】ペリフェラル３２は、例えば、時計動作を
行うタイマ、設定された所定の周期で割り込みパルスを
発生する割り込みコントローラなどで構成されている。

【０００７】DRAM４１は、CPU３１およびDSP４３の動作
上必要なデータや実行すべきプログラムを記憶するよう
になされている。キャッシュメモリ５１は、CPU３１に
供給するプログラムおよびデータを、DRAM４１から読み
出し記憶するようになされている。

【０００８】DMAコントローラ４２は、CPU３１またはDS
P４３からの要求に対応して、DRAM４１からプログラム
またはデータをキャッシュメモリ５１またはDSP４３に
転送する処理を行う。

【０００９】DSP４３は、DRAM４１から供給を受けた所
定のプログラムを実行するようになされている。

【００１０】以上のように構成されるエンタテイメント
機６０において、CPU３１は、通常、CPUバス１２を介し
てキャッシュメモリ５１にアクセスし、必要とするプロ
グラムおよびデータを読み取り、所定の処理を実行す
る。またDSP４３は、システムバス１３を介してDMAコン
トローラ４２により転送を受けたプログラムおよびデー
タを処理する。

【００１１】このように、CPUバス１２とシステムバス
１３を個別に設けることにより、DRAM４１に、CPU３１
のビット幅に制限されることなく、高いビット幅のデー
タバス（システムバス１３）を接続することができ、そ
の結果、DRAM４１とDSP４３との間で高速にデータ転送
を行うことができる。

【００１２】

【発明が解決しようとする課題】ところで、キャッシュ
メモリ５１は、CPU３１からのアクセスの頻度が高いプ
ログラムおよびデータを記憶するが、CPU３１が必要と
するプログラムまたはデータを記憶していない、いわゆ
る、キャッシュミスを発生する場合がある。通常、プロ
グラムは、CPU３１により順番に読み出されるが、デー
タはそれに比べ、ランダムに要求され読み出されること
が多い。その結果、データに関し、キャッシュミスが多
く発生する。キャッシュミスが発生すると、CPU３１
は、例えば、DMAコントローラ４２に要求し、DRAM４１
からキャッシュメモリ５１に、DMAによるデータの転送
を行わせる必要があり、その分、CPU３１に負荷がかか
り、CPU３１が処理を高速に実行できなくなる課題があ
った。

【００１３】また、キャッシュミスが発生し、DRAM４１
からキャッシュメモリ５１に、DMAによるデータの転送
を行うとき、DMAコントローラ４２は、DRAM４１に、キ
ャッシュメモリ５１に転送すべきデータの記憶位置を示
すアドレス、そしてキャッシュメモリ５１には、そのデ
ータを記憶すべき位置のアドレスを、それぞれ出力しな
がら、データ転送を制御しなければならない。図６は、
DRAM４１からキャッシュメモリ５１へのDMAによるデー
タ転送を説明するタイミングチャートである。

【００１４】この例の場合、DMAコントローラ４２は、
所定のシステムクロックの第ｎ番目のクロックサイクル
のタイミング（以下、第ｎクロックのタイミングと称す
る）に合わせて、DRAM４１からキャッシュメモリ５１
に、DMAによるデータの転送を開始する。CPU３１からの
要求には、キャッシュメモリ５１に転送するDRAM４１の
データの先頭のデータのアドレス（以下、DRAM先頭アド
レスと称する）、および転送するデータ量（サイズ）、
および転送されてくるDRAM４１の先頭のデータを記憶す
るキャッシュメモリ５１のアドレス（以下、キャッシュ
メモリ先頭アドレスと称する）が含まれる。

【００１５】はじめに、図６に示すように、第ｎクロッ
クのタイミングにおいて、DMAコントローラ４２は、シ
ステムバス（アドレスバス）１３を介して、DRAM先頭ア
ドレス（アドレスD1）をDRAM４１に出力するとともに、
そのアドレスに記憶されているデータ（データA）の読
み出しを指令する。

【００１６】ところで、DRAM４１は、通常、ページ単位
でプログラムおよびデータを記憶している。そのため、
ページ内に記憶しているプログラムおよびデータを処理
（例えば、データ読み出し処理）する場合、DRAM４１は
比較的速くその処理を実行することができるが、複数の
ページにまたがって処理を行う場合、DRAM４１では、ペ
ージブレイクが発生し、このとき、所定の時間（いまの
場合、４クロック分）の間、実質的に動作が停止してい
る状態になる。

【００１７】通常、DMAによるデータの転送を行うと
き、DRAM４１が最初に転送するデータは、その前にDRAM
４１が処理したデータとは何の関わりもない場合が多
く、DRAM４１はベージブレイクを起こす。すなわち、い
まの場合、DRAM４１は、第（ｎ＋４）クロックのタイミ
ングの直前まで、ほぼ動作を停止している状態になり、
キャッシュメモリ５１に、出力すべきデータ（データ
A）を出力しないでいる。

【００１８】DMAコントローラ４２は、システムバス
（アドレスバス）１３を介して、DRAM先頭アドレス（ア
ドレスD1）をDRAM４１に出力しながら、DRAM４１からデ
ータAがシステムバス（データバス）１３に出力される
まで待機する。図６に示すように、第（ｎ＋３）クロッ
クのタイミングにおいて、DRAM４１がステムバス（デー
タバス）１３を介して、データAをキャッシュメモリ５
１に出力すると、DMAコントローラ４２は、第（ｎ＋
４）クロックのタイミングにおいて、システムバス（ア
ドレスバス）１３を介して、キャッシュメモリ５１にキ
ャッシュメモリ先頭アドレス（書き込みアドレス）（ア
ドレスC1）を出力する。それにより、キャッシュメモリ
５１は、DRAM４１からのシステムバス（データバス）１
３上のデータ（データA）をアドレスC1に記憶すること
ができる。

【００１９】次に、第（ｎ＋５）クロックのタイミング
において、DMAコントローラ４２は、システムバス（ア
ドレスバス）１３を介して、DRAM４１に、読み出しアド
レスとして、DRAM先頭アドレスの次のアドレス（アドレ
スD2）を出力するとともに、アドレスD2に記憶されてい
るデータBの読み出しを指令する。これにより、システ
ムバス（データバス）１３には、データBが出力され
る。第（ｎ＋６）クロックのタイミングにおいて、DMA
コントローラ４２は、システムバス（アドレスバス）１
３から、キャッシュメモリ５１に、書き込みアドレスと
して、キャッシュメモリ先頭アドレスの次のアドレス
（アドレスC2）を出力するとともに、書き込みを指令
し、そこにDRAM４１からのシステムバス（データバス）
１３上のデータ（データB）を記憶させる。

【００２０】第（ｎ＋７）クロック，第（ｎ＋８）クロ
ックのタイミングにおいては、第（ｎ＋５）クロック，
第（ｎ＋６）クロックのタイミングの場合と同様の処理
が行われ、データCがDRAM４１からキャッシュメモリ５
１にDMA転送される。

【００２１】このように、DMAコントローラ４２は、ク
ロックのタイミングに合わせて、共通のアドレスバスを
介して、DRAM４１とキャッシュメモリ５１に、読み出し
アドレスと書き込みアドレスを交互に出力する必要があ
るので、２クロック分のタイミングで、１つのデータし
か転送することしかできず、データを効率よく転送する
ことができない課題がある。

【００２２】本発明はこのような状況に鑑みてなされた
ものであり、より高速かつ効率的にデータやプログラム
を転送することができるようにするものである。

【００２３】

【課題を解決するための手段】請求項１に記載の情報処
理装置は、プログラムとデータを記憶する第１の記憶手
段と、第１の記憶手段が接続されている第１のバスと、
第１の記憶手段を制御する制御手段と、制御手段が接続
されている第２のバスとを備え、第１のバスに接続され
ているとともに、第２のバスに接続され、第１の記憶手
段に記憶されているデータのうち、制御手段に供給する
データを記憶する第２の記憶手段と、第１のバスに接続
されているとともに、第２のバスに接続され、第１の記
憶手段に記憶されているプログラムのうち、制御手段に
供給するプログラムを記憶する第３の記憶手段とを備え
ることを特徴とする。

【００２４】請求項３に記載の情報処理方法は、記憶手
段に記憶されているデータのうち、制御手段に供給する
データを記憶する第１の記憶ステップと、記憶手段に記
憶されているプログラムのうち、制御手段に供給するプ
ログラムを記憶する第２の記憶ステップとを含むことを
特徴とする。

【００２５】請求項４に記載の提供媒体は、記憶手段に
記憶されているデータのうち、制御手段に供給するデー
タを記憶する第１の記憶ステップと、記憶手段に記憶さ
れているプログラムのうち、制御手段に供給するプログ
ラムを記憶する第２の記憶ステップとを含む処理を実行
させるコンピュータが読み取り可能なプログラムを提供
することを特徴とする。

【００２６】請求項５に記載の情報処理装置は、所定の
データを記憶する第１の記憶手段と、第１の記憶手段が
接続されている第１のバスと、第１の記憶手段を制御す
る第１の制御手段と、制御手段が接続されている第２の
バスとを備え、第１のバスに接続されているとともに、
第２のバスに接続され、第１の記憶手段から転送されて
くるデータを記憶する第２の記憶手段と、第１の記憶手
段または第２の記憶手段のいずれか一方のアドレスを、
初期値に基づいて生成する生成手段と、第１の制御手段
から要求があったとき、生成手段にアドレス生成のため
の初期値を設定し、生成手段により生成されるアドレス
を利用して、第１の記憶手段と第２の記憶手段との間の
データ転送を制御する第２の制御手段とを備えることを
特徴とする。

【００２７】請求項６に記載の情報処理方法は、第１の
記憶手段から転送されてくるデータを第２の記憶手段に
記憶させる記憶ステップと、第１の記憶手段または第２
の記憶手段のいずれか一方のアドレスを、初期値に基づ
いて生成する生成ステップと、制御手段から要求があっ
たとき、生成ステップでのアドレス生成のために初期値
を設定し、生成ステップで生成されるアドレスを利用し
て、第１の記憶手段と第２の記憶手段との間のデータ転
送を制御する制御ステップとを含むことを特徴とする。

【００２８】請求項７に記載の提供媒体は、第１の記憶
手段から転送されてくるデータを第２の記憶手段に記憶
させる記憶ステップと、第１の記憶手段または第２の記
憶手段のいずれか一方のアドレスを、初期値に基づいて
生成する生成ステップと、制御手段から要求があったと
き、生成ステップでのアドレス生成のために初期値を設
定し、生成ステップで生成されるアドレスを利用して、
第１の記憶手段と第２の記憶手段との間のデータ転送を
制御する制御ステップとを含む処理を実行させるコンピ
ュータが読み取り可能なプログラムを提供することを特
徴とする。

【００２９】請求項８に記載の情報処理装置は、プログ
ラムとデータを記憶する第１の記憶手段と、第１の記憶
手段が接続されている第１のバスと、第１の記憶手段を
制御する第１の制御手段と、第１の制御手段が接続され
ている第２のバスと、第１の記憶手段と第１の制御手段
を制御する第２の制御手段と、第２の制御手段が接続さ
れている第３のバスとを備え、第１のバスに接続されて
いるとともに、第３のバスに接続され、第２の制御手段
から出力される所定のデータを一時記憶し、出力のタイ
ミングを調整する調整手段と、第２の制御手段と第１の
記憶手段との間のデータ転送を制御する第３の制御手段
と、第２のバスに接続されているとともに、第３のバス
に接続され、第１の制御手段と第２の制御手段との通信
に用いられる所定のデータを記憶する第２の記憶手段と
を備えることを特徴とする。

【００３０】請求項１０に記載の情報処理方法は、第２
の制御手段から出力される所定のデータを一時記憶し、
出力のタイミングを調整する調整ステップと、第２の制
御手段と記憶手段との間のデータ転送を制御する制御ス
テップと、第１の制御手段と第２の制御手段との通信に
用いられる所定のデータを記憶する記憶ステップとを含
みことを特徴とする。

【００３１】請求項１１に記載の提供媒体は、第２の制
御手段から出力される所定のデータを一時記憶し、出力
のタイミングを調整する調整ステップと、第２の制御手
段と記憶手段との間のデータ転送を制御する制御ステッ
プと、第１の制御手段と第２の制御手段との通信に用い
られる所定のデータを記憶する記憶ステップとを含む処
理を実行させるコンピュータが読み取り可能なプログラ
ムを提供することを特徴とする。

【００３２】請求項１に記載の情報処理装置において
は、プログラムとデータを記憶する第１の記憶手段と、
第１の記憶手段が接続されている第１のバスと、第１の
記憶手段を制御する制御手段と、制御手段が接続されて
いる第２のバスとを備え、第２の記憶手段が第１のバス
に接続されているとともに、第２のバスに接続され、第
１の記憶手段に記憶されているデータのうち、制御手段
に供給するデータを記憶し、第３の記憶手段が第１のバ
スに接続されているとともに、第２のバスに接続され、
第１の記憶手段に記憶されているプログラムのうち、制
御手段に供給するプログラムを記憶する。

【００３３】請求項３に記載の情報処理方法および請求
項４に記載の提供媒体においては、第１の記憶ステップ
が記憶手段に記憶されているデータのうち、制御手段に
供給するデータを記憶し、第２の記憶ステップが記憶手
段に記憶されているプログラムのうち、制御手段に供給
するプログラムを記憶する。

【００３４】請求項５に記載の情報処理装置において
は、所定のデータを記憶する第１の記憶手段と、第１の
記憶手段が接続されている第１のバスと、第１の記憶手
段を制御する第１の制御手段と、制御手段が接続されて
いる第２のバスとを備え、第２の記憶手段が第１のバス
に接続されているとともに、第２のバスに接続され、第
１の記憶手段から転送されてくるデータを記憶し、生成
手段が第１の記憶手段または第２の記憶手段のいずれか
一方のアドレスを、初期値に基づいて生成し、第２の制
御手段が第１の制御手段から要求があったとき、生成手
段にアドレス生成のための初期値を設定し、生成手段に
より生成されるアドレスを利用して、第１の記憶手段と
第２の記憶手段との間のデータ転送を制御する。

【００３５】請求項６に記載の情報処理方法および請求
項７に記載の提供媒体においては、は、記憶ステップが
第１の記憶手段から転送されてくるデータを第２の記憶
手段に記憶し、生成ステップが第１の記憶手段または第
２の記憶手段のいずれか一方のアドレスを、初期値に基
づいて生成し、制御ステップが制御手段から要求があっ
たとき、生成ステップでのアドレス生成のために初期値
を設定し、生成ステップで生成されるアドレスを利用し
て、第１の記憶手段と第２の記憶手段との間のデータ転
送を制御する。

【００３６】請求項８に記載の情報処理装置において
は、プログラムとデータを記憶する第１の記憶手段と、
第１の記憶手段が接続されている第１のバスと、第１の
記憶手段を制御する第１の制御手段と、第１の制御手段
が接続されている第２のバスと、第１の記憶手段と第１
の制御手段を制御する第２の制御手段と、第２の制御手
段が接続されている第３のバスとを備え、調整手段が第
１のバスに接続されているとともに、第３のバスに接続
され、第２の制御手段から出力される所定のデータを一
時記憶し、出力のタイミングを調整し、第３の制御手段
が第２の制御手段と第１の記憶手段との間のデータ転送
を制御し、第２の記憶手段が第２のバスに接続されてい
るとともに、第３のバスに接続され、第１の制御手段と
第２の制御手段との通信に用いられる所定のデータを記
憶する。

【００３７】請求項１０に記載の情報処理方法および請
求項１１に記載の提供媒体においては、調整ステップが
第２の制御手段から出力される所定のデータを一時記憶
し、出力のタイミングを調整し、制御ステップが第２の
制御手段と記憶手段との間のデータ転送を制御し、記憶
ステップが第１の制御手段と第２の制御手段との通信に
用いられる所定のデータを記憶する。

【００３８】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００３９】請求項１に記載の情報処理装置は、プログ
ラムとデータを記憶する第１の記憶手段（例えば、図１
のDRAM４１）と、第１の記憶手段が接続されている第１
のバス（例えば、図１のシステムバス１３）と、第１の
記憶手段を制御する制御手段（例えば、図１のCPU３
１）と、制御手段が接続されている第２のバス（例え
ば、図１のCPUバス１２）とを備え、第１のバスに接続
されているとともに、第２のバスに接続され、第１の記
憶手段に記憶されているデータのうち、制御手段に供給
するデータを記憶する第２の記憶手段（例えば、図１の
SRAM３３）と、第１のバスに接続されているとともに、
第２のバスに接続され、第１の記憶手段に記憶されてい
るプログラムのうち、制御手段に供給するプログラムを
記憶する第３の記憶手段（例えば、図１の命令キャッシ
ュ３４）とを備えることを特徴とする。

【００４０】請求項２に記載の情報処理装置は、第１の
バス（例えば、図１のシステムバス１３）に接続されて
いるとともに、第２のバス（例えば、図１のCPUバス１
２）に接続され、第１のバスを介して入力されるデータ
のビット幅を、第２のバスに対応するビット幅に変換す
る変換手段（例えば、図１のビット変換回路３５）とを
さらに備えることを特徴とする。

【００４１】請求項５に記載の情報処理装置は、所定の
データを記憶する第１の記憶手段（例えば、図１のDRAM
４１）と、第１の記憶手段が接続されている第１のバス
（例えば、図１のシステムバス１３）と、第１の記憶手
段を制御する第１の制御手段（例えば、図１のCPU３
１）と、制御手段が接続されている第２のバス（例え
ば、図１のCPUバス１２）とを備え、第１のバスに接続
されているとともに、第２のバスに接続され、第１の記
憶手段から転送されてくるデータを記憶する第２の記憶
手段（例えば、図１のSRAM３３）と、第１の記憶手段ま
たは第２の記憶手段のいずれか一方のアドレスを、初期
値に基づいて生成する生成手段（例えば、図１のアドレ
スカウンタ３６）と、第１の制御手段から要求があった
とき、生成手段にアドレス生成のための初期値を設定
し、生成手段により生成されるアドレスを利用して、第
１の記憶手段と第２の記憶手段との間のデータ転送を制
御する第２の制御手段（例えば、図１のDMAコントロー
ラ４２）とを備えることを特徴とする。

【００４２】請求項８に記載の情報処理装置は、プログ
ラムとデータを記憶する第１の記憶手段（例えば、図１
のDRAM４１）と、第１の記憶手段が接続されている第１
のバス（例えば、図１のシステムバス１３）と、第１の
記憶手段を制御する第１の制御手段（例えば、図１のCP
U３１）と、第１の制御手段が接続されている第２のバ
ス（例えば、図１のCPUバス１２）と、第１の記憶手段
と第１の制御手段を制御する第２の制御手段（例えば、
図１のホストCPU２１）と、第２の制御手段が接続され
ている第３のバス（例えば、図１のホストバス１１）と
を備え、第１のバスに接続されているとともに、第３の
バスに接続され、第２の制御手段から出力される所定の
データを一時記憶し、出力のタイミングを調整する調整
手段（例えば、図１のFIFO２２）と、第２の制御手段と
第１の記憶手段との間のデータ転送を制御する第３の制
御手段（例えば、図１のDMAC４２）と、第２のバスに接
続されているとともに、第３のバスに接続され、第１の
制御手段と第２の制御手段との通信に用いられる所定の
データを記憶する第２の記憶手段（例えば、図１のレジ
スタ２３）とを備えることを特徴とする。

【００４３】請求項９に記載の情報処理装置は、前記第
２の制御手段と前記第１の記憶手段とを直接通信させる
通信手段（例えば、図１のホストCPUダイレクトパス２
４）とをさらに備えることを特徴とする。

【００４４】図１は、本発明を適用したエンタテイメン
ト機１の構成例を表している。なお、図中、図５におけ
る場合と対応する部分については、同一の符号を付して
あり、以下では、その説明は、適宜省略する。

【００４５】エンタテイメント機１には、メインバス１
０、ホストバス１１、CPUバス１２およびシステムバス
１３の４種類のバスがあり、メインバス１０には、記録
媒体２と接続されているドライブコントローラ３とメイ
ンメモリ４が接続されている。ホストバス１１には、ホ
ストCPU２１とホストインタフェース２５が接続されて
いる。ホストインタフェース２５は、FIFO２２、レジス
タ２３、およびホストCPUダイレクトパス２４により構
成されており、それぞれは、ホストバス１１に接続され
ている。メインバス１０とホストバス１１とは接続され
ている。

【００４６】CPUバス１２には、レジスタ２３、ホストC
PUダイレクトバス２４、CPU３１、ペリフェラル３２、S
RAM３３、命令キャッシュ３４、およびビット変換回路
３５が接続されている。システムバス１３には、FIFO２
２、SRAM３３、命令キャッシュ３４、ビット変換回路３
５、DRAM４１、DMAコントローラ４２、アドレスカウン
タ３６、およびDSP４３が接続されている。

【００４７】ホストCPU２１は、記録媒体２からドライ
ブコントローラ３を介して、メインメモリ４に転送され
たプログラムに従って、各種の処理を実行するようにな
されている。例えば、ホストCPU２１は、メインメモリ
４からプログラムおよび必要なデータを、DRAM４１にロ
ードしたり、DRAM４１に記憶されているプログラムおよ
びデータを取得することができる。このとき、ホストCP
U２１は、レジスタ２３を介してCPU３１に要求すると、
CPU３１がDMAコントローラ４２を起動し、FIFO２２とDR
AM４１の間で、DMA転送を実行させる。ホストCPU２１は
また、ホストCPUダイレクトパス２４を介して、DRAM４
１、その他の装置に直接アクセスすることもできる。な
お、この例の場合、DMAコントローラ４２は、システム
バス１３のアービタとしての機能も有している。

【００４８】FIFO２２は、ホストCPU２１から出力され
てくるデータを一時記憶し、システムバス１３を介し
て、DMAコントローラ４２に出力したり、また、DMAコン
トローラ４２から転送されてくるデータを一時記憶し、
ホストCPU２１に出力する。レジスタ２３は、ホストCPU
２１とCPU３１との間でハンドシェイクするときに用い
られるレジスタで、コマンドや処理のステータスを表す
データなどをレジストする。

【００４９】CPU３１は、命令キャッシュ３４にアクセ
スし、そこに記憶されているプログラムをロード、実行
し、また、必要に応じて、SRAM３３にアクセスし、所定
のデータの供給を受けるようになされている。CPU３１
はまた、SRAM３３に必要とするデータがない場合、DMA
コントローラ４２に要求し、DRAM４１からSRAM３３に、
DMAによるデータの転送を実行させる。なお、CPU３１の
必要とするプログラムが命令キャッシュ３４にない場
合、命令キャッシュ３４がそのプログラムをDRAM４１か
ら読み込む。

【００５０】SRAM３３は、CPU３１とDMAコントローラ４
２の両方から同時に、任意のアドレスにアクセスしてデ
ータを読み書きすることができる、例えば、デュアルポ
ートのSRAMであり、データキャッシュ用として設けら
れ、DRAM４１に記憶されているデータのうち、CPU３１
からのアクセスの頻度が高いデータを、記憶するように
なされている。SRAM３３は、２バンク構成にして、一方
をCPUバス１２に接続し、他方をシステムバス１３に接
続するようにしてもよい。SRAM３３はまた、アドレスカ
ウンタ３６により生成されたアドレスにデータを記憶す
る。

【００５１】命令キャッシュ３４は、任意のアドレスに
アクセスしてデータを読み出すことができるキャッシュ
メモリであり、DRAM４１に記憶されているプログラムの
うち、CPU３１からのアクセスの頻度が高いプログラム
を、記憶するようになされている。

【００５２】ビット変換回路３５は、CPUバス１２を介
して入力されるデータのビット幅を、システムバス１３
に対応するビット幅に変更して出力したり、システムバ
ス１３を介して入力されるデータのビット幅を、CPUバ
ス１２に対応するビット幅に変更して出力する。

【００５３】アドレスカウンタ３６は、システムバス１
３に接続されているとともに、ＳＲＡＭ３３に接続され
ている。アドレスカウンタ３６は、初期設定された先頭
アドレスをインクリメントすることにより、ＳＲＡＭ３
３のアドレスを生成し、SRAM３３に出力するようになさ
れている。

【００５４】このように、DRAM４１に記憶されているデ
ータのうち、CPU３１からのアクセスの頻度の高いデー
タを、プログラムとは別に、SRAM３３に記憶させるよう
にしたので、CPU３１が必要とするデータを効率よく記
憶させることができる。

【００５５】次に、ホストCPU２１から、プログラムと
データをDRAM４１に転送する場合の処理手順を、図２の
フローチャートを参照して説明する。

【００５６】はじめに、ステップＳ１において、ホスト
CPU２１は、DMAコントローラ４２に、図示せぬメモリに
記憶させておいた所定のプログラムとデータ（なお、以
下においては、プログラムとデータを特に区別する必要
がない場合、両者をまとめて単にデータと称する）の転
送を指令する。ステップＳ２において、DMAコントロー
ラ４２が、ホストCPU２１からの指令に対応して、CPU３
１およびDSP４３との間で、システムバス１３の使用権
の調停を行い、その使用権を獲得する。

【００５７】次に、ステップＳ３において、ホストCPU
２１は、DRAM４１に転送すべきデータを、FIFO２２に出
力する。ステップＳ４において、DMAコントローラ４２
は、FIFO２２のデータ、すなわち、ホストCPU２１から
出力されたデータを、システムバス１３を介して、DRAM
４１にDMA転送し、記憶させる。

【００５８】このように、ホストCPU２１は、CPU３１を
介することなく、データをDRAM４１に転送し、書き込む
ことができる。このことより、CPU３１に負荷をかける
ことなく、ホストCPU２１は、大量のデータをDRAM４１
に高速に転送し記憶させることができる。なお、ホスト
CPU２１は、同様にして、DMAコントローラ４２に要求
し、DRAM４１に記憶されているプログラムおよびデータ
を、DMAにより転送させ、FIFO２２を介して取得するこ
ともできる。

【００５９】上記のようにして、DRAM４１に記憶された
プログラムとデータのうち、プログラムは、命令キャッ
シュ３４により読み込まれる。その後、CPU３１は、命
令キャッシュ３４にアクセスし、必要なプログラムを読
み出す。

【００６０】またDRAM４１に記憶させたデータを読み出
すとき、CPU３１はDMAコントローラ４２に要求し、DRAM
４１に記憶させたデータのうち、所定のデータをSRAM３
３にDMA転送させる。その後、CPU３１は、SRAM３３にア
クセスし、必要なデータを読み出す。このことより、キ
ャッシュミスが発生する確率は低減するが、キャッシュ
ミスが完全に発生しないわけではない。キャッシュミス
が発生した場合、例えば、CPU３１は、DRAM４１からSRA
M３３に必要とするデータを転送させなければならな
い。次に、図３に示すタイミングチャートを参照して、
DRAM４１からSRAM３３へのDMAによるデータ転送処理に
ついて説明する。

【００６１】この例の場合、DMAコントローラ４２が、C
PU３１からの要求に対応して、システムバス１３の使用
権を取得し、第ｎクロックのタイミングに合わせて、DR
AM４１からSRAM３３に、DMAによるデータの転送を開始
する。なお、CPU３１からの要求には、SRAM３３に転送
するDRAM４１のデータの先頭のデータのアドレス（以
下、DRAM先頭アドレスと称する）（読み出しアドレス）
および転送するデータのデータ量（この例の場合、７つ
のアドレス分のデータ）、並びに転送されてくるDRAM先
頭アドレスのデータを記憶するSRAM３３のアドレス（以
下、SRAM先頭アドレスと称する）（書き込みアドレス）
が含まれている。

【００６２】図３に示すように、第ｎクロックのタイミ
ングにおいて、DMAコントローラ４２は、システムバス
（アドレスバス）１３を介して、DRAM先頭アドレス（ア
ドレスD1）をDRAM４１に出力するとともに、そのアドレ
スに記憶されているデータ（データA）の読み出しを指
令する。

【００６３】DRAM４１は、このとき、ページブレイクを
起こし、所定の時間（いまの場合、４クロック分の
間）、ほぼ動作を停止する。すなわち、DRAM４１は、第
（ｎ＋３）クロックのタイミングの直前まで、システム
バス（データバス）１３に出力すべきデータ（データ
A）を出力しないでいる。

【００６４】次に、第（ｎ＋１）クロックのタイミング
において、DMAコントローラ４２は、システムバス（ア
ドレスバス）１３を介して、アドレスカウンタ３６にSR
AM先頭アドレス（アドレスS1）とデータサイズを出力す
る。アドレスカウンタ３６は、このアドレスS1を初期値
として設定するとともに、SRAM３３に、アドレスS1を書
き込みアドレスとして出力する。このことより、SRAM３
３は、DRAM４１からデータを受信すると、これを書き込
むことができる状態となる。

【００６５】第（ｎ＋３）クロックのタイミングにおい
て、DRAM４１は、ページブレイクから回復し、DRAM先頭
アドレス（アドレスD1）に記憶しているデータAを読み
出して、システムバス（データバス）１３に出力する。
SRAM３３は、すでに、書き込みアドレスS1が供給されて
いるので、このタイミングでデータAをアドレスS1に記
憶する。

【００６６】次に、第（ｎ＋４）クロックのタイミング
において、DMAコントローラ４２は、システムバス（ア
ドレスバス）１３に、読み出しアドレスとして、DRAM先
頭アドレスの次のアドレス（アドレスD2）を出力すると
ともに、DRAM４１にデータの読み出しを指令する。この
指令に対応して、DRAM４１は、指定されたアドレスD2に
記憶されているデータBを読み出し、システムバス（デ
ータバス）１３に出力する。同じタイミングで、アドレ
スカウンタ３６は、記憶しているアドレスS1をインクリ
メントしてアドレスS2とし、SRAM３３に出力する。さら
に、同じタイミングで、DMAコントローラ４２は、SRAM
３３に書き込みを指令するので、SRAM３３は、アドレス
S2にデータBを記憶する。

【００６７】なお、DMAコントローラ４２は、第（ｎ＋
１）クロックのタイミングにおいて、アドレスS1を出力
した後、第（ｎ＋４）クロックのタイミングにおいて、
アドレスD2を出力するまで、アドレスを出力していない
ので、第（ｎ＋２），第（ｎ＋３）クロックのタイミン
グにおいて、システムバス（アドレスバス）１３には、
有効なアドレスが存在しない。

【００６８】第（ｎ＋５）クロック以降、各クロックの
タイミングにおいて、第（ｎ＋４）クロックのタイミン
グの場合と同様に、DRAM４１からSRAM３３にデータが転
送される。SRAM３３が、データサイズ分、この例の場
合、７つのアドレス分のデータ（データA乃至データG）
を記憶すると、DMAによるデータの転送処理が終了す
る。

【００６９】このように、DMAコントローラ４２がアド
レスカウンタ３６にSRAM先頭アドレスをセットすると、
以後、アドレスカウンタ３６が、SRAM３３の書き込みア
ドレスを生成し、SRAM３３に出力するので、DMAコント
ローラ４２は、SRAM３３に書き込みアドレスを出力する
必要がない。従って、DMAコントローラ４２は、システ
ムバス（アドレスバス）１３に、DRAM４１の読み出しア
ドレスだけを出力すればよいことになる。このことよ
り、DMAコントローラ４２は、１つのクロックのタイミ
ングで、DRAM４１からSRAM３３に、DMAによるデータの
転送を行うことができる。また、DRAM４１がページブレ
イクを起こしている間に、DMAコントローラ４２がSRAM
先頭アドレスをアドレスカウンタ３６に出力するように
したので、最初のデータ転送におけるオーバヘッドを最
小限に抑えることができる。

【００７０】なお、以上においては、アドレスカウンタ
３６に、書き込みアドレス（SRAM３３のアドレス）を生
成させるようにしたが、読み出しアドレス（DRAM４１の
アドレス）を生成させるようにすることもできる。

【００７１】このように、CPU３１は、必要とするデー
タをSRAM３３が記憶していない場合、そのデータをDRAM
４１からSRAM３３にDMA転送させる。そしてその後、CPU
３１がSRAM３３にアクセスし、そのデータを読み出すよ
うにする。

【００７２】しかしながら、CPU３１がSRAM３３（DRAM
４１）に何度もアクセスする必要がない場合、つまり、
CPU３１が必要とするデータが少量のとき、DRAM４１とS
RAM３３との間のデータ転送に掛かる時間を考慮する
と、CPU３１が、DRAM４１に直接アクセスし処理を実行
した方が、SRAM３３を介してデータを読み出すより、速
いときがある。

【００７３】図４は、CPU３１が取り扱うデータ量が少
ない場合において、CPU３１がSRAM３３を介してデータ
を読み出すときのタイミングチャート（図４（Ａ））、
およびCPU３１が直接DRAM４１にアクセスし、データを
読み出すときのタイミングチャート（図４（Ｂ））を表
している。

【００７４】図４（Ａ）のタイミングチャートは、CPU
３１がSRAM３３にアクセスし、所定のプログラムを実行
する様子を表しているが、この例において、CPU３１が
実行するプログラムは、所定のデータを読み取り、それ
を演算処理し、演算結果をDRAM４１に記憶させるものと
する。

【００７５】時刻Ｔ1において、CPU３１は、DMAコント
ローラ４２に、DRAM４１からSRAM３３に、DMAによるデ
ータの転送を要求する。DMAコントローラ４２は、CPU３
１からの要求に対応して、システムバス１３の使用権を
獲得し、DRAM４１からSRAM３３に、DMAによるデータの
転送を開始する。

【００７６】時刻Ｔ2において、DMAコントローラ４２
が、DRAM４１からSRAM３３に、データの転送をし終える
と、時刻Ｔ3において、CPU３１が、SRAM３３にアクセス
して、DRAM４１から転送されたデータをCPUバス１２を
介して読み取り始める。

【００７７】時刻Ｔ4において、CPU３１は、SRAM３３か
らデータを読み取り終えると、読み取ったデータに基づ
いて、所定の演算処理を開始する。時刻Ｔ5において、
その処理が終了すると直ちに、CPU３１は、CPUバス１２
を介して、SRAM３３に、演算結果を記憶させる処理を開
始する。時刻Ｔ6において、演算結果をSRAM３３に書き
込み終えると、CPU３１は、DMAコントローラ４２に要求
し、システムバス１３の使用権を獲得させ、時刻Ｔ7に
おいて、SRAM３３からDRAM４１に、DMAによるデータ
（演算結果）の転送を開始させる。時刻Ｔ8において、D
MAコントローラ４２は、SRAM３３からDRAM４１に、デー
タの転送を終了する。

【００７８】図４（Ｂ）に示すタイミングチャートは、
CPU３１がビット変換回路３５を介して、DRAM４１に直
接アクセスし、所定のプログラムを実行する様子を表し
ている。なお、この例において実行されるプログラム
は、図４（Ａ）の例における場合と同様のプログラムで
ある。すなわち、CPU３１は所定のデータを読み取り、
それを演算処理し、演算結果をDRAM４１に記憶させる。

【００７９】時刻Ｔ11において、CPU３１は、ビット変
換回路３５を介して、DRAM４１にアクセスして、所定の
データの読み取り始める。ビット変換回路３５は、DRAM
４１から読み出されたデータのビット幅（１２８ビッ
ト）を、CPUバス１２に対応するビット幅（３２ビッ
ト）に変換する。なお、この例において、CPU３１がDRA
M４１から読み出すデータは、図４（Ａ）の例におい
て、CPU３１がSRAM３３から読み出すデータと同じであ
る。

【００８０】時刻Ｔ12において、CPU３１は、DRAM４１
からデータを読み取り終えると、読み取ったデータを演
算処理する。この例の場合におけるCPU３１の演算処理
時間（時刻Ｔ12乃至時刻Ｔ13）および演算結果は、図４
（Ａ）の例の場合におけるCPU３１の演算処理時間（時
刻Ｔ4乃至時刻Ｔ5）および演算結果と同じである。

【００８１】時刻Ｔ13において、CPU３１は、ビット変
換回路３５を介して、DRAM４１に演算結果を出力し、記
憶させる処理を開始する。ビット変換回路３５は、CPU
３１からのデータのビット幅を、システムバス１３に対
応するビット幅に変換して、DRAM４１に出力する。時刻
Ｔ14において、CPU３１は、演算結果をDRAM４１に書き
込み終える。

【００８２】ここで、図４（Ａ）と図４（Ｂ）の例の場
合における、プログラム全体の処理時間を比較する。図
４（Ａ）の例の場合、処理時間は時間ｔ0（時刻Ｔ1から
時刻Ｔ8までの時間）となり、図４（Ｂ）の場合、時間
ｔ10（時刻Ｔ11から時刻Ｔ14までの時間）となる。いま
の場合、時間ｔ0＞時間ｔ10となり、図４（Ｂ）の例の
場合の方がプログラム全体の処理時間が短い。

【００８３】このように、処理するデータが少量の場合
（DRAM４１へのアクセス回数が少ない場合）、CPU３１
は、ビット変換回路３５を介して、DRAM４１に直接アク
セスして、処理を実行する方が、SRAM３３にアクセスし
て処理を実行する場合より、処理時間を短くすることが
できる。

【００８４】以上においては、本発明をエンタテイメン
ト機に応用した場合を例として説明したが、その他の情
報処理装置に本発明を適用することもできる。

【００８５】なお、上記したような処理を行うコンピュ
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。

【００８６】

【発明の効果】請求項１に記載の情報処理装置、請求項
３に記載の情報処理方法、および請求項４に記載の提供
媒体によれば、第１のバスと第２のバスの間において、
プログラムとデータを別々に記憶させるようにしたの
で、制御手段は必要とするデータをより効率的に得るこ
とができる。

【００８７】請求項５に記載の情報処理装置、請求項６
に記載の情報処理方法、および請求項７に記載の提供媒
体によれば、第１のバスと第２のバスの間において、初
期値に基づいて生成したアドレスを利用してデータを転
送するようにたので、例えば、データを効率よく転送す
ることができる。

【００８８】請求項８に記載の情報処理装置、請求項１
０に記載の情報処理方法、および請求項１１に記載の提
供媒体によれば、例えば、第２の制御手段がデータを転
送することができるようにしたので、大量のデータを高
速に転送することができる。

【図面の簡単な説明】

【図１】本発明を適用したエンタテイメント機１の構成
例を示すブロック図である。

【図２】DMAによるデータ転送の処理手順を説明するフ
ローチャートである。

【図３】DMAによるデータ転送の様子を説明するタイミ
ングチャートである。

【図４】CPUバス１２およびシステムバス１３の状態を
表す図である。

【図５】従来のエンタテイメント機６０の構成例を示す
ブロック図である。

【図６】従来のDMAによるデータ転送の様子を説明する
タイミングチャートである。

【符号の説明】

１ エンタテイメント機， ２ 記録媒体， ３ ドラ
イブコントローラ，４ メインメモリ， １０ メイン
バス， １１ ホストバス， １２ CPUバス， １３
システムバス，２１ ホストCPU， ２２ FIFO，
２３ レジスト， ２４ ホストCPUダイレクトバス，
３１ CPU， ３２ ペリフェラル，３３ SRAM，
３４ 命令キャッシュ， ３５ ビット変換回路， ３
６ アドレスカウンタ， ４１ DRAM， ４２ DMAC，
４３ DSP， ５１ キャッシュメモリ， ６０ エ
ンタテイメント機

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プログラムとデータを記憶する第１の記
   憶手段と、 前記第１の記憶手段が接続されている第１のバスと、 前記第１の記憶手段を制御する制御手段と、 前記制御手段が接続されている第２のバスと を備え、 前記第１のバスに接続されているとともに、前記第２の
   バスに接続され、前記第１の記憶手段に記憶されている
   前記データのうち、前記制御手段に供給するデータを記
   憶する第２の記憶手段と、 前記第１のバスに接続されているとともに、前記第２の
   バスに接続され、前記第１の記憶手段に記憶されている
   前記プログラムのうち、前記制御手段に供給するプログ
   ラムを記憶する第３の記憶手段とを備えることを特徴と
   する情報処理装置。
2. 【請求項２】 前記第１のバスに接続されているととも
   に、前記第２のバスに接続され、前記第１のバスを介し
   て入力されるデータのビット幅を、前記第２のバスに対
   応するビット幅に変換する変換手段とをさらに備えるこ
   とを特徴とする請求項１に記載の情報処理装置。
3. 【請求項３】 プログラムとデータを記憶する記憶手段
   と、 前記記憶手段が接続されている第１のバスと、 前記記憶手段を制御する制御手段と、 前記制御手段が接続されている第２のバスと を備える情報処理装置の情報処理方法において、 前記記憶手段に記憶されている前記データのうち、前記
   制御手段に供給するデータを記憶する第１の記憶ステッ
   プと、 前記記憶手段に記憶されている前記プログラムのうち、
   前記制御手段に供給するプログラムを記憶する第２の記
   憶ステップとを含むことを特徴とする情報処理方法。
4. 【請求項４】 プログラムとデータを記憶する記憶手段
   と、 前記記憶手段が接続されている第１のバスと、 前記記憶手段を制御する制御手段と、 前記制御手段が接続されている第２のバスとを備える情
   報処理装置に、 前記記憶手段に記憶されている前記データのうち、前記
   制御手段に供給するデータを記憶する第１の記憶ステッ
   プと、 前記記憶手段に記憶されている前記プログラムのうち、
   前記制御手段に供給するプログラムを記憶する第２の記
   憶ステップとを含む処理を実行させるコンピュータが読
   み取り可能なプログラムを提供することを特徴とする提
   供媒体。
5. 【請求項５】 所定のデータを記憶する第１の記憶手段
   と、 前記第１の記憶手段が接続されている第１のバスと、 前記第１の記憶手段を制御する第１の制御手段と、 前記制御手段が接続されている第２のバスとを備え、 前記第１のバスに接続されているとともに、前記第２の
   バスに接続され、前記第１の記憶手段から転送されてく
   るデータを記憶する第２の記憶手段と、 前記第１の記憶手段または前記第２の記憶手段のいずれ
   か一方のアドレスを、初期値に基づいて生成する生成手
   段と、 前記第１の制御手段から要求があったとき、前記生成手
   段にアドレス生成のための前記初期値を設定し、前記生
   成手段により生成されるアドレスを利用して、前記第１
   の記憶手段と前記第２の記憶手段との間のデータ転送を
   制御する第２の制御手段とを備えることを特徴とする情
   報処理装置。
6. 【請求項６】 所定のデータを記憶する第１の記憶手段
   と、 前記第１の記憶手段が接続されている第１のバスと、 前記第１の記憶手段を制御する制御手段と、 前記制御手段が接続されている第２のバスと、 前記第１のバスに接続されているとともに、前記第２の
   バスに接続され、前記第１の記憶手段から転送されてく
   るデータを記憶する第２の記憶手段とを備える情報処理
   装置の情報処理方法において、 前記第１の記憶手段から転送されてくるデータを前記第
   ２の記憶手段に記憶させる記憶ステップと、 前記第１の記憶手段または前記第２の記憶手段のいずれ
   か一方のアドレスを、初期値に基づいて生成する生成ス
   テップと、 前記制御手段から要求があったとき、前記生成ステップ
   でのアドレス生成のために前記初期値を設定し、前記生
   成ステップで生成されるアドレスを利用して、前記第１
   の記憶手段と前記第２の記憶手段との間のデータ転送を
   制御する制御ステップとを含むことを特徴とする情報処
   理方法。
7. 【請求項７】 所定のデータを記憶する第１の記憶手段
   と、 前記第１の記憶手段が接続されている第１のバスと、 前記第１の記憶手段を制御する制御手段と、 前記制御手段が接続されている第２のバスと、 前記第１のバスに接続されているとともに、前記第２の
   バスに接続され、前記第１の記憶手段から転送されてく
   るデータを記憶する第２の記憶手段とを備える情報処理
   装置に、 前記第１の記憶手段から転送されてくるデータを前記第
   ２の記憶手段に記憶させる記憶ステップと、 前記第１の記憶手段または前記第２の記憶手段のいずれ
   か一方のアドレスを、初期値に基づいて生成する生成ス
   テップと、 前記制御手段から要求があったとき、前記生成ステップ
   でのアドレス生成のために前記初期値を設定し、前記生
   成ステップで生成されるアドレスを利用して、前記第１
   の記憶手段と前記第２の記憶手段との間のデータ転送を
   制御する制御ステップとを含む処理を実行させるコンピ
   ュータが読み取り可能なプログラムを提供することを特
   徴とする提供媒体。
8. 【請求項８】 プログラムとデータを記憶する第１の記
   憶手段と、 前記第１の記憶手段が接続されている第１のバスと、 前記第１の記憶手段を制御する第１の制御手段と、 前記第１の制御手段が接続されている第２のバスと、 前記第１の記憶手段と前記第１の制御手段を制御する第
   ２の制御手段と、 前記第２の制御手段が接続されている第３のバスとを備
   え、 前記第１のバスに接続されているとともに、前記第３の
   バスに接続され、前記第２の制御手段から出力される所
   定のデータを一時記憶し、出力のタイミングを調整する
   調整手段と、 前記第２の制御手段と前記第１の記憶手段との間のデー
   タ転送を制御する第３の制御手段と、 前記第２のバスに接続されているとともに、前記第３の
   バスに接続され、前記第１の制御手段と前記第２の制御
   手段との通信に用いられる所定のデータを記憶する第２
   の記憶手段と、 を備えることを特徴とする情報処理装置。
9. 【請求項９】 前記第２の制御手段と前記第１の記憶手
   段とを直接通信させる通信手段とをさらに備えることを
   特徴とする請求項８に記載の情報処理装置。
10. 【請求項１０】 プログラムとデータを記憶する記憶手
    段と、 前記記憶手段が接続されている第１のバスと、 前記記憶手段を制御する第１の制御手段と、 前記第１の制御手段が接続されている第２のバスと、 前記記憶手段と前記第１の制御手段を制御する第２の制
    御手段と、 前記第２の制御手段が接続されている第３のバスとを備
    える情報処理装置の情報処理方法において、 前記第１のバスに接続されているとともに、前記第３の
    バスに接続され、前記第２の制御手段から出力される所
    定のデータを一時記憶し、出力のタイミングを調整する
    調整ステップと、 前記第２の制御手段と前記記憶手段との間のデータ転送
    を制御する制御ステップと、 前記第１の制御手段と前記第２の制御手段との通信に用
    いられる所定のデータを記憶する記憶ステップと、 を含みことを特徴とする情報処理方法。
11. 【請求項１１】 プログラムとデータを記憶する記憶手
    段と、 前記記憶手段が接続されている第１のバスと、 前記記憶手段を制御する第１の制御手段と、 前記第１の制御手段が接続されている第２のバスと、 前記記憶手段と前記第１の制御手段を制御する第２の制
    御手段と、 前記第２の制御手段が接続されている第３のバスとを備
    える情報処理装置に、 前記第１のバスに接続されているとともに、前記第３の
    バスに接続され、前記第２の制御手段から出力される所
    定のデータを一時記憶し、出力のタイミングを調整する
    調整ステップと、 前記第２の制御手段と前記記憶手段との間のデータ転送
    を制御する制御ステップと、 前記第１の制御手段と前記第２の制御手段との通信に用
    いられる所定のデータを記憶する記憶ステップと、 前記第２の制御手段と前記記憶手段とを直接通信させる
    通信ステップとを含む処理を実行させるコンピュータが
    読み取り可能なプログラムを提供することを特徴とする
    提供媒体。