Nothing Special   »   [go: up one dir, main page]

ITUB20155408A1 - Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti - Google Patents

Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti Download PDF

Info

Publication number
ITUB20155408A1
ITUB20155408A1 ITUB2015A005408A ITUB20155408A ITUB20155408A1 IT UB20155408 A1 ITUB20155408 A1 IT UB20155408A1 IT UB2015A005408 A ITUB2015A005408 A IT UB2015A005408A IT UB20155408 A ITUB20155408 A IT UB20155408A IT UB20155408 A1 ITUB20155408 A1 IT UB20155408A1
Authority
IT
Italy
Prior art keywords
lands
electrically insulating
insulating layer
substrate
electrically conductive
Prior art date
Application number
ITUB2015A005408A
Other languages
English (en)
Inventor
Federico Giovanni Ziglioli
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to ITUB2015A005408A priority Critical patent/ITUB20155408A1/it
Priority to US15/159,212 priority patent/US20170133307A1/en
Publication of ITUB20155408A1 publication Critical patent/ITUB20155408A1/it
Priority to US16/269,300 priority patent/US20190172782A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H05K1/0289—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns having a matrix lay-out, i.e. having selectively interconnectable sets of X-conductors and Y-conductors in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0295—Programmable, customizable or modifiable circuits adapted for choosing between different types or different locations of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046—Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0538—8th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/07—Polyamine or polyimide
    • H01L2924/07025—Polyimide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09409—Multiple rows of pads, lands, terminals or dummy patterns; Multiple rows of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09945—Universal aspects, e.g. universal inner layers or via grid, or anisotropic interposer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0338—Transferring metal or conductive material other than a circuit pattern, e.g. bump, solder, printed component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0361—Stripping a part of an upper metal layer to expose a lower metal layer, e.g. by etching or using a laser
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189—Pressing leads, bumps or a die through an insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/143—Treating holes before another process, e.g. coating holes before coating the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
    • H05K2203/308—Sacrificial means, e.g. for temporarily filling a space for making a via or a cavity or for making rigid-flexible PCBs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

"Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione si riferisce ai substrati di packaging per dispositivi a semiconduttore.
Una o più forme di attuazione possono essere applicate per es. ai circuiti integrati (IC, "Integrated Circuit").
Sfondo tecnologico
Veduta la continua crescita dell'industria dei dispositivi a semiconduttore, esiste una richiesta costante di opzioni di packaging migliorate, per es. soluzioni che possano permettere di utilzzare uno stesso substrato/lead frame per die differenti con una specifica dimensione e una gamma più ampia di connessioni di ingresso/uscita (I/O, "Input/Output").
Scopo e sintesi
Uno scopo di una o più forme di attuazione è di contribuire a fornire tali miglioramenti.
Secondo una o più forme di attuazione, tale scopo può essere raggiunto per mezzo di un substrato di packaging per dispositivi a semiconduttore avente le caratteristiche richiamate nelle rivendicazioni che seguono.
Una o più forme di attuazione possono anche essere relative a un corrispondente dispositivo (per es. un circuito integrato) così come a un corrispondente procedimento.
Le rivendicazioni formano parte integrante della descrizione di una o più forme di attuazione come gui fornita.
Una o più forme di attuazione possono fornire un package che comprende zone ( "land") metalliche con due spessori differenti; un tipo di land con due facce esposte rispetto allo strato di compound isolante, 1'altro tipo avente soltanto una faccia esposta rispetto allo strato isolante.
In una o più forme di attuazione, una pista matallica stampata (linea conduttiva) può connettere una superficie superiore di due o più land di metallo ed un wire bonding, creando così una interconnessione tra il die e la pista di metallo.
Una o più forme di attuazione possono offrire uno o più dei seguenti vantaggi:
non è più necessario uno lead frame/substrato specifico per ciascun dispositivo;
- si può realizzare il wire bonding su una finitura dei contatti ( "lead finishing") standard;
si rende disponibile un'elevata flessibilità in termini di soluzioni di routing;
- applicabilità a package con contatti ( "leaded") con supporti dedicati pre-stampati.
Breve descrizione delle figure
Una o più forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle guali:
- la Figura 1, che comprende porzioni da a) ad e), è esemplificativa di fasi che possono essere coinvolte nelle forme di attuazione;
- la Figura 2, che comprende porzioni da a) a f), è esemplificativa di fasi che possono essere coinvolte nelle forme di attuazione;
- la Figura 3, che comprende le porzioni da a) a c), è esemplificativa di ulteriori fasi che possono essere coinvolte nelle forme di attuazione;
- le Figure 4 e 5 sono viste in pianta di dispositivi a semiconduttore comprendenti forme di attuazione; e
- le Figure 6 e 7 sono ulteriori viste in pianta di esempi di una possibile customizzazione di un substrato secondo forme di attuazione.
Si apprezzerà che per semplicità di rappresentazione le varie figure possono non essere rapresntate nella stessa scala.
Descrizione dettagliata
Nella descrizione che segue sono illustrati uno o più dettagli specifici, allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici, o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari.
Un riferimento a "una forma di attuazione" nel guadro della presente descrizione intende indicare che una particolare configurazione, struttura o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come "in una forma di attuazione" che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione . Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono 1'ambito di protezione o la portata delle forme di attuazione.
Una o più forme di attuazione possono trarre vantaggio dalla disponibilità di stampanti a inchiostro metallico (per es. stampanti a getto di inchiostro aerosol o aerosol ink jet printer).
Nel settore dell'elettronica, queste stampanti sono usate principalmente per produrre piste di metallo (vale a dire, linee conduttive) su substrati, quali per es. le schede a circuito stampato - PCB ( "Printed Circuit Board").
I sistemi a getto di aerosol possono produrre in modo affidabile circuiti con caratteristiche ultra-fini al di là delle capacità, per es., dei processi a film spesso e a getto di inchiostro.
Per esempio, numerosi materiali possono essere "scritti" con una risoluzione fino a 20 pm, con una lunghezza totale di ciascuna interconnessione per es. di 1,5 mm con un throughput per un singolo ugello che raggiunge fino a 5.000 interconnessioni all'ora. Una testina per stampante a getto di aerosol è molto scalabile e può supportare per es. 2, 3, 5, o più ugelli per volta, in funzione del passo ( "pitch"), permettendo throughput dell'ordine si 25.000 interconnessioni all'ora o più.
A puro titolo di esempio, materiali suscettibili di essere stampati possono comprendere metalli (per es. oro, platino, argento, nichel, rame, alluminio), materiali a inchiostro resistivo (per es. carbonio, rutenato), conduttori non metallici (per es. nanotubi di carbonio a parete singola, nanotubi di carbonio a multi-parete, PEDOT:PSS), materiali dielettrici e adesivi (per es. poliammide, polivinilpirrolidone (PVP), Teon AF, adesivi SU-8, rivestimenti opachi, adesivi UV (acrilici UV), semiconduttori (per es. semiconduttori organici), solventi, acidi e basi, fotoresist e resist per incisione ("etch"), DNA, proteine, enzimi.
Gli schemi delle Figure 1 e 2 sono esemplificativi di modi per produrre un substrato di package 10 in cui il substrato comprende due tipi di porzioni elettricamente conduttive o "land" (per es. di metallo) con due spessori differenti:
- un tipo di land, 12a, è abbastanza spesso da avere due facce opposte che sono esposte su entrambe le superfici (superiore e inferiore, nelle figure) di uno strato di compound isolante 14,
- 1'altro tipo di land, 12b, è meno spesso e così ha soltanto una faccia esposta su una superficie (per es. guella superiore, nelle figure) dello strato di compound isolante 14.
La seguenza di fasi nelle porzioni da a) ad e) della Figura 1 è esemplificativa di un processo basato su incisione (etching-based) per produrre un tale substrato, il processo comprendendo per es.:
a) una prima fase di incidere un supporto 120 laminare, per es. di rame, coprendo nel contempo certe porzioni di un lato (gui, inferiore) del supporto con uno strato di resist 122a in modo tale per cui porzioni rialzate 122 che è previsto che formino dei "precursori" dei primi land 12a rimangano su tale lato come risultato dell'incisione;
b) formare conduttori 124, per es . tramite placcatura delle superfici delle porzioni rialzate 122;
- c) una seconda fase di incidere il supporto di rame 120 coprendo con uno strato di resist 122b le superfici placcate 124 delle porzioni rialzate 122 così come aree selezionate del supporto 120 in modo da formare porzioni incavata (indented) nel supporto 120 tra le aree selettivamente coperte dallo strato di resist 122b;
- d) pre-stampare sulla superficie "scolpita" (qui, inferiore) del supporto 120 un compound di stampaggio di package 14 elettricamente isolante (di un qualsiasi tipo noto adatto a tale scopo) in modo tale che il compound 14 copra la superficie del supporto tra le porzioni rialzate 122 (primi land 12a), penetrando anche nel contempo nelle porzioni incavate formate tra le aree precedentemente coperte dallo strato di resist 122b (che può essere rimosso prima di stampare il compound di stampaggio del package 14 sul supporto 120);
e) rimuovere (per es. mediante levigazione) il materiale del supporto sul lato opposto (qui, superiore) del supporto 120 per uno spessore sufficiente ad esporre il compound di stampaggio (solidificato) 14 nelle porzioni incavate.
Come risultato, le superfici placcate 124 delle porzioni rialzate 122 formeranno - nei primi land 12a - per es. una schiera ( "array") di pad del substrato (per es. pad placcati) 124 su un lato o una superficie (qui, inferiore) del substrato risultante, mentre le porzioni rimanenti del supporto 120 selettivamente coperte dallo strato di resist 122b (si veda la porzione c) della Figura 1) formeranno per es. una schiera di secondi land 12b sull'altro lato o sull'altra superficie (qui, superiore) del substrato risultante, vale a dire per es. una schiera matriciale di bonding pad mutuamente isolati dal compound 14 penetrato nelle porzioni incavate tra di essi.
Tecnologie ed apparecchiature utilizzabili per attuare ciascuna delle fasi della Figura 1 sono note nella tecnica, il che rende superfluo fornire qui una descrizione più dettagliata.
La sequenza di fasi nelle porzioni da a) a f) della Figura 2 è esemplificativo di un processo basato sulla crescita (graoth-based) per produrre un substrato simile, il processo comprendendo per es.:
a) una prima fase di fare crescere (per es. chimicamente) formazioni elettricamente conduttive (per es. di rame) 112a e 12b su un lato (qui, inferiore) di un supporto "sacrificale" 220 per es. di acciaio inossidabile (per es. 100 micron - 100.IO<-6>m) o di altre leghe di metallo adatte con le formazioni 12b (per es. già i secondi land) almeno leggermente più sottili delle formazioni 112a (essendo previsto che queste ultime formino dei "precursori" dei primi land 12a);
- b) mascherare con un materiale di mascheratura 222 il lato del supporto 220 sul quale sono state fatte crescere le formazioni 112a, 12b con un materiale di mascheratura abbastanza spesso da coprire le formazioni 12b, lasciando scoperte nel contempo le formazioni 112a;
c) una seconda fase di fare crescere (per es. chimicamente) un materiale elettricamente conduttivo (per es. rame) 112b sulle formazioni 112a al fine di completare i primi land 12a formando dei conduttori 124, per es. mediante placcatura sulle superfici dei primi land 12a così completati;
d) stampare sulla superficie "scolpita" (qui di nuovo, inferiore) del supporto 220, opzionalmente dopo la rimozione del materiale di maschera 222, un compound di stampaggio del package elettricamente isolante 14 (di un qualsiasi tipo noto adatto a tale scopo), in modo tale che il compound 14 copra la superficie del supporto tra le porzioni rialzate (primi land 12a) penetrando anche nel contempo nelle porzioni incavate formate tra i secondi land 12b;
e) rimuovere (per es. mediante pelatura) il materiale del supporto sacrificale 220.
Come risultato, le superfici placcate 124 delle porzioni rialzate 122 formeranno - in corrispondenza dei primi land 12a - per es. una schiera di pad del substrato (per es. pad placcati) 124 su un lato o una superficie (qui, inferiore) del substrato risultante, mentre i secondi land 12b sull'altra superficie (qui, superiore ) del substrato risultante formeranno per es. una schiera a matrice di bonding pad reciprocamente isolati dal compound 14 penetrato nelle porzioni incavate fra di essi.
Può quindi essere applicata una finitura della superficie superiore come indicato schematicamente in 224 nella porzione f ) della Figura 2, con tale finitura suscettibile di essere effettuata anche dopo la fase della porzione e) della Figura 1.
Qui di nuovo, le tecnologie e le apparecchiature da usare nell'effettuazione di ciascuna delle fasi della Figura 2 sono note nella tecnica, il che rende superfluo fornire qui una descrizione più dettagliata.
In una o più forme di attuazione, entrambi i processi esemplificati nelle Figure 1 e 2 possono rendere possibile produrre un substrato per montare dispositivi a semiconduttore, il substrato comprendendo uno strato elettricamente isolante 14 avente una prima e una seconda superficie opposte (superiore e inferiore, nelle figure), lo strato elettricamente isolante 14 avendo uno spessore tra la prima e la seconda superficie opposte, il substrato comprendendo (per es. una schiera di ) primi land elettricamente conduttivi 12a e (per es. una schiera di) secondi land elettricamente conduttivi 12b (formati, per es. integrati) nello strato elettricamente isolante 14, in cui:
- i primi land 12a si estendono attraverso 1'intero spessore dello strato elettricamente isolante 14 e sono esposti sia sulla prima sia sulla seconda superficie opposte dello strato elettricamente isolante 14,
- i secondi land 12b hanno uno spessore minore dello spessore dello strato elettricamente isolante 14 e sono esposti soltanto sulla prima superficie (per es. superiore) dello strato elettricamente isolante 14.
In una o più forme di attuazione, i primi land 12a e i secondi land 12b possono essere esposti alla prima superficie dello strato elettricamente isolante 14 a filo con essa: si veda per es. la Figura 1, porzione e) o la Figura 2, porzioni e) e f).
In una o più forme di attuazione, i primi land 12a possono comprendere dei pad di contatto 124 in corrispondenza della seconda superficie dello strato elettricamente isolante 14.
In una o più forme di attuazione come esemplificate nella Figura 1, produrre un substrato 10 come esemplificato in precedenza può comprendere:
incidere una superficie di un supporto laminare elettricamente conduttivo (per es. 120) producendo porzioni rialzate in modo da provvedere detti primi land (per es.
12a),
incidere ulteriormente detta superficie di detto supporto laminare in modo da provvedere porzioni incavate in detto supporto tra detti secondi land (per es. 12b),
stampare su detta superficie di detto supporto laminare un materiale di stampaggio elettricamente isolante (per es. 14), per cui il materiale di stampaggio copre detta superficie di detto supporto laminare tra dette porzioni rialzate, penetrando anche nel contempo in dette porzioni incavate, e
- rimuovere il materiale di detto supporto laminare elettricamente conduttivo sulla superficie opposta a detta superficie incisa in modo da esporre il compound di stampaggio in dette porzioni incavate.
In una o più forme di attuazione come esemplificate nella Figura 2, produrre un substrato 10 come esemplificate in precedenza può comprendere:
fare crescere prime e seconde formazioni elettricamente conduttive su una superficie di uno strato di supporto sacrificale (per es. 220), dette seconde formazioni elettricamente conduttive formando detti secondi land (per es. 12b),
- applicare un materiale di mascheratura (per es. 222) su detta superficie di detto strato di supporto sacrificale in modo da coprire dette seconde formazioni, lasciando scoperte nel contempo dette prime formazioni,
fare crescere ulteriormente un materiale elettricamente conduttivo su dette prime formazioni in modo da completare detti primi land (per es. 12a),
stampare su detta superficie di detto strato di supporto sacrificale un materiale di stampaggio elettricamente isolante (per es. 14) in modo da coprire detto strato di supporto sacrificale tra detti primi land e da penetrare nelle porzioni incavata tra detti secondi land, e
- rimuovere lo strato di supporto sacrificale.
Indipendentemente dall'approccio adottato, in una o più forme di attuazione, le strutture ottenute come risultato delle fasi esemplificate nella Figura 1 o nella Figura 2 possono essere sottoposte a fasi ulteriori come esemplificate nella Figura 3 con 1'obiettivo di produrre un package con un substrato 10 dove per es. possono essere stampate piste di metallo 20 (linee elettricamente conduttive), eventualmente con una stampa a getto di inchiostro/getto di inchiostro aerosol, per connettere alle loro superfici superiori (per es. alla superficie superiore dello strato isolante 14) uno o più land 12a, 12b con un wire bonding 22 per provvedere una connessione elettrica tra un dispositivo a semiconduttore (per es. un die di un circuito integrato IC) e tali piste o linee conduttive. Si apprezzerà che, al fine di evidenziare la flessibilità intrinseca di una o più forme di attuazione, la porzione c) della Figura 3 rappresenta deliberatamente una configurazione ( "pattern") differente di secondi land 12b rispetto alla porzione b).
Una o più forme di attuazione possono così comprendere linee elettricamente conduttive 20 sulla prima superficie (per es. superiore) dello strato elettricamente isolante 14 per accoppiare primi land 12a selezionati con secondi land 12b selezionati.
Una o più forme di attuazione possono così provvedere un dispositivo a semiconduttore comprendente un substrato come qui esemplificato, con uno o più die a semiconduttore IC sulla prima superficie dello strato elettricamente isolante 14, con la previsione di un wire bonding 22 per accoppiare elettricamente il die/i die a semiconduttore IC con primi land 12a e/o secondi land 12b selezionati .
In una o più forme di attuazione, le linee o le piste stampate a inchiostro 20 possono avere una larghezza da 50 a 100 micron (da 50 a 100.IO<-6>m) con uno spessore multistrato da 10 a 20 micron (da 10 a 20.IO<-6>m), per es. per quelle applicazioni nelle quali può essere desiderabile una resistività inferiore per uno specifico I/O, con un filo adatto per fare da ponte da differenti pad (con dimensioni appropriate) .
Le Figure 4 e 5 illustrano alcune possibilità ed alcuni esempi schematici di routing con stampa a inchiostro metallico sulle schiere 12a, 12b che può basarsi su specifici requisiti di die, per es. da 100 a 20 micron (da 100 a 20.IO<-6>m) di piste di metallo, 50 micron (50.IO<-6>m) di passo.
Le Figure 6 e 7 illustrano alcuni possibili esempi di customizz azione di un substrato . In base per es. al portafoglio prodotti , alla dimensione del die ed ai requisiti di I/O, si può definire un progetto di un substrato "universale" in modo da soddisfare un grande numero di applicazioni .
Una o più forme di attuazione come qui esemplificate possono cosi offrire uno o più dei seguenti vantaggi:
- uno stesso substrato/lead frame può essere usato per differenti die con dimensione specifiche e una gamma più ampia di connessioni di I/O;
- flessibilità di uso;
- campionamento rapido per 1'effettuazione di prove e la prototipizzazione ;
- routing facilitato secondo requisiti specifici;
- si può sviluppare un progetto ball-grid array (BGA) anche su package con lead frame (LF).
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare , anche in modo apprezzabile , rispetto a quanto è stato descritto puramente a titolo di esempio, senza uscire dall' ambito di protezione .
L'ambito di protezione è definito dalle rivendicazioni annesse .

Claims (10)

  1. RIVENDICAZIONI 1 . Substrato per montare dispositivi a semiconduttore, il substrato comprendendo uno strato elettricamente isolante (14) avente una prima e una seconda superficie opposte , lo strato elettricamente isolante (14) avendo uno spessore tra detta prima e detta seconda superficie opposte , il substrato comprendendo primi (12a) e secondi (12b) land elettricamente conduttivi in detto strato elettricamente isolante (14), in cui: detti primi land (12a) si estendono attraverso 1'intero spessore di detto strato elettricamente isolante (14 ) e sono esposti sia sulla prima sia sulla seconda superficie opposte dello strato elettricamente isolante (14) , - detti secondi land (12b) hanno uno spessore minore dello spessore dello strato elettricamente isolante (14) e sono esposti soltanto nella prima superficie dello strato elettricamente isolante (14).
  2. 2 . Substrato secondo la rivendicazione 1, in cui detti primi land (12a) e detti secondi land (12b) sono esposti su detta prima superficie dello strato elettricamente isolante (14) a filo con essa.
  3. 3. Substrato secondo la rivendicazione 1 o la rivendicazione 2, in cui detti primi land (12a) comprendono dei pad di contatto (124) su detta seconda superficie dello strato elettricamente isolante (14).
  4. 4. Substrato secondo una qualsiasi delle rivendicazioni precedenti , comprendente linee elettricamente conduttive (20) sulla prima superficie dello strato elettricamente isolante (14) che accoppiano primi land (12a) selezionati con secondi land (12b) selezionati.
  5. 5. Substrato secondo la rivendicazione 4, in cui dette linee elettricamente conduttive (20) comprendono linee stampate .
  6. 6. Substrato secondo la rivendicazione 5, in cui dette linee elettricamente conduttive (20) comprendono linee stampate a getto di inchiostro, preferibilmente linee stampate a getto di inchiostro aerosol.
  7. 7. Dispositivo a semiconduttore , comprendente: un substrato (10) secondo una gualsiasi delle rivendicazioni da 1 a 6, - almeno un die a semiconduttore (IC) su detta prima superficie dello strato elettricamente isolante (14 ), - un wire bonding (22) che accoppia elettricamente detto almeno un die a semiconduttore (IC) con primi land (12a) e/o secondi land (12b) selezionati.
  8. 8. Procedimento per provvedere un substrato per montare dispositivi a semiconduttore , il procedimento comprendendo : - provvedere uno strato elettricamente isolante (14) avente una prima e una seconda superficie opposte , lo strato elettricamente isolante (14) avendo uno spessore tra detta prima e detta seconda superficie opposte, provvedere primi (12a) e secondi (12b) land elettricamente conduttivi nello strato elettricamente isolante (14) , in cui: detti primi land (12a) si estendono attraverso 1'intero spessore di detto strato elettricamente isolante (14) e sono esposti sia sulla prima sia sulla seconda superficie opposte dello strato elettricamente isolante (14), - detti secondi land (12b) hanno uno spessore minore dello spessore dello strato elettricamente isolante (14) e sono esposti soltanto nella prima superficie dello strato elettricamente isolante (14).
  9. 9. Procedimento secondo la rivendicazione 8, comprendente: incidere una superficie di un supporto laminare elettricamente conduttivo (120) producendo porzioni rialzate (122) in modo da provvedere detti primi land (12a), incidere ulteriormente detta superficie di detto supporto laminare (120) in modo da provvedere porzioni incavata in detto supporto (120) tra detti secondi land (12b), stampare su detta superficie di detto supporto laminare (120) un materiale di stampaggio elettricamente isolante (14), per cui il materiale di stampaggio (14) copre detta superficie di detto supporto laminare (120) tra dette porzioni rialzate (122), penetrando anche nel contempo in dette porzioni incavate, e rimuovere detto materiale del supporto laminare elettricamente conduttivo (120) sulla superficie opposta a detta superficie incisa in modo da esporre il compound di stampaggio (14) in dette porzioni incavate.
  10. 10. Procedimento secondo la rivendicazione 8, comprendente: fare crescere prime (112a) e seconde (12b) formazioni elettricamente conduttive su una superficie di uno strato di supporto sacrificale (220), dette seconde formazioni elettricamente conduttive formando detti secondi land (12b), applicare un materiale di mascheratura (222) su detta superficie di detto strato di supporto sacrificale (220) in modo da coprire dette seconde formazioni (12b), lasciando scoperte nel contempo dette prime formazioni (112a), fare crescere ulteriormente un materiale elettricamente conduttivo (112b) su dette prime formazioni (112a) in modo da completare detti primi land (12a), stampare su detta superficie di detto strato di supporto sacrificale (220) un materiale di stampaggio elettricamente isolante (14) in modo da coprire detto strato di supporto sacrificale (220) tra detti primi land (12a) e da penetrare nelle porzioni incavate tra detti secondi land (12b), - rimuovere lo strato di supporto sacrificale (220).
ITUB2015A005408A 2015-11-10 2015-11-10 Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti ITUB20155408A1 (it)

Priority Applications (3)

Application Number Priority Date Filing Date Title
ITUB2015A005408A ITUB20155408A1 (it) 2015-11-10 2015-11-10 Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti
US15/159,212 US20170133307A1 (en) 2015-11-10 2016-05-19 Packaging substrate for semiconductor devices, corresponding device and method
US16/269,300 US20190172782A1 (en) 2015-11-10 2019-02-06 Packaging substrate for semiconductor devices, corresponding device and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
ITUB2015A005408A ITUB20155408A1 (it) 2015-11-10 2015-11-10 Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti

Publications (1)

Publication Number Publication Date
ITUB20155408A1 true ITUB20155408A1 (it) 2017-05-10

Family

ID=55315665

Family Applications (1)

Application Number Title Priority Date Filing Date
ITUB2015A005408A ITUB20155408A1 (it) 2015-11-10 2015-11-10 Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti

Country Status (2)

Country Link
US (2) US20170133307A1 (it)
IT (1) ITUB20155408A1 (it)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114953432A (zh) * 2022-05-20 2022-08-30 合肥本源量子计算科技有限责任公司 气溶胶喷射打印制作信号传输线的方法及应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020132A1 (en) * 2002-05-01 2008-01-24 Amkor Technology, Inc. Substrate having stiffener fabrication method
US20080128288A1 (en) * 2005-02-21 2008-06-05 Tessera Interconnect Materials, Inc. Method of manufacturing a multi-layer wiring board using a metal member having a rough surface

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6930256B1 (en) * 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6930381B1 (en) * 2002-04-12 2005-08-16 Apple Computer, Inc. Wire bonding method and apparatus for integrated circuit
JP4146826B2 (ja) * 2004-09-14 2008-09-10 カシオマイクロニクス株式会社 配線基板及び半導体装置
JP2011527830A (ja) * 2008-07-09 2011-11-04 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 導体間隙が縮小された超小型電子相互接続素子
US8372741B1 (en) * 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
WO2014083938A1 (ja) * 2012-11-28 2014-06-05 コニカミノルタ株式会社 透明電極の製造方法および有機ｅｌ素子
US9609751B2 (en) * 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020132A1 (en) * 2002-05-01 2008-01-24 Amkor Technology, Inc. Substrate having stiffener fabrication method
US20080128288A1 (en) * 2005-02-21 2008-06-05 Tessera Interconnect Materials, Inc. Method of manufacturing a multi-layer wiring board using a metal member having a rough surface

Also Published As

Publication number Publication date
US20170133307A1 (en) 2017-05-11
US20190172782A1 (en) 2019-06-06

Similar Documents

Publication Publication Date Title
CN101785106B (zh) 包括半导体组件的半导体装置及其制造方法
TWI413189B (zh) 在半導體基板上由印刷形成之導電結構
Miettinen et al. Inkjet printed system-in-package design and manufacturing
WO2014133563A1 (en) Printed circuit board fluid flow structure and method for making a printed circuit board fluid flow structure
CN106457299B (zh) 印刷纵横比高的图案
US20130277864A1 (en) Method for producing a component and device comprising a component
CN107175939B (zh) 用于印刷线路制程的印章及其制造方法以及印刷线路制程
ITUB20155408A1 (it) Substrato di packaging per dispositivi a semiconduttore, dispositivo e procedimento corrispondenti
CN114424679A (zh) 使用微通道进行互连的方法和装置
US9899339B2 (en) Discrete device mounted on substrate
Votzke et al. Stenciled liquid metal paste for robust stretchable electrical interconnects
US20160023461A1 (en) Printed circuit board fluid flow structure and method for making a printed circuit board fluid flow structure
US10272680B2 (en) Fluid ejection device
CN113273319A (zh) 使用毛细管微流控形成电互连
JP2005276983A (ja) 電子部品およびその製造方法と印刷方法
US10479085B2 (en) Printhead electrical interconnects
TWI333819B (en) Printing template of legend and method of manufacturing printed circuit board using the same
JP2008022013A (ja) 導電性構造
JP2018098448A (ja) フレキシブルプリント基板の製造方法
EP2248401B1 (de) Verfahren zur herstellung von leiterplatten mit bestückten bauelementen
CN105632898A (zh) 一种厚膜光刻加工方法
JP6022110B1 (ja) プリント配線基板及びプリント配線基板の製造方法
KR101055527B1 (ko) 패턴부의 리페어 구조 및 리페어 방법
KR20110058605A (ko) 전자인쇄를 이용한 전자디스플레이의 패널형성
IT201900009600A1 (it) Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente