DE69328743T2

DE69328743T2 - Halbleiteranordnung

Info

Publication number: DE69328743T2
Application number: DE69328743T
Authority: DE
Inventors: Tadashi Nishimura; Yasuo Yamaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-30
Filing date: 1993-03-29
Publication date: 2000-09-07
Anticipated expiration: 2013-03-30
Also published as: EP0836194A2; DE69328743D1; US5557231A; EP0836194A3; EP0564204A3; EP0564204A2; EP0836194B1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, welche einen MOS(Metalloxidhalbleiter)- Feldeffekttransistor (im folgenden als "MOSFET" bezeichnet) aufweist, der auf einem Halbleitersubstrat gebildet ist, und insbesondere auf eine Verbesserung im Liefern einer Substratvorspannungsspannung.

Beschreibung der Hintergrundtechnik

Allgemein ist eine Halbleitervorrichtung, wie beispielsweise ein dynamischer Direktzugriffsspeicher und ein statischer Direktzugriffsspeicher durch eine Anzahl von MOS-Transistoren gebildet, die auf einem Halbleitersubstrat gebildet sind. Normalerweise wird das Potential des Halbleitersubstrats in einem vorbestimmten Bereich einer derartigen Halbleitervorrichtung konstant gehalten.
Fig. 20 ist ein schematisches Blockdiagramm einer derartigen Halbleitervorrichtung. Es wird auf Fig. 20 Bezug genommen, die Halbleitervorrichtung 100 weist eine Funktionsschaltung (oder interne Schaltung) 110 und eine Substratspannungserzeugungsschaltung 120 auf, die auf einem einzelnen Halbleitersubstrat gebildet sind. Die Funktionsschaltung 110 wird durch eine Anzahl von MOS-Transistoren zum Ausführen von Funktionen, die für die Halbleitervorrichtung 100 nötig sind, gebildet. Diese Substratvorspannungserzeugungsschaltung 120 wird auch durch MOS- Transistoren gebildet und erzeugt eine Substratvorspannungsspan nung VBB zum Halten des Halbleitersubstrats 1 auf einem vorbestimmten negativen Potential.
Fig. 21 ist eine Querschnittsansicht, die einen Abschnitt einer Querschnittsstruktur einer allgemeinen integrierten Schaltungsvorrichtung zeigt. Die in Fig. 20 gezeigte Funktionsschaltung 110 weist die in Fig. 21 gezeigte Schnittstruktur auf. Fig. 21 zeigt als ein Beispiel einen NMOS-Transistor und Verbindungen, die in der Peripherie davon vorgesehen sind. Es wird auf Fig. 21 Bezug genommen, der NMOS-Transistor weist N-Typ- Dotierstoffbereiche 2 und 3, die als eine Source und ein Drain dienen, welche nahe der Hauptoberfläche des Halbleitersubstrats 1 gebildet sind, und eine Gateelektrode 5 auf. Ein dünner dielektrischer Gate-Film 4 ist zwischen der Gateelektrode 5 und dem Substrat 1 gebildet. P-Typ-Dotierstoffe einer niedrigen Konzentration (z. B. 10¹&sup6; bis 10¹&sup7;/cm³) sind in das Halbleitersubstrat unterhalb der Gateelektrode 5 eingebaut. N-Typ-Dotierstoffe einer hohen Konzentration (z. B. 10¹&sup9; bis 10²¹ cm³) sind in den Sourcebereich 2 und den Drainbereich 3 eingebaut. Verbindungsschichten 22 und 23, welche einen niedrigen Widerstand besitzen, sind durch Kontaktlöcher, die in einer Zwischenschichtisolierschicht 24 gebildet sind, mit der Gateelektrode 5, dem Sourcebereich 2 und dem Drainbereich 3 verbunden.
In dem wie oben beschrieben gebildeten MOS-Transistor werden, wenn eine positive Spannung an die Gateelektrode 5 angelegt wird, N-Typ-Ladungsträger (Elektronen) an einem oberen Schichtabschnitt des Siliziumsubstrats 1 des P&supmin;-Bereichs induziert. Spezieller wird die Oberfläche des Siliziumsubstrats 1 zum N-Typ invertiert, so daß die Oberfläche des Siliziumsubstrats 1 den selben Leitfähigkeitstyp wie derjenige des Sourcebereichs 2 und des Drainbereichs 3 besitzt. Daher wird es für einen Strom möglich, zwischen dem Drainbereich und dem Sourcebereich zu fließen. Die Konzentration der N-Typ-Ladungsträger, die auf der Oberfläche des Siliziumsubstrats 1 angeregt werden, ändert sich abhängig von der an die Gateelektrode 5 angelegten Spannung, und deshalb kann die Stärke des Stromes, der zwischen dem Sourcebereich 2 und dem Drainbereich 3 fließt durch die Gatespannung gesteuert werden.
Im Betrieb werden, wenn der NMOS-Transistor leitend gemacht wird, heiße Elektronen und Löcher, welche Paare bilden, in der Nähe des Drainbereichs 3 erzeugt. Die meisten der erzeugten heißen Elektronen fließen zum dem Drainbereich 3. Weiterhin fließen die meisten der erzeugten Löcher zu dem Siliziumsubstrat 1. Daher steigt das Potential des Siliziumsubstrats 1. Der Anstieg des Potentials des Siliziumsubstrats 1 verursacht das folgende Problem.
Da die PN-Übergänge zwischen dem P-Typ-Siliziumsubstrat 1 und dem Sourcebereich 2 und dem zwischen dem Substrat 1 und dem Drainbereich 3 gebildet sind, werden die PN-Übergänge zu dem Vorwärtsvorspannungszustand gebracht. Demgemäß fließt ein Leckstrom zwischen dem Siliziumsubstrat 1 und dem Sourcebereich 2 und dem Drainbereich 3. Folglich gibt es eine Möglichkeit, daß der Kanal zwischen dem Sourcebereich 2 und dem Drainbereich 3 nicht gebildet wird, oder daß das zu übertragende Signal verzögert wird.
Um die oben genannten Probleme zu verhindern, ist die Substratvorspannungs-Erzeugungsschaltung 120 zum Halten des Potentials VBB des Substrats 1 bei z. B. ungefähr -1V vorgesehen.
Der herkömmliche Betrieb zum Liefern einer Substratvorspannung wird mit Bezug auf Fig. 22 beschrieben werden. Fig. 22 zeigt die Schwellenspannungen und die Treiberfähigkeit des Lieferns von Strom, wenn das Substratvorspannungspotential auf -1V gesetzt ist. Es wird auf Fig. 22 Bezug genommen, die durchgezogenen Linien stellen die Schwellenspannung und die Treiberfähigkeit des Lieferns von Strom dar, wenn das Substratvorspannungspotential bei -1V ist. In der Figur stellt (a) das Substratvorspannungspotential, (b) die Schwellenspannungen des NMOS-Transistors und (c) die Treiberfähigkeit des Lieferns von Strom des NMOS- Transistors dar.
Eine konstante Substratvorspannung (in Fig. 22, -1V) wird an das Siliziumsubstrat 1 angelegt, egal, ob es sich in einem aktiven Zustand oder in einem Bereitschaftszustand befindet. Die Schwellenspannung ändert sich in die negative Richtung, wenn die Substratvorspannung sich in die positive Richtung ändert. Durch die Änderung der Schwellenspannung ändert sich auch die Treiberfähigkeit des Lieferns von Strom. In dem NMOS-Transistor steigt, wenn die Schwellenspannung sich in die negative Richtung ändert, die Treiberfähigkeit des Lieferns von Strom, während in einem PMOS-Transistor, wenn die Schwellenspannung sich in die positive Richtung ändert, die Treiberfähigkeit des Lieferns von Strom ansteigt. Jedoch wird in dem herkömmlichen Verfahren des Lieferns der Substratvorspannung eine konstante Substratvorspannung angelegt, und deshalb ändert sich die Schwellenspannung und die Stromlieferungs-Treiberfähigkeit nicht wie in Fig. 22 gezeigt ist.
Da die herkömmliche Halbleitervorrichtung wie oben beschrieben strukturiert ist, wird, wenn die Schwellenspannung gesetzt ist, um den Leckstrom in dem Bereitschaftszustand zu minimieren, die Treiberfähigkeit des Lieferns von Strom bei dem aktiven Zustand klein, was einen Hochgeschwindigkeitsbetrieb verhindert.
Umgekehrt steigt, falls die Treiberfähigkeit des Lieferns von Strom angestiegen ist, und die Schwellenspannung niedriger gemacht ist, um den NMOS-Transistor bei einer hohen Geschwindigkeit zu betreiben, der Leckstrom in dem Bereitschaftszustand an.
Nun offenbart die Japanische Patentoffenlegung Nr. 3-29183 eine Halbleiterspeichervorrichtung, in der ein Substratpotential zwischen einem aktiven Zustand und einem Bereitschaftszustand geschaltet wird, und in der eine tiefere Substratvorspannungsspan nung beim Bereitschaftszustand angelegt wird, als beim aktiven Zustand.
Fig. 23 ist ein Blockdiagramm, das die Vorrichtung zum Schalten der Substratvorspannung, die in dem oben genannten Artikel offenbart ist, zeigt. Es wird auf Fig. 23 Bezug genommen, diese Vorrichtung weist eine Identifizierungsschaltung 101 zum Identifizieren des aktiven Modus und des Bereitschaftsmodus; eine Substratpotentialerzeugungsschaltung 102 mit einer großen Stromtreiberfähigkeit zum Erzeugen eines zweiten Substratpotentials beim aktiven Zustand; eine Substratpotentialerzeugungsschaltung 103 mit einer kleineren Stromtreiberfähigkeit zum Erzeugen eines ersten Substratpotentials, das eine tiefere Rückwärtsvorspannung verursacht als das zweite Substratpotential beim Bereitschaftszustand; eine Vergleicherschaltung 104 zum Vergleichen des Substratpotentials und eines Referenzpotentials, das dem zweiten Substratpotential entspricht; eine Vergleicherschaltung 105 zum Vergleichen des Substratpotentials mit einem Referenzpotential, das dem ersten Substratpotential entspricht; und einen Steuerabschnitt 106 zum Auswählen einer der Substratpotentialerzeugungsschaltungen 102 und 103 als Reaktion auf ein Ausgabesignal von der Identifizierungsschaltung 101 und konstant halten des Substratpotentials, das durch die ausgewählte Substratpotentialerzeugungsschaltung als Reaktion auf Ausgabesignale von den Vergleicherschaltungen 104 und 105 erzeugt wird, auf.
Die Stromtreiberfähigkeit der Substratpotentialerzeugungsschaltung 102 ist kleiner als diejenige der Schaltung 103, da beim Bereitschaftszustand das erste Substratpotential nur zum Verhindern des Verlusts der in der Speicherzelle gespeicherten Daten erzeugt wird. Jedoch gibt es, da die Stromtreiberfähigkeit klein ist, eine Möglichkeit, daß der PN-Übergang in den Vorwärtsvorspannungszustand durch externes Rauschen gesetzt wird. Um den Vorwärtsvorspannungszustand zu verhindern, wird das erste Substratpotential auf ein Potential gesetzt, das eine tiefe Rückwärtsvorspannung vorsieht.
In diesem Stand der Technik ist das zweite Substratpotential zum Vorsehen einer flacheren Vorspannung als das erste Substratpotential gemacht, da es in dem aktiven Zustand ein internes Signal (z. B. Wortleitungen des Speichers) gibt, welches angehoben wird, um höher zu sein als die Versorgungsspannung, und wenn die selbe Rückwärtsvorspannung wie das erste Substratpotential angelegt wird, gibt es eine Möglichkeit, daß die Durchbruchsspannung des PN-Übergangs überstiegen wird.
Im Betrieb erkennt, wenn ein Signal, das den aktiven Modus bestimmt, extern eingegeben wird, die Identifizierungsschaltung 101, daß es in dem aktiven Modus ist, und läßt den Steuerabschnitt 106 in einer Weise entsprechend des aktiven Modus steuern. Der Steuerabschnitt 106 steuert die Substratpotentialerzeugungsschaltung 102 als Reaktion auf die Ausgabe von der Vergleicherschaltung 104 und hält die Spannung des Substrats auf dem zweiten Substratpotential.
Weiterhin erkennt, wenn ein Signal, das den Bereitschaftsmodus bestimmt, extern eingegeben wird, die Identifizierungsschaltung 101, daß es in dem Bereitschaftsmodus ist, und läßt den Steuerabschnitt 106 in der Weise, die den Bereitschaftsmodus entspricht, steuern. Der Steuerabschnitt 106 steuert die Substratpotentialerzeugungsschaltung 103 als Reaktion auf die Ausgabe von der Vergleicherschaltung 105 und hält das Substratpotential auf dem ersten Substratpotential. Dadurch kann die Rückwärtsvorspannung bei dem Bereitschaftszustand tiefer gemacht werden als die Rückwärtsvorspannung bei dem aktiven Zustand, und deshalb kann der Verlust von in der Speicherzelle gespeicherten Daten in dem Bereitschaftszustand verhindert werden.
Fig. 24 ist ein Diagramm, das ein Beispiel der Beziehung zwischen der Versorgungsspannung Vcc und den ersten und zweiten Substratpotentialen b und a, die durch die in Fig. 23 gezeigte Vorrichtung erzeugt sind, zeigt. Wie von Fig. 24 offenbar ist, beträgt, wenn die Versorgungsspannung Vcc auf 5V liegt, daß erste Substratpotential b -4V und das zweite Substratpotential a - 3V. Die Spannung (-3V) des zweiten Substratpotentials ist dem Substratpotential der herkömmlichen allgemeinen Halbleitervorrichtung ähnlich und wird auf der Basis der Beziehung in Bezug auf die Dotierstoffkonzentration, die in das Substrat dotiert ist, bestimmt.
Deshalb ist die Geschwindigkeit des Betriebs der Halbleitervorrichtung ungefähr dieselbe wie diejenige in der herkömmlichen allgemeinen Halbleitervorrichtung, und deshalb kann nicht erwartet werden, daß die Geschwindigkeit des Betriebs des Transistors in dem aktiven Zustand schneller ist.
Um die Geschwindigkeit des Betriebs der Halbleiterspeichervorrichtung zu vergrößern, ist es nötig, die Spannung des Substratpotentials zu bestimmen unter Berücksichtigung der Stromtreiberfähigkeit und der Schwellenspannung des internen vorgesehenen MOS-Transistors. Weiter ist es nötig, daß erste Substratpotential zu bestimmen unter Berücksichtigung der Beziehung zwischen der Schwellenspannung und der Stromtreiberfähigkeit.
Der in Fig. 23 gezeigte Stand der Technik äußerst sich nicht über diese Beziehungen.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde zum Lösen des oben beschriebenen Problems gemacht, und seine Aufgabe ist es, eine Halbleitervorrichtung vorzusehen, in der der Stromverbrauch in dem Bereitschaftszustand kleiner gemacht werden kann und die Geschwindigkeit des Betriebs in dem aktiven Zustand vergrößert werden kann.
Kurz gesagt ist die Halbleitervorrichtung der vorliegenden Erfindung durch Anspruch 1 angegeben.
Die Halbleitervorrichtung gemäß der vorliegenden Erfindung weist eine vergrabene Isolatorschicht, die auf einem Halbleitersubstrat gebildet ist, eine Halbleiterschicht, die auf der vergrabenen Isolatorschicht gebildet ist, und eine CMOS-Schaltung, die MOS-Transistoren des ersten und zweiten Leitfähigkeitstyps aufweist, die auf der Halbleiterschicht gebildet sind, auf. Die Halbleitervorrichtung weist weiter einen ersten Bereich, einen zweiten Bereich, eine erste bis vierte Vorspannungsspannungs- Erzeugungsvorrichtung und eine Vorspannungsspannungs- Liefervorrichtung auf. Der erste Bereich ist in der vergrabenen Isolatorschicht unterhalb des MOS-Transistors des ersten Leitfähigkeitstyps vorgesehen.
Der zweite Bereich ist in der vergrabenen Isolatorschicht unterhalb des MOS-Transistors des zweiten Leitfähigkeitstyps vorgesehen.
Die erste Vorspannungsspannungs-Erzeugungsvorrichtung erzeugt eine erste Vorspannungsspannung zum Bestimmen der Größe des Leckstromes in dem inaktiven Zustand des MOS-Transistors des ersten Leitfähigkeitstyps.
Die dritte Vorspannungsspannungs-Erzeugungsvorrichtung erzeugt eine dritte Vorspannungsspannung zum Minimieren der Größe des Leckstroms in dem inaktiven Zustand des MOS-Transistors des zweiten Leitfähigkeitstyps.
Die zweite Vorspannungsspannungs-Erzeugungsvorrichtung erzeugt eine zweite Vorspannungsspannung zum Maximieren der Treiberfähigkeit des Lieferns von Strom in dem aktiven Zustand des MOS- Transistors des ersten Leitfähigkeitstyps, wobei die Vorspannung flacher als die erste Vorspannungsspannung gemacht wird.
Die vierte Vorspannungsspannungs-Erzeugungsvorrichtung erzeugt eine vierte Vorspannungsspannung zum Maximieren der Treiberfähigkeit des Lieferns von Strom in dem aktiven Zustand des MOS- Transistors des zweiten Leitungstyps, wobei die Vorspannung flacher als die dritte Vorspannungsspannung gemacht wird.
Die Vorspannungsspannungs-Liefervorrichtung liefert, anstelle der ersten Vorspannungsspannung die zweite Vorspannungsspannung zu dem ersten Bereich und liefert anstelle der dritten Vorspannungsspannung die vierte Vorspannungsspannung zu dem zweiten Bereich als Reaktion auf ein Signal zum Aktivieren der CMOS- Schaltung.
In diesem Aspekt der vorliegenden Erfindung sind erste und zweite Bereiche in der vergrabenen Isolatorschicht gemäß des oben beschriebenen dritten Aspektes gebildet, und verschiedene Spannungen werden zu dem ersten und dem zweiten Bereich geliefert. Durch Liefern der ersten Vorspannungsspannung zu dem ersten Bereich und der dritten Vorspannungsspannung zu dem zweiten Bereich werden die Vorspannungen der MOS-Transistoren flacher gemacht, die Größe des Leckstroms in den Bereitschaftszustand wird verringert und demgemäß kann der Leistungsverbrauch verringert werden. Durch Liefern der zweiten Vorspannungsspannung an den ersten Bereich und der vierten Vorspannungsspannung an den zweiten Bereich werden die Vorspannungen der MOS-Transistoren flacher gemacht und demgemäß kann die Geschwindigkeit des Betriebs in dem aktiven Zustand vergrößert werden.
Die Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden von der folgenden detaillierten Beschreibung der vorliegenden Erfindung offenbarer werden im Zusammenhang mit den beigefügten Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das eine Halbleitervorrichtung zeigt, die zum Verstehen der Erfindung nützlich ist.
Fig. 2 ist ein Querschnitt eines Abschnitts der in Fig. 1 gezeigten Halbleitervorrichtung.
Fig. 3 ist eine Darstellung, die Änderungen der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom zeigen, wenn die Substratvorspannung geschaltet wird.
Fig. 4A ist ein Diagramm, das die Beziehung zwischen der Substratvorspannung und dem Leistungsverbrauch darstellt.
Fig. 4B zeigt eine Änderung in der ID-VD-Kennlinie, die mit der Änderung in der Substratvorspannung verbunden ist.
Fig. 5A zeigt eine Änderung in der ID-VD-Kennlinie, die mit der Änderung in der Substratvorspannung verbunden ist.
Fig. 5B zeigt eine Verbesserung der Betriebsgeschwindigkeit in Bezug auf die Änderung der Substratvorspannung.
Fig. 6 ist eine schematische Darstellung eines Beispiels der in Fig. 1 gezeigten ersten Vorspannungserzeugungsschaltung.
Fig. 7A ist ein Blockdiagramm, das ein Beispiel der in Fig. 1 gezeigten zweiten Vorspannungserzeugungsschaltung zeigt.
Fig. 7B ist ein Blockdiagramm, das ein anderes Beispiel der in Fig. 1 gezeigten zweiten Vorspannungserzeugungsschaltung zeigt.
Fig. 8 ist eine schematische Darstellung eines Beispiels der in Fig. 1 gezeigten Vorspannungsauswahlschaltung.
Fig. 9 ist ein Blockdiagramm einer anderen Halbleitervorrichtung, die zum Verstehen der Erfindung nützlich ist.
Fig. 10 ist ein Querschnitt eines Abschnitts der in Fig. 9 gezeigten Halbleitervorrichtung.
Fig. 11 ist eine Draufsicht eines Abschnitts der in Fig. 9 gezeigten Halbleitervorrichtung.
Fig. 12 zeigt Änderungen in der Substratvorspannung, in der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom, wenn die Halbleitervorrichtung der Fig. 9 von dem Bereitschaftszustand zu dem aktiven Zustand geschaltet wird.
Fig. 13 ist ein schematisches Diagramm, das ein Beispiel der in Fig. 9 gezeigten Vorspannungsauswahlschaltung zeigt.
Fig. 14 ist ein Querschnitt, der eine Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
Fig. 15 zeigt Änderungen in der Substratvorspannung, der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom, wenn die Halbleitervorrichtung der Fig. 14 von dem Bereitschaftszustand zu dem aktiven Zustand geschaltet wird.
Fig. 16 ist eine Querschnittsansicht, die eine weitere Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt.
Fig. 17 ist eine Draufsicht der in Fig. 16 gezeigten Halbleitervorrichtung.
Fig. 18 zeigt Änderungen in der Substratvorspannung, der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom, wenn die Vorrichtung von dem Bereitschaftszustand zu dem aktiven Zustand geschaltet wird.
Fig. 19 zeigt einen Schritt des Bildens der in Fig. 16 gezeigten SOI-Struktur.
Fig. 20 ist ein Blockdiagramm, das ein Beispiel einer herkömmlichen Halbleitervorrichtung zeigt.
Fig. 21 ist ein Querschnitt eines Abschnitts der in Fig. 20 gezeigten Halbleitervorrichtung.
Fig. 22 ist ein Diagramm, das ein Verfahren zum Liefern der Substratvorspannung in der in Fig. 20 gezeigten Halbleitervorrichtung zeigt.
Fig. 23 zeigt eine herkömmliche Substratvorspannungsschaltvorrichtung.
Fig. 24 zeigt die Substratpotential-Versorgungsspannung- Kennlinie der in Fig. 23 gezeigten Vorrichtung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 ist ein Blockdiagramm, das eine Halbleitervorrichtung zeigt, die nützlich zum Verstehen der Erfindung ist. Es wird auf Fig. 1 Bezug genommen, die Halbleitervorrichtung 200 weist eine Funktionsschaltung 110, eine erste Vorspannungserzeugungsschaltung 30, eine zweite Vorspannungserzeugungsschaltung 31 und eine Vorspannungsauswahlschaltung 32 auf, die auf einem einzelnen Siliziumsubstrat 1 gebildet sind.
Die Funktionsschaltung 110 ist dieselbe wie diejenige, die in Fig. 20 gezeigt ist. Die erste Vorspannungserzeugungsschaltung 30 erzeugt eine Substratvorspannung VBB1 in den Bereitschaftszustand. Die Substratvorspannung VBB1 ist derart bestimmt, daß die Schwellenspannung Vth des NMOS-Transistors auf 0,8V gesetzt ist. Das Potential der Substratvorspannung VBB1 steht mit der Treiberfähigkeit des Lieferns von Strom (Steilheit) des NMOS- Transistors in Verbindung. Wenn die Gatebreite W 10 um und die Gatelänge L 1 um beträgt, beträgt VBB1 ungefähr -3V. Durch Lie fern einer derart tiefen Rückwärtsvorspannung kann der Leckstrom in dem Bereitschaftszustand minimiert werden.
Die zweite Vorspannungserzeugungsschaltung 31 erzeugt eine Substratvorspannung VBB2 in dem aktiven Zustand. Die Substratvorspannung VBB2 wird auf der Basis der Treiberfähigkeit des Lieferns von Strom in dem aktiven Zustand des NMOS-Transistors bestimmt. Die Treiberfähigkeit des Lieferns von Strom wird größer, wenn die Schwellenspannung Vth kleiner wird, und der Drainstrom fließt einfacher. In anderen Worten werden durch Bestimmen der Schwellenspannung Vth die Stromversorgungsspannung Vdd, die Gatebreite und die Gatelänge, die Treiberfähigkeit des Lieferns von Strom auch bestimmt. In dieser Ausführungsform beträgt die Substratvorspannung VBB2 0V und die Schwellenspannung Vth 0,2V, und die Stromlieferungs-Treiberfähigkeit wird um ungefähr 30% als die Treiberfähigkeit in dem Bereitschaftszustand vergrößert.
Die Vorspannungsauswahlschaltung 32 ist mit der ersten und zweiten Vorspannungserzeugungsschaltung 30 und 31 verbunden und sie wählt die Substratvorspannung VBB2, die durch die zweite Vorspannungserzeugungsschaltung 31 als Reaktion auf ein Steuersignal CNT erzeugt wird, aus und legt diese an das Siliziumsubstrat 1 an.
Fig. 2 ist ein Querschnitt eines Abschnitts der in Fig. 1 gezeigten Halbleitervorrichtung. Die in Fig. 2 gezeigte Halbleitervorrichtung unterscheidet sich von der in Fig. 21 gezeigten Halbleitervorrichtung darin, daß die Substratvorspannung VBB1 oder VBB2 an die rückseitige Oberfläche des Siliziumsubstrats 1 geliefert wird. Die Substratvorspannung VBB1 beträgt -3V und der Sourcebereich 2 und der Drainbereich 3 des Siliziumsubstrats 1 sind tief rückwärts vorgespannt.
Fig. 3 zeigt Änderungen in der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom, wenn die Substratvorspannung von VBB1 zu VBB2 geschaltet wird. Fig. 4A ist ein Diagramm, das die Beziehung zwischen der Substratvorspannung und dem Leistungsverbrauch zeigt. Fig. 4B zeigt Änderungen in der ID-VG- Kennlinie, die mit der Änderung der Substratvorspannung verbunden sind. Fig. 5A zeigt Änderungen in der ID-VD-Kennlinie, die mit der Änderung der Substratvorspannung verbunden sind.
Es wird auf Fig. 4A Bezug genommen, die am meisten geeignete Spannung des Substratpotentials VBB1 in einem MOS-Transistor mit der Gatebreite W von 10 um und der Gatelänge L von 1 um wird beschrieben werden. Die Substratvorspannung VBB1 wird hauptsächlich auf der Basis der Beziehung zwischen dem Leistungsverbrauch der ersten Vorspannungserzeugungsschaltung 30 selbst und der Stärke des Leckstromes bestimmt. In Fig. 4A stellt die punktierte Linie den Leistungsverbrauch dar, wenn die Substratvorspannung VBB1, die durch die erste Vorspannungserzeugungsschaltung 30 erzeugt ist, geändert wird, und die einzel-gepunktete Linie stellt die Größe des Leckstromes dar, wenn die Substratvorspannung VBB1 geändert wird. Der Leistungsverbrauch in dem Bereitschaftszustand entspricht der Summe (der durchgezogenen Linie der Fig. 4A) des Leistungsverbrauchs durch die erste Vorspannungserzeugungsschaltung 30 selbst und des Leistungsverbrauchs, der durch den Leckstrom verursacht ist.
Deshalb ist die am meisten geeignete Substratvorspannung -3V, bei der die Summe des Leistungsverbrauchs ein Minimum wird.
Es wird auf Fig. 4B Bezug genommen, die durchgezogene Linie zeigt die ID-VG-Kennlinie, wenn die Substratvorspannung auf VBB1 (= -3V) gesetzt ist, während die punktierte Linie die ID-VG- Kennlinie darstellt, wenn die Substratvorspannung auf VBB2 (= 0V) gesetzt ist. Hier ist die Schwellenspannung Vth durch die Gatespannung definiert, wenn ein Drainstrom von 10&supmin;&sup6; A fließt. Da die Größe des Leckstroms, wenn die Gatespannung VG beim Bereitschaftszustand auf 0V gesetzt ist, so gesetzt ist, daß sie nicht höher als 10¹&sup4;A ist, wird die Schwellenspannung Vth, wenn die Substratvorspannung VBB1 (= -3V) an das Substrat angelegt ist, 0,8V. Deshalb wird das Verhältnis der Schwellenspannung Vth in Bezug auf die Versorgungsspannung Vcc vergrößert, und die Geschwindigkeit des Betriebs wird verringert. Deshalb wird durch Setzen der Substratvorspannung VBB2 auf 0V in dem aktiven Zustand die Schwellenspannung auf 0,2V gesenkt, so daß das Verhältnis der Schwellenspannung Vth in Bezug auf die Versorgungsspannung Vcc verringert wird, und daher kann die Geschwindigkeit des Betriebs verbessert werden. Der Wert von 0V ermöglicht das Ansteigen der Treiberfähigkeit des Transistors beim aktiven Zustand.
Wenn die Substratvorspannung VBB1 geliefert wird, das heißt im Bereitschaftszustand, wenn die Gatespannung niedriger wird als 0,8V, verringert sich der Drainstrom exponentiell, und wenn die Gatespannung 0 beträgt (Aus-Zustand) sinkt der Strom auf den niedrigsten Pegel und der NMOS-Transistor befindet sich beim ausgeschalteten Zustand. Deshalb kann der Leistungsverbrauch beim Bereitschaftszustand ausreichend verringert werden.
Als die LSI-Technik entwickelt wurde, wurden MOS-Transistoren miniaturisiert, und in einem 5V-System beträgt die Gatelänge 0,8 um und in einem 3V-System beträgt die Gatelänge 0,5 um. In einem 1,5V-System, welches in der Zukunft hergestellt werden wird, wird erwartet, daß die Gatelänge 0,15 um beträgt. Jedoch ist die Schwellenspannung beim Bereitschaftszustand wegen der Transistor-Kennlinie konstant, und deshalb wird in dem 1,5V-System, sogar wenn Vth auf 0,5V verringert werden kann, das Verhältnis der Schwellenspannung Vth in Bezug auf die Betriebsspannung so hoch wie 33% sein. Deshalb wird das Verfahren der Verringerung der Schwellenspannung durch Änderung der Substratvorspannung wie in Fig. 4B gezeigt sehr effektiv.
Es wird auf Fig. 5A Bezug genommen, die durchgezogene Linie stellt die ID-VD-Kennlinie dar, wenn die Substratvorspannung VBB (-3V) geliefert wird, während die punktierte Linie die ID-VD- Kennlinie darstellt, wenn die Substratvorspannung VBB2 (0V) ge liefert wird. Von dieser Figur kann ersehen werden, daß die Geschwindigkeit des Anstiegs verbessert wird, wenn die Substratvorspannung VBB2 wie in Fig. 5B gezeigt geliefert wird.
Der Betrieb der in Fig. 1 und 2 gezeigten Halbleitervorrichtung wird mit Bezug auf Fig. 3 beschrieben werden.
In dem Bereitschaftszustand beträgt, da die Substratvorspannung VBB1 an das Siliziumsubstrat 1 geliefert wird, die Schwellenspannung Vth 0,8V, und die Stromlieferungs-Treiberfähigkeit beträgt 100%, wie in dem herkömmlichen Beispiel. In diesem Zustand sind das Siliziumsubstrat 1, der Sourcebereich 2 und der Drainbereich 3 tief rückwärts vorgespannt, was die Stärke des Leckstroms auf ein Minimum reduzieren kann.
Dann wird das oben erwähnte Steuersignal CNT an die Vorspannungsauswahlschaltung 32 zum Schalten des NMOS-Transistors von dem Bereitschaftszustand zu dem aktiven Zustand angelegt. Als Reaktion auf das Steuersignal CNT wählt die Vorspannungsauswahlschaltung 32 die Substratvorspannung VBB2 anstellte der Substratvorspannung VBB1 aus. Folglich wird die Rückwärtsvorspannung zwischen dem Siliziumsubstrat 1 und dem Sourcebereich 2 und dem Substrat und dem Drainbereich 3 flacher, die Schwellenspannung Vth erreicht 0,2V, die Stromlieferungs-Treiberfähigkeit wird auf 130% vergrößert und der Widerstand zwischen dem Drainbereich und dem Sourcebereich wird kleiner gemacht. Wenn die positive Spannung an die Gateelektrode 5 in diesem Zustand geliefert wird, wird der Kanalbereich schnell zum N-Typ invertiert, was die Geschwindigkeit des Betriebs vergrößert.
Wenn die Schwellenspannung Vth sinkt, vergrößert sich die Stärke des Stroms, wie in Fig. 3 und 5 gezeigt ist. Der Leckstrom in dem aktiven Zustand wird nämlich auf 10&supmin;&sup9;A (VG = 0V) vergrößert. Jedoch wird der Leistungsverbrauch in dem aktiven Zustand nicht durch die Stärke des Leckstroms bestimmt, sondern durch das Stromladen/Entladen der Kondensatoren der Schaltung. Deshalb ist der Anstieg in dem Leistungsverbrauch vernachlässigbar. Deshalb kann durch Ändern der Substratvorspannung in dem Bereitschaftszustand und in dem aktiven Zustand der Leistungsverbrauch in dem Bereitschaftszustand verringert werden, und der Geschwindigkeitsbetrieb in dem aktiven Zustand kann verbessert werden.
Obwohl ein NMOS-Transistor in der in Fig. 1 bis 5 gezeigten Ausführungsform benutzt wird, wird ein ähnlicher Betrieb in einem PMOS-Transistor ausgeführt. Spezieller wird, falls die Substratvorspannung von 8V auf 5V verringert wird und die Schwellenspannung von 4,2V auf 4,8V geändert wird, die Treiberfähigkeit des Lieferns von Strom verbessert und die Geschwindigkeit des Betriebs wird vergrößert. Dies entspricht einem Beispiel, in dem eine Versorgungsspannung in dem Bereich von 0 bis 5V benutzt wird. Falls eine Versorgungsspannung in dem Bereich -5 bis 0V benutzt wird, ist die Änderung der Substratvorspannung 3V zu 0V, und die Schwellenspannung ändert sich von -0,8V zu -0,2V. Spezieller ändert sich in dem PMOS-Transistor die Substratvorspannung in der Richtung der Drainvorspannung, wie von der Sourcevorspannung gesehen wird. Die Änderungen der Schwellenspannung ist in der Richtung der Sourcevorspannung.
Fig. 6 ist ein schematisches Diagramm, das die in Fig. 1 gezeigte erste Vorspannungserzeugungsschaltung zeigt. Es wird auf Fig. 6 Bezug genommen, die erste Vorspannungserzeugungsschaltung 30 weist einen Ringoszillator 301 und eine Ladungspumpenschaltung 302 auf. Der Ringoszillator 301 weist eine Mehrzahl von kaskadierten Invertern 303, 304 und 305 auf. Der Ringoszillator 301 oszilliert, wenn die Ausgabe zu der Eingabe zurückgeführt wird und erzeugt ein Signal einer vorgeschriebenen Frequenz. Die Ladungspumpenschaltung 302 weist einen Treiber 306, Kondensatoren 307 und 310 und Dioden 308 und 309 auf. Der Treiber 306 verstärkt das Signal einer vorgeschriebenen Periodendauer von dem Ringoszillator 301 und legt das verstärkte Signal an ein Ende des Kondensators 307 an. Wenn die Ausgabe von dem Treiber 306 sich von dem Versorgungspotential zum Massenpotential verrin gert, verringert sich auch die Spannung an dem anderen Ende des Kondensators 307 auch. Wenn die Diode 309 eingeschaltet wird, wird der Entladungsweg des Kondensators 307 gesperrt, und wegen der von dem Kondensator 307 entladenen negativen Ladungen wird das Potential an dem anderen Ende des Kondensators 307 weiter gesenkt, um schließlich das negative Potential (-Vcc) mit dem selben Absolutwert wie das Versorgungspotential Vcc zu erreichen. Als eine Folge wird die Diode 308 eingeschaltet und die Substratvorspannung VBB1 erreicht -Vcc + Vth, wobei Vth die Schwellenspannung der Diode 308 ist. Durch Vorsehen einer Mehrzahl von Dioden 308 wird die Substratvorspannung VBB1 erzeugt, um ein erwünschtes Potential (-3V) zu haben:
Fig. 7A und 7B sind schematische Darstellungen, die Beispiele der in Fig. 1 gezeigten zweiten Vorspannungserzeugungsschaltung 31 zeigen. Es wird auf Fig. 7A Bezug genommen, die Schaltung unterscheidet sich von derjenigen der Fig. 6 darin, daß eine Diode 313 zu der Ladungspumpenschaltung 312 hinzugefügt ist. Wie unter Bezug auf Fig. 6 beschrieben ist, wird die Substratvorspannung VBB2 erzeugt, um ein erwünschtes Potential (-1V bis 0V) zu haben, durch Vergrößern der Anzahl von Dioden.
Es wird auf Fig. 7B Bezug genommen, die Substratvorspannungserzeugungsschaltung 31 weist einen Massenanschluß GND und eine Verbindung 31a auf, die zwischen dem Massenanschluß GND und einem Substratvorspannungsausgabeanschluß VBB2 geschaltet ist. Durch die Substratvorspannungserzeugungsschaltung 31 kann die Substratvorspannung (0V) bei dem aktiven Zustand durch die einfachste Struktur erzeugt werden.
Fig. 8 ist eine schematische Darstellung, die ein Beispiel der in Fig. 1 gezeigten Vorspannungsauswahlschaltung 32 zeigt. Es wird auf Fig. 8 Bezug genommen, die Vorspannungsauswahlschaltung 32 weist NMOS-Transistoren 321 und 322 auf. Die Source des NMOS- Transistors 321 ist geschaltet, um die Substratvorspannung VBB1 zu empfangen, sein Drain ist mit dem Siliziumsubstrat 1 zusammen mit dem Drain des NMOS-Transistors 322 verbunden, und sein Gate ist geschaltet, um das Steuersignal /CNT zu empfangen. Die Source des NMOS-Transistors 322 ist geschaltet, um die Substratvorspannung VBB2 zu empfangen, und sein Gate ist geschaltet, um das Signal CNT zu empfangen.
Im Betrieb ist in dem Bereitschaftszustand das Steuersignal /CNT auf den hohen Pegel gesetzt, der NMOS-Transistor 321 wird eingeschaltet, und die Substratvorspannung VBB1 wird an das Siliziumsubstrat 1 geliefert. Weiterhin ist in dem aktiven Zustand das Steuersignal CNT auf den hohen Pegel gesetzt, der NMOS- Transistor 322 ist eingeschaltet und die Substratvorspannung VBB2 wird an das Siliziumsubstrat 1 geliefert. Bei dieser einfachen Struktur kann die Substratvorspannung, die an das Siliziumsubstrat 1 angelegt ist, geändert werden.
In der in Fig. 8 gezeigten Vorspannungsauswahlschaltung 32 wird die Substratvorspannung als Reaktion auf das Steuersignal CNT geändert. Jedoch können als Reaktion auf das Steuersignal die Eingabesignale Din und /Din an die Gates der NMOS-Transistoren 321 und 322 angelegt werden.
Fig. 9 ist ein Blockdiagramm einer anderen Halbleitervorrichtung, die zum Verstehen der Erfindung nützlich ist. Es wird auf Fig. 9 Bezug genommen, die Halbleitervorrichtung unterscheidet sich von der Halbleitervorrichtung der Fig. 1 darin, daß eine CMOS-Schaltung in der Funktionsschaltung 110 enthalten ist, die dritte und vierte Substratvorspannungsschaltung 33 und 34 sind hinzugefügt und eine Vorspannungsauswahlschaltung 32' zum Ausführen der Substratvorspannung VBB2 oder VBB4 ist vorgesehen. Andere Schaltungen sind dieselben wie diejenigen, die in Fig. 1 gezeigt sind, und deshalb können sie durch dieselben Bezugszeichen bezeichnet werden und die Beschreibung davon wird nicht wiederholt.
Die dritte Vorspannungserzeugungsschaltung 33 erzeugt eine Substratvorspannung VBB3 in dem Bereitschaftszustand des PMOS- Transistors. Die Substratvorspannung VBB3 ist auf ein derartiges Potential gesetzt, daß die Schwellenspannung (Vth) des PMOS- Transistors auf 4,2V gesetzt ist. Speziell beträgt sie ungefähr 8V. Durch Vorsehen dieser derartig tiefen Rückwärtsvorspannung kann der Leckstrom in dem Bereitschaftszustand verringert werden.
Die vierte Vorspannungserzeugungsschaltung 34 erzeugt eine Substratvorspannung VBB4 in dem aktiven Zustand des PMOS- Transistors. Die Substratvorspannung VBB4 wird auf der Basis der Treiberfähigkeit der Lieferns von Strom in dem aktiven Zustand des PMOS-Transistors bestimmt. Spezieller beträgt sie 5V. Die Treiberfähigkeit der Lieferung von Strom wird größer, wenn die Schwellenspannung Vth kleiner ist. Durch Bestimmen der Schwellenspannung, der Gatebreite und der Gatelänge wird die Stromlieferungs-Treiberfähigkeit bestimmt. In dieser Ausführungsform wird die Substratvorspannung VBB4 auf 5V gesetzt und die Schwellenspannung wird auf 4,8V gesetzt, wodurch auf diese Weise die Lieferungstreiberfähigkeit um ungefähr 30% vergrößert wird.
Fig. 10 ist ein Querschnitt eines Abschnitts der in Fig. 9 gezeigten Halbleitervorrichtung. Fig. 11 ist eine Draufsicht, die einen Abschnitt der in Fig. 9 gezeigten Halbleitervorrichtung zeigt. Die in Fig. 10 und 11 gezeigte Halbleitervorrichtung bildet eine CMOS-Schaltung, die einen NMOS-Transistor und einen kombinierten PMOS-Transistor enthält. Es wird auf Fig. 10 und 11 Bezug genommen, die Halbleitervorrichtung enthält eine P-Wanne 6, die mit P-Typ Dotierstoffen von 10¹&sup6; bis 10¹&sup7;/cm³ auf einem Siliziumsubstrat 1 dotiert ist, einen NMOS-Transistor 11, der auf der P-Wanne 6 gebildet ist, eine N-Wanne 10, die mit N-Typ Dotierstoffen von z. B. 10¹&sup6; bis 10¹&sup7; cm³ dotiert ist, einen PMOS- Transistor 12, der auf der N-Wanne 10 gebildet ist, einen Wannenanschluß 26, an den die Substratvorspannung VBB1 oder VBB2 geliefert wird, und einen Wannenanschluß 27, an den die Sub stratvorspannung VBB3 oder VBB4 geliefert wird. Der Wannenanschluß 26 ist mit dem in Fig. 11 gezeigten Kontaktloch 26' verbunden und der Wannenanschluß 27 ist mit dem in Fig. 11 gezeigten Kontaktloch 27' verbunden.
Fig. 12 zeigt Änderungen in der Substratvorspannung (Wannenvorspannung), der Schwellenspannung und der Treiberfähigkeit der Lieferns von Strom, wenn die in Fig. 9 gezeigte Halbleitervorrichtung von dem Bereitschaftszustand zu dem aktiven Zustand geschaltet wird.
Der Betrieb der in Fig. 9 bis 11 gezeigten Halbleitervorrichtung wird mit Bezug auf Fig. 12 beschrieben werden. In dem Bereitschaftszustand wird die Wannenvorspannung VBB1 an den Wannenanschluß 26 geliefert und die Wannenvorspannung VBB3 wird an den Wannenanschluß 27 geliefert, und deshalb betragen die Schwellenspannungen Vth 0,8V und 4,2V und die Treiberfähigkeit des Lieferns von Strom beträgt 100% wie in dem Stand der Technik. Die P-Wanne 6 und der Sourcebereich 2 und der Drainbereich 3 befinden sich in dem tief rückwärts vorgespannten Zustand, und die N- Wanne 10 und der Sourcebereich 8 und der Drainbereich 9 befinden sich in den tief rückwärts vorgespannten Zustand. Daher kann die Stärke des Stroms sehr klein gemacht werden.
Dann wird, um die CMOS-Schaltung zu aktivieren, das Signal CNT an die Vorspannungsauswahlschaltung 32' geliefert. Als Reaktion wählt die Vorspannungsauswahlschaltung 32' die Substratvorspannung VBB2 anstelle der Substratvorspannung VBB1 aus, um diese an den Wannenanschluß 6 anzulegen, wählt die Substratvorspannung VBB4 anstelle der Substratvorspannung VBB3 aus und legt diese an den Wannenanschluß 27 an. Folglich werden die Rückwärtsvorspannung zwischen der P-Wanne 6 und jedem der Source- und Drainbereiche 2 und 3, wie auch die Rückwärtsvorspannung zwischen der N-Wanne 10 und jedem der Source- und Drainbereiche 8 und 9 flacher gemacht. Folglich wird die Schwellenspannung Vth auf 0,2V und 4,8V gesetzt, die Stromlieferungs-Treiberfähigkeit wird auf ungefähr 130% vergrößert und der Widerstand zwischen dem Drainbereich und dem Sourcebereich wird kleiner gemacht. Wenn eine positive Spannung an die Gateelektrode 5 in diesem Zustand geliefert wird, wird der NMOS-Transistor 11 schnell eingeschaltet, und der PMOS-Transistor 12 wird schnell ausgeschaltet. Folglich wird die Geschwindigkeit des Betriebs vergrößert.
Fig. 13 ist eine schematische Darstellung, die ein Beispiel der in Fig. 9 gezeigten Vorspannungsauswahlschaltung 32' zeigt. Es wird auf Fig. 13 Bezug genommen, die Vorspannungsauswahlschaltung 32' unterscheidet sich von der in Fig. 8 gezeigten Vorspannungsauswahlschaltung 32 darin, daß ein NMOS-Transistor 323, der auf das Steuersignal /CNT zum Auswählen der Substratvorspannung VBB3 ansprechbar ist, und ein NMOS-Transistor 324, der auf das Steuersignal CNT zum Auswählen der Substratvorspannung VBB4 ansprechbar ist, hinzugefügt sind. Andere Abschnitte sind dieselben, wie diejenigen in Fig. 8.
Fig. 14 ist ein Querschnitt, der eine Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt. Die in Fig. 14 gezeigte Halbleitervorrichtung besitzt eine sogenannte SOI-Struktur. Es wird auf Fig. 14 Bezug genommen, die Halbleitervorrichtung weist eine vergrabene Isolatorschicht 14, die auf einem Siliziumsubstrat 15 gebildet ist, einen NMOS-Transistor 11, der auf der vergrabenen Isolatorschicht 14 gebildet ist, und einen PMOS-Transistor 12, der auf der begrabenen Isolatorschicht 14 gebildet ist, auf. Ein derartiger SOI-MOSFET wird durch das SIMOX (Trennung durch implantierten Sauerstoff) gebildet. Spezieller werden z. B. 2 · 10¹&sup8;/cm² von Sauerstoffionen in das Siliziumsubstrat implantiert und danach wird es wärmebehandelt bei 1300ºC für 6 Stunden in einer Ar-Atmosphäre, um ein SOI-Substrat vorzusehen, das eine Dreischichtstruktur von Silizium/Siliziumoxidfilm/Silizium enthält. Die Siliziumschicht 13 wird bearbeitet, um in Inseln vorzuliegen, und wird in den NMOS- Transistor 11 und den PMOS-Transistor 12 geteilt. In jedem der NMOS-Transistors 11 und des PMOS-Transistors 12 ist eine Gate elektrode 5 mit einem dünnen dielektrischen Gate-Film 4 dazwischen angeordnet wie in der herkömmlichen Vorrichtung, die auf dem Siliziumsubstrat gebildet ist, vorgesehen. In dem NMOS- Transistor 11 ist ein N-Kanalbereich 16, der mit P-Typ- Dotierstoffen von z. B. 10¹&sup6; bis 10¹&sup7; cm³ dotiert ist, in der Siliziumschicht 13 unterhalb der Gateelektrode 5 vorgesehen, und der Source- und Drainbereich 2 und 3 sind in der ähnlichen Weise wie der Stand der Technik auf beiden Seiten des N-Kanal- Bereiches 16 vorgesehen.
Wenn die Gatespannung an den NMOS-Transistor 11 zum Aktivieren des Transistors angelegt wird, wird der N-Kanalbereich 16 vollständig verarmt, und die Dotierstoffkonzentration des N- Kanalbereichs 16 wird niedrig unterdrückt, wie oben erwähnt.
In dem PMOS-Transistor 12 wird die Dotierstoffkonzentration des P-Kanal-Bereichs 17 nicht niedriger als 10¹&sup7; cm³ ausgebildet, welche höher ist als der NMOS-Transistor 11 und sogar wenn die Gatespannung angelegt wird, wird nur ein Abschnitt des P- Kanalbereichs 17 verarmt. Mit dieser Ausnahme hat der PMOS- Transistor eine ähnliche Struktur wie der NMOS-Transistor, mit dem Typ der Dotierstoffe entgegengesetzt zu demjenigen des NMOS- Transistors.
In dem SOI-MOSFET werden die Substratvorspannungen VBB1 und VBB2 von der rückseitigen Oberfläche des Siliziumsubstrats 1 geliefert. Die Substratvorspannung VBB1 wird auf 0V festgesetzt, so daß die Schwellenspannung Vth bei 0,8V gesetzt ist, und das Potential der Substratvorspannung VBB2 beträgt 5V, so daß die Schwellenspannung Vth auf 0,2V gesetzt ist.
Fig. 15 zeigt Änderungen in der Schwellenspannung und der Treiberfähigkeit des Lieferns von Strom, wenn die Substratspannung geändert wird.
Der Betrieb der in Fig. 14 gezeigten Halbleitervorrichtung wird mit Bezug auf Fig. 15 beschrieben werden.
Der SOI-MOSFET hat eine MOS-Struktur von Siliziumsubstrat 15/vergrabene Oxidschicht 14/Siliziumschicht 13, wie von der Seite des Siliziumsubstrats 15 zu sehen ist. In anderen Worten wird die MOS-Struktur auf beiden Oberflächen der Siliziumschicht 13 gebildet. Der Betrieb, wenn die Substratvorspannung VBB2 (5V) von dem Siliziumsubstrat 15 angelegt wird, ändert sich abhängig davon, ob der Kanalbereich vollständig verarmt oder teilweise verarmt ist, wenn die Spannung an das Gate angelegt wird. Wenn der Kanalbereich vollständig verarmt ist (in diesem Beispiel ein NMOS-Transistor), werden die Kondensatoren in Reihe von der vergrabenen Oxidschicht 14 zu dem dünnen dielektrischen Gate-Film 4 (vergrabene Oxidschicht 14/Siliziumschicht 13/dünner dielektrischer Gate-Film 4) gekoppelt (Kapazität gekoppelt), und die Schwellenspannungen der MOS-Transistoren 11 und 12 auf der oberen Oberflächenseite werden durch die Substratvorspannung geändert. Die Richtung der Änderung der Schwellenspannungen, die durch die Substratvorspannungsänderung verursacht wird, ist dieselbe wie diejenige des MOS-Transistors, der auf dem oben beschriebenen massiven Silizium gebildet ist. Jedoch wird, da das Vorspannungspotential an die Halbleiterschicht 13 durch die dicke vergrabene Oxidschicht 14 geliefert wird, die Änderung kleiner.
Laßt uns annehmen, daß der Kanalbereich vollständig verarmt ist, d. h. den Fall des PMOS-Transistors. Das Potential des Kanalbereichs, welcher nicht verarmt ist, ist auf dem Potential des Sourcebereichs 8 festgesetzt. Deshalb wird eine derartige Kapazitätskopplung, wie sie auftritt, wenn er vollständig verarmt ist, nicht erzeugt. Deshalb wird die Schwellenspannung des MOS auf der Oberfläche nicht durch die normale Backgate-Vorspannung beeinflußt.
In dem Bereitschaftszustand ist die Backgate-Vorspannung VBB1 (Substratvorspannung) auf 0V festgesetzt, und der Schwellenwert ist gesetzt, um den Strom in diesem Zustand zu unterdrücken. Daher kann der Leistungsverbrauch verringert werden.
Wenn die Backgate-Vorspannung von VBB1 auf VBB2 (5V) vergrößert wird, um die Vorrichtung von dem Bereitschaftszustand zu aktivieren, verringert sich die Schwellenspannung des NMOS- Transistors 11 von 0,8V auf 0,2V, und daher wird die Treiberfähigkeit des Lieferns von Strom vergrößert. Durch diesen Anstieg des Stroms kann die Schaltung bei einer höheren Geschwindigkeit arbeiten. In dem PMOS-Transistor 12 wird der Kanalbereich teilweise verarmt, und deshalb gibt es keinen Effekt der Backgate- Vorspannung, und der Schwellenwert und die Treiberfähigkeit des Lieferns von Strom werden nicht geändert.
Der PMOS-Transistor 12 wird teilweise verarmt, so daß er nicht durch die Backgate-Vorspannung beeinflußt wird, da, falls der NMOS-Transistor der PMOS-Transistor beide vollständig verarmt sind, um dem Backgate-Vorspannungseffekt in dem SOI-MOSFET unterzogen zu werden, die Effekte, die den Strom vergrößern, in dem NMOS-Transistor und dem PMOS-Transistor umgekehrt werden. Das heißt, falls die Backgate-Vorspannung angelegt wird, um den Strom in dem NMOS-Transistor zu vergrößern, wird die Treiberfähigkeit des Lieferns von Strom in dem PMOS-Transistor verringert.
In der in Fig. 14 und 15 gezeigten Ausführungsform ist der NMOS- Transistor vollständig verarmt und der PMOS-Transistor ist teilweise verarmt. Jedoch kann die umgekehrte Kombination zur Verfügung stehen, abhängig von der Schaltungsstruktur. Jedoch muß, falls die umgekehrte Struktur benutzt wird, die Backgate- Vorspannung (Substratvorspannung) in der negativen Richtung geändert werden, daß heißt, zum Beispiel von 5V auf 0V.
Fig. 16 ist ein Querschnitt, der eine weitere Ausführungsform der Halbleitervorrichtung gemäß der vorliegenden Erfindung zeigt, und Fig. 17 ist eine Draufsicht der in Fig. 16 gezeigten Halbleitervorrichtung. In der in Fig. 16 und 17 gezeigten Halbleitervorrichtung sind der NMOS-Transistor und der PMOS- Transistor beide vollständig verarmt.
Die Halbleitervorrichtung unterscheidet sich von der in Fig. 14 gezeigten Halbleitervorrichtung darin, daß ein zweites NMOS-Gate 18 und ein zweites PMOS-Gate 19 in der vergrabenen Oxidfilmschicht vorgesehen sind. Das zweite NMOS-Gate 18 ist unterhalb der Siliziumschicht 13 des NMOS-Tranistors 11 vorgesehen, und das zweite PMOS-Gate 19 ist unterhalb des PMOS-Transistors 12 vorgesehen.
Es wird auf Fig. 17 Bezug genommen, auf der Siliziumschicht 13 sind ein Substratanschluß 28 zum Empfangen der Substratvorspannungen VBB1 und VBB2 und ein Substratanschluß 29 zum Empfangen der gegenseitig komplementären Substratvorspannung VBB1 und VBB2 vorgesehen. Die Potentiale der Substratvorspannungen VBB1 und VBB2 sind dieselben wie die in der Ausführungsform der Fig. 14 (0V, 5V).
Fig. 18 zeigt Änderungen in der Schwellenspannung und die Treiberfähigkeit des Lieferns von Strom, wenn die Substratvorspannung geändert wird.
Es wird auf Fig. 18 Bezug genommen, der Betrieb der in Fig. 16 und 17 gezeigten Halbleitervorrichtung wird beschrieben werden.
In dem Bereitschaftszustand wird die Substratvorspannung VBB1 (0V) an das zweite NMOS-Gate 18 geliefert und die Substratvorspannung VBB2 (5V) wird an das zweite PMOS-Gate 19 in dem Bereitschaftszustand geliefert. Durch das Anlegen der Substratvorspannungen erreicht die Schwellenspannung Vth des NMOS- Transistors 0,8V, und die Schwellenspannung Vth des PMOS- Transistors 12 erreicht 4,2V, was eine tiefe Rückwärtsvorspannung zur Folge hat. So weit ist der Betrieb derselbe wie derjenige der in Fig. 14 gezeigten Ausführungsform.
Wenn die Vorrichtung von dem Bereitschaftszustand zu dem aktiven Zustand geschaltet wird, wird die Substratvorspannung VBB2 an das zweite NMOS-Gate 18 geliefert, während die Substratvorspannung VBB1 an das zweite PMOS-Gate 19 geliefert wird. Durch das Anlegen der Substratvorspannungen erreicht die Schwellenspannung des NMOS-Transistors 11 0,2V, während die Schwellenspannung des PMOS-Transistors 12 4,8V erreicht. Daher wird die Treiberfähigkeit des Lieferns von Strom in den NMOS-Transistoren 11 und 12 auf ungefähr 130% vergrößert, und folglich kann die Geschwindigkeit des Betriebs der CMOS-Schaltung vergrößert werden.
Fig. 19 zeigt Schritte zum Herstellen der in Fig. 16 gezeigten SOI-Struktur. In Fig. 19(a) wird ein Siliziumoxidfilm auf dem Siliziumsubstrat 15 gebildet, und danach wird eine Polysiliziumschicht als die zweiten Gates 18 und 19 durch Sputtern oder dergleichen gebildet.
Es wird auf Fig. 19(b) Bezug genommen, dann wird ein Oxidfilm abgeschieden, und danach wird der Siliziumoxidfilm um eine vorgeschriebene Dicke geschliffen (zu der punktierten Linie in der Figur).
Es wird auf Fig. 19(c) Bezug genommen, dann wird die Siliziumschicht 40 abgeschieden.
Obwohl Silizium für den Halbleiter in den in Fig. 1 bis 19 gezeigten Ausführungsformen benutzt wurde, kann ein anderes Halbleitermaterial wie beispielsweise Germanium Ge oder Galliumarsenid GaAs benutzt werden.
Obwohl die vorliegende Erfindung im Detail beschrieben und dargestellt wurde, ist es selbstverständlich, daß dasselbe nur zum Zwecke der Veranschaulichung und des Beispiels dient und keine Beschränkung darstellt, wobei der Umfang der vorliegenden Erfindung nur durch den Bereich der beigefügten Ansprüche beschränkt ist.

Claims

1. Halbleitervorrichtung mit

einem Halbleitersubstrat (15);

einem ersten MOS-Transistor (11) mit einem Kanal eines Leitfähigkeitstyps, der in einem Bereitschaftszustand und in einem aktiven Zustand selektiv betreibbar ist, wobei der erste MOS- Transistor (11) mit einem Kanal eines Leitfähigkeitstyps eine erste Gateelektrode (5) und einen ersten Kanalbildungsbereich (16) aufweist; und

einem Rückwärtsvorspannungs-Antriebsmittel (30, 31, 32) zum selektiven Vorsehen einer ersten Rückwärtsvorspannungsspannung (VBB1) in dem Bereitschaftszustand und einer zweiten Rückwärtsvorspannungsspannung (VBB2) derart, daß eine Stromlieferungs- Treiberfähigkeit des ersten MOS-Transistors (11) mit einem Kanal eines Leitfähigkeitstyps in dem aktiven Zustand erhöht ist;

gekennzeichnet durch

einen zweiten MOS-Transistor (12) mit einem Kanal eines Leitfähigkeitstyps eines dem ersten Typ-MOS-Transistor entgegengesetzten Kanalleitfähigkeitstyps, der selektiv in dem Bereitschaftszustand und in dem aktiven Zustand betreibbar ist, wobei der zweite MOS-Transistor (12) mit einem Kanal eines Leitfähigkeitstyps eine zweite Gateelektrode und einen zweiten Kanalbildungsbereich (17) aufweisen; und

einer Isolierschicht (14), die auf dem Halbleitersubstrat (15) gebildet ist; wobei der erste MOS-Transistor (11) mit einem Kanal eines Leitfähigkeitstyps und der zweite MOS-Transistor (12) mit einem Kanal eines Leitfähigkeitstyps auf der Isolierschicht (14) gebildet ist.

2. Halbleitervorrichtung nach Anspruch 1, in der das Halbleitersubstrat (15) einen Substratanschluß aufweist, und das Rückwärtsvorspannungsantriebsmittel die erste und die zweite Rückwärtsvorspannungsspannung an den Substratanschluß liefert.

3. Halbleitervorrichtung nach Anspruch 2, in der der erste Kanalbildungsbereich (16) beim Anlegen einer Schwellenspannung daran vollständig verarmt wird, und der zweite Kanalbildungsbereich (17) teilweise beim Anlegen einer Schwellenspannung daran verarmt wird.

4. Halbleitervorrichtung nach Anspruch 1, in der das Rückwärtsvorspannungsspannungsantriebsmittel (30, 31, 32) ein erstes Rückwärtsvorspannungsspannung-Erzeugungsmittel (30) zum Erzeugen der ersten Rückwärtsvorspannungsspannung (VBB1), ein zweites Rückwärtsvorspannungsspannung-Erzeugungsmittel (31) zum Erzeugen der zweiten Rückwärtsvorspannungsspannung (VBB2), und ein Rückwärtsvorspannungsspannungsauswahlmittel (32), das mit dem ersten und dem zweiten Rückwärtsvorspannungs- Erzeugungsmittel (30, 31) gekoppelt ist, zum Auswählen einer der ersten und zweiten Rückwärtsvorspannungsspannungen (VBB1, VBB2), die von dem ersten und zweiten Rückwärtsvorspannungs- Erzeugungsmittel (30, 31) als Reaktion auf ein Steuersignal (CNT) geliefert wird, welches bezeichnend dafür ist, ob der erste MOS-Transistor (11) mit einem Kanal eines Leitfähigkeitskanaltyps und der zweite MOS-Transistor (12) mit einem Kanal eines Leitfähigkeitskanaltyps sich in dem Bereitschaftszustand oder in dem aktiven Zustand befinden, und Liefern der ausgewählten Rückwärtsvorspannungsspannung (VBB1, VBB2) an den ersten MOS- Transistor (11) mit einem Kanal eines Leitfähigkeitskanaltyps und den zweiten MOS-Transistor (12) mit einem Kanal eines Leitfähigkeitskanaltyps aufweist.

5. Halbleitervorrichtung nach Anspruch 1, in der der erste MOS-Transistor mit einem Kanal eines Leitfähigkeitstyps ein N- Kanal-MOS-Transistor (11) ist, und der zweite MOS-Transistor mit einem Kanal eines Leitfähigkeitstyps ein P-Kanal-MOS-Transistor (12) ist.

6. Halbleitervorrichtung nach Anspruch 5, in der die N- und P-Kanal-MOS-Transistoren (11, 12) gemäß einer Stromversorgungsspannung und einer Massenspannung (5V, 0V) arbeitet,

die erste Rückwärtsvorspannungsspannung (VBB1) gleich der Massenspannung (0V) ist, und

die zweite Rückwärtsvorspannungsspannung (VBB2) gleich der Stromversorgungsspannung (5V) ist.

7. Halbleitervorrichtung nach Anspruch 1, in der der erste MOS-Transistor mit einem Kanal eines Leitfähigkeitstyps ein P- Kanal-MOS-Transistor (12) ist, und der zweite MOS-Transistor mit einem Kanal eines Leitfähigkeitstyps ein N-Kanal-MOS-Transistor (11) ist.

8. Halbleitervorrichtung nach Anspruch 7, in der die P- und N-Kanal-MOS-Transistoren (12, 11) gemäß einer Stromversorgungsspannung und einer Massenspannung (5V, 0V) arbeiten,

die erste Rückwärtsvorspannungsspannung (VBB1) gleich der Stromversorgungsspannung (5V) ist, und

die zweite Rückwärtsvorspannungsspannung (VBB2) der Massenspannung (0V) ist.

9. Halbleitervorrichtung nach Anspruch 5, in der die erste Gateelektrode (5) sich in einer ersten Frontgate-Elektrode (5) befindet;

die zweite Gateelektrode (5) sich in einer zweiten Frontgate- Elektrode (5) befindet;

und die Halbleitervorrichtung eine erste Backgate-Elektrode (18) aufweist, welche der ersten Frontgate-Elektrode (5) entgegengesetzt ist und den ersten Kanalbildungsbereich (16) dazwischen anordnet;

einer zweiten Backgate-Elektrode (19), welche der zweiten Frontgate-Elektrode 5 entgegengesetzt ist und den zweiten Kanalbildungsbereich (17) dazwischen anordnet;

wobei das Rückwärtsvorspannungsantriebsmittel (30, 31, 32) zum selektiven Liefern der ersten Rückwärtsvorspannungsspannung (VBB1) und der zweiten Rückwärtsvorspannungsspannung (VBB2) an die erste Backgate-Elektrode (18) angeordnet ist;

und die Vorrichtung ferner ein zweites Rückwärtsvorspannungsantriebsmittel (32, 33, 34) aufweist, das angeordnet ist zum selektiven Liefern einer dritten Rückwärtsvorspannungsspannung (VBB2) in dem Bereitschaftszustand und einer vierten Rückwärtsvorspannungsspannung (VBB1) derart, daß eine Stromlieferungs-Treiberfähigkeit des P-Kanal- MOS-Transistors (12) in dem aktiven Zustand an die zweite Backgate-Elektrode (19) erhöht ist.

10. Halbleitervorrichtung nach Anspruch 9, in der der erste Kanalbildungsbereich (16) vollständig beim Anlegen einer Schwellenspannung davon verarmt wird, und der zweite Kanalbildungsbereich (17) vollständig beim Anlegen einer Schwellenspannung davon verarmt wird.

11. Halbleitervorrichtung nach Anspruch 9, in der das erste Rückwärtsvorspannungsspannungs-Liefermittel (30 bis 32) ein erstes Rückwärtsvorspannungsspannungs-Erzeugungsmittel (30) zum Erzeugen der ersten Substratvorspannungsspannung (VBB1), ein zweites Rückwärtsvorspannungsspannungs-Erzeugungsmittel (31) zum Erzeugen der zweiten Substratvorspannungsspannung (VBB2), und

ein erstes Rückwärtsvorspannungsspannungs-Auswahlmittel (32), welches mit dem ersten und zweiten Rückwärtsvorspannungsspannungs-Erzeugungsmittel (30, 31) und der ersten Backgate- Elektrode (18) gekoppelt ist, zum Auswählen einer der ersten und zweiten Rückwärtsvorspannungsspannungen (VBB1, VBB2), welche von dem ersten und zweiten Rückwärtsvorspannungsspannungs- Erzeugungsmittel (30, 31) als Reaktion auf ein Steuersignal ge liefert wird, daß dafür bezeichnend ist, ob der N- und der P- Kanal-MOS-Transistor (11, 12) sich in dem Bereitschaftszustand oder in dem aktiven Zustand befinden, und Liefern der ausgewählten Rückwärtsvorspannung an die erste Backgate-Elektrode (18) aufweist und

das zweite Rückwärtsvorspannungsspannung-Liefermittel (32-34) ein drittes Rückwärtsvorspannungsspannung-Erzeugungsmittel (33) zum Erzeugen der dritten Rückwärtsvorspannungsspannung (VBB2), ein viertes Rückwärtsvorspannungsspannungs-Erzeugungsmittel (34) zum Erzeugen der vierten Rückwärtsvorspannungsspannung (VBB1), und

ein zweites Rückwärtsvorspannungsspannungs-Auswahlmittel (32), welches mit dem dritten und vierten Rückwärtsvorspannungsspannungs-Erzeugungsmittel (33, 34) und der zweiten Backgate- Elektrode (19) gekoppelt ist, zum Auswählen einer der dritten und vierten Rückwärtsvorspannungsspannungen (VBB2, VBB1), die von den dritten und vierten Rückwärtsvorspannungsspannungs- Erzeugungsmittel (33, 34) als Reaktion auf das Steuersignal (CNT) geliefert werden, und zum Liefern der ausgewählten Rückwärtsvorspannungsspannung an die zweite Backgate-Elektrode (19) aufweist.

12. Halbleitervorrichtung nach Anspruch 9, in der die N- und P-Kanal-MOS-Transistoren (11, 12) gemäß der Stromversorgungsspannung und der Massenspannung (5V, 0V) arbeiten, die erste Rückwärtsvorspannungsspannung (VBB1) der Massenspannung (0V) gleich ist,

die zweite Rückwärtsvorspannungsspannung (VBB2) der Stromversorgungsspannung (5V) gleich ist,

die dritte Rückwärtsvorspannungsspannung (VBB2) der Stromversorgungsspannung (5V) gleich ist, und

die vierte Rückwärtsvorspannungsspannung (VBB1) der Massenspannung (0V) gleich ist.

13. Halbleitervorrichtung nach Anspruch 9, in der die erste und zweite Backgate-Elektrode (18, 19) in der Isolierschicht (14) vergraben sind.

14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, bei der der Bereitschaftszustand ein Aus-Zustand, und der aktive Zustand ein Ein-Zustand ist.