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JPH10107061A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH10107061A
JPH10107061A JP8261781A JP26178196A JPH10107061A JP H10107061 A JPH10107061 A JP H10107061A JP 8261781 A JP8261781 A JP 8261781A JP 26178196 A JP26178196 A JP 26178196A JP H10107061 A JPH10107061 A JP H10107061A
Authority
JP
Japan
Prior art keywords
pad
main surface
integrated circuit
circuit device
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8261781A
Other languages
English (en)
Inventor
Kenichi Furuta
建一 古田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP8261781A priority Critical patent/JPH10107061A/ja
Priority to EP97300960A priority patent/EP0834927A3/en
Priority to US08/804,828 priority patent/US5814860A/en
Priority to KR1019970019990A priority patent/KR100312467B1/ko
Publication of JPH10107061A publication Critical patent/JPH10107061A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【課題】 チップ表面部の阻止耐圧を向上させることが
できる半導体集積回路装置を提供する。 【解決手段】 高耐圧型ＶＤＭＯＳは、ゲートパット２
１及びソースパット２２を、Ｓｉウエハ２４の主表面２
４ａの略中心に配置するように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体集積
回路装置に関し、例えば、絶縁ゲート形電界効果トラン
ジスタ（ＩＧＦＥＴ：insulated gate FET）を備えた半
導体集積回路装置に関する。
【０００２】
【従来の技術】ＭＯＳ ＦＥＴ（metal-oxide-semicond
uctor field effect transistor）の基本的な構造は、
Ｓｉ基板上に薄い酸化膜を介して金属電極を設けたいわ
ゆるＭＯＳキャパシタの両側に、キャリアの供給源とな
るソースと、キャリアを取り出すドレインを配置したも
のである。酸化膜上の金属電極は、ソース・ドレイン間
のコンダクタンスを制御する機能のためにゲートとよば
れ、高濃度に不純物をドープしたポリシリコン（多結晶
シリコン）やシリサイドなどが多く用いられる。
【０００３】一方、高耐圧（high voltage）トランジス
タ（耐圧約１０００Ｖ）などの個別素子により回路を構
成する場合がある。高耐圧トランジスタは、素子自体の
高耐圧が必要であるので、その製造技術と密接な関係が
ある。
【０００４】従来のこの種の高耐圧の半導体集積回路装
置としては、例えば図５〜図８に示すものがある。
【０００５】図５及び図６は、高耐圧の半導体集積回路
装置例として、ＶＤＭＯＳ ＦＥＴ（vertical double-
diffused MOS FET：縦形２重拡散ＭＯＳ ＦＥＴ）の基
本構造を示す模式図であり、図５はその上面図、図６は
図５のＡ−Ａ′矢視断面図である。
【０００６】図５及び図６において、１はゲートパッ
ト、２はソースパット、３は半導体素子を保護するため
のＰＶ（パッシベーション）膜、４はドレイン部となる
グリットライン、５は耐圧向上部、６はＳｉウエハ、７
は電極パットにワイヤーボンディングされたワイヤーで
ある。
【０００７】ここで、ゲートパット１及びソースパット
２を中央部付近に配置し、このゲートパット１及びソー
スパット２にボンディングされるワイヤー７を長くする
と、ワイヤー７のぶれが大きくなり、これによってチッ
プ角部にワイヤー７が接触し、このためにソース・ドレ
イン、ゲート・ドレイン間ショートが発生してしまう。
これを避けるため、図５及び図６に示すように、ゲート
パット１及びソースパット２は耐圧向上部５に隣接した
位置に配置するようにしている。
【０００８】また、一般にＶＤＭＯＳは、チップ周囲部
に耐圧を向上させる構造（以下、この構造をしている部
分を耐圧向上部という）があるため、ゲートパット１及
びソースパット２は結局、チップ内側でかつ耐圧向上部
５に隣接した位置に配置し、耐圧を低下させないででき
る限りゲートパット１及びソースパット２にボンディン
グされるワイヤー７を短くするように構成している。
【０００９】以上はＶＤＭＯＳの場合であるが、バイポ
ーラトランジスタの場合も同様である。
【００１０】図７及び図８は、高耐圧型バイポーラトラ
ンジスタ（耐圧約１０００Ｖ）の基本構造を示す模式図
であり、図７はその上面図、図８は図７のＡ−Ａ′矢視
断面図である。
【００１１】図７及び図８において、１１はベースパッ
ト、１２はエミッタパット、１３は半導体素子を保護す
るためのＰＶ（パッシベーション）膜、１４はコネクタ
部となるグリットライン、１５は耐圧向上部、１６はＳ
ｉウエハ、１７は電極パットにワイヤーボンディングさ
れたワイヤーである。コネクタは裏面に配置されてい
る。
【００１２】図７及び図８に示すように、高耐圧型バイ
ポーラトランジスタの場合も、前記ＶＤＭＯＳの場合と
同様に、ベースパット１１及びエミッタパット１２は、
チップ内側でかつ耐圧向上部１５に隣接した位置に配置
し、耐圧を低下させないでできる限りベースパット１１
及びエミッタパット１２にボンディングされるワイヤー
１７を短くするように構成している。
【００１３】また、上述した例では、パットと耐圧向上
部とが非常に近い位置にあるように図示しているが、実
際のパワーＭＯＳ等では、パッド周囲部に余裕を持たせ
たガードリング構造等をとっており所定の耐圧は確保さ
れた構造となっている。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の高耐圧のＶＤＭＯＳ（耐圧約１０００Ｖ以
上）等にあっては、高集積化を図るためには、パッド周
囲部に余裕を持たせた上記ガードリング構造等をとらず
に前記図５〜図８に示すようなパットと耐圧向上部とを
隣接した構造を採らざるを得ない。本発明者は、ドレイ
ンに約１０００Ｖの正電位を印加し、ソース及びゲート
をグランドに接続した場合、ドレインの印加電圧が高い
ため、ゲートパット１又はソースパット２とグリットラ
イン４部において、一番電流が流れ易いチップ表面部を
電流が流れ、これにより素子を破壊してしまうことがあ
るという問題点を見出した。また、高耐圧型バイポーラ
トランジスタの場合についても、同様な問題点を見出し
た。
【００１５】本発明は、チップ表面部の阻止耐圧を向上
させることができる半導体集積回路装置を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、高電圧が印加され得る半導体集積回路装置
において、トランジスタ形成領域となる主表面を有する
チップを備え、主表面の略中心にゲートパット及びソー
スパットを設置するように構成する。
【００１７】また、本発明に係る半導体集積回路装置
は、高電圧が印加され得る半導体集積回路装置におい
て、トランジスタ形成領域となる主表面を有するチップ
を備え、主表面の略中心にベースパット及びエミッタパ
ットを設置するように構成する。
【００１８】上記チップは、トランジスタ形成領域とな
る主表面を取り囲むグリットラインを備え、グリットラ
インから主表面に向かう所定の距離位置にゲートパット
及びソースパットを設置するものであってもよい。
【００１９】上記チップは、トランジスタ形成領域とな
る主表面を取り囲むグリットラインを備え、グリットラ
インから主表面に向かう所定の距離位置にベースパット
及びエミッタパットを設置するものであってもよい。
【００２０】
【発明の実施の形態】本発明に係る半導体集積回路装置
は、高耐圧半導体集積回路装置としてＭＯＳ又はバイポ
ーラトランジスタを用いた半導体集積回路装置に適用す
ることができる。
【００２１】図１及び図２は本発明の第１の実施形態に
係る半導体集積回路装置の基本構造を示す模式図であ
り、図１はその上面図、図２は図１のＡ−Ａ′矢視断面
図である。本実施形態はに係る半導体集積回路装置は、
高耐圧型ＶＤＭＯＳ（耐圧約１０００Ｖ）に適用した例
である。なお、本実施形態に係る半導体集積回路装置の
説明にあたり図５及び図６に示す高耐圧型ＶＤＭＯＳ
ＦＥＴと同一構成部分には同一符号を付している。
【００２２】図１及び図２において、２１はゲートパッ
ト、２２はソースパット、２３は半導体素子を保護する
ためのＰＶ（パッシベーション）膜、４はドレイン部と
なるグリットライン、５は耐圧向上部、２４はトランジ
スタ形成領域となる主表面２４ａを有するＳｉウエハ
（チップ）、７は電極パットにワイヤーボンディングさ
れたワイヤーである。製造方法は従来公知の方法と全く
同様である。
【００２３】上記ゲートパット２１及びソースパット２
２は、Ｓｉウエハ２４の主表面２４ａの略中心に設置さ
れた構成となっている。また、ＰＶ膜２３は、Ｓｉウエ
ハ２４の主表面２４ａの略中心に設置されたゲートパッ
ト２１及びソースパット２２を保護するように形成され
る。
【００２４】すなわち、ゲートパット２１及びソースパ
ット２２は、トランジスタ形成領域となる主表面２４ａ
を取り囲むグリットライン４から主表面２４ａに向かっ
て所定距離離れた中心位置に設置された構成となってい
る。
【００２５】以下、上述のように構成された半導体集積
回路装置の動作を説明する。
【００２６】上記ゲートパット２１及びソースパット２
２が、Ｓｉウエハ２４の主表面２４ａの略中心に配置さ
れている。したがって、図１に示すようにゲートパット
２１とグリットライン４、及びソースパット２２とグリ
ットライン４間両方の距離が従来例に比べ長くとれるよ
うになる。
【００２７】これにより、Ｓｉウエハ２４の主表面２４
ａに電流が流れる距離を長くとることができる。
【００２８】以上説明したように、第１の実施形態に係
る高耐圧型ＶＤＭＯＳは、ゲートパット２１及びソース
パット２２を、Ｓｉウエハ２４の主表面２４ａの略中心
に配置するように構成しているので、ゲートパット２
１、ソースパット２２とグリットライン４間の距離を長
くしてチップ表面に電流が流れる距離を長くすることが
でき、チップ表面を通るソース・ドレイン、ゲート・ド
レイン間の阻止耐圧を向上させることができる。
【００２９】特に、高耐圧半導体集積回路装置の高集積
化がより進んでいく場合にもパットとグリットラインと
が十分に離れた構造となっているため阻止耐圧を確保す
ることができる。
【００３０】図３及び図４は本発明の第２の実施形態に
係る半導体集積回路装置の基本構造を示す模式図であ
り、図３はその上面図、図４は図３のＡ−Ａ′矢視断面
図である。本実施形態はに係る半導体集積回路装置は、
バイポーラトランジスタ（耐圧約１０００Ｖ）に適用し
た例である。なお、本実施形態に係る半導体集積回路装
置の説明にあたり図７及び図８に示す高耐圧型バイポー
ラトランジスタと同一構成部分には同一符号を付してい
る。
【００３１】図３及び図４において、３１はベースパッ
ト、３２はエミッタパット、３３は半導体素子を保護す
るためのＰＶ（パッシベーション）膜、１４はコネクタ
部となるグリットライン、１５は耐圧向上部、３４はト
ランジスタ形成領域となる主表面３４ａを有するＳｉウ
エハ（チップ）、１７は電極パットにワイヤーボンディ
ングされたワイヤーである。コネクタは裏面に配置され
ている。製造方法は従来公知の方法と全く同様である。
【００３２】上記ベースパット３１及びエミッタパット
３２は、Ｓｉウエハ３４の主表面３４ａの略中心に設置
された構成となっている。また、ＰＶ膜３３は、Ｓｉウ
エハ３４の主表面３４ａの略中心に設置されたベースパ
ット３１及びエミッタパット３２を保護するように形成
される。
【００３３】すなわち、ゲートパット３１及びソースパ
ット３２は、トランジスタ形成領域となる主表面３４ａ
を取り囲むグリットライン１４から主表面３４ａに向か
って所定距離離れた中心位置に設置された構成となって
いる。
【００３４】以下、上述のように構成された半導体集積
回路装置の動作を説明する。
【００３５】上記ベースパット３１及びエミッタパット
３２が、Ｓｉウエハ３４の主表面３４ａの略中心に配置
されている。したがって、図３に示すようにベースパッ
ト３１とグリットライン１４、及びエミッタパット３２
とグリットライン１４間両方の距離が従来例に比べ長く
とれるようになる。
【００３６】これにより、Ｓｉウエハ３４の主表面３４
ａに電流が流れる距離を長くとることができる。
【００３７】以上説明したように、第２の実施形態に係
る高耐圧型バイポーラトランジスタは、ベースパット３
１及びエミッタパット３２を、Ｓｉウエハ３４の主表面
３４ａの略中心に配置するように構成しているので、ベ
ースパット３１、エミッタパット３２とグリットライン
１４間の距離を長くしてチップ表面に電流が流れる距離
を長くすることができ、チップ表面を通るベース・コネ
クタ、エミッタ・コネクタ間の阻止耐圧を向上させるこ
とができる。
【００３８】上記各実施形態の何れの場合においても各
パットとグリッドラインとの間の距離が前記図５〜図８
に示す高耐圧型半導体集積回路装置よりも離れるため、
空気放電やチップ表面上を流れる電流がなくなると考え
られる。
【００３９】なお、上記各実施形態では、高耐圧型半導
体集積回路装置として、高耐圧型ＶＤＭＯＳや高耐圧型
バイポーラトランジスタに適用した例であるが、高耐圧
トランジスタ形成領域となる主表面に、パットを設ける
構造の集積回路装置であればどのような装置にも適用で
きることは言うまでもない。例えば、絶縁ゲート形電界
効果トランジスタ（ＩＧＦＥＴ：insulated gate FET）
や、ＤＭＯＳ ＦＥＴ（double-diffused MOS FET：２
重拡散ＭＯＳ ＦＥＴ）に適用できることは言うまでも
ない。
【００４０】また、上記各実施形態では、耐圧約１００
０Ｖを例にとり説明したが、この印加電圧は一例であり
これら電源電圧以外の場合でも適用可能であることは勿
論である。
【００４１】さらに、上記各実施形態に係る半導体集積
回路装置が、高耐圧トランジスタ形成領域となる主表面
に、パットを設ける構造であれば、どのような構成でも
よく、ＭＯＳトランジスタ等の製造プロセス、チップ基
板の種類、パット等の個数、接続状態等は上記各実施形
態に限定されない。
【００４２】
【発明の効果】本発明に係る半導体集積回路装置では、
高電圧が印加され得る半導体集積回路装置において、ト
ランジスタ形成領域となる主表面を有するチップを備
え、主表面の略中心にゲートパット及びソースパットを
設置するように構成したので、チップ表面に電流が流れ
る距離を長くすることができ、チップ表面を通るソース
・ドレイン、ゲート・ドレイン間の阻止耐圧を向上させ
ることができる。
【００４３】また、本発明に係る半導体集積回路装置で
は、トランジスタ形成領域となる主表面を有するチップ
を備え、主表面の略中心にベースパット及びエミッタパ
ットを設置するように構成したので、チップ表面に電流
が流れる距離を長くすることができ、チップ表面を通る
ベース・コネクタ、エミッタ・コネクタ間の阻止耐圧を
向上させることができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係る半導体
集積回路装置の基本構造を示す上面図である。
【図２】図１のＡ−Ａ′矢視断面図である。
【図３】本発明を適用した第２の実施形態に係る半導体
集積回路装置の基本構造を示す上面図である。
【図４】図３のＡ−Ａ′矢視断面図である。
【図５】従来の半導体集積回路装置の基本構造を示す上
面図である。
【図６】図５のＡ−Ａ′矢視断面図である。
【図７】従来の半導体集積回路装置の基本構造を示す上
面図である。
【図８】図７のＡ−Ａ′矢視断面図である。
【符号の説明】
４，１４ グリットライン、５，１５ 耐圧向上部、
７，１７ ワイヤー、１，２１ ゲートパット、２，２
２ ソースパット、３，１３，２３，３３ ＰＶ膜、
６，１６，２４，３４ Ｓｉウエハ（チップ）、２４
ａ，３４ａ 主表面、１１，３１ ベースパット、１
２，３２ エミッタパット

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 高電圧が印加され得る半導体集積回路装
    置において、 トランジスタ形成領域となる主表面を有するチップを備
    え、 前記主表面の略中心にゲートパット及びソースパットを
    設置することを特徴とする半導体集積回路装置。
  2. 【請求項２】 高電圧が印加され得る半導体集積回路装
    置において、 トランジスタ形成領域となる主表面を有するチップを備
    え、 前記主表面の略中心にベースパット及びエミッタパット
    を設置することを特徴とする半導体集積回路装置。
  3. 【請求項３】 前記チップは、トランジスタ形成領域と
    なる主表面を取り囲むグリットラインを備え、 前記グリットラインから前記主表面に向かう所定の距離
    位置に前記ゲートパット及び前記ソースパットを設置す
    ることを特徴とする請求項１記載の半導体集積回路装
    置。
  4. 【請求項４】 前記チップは、トランジスタ形成領域と
    なる主表面を取り囲むグリットラインを備え、 前記グリットラインから前記主表面に向かう所定の距離
    位置に前記ベースパット及び前記エミッタパットを設置
    することを特徴とする請求項２記載の半導体集積回路装
    置。
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