DE69013250T2

DE69013250T2 - Leseanordnung für eine Halbleiterspeicheranordnung.

Info

Publication number: DE69013250T2
Application number: DE69013250T
Authority: DE
Inventors: Satoru Hoshi; Takayuki Kawaguchi; Masami Masuda
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1989-07-12
Filing date: 1990-07-12
Publication date: 1995-03-16
Anticipated expiration: 2010-07-13
Also published as: JPH0646513B2; EP0408031A2; KR930008578B1; KR910003669A; EP0408031A3; EP0408031B1; DE69013250D1; US5068831A; JPH0344891A

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Datenleseschaltung für eine Halbleiterspeichereinrichtung und insbesondere eine Datenleseschaltung für eine Halbleiterspeichereinrichtung von dem Typ, bei dem Datenleitungen angeglichen sind.

HINTERGRUND DER ERFINDUNG

Fig. 1 ist ein Blockschaltbild einer Datenausgabeschaltung für eine Halbleiterspeichereinrichtung, welches hier zur Beschreibung des Standes der Technik dieser Erfindung vorgesehen wurde. Wie aus Fig. 1 ersichtlich, werden über Bitleitungen N1 und N2 Daten aus einer Speicherzelle 11 gelesen. Die Daten auf den Bitleitungen N1 und N2 werden durch einen Bitleitungs-Angleichungstransistor Tr1 angeglichen. Die Bitleitung N1 ist über einen Spaltenwähltransistor Tr11 mit einer Datenleitung N3 verbunden. Die Bitleitung N2 ist über einen Spaltenwähltransistor Tr12 mit einer Datenleitung N4 verbunden. Durch eine Steuerleitung N11 werden die Transistoren Tr11 und Tr12 zum Ein- und Ausschalten gesteuert, so daß die Bitleitungen N1 und N2 mit den Datenleitungen N3 bzw. N4 verbunden werden oder davon getrennt werden. An die Steuerleitung N11 wird ein dekodiertes Signal eines Adressensignals angelegt. Durch einen Angleichungstransistor Tr2 für eine Eingangs/Ausgangs- Leitung werden die Datenleitungen N3 und N4 angeglichen. Die Eingangs/Ausgangsleitungen N3 und N4 sind mit einem ersten Leseverstärker (Differenzverstärker) 21 verbunden. Alle Leseverstärker in der folgenden Beschreibung sind aus einem Differenzverstärker gebildet, dessen Datenbeziehung in Fig. 2 gezeigt ist. Die Ausgänge von dem ersten Leseverstärker 21 werden auf die Ausgangsdatenleitungen N5 und N6 für den ersten Leseverstärker ausgegeben. Zwischen die Ausgangsdatenleitungen N5 und N6 für den ersten Leseverstärker ist ein Datenleitungs-Angleichungstransistor Tr3 geschaltet. Die Ausgänge von dem ersten Leseverstärker 21 werden durch den Transistor Tr3 angeglichen. Die Daten auf den Datenleitungen N5 und N6 werden einem zweiten Leseverstärker 22 eingegeben. Die Ausgänge von dem Verstärker 22 werden auf Ausgangsdatenleitungen N7 und N8 für den zweiten Leseverstärker ausgegeben. Zwischen die Datenleitungen N5 und N7 wird ein Eingangs/Ausgangs- Kurzschlußtransistor Tr5 geschaltet. Zwischen die Datenleitungen N6 und N8 ist ein Eingangs/Ausgangs- Kurzschlußtransistor Tr6 geschaltet. Die Funktion der Transistoren Tr5 und Tr6 besteht darin, die Eingänge und Ausgänge des zweiten Leseverstärkers 22 kurzuschließen. Die Ausgangsdatenleitungen N7 und N8 für den zweiten Leseverstärker sind mit einem Ausgangspufferverstärker 25 verbunden, dessen spezieller Aufbau in Fig. 3 gezeigt ist. Ein Ausgangs-Angleichungstransistor Tr4 ist zwischen die Datenleitungen N7 und N8 auf der Eingangsseite des Ausgangspufferverstärkers 25 geschaltet, um die Daten auf den Leitungen N7 und N8 anzugleichen. Mit der Ausgangsseite des Ausgangspufferverstärkers 25 sind Ausgangspuffertransistoren Tr21 und Tr22 verbunden. Daten werden von dem Verbindungspunkt der Transistoren Tr21 und Tr22 ausgegeben.
Ein Angleichungsimpuls φeq wird von einer Angleichungsimpuls- Erzeugungsschaltung 40 den Gates der Transistoren Tr1 bis Tr6 zugeführt. Die Angleichungsimpuls-Erzeugungsschaltung 40 wird durch eine Detektorschaltung 30 gesteuert, welche eine Änderung in einem Adressensignal detektiert. Die Detektorschaltung 30 ist aus Eingangsübergangs- Detektorschaltungen 31, 32, ... aufgebaut, an die jeweils die Adressen IN1, IN2, ... angelegt werden. Jede der Eingangsübergangs-Detektorschaltungen 32, ... besitzt einen Schaltungsaufbau, wie beispielsweise in Fig. 4 gezeigt ist. Die Signalwellenformen an verschiedenen Knotenpunkten von jeder der Schaltungen 31, 32, ... sind in Fig. 5 dargestellt. Die Beziehung zwischen der Detektorschaltung 30 und der Angleichungsimpuls-Erzeugungsschaltung 40 ist in Fig. 6 dargestellt. Die Anzahl der Inverter IV in der Schaltung 40 hängt von der Kapazität einer mit dieser Schaltung verbundenen Last ab.
Nachstehend wird der Betrieb der in Fig. 1 gezeigten Schaltung unter Bezugnahme auf die Zeitablaufdiagramme erläutert, die in den Fig. 7 und 8 gezeigt sind, wobei der Unterschied zwischen diesen die Breite eines in den Fig. 7(b) und 8(b) gezeigten Impulses ist. Unter Bezugnahme auf die Fig. 7 und 8 stellen die Fig. 7(a) und 8(b) den Übergangszustand von Adresseneingängen IN1 und IN2 dar, die Fig. 7(b) und 8(b) stellen den Angleichungsimpuls φeq dar, die Fig. 7(c) und 8(c) stellen den Zustand der Ausgangsdatenleitungen N5 und N6 für den ersten Leseverstärker dar, die Fig. 7(d) und 8(d) stellen den Zustand der Ausgangsdatenleitungen N7 und N8 für den zweiten Leseverstärker dar und Fig. 7(e) und 8(e) bezeichnen den Zustand eines Ausgangs (N9).
Zur Zeit t1 ändern die Adressen IN1, IN2 ihren Zustand. Die Eingangszustandsänderungs-Detektorschaltungen 31, 32, ... erfassen eine Adressenänderung. Das erfaßte Signal wird der Angleichungsimpuls-Erzeugungsschaltung 40 zugeführt, welche demzufolge den Angleichungsimpuls φeq wie in Fig. 2(b) gezeigt zur Zeit t2 synchron zu der Adressenänderung ausgibt.
Der Angleichungsimpuls φeq bewirkt die Einschaltung der Transistoren Tr1 bis Tr6 während der Periode von der Zeit t2 bis t3. Insbesondere wird der Transistor Tr1 eingeschaltet, um die Bitleitungen N1 und N2 kurzzuschließen, der Transistor Tr2 wird eingeschaltet, um die Datenleitungen N3 und N4 kurzzuschließen, der Transistor Tr3 wird eingeschaltet, um die Datenleitungen N5 und N6 kurzzuschließen und der Transistor TR4 wird eingeschaltet, um die Datenleitungen N7 und N8 kurzzuschließen. Demzufolge werden die Datenleitungspaare wegen der Kurzschlüsse auf das gleiche Potential gebracht. Gleichzeitig werden die Eingangs/Ausgangs-Kurzschlußtransistoren Tr5 und Tr6 eingeschaltet, um die Eingänge und Ausgänge des zweiten Leseverstärkers 22 kurzzuschließen. Demzufolge nehmen die Potentiale der Ausgänge des ersten und zweiten Leseverstärkers 21 und 22 ein bestimmtes Potential Veq an, welches durch die Kennwerte von die Verstärker bildenden Transistoren bestimmt ist, wie in den Fig. 7(c) und 7(d) gezeigt. Wenn der Angleichungsimpuls φeq zur Zeit t3 abfällt, werden die Transistoren Tr1 bis Tr6 ausgeschaltet. Die Daten von der neuen Speicherzelle, gewählt durch die neue Adresse, werden über die Bitleitungen N1 und N2 und die Spaltenwähltransistoren Tr11 und Tr12 an die Datenleitungen N3 und N4 ausgelesen. Die Daten werden über die ersten und zweiten Leseverstärker 21 und 23 und den Ausgangspufferverstärker 25 an die Ausgangspuffertransistoren Tr21 und Tr22 geführt. Am Ausgangsknotenpunkt N9 wird ein Ausgang, wie in Fig. 7(e) gezeigt, erhalten.
Mit dem obigen Betrieb können Daten aus einer Speicherzelle ausgelesen werden, ohne durch die Inhalte von Zelldaten zu der vorausgehenden Adresse ungünstig beeinflußt zu werden.
Bei der oben beschriebenen Datenausgabeeinrichtung führt der Angleichungsimpuls während des Angleichungsbetriebs eine Angleichungsfunktion sowie eine Funktion zum Sperren von auf den Datenleitungen zu transferierenden Daten aus. Um von einer Speicherzelle mit hoher Geschwindigkeit Daten zu lesen, ist es erforderlich, die Abfallzeit des Angleichungsimpulses φeq zu erhöhen. Es ist deshalb erforderlich (1) die Impulsbreite des Angleichungsimpulses schmal zu machen oder (2) die Periode von der Detektion eines Adressenübergangs bis zum Anstieg des Angleichungsimpulses φeq zu verkürzen. Falls unter Verwendung des Angleichungsimpulses φeq mit einer kurzen Impulsbreite ein ausreichender Angleichungseffekt gewünscht wird, wird es jedoch erforderlich, eine hohe Leitfähigkeit gm der Transistoren Tr1 bis Tr6 zu erzielen, was allgemein einen Anstieg der Gatebreite eines MOS- Transistors und somit einen Anstieg der Gate-Kapazität zur Folge hat. Der Anstieg der Gate-Kapazität fährt zu einem Anstieg der Lastkapazität C(φeq), die mit der Angleichungsimpuls-Erzeugungsschaltung 40 verbunden ist. Jedoch ist allgemein die Anzahl von Stufen von Logikschaltungen (fünf Stufen von Invertern IV im Falle der Fig. 6) der Angleichungsimpuls-Erzeugungsschaltung 40 so klein wie möglich ausgelegt, und zwar bis zu dem Ausmaß, das ihre Last mit der Kapazität C(φeq) ohne Verzögerung angesteuert werden kann und der Angleichungsimpuls φeq mit hoher Geschwindigkeit ansteigen und fallen kann. Aufgrunddessen kann die Anzahl von Stufen von Logikschaltungen nicht verkleinert werden. Wenn die Anzahl von Stufen verkleinert würde, könnte die Einrichtung eines Impulses beschleunigt werden, aber die Last würde nicht in ausreichendem Maße angesteuert werden können.
Abgesehen von den voranstehend erwähnten Punkten besteht ein anderes Problem im Zusammenhang mit dem Betrieb der Transistoren Tr5 und Tr6 zum Kurzschließen der Eingänge und Ausgänge des zweiten Leseverstärkers 22. Insbesondere schließen die Transistoren Tr5 und Tr6 bei der Einrichtung des Angleichungsimpulses φeq die Eingänge und invertierten Ausgänge von aktiven Elementen des zweiten Leseverstärkers 22 kurz, so daß die aktiven Elemente in einen negativen Rückkopplungsbetrieb übergehen. Deshalb oszillieren Potentiale an den Eingängen und Ausgängen und laufen auf das Potential Veq zusammen. Wenn die Breite des Angleichungsimpulses φeq kürzer gemacht wird, kann dieser Impuls einen Abschluß starten, bevor die Oszillation ausreichend abgeklungen ist. In diesem Fall ist wie in den Fig. 8(c) und 8(d) gezeigt, ein Abklingen der Oszillation der Potentiale an den Datensignalleitungen N5 und N6 nicht zufriedenstellend zur Zeit t3, wenn der Angleichungsimpuls φeq beginnt abzufallen. Deshalb verstärkt der zweite Leseverstärker 22 eine unwesentliche Potentialdifferenz zwischen den Datensignalleitungen N5 und N6, was zu einer beträchtlichen Lesezeitverzögerung führt. Wie aus der voranstehenden Beschreibung ersichtlich ist, ist es erforderlich, die Breite des Angleichungsimpulses φeq so einzustellen, daß sie einen ausreichenden Spielraum besitzt. Die Tatsache, daß die Impulsbreite verbreitert werden muß, war ein Hindernis gegenüber einem Datenauslesen mit hoher Geschwindigkeit.
Wie voranstehend erläutert, ermöglicht das Angleichungsverfahren für eine Datenausgabeeinrichtung gemäß dem Stand der Technik kein stabiles Datenlesen bei hoher Geschwindigkeit, was ein beträchtliches Problem für ein hohes Systemleistungsvermögen gewesen ist, insbesondere für Multibit-Systeme mit einer Anzahl von Datenleitungen.
Die EP-A-0 235 880 offenbart einen Differenzleseverstärker, dessen Eingangsleitungspaar durch einen ersten Schalter angeglichen wird, dessen Ausgangsleitungspaar durch einen zweiten Schalter angeglichen wird und dessen besagte Schalter durch unterschiedliche Angleichungsimpulse (φ1, φ2) betrieben werden.
Die US-A 4 239 994 offenbart einen Leseverstärker, der zwischen der Eingangsleitung (30) und der Ausgangsleitung (32) eine Rückkopplungsschaltung mit einem Rückkopplungsschalter (TG1) aufweist, welcher durch einen Vorladeimpuls betrieben wird, um den Eingang des Verstärkers auf einen Betriebswert vorzuspannen, d.h. zu versetzen, welcher ein schnelles Ansprechverhalten ermöglicht.
Die voranstehend erwähnte EP-A-0 235 889 kombiniert mit der voranstehend erwähnten US-A-4 239 994 würde zur Schaffung des aus der EP-A-0 235 889 bekannten Leseverstärkers führen, mit der aus der US-A-4 239 994 bekannten Rückkopplungsschaltung, würde aber offenlassen, ob einer - und wenn dem so ist - welcher der Angleichungsimpulse (φ1, φ2) gemäß der EP-A-0 235 889 zum Betrieb des Rückkopplungsschalters verwendet werden sollte oder könnte.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung wurde angesichts der vorstehenden Probleme durchgeführt und besitzt als Aufgabe die Bereitstellung einer Datenleseschaltung für eine Halbleiterspeichereinrichtung, die die zum Ausgleichen der Datenleitungen während eines Datenlesezyklus benötigte Zeit verkürzen und einen Zugriff mit hoher Geschwindigkeit realisieren kann.
Dieses Problem wird wie in den Ansprüchen 1 und 7 angegeben gelöst.
Ein erster Angleichungsimpuls wird an eine zweite Schalteinrichtung zum Angleichen der Ausgänge eines Leseverstärkers mit komplementären Datenleitungen zum Empfang von Eingangsdaten angelegt und wird an eine dritte Schalteinrichtung zum Angleichen des Eingangs und Ausgangs des Leseverstärkers angelegt. Ein zweiter Angleichungsimpuls, der sich früher entwickelt als der erste Angleichungsimpuls, wird von einer zweiten Angleichungsimpuls- Erzeugungseinrichtung an eine die Eingangsdatenleitungen verbindende erste Schalteinrichtung angelegt. Als Ergebnis wird der Ausgangszustand des Leseverstärkers im wesentlichen in Abhängigkeit von den durch die erste Schalteinrichtung ermittelten Angleichungsergebnissen eingerichtet. Danach wird der Angleichungsbetrieb mit hoher Geschwindigkeit stabil in Abhängigkeit von dem ersten Angleichungsimpuls ausgeführt.
Wie voranstehend erwähnt, ist es gemäß der vorliegenden Erfindung möglich, eine Einrichtung eines Angleichungsimpulses zu einem früheren Zeitpunkt und eine Einstellung einer kurzen Impulsbreite zu realisieren. Demzufolge kann der Abschlußzeitpunkt des Angleichungsimpulses schneller gemacht werden und ein Auslesen von Daten aus einer Speicherzelle mit hoher Geschwindigkeit kann realisiert werden, ohne ein herkömmliches System wesentlich zu modifizieren.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen:
Fig. 1 eine Datenleseschaltung gemäß dem Stand der Technik;
Fig. 2 die Eingangs/Ausgangs-Beziehung des Leseverstärkers;
Fig. 3 und 4 den Aufbau der Ausgangspufferschaltung bzw. der Detektorschaltung für eine Adresseneingabe- Zustandsänderung;
Fig. 5 ein Zeitablaufdiagramm, welches den Betrieb der in Fig. 4 gezeigten Schaltung darstellt;
Fig. 6 die Konfiguration der Adresseneingabe- Zustandsänderungsdetektorschaltung und der Angleichungsimpuls-Erzeugungsschaltung;
Fig. 7 und 8 Zeitablaufdiagramme, die den Betrieb der in Fig. 1 gezeigten Schaltung darstellen;
Fig. 9 eine Ausführungsform dieser Erfindung;
Fig. 10 ein Zeitablaufdiagramm, welches den Betrieb der Schaltungen der in Fig. 9 gezeigten Ausführungsform darstellt;
Fig. 11 Beispiele der Adresseneingabe- Zustandsänderungsdetektorschaltung, der ersten und der zweiten Angleichungsimpuls- Erzeugungsschaltungen;
Fig. 12 eine andere Ausführungsform dieser Erfindung; und
Fig. 13 und 14 Modifikationen der in den Fig. 9 bzw. 12 gezeigten Ausführungsform.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Ausführungsformen dieser Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Fig. 9 ist ein Blockschaltbild, welches die Datenausgabeeinrichtung gemäß einer Ausführungsform dieser Erfindung zeigt. In der Fig. 9 sind die gleichen Elemente wie die in Fig. 1 gezeigten unter Verwendung von identischen Bezugszeichen bezeichnet. Wie aus Fig. 11 ersichtlich, besitzt eine in Fig. 9 gezeigte erste Angleichungsimpuls- Erzeugungsschaltung 41 den gleichen Aufbau wie derjenige der in Fig. 1 gezeigten Angleichungsimpuls-Erzeugungsschaltung 40. Mit dieser Schaltung 41 ist eine Lastkapazität C (φeq) gekoppelt. Die Schaltung 41 erzeugt einen ersten Angleichunsimpuls φeq entsprechend dem Adressenänderungs- Detektorsignal von den Eingangs-Zustandsänderungs- Detektorschaltungen 31, 32, ... . Dieser Angleichungsimpuls wird an die Transistoren Tr1, Tr2, Tr5, Tr6 und Tr4 angelegt. Eine zweite Angleichungsimpuls-Erzeugungsschaltung 42 erzeugt einen zweiten Angleichungsimpuls φeq' gemäß dem Adreßänderungs-Detektorsignal von den Eingangs- Zustandsänderungs-Detektorschaltungen 31, 32, ... . Dieser Angleichungsimpuls φeq' wird an einen Datenleitungs- Angleichungstransistor Tr3 angelegt. Diese Schaltung 42 ist aufgebaut wie in Fig. 11 gezeigt. Da die mit der Schaltung 42 verbundene Lastkapazität C(φeq') kleiner ist als die mit der Schaltung 41 verbundene Lastkapazität C(φeq) ist die Anzahl von Stufen von Logikschaltungen (Inverter IV) der Schaltung 42 "3", und damit kleiner als "5" der Schaltung 41. Der andere Aufbau ist ähnlich wie der in Fig. 1 gezeigte.
Nachstehend wird der Betrieb der wie voranstehend aufgebauten Datenausgabeeinrichtung unter Bezugnahme auf das in Fig. 10 gezeigte Zeitablaufdiagramm beschrieben. Die Fig. 10(a) stellt den Zustand einer Änderung in den Adreßeingängen IN1, IN2, ... dar, die Fig. 10(b) stellt den Angleichungsimpuls φeq' dar, Fig. 10(c) stellt den Angleichungsimpuls φeq dar, die Fig. 10(d) stellt den Zustand der Ausgangsdatenleitungen N5 und N6 für den ersten Leseverstärker dar, die Fig. 10(e) stellt den Zustand der Ausgangsdatenleitungen N7 und N8 für den zweiten Leseverstärker dar und die Fig. 10(f) stellt der Zustand eines Ausgangs dar.
Wie in Fig. 9 gezeigt, wird der Angleichungsimpuls φeq von der ersten Angleichungsimpuls-Erzeugungsschaltung 41 an die Gates der Transistoren Tr1, Tr2, Tr4, Tr5 und Tr6 geführt. Der Angleichungsimpuls φeq' von dem zweiten Angleichungsimpulsgenerator 42 wird nur an das Gate des Eingangs/Ausgangs-Angleichungstransistors Tr3 geführt. Nun wird die zum Angleichungsimpuls φeq gehörende Lastkapazität C(φeq) und die zum Angleichungsimpuls φeq' gehörende Lastkapazität C (φeq') betrachtet. Ganz offensichtlich ist die mit einer geringeren Anzahl von Gates verbundene Lastkapazität C (φeq') kleiner als die Lastkapazität C (φeq), d.h. C (φeq) > C (φeq'). Es ist deshalb möglich, den zweiten Angleichungsimpulsgenerator 42, der den Angleichungsimpuls φeq' erzeugt, mit einer geringeren Stufenanzahl von logischen Schaltungen aufzubauen als diejenige der ersten Angleichungsimpuls-Erzeugungsschaltung 41, welche den Angleichungsimpuls φeq erzeugt. Demzufolge kann der Angleichungsimpuls φeq' zu einem früheren Zeitpunkt hergestellt werden als der Angleichungsimpuls φeq.
Wenn sich eine von der Adresse IN1, IN2 gelieferte Adresse verändert, wie in Fig. 10(a) gezeigt, wird diese Änderung zum Zeitpunkt t1 durch die Eingangsübergangs-Detektorschaltungen 31, 32 erfaßt. Der Angleichungsimpuls φeq' wird zum Zeitpunkt t2 von der zweiten Angleichungsimpuls-Erzeugungsschaltung 42 ausgegeben. Der Angleichungsimpuls φeq wird danach zum Zeitpunkt t3 von der ersten Angleichungsimpuls- Erzeugungsschaltung 41 ausgegeben. Ein derartiger Betrieb wird nachstehend erläutert. Wie in den Fig. 10(b) und 10(c) gezeigt, wird der Angleichungsimpuls φeq' zu einem früheren Zeitpunkt eingerichtet als der Angleichungsimpuls φeq. Demzufolge wird nur der Eingangs/Ausgangs- Angleichungstransistor Tr3, desssen Gate den Angleichungsimpuls φeq' erhält, früher eingeschaltet als die anderen Transistoren Tr1, Tr2, Tr4 bis Tr6. Die Datenleitungen N5 und N6 auf der Ausgangsseite des ersten Leseverstärkers 21 weren kurzgeschlossen und das Potential auf den Datenleitungen wird ungefähr gleich dem für den ersten Leseverstärker 21 spezifischen Angleichungspotential Veq1, wie in Fig. 10(d) gezeigt. Zur Zeit t2 bleibt der zweite Leseverstärker 22 noch in seinem aktiven Zustand. Da sich das Eingangspotential in Richtung auf das Potential Veq1 hin verändert, verändert sich demzufolge der Ausgang des zweiten Leseverstärkers 22 unter dem aktiven Zustand in Richtung auf ein Potential Veq2 hin, welches dem Potential Veq1 entspricht. Die Potentiale Veq1 und Veq2 nehmen die mittleren Werte zwischen den Hochpegel- und Niedrigpegel- Ausgängen der ersten und zweiten Leseverstärker 21 bzw. 22 unter dem normalen aktiven Zustand an. Die Differenz zwischen dem Potential Veq1 und Veq2 ist weitaus geringer als die Potentialdifferenz über der Source und der Drain der Eingangs/Ausgangs-Kurzschlußtransistoren Tr5 und Tr6.
Wenn als nächstes der Angleichungsimpuls φeq zur Zeit t3 eingerichtet wird, wie in Fig. 10(c) gezeigt, werden die Transistoren Tr1, Tr2, Tr4, Tr5 und Tr6 eingeschaltet. Dadurch werden Kurzschlüsse zwischen den Bitleitungen N1 und N2, zwischen den Datenleitungen N3 und N4, zwischen den Ausgangsdatenleitungen N7 und N8 für den zweiten Leseverstärker und zwischen der Ausgangsdatenleitung N7 für den ersten Leseverstärker und der Ausgangsdatenleitung N8 für den zweiten Leseverstärker gebildet. Bis zu diesem Zeitpunkt hat sich das Ausgangspotential des ersten Leseverstärkers 21 auf das Potential Veq1 hin geändert und das Ausgangspotential des zweiten Leseverstärkers 22, der das Potential Veq1 des das Potential Veq1 empfangenen zweiten Leseverstärkers 22 emfpängt, hat sich in Richtung auf das Potential Veq2 hin geändert. Demzufolge sind die Potentialdifferenzen über den Sourcen und Drains der Eingangs/Ausgangs- Kurzschlußtransistoren Tr5 und Tr6 ausreichend klein. Wie in den Fig. 10(d) und 10(e) gezeigt, ist eine Potentialoszillation, welche von den Auswirkungen einer negativen Rückkopplung herrührt, d.h. von dem Kurzschließen der Eingänge und Ausgänge des zweiten Leseverstärkers 22, gering und klingt in einer kurzen Zeit ab. Deshalb besteht eine geringere Möglichkeit, eine unwesentliche Potentialdifferenz zwischen den Datenleitungen zu erzeugen. Selbst wenn die Breite des von der ersten Angleichungsimpuls- Erzeugungsschaltung 41 auszugebenden Angleichungsimpulses kurz eingestellt wird und der Angleichungsimpuls zu einem früheren Zeitpunkt (Zeitpunkt t5) beendet wird, ist demzufolge bis zu diesem Zeitpunkt eine unerwünschte Oszillation fast vollständig abgeklungen. Deshalb ist es möglich, wie in Fig. 10(f) gezeigt, Daten ohne eine Verzögerung auszulesen und Verzögerungen zu vermeiden, die durch Lesen von nicht erforderlichen Daten aufgrund einer Potentialoszillation oder dergleichen verursacht werden.
Wie voranstehend erläutert, kann gemäß der Ausführungsform dieser Erfindung die Breite des von der ersten Angleichungsimpuls-Erzeugungsschaltung 41 auszugebenden Angleichungsimpulses φeq kurz gemacht werden, so daß Daten aus einer Speicherzelle in zuverlässiger Weise bei hoher Geschwindigkeit ausgelesen werden können.
Fig. 12 ist ein Blockschaltbild, welches eine andere Ausführungsform dieser Erfindung zeigt. In der Fig. 12 sind die gleichen Elemente wie die in Fig. 9 gezeigten mit identischen Bezugszeichen bezeichnet. Die Unterschiede des in Fig. 12 gezeigten Aufbaus von dem in Fig. 9 gezeigten sind wie folgt. Zwischen dem zweiten Leseverstärker 22 und dem Ausgangspufferverstärker 25 sind in Kaskade geschaltete dritte und vierte Leseverstärker 23 und 24 vorgesehen. Zusätzlich sind Transistoren Tr31 und Tr32 zum Kurzschließen der Eingangsseiten der dritten und vierten Leseverstärker 23 und 24 und Transistoren Tr33, Tr34, Tr35 und Tr36 zum Kurzschließen der Eingänge und Ausgänge der Verstärker 23 und 24 vorgesehen. Der Angleichungsimpuls φeq' von der zweiten Angleichungsimpuls-Erzeugungsschaltung 42 wird auch zum Kurzschließen der Datensignalleitungen auf der Eingangsseite des dritten Leseverstärkers 23 verwendet. Solange die Bedingung erfüllt ist, daß die Lastkapazität C(φeq') ausreichend kleiner ist als die Lastkapazität C(φeq), kann der Angleichungsimpuls φeq' an eine Vielzahl von Gates geführt werden, wobei die gleichen vorteilhaften Auswirkungen erzielt werden wie bei dem in Fig. 9 gezeigten Aufbau.
Obwohl die Anzahl von Leseverstärkerstufen fünf ist, kann sie sechs oder mehr sein. In einem derartigen Fall können alle Leseverstärker in Blöcke einer vorne angeordneten Stufe und einer rückwärtig angeordneten Stufe aufgeteilt werden und der Angleichungsimpuls φeq' von dem zweiten Angleichungsimpulsgenerator 42 kann dem Block der vorne angeordneten Stufe hinzugefügt werden und der Angleichungsimpuls φeq von dem ersten Angleichungsimpulsgenerator 41 an den Block der rückwärtig angeordneten Stufe.
Die Fig. 13 und 14 zeigen eine andere Ausführungsform, deren Unterschied von den in den Fig. 9 und 12 erzeugten Ausführungsformen darin besteht, daß ein Transistor Tr3A zum Angleichen der Ausgangsseiten N5 und N6 des ersten Leseverstärkers 21 vorgesehen ist und das Gate dieses Transistors den Impuls φeq von dem ersten Angleichungsimpulsgenerator 41 erhält.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken den Umfang nicht.

Claims

1. Datenleseschaltung für eine Halbleiterspeichereinrichtung, umfassend:

einen Leseverstärker (22), dem Daten einer Speicherzelle (11) gewählt gemäß einer Adresse über ein Paar von komplementären ersten Datenleitungen (N1 bis N6) eingegeben werden und der die eingegebenen und verstärkten Daten an ein Paar von komplementären zweiten Datenleitungen (N7, N8) ausgibt;

eine erste Schalteinrichtung (Tr3) zum Angleichen des Paars von komplementären ersten Datenleitungen (N5, N6) an der Eingangsseite des Leseverstärkers (22) durch Verbinden der ersten Datenleitungen miteinander;

eine zweite Schalteinrichtung (Tr4) zum Angleichen des Paars von komplementären zweiten Datenleitungen (N7, N8) durch Verbinden der zweiten Datenleitungen miteinander;

eine dritte Schalteinrichtung (Tr5, Tr6) zum Angleichen durch Verbinden der Leitungen des Paars von ersten Datenleitungen (N5, N6) an der Eingangsseite des Leseverstärkers (22) mit entsprechenden des Paars von zweiten Datenleitungen (N7, N8);

eine zweite Angleichungsimpuls-Erzeugungseinrichtung (42) zum Erzeugen eines zweiten Angleichungs impulses (φeq'), wenn die Adresse geändert wird und zum Einschalten der ersten Schalteinrichtung (Tr3) durch Anlegen des zweiten Angleichungsimpulses an einen Steueranschluß der ersten Schalteinrichtung; und

eine erste Angleichungsimpuls-Erzeugungseinrichtung (41) zum Erzeugen eines ersten Angleichungsimpulses (φeq), wenn die Adresse geändert wird und zum Einschalten der zweiten und dritten Schalteinrichtung (Tr4; Tr5, Tr6) durch Anlegen des ersten Angleichungsimpulses an Gate- Anschlüsse der zweiten und dritten Schalteinrichtung;

wobei die mit einem Ausgangsanschluß der zweiten Angleichungsimpuls-Erzeugungseinrichtung (42) verbundene Lastkapazität [C(φeq')] kleiner eingestellt wird als die mit einem Ausgangsanschluß der ersten Angleichungsimpuls-Ezeugungseinrichtung (41) verbundene Lastkapazität [C(φeq)]; und

wobei die Anzahl von Stufen von Logikschaltungen, die die zweite Angleichungsimpuls-Erzeugungseinrichtung (42) bilden, kleiner ist als die Anzahl von Stufen von Logikschaltungen, die die erste Angleichungsimpuls- Erzeugungsschaltung (41) bilden, und wobei der zweite Angleichungsimpuls (φeq') von der zweiten Angleichungsimpuls-Erzeugungseinrichtung (42) früher eingerichtet wird, als der erste Angleichungsimpuls von der ersten Angleichungsimpuls- Erzeugungseinrichtung (42).

2. Datenleseschaltung nach Anspruch 1, ferner umfassend eine Detektorschaltung (30) zum Erfassen einer Änderung der Adresse, wobei

die ersten und zweiten Angleichungsimpuls- Erzeugungsschaltungen (41, 42) die ersten und zweiten Angleichungsimpulse (φeq, φeq') im Ansprechen auf ein von der Detektorschaltung (30) ausgegebenes Signal erzeugen.

3. Datenleseschaltumg nach Anspruch 1, ferner umfassend:

einen Ausgangspuffer (25) zum Empfang von Signalen von dem Paar von zweiten Datenleitungen (N7, N8) ; und

Ausgangspuffertransistoren mit in Reihe geschalteten ersten und zweiten Transistoren (Tr21, Tr22) zum Empfang eines Paars von komplementären Ausgängen von dem Ausgangspuffer (25), wobei an die Gates der ersten und zweiten Transistoren einer und der andere Ausgang des Paars von komplementären Ausgängen angelegt wird, und wobei die Daten in einer Speicherzelle (11) entsprechend der Adresse von einem Verbindungsknotenpunkt (N9) zwischen den ersten und zweiten Transistoren ausgegeben werden.

4. Datenleseschaltung nach Anspruch 1, wobei das komplementäre Paar von ersten Datenleitungen (N1 bis N6) einen anderen Leseverstärker (21) an einer zwischen ihnen liegenden Stelle aufweist, das Paar von Datenleitungen (N5, N6) zwischen dem anderen Leseverstärker (21) und dem Leseverstärker (22) durch die erste Schalteinrichtung (Tr3) zusammengeschaltet werden, eine vierte Schalteinrichtung (Tr2) zwischen das Paar von ersten Datenleitungen (N3, N4) auf der Eingangsseite des anderen Leseverstärkers (21) zum Angleichen durch Zusammenschalten der Leitungen des Paars von ersten Datenleitungen (N3, N4) geschaltet ist, und ein Steueranschluß der vierten Schalteinrichtung (Tr2) und ein Ausgangsanschluß der ersten Angleichungsimpuls-Erzeugungseinrichtung (41) zusammengeschaltet sind.

5. Datenleseschaltung nach Anspruch 4, wobei eine fünfte Schalteinrichtung (Tr11, Tr12) zwischen den anderen Leseverstärker (21) und die Speicherzelle (11) an den entsprechenden der komplementären ersten Datenleitungen (N1 bis N6) in Reihe geschaltet ist, eine sechste Schaltungseinrichtung (Tr1) zwischen die Leitungen des Paars von ersten Datenleitungen auf der Eingangsseite der Speicherzelle (11) zum Angleichen durch Zusammenschalten des Paars von ersten Datenleitungen (N1, N2) geschaltet ist, und ein Steueranschluß der sechsten Schalteinrichtung (Tr1) mit dem Ausgangsanschluß der ersten Angleichungsimpuls- Erzeugungseinrichtung (41) verbunden ist.

6. Datenleseschaltung nach Anspruch 1, wobei eine weitere Schalteinrichtung (Tr3A) zwischen das Paar von ersten Datenleitungen (N5, N6) parallel zu der ersten Schalteinrichtung (Tr3) geschaltet ist und der erste Angleichungsimpuls (φeq) an einen Steueranschluß der siebten Schalteinrichtung (Tr3A) angelegt ist.

7. Datenleseschaltung für eine Halbleiterspeichereinrichtung, umfassend:

eine Vielzahl von Leseverstärkern (22, 23, 24), die sequentiell und seriell durch ein komplementäres Paar von ersten Datenleitungen (N10 bis N13) verbunden sind, wobei ein komplementäres Paar von zweiten Datenleitungen (N1 bis N6) mit einem Leseverstärker (22) einer ersten Stufe der Vielzahl von Leseverstärkern verbunden ist und wobei Daten einer gemäß einer Adresse gewählten Speicherzelle (11) auf das komplementäre Paar von zweiten Datenleitungen ausgegeben werden;

eine erste Schalteinrichtung (Tr3) zum Angleichen des komplementären Paars von zweiten Datenleitungen (N5, N6) an der Eingangsseite des ersten Leseverstärkers (22) durch Zusammenschalten der zweiten Datenleitungen;

eine zweite Schalteinrichtung (Tr31, Tr32) zum Angleichen des komplementären Paars von ersten Datenleitungen (N10, N11; N12, N13) durch Zusammenschalten der ersten Datenleitungen;

eine dritte Schalteinrichtung (Tr5, Tr6, Tr33 bis Tr36) zum Angleichen durch Verbinden der Leitungen des komplementären Paars von Datenleitungen auf der Eingangsseite von jedem jeder der Vielzahl von Leseverstärkern (22, 23, 24) mit entsprechenden des komplementären Paars von Datenleitungen auf der Ausgangsseite von jedem jeder der Vielzahl von Leseverstärkern;

eine vierte Schalteinrichtung (Tr4) zum Angleichen eines komplementären Paars von dritten Datenleitungen (N7, N8) als die Ausgangsanschlüsse des Leseverstärkers (24) der letzten Stufe der Vielzahl von Leseverstärkern (22 bis 24) durch Zusammenschalten der Leitungen des komplementären Paars von dritten Datenleitungen;

eine zweite Angleichungsimpuls-Erzeugungseinrichtung (42) zum Erzeugen eines zweiten Angleichungsimpulses (φeq'), wenn die Adresse geändert wird und zum Einschalten der ersten Schaltungseinrichtung (Tr3) und wenigstens der zweiten Schaltungseinrichtung (Tr31) für die erste Stufe der zweiten Schalteinrichtung (Tr31, Tr32) durch Anlegen des zweiten Angleichungsimpulses an Steueranschlüsse der ersten Schaltungseinrichtung (Tr3) und an die besagte wenigstens zweite Schalteinrichtung (Tr31) für die erste Stufe; und

eine erste Angleichungsimpuls-Erzeugungseinrichtung (41) zum Erzeugen eines ersten Angleichungsimpulses (φeq), wenn die Adresse geändert wird und zum Einschalten der zweiten Schalteinrichtung (Tr32) für die zweite Stufe der zweiten Schaltungseinrichtung (Tr31, Tr32), an die der zweite Angleichungsimpuls (φeq') nicht angelegt ist, der dritten Schalteinrichtung (Tr5, Tr6, Tr33 bis Tr36) durch Anlegen des ersten Angleichungsimpulses (φeq) und der vierten Schalteinrichtung (Tr4) an Steueranschlüsse der zweiten Schaltungseinrichtung (Tr32) der zweiten Stufe, der dritten Schalteinrichtung (Tr5, Tr6, Tr33 bis Tr36) und der vierten Schalteinrichtung (Tr4),

wobei die mit einem Ausgangsanschluß der zweiten Angleichungsimpuls-Erzeugungseinrichtung (42) verbundene Lastkapazität [C(φeq')] kleiner eingestellt ist als die mit einem Ausgangsanschluß der ersten Angleichungsimpuls-Erzeugungseinrichtung (41) verbundene Lastkapazität [C(φeq)]; und

wobei die Anzahl von Stufen von Logikschaltungen, die die zweite Angleichungsimpuls-Erzeugungseinrichtung (42) bilden, kleiner ist als die Anzahl von Stufen von Logikschaltungen, die die erste Angleichungsimpuls- Erzeugungseinrichtung (41) bilden, und wobei der zweite Angleichungsimpuls (φeq') von der zweiten Angleichungsimpuls-Erzeugungseinrichtung (42) früher eingerichtet wird als der erste Angleichungsimpuls (φeq) von der ersten Angleichungsimpuls-Erzeugungseinrichtung (41).

8. Datenleseschaltung nach Anspruch 7, ferner umfassend eine Detektorschaltung (30) zum Erfassen einer Änderung einer Adresse; wobei

die ersten und zweiten Angleichungsimpuls- Erzeugungsschaltungen (41, 42) die ersten und zweiten Angleichungsimpulse (φeq, φeq') im Ansprechen auf ein Signal von der Detektorschaltung (30) erzeugen.

9. Datenleseschaltung nach Anspruch 7, ferner umfassend:

einen Ausgangspuffer (25) zum Empfang von Signalen von dem Paar von dritten Datenleitungen (N7, N8); und

Ausgangspuffertransistoren mit in Reihe geschalteten ersten und zweiten Transisotren (Tr21, Tr22) zum Empfang eines komplementären Paars von Ausgängen von dem Ausgangspuffer (25), wobei die Gates der ersten und zweiten Transistoren einen und den anderen Ausgang des komplementären Paars von Ausgängen erhalten, und die Daten in einer Speicherzelle (11) entsprechend der Adresse von einem Verbindungsknotenpunkt (N9) zwischen den ersten und zweiten Transistoren ausgegeben werden.

10. Datenleseschaltung nach Anspruch 6, dadurch gekennzeichnet, daß das komplementäre Paar von zweiten Datenleitungen (N1 bis N6) einen anderen Leseverstärker (21) an einer dazwischenliegenden Stelle aufweist, das Paar von Datenleitungen (N5, N6) zwischen dem anderen Leseverstärker (21) und dem Leseverstärker (22) durch die erste Schalteinrichtung (Tr3) zusammengeschaltet werden, eine fünfte Schalteinrichtung (Tr2) zwischen das Paar von zweiten Datenleitungen (N3, N4) an der Eingangsseite des anderen Leseverstärkers (21) zum Angleichen durch Zusammenschalten der Leitungen des Paars von zweiten Datenleitungen (N3, N4) geschaltet ist, und ein Steueranschluß der fünften Schalteinrichtung (Tr2) und ein Ausgangsanschluß der ersten Angleichungsimpuls-Erzeugungsschaltung (41) zusammengeschaltet sind.

11. Datenleseschaltung nach Anspruch 10, wobei eine sechste Schalteinrichtung (Tr11, Tr12) zwischen den anderen Leseverstärker (21) und die Speicherzelle (11) an den entsprechenden der komplementären zweiten Datenleitungen (N1, N3; N2, N4) in Reihe geschaltet ist, eine siebte Schalteinrichtung (Tr1) zwischen die Leitungen des Paars von zweiten Datenleitungen an der Eingangsseite der Speicherzelle (11) zum Angleichen durch Zusammenschalten des Paars von zweiten Datenleitunng (N1, N2) geschaltet ist, und ein Steueranschluß der siebten Schalteinrichtung (Tr1) mit dem Ausgangsanschluß der ersten Angleichungsimpuls-Erzeugungseinrichtung (41) verbunden ist.

12. Datenleseschaltung nach Anspruch 7, wobei eine weitere Schalteinrichtung (Tr3A) zwischen das Paar von zweiten Datenleitungen (N5, N6) parallel zu der ersten Schalteinrichtung (Tr3) geschaltet ist, und der erste Angleichungsimpuls (φeq) an einen Steueranschluß der siebten Schalteinrichtung (Tr3A) gelegt ist.