DE69925104T2

DE69925104T2 - Schaltregler und lsi-system

Info

Publication number: DE69925104T2
Application number: DE69925104T
Authority: DE
Inventors: Jun Kyoto-shi KAJIWARA; Katsuji Osaka-shi SATOMI; Shiro Kadoma -shi SAKIYAMA; Masayoshi Hirakata-shi KINOSHITA; Katsuhiro Ootani
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1998-08-28
Filing date: 1999-08-27
Publication date: 2005-09-22
Anticipated expiration: 2019-08-28
Also published as: WO2000013318A1; EP1028528B1; EP1028528A4; DE69925104D1; JP3598065B2; KR100662172B1; CN1275261A; KR20010031538A; US20020053897A1; CN1249922C; EP1028528A1; US6429633B1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft eine Technik bezüglich eines Schaltreglers, und insbesondere betrifft sie eine Technik zum Reduzieren der Schaltstörung.
Hintergrund der Technik
In letzter Zeit haben sich tragbare elektronische Geräte, wie z.B. ein tragbares Telefon und ein Notebook-Personalcomputer merklich verbreitet. Mit der Verbreitung derartiger Geräte wurde eine Technik zur Reduzierung des Energieverbrauchs auf dem Gebiet der Halbleitertechnologie unverzichtbar. Um den Energieverbrauch einer LSI zu verringern, ist es effektiv, die Spannung der Energieversorgung der LSI selbst zu verringern, und für diesen Zweck ist eine hoch effiziente Spannungswandlerschaltung für die Energieversorgung erforderlich.
Ein Schaltregler hat aufgrund seines Arbeitsprinzips bekanntermaßen einen wesentlich höheren Wirkungsgrad als ein Linearregler, und es wurden bereits verschiedene Systeme für einen Schaltregler untersucht und entwickelt. Aufgrund einer Zunahme der Betriebsgeschwindigkeit und Abnahme des Energieverbrauchs einer LSI besteht ein zunehmender Bedarf für einen Schaltregler mit höherem Wirkungsgrad und höherer Schaltgeschwindigkeit.
18 ist eine Darstellung, welche eine Basisschaltkreiskonfiguration für einen herkömmlichen Schaltregler darstellt, d.h., für eine Synchrongleichrichter-Abwärtsschaltregler-Energieversorgung (DC/DC-Wandler). Eine DC-Energiequelle 1 ist eine Quelle zum Erzeugen der Ausgangsenergie dieses Schaltreglers und ist ein zu zerhackendes Objekt. Die DC-Energiequelle 1 ist an ihrem Energieausgabeanschluss mit dem Source-Anschluss eines aus einem P-MOS-Transistor aufgebauten Ausgangs-Schalttransistors 2 verbunden, und ist mit ihrem GND-Anschluss mit dem Source-Anschluss eines aus einem N-MOS-Transistor aufgebauten Gleichrichter-Schalttransistors 3 verbunden.
19 ist ein Zeitdiagramm, um den Betrieb des Schaltreglers von 18 darzustellen. Eine Regelungseinrichtung 5 vergleicht eine Ausgangsspannung Vout mit einer Referenzspannung Vref und steuert den Offen/Gesperrt-Betrieb der Schalttransistoren 2 und 3 auf der Basis der Ergebnisse des Vergleichs. Ein Spannungskomparator 4 vergleicht die Ausgangsspannung Vout mit der Referenzspannung Vref und eine Impulserzeugungsschaltung 6 gibt ein Impulssignal SC zum Steuern des Offen/Gesperrt-Betriebs auf der Basis des Vergleichsergebnisses aus. Das Signal SC wird Gate-Treiberpuffern 8 und 9 der Schalttransistoren 2 und 3 zugeführt. Die Drain-Spannung VD von jedem der Schalttransistoren 2 und 3 wird durch den Offen/Gesperrt-Betrieb der Schalttransistoren 2 oder 3 und einer Diode 11 zerhackt, und die zerhackte Spannung wird durch eine Glättungsschaltung 10, welche eine Induktivitätselement 12 und einen Kondensator 13 enthält, geglättet, um so als eine Ausgangsspannung Vout ausgegeben zu werden. Der Umwandlungswirkungsgrad ist wie folgt definiert.
Umwandlungswirkungsgrad = (Ausgangsleistung)/(Eingangsleistung)
Durch die Erfindung zu lösende Probleme
Um einen hohen Umwandlungswirkungsgrad in dem herkömmlichen Schaltregler zu erhalten, ist es ertorderlich, einen Schaltumfang durch Verringerung der Offen-Widerstände der Schalttransistoren 2 und 3 soweit wie möglich zu reduzieren und/oder einen AC-Verlust durch Erhöhen einer Schaltfrequenz zu verringern, um somit ein rasches Schalten durchzuführen. Es entsteht jedoch ein Problem dahingehend, dass das rasche Schalten eine große Schaltstörung bewirkt.
Insbesondere befindet sich eine so genannte parasitäre Induktivität 102 auf einer Energieversorgungsleitung, wie es in 18 dargestellt ist. Wenn die Source/Drain-Spannung VDS der Schaltransistoren 2 und 3 groß ist, führt eine durch den Schaltvorgang bewirkte abrupte Stromänderung zu dem Auftreten einer aus der parasitären Induktivität 102 stammenden di/dt-Störung. Diese Störung lässt den Energieversorgungsspannungspegel bei jedem Schaltvorgang schwanken, was dazu führt, dass eine ähnliche Störung auch in der Ausgangsspannung Vout bewirkt wird. Demzufolge wird eine aus der parasitären Induktivität 102 der Stromversorgungsleitung stammende L·di/dt-Schaltstörung unvermeidlich in der Ausgangsspannung Vout bewirkt.
Um eine derartige Schaltstörung zu reduzieren, wird in herkömmlicher Weise z.B. ein eine Kapazität einbeziehender Resonanz-Schaltregler verwendet. Der Resonanzschaltregler führt eine ZVC (zero voltage switching – Schalten im Nulldurchgang) unter Nutzung der LC-Resonanz aus. Der Resonanzschaltregler hat jedoch ein Problem einer sehr komplizierten Konfiguration seiner Regeklungsschaltung und ist schwierig, zeitlich zu steuern. Ferner hat dieser Resonanzschaltregler ein weiteres Problem, dass, wenn der Ausgangsstrom größer ist, der AC-Verlust größer ist, was zu einer Verringerung des Umwandlungswirkungsgrades führt.
EP 0 581 016-A1 beschreibt eine Vorrichtung und ein Verfahren zur Aufteilung von Schaltverlusten von parallelen Transistoren, die in einer vorbestimmten Reihenfolge offen und gesperrt zu schalten sind. Die Transistoren liefern Strom an eine Last mit einer Amplitude, die von der kollektiven Impedanz aller im Offen-Zustand befindlichen Transistoren abhängt. Um die Schaltverluste in der Vielzahl von Transistoren zu verteilen, werden die Transistoren mit ausgewählten Zeitverzögerungen offen und gesperrt geschaltet. Eine Schaltstörung auf der Versorgungsleitung wird durch die beschriebene Schaltreihenfolge nicht verhindert.
EP 0 340 731-A2 betrifft die Reduzierung der Energieversorgungsleitungsstörung, indem selektiv parallele Transistoren der Reihe nach an eine Last geschaltet werden, und allmählich der Strom zu der Last erhöht oder verringert wird. Für diesen Zweck werden die Transistoren sequentiell mit ausgewählten Zeitverzögerungen, die an die Treiberfähigkeiten der Transistoren angepasst sind, offen und gesperrt geschaltet.
EP 0 648 020-A2 beschreibt eine Ausgabepufferschaltung zum Reduzieren von Masse/Vcc-Welligkeiten und der an eine integrierte Schaltung gelieferten Signalspitzen. Die Schaltung enthält eine Vielzahl von Transistoren, um ein Treiberpotential an dem Ausgang des Bauelementes bereitzustellen. Die Transistoren sind so verbunden, dass sie in der Größe von dem Eingang zu dem Ausgang der Ausgabepufferschaltung zunehmen. Eine Steuerschaltung stellt Steuersignale zum sequentiellen gesperrt Schalten der Transistoren von dem größten bis zu dem kleinsten Bauelement bereit, um dadurch erheblich die Vcc-Welligkeiten und Spitzen hinter Signalen zu verringern, die an die integrierte Schaltung durch die Ausgabepufferschaltung geliefert wurden.
EP 0 768 761-A2 beschreibt eine Schaltung für einen komplementären Synchron-Abwärtswandler, welcher einen Dual-Gate-N-Kanal-MOSFET als einen N-Kanal Synchrongleichrichter oder Nebenschlussschalter enthält. Ein ähnlicher Dual-Gate-P-Kanal-MOSFET wird als ein Serienschalter verwendet. Dieser Schalter enthält ein kleines Gate und ein großes Gate. Eine PWM-Steuerung steuert die Gates und die Ausgangsgrösse des Wandlers wird über eine Rückführungsleitung an die an die Regelungseinrichtung zurückgeführt. Die Regelungseinrichtung erfasst die Lastbedingung in der Last und reduziert die Eingangskapazität, die durch die Regelungseinrichtung gesteuert werden muss.
Die Aufgabe der Erfindung besteht in der Bereitstellung eines Schaltreglers zum Reduzieren des Schaltgeräusches und darin, eine einfache Konstruktion zu sein. Der Anspruch 1 stellt eine Lösung bereit. Bevorzugte Ausführungsformen sind in den Unteransprüchen angegeben.
Kurzbeschreibung der Zeichnungen
1 ist eine Darstellung, um die Konfiguration eines Schaltreglers gemäß einer Ausführungsform 1 der Erfindung zu zeigen;
2 ist eine Darstellung, um den Innenaufbau einer Impulserzeugungsschaltung 16 von 1 zu zeigen;
3 ist eine Darstellung, um eine zeitliche Veränderung von Signalen SG, SA1 bis SA3 und SB1 bis SB3 in der Konfiguration von 1 zu zeigen;
4 ist eine Darstellung, um die Kennlinien von Ausgangs-Schalttransistoren 21 bis 23 von 1 zu zeigen;
5 ist eine Darstellung, um eine weitere Konfiguration mehrerer Ausgangstransistoren zu zeigen;
6 ist eine Darstellung, um die Kennlinien von Transistoren zu zeigen, welche zu entsprechenden Gruppen 24 bis 26 gehören;
7 ist ein Schaltbild, um eine Innenkonfiguration einer Treiberschaltung 40 von 1 darzustellen;
8 ist ein Schaltbild, um eine weitere interne Konfiguration der Treiberschaltung 40 von 1 darzustellen;
9 ist ein Schaltbild, um noch eine weitere interne Konfiguration der Treiberschaltung 40 von 1 darzustellen;
10 ist eine Darstellung, um das erfindungsgemäße Layout der Ausgangs-Schalttransistoren 21 bis 23 und der Gleichrichter-Schalttransistoren 31 bis 33 von 1 zu zeigen;
11 ist eine Darstellung, um die Konfiguration eines Schaltreglers gemäß Ausführungsform 2 der Erfindung zu zeigen;
12(a) ist eine Darstellung, um die Innenkonfiguration einer Flankendetektionsschaltung 60 von 11 zu zeigen und
12(b) ist ein Zeitdiagramm des Eingangs/Ausgangs der Flankendetektionsschaltung 60 von 12(a);
13 ist eine Darstellung, um die Konfiguration eines Schaltreglers gemäß Ausführungsform 3 der Erfindung zu zeigen;
14 ist eine Darstellung, um einen Teil der Konfiguration eines Schaltreglers gemäß Ausführungsform 4 der Erfindung zu zeigen;
15 ist eine Darstellung, um eine Modifikation eines Teils der Konfiguration von 14 zu zeigen;
16 ist eine Darstellung, um die Konfiguration eines Schaltreglers gemäß Ausführungsform 5 der Erfindung zu zeigen;
17 ist eine Darstellung, um die Konfiguration eines LSI-Systems zu zeigen, das mit einem Schaltregler dieser Erfindung ausgestattet ist;
18 ist eine Darstellung, um die Konfiguration eines herkömmlichen Schaltreglers zu zeigen; und
19 ist ein Spannungswellenformdiagramm des herkömmlichen Schaltreglers.
Beste Ausführungsart der Erfindung
(Ausführungsform 1)
1 ist ein Diagramm zum Darstellen der Konfiguration eines Schaltreglers der Ausführungsform 1 der Erfindung. Der Schaltregler von 1 ist ein Synchrongleichrichter-Abwärtsschaltregler (DC/DC-Wandler).
Eine DC-Energieversorgungsquelle 1 ist eine Quelle zum Erzeugen der Ausgangsgröße des Schaltreglers. Die DC-Energieversorgungsquelle 1 ist mit ihrem Energieversorgungsanschluss mit den Source-Anschlüssen mehrerer Ausgangs-Schalttransistoren 21, 22 und 23, wovon jeder aus einem P-MOS-Transistor aufgebaut ist, verbunden und ist mit ihrem GND-Anschluss mit den Source-Anschlüssen mehrerer Gleichrichterschaltertransistoren 31, 32 und 33 verbunden, wovon jeder aus einem N-MOS-Transistor aufgebaut ist. Die Drain-Anschlüsse der Ausgangs-Schalttransistoren 21, 22 und 23 und der Gleichrichter-Schalttransistoren 31, 32 und 33 sind mit einer Diode 11 und einer Glättungsschaltung 10 verbunden, die ein Induktivitätsbauteil 12 und einen Kondensator 13 enthält.
Eine Regelungseinrichtung 15 steuert den Offen/Gesperrt-Betrieb der Schalttransistoren 21 bis 23 und 31 bis 33 in Abhängigkeit von einer aus der Glättungsschaltung 10 ausgegebenen Ausgangsspannung Vout des Schaltreglers. In der Regelungseinrichtung 15 vergleicht ein Spannungskomparator 4 die Ausgangsspannung Vout mit einer Bezugsspannung Vref und gibt ein Signal SG entsprechend dem Vergleichsergebnis aus. Als Reaktion auf das Signal SG gibt eine Impulserzeugungsschaltung 16 Signale SA1 bis SA3 und SB1 bis SB3 aus, um entsprechend den Offen/Gesperrt-Betrieb der Schalttransistoren 21 bis 23 und 31 bis 33 zu steuern.
Eine Treiberschaltung 40 ist für jeden der Schalttransistoren 21 bis 23 und 31 bis 33 vorgesehen. Jede Treiberschaltung 40 empfängt die Ausgangssignale SA1, SA2, SA3, SB1, SB2 oder SB3 der Regelungseinrichtung 15 als ein Treibersignal zum Ansteuern der entsprechenden Schalttransistoren 21, 22, 23, 31, 32 oder 33. Die Spannung an dem Drain-Anschluss von jedem der Schalttransistoren 21 bis 23 und 31 bis 33 wird durch die Glättungsschaltung 10 geglättet, um als die Ausgangsspannung Vout ausgegeben zu werden.
Die entsprechenden Ausgangs-Schalttransistoren 21 bis 23 besitzen unterschiedliche Transistorbreiten, welche in der Reihenfolge der Schalttransistoren 21, 22 und 23 (21 < 22 < 23) größer werden. Demzufolge sind deren Offen-Widerstände in der Reihenfolge der Schalttransistoren 23, 22 und 21 (23 < 22 < 21) größer. In gleicher Weise weisen die entsprechenden Gleichrichter-Schalttransistoren 31 bis 33 unterschiedliche Transistorbreiten auf, welche in der Reihenfolge der Gleichrichter-Schalttransistoren 31, 32 und 33 (31 < 32 < 33) größer werden. Demzufolge sind deren Offen-Widerstände in der Reihenfolge der Gleichrichterschaltertransistoren 33, 32 und 31 (33 < 32 < 31) größer.
In dieser Ausführungsform werden die mehreren Ausgangs-Schalttransistoren 21 bis 23 und die mehreren Gleichrichter-Schalttransistoren 31 bis 33 in einer vorbestimmten Reihenfolge in ihrem Offen- und Gesperrt-Betrieb betrieben. Somit kann verhindert werden, dass sich ein Strom abrupt in dem Schaltvorgang verändert, so dass die Schaltstörung verringert wird.
2 ist eine Darstellung, um die interne Konfiguration der Impulserzeugungsschaltung 16 zu zeigen, und 3 ist eine Darstellung, um die zeitliche Veränderung der Ausgangssignale SG des Spannungskomparators 4 und der Ausgangssignale SA1 bis SA3 und SB1 bis SB3 der Impulserzeugungsschaltung 16 zu zeigen.
Wie es in 3 dargestellt ist, fallen mit einem Abfall des Signals SG die entsprechenden Signale SA1 bis SA3 und SB1 bis SB3 nacheinander in einer vorbestimmten Reihenfolge ab. Wenn hierin angenommen wird, dass die Logik der Signale in jeder Schaltung 40 nicht invertiert wird, führen die Ausgangs-Schalttransistoren 21 bis 23, d.h., die P-M0S-Transistoren den Offen-Betrieb als Antwort auf das Abfallen der Signale SA1 bis SA3 aus, und die Gleichrichter-Schalttransistoren 31 bis 33, d.h., die N-MOS-Tiansistoren führen den Gesperrt-Betrieb als Antwort auf das Abfallen der Signale SB1 bis SB3 aus. Andererseits steigen mit dem Anstieg des Signals SG die entsprechenden Signale SA1 bis SA3 und SB1 bis SB3 der Reihe nach in einer vorbestimmten Reihenfolge an. Demzufolge führen die Ausgangs-Schalttransistoren 21 bis 23 den Gesperrt-Betrieb durch und die Gleichrichter-Schalttransistoren 31 bis 33 führen den Offen-Betrieb durch.
In dem Offen-Betrieb werden die Ausgangs-Schalttransistoren 21 bis 23 in Abhängigkeit von den Signalen SA1 bis SA3 in der aufsteigenden Reihenfolge der Transistorbreite, nämlich in der absteigenden Reihenfolge des Offen-Widerstandes betrieben. Insbesondere wird der Ausgangs-Schalttransistor 21 mit der kleinsten Transistorbreite zuerst offen geschaltet, der Ausgangs-Schalttransistor 22 wird als nächster offen geschaltet; und der Ausgangs-Schalttransistor 23 mit der größten Transistorbreite wird zuletzt offen geschaltet. Andererseits werden in dem Gesperrt-Betrieb die Ausgangs-Schalttransistoren 21 bis 23 in der absteigenden Reihenfolge der Transistorbreite, nämlich in der aufsteigenden Reihenfolge des Offen-Widerstandes betrieben. Insbesondere wird der Ausgangs-Schalttransistor 23 mit der größten Transistorbreite zuerst gesperrt geschaltet, der Ausgangs-Schalttransistor 22 wird als nächster gesperrt geschaltet und der Ausgangs-Schalttransistor 21 mit der kleinsten Transistorbreite wird zuletzt gesperrt geschaltet.
Ebenso werden im Offen-Betrieb die Gleichrichter-Schalttransistoren 31 bis 33 gemäß den Signalen SB1 bis SB3 in der aufsteigenden Reihenfolge der Transistorbreite, nämlich in der absteigenden Reihenfolge des Offen-Widerstandes (31 > 32 > 33) betrieben. Andererseits werden in dem Gesperrt-Betrieb die Gleichrichter-Schalttransistoren 31 bis 33 in der absteigenden Reihenfolge der Transistorbreite, nämlich in der absteigenden Reihenfolge des Offen-Widerstandes (33 > 32 > 31) betrieben.
Derartige Schaltvorgänge können eine abrupte Veränderung des Drain-Stroms unterdrücken, was zu einer Reduzierung der aus der parasitären Induktivität 102 stammenden L·di/dt-Störung führt.
Anschließend wird die Bestimmung der Transistorbreiten der mehreren Schalttransistoren 20 dieser Ausführungsform beschrieben. 4 ist eine Darstellung, um die Kennlinien der Ausgangs-Schalttransistoren 21 bis 23 zu zeigen. In 4 wird zur Vereinfachung des Verständnisses angenommen, dass die Gate-Potentiale der entsprechenden Ausgangs-Schalttransistoren 21 bis 23 so eingestellt sind, dass sie zum selben Zeitpunkt abfallen.
Zuerst wird die gesamte Größe, nämlich die gesamte Transistorbreite der mehreren Ausgangs-Schalttransistoren ermittelt. Um einen hohen Umwandlungswirkungsgrad in einem Schaltregler zu erzielen, wird es bevorzugt, dass der Offen-Widerstand jedes Ausgangs-Schalttransistors so klein wie möglich ist. Um den Offen-Widerstand zu reduzieren, ist es erforderlich, die Transistorbreite zu vergrößern, und somit besteht eine Kompromissbeziehung zwischen dem hohen Wirkungsgrad und der Fläche des Transistors. Außerdem wird, wenn die Transistorbreite groß ist, die parasitäre Kapazität des Transistors vergrößert, was die Reaktionszeit des als ein Schaltelement dienenden Transistors verlängert. Daher werden ein großer Schaltverlust und ein Lade/Entlade-Verlust durch die Schaltvorrichtung selbst während des Offen/Gesperrt-Betriebs bewirkt.
Demzufolge ist die Größenbestimmung eines Ausgangs-Schalttransistors ein bedeutender Faktor bei der Auslegung eines hoch effizienten Schaltreglers, und es ist ertorderlich, eine optimale Größe im Hinblick auf die vorstehend beschriebenen Gesichtspunkte auszuwählen. Nachdem die Gesamtgröße der Ausgangs-Schalttransistoren bestimmt ist, wird die Transistorbreite jedes Schalttransistors bestimmt.
Zuerst wird die Transistorbreite des Ausgangs-Schalttransistors 21 an der ersten Stufe so bestimmt, dass ein Stromwert in einem Nicht-Sättigungsbereich der Spannungs/ Strom-Kennlinie der Drain größer als der maximale Laststrom sein kann, der von dem Schaltregler auszugeben ist. In 4 entspricht ein Punkt A einer Grenze zwischen einem Nicht-Sättigungsbereich und einem Sättigungsbereich in der Kennlinie des Ausgangs-Schalttransistors 21, und ein Stromwert an dem Punkt A ist größer als der maxi male Laststromwert Imax des Schaltreglers. Hierin ist die Transistorbreite des Ausgangs-Schalttransistors 21 beispielsweise auf 1 mm festgelegt. In dem Falle, in welchem sich der Ausgangs-Schalttransistor 21 bei der ersten Stufe allein in einem Offen-Zustand befindet, ist, wenn der Laststromwert des Schaltreglers größer als der Drain-Strom des Ausgangs-Schalttransistors 21 bei der ersten Stufe ist, der Zuführungsstrom aus der Diode 11 groß. Wenn ein Ausgangs-Schalttransistor 22 bei der nächsten Stufe unter dieser Bedingung offen geschaltet wird, wird eine abrupte Stromänderung verursacht, weiche die Störung bewirkt. Um diese Störung zu verhindern, wird es bevorzugt, dass der Ausgangs-Schalttransistor 21 bei der ersten Stufe so aufgebaut ist, dass er einen Strom in dem Nicht-Sättigungsbereich seiner Kennlinie besitzt, der größer als der maximale Laststromwert des Schaltreglers ist.
Anschließend wird bezüglich des Ausgangs-Schalttransistors 22 bei der nächsten Stufe ein Schaltintervall so eingestellt, dass der Ausgangs-Schalttransistor 22 offen geschaltet werden kann, wenn die Kennlinie des Ausgangs-Schalttransistors 21 den Nicht-Sättigungsbereich aus dem Sättigungsbereich heraus erreicht. Dann wird die Transistorbreite des Ausgangs-Schalttransistors 22 so bestimmt, dass ein Zeitveränderungsverhältnis eines Drain-Stroms di/dt bei einer Drain/Source-Spannung VDS konstant sein kann, die erzielt wird, wenn die Kennlinie des Ausgangs-Schalttransistors 21 bei der ersten Stufe den Nicht-Sättigungsbereich aus dem Sättigungsbereich heraus erreicht. Hierin wird die Transistorbreite des Ausgangs-Schalttransistors 22 beispielsweise mit 3 mm bestimmt.
Ferner wird bezüglich des Ausgangs-Schalttransistors 23 in der nachfolgenden Stufe die Transistorbreite so bestimmt, dass das Zeitveränderungsverhältnis des Drain-Stroms di/dt konstant sein kann, wenn er offen geschaltet wird. Hierin wird die Transistorbreite des Ausgangs-Schalttransistors 23 beispielsweise auf 10 mm festgelegt.
Auch bezüglich der Gleichrichter-Schalttransistoren 31 bis 33 können die Transistorenbreiten in derselben Weise wie vorstehend beschrieben bestimmt werden.
Auf diese Weise werden gemäß dieser Ausführungsform die mehreren Ausgangs-Schalttransistoren der Reihe nach in der absteigenden Reihenfolge des Offen-Widerstandes offen geschaltet und in der ansteigenden Reihenfolge des Offen-Widerstandes gesperrt geschaltet, und die Transistorbreiten der Ausgangs-Schalttransistoren sind so optimiert, dass sie im Wesentlichen ein konstantes Zeitveränderungsverhältnis des Stroms di/dt erzeugen. Demzufolge kann ein abrupter Stromwechsel in dem Schaltvorgang der Ausgangs-Schalttransistoren verhindert werden, was zu einer Verringerung der aus der parasitären Induktivität stammenden Störung führt.
Obwohl sowohl die Ausgangs-Schalttransistoren als auch die Gleichrichter-Schalttransistoren in mehreren Stufen in dieser Ausführungsform vorgesehen sind, müssen die Gleichrichter-Schalttransistoren nicht notwendigerweise in den mehreren Stufen vorgesehen sein. Der Effekt der Reduzierung der Schaltstörung kann sogar dann erzielt werden, wenn die Ausgangs-Schalttransistoren alleine in den mehreren Stufen vorgesehen sind. Jedoch kann durch das Bereitstellen mehrerer Gleichrichter-Schalttransistoren die Störung effektiver reduziert werden.
Ferner können die Ausgangs-Schalttransistoren oder die Gleichrichter-Schalttransistoren in der vorbestimmten Reihenfolge lediglich in dem Offen- oder in dem Gesperrt-Betrieb betrieben werden.
Alternativ kann der Offen-Widerstand der Ausgangs-Schalttransistoren und der Gleichrichter-Schalttransistoren durch Verwendung eines anderen Faktors als der Transistorbreite unterschiedlich eingestellt werden.
5 stellt eine weitere exemplarische Konfiguration der mehreren Ausgangs-Schalttransistoren dar. Die mehreren Ausgangs-Schalttransistoren 20a von 5 umfassen acht Transistoren mit einem gleichen Transistor, welche in drei Gruppen eingeteilt sind. Insbesondere besteht eine erste Gruppe 24 aus einem Transistor 24a, eine zweite Gruppe 25 besteht aus Transistoren 25a bis 25c und eine dritte Gruppe 26 besteht aus Transistoren 26a bis 26e. In diesem Falle schaltet die Regelungseinrichtung 15 die mehreren Ausgangs-Schalttransistoren 20a gruppenweise ein oder aus. Insbesondere wird der Transistor 24a der ersten Gruppe 24 gemäß dem Signal SA1 gesteuert, die Transistoren 25a bis 25c der zweiten Gruppe 25 werden gemäß dem Signal SA2 gesteuert, und die Transistoren 26a bis 26e der dritten Gruppe 26 werden gemäß dem Signal SA3 gesteuert.
Die Anzahl der jeder Gruppe angehörenden Transistoren wird wie folgt bestimmt: 6 ist eine Darstellung, um Kennlinien der zu den Gruppen 24 bis 26 gehörenden Transistoren zu zeigen. Auch in 6 wird zum Zwecke der Vereinfachung des Verständnisses angenommen, dass die Gate-Potentiale der entsprechenden Ausgangs-Schalttransistoren alle zum gleichen Zeitpunkt abfallen.
Zuerst wird die Anzahl der Transistoren, die zu der ersten Gruppe 24 gehören, so bestimmt, dass ein Drain-Stromwert in einem Nicht-Sättigungsbereich der Spannungs/ Strom-Kennlinie der Drain größer als der von dem Schaltregler auszugebende maximale Laststromwert sein kann. In 6 entspricht ein Punkt A einem Grenzwert zwischen einem Nicht-Sättigungsbereich und einem Sättigungsbereich in der Kennlinie des zu der ersten Gruppe 24 gehörenden Transistors, und ein Stromwert an dem Punkt A ist größer als der maximale Laststromwert Imax des Schaltreglers.
Anschließend wird bezüglich Transistoren, die zu der zweiten Gruppe 25 gehören, ein Schaltintervall so festgelegt, dass sie offen geschaltet werden können, wenn die Kennlinie des zu der ersten Gruppe 24 gehörenden Transistors den Nicht-Sättigungsbereich aus dem Sättigungsbereich heraus erreicht. Dann wird die Anzahl der zu der zweiten Gruppe 25 gehörenden Transistoren als eine maximale Anzahl so bestimmt, dass ein Zeitveränderungsverhältnis di/dt des gesamten Drain-Stroms bei der erzielten Drain/Source-Spannung VDS konstant sein kann, wenn die Kennlinie des zu der ersten Gruppe 24 gehörenden Transistors den Nicht-Sättigungsbereich aus dem Sättigungsbereich heraus erreicht. Hierin wird die Anzahl der zu der zweiten Gruppe gehörenden Transistoren mit 3 bestimmt.
Ferner wird die Anzahl der zu der dritten Gruppe 26 gehörigen Transistoren so bestimmt, dass das Zeitveränderungsverhältnis di/dt des gesamten Drain-Stroms konstant sein kann, wenn diese offen geschaltet werden. Hierin wird die Anzahl der zu der dritten Gruppe gehörigen Transistoren mit 5 ermittelt.
Auf diese Weise wird die Anzahl der zu jeder Gruppe gehörenden Transistoren so bestimmt, dass das Zeitänderungsverhältnis di/dt des Stroms konstant gemacht wird, und die Transistoren werden im Offen-Betrieb so offen geschaltet, dass eine größere Anzahl von Transistoren nacheinander offen geschaltet werden kann, und werden im Gesperrt- Betrieb so gesperrt geschaltet, dass eine kleinere Anzahl von Transistoren nacheinander gesperrt geschaltet werden kann. Demzufolge kann die abrupte Stromänderung in den Schaltvorgang der Ausgangs-Schalttransistoren verhindert werden, um so die von der parasitären Induktivität stammende Störung zu reduzieren.
Obwohl die Anzahl der zuerst offen zu schaltenden ersten Gruppe von Transistoren in dem vorstehend beschriebenen Fall nur 1 ist, können mehrere Transistoren zuerst offen geschaltet werden.
Anschließend wird der interne Aufbau der Treiberschaltung 40 von 1 beschrieben.
7 ist ein Schaltbild zum Darstellen einer internen Konfiguration der Treiberschaltung 40. Die Treiberschaltung 40 von 7 steuert den Ausgangs-Schalttransistor 23 und enthält einen Inverter 41 zum Ansteuern des Gate des Ausgangs-Schalttransistors 23 gemäß dem Signal SA3 und einen Konstantstromquellenschaltung 42, um einen Konstantstrom E in den Inverter 41 fließen zu lassen. In der Beschreibung des Betriebs des unter Bezugnahme auf 1 beschriebenen Schaltreglers wird die Logik eines Signals als nicht invertiert in jeder Treiberschaltung 40 angenommen, aber die Treiberschaltung 40 enthält nur einen Inverter 41 in der sich auf 7 beziehenden Beschreibung.
Wenn die Treiberschaltung 40 lediglich aus einem einen P-MOS-Transistor 23a und einen N-MOS-Transistor 41b enthaltenden Inverter 41 aufgebaut ist, ist die Stromänderung während der Ladung/Entladung des Gate so groß, dass die di/dt-Störung verursacht werden kann. Daher enthält die Treiberschaltung 40 die Konstantstromquellenschaltung 42, um den durch den Inverter 41 fließenden Strom I so zu steuern, dass er wie es in 7 dargestellt ist, konstant ist. Somit kann das Auslösen der abrupten Stromveränderung während der Ladung/Entladung des Gates verhindert werden, was zu einer Verhinderung des Auftritts der Störung führt.
Die Konstantstromquellenschaltung 42 gemäß Darstellung in 7 ist nicht notwendigerweise in allen Treiberschaltungen 40 vorgesehen, sondern kann lediglich in einem Teil der Treiberschaltungen 40 vorgesehen sein. Die aus der Stromänderung stammende di/dt-Störung, die durch die Ladung/Entladung des Gates bewirkt wird, ist in einem Transistor mit großer Transistorbreite größer. Daher kann der Effekt der Reduzierung der Störung am deutlichsten erzielt werden, wenn die Konstantstromquellenschaltung 42 in der Treiberschaltung 40 für die Ansteuerung des Ausgangs-Schalttransistors 23 mit der größten Transistorbreite vorgesehen wird. Selbstverständlich kann sich der Effekt der Reduzierung der Störung auch dann zeigen, wenn die Konstantstromquellenschaltung 42 in den anderen Treiberschaltungen 40 zum Ansteuern aller Ausgangs-Schalttransistoren 21 und 23 und der Gleichrichter-Schalttransistoren 31 bis 33 vorgesehen wird, und der Effekt der Reduzierung der Störung kann deutlicher in dem gesamten Schaltregler erzielt werden, wenn die Konstantstromquellenschaltung 42 in einer größeren Anzahl von Treiberschaltungen 40 vorgesehen ist.
8 ist ein Schaltbild zur Darstellung einer weiteren exemplarischen internen Konfiguration der Treiberschaltung 40. Eine Treiberschaltung 40A von 8 enthält zusätzlich zu dem Inverter 41 und der Konstantstromquellenschaltung 42 eine Laststrom-Überwachungsschaltung 43 und eine Stromsteuerschaltung 44. Die Stromsteuerschaltung 44 enthält Transistoren 44a und 44b, die in Reihe miteinander und parallel zu einem Widerstand 42a geschaltet sind, der in der Konstantstromquellenschaltung 42 enthalten ist. Die Laststrom-Überwachungsschaltung 43 steuert die Offen/Gesperrt-Betrieb der Transistoren 44a und 44b der Stromsteuerschaltung 44 gemäß der Amplitude eines Laststroms. Somit wird der Widerstandwert des Widerstandes 42a im Wesentlichen so gesteuert, dass die Amplitude des durch den Inverter 41 fließenden Stroms I gesteuert wird.
Wenn der Laststrom klein ist, ist die Störung vergleichsweise klein. Daher kann in dem Falle, in welchem die Gate-Ladung/Entladung des Ausgangs-Schalttransistors oder des Gleichrichter-Schalttransistors durch die Konstantstromquellenschaltung 42 verlangsamt wird, der Wirkungsgrad des Schaltreglers natürlich verschlechtert werden.
Demzufolge wird, wenn der Laststrom klein ist, der Widerstand 42a der Konstantstromquellenschaltung 42 teilweise durch die Stromsteuerschaltung 44 kurzgeschlossen, um so den Versorgungsstrom I zu dem Inverter 41 zu erhöhen. Auf diese Weise wird das Gate-Potential in der Gate-Ladung/Entladung des Ausgangs-Schalttransistors 23 abrupt verändert, und dadurch die Wirkungsgradverschlechterung verhindert.
Die Laststrom-Überwachungsschaltung 43 kann in jeder von verschiedenen Konfigurationen realisiert werden. Beispielsweise kann sie mehrere Komparatoren jeweils zum Vergleichen der Ausgangsspannung Vout mit einer vorbestimmten Referenzspannung enthalten, um so die Transistoren 44a und 44b der Stromsteuerschaltung 44 gemäß den Ausgangssignalen der entsprechenden Komparatoren zu steuern. Alternativ kann sie die Drain-Spannung des Ausgangs-Schalttransistors 23 überwachen. Ferner kann sie alternativ die Amplitude des Laststroms gemäß dem Betriebszustand des den Schaltregler enthaltenden Gerätes überwachen. Beispielsweise kann sie in dem Falle, in welchem der Schaltregler in einem tragbaren Telefon enthalten ist, ermitteln, dass der Laststrom während eines Gesprächs groß ist und in einem Wartezustand klein ist.
9 ist ein Schaltbild, welche eine weitere exemplarische Konfiguration der Treiberschaltung 40 darstellt. Eine Treiberschaltung 40B von 9 enthält zusätzlich zu dem Inverter 41 und der Konstantstromquellenschaltung 42 eine Nicht-Überlappungsschaltung 45.
In den Konfigurationen der 7 und 8 ist die Konstantstromguellenschaltung 42 vorgesehen, um die Stromänderung in der Gate-Ladung/Entladung des Ausgangs-Schalttransistors 23 zu verlangsamen. Wenn der durch den Inverter 41 fließende Strom I zu klein gemacht wird, ist jedoch eine längere Zeit für die Gate-Ladung/Entladung erforderlich, und somit wird der Wirkungsgrad verschlechtert, obwohl die Störung reduziert werden kann. Um die Stromänderung in der Gate-Ladung/Entladung des Ausgangs-Schalttransistors 23 zu verlangsamen sowie die Wirkungsgradverschlechterung zu unterdrükken, kann das Schalten des Inverters 41 verlangsamt werden.
In diesem Falle bestehen jedoch Bedenken bezüglich einer Zeitperiode, wenn der P-MOS-Transistor 41a und der N-MOS-Transistor 41b des Inverters 41 sich beide in einem Offen-Zustand befinden, was ermöglichen kann, dass ein Querstrom durch den Inverter 41 fließt.
Demzufolge wird in der Konfiguration von 9 die Nicht-Überlappungsschaltung 45 zur Gate-Steuerung der Inverterelemente 41a und 41b des Inverters 41 so vorgesehen, dass verhindert wird, dass die Inverterelemente 41a und 41b beide in den Offen-Zu stand versetzt werden. Demzufolge kann das Auftreten des Querstroms in dem Inverter 41 vermieden werden.
Ferner sind in Invertern 45a und 45b der Nicht-Überlappungsschaltung 45 die Transistorbreiten der Transistoren darin bevorzugt asymmetrisch. Insbesondere wird die Transistorbreite des Transistors in dem Inverter 45a so eingestellt, dass sein Ausgangspotential langsam abfallen und schnell ansteigen kann, um dadurch den P-MOS-Transistor 41a langsam offen und schnell gesperrt zu schalten. In gleicher Weise wird die Transistorbreite des Transistors in dem Inverter 45b so eingestellt, dass dessen Ausgangspotential langsam ansteigen und schnell abfallen kann, um dadurch den N-MOS-Transistor 41b langsam offen zu schalten und schnell gesperrt zu schalten.
10 ist eine schematische Darstellung, um ein erfindungsgemäßes Layout der Ausgangs-Schalttransistoren 21 bis 23 und der Gleichrichter-Schalttransistoren 31 bis 33 von 1 zu zeigen. Gemäß Darstellung in 10 sind die Transistoren 21 und 31 mit vergleichsweise großen Größen vergleichsweise näher an den I/O-Anschlussflächen angeordnet, während die Transistoren 23 und 33 mit relativ kleinen Größen vergleichsweise weiter weg von den I/O-Anschlussflächen angeordnet sind. Da die Transistoren 21 und 31 mit großen Größen zur Erzielung eines hohen Umwandlungswirkungsgrades versehen sind, sollten sie näher an den I/O-Anschlussflächen angeordnet sein, um somit die Leitungswiderstände zu verringern, indem die Längen der Leitungen verringert werden. Andererseits wird, da die Transistoren 23 und 33 mit kleinen Größen für die Reduzierung der Störung unter Nutzung ihrer hohen Offen-Widerstände vorgesehen sind, eine Zunahme der Leitungswiderstände aufgrund ihrer längeren Leitungen, indem diese weiter weg von den I/O-Anschlussflächen platziert werden, eher bevorzugt.
Außerdem arbeitet jeder von den Transistoren 21 und 31 auch als eine Diode zum Abgeben einer Ladung eines Stromstosses, und somit wird es in Hinblick auf den Schutz vor dem Stromstoß bevorzugt, dass die Transistoren 21 und 31 mit großen Größen näher an den peripheren Abschnitt eines LSI-Chip angeordnet sind.
(Ausführungsform 2)
11 ist eine Darstellung, um die Konfiguration eines Schaltreglers der Ausführungsform 2 der Erfindung zu zeigen. In 11 werden gleiche Bezugszeichen verwendet, um gleiche wie in 1 verwendete Elemente zu bezeichnen.
In der Konfiguration von 11 gibt eine Impulserzeugungsschaltung 16A einer Regelungseinrichtung 15A als Reaktion auf ein Ausgangssignal SG eines Spannungskomparators 4 zwei Signale SA und SB zum Steuern des Offen/Gesperrt-Betriebs der Schalttransistoren 21 bis 23 und 31 bis 33 aus. Ferner ist jeder von den Schalttransistoren 21 bis 23 und 31 bis 33 mit einer Flankendetektionsschaltung 60 versehen, die in einer vorhergehenden Stufe einer Treiberschaltung 40 angeordnet ist. Jede Flankendetektionsschaltung 60 empfängt an ihren Eingängen A und B das Ausgangssignal der Impulserzeugungsschaltung 16A oder ein von der Treiberschaltung 40 ausgegebenes Gate-Signal, das entsprechend an einen anderen Schalttransistor geliefert wird.
12(a) ist ein Diagramm zur Darstellung der Innenkonfiguration der Flankendetektionsschaltung 60, und 12(b) ist ein Zeitdiagramm der Eingänge A und B und des Ausgangs OUT der Flankendetektionsschaltung von 12(a). Wie es in 12(b) dargestellt ist, wird das Ausgangssignal OUT der Flankendetektionsschaltung 60 mit der Anstiegsflanke des Eingangssignals A hoch und wird mit der abfallenden Flanke des Eingangssignals B niedrig.
Nun wird der Betrieb des Schaltreglers von 11 beschrieben.
Die Ausgangs-Schalttransistoren 21 bis 23 werden wie folgt betrieben: In dem Offen-Betrieb der Ausgangs-Schalttransistoren 21 bis 23 durchläuft das Signal SA der Impulserzeugungsschaltung 16A einen Abwärtsübergang. Als Reaktion auf diesen Abfall des Signals SA wird der Ausgangs-Schalttransistor 21 mit dem größten Offen-Widerstand zuerst offen geschaltet. Anschließend wird als Reaktion auf den Abfall des Gate-Signals des Ausgangs-Schalttransistors 21 der Ausgangs-Schalttransistor 22 der nächsten Stufe offen geschaltet. Ebenso wird als Reaktion auf den Abfall des Gate-Signals des Ausgangs-Schalttransistors 22 der Ausgangs-Schalttransistor 23 mit dem kleinsten Offen-Widerstand offen geschaltet. Insbesondere werden die Ausgangs-Schalttransistoren 21 bis 23 der Reihe nach in der abfallenden Reihenfolge des Offen-Widerstandes als Reak tion auf den Abfall des Ausgangssignals SA der Impulserzeugungsschaltung 16A offen geschaltet.
Andererseits durchläuft in dem Gesperrt-Betrieb der Ausgangs-Schalttransistoren 21 bis 23 das Signal SA der Impulserzeugungsschaltung 16A einen Aufwärtsübergang. Als Reaktion auf diesen Anstieg des Signals SA wird der Ausgangs-Schalttransistor 23 mit dem kleinsten Offen-Widerstand zuerst gesperrt geschaltet. Anschließend wird als Reaktion auf den Anstieg des Gate-Signals des Ausgangs-Schalttransistors 23 der Ausgangs-Schalttransistor 22 gesperrt geschaltet und in gleicher Weise wird als Reaktion auf den Anstieg des Gate-Signals des Ausgangs-Schalttransistors 22 der Ausgangs-Schalttransistor 21 gesperrt geschaltet. Insbesondere werden die Ausgangs-Schalttransistoren 21 bis 23 der Reihe nach in aufsteigender Reihenfolge des Often-Widerstandes als Reaktion auf den Anstieg des Ausgangssignals SA der Impulserzeugungsschaltung 16A gesperrt geschaltet.
Die Gleichrichter-Schalttransistoren 31 bis 33 werden in gleicher Weise betrieben. In dem Offen-Betrieb der Gleichrichter-Schalttransistoren 31 bis 33 durchläuft das Signal SB der Impulserzeugungsschaltung 16A einen Aufwärtsübergang. Als Reaktion auf diesen Anstieg des Signals SB wird der Gleichrichter-Schalttransistor 31 mit dem größten Offen-Widerstand zuerst offen geschaltet. Als Reaktion auf den Anstieg des Gate-Signals des Gleichrichter-Schalttransistors 31 wird der Gleichrichter-Schalttransistor 32 offen geschaltet, und als Reaktion auf den Anstieg des Gate-Signals des Gleichrichter-Schalttransistors 32 wird der Gleichrichter-Schalttransistor 33 mit dem kleinsten Offen-Widerstand offen geschaltet. Andererseits durchläuft in dem Gesperrt-Betrieb der Gleichrichter-Schalttransistoren 31 bis 33 das Signal SB der Impulserzeugungsschaltung 16A einen Abwärtsübergang. Als Reaktion auf diesen Abfall des Signals SB wird der Gleichrichter-Schalttransistor 33 mit dem kleinsten Offen-Widerstand gesperrt geschaltet, und danach werden die Gleichrichter-Schalttransistoren 32 und 33 nacheinander gesperrt geschaltet. Insbesondere werden die Gleichrichter-Schalttransistoren 31 bis 33 der Reihe nach in der absteigenden Reihenfolge des Offen-Widerstandes als Reaktion auf den Anstieg des Ausgangssignals SB der Impulserzeugungsschaltung 16A offen geschaltet und werden der Reihe nach in der ansteigenden Reihenfolge des Offen-Widerstandes als Reaktion auf den Abfall des Signals SB gesperrt geschaltet.
Auf diese Weise wird der Offen/Gesperrt-Betrieb der Ausgangs- und Gleichrichter-Schalttransistoren gemäß zwei Impulssignalen SA und SB gesteuert, die von der Impulserzeugungsschaltung 16A in dieser Ausführungsform ausgegeben werden. Demzufolge besteht selbst dann, wenn die Anzahl von Stufen der Schalttransistoren erhöht wird, keine Notwendigkeit, die Anzahl der Gate-Steuersignale und Signalleitungen zu erhöhen.
(Ausführungsform 3)
13 ist eine Darstellung, um die Konfiguration eines Schaltreglers der Ausführungsform 3 der Erfindung zu zeigen. In 13 werden gleiche Bezugszeichen verwendet, um gleiche wie in 11 verwendete Elemente zu bezeichnen.
In der Konfiguration von 13 gibt eine in einer Regelungseinrichtung 15B enthaltene Impulserzeugungsschaltung 16B ein Ausgangssignal SX aus, welches an einen Eingang A der Flankendetektionsschaltung 60, die einem Ausgangs-Schalttransistor 23 mit dem kleinsten Widerstand entspricht, an einen Eingang B einer Flankendetektionsschaltung 60, die einem Gleichrichter-Schalttransistor 33 mit dem kleinsten Offen-Widerstand entspricht, und an einen Eingang eines ODER-Gatters 65 geliefert wird. An den anderen Eingang des ODER-Gatters 65 wird ein Gate-Signal von einem Gleichrichter-Schalttransistor 31 mit dem größten Offen-Widerstand geliefert. Das Ausgangssignal des ODER-Gatters 65 wird an einen Eingang B einer Flankendetektionsschaltung 60 geliefert, die einem Ausgangs-Schalttransistor 21 mit dem größten Offen-Widerstand entspricht. Außerdem wird an einen Eingang A einer Flankendetektionsschaltung 60, die dem Gleichrichter-Schalttransistor 31 mit dem größten Offen-Widerstand entspricht, ein Gate-Signal des Ausgangs-Schalttransistors 21 geliefert. Die Konfiguration von 13 ist dieselbe wie die von 11 mit der vorstehenden Ausnahme.
In dem Offen-Betrieb der Ausgangs-Schalttransistoren 21 bis 23 und dem Gesperrt-Betrieb der Gleichrichter-Schalttransistoren 31 bis 33 durchläuft das Signal SX der Impulserzeugungsschaltung 16B einen Abwärtsübergang. Demzufolge wird der Gleichrichter-Schalttransistor 33 zuerst gesperrt geschaltet, und die Gleichrichter-Schalttransistoren 32 und 31 werden der Reihe nach gesperrt geschaltet. Dann fällt das Ausgangssignal des ODER-Gatters 65 als Reaktion auf einen Abfall des Gate-Signals des Gleichrichter-Schalttransistors 31, um so den Ausgangs-Schalttransistor 21 offen zu schalten. Danach werden die Ausgangs-Schalttransistoren 22 und 23 der Reihe nach offen geschaltet.
Andererseits durchläuft in dem Gesperrt-Betrieb der Ausgangs-Schalttransistoren 21 bis 23 und in dem Offen-Betrieb der Gleichrichter-Schalttransistoren 31 bis 33 das Signal SX der Impulserzeugungsschaltung 16B einen Aufwärtsübergang. Demzufolge werden der Ausgangs-Schalttransistor 33 gesperrt geschaltet, und dann die Ausgangs-Schalttransistoren 22 und 21 der Reihe nach gesperrt geschaltet. Dann wird der Gleichrichter-Schalttransistor 31, als Reaktion auf den Anstieg des Gate-Signals des Ausgangs-Schalttransistors 21 offen geschaltet. Danach werden die Gleichrichter-Schalttransistoren 22 und 23 der Reihe nach offen geschaltet.
Auf diese Weise wird der Offen-Betrieb und der Gesperrt-Betrieb der Ausgangs-Schalttransistoren 21 bis 23 kontinuierlich bis zum dem Gesperrt-Betrieb und dem Offen-Betrieb der Gleichrichter-Schalttransistoren 31 bis 33 in dieser Ausführungsform ausgeführt. Ausserdem kann der Offen/Gesperrt-Betrieb der Ausgangs- und Gleichrichter-Schalttransistoren gemäß einem Signal SX ausgeführt werden, das von der Impulserzeugungsschaltung 16B ausgegeben wird. Demzufolge besteht selbst dann, wenn die Anzahl von Stufen der Schalttransistoren erhöht wird, keine Notwendigkeit, die Anzahl der Gate-Steuersignale und Signalleitungen zu erhöhen.
(Ausführungsform 4)
14 ist eine Darstellung, um einen Teil der Konfiguration eines Schaltreglers von Ausführungsform 4 der Erfindung zu zeigen. 14 stellt die Konfiguration in Bezug auf einen Ausgangs-Schalttransistor 21 alleine dar, in welcher ein Bezugszeichen 71 eine Laststrom-Überwachungsschaltung bezeichnet, Bezugszeichen 72a und 72b Verzögerungsschaltungen bezeichnen, welche jeweils eine Inverterkette enthalten, und Bezugszeichen 73a und 73b Auswahlschaltungen bezeichnen, jede für die Ausgabe des Eingangssignals A als ein Ausgangssignal OUT, wenn ein Auswahleingangssignal S sich auf einem niedrigen Pegel befindet, und zum Ausgeben eines Eingangssignals B als das Ausgangssignal OUT, wenn sich das Auswahlsignal S auf einem hohen Pegel be findet. Die Verzögerungsschaltungen 72a und 72b und die Auswahlschaltungen 73a und 73b bilden zusammen eine Zeittakteinstellschaltung.
Die Laststrom-Überwachungsschaltung 71 überwacht eine Laststromgröße des Schaltreglers, um so ein Ausgangssignal mit niedrigem Pegel auszugeben, wenn die Laststromgröße klein ist, und ein Signal mit hohem Ausgangspegel, wenn die Laststromgröße groß ist. Demzufolge ist eine Verzögerung zwischen einer Änderung des Gate-Signals eines Ausgangs-Schalttransistors 22 oder einer Änderung des Signals SA und einer Änderung des Gate-Signals des Ausgangs-Schalttransistors 21 klein, wenn der Laststrom klein ist, und ist entsprechend einer durch die Verzögerungsschaltungen 72a und 72b empfangenen Verzögerung größer, wenn der Laststrom groß ist. Demzufolge kann, wenn der Laststrom klein ist, ein sequentielles Umschaltintervall reduziert werden, so dass die Verschlechterung des Wirkungsgrades effektiver unterdrückt werden kann, wenn der Laststrom klein ist.
Die Konfiguration von 14 kann auch für die anderen Ausgangs-Schalttransistoren oder Gleichrichter-Schalttransistoren bereitgestellt werden. Ferner können zwei Arten von Verzögerungen gemäß der Amplitude und dem Laststrom in der Konfiguration von 14 eingestellt werden, wobei jedoch die Konfiguration so modifiziert werden kann, dass mehr als zwei Arten von Verzögerungen eingestellt werden können. 15 stellt eine exemplarische Schaltung mit einer Konfiguration dar, in welcher vier Arten von Verzögerungen eingestellt werden können.
Auf diese Weise kann jedes sequentielle Schaltintervall in dieser Ausführungsform geeignet eingestellt werden, und somit kann die Verschlechterung des Wirkungsgrades unterdrückt werden, wenn der Laststrom klein ist.
(Ausführungsform 5)
16 ist ein Schaltbild, um die Konfiguration eines Schaltreglers von Ausführungsform 5 der Erfindung zu zeigen. In jeder von den vorstehend erwähnten Ausführungsformen fließt, wenn ein Ausgangs-Schalttransistor und ein Gleichrichter-Schalttransistor beide sich im Offen-Zustand befinden, ein Querstrom durch diese hindurch. In der Konfigurati on von 16 ist eine Logikschaltung 80 vorgesehen, um das Auftreten des Querstroms zu verhindern.
In der Logikschaltung 80 von 16 empfängt eine UND-Schaltung 81 mit drei Eingängen an ihren Eingängen Treibersignale SA1 bis SA3, um jeweils Ausgangs-Schalttransistoren 21 bis 23 anzusteuern. UND-Schaltungen 82a bis 82c mit zwei Eingängen empfangen an einem ihrer Eingänge Treibersignale SB1 bis SB3, um jeweils Gleichrichter-Schalttransistoren 31 bis 33 anzusteuern und empfangen auch als die anderen Eingangssignale das Ausgangssignal der UND-Schaltung 81 mit den drei Eingängen.
Aufgrund dieser Konfiguration befindet sich, wenn irgendeiner von den mehreren Ausgangs-Schalttransistoren 21 bis 23 sich in einem Offen-Zustand befindet, das Ausgangssignal der UND-Schaltung 81 mit den drei Eingängen auf einem niedrigen Pegel. Daher werden die mehreren Gleichrichter-Schalttransistoren 31 bis 33 alle in einen Gesperrt-Zustand unabhängig von den Logikpegeln der Steuersignale SB1 bis SB3 versetzt. Demzufolge kann das Auftreten des Querstroms vermieden werden.
In dieser Ausführungsform wird, da die Anzahl der Ausgangs-Schalttransistoren drei ist, die UND-Schaltung mit drei Eingängen verwendet. Selbstverständlich kann die Anzahl der Eingänge der UND-Schaltung gemäß der Anzahl der Ausgangs-Schalttransistoren verändert werden. Ferner kann die Logikschaltung in jeder Konfiguration vorliegen, sofern sie die Schalttransistoren so steuern kann, dass wenn irgendeiner der mehreren Ausgangs-Schalttransistoren sich in dem Offen-Zustand befindet, die mehreren Gleichrichter-Schalttransistoren alle in einen Gesperrt-Zustand versetzt werden.
Nun wird ergänzend die Herstellung eines Schaltreglers als eine LSI beschrieben. Wie es vorstehend beschrieben wurde, ist es, um einen Schaltregler mit einem hohen Umwandlungswirkungsgrad zu realisieren, wichtig, die Offen-Widerstände der Schalttransistoren so weit wie möglich zu reduzieren. Auch der Verlust aufgrund der Widerstandsanteile von Leitungen und Anschlussdrähten kann nicht vernachlässigt werden, wenn ein Laststrom groß ist. Ferner sollten wenn der Schaltregler in einem tragbaren Gerät verwendet wird, die äußeren Komponenten so wenig wie möglich und so klein wie möglich sein, so dass das tragbare Gerät in Form und Gewicht kleiner sein kann.
In Anbetracht der vorstehend erwähnten Punkte wird ein Schalttransistor bevorzugt als ein auf dem Chip befindlicher hergestellt, wobei dessen Offen-Widerstand so weit wie möglich reduziert wird. Alternativ kann ein Schalttransistor mit einem kleinen Offen-Widerstand alleine außerhalb hergestellt werden, während die anderen Transistoren als auf dem Chip befindliche aufgebaut sind. Somit kann die Schaltstörung reduziert werden, während gleichzeitig ein hoher Umwandlungswirkungsgrad unter gleichzeitiger Reduzierung der Anzahl der Außenkomponenten beibehalten wird.
17 ist eine Darstellung, um ein Beispiel eines LSI-Systems zu zeigen, das unter Verwendung des Schaltreglers dieser Erfindung aufgebaut ist. In 17 enthält eine LSI 90 einen LSI-Kernteil 91 und einen DC/DC-Wandler 92 und ist mit einer Glättungsschaltung 10 als einer Außenkomponente versehen. Die Bezugszeichen 93a bis 93e bezeichnen Anschlussflächen des LSI 90. Der DC/DC-Wandler 92 enthält beispielsweise mehrere Ausgangs-Schalttransistoren wie in irgendeiner der vorstehend beschriebenen Ausführungsformen beschrieben wurden, und der DC/DC-Wandler 92 und die Glättungsschaltung 10 bilden zusammen den Schaltregler dieser Erfindung. Der DC/DC-Wandler 92 wandelt den Anschlussflächen 93a und 93b zugeführte Energieversorgungspotentiale Vdd und Vss, die an werden, in eine Spannung Vnd durch den in irgendeiner der vorstehend beschriebenen Ausführungsformen beschriebenen Betrieb um und gibt die Spannung an die Anschlussfläche 93e aus. Die Glättungsschaltung 10 glättet die Ausgangsspannung Vnd des DC/DC-Wandlers 92, um so die geglättete Spannung als die Spannung Vout auszugeben. Die Ausgangsspannung Vout der Glättungsschaltung 10 wird als eine interne Energieversorgungsspannung an den LSI-Kernteil 91 geliefert.

Claims

Schaltregler, der eine Vielzahl von Schalttransistoren (21, 22, 23) enthält, die parallel verbunden sind und selektiv in einer vorgegebenen Reihenfolge so betätigt werden, dass sie entweder offen oder gesperrt geschaltet sind, um eine Quelle mit einer Last zu verbinden, wobei die Schalttransistoren in ihrem entsprechenden Offen-Betrieb jeweils einen entsprechenden Offen-Widerstandswert haben, dadurch gekennzeichnet, dass einer der Vielzahl von Schalttransistoren, der vergleichsweise groß ist, vergleichsweise näher an I/O-Anschlüssen einer LSI angeordnet ist, die den Schaltregler enthält, und ein anderer der Vielzahl von Schalttransistoren, der vergleichsweise klein ist, vergleichsweise weiter entfernt von den I/O-Anschlüssen der LSI angeordnet ist.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass die Vielzahl von Schalttransistoren in absteigender Reihenfolge ihrer Offen-Widerstandswerte offen geschaltet werden und in einer aufsteigender Reihenfolge gesperrt geschaltet werden.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass die Vielzahl von Schalttransistoren in einer aufsteigender Reihenfolge ihrer Transistorenbreite offen geschaltet werden und in einer absteigenden Reihenfolge gesperrt geschaltet werden.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass der Schalttransistor, der als erster offen geschaltet wird, einen Drain-Stromwert in einem ungesättigten Bereich hat, der größer ist als ein maximaler Last-Stromwert des Schaltreglers.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass eine Vielzahl von Ansteuerschaltungen (40) vorhanden ist, die der Vielzahl von Schalttransistoren entsprechend vorhanden sind, wobei jede dazu dient, einen entsprechenden der Ausgangs-Schalttransistoren gemäß einem Ansteuersignal derselben zu betätigen, wobei wenigstens eine der Vielzahl von Ansteuerschaltungen einen Inverter (41) enthält, der ein Gate des entsprechenden einen der Ausgangs-Schalttransistoren entsprechend dem Ansteuersignal ansteuert; und eine Gleichstrom-Quellenschaltung (42), die einen Strom, der durch den Inverter fließt, so steuert, dass er konstant ist.
Schaltregler nach Anspruch 5, dadurch gekennzeichnet, dass wenigstens einer der Schalttransistoren mit einer Stromsteuerschaltung verbunden ist, die entsprechend einer Laststromstärke eine Amplitude des Stroms steuert, der durch den Inverter (42) fließt.
Schaltregler nach Anspruch 5, dadurch gekennzeichnet, dass wenigstens einer der Schalttransistoren mit einer überlappungsfreien Schaltung verbunden ist, die das Ansteuersignal für den Schalttransistor empfängt und dem Inverter (41) ein Signal zuführt, das verhindert, dass ein P-MOS-Transistor und ein N-MOS-Transistor, die in dem Inverter enthalten sind, gleichzeitig in einem Offen-Zustand sind.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass eine Zeiteinstellschaltung vorhanden ist, die wenigstens einem der Schalttransistoren entsprechend vorhanden ist, wobei die Zeiteinstellschaltung die Zeit, zu der der entsprechende eine der Schalttransistoren offen oder gesperrt geschaltet wird, entsprechend einem Last-Stromwert des Schaltreglers einstellt.
Schaltregler nach Anspruch 1, dadurch gekennzeichnet, dass eine Steuerung vorhanden ist, die die Offen-Betätigung und die Gesperrt-Betätigung der Vielzahl von Ausgangs-Schalttransistoren steuert, wobei bei der Offen-Betätigung der Schalttransistoren die Steuerung einen der Schalttransistoren, der zuerst offen zu schalten ist, offen schaltet und der Rest der Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Schalttransistoren, der unmittelbar zuvor offen geschaltet wird, nacheinander offen geschaltet wird, bei der Gesperrt-Betätigung der Schalttransistoren die Steuerung einen der Schalttransistoren, der zuerst gesperrt zu schalten ist, gesperrt schaltet und der Rest der Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Schalttransistoren, der unmittelbar zuvor gesperrt geschaltet wird, nacheinander gesperrt geschaltet wird.
Schaltregler nach Anspruch 9, dadurch gekennzeichnet, dass eine Vielzahl von Gleichrichter-Schalttransistoren vorhanden ist, die bei einer Offen-Betätigung und einer Gesperrt-Betätigung derselben in einer vorgegebenen Reihenfolge betätigt werden, wobei bei der Offen-Betätigung der Vielzahl von Schalttransistoren die Steuerung einen der Gleichrichter-Schalttransistoren, der zuerst gesperrt zu schalten ist, gesperrt schaltet und der Rest der Gleichrichter-Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Gleichrich ter-Schalttransistoren, der unmittelbar zuvor gesperrt geschaltet wird, nacheinander gesperrt geschaltet wird, und einer der Ausgangs-Schalttransistoren, der zuerst offen zu schalten ist, entsprechend einer Änderung eines Gate-Signals eines beliebigen der Gleichrichter-Schalttransistoren, der zuletzt gesperrt geschaltet wird, offen geschaltet wird, und der Rest der Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Ausgangs-Schalttransistoren, der unmittelbar zuvor offen geschaltet wird, nacheinander offen geschaltet wird, und bei der Gesperrt-Betätigung der Vielzahl von Ausgangs-Schalttransistoren die Steuerung einen der Schalttransistoren, der zuerst gesperrt zu schalten ist, gesperrt schaltet und der Rest der Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Ausgangs-Schalttransistoren, der unmittelbar zuvor gesperrt geschaltet wird, nacheinander gesperrt geschaltet wird, und einer der Gleichrichter-Schalttransistoren, der zuerst offen zu schalten ist, entsprechend einer Änderung eines Gate-Signals eines beliebigen der Ausgangs-Schalttransistoren, der zuletzt gesperrt geschaltet wird, offen geschaltet wird, und der Rest der Gleichrichter-Schalttransistoren entsprechend einer Änderung eines Gate-Signals eines beliebigen der Gleichrichter-Schalttransistoren, der unmittelbar zuvor offen geschaltet wird, nacheinander offen geschaltet wird.
LSI-System, das umfasst: einen Schaltregler nach Anspruch 1; und einen LSI-Kernteil, der durch eine Spannung betätigt wird, die von dem Schaltregler zugeführt wird.