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DE69737262T2 - Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen - Google Patents

Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen Download PDF

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Description

  • Die Erfindung bezieht sich auf ein Herstellungsverfahren für Vorder-Hinterseiten-Durchkontakte in mikrointegrierten elektronischen Schaltungen.
  • Wie bekannt ist, erfordert das Kontaktieren von mikrointegrierten elektronischen Schaltungen Kontaktpads bzw. -lötaugen, welche auf der Vorderseite des Wafers zu bilden sind, auf welchem die Komponenten integriert sind, welche die elektronischen Schaltungen bilden und welche an die externen Anschlussstifte über das Bonden mit Drähten angeschlossen sind.
  • Es ist auch bekannt, dass das fortlaufende Reduzieren der Abmessungen und das entsprechende Erhöhen der Komponentenanzahl, welche in ein und demselben Chip integriert werden können, ein Erhöhen der Anzahl von Stiften und der entsprechenden Kontaktlötaugen mit sich bringt. welche für das externe Anschließen des Chips erforderlich sind.
  • Folglich nimmt der erforderliche Raum für die Zwischenverbindungen einen größer werdenden großen Bruchteil der Chipfläche ein. Um dieses Problem zu vermeiden, müssten die aktuellen Abmessungen der Lötaugen zum Bonden und der Raum zwischen ihnen vermindert werden; es gibt jedoch begrenzende Faktoren (Minimalabmessungen des Drahtes zum Bonden; mechanische Justiertoleranzen der Drähte auf den Lötaugen), welche dazu führen, dass die Minimalabmessungen der Flächen der Lötaugen einige zehn Mikrometer sind. Diese Abmessungen sind besonders groß im Vergleich zu den minimalen lithographischen Abmessungen, welche in der Größenordnung von einem Zehntel Mikrometer sind.
  • Es ist deshalb wünschenswert, in der Lage zu sein, die Lötaugen auch in unterschiedlichen Bereichen des Bauelements bzw. der Schaltung, wie z.B. auf der Rückseite, anzuordnen; auf der anderen Seite ist dies aufgrund der Notwendigkeit, die Verbindungen von den leitenden Regionen der Schaltung zu isolieren, nicht leicht zu erreichen, um zuverlässige elektrische Verbindungen zwischen der Vorderseite der Schaltung, auf welcher die elektrischen Verbindungsmetallleitungen verlaufen, und der Rückseite, auf welcher die Lötaugen angeordnet werden würden, zu erzeugen, und um Arbeitsschritte zu verwenden, welche mit den herkömmlichen Standardverfahrensschritten kompatibel sind.
  • Die Anordnung der Kontaktlötaugen auf der Rückseite des Chips ist auch in jenen Fällen wünschenswert, wie z.B. bei Tintenstrahldruckköpfen, in denen es notwendig ist, eine obere Fläche zu haben, welche vollständig eben und frei von Bereichen ist, welche auch nur teilweise herausragen (aufgrund der Bereiche zum Bonden), beispielsweise um ein häufiges Reinigen der oberen Oberfläche zu gestatten.
  • In der FR-A-0 363 256 wird ein Verfahren zum Herstellen elektrischer Verbindungen durch ein Substrat entsprechend der Präambel des Anspruchs 1 beschrieben.
  • Die Aufgabe der Erfindung besteht deshalb darin, ein Verfahren zu liefern, welches es gestattet, dass die Kontaktlötaugen auf der Rückseite des Wafers angeordnet werden, wenn die Komponenten fertiggestellt werden.
  • Die Erfindung liefert ein Verfahren zum Bilden von Vorder-Hinterseiten-Durchkontakten in mikrointegrierten elektronischen Schaltungen und eine mikrointegrierte elektronische Schaltung, welche damit erhalten wird, wie dies in Anspruch 1 definiert ist.
  • Zum Verständnis der Erfindung wird nun eine bevorzugte Ausführungsform beschrieben, anhand eines nicht erschöpfenden Beispiels, mit Bezug auf die beigefügten Zeichnungen, in welchen:
  • 1 bis 8 Querschnitte durch einen Wafer aus Halbleitermaterial bei aufeinander folgenden Herstellungsschritten entsprechend dem vorliegenden Verfahren zeigen.
  • Ein Herstellungsprozess mit zwei Metallebenen wird nachfolgend beschrieben, obwohl die Erfindung sogar auch auf Verfahren mit einer unterschiedliche Anzahl von Metallebenen (eins, drei) anwendbar ist.
  • In 1 wurde ein Halbleitermaterial-(Silicium-)Wafer 1 den bekannten Produktionsschritten zum Bilden von mikroelektronischen Komponenten ausgesetzt; speziell wurde in dem ge zeigten Beispiel in einem Substrat 2 aus einem ersten leitenden Typ, z.B. P, eine Komponente 3, welche einen Graben 4 mit einer zweiten Leitfähigkeit beinhaltet, in diesem Fall mit einem N-Typ, gebildet; eine Lochisolierschicht 6 (typischerweise durch zwei überlagerte Schichten gebildet) wurde auf der Oberfläche 5 des Substrats wachsen gelassen oder aufgebracht; innerhalb dieser Schicht wurden Kontaktelektroden 7 aus metallischem Material gebildet, wobei von einer ersten Metallebene oder Metallschicht aus begonnen wurde, um wenigstens eine der verschiedenen Bauelemente, welche die mikrointegrierte elektronischen Schaltung durch Anschlussleitungen (nicht gezeigt) bilden, zu verbinden.
  • Es folgt ein reinigender Ätzschritt auf der rückwärtigen Oberfläche 10 und dann wird eine Schirmschicht 11 aufgebracht, um den Wafer 1 während eines Schrittes des Laserstrahlbohrens zum Bilden der Durchkontakte abzuschirmen. Spezieller ausgedrückt, ein Metallmaterial, welches in der Lage ist, das Laserlicht zu reflektieren, wird zu diesem Zweck benutzt; beispielsweise kann Chrom benutzt werden. Die dazwischen liegende Struktur der 2 wird damit erhalten.
  • Ein rückwärtiger Maskierschritt (und auch optional ein Maskierschritt auf der Vorderseite, falls dies nötig sein sollte) wird dann durchgeführt, und das Material der abschirmenden Schicht 11 wird von den Bereichen entfernt, wo die Löcher der Durchkontakte zu bilden sind. Der Wafer 1 wird dann von der Rückseite aus mit Hilfe eines Laserstrahls gebohrt. Speziell verursacht der Laserstrahl ein Verdampfen des Siliciums auf dem Substrat 2 von Bereichen, welche nicht durch die abschirmende Schicht 11 bedeckt sind, welche an der Lochisolierschicht 6 stoppt, welche nicht die Laserstrahlung absorbiert. Deshalb ist es wesentlich, Metallbereiche zu vermeiden, welche sich über die obere Oberfläche des Wafers bei dem Bohrbereich erstrecken, um zu verhindern, dass Bohrenergie auf die Metallbereiche durchgelassen wird, und um damit eine Beschädigung derselben zu vermeiden. In diesem Schritt schädigen keinerlei Fehljustierungen zwischen dem Laserstrahl und dem Bereich des Wafers 1, welcher nicht durch die Abschirmschicht 11 bedeckt ist, den Wafer 1 dank der reflektierenden Eigenschaften der Abschirmschicht 11. Die dazwischenliegende Struktur der 3, in welcher das Loch in dieser Phase erhalten wird, wird durch 12 gekennzeichnet und wird damit erhalten.
  • Die Abschirmschicht 11 wird dann entfernt, und eine Lochisolierschicht 15, vorzugsweise aus einem Oxid, wird gebildet. Die lochisolierende Schicht 15 wird vorzugsweise durch Ablagern einer konformen Siliciumoxidschicht (LPCVD – Low Pressure Chemical Vapour Deposition bzw. chemisches Bedampfen bei niedrigem Druck und bei niedriger Temperatur, unterhalb von 400°C), erhalten, welche exakt dem Profil der Struktur unterhalb folgt; dieses Aufbringen kann beispielsweise in einer Ozonatmosphäre ausgeführt werden, wobei eine AMT P5000-Maschine benutzt wird, um so eine Oxidschicht mit wenigstens 1 μm Dicke wachsen zu lassen. Falls gewünscht wird, eine thermische Oxidation für das Isolieren der Löcher zu nutzen, würde es notwendig sein, mit dieser Oxidation vor dem Öffnen der Kontakte auf der Vorderseite des Wafers fortzufahren und die erste metallische Schicht abzulagern. In beiden Fällen bedeckt die lochisolierende Schicht 15 die seitliche Wand des Loches 12 und die hintere Oberfläche 10 des Wafers 1 vollständig. Die leitende Schicht 16, welche vorgesehen ist, die Durchkontakte zu bilden, wird dann auf der Oberseite der lochisolierenden Schicht 15 gebildet; spezieller ausgedrückt, die leitende Schicht 16 ist aus Metall und kann durch zwei unterschiedliche Metallschichten erhalten werden, beispielsweise einer ersten Metallschicht, welche durch CVD (chemisches Bedampfen) für das Begünstigen des Anheftens und des gleichmäßigen Bedeckens der Wand des Loches 12 abgeschieden wird, und einer zweiten Metallschicht, welche durch Elektroplattieren wachsen gelassen wird, um so ein schnelles Wachsen zu erhalten. Spezieller ausgedrückt, das über CVD abgelagerte Metall kann Aluminium, Kupfer, Wolfram oder Titan sein, und die durch Elektroplattieren gewachsene Schicht kann Kupfer sein. Alternativ kann die zweite Metallschicht aus elektrolos goldplattiertem Nickel (Ni/Au) sein.
  • Die Struktur der 4 wird am Ende des Schrittes des Bildens der leitenden Schicht 16 erhalten.
  • Eine Maske wird dann zum Bilden der rückwärtigen Lötaugen aufgebracht. Diese Maske, welche mit 20 in 5 bezeichnet ist, ist aus einer photoempfindlichen Klebefolie oder aus einem nichtflüssigen klebenden Material gebildet, welches an der rückwärtigen Oberfläche des Wafers 1 haftet und mit Hilfe herkömmlicher photolithographischer Technik definiert sein kann, analog zu Photoresist, um die Maske 20 mit der gewünschten Form zu bilden; da sie nicht flüssig ist, bedeckt sie das Loch 12, ohne es zu penetrieren. Die Maske 20 bedeckt die Bereiche der leitenden Schicht 16, wo die Kontaktlötaugen (Bereich 21) und das Loch 12 zu bilden sind; nachfolgendes Ätzen der Metallschicht 16 dort, wo sie nicht bedeckt ist, gestattet demnach, dass Metall entfernt wird, wo es keinen Nutzen bringt, wodurch die dazwischen liegende Struktur der 5 gebildet wird.
  • Nach dem Entfernen der Maske 20 wird eine rückwärtige Schutzschicht 22 aufgebracht (wie z.B. eine Nitrid- oder BPSG-Bohrphosphorsiliciumglas-Schicht mit einer Dicke von 2 μm), welche die gesamte hintere Oberfläche bedeckt, wie in 6 gezeigt wird. Es werden dann Schritte zum Öffnen der Pfade von der Vorderseite aus ausgeführt, vorzugsweise indem eine Doppelmaske benutzt wird, um einen sanfte Stufe zu bilden. Im Einzelnen wird eine erste Maske (nicht gezeigt) aufgebracht, welche die gesamte obere Oberfläche abdeckt und Öffnungen an den Löchern 12 besitzt; durch Benutzen dieser Maske wird ein Teil der Dicke der lochisolierenden Schicht 6 entfernt, z.B. die Hälfte; eine zweite Maske (nicht gezeigt) wird dann aufgebracht, welche Öffnungen an den Löchern 12 besitzt, jedoch mit einem Durchmesser, kleiner als die erste Maske; die verbleibende Dicke der Lochisolierschicht 6 und der Bereich der Lochisolierschicht 15 am Boden des Loches 12 werden dann entfernt. Die zwei Schritte des Entfernens werden vorzugsweise durch Nassätzen ausgeführt. Nach dem Entfernen der zwei Masken wird die Struktur der 7 erhalten, wobei die Doppelstufe des Weges 23, welcher in der Lochisolierschicht 6 gebildet ist, klar sichtbar ist. In dieser Situation hat sich die leitende Schicht 16 als zugänglich von der Vorderseite ergeben. Außerdem werden in diesem Schritt Teile der Lochisolierschicht 6, wo die Verbindungen zu der ersten Metallschicht zu bilden sind, entfernt, in dem vorliegenden Beispiel wird eine Öffnung 24 über einem Teil der Elektrode 7 gebildet, wobei die erste Maske nur zum Beispiel benutzt wird.
  • Die Schritte zum Bilden der letzten Metallschicht der Einrichtung, der zweiten Metallebene in dem gezeigten Fall, folgen; im Detail wird eine Metallschicht 25 aufgebracht, welche die Öffnung 24 (Bereich 26) und den Weg 23 (Bereich 27) füllt und eine direkte elektrische Verbindung zwischen der Elektrode 7 und dem Lötaugenbereich 21 der leitenden Schicht 16 gestattet. Die Struktur der 8 wird demnach nach dem Gestalten der Metallschicht 25 erhalten.
  • Es folgen die gewöhnlichen Schritte zum Vollenden der Schaltung; diese werden nicht gezeigt, sie beinhalten jedoch das Bedecken der Vorderseite mit einer Neutralisierungsschicht, das Maskieren der Rückseite und Vorderseite, um die Schutzschichten von den Lötbereichen zu entfernen (rückwärtiger Bereich 21 in dem gezeigten Beispiel); das Bilden von Erhebungen an den Lötaugenbereichen, etc..
  • Die Vorteile des beschriebenen Verfahrens sind wie folgt. Erstens gestattet es, dass Lötaugen auf der Rückseite der Einrichtung gebildet werden, wobei auf der Vorderseite nur ein Bereich von reduzierten Abmessungen erforderlich ist, wo die Wege 23 und die Bereiche 27 zu bilden sind. Außerdem erfordert es keine Modifikation der bekannten Herstellungsschritte für die Einrichtung, sondern nur das Hinzufügen der Schritte des Bohrens und des Bildens der Durchmetallleitungen. Das Bilden des Kontaktes, wenn die Bauteile vollendet sind, stellt sicher, dass die Bauteile nicht beschädigt werden; das Bilden der Lochbeschichtungsisolierschicht stellt ferner die elektrische Isolation zwischen dem Durchkontakt und den leitenden Bereichen der Einrichtung sicher.
  • Schließlich ist klar, dass zahlreiche Modifikationen und Variationen an das beschriebene und dargestellte Verfahren hinzugefügt werden können, welche alle in den Umfang der Erfindung fallen, wies sie in den beigefügten Ansprüchen definiert sind. Spezieller ausgedrückt, das Verfahren kann auch, wie aufgeführt, auf Verfahren mit einer einzelnen Metallebene angewendet werden, welche dann aufgebracht werden sollte, nachdem das Loch 12 gebildet wurde, oder auf Verfahren mit mehreren Metallebenen, wobei das Bohren vor dem Aufbringen der letzten Metallebene als letztes stattfinden kann.

Claims (14)

  1. Herstellungsverfahren für Vorder-Hinterseiten-Durchkontakte in mikrointegrierten Schaltungen, welches einen Schritt des Bildens eines integrierten elektronischen Bauteils (3) in einem Grundkörper (1) aus Halbleitermaterial aufweist, welches eine obere Oberfläche (5) und eine hintere Oberfläche (10) besitzt, – Durchbohren dieses Grundkörpers (1) von der Rückseite mit Hilfe eines Laserstrahls, um ein Durchgangsloch (12) in dem Grundkörper (1) zu bilden; – Bilden einer Lochisolierschicht (15) aus elektrisch isolierendem Material, welches die seitlichen Wände des Durchgangsloches bedeckt; – Bilden eines Durchkontaktbereichs (16) aus leitendem Material, welches seitlich die Loch-isolierende Schicht bedeckt und welches wenigstens ein Teil (21) besitzt, welches sich oben auf der hinteren Oberfläche (10) des Grundkörpers (1) erstreckt; und – Bilden einer Anschlussstruktur (25), welche sich oben auf der oberen Oberfläche (5) des Grundkörpers zwischen und im elektrischen Kontakt mit dem Durchkontaktbereich (16) und dem elektronischen Bauteil (3) erstreckt; gekennzeichnet durch die Schritte: – vor dem Bilden des Durchgangslochs, Bilden einer Abschirmschicht (11), welche reflektierende Eigenschaften besitzt, auf der hinteren Oberfläche (10) des Grundkörpers, – Entfernen dieser Abschirmschicht (11) von dem Bereich, wo das Durchgangsloch zu bilden ist, wobei das Durchbohren dort ausgeführt wird, wo die Abschirmschicht (11) entfernt wurde; und – nach dem Bilden eines Durchkontaktbereichs (16) Bilden einer Schutzschicht (22) des Loches.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Abschirmschicht (11) aus Metall ist.
  3. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass der Schritt des Bildens einer Loch-isolierenden Schicht (15) den Schritt des Bildens einer Siliciumoxidschicht aufweist.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Bildens einer Siliciumoxidschicht (15) den Schritt des Aufbringens einer angepassten CVD-Oxidschicht aufweist.
  5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Schritt des Bildens einer Siliciumoxidschicht (15) den Schritt des Wachsenlassens einer Oxidschicht aus Ozon aufweist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Schritt des Bildens eines Durchkontaktbereichs (16) den Schritt des Aufbringens einer Metallkontaktschicht auf der Rückseite aufweist.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Material des Durchkontaktbereichs (16) aus Aluminium, Kupfer, Wolfram, Titan ausgewählt wird, und dadurch, dass der Schritt des Aufbringens einer Metallkontaktschicht mit Hilfe von CVD ausgeführt wird.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass auf den Schritt des Aufbringens einer Metallkontaktschicht (16) ein Schritt des Wachsenlassens von Metallmaterial durch Elektroplattierung folgt.
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass ein Schritt des Formens der Metallkontaktschicht mit einer photoempfindlichen Klebefolie oder einer nichtflüssigen klebenden Materialmaske, um die rückwärtigen Kontaktlötaugen (21) zu bilden, nach dem Schritt des Aufbringens einer Metallkontaktschicht (16) ausgeführt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Schritt des Bildens einer Schutzschicht (22) den Schritt des Aufbringens einer Passivierungsschicht aufweist, welche seitlich den Durchkontaktbereich (16) und die hintere Oberfläche des Grundkörpers (1) bedeckt.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Schutzschicht (22) aus Siliciumnitrid, -oxynitrid, Siliciumglas und Polyimid ausgewählt wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Schritt des Bildens einer Anschlussstruktur (25) die Schritte aufweist: – Bilden von Öffnungen (23, 24) in einer isolierenden Schicht (6), welche die obere Oberfläche (5) des Grundkörpers (1) bedeckt, wobei wenigstens eine erste (23) der Öffnungen mit der Öffnung (12) ausgerichtet ist und wobei ein Teil des Durchkontaktbereichs (16) und eine zweite (24) der Öffnungen mit einem leitenden Bereich (7) des elektronischen Bauteils (3) ausgerichtet ist; und – Bilden einer elektrischen Metallanschlussleitung (25), welche sich zwischen der ersten (23) und der zweiten (24) Öffnung erstreckt und welche elektrisch den Durchkontaktbereich (16) und den leitenden Bereich (7) verbindet.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass es eine einzelne obere Metallschicht aufweist, und dadurch, dass der Schritt des Bildens einer elektrischen Anschlussleitung (25) den Schritt des Aufbringens einer einzelnen Metallschicht auf der isolierenden Schicht und das Formen der einzelnen Metallschicht aufweist, um Kontaktelektroden für das elektronische Bauteil und die Anschlussstruktur zu bilden.
  14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass es wenigstens eine untere Metallebene und eine obere Metalleben auf der oberen Oberfläche des Grundkörpers aufweist; dadurch, dass vor dem Schritt des Bildens eines Durchgangsloches der Schritt des Formens einer Metallschicht ausgeführt wird, um innerhalb der isolierenden Schicht Kontaktelektroden (7) für das elektronische Bauteil (3) zu bilden, und dadurch, dass der Schritt des Bildens einer Anschlussstruktur (25) die Schritte des Auf bringens einer zweiten Metallschicht auf der Isolierschicht (6) und das Formen der zweiten Metallschicht aufweist.
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Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US7179740B1 (en) 1999-05-03 2007-02-20 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US7211877B1 (en) 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
US6935023B2 (en) 2000-03-08 2005-08-30 Hewlett-Packard Development Company, L.P. Method of forming electrical connection for fluid ejection device
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6303469B1 (en) * 2000-06-07 2001-10-16 Micron Technology, Inc. Thin microelectronic substrates and methods of manufacture
US6468889B1 (en) * 2000-08-08 2002-10-22 Advanced Micro Devices, Inc. Backside contact for integrated circuit and method of forming same
US7151036B1 (en) 2002-07-29 2006-12-19 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate
US6479382B1 (en) 2001-03-08 2002-11-12 National Semiconductor Corporation Dual-sided semiconductor chip and method for forming the chip with a conductive path through the chip that connects elements on each side of the chip
US7115973B1 (en) 2001-03-08 2006-10-03 National Semiconductor Corporation Dual-sided semiconductor device with a resistive element that requires little silicon surface area
US6659592B2 (en) 2001-08-16 2003-12-09 Hewlett-Packard Development Company, L.P. Multiple redundant through hole electrical interconnects and method for forming the same
JP3875867B2 (ja) * 2001-10-15 2007-01-31 新光電気工業株式会社 シリコン基板の穴形成方法
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
US7109571B1 (en) 2001-12-03 2006-09-19 National Semiconductor Corporation Method of forming a hermetic seal for silicon die with metal feed through structure
US6677235B1 (en) 2001-12-03 2004-01-13 National Semiconductor Corporation Silicon die with metal feed through structure
FR2829626A1 (fr) * 2001-12-26 2003-03-14 Commissariat Energie Atomique Structure equipee d'au moins une connexion electrique sur un relief
JP4202641B2 (ja) 2001-12-26 2008-12-24 富士通株式会社 回路基板及びその製造方法
EP1351288B1 (de) 2002-04-05 2015-10-28 STMicroelectronics Srl Verfahren zur Herstellung einer isolierten Durchkontaktierung durch einen Halbleiterkörper und zugehöriges Halbleiterbauelement
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7399683B2 (en) 2002-06-18 2008-07-15 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US6902872B2 (en) 2002-07-29 2005-06-07 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
DE10244077B4 (de) * 2002-09-06 2007-03-15 INSTITUT FüR MIKROTECHNIK MAINZ GMBH Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
KR100943896B1 (ko) 2003-02-20 2010-02-24 엘지전자 주식회사 화합물 반도체 소자의 제조방법
US6888223B2 (en) * 2003-04-01 2005-05-03 International Business Machines Corporation Use of photoresist in substrate vias during backside grind
JP4634045B2 (ja) * 2003-07-31 2011-02-16 富士通株式会社 半導体装置の製造方法、貫通電極の形成方法、半導体装置、複合半導体装置、及び実装構造体
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
EP2937897A3 (de) 2003-09-15 2016-03-23 Nuvotronics LLC Vorrichtungspaket und verfahren zur herstellung und prüfung davon
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7005388B1 (en) 2003-12-04 2006-02-28 National Semiconductor Corporation Method of forming through-the-wafer metal interconnect structures
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
US7075133B1 (en) * 2004-05-03 2006-07-11 National Semiconductor Corporation Semiconductor die with heat and electrical pipes
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7425499B2 (en) 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
CN100449799C (zh) * 2004-09-29 2009-01-07 晶元光电股份有限公司 发光二极管的封装基板的形成方法
JP4966487B2 (ja) * 2004-09-29 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
WO2006086337A1 (en) * 2005-02-09 2006-08-17 Rockwell Scientific Licensing, Llc A low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
DE102005042072A1 (de) 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7429529B2 (en) 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
DE102005042074A1 (de) * 2005-08-31 2007-03-08 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7517798B2 (en) 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
DE102005053494A1 (de) * 2005-11-09 2007-05-16 Fraunhofer Ges Forschung Verfahren zum Herstellen elektrisch leitender Durchführungen durch nicht- oder halbleitende Substrate
TWI324800B (en) * 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
TWI293499B (en) * 2006-01-25 2008-02-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
US7768075B2 (en) 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7474005B2 (en) * 2006-05-31 2009-01-06 Alcatel-Lucent Usa Inc. Microelectronic element chips
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7989915B2 (en) 2006-07-11 2011-08-02 Teledyne Licensing, Llc Vertical electrical device
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
JP5584474B2 (ja) * 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
DE102007019552B4 (de) * 2007-04-25 2009-12-17 Infineon Technologies Ag Verfahren zur Herstellung eines Substrats mit Durchführung sowie Substrat und Halbleitermodul mit Durchführung
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ,インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
WO2009017835A2 (en) 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
KR101533663B1 (ko) 2007-08-03 2015-07-03 테세라, 인코포레이티드 재구성된 웨이퍼를 이용한 스택 패키지
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8018065B2 (en) * 2008-02-28 2011-09-13 Atmel Corporation Wafer-level integrated circuit package with top and bottom side electrical connections
WO2009111874A1 (en) * 2008-03-11 2009-09-17 The Royal Institution For The Advancement Of Learning/ Mcgiil University Low-temperature wafer level processing for mems devices
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
US8013300B2 (en) * 2008-06-20 2011-09-06 Carl Zeiss Nts, Llc Sample decontamination
DE102008033395B3 (de) 2008-07-16 2010-02-04 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
US8088667B2 (en) 2008-11-05 2012-01-03 Teledyne Scientific & Imaging, Llc Method of fabricating vertical capacitors in through-substrate vias
DE102008058001B4 (de) * 2008-11-19 2024-08-29 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
DE102009004725A1 (de) 2009-01-15 2010-07-29 Austriamicrosystems Ag Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen
EP2406821A2 (de) 2009-03-13 2012-01-18 Tessera, Inc. Gestapelte mikroelektronische baugruppen mit sich durch bondkontaktstellen erstreckenden durchgangslöchern
US8329578B2 (en) * 2009-03-27 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure and via etching process of forming the same
EP2306506B1 (de) 2009-10-01 2013-07-31 ams AG Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Durchkontaktierung
DE102009049102B4 (de) 2009-10-13 2012-10-04 Austriamicrosystems Ag Halbleiterbauelement mit Durchkontaktierung und Verfahren zur Herstellung einer Durchkontaktierung in einem Halbleiterbauelement
FR2957749A1 (fr) 2010-03-22 2011-09-23 Sorin Crm Sas Procede de realisation d'une traversee electrique dans la paroi metallique d'un boitier, notamment de dispositif medical actif, et dispositif pourvu d'une telle traversee
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8466061B2 (en) * 2010-09-23 2013-06-18 Infineon Technologies Ag Method for forming a through via in a semiconductor element and semiconductor element comprising the same
JP5677016B2 (ja) * 2010-10-15 2015-02-25 キヤノン株式会社 電気機械変換装置及びその作製方法
KR101059490B1 (ko) 2010-11-15 2011-08-25 테세라 리써치 엘엘씨 임베드된 트레이스에 의해 구성된 전도성 패드
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
EP2741322B1 (de) * 2012-12-10 2016-04-27 ams AG Halbleitervorrichtung mit integrierter Heizplatte und vertieftem Substrat sowie Herstellungsverfahren
TWI560829B (en) * 2014-03-07 2016-12-01 Xintec Inc Chip package and method thereof
CN106206484A (zh) * 2016-08-23 2016-12-07 苏州科阳光电科技有限公司 芯片封装方法及封装结构
US10319654B1 (en) 2017-12-01 2019-06-11 Cubic Corporation Integrated chip scale packages
US11300727B2 (en) * 2019-07-31 2022-04-12 Advanced Semiconductor Engineering, Inc. Optical communication package structure and method for manufacturing the same
US11205607B2 (en) * 2020-01-09 2021-12-21 Nanya Technology Corporation Semiconductor structure and method of manufacturing thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2637151A1 (fr) * 1988-09-29 1990-03-30 Commissariat Energie Atomique Procede de realisation de connexions electriques a travers un substrat
US5347149A (en) * 1989-11-29 1994-09-13 Texas Instruments Incorporated Integrated circuit and method
KR960006961B1 (ko) * 1991-09-13 1996-05-25 니뽄 덴끼 가부시끼가이샤 반도체 디바이스의 배선 구조 및 절연막 형성방법과 이것의 표면 보호막 형성 방법
US5322816A (en) * 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs

Also Published As

Publication number Publication date
EP0926723B1 (de) 2007-01-17
US6110825A (en) 2000-08-29
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JPH11251320A (ja) 1999-09-17
EP0926723A1 (de) 1999-06-30

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