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DE69728205T2 - Herstellungsverfahren von Verbindungen in einer integrierten Schaltung - Google Patents

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Description

  • Die Erfindung betrifft Verfahren zum Herstellen von integrierten Schaltungen, insbesondere Ätzschritte, die zum Ausbilden metallischer Verbindungen notwendig sind.
  • Bei bisherigen Techniken zum Herstellen von integrierten Schaltkreisen müssen vertikale Verbindungen zu Halbleiterbauteilen innerhalb des integrierten Schaltkreises hergestellt werden. Diese werden üblicherweise erzeugt, indem die Halbleiterbauteile mit einer dielektrischen Zwischenschicht bedeckt werden, beispielsweise eine Siliziumdioxid (SiO2)-Schicht, und indem durch diese dielektrische Schicht enge vertikale Löcher geätzt werden, um Abschnitte des darunterliegenden Bauteils freizulegen. Diese Löcher werden mit einem leitenden Material, beispielsweise Wolfram, Aluminium oder Titan, gefüllt, um Kontakte auszubilden, wobei auf die so erzeugte Oberfläche eine Verbindungsschicht aufgebracht wird. Die Verbindungsschicht steht in elektrischem Kontakt mit dem Halbleiterbauteil und kann durch Ätzen gerastert werden, um Zwischenverbindungsleitungen zu definieren.
  • Verschiedene leitende Schichten, die aus metallischem Material bestehen, beispielsweise Wolfram, Kupfer, Aluminium, Titan, oder Legierungen solcher Metalle, werden oft verwendet. Um diese Schichten aneinander zu fügen, werden vertikale Verbindungen (Durchkontaktierungen, vias) verwendet.
  • Die 1 zeigt einen Querschnitt eines teilweise fertiggestellten integrierten Schaltkreises. Ein Halbleitersubstrat 10 mit einem ersten Leitungstyp enthält Sourcebereiche 15 und Drainbereiche 20 mit einem zweiten Leitungstyp, der dem ersten entgegengesetzt ist. Es können neben den Sourcebereichen 15 und den Drainbereichen 20 leicht dotierte Drain-(LDD) Abschnitte vorgesehen werden. Zwischen der Source 15 und dem Drain 20 liegt auf der Halbleiteroberfläche ein Transistorgate-Isolator 30. Eine Gateelektrode 35 liegt über dem Gateisolator 30. Diese Merkmale bilden einen üblichen MOS-Transistor 37. Auf der Struktur wurde eine erste dielektrische Zwischenschicht 40 abgeschieden. Kontaktlöcher 45, 50, 55 wurden durch die dielektrische Schicht 50 jeweils oberhalb des Drainbereichs 20, des Gatebereichs 35 und des Sourcebereichs 15 geätzt. Die Kontaktlöcher werden in einem beliebigen geeigneten Prozess mit einem leitenden Material 60 gefüllt. Eine erste Verbindungsschicht 64 wurde ab geschieden und mit einem Ätzschritt gerastert, um die Zwischenverbindungsleitungen 67, 70, 75 auszubilden, die jeweils mit dem Drainbereich 20, dem Gatebereich 35 und dem Sourcebereich 15 in elektrischem Kontakt stehen.
  • Die Kontaktlöcher 45, 50, 55 und die Leitungen 67, 70, 75 werden üblicherweise durch Plasmaätzen ausgebildet, beispielsweise durch reaktives Ionenätzen (reactive ion etching, RIE). Während solcher Ätzschritte bilden sich auf dem metallischen Teil der Struktur erhebliche elektrische Ladungen. Wenn eine lange Leitung ausgebildet wurde, bewirkt ihre gesamte Länge das Ansammeln von Ladung. In einem komplexen integrierten Schaltkreis kann eine einzelne Leitung eine Länge von mehreren Metern erreichen.
  • Jede Ladung, die auf den Leitungen 67, 75 ausgebildet ist, kann durch den Diodenübergang abgeleitet werden, der jeweils durch ein Substrat 10 und durch den Drainbereich 20 oder Sourcebereich 15 ausgebildet ist. Abhängig von der Polarität der Ladung und den Leitungstypen der Source, des Drains und des Substrats, kann diese Ableitung entweder aufgrund von Leitung durch Vorspannung in Durchlassrichtung des Diodenübergangs oder aufgrund eines Leckstrom durch Vorspannung in Sperrichtung der gleichen Diode geschehen. Der Leitungsfluß ist in der Figur durch die Pfeile 77 dargestellt.
  • Für Ladung, die sich auf der Leitung 70 gebildet hat, steht kein solcher Entladeweg zur Verfügung. Die Leitung ist von dem Substrat 10 durch den Gateisolator 30 isoliert. Es bildet sich eine Ladung, die in der Figur um das Gate 35, um den Kontakt 60 und um die Leitung 70 mit „+"-Zeichen dargestellt ist, wobei die Ladung auch die andere Polarität haben könnte. Durch diese Ladung liegt an dem Gateisolator 30 eine hohe Spannung, wodurch der Gateisolator belastet und geschwächt wird. Eine solche Schwächung verringert die Lebensdauer und die Überspannungsfestigkeit des fertiggestellten integrierten Schaltkreises.
  • Es wurde vorgeschlagen, parallel zu dem Gateisolator 33 eine Diode anzuschließen, um für die Ladung einen Leckstromweg zu dem Substrat hin vorzusehen. Dies verursacht jedoch einen Leckstrom während des Betriebs des integrierten Schaltkreises.
  • Im Hinblick auf das Vorangegangene ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen von Kontakten in integrierten Schaltkreisen vorzusehen, welches verhindert, das sich Ladung auf den Leitungen des Schaltkreises bildet.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein solches Verfahren vorzusehen, das keine parasitären Leckströme verursacht, die während des Betriebs eines fertiggestellten integrierten Schaltkreises von dem Gate abfließen.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein solches Verfahren vorzusehen, das die Herstellungszeit für die integrierten Schaltkreise nicht wesentlich verlängert.
  • Dementsprechend sieht die Erfindung ein Verfahren zum Erzeugen von Leitungen und Kontakten in einem integrierten Schaltkreis vor, das die Schritte umfaßt: Ausbilden einer isolierten Gatekomponente auf einem Halbleitersubstrat, Auftragen einer dielektrischen Schicht, die zumindest teilweise aus fotoreduzierbarem Material besteht, um die Komponente zu überdecken, Ätzen von Löchern in die dielektrische Schicht, um Abschnitte der Komponente freizulegen, Füllen der Löcher mit einem leitenden Material, um Kontaktanschlüsse auszubilden, Photoreduzieren zumindest eines oberen Abschnitts der dielektrischen Zwischenschicht bevor die Verbindungsschicht abgelagert wird, um ihre Leitfähigkeit entsprechend zu erhöhen, Überdecken der resultierenden Struktur mit einer Verbindungsschicht, Ätzen der Verbindungsschicht, um die Leitungen zu definieren, wobei die Leitungen im elektrischen Kontakt zu den Kontaktanschlüssen stehen, und Oxidieren der dielektrischen Zwischenschicht, um ihre Leitfähigkeit zu verringern.
  • In einer Ausführung der Erfindung werden weitere Schichten von Kontaktanschlüssen und Verbindungsleitungen ausgebildet.
  • Eine Ausführung der Erfindung umfaßt den Schritt des Aufbringens einer Passivierungsschicht auf eine obere Oberfläche des integrierten Schaltkreises, wobei die Passivierungsschicht aus einem Material zusammengesetzt ist, das gegenüber Licht mit einer entsprechenden Wellenlänge undurchlässig ist, um eine versehentliche Photoreduktion der dielektrischen Schichten zu verhindern.
  • In einer Ausführung der Erfindung ist das photoreduzierbare Material Indiumoxid und der photoreduzierende Schritt umfaßt das Aussetzen des Zwischendielektrikums gegenüber Licht mit einer Wellenlänge, die kleiner als 35 μm ist.
  • In einer Ausführung der Erfindung umfaßt der Schritt des Oxidierens das Aussetzen der dielektrischen Schicht an eine Atmosphäre, die Ozon enthält.
  • In einer Ausführung der Erfindung wird das Ozon in situ erzeugt, indem Sauerstoff ultraviolettem Licht ausgesetzt wird.
  • Die vorliegende Erfindung umfaßt ferner eine integrierte Schaltkreisstruktur mit einem Halbleitersubstrat, einer dielektrischen Zwischenschicht, die auf dem Substrat angeordnet ist, Kontaktanschlüssen, die durch die dielektrische Schicht hindurch vorgesehen sind, und Leitungen, die in elektrischem Kontakt mit den Kontaktanschlüssen sind, wobei die dielektrische Zwischenschicht ein photoreduzierbares Material in einem Zustand niedriger Leitfähigkeit umfaßt.
  • In einer Ausführung der Erfindung sind weitere dielektrische Zwischenschichten vorgesehen, die jeweils Kontaktanschlüsse haben, die durch die Zwischenschichten hindurchführen, und die jeweils mit Leitungen versehen, welche in elektrischem Kontakt mit den Kontaktanschlüssen stehen. Zumindest einige der dielektrischen Zwischenschichten umfassen ein photoreduzierbares Material in einem Zustand niedriger Leitfähigkeit.
  • In einer Ausführung der Erfindung ist eine Oberflächen-Passiverungsschicht vorgesehen, die gegenüber Licht mit der entsprechenden Wellenlänge undurchlässig ist, wodurch eine versehentliche Photoreduktion des Materials der dielektrischen Schichten verhindert wird.
  • Eine Ausführung der vorliegenden Erfindung wird mit Bezug auf die beigefügten Zeichnungen beispielhaft beschrieben, wobei die Figuren im einzelnen zeigen:
  • die 1 zeigt einen Querschnitt einer teilweise fertiggestellten Struktur eines integrierten Halbleiterschaltkreises;
  • die 2 zeigt die Struktur von 1, welche gemäß der Erfindung modifiziert ist; und
  • die 3 zeigt einen Querschnitt eines fertiggestellten integrierten Halbleiterschaltkreises gemäß der Erfindung.
  • Es ist bekannt, daß bestimmte Materialien, beispielsweise Indiumoxid, durch einen Photoreduktionsprozeß leitend gemacht werden können. Diese Materialien können wieder nichtleitend gemacht werden, indem ein entsprechender Oxidationsschritt durchgeführt wird.
  • Stöchiometrisches Indiumoxid, In2O3, ist ein Isolator; jedoch erzeugt eine Photoreduktion Sauerstofflücken und überführt das Indiumoxid in eine nichtstöchiometrische Form, InOX (X < 1,5), welche eine hohe Leitfähigkeit aufweist.
  • Eine Indiumoxidschicht kann auf einem Substrat durch Gleichstrom-Sputtern mittels eines Magetrons (DC magnetron sputtering) erzeugt werden, wobei ein Indiumtarget in einem Argon/Sauerstoffplasma verwendet wird, welches das Substrat enthält, wobei es eine Reihe anderer möglicher Techniken gibt. Eine solche Schicht kann sich entweder in einer amorphen oder in einer mikrokristallinen Struktur ausbilden. Bei der Verwendung von ausreichend Sauerstoff wird diese Schicht typischerweise mit einer Leitfähigkeit von ungefähr 0,1 bis 1 S/m abgeschieden. Durch das Aussetzen dieser Schicht gegenüber einer Lichtquelle mit einer geeigneten Wellenlänge in einer inerten Atmosphäre findet eine Photoreduktion statt. Für Indiumoxid wird die Wirkung mit ultraviolettem Licht bei einer Wellenlänge kleiner als 35 μm erzielt. Die Leitfähigkeit der Schicht steigt auf ungefähr 100 bis 1000 S/m, die mit der Leitfähigkeit eines metallischen Materials vergleichbar ist. Wenn ein verringerter Anteil an Sauerstoff verwendet wird, kann die Schicht in ihrer reduzierten Form abgeschieden werden, da naturgemäß Sauerstoffleerstellen vorliegen. Wird die Schicht dann einer oxidierenden Atmosphäre ausgesetzt, verringert sich die Leitfähigkeit auf ein niedriges Niveau, typischerweise auf das von stöchiometrischem In2O3, das heißt ungefähr 10–3 S/m.
  • Eine solche Oxidation kann beispielsweise in einer Umgebung durchgeführt werden, die Ozon enthält, indem ein Sauerstoff-Partialdruck von 8 kPa (600 torr) in eine Reaktionskammer eingeführt wird, die das Substrat enthält, und indem die Kammer mit einer Quelle für ultraviolettes Licht beleuchtet wird, die oben beschrieben wurde. Während eines solchen Schritts muß die Indiumoxidschicht davor geschützt sein, daß sie direkt ultraviolettem Licht ausgesetzt wird. Es findet eine Oxidation statt, wodurch die Sauerstoffleerstellen gefüllt werden, und die Indiumoxidschicht nähert sich ihrer stöchiometrischen Zusammensetzung In2O3 und einer Leitfähigkeit von 10–3 S/m an.
  • Diese Effekte sind vollständig reversibel; es können betragsmäßige Änderungen der Leitfähigkeit von mindestens sechs Größenordnungen erreicht werden. Kristallines Indiumoxid weist eine höhere Leitfähigkeit auf, jedoch ist die geringste Leitfähigkeit, die mit diesem Material erreicht werden kann, hinsichtlich des Betrags um zwei Größenordnungen größer als die Leitfähigkeit von amorphem oder kristallinem Indiumoxid.
  • Die 2 zeigt einen Querschnitt eines teilweise fertiggestellten integrierten Schaltkreises, der ein erfindungsgemäßes Verfahren ausführt. Die Transistorstruktur 37 ist wie in der 1 definiert. Gemäß eines Aspekts der Erfindung wurde eine dielektrische Zwischenschicht 80 abgeschieden, die aus einem photoreduzierbarem Material, beispielsweise Indiumoxid, entsteht. Kontaktlöcher 45, 50, 55 wurden ausgeschnitten und mit einer geeigneten metallischen Verbindung 60 füllt, um Anschlußkontakte auszubilden.
  • Gemäß der Erfindung wird diese dielektrische Zwischenschicht 80 durch Aussetzen gegenüber Licht photoreduziert, das geeignet ist, zumindest die obere Oberfläche der dielektrischen Zwischenschicht zu verändern. Wenn die Schicht 80 aus Indiumoxid besteht, kann ultraviolettes Licht mit einer Wellenlänge von weniger als 35 μm und einer Intensität von 4 W/m2 verwendet werden. Nach einem solchen Aussetzen ist zumindest der obere Abschnitt 85 der dielektrischen Zwischenschicht 80 leitend. Daraufhin wird die Verbindungsschicht 64 über der dielektrischen Zwischenschicht 80 ausgebildet.
  • Wenn ein Plasma-Ätzschritt (RIE) durchgeführt wird, um die Leitungen 67, 70, 75 zu definieren, wird jegliche Ladung, die sich auf der Gateelektrode 35 und der Leitung 70 bilden kann, durch den oberen leitenden Abschnitt 85 der dielektrischen Zwischenschicht 80 an die Source-Drainkontakte 55, 45 geleitet. Diese Leitung ist in der Figur durch die Pfeile 90 dargestellt. Die Source- und Drainkontakte entladen die angesammelte Ladung mittels Leitung 77 über die Source- und Drainübergänge, wie oben erörtert wurde. Daher bildet sich auf der Gateelektrode 35 keine Ladung, und es besteht kein Risiko einer Beschädigung des Gateisolators 30.
  • Nachdem der Plasma-Ätzschritt vollständig durchgeführt wurde, wird die Struktur einer oxidierenden Umgebung ausgesetzt, um die dielektrische Zwischenschicht 80 in ihrer gesamten Dicke wieder nichtleitend zu machen. Wie oben behandelt, kann dies erreicht werden, indem die Struktur einer Atmosphäre ausgesetzt wird, die Sauerstoff enthält, und indem diese mit einer ultravioletten Quelle, wie bereits beschrieben, so lange beleuchtet wird, bis die Struktur selbst von dem ultraviolettem Licht abgeschirmt ist. Dieser Schritt kann in der gleichen Kammer wie der Schritt des Plasmaätzens durchgeführt werden.
  • Die 3 zeigt einen Querschnitt eines gemäß dem erfindungsgemäßen Verfahren fertiggestellten integrierten Schaltkreises. Es sind drei Verbindungsschichten vorgesehen, obwohl auch mehr möglich sind. Zwischen der ersten Verbindungsschicht 64 und der zweiten Verbindungsschicht 92 ist eine zweite dielektrische Zwischenschicht 97 ausgebildet. Gemäß der Erfindung besteht diese dielektrische Schicht zumindest teilweise aus einem photoreduzierbarem Material, beispielsweise Indiumoxid.
  • In die dielektrische Schicht 97 werden oberhalb der Leitungen 67, 70, 75 der ersten Verbindungsschicht 64 Kontaktlöcher 100 geätzt. Diese Löcher werden mit einer metallischen Verbindung 104 gefüllt, um Verbindungs-Durchkontaktierungen auszubilden.
  • Die Struktur wird einer Photoreduktion unterworfen, indem sie einer ultravioletten Lichtquelle in einer inerten Atmosphäre ausgesetzt wird, um einen oberen Abschnitt 110 der zweiten dielektrischen Zwischenschicht 97 leitend zu machen. Wie oben anhand des oberen Abschnitts 85 der dielektrischen Zwischenschicht 80 erörtert, erlaubt diese Leitfähigkeit, daß sämtliche Ladungen, die sich auf der Gateelektrode 35, 70 gebildet haben, durch den oberen Abschnitt 110 an die Source- und Drainkontakte 45, 55 geleitet werden, so daß der Gateisolator 30 keine Schäden erleidet. Diese Leitung ist in der Figur durch die Pfeile 113 dargestellt.
  • Die Struktur wird dann einer Oxidation unterworfen, beispielsweise indem sie einer Atmosphäre ausgesetzt wird, die Ozon enthält, wie bereits beschrieben, um die dielektrische Schicht 97 über ihre gesamte Dicke nichtleitend zu machen. Dies kann in gleicher Weise für eine dritte dielektrische Zwischenschicht 115, Kontaktlöcher 120 eine metallische Verbindung 125, einen leitenden oberen Abschnitt 130 eine dielektrischen Schicht 115, eine Leitungsschicht 135 und für eine dritte Verbindungsschicht 95 wiederholt werden.
  • Am Ende der Behandlung wird über die gesamte Oberfläche des fertiggestellten integrierten Schaltkreises eine Passivierungsschicht 110 aufgebracht. Gemäß eines Aspekts der Erfindung besteht die Passivierungsschicht aus einem Material, das gegenüber jeglichem Licht undurchlässig ist, welches die dielektrische Schichten 115, 97, 80 leitend machen würde. Dadurch wird vermieden, das die dielektrische Schicht unbeabsichtigt aufgrund von einfallendem ultraviolettem Licht leitend wird. Für eine Ausführung, in der als Dielektrikum Indiumoxid und ultraviolettes Licht mit einer Wellenlänge unterhalb von 35 μm verwendet wird, ist Siliziumnitrid ein geeignetes Passivierungsmaterial.
  • Die folgende Erfindung erfüllt daher ihre Aufgaben, indem verhindert wird, daß während der Herstellung des integrierten Schaltkreises auf Leitungen des Schaltkreises Ladungen ausgebildet werden; während des Betriebs des fertiggestellten integrierten Schaltkreises fließt kein parasitärer Leckstrom, da das Dielektrikum wieder in einen nichtleitenden Zustand zurückgebracht wird, bevor der Schaltkreis fertiggestellt wird; es werden durch das erfindungsgemäße Verfahren keine langwierigen Prozessschritte hinzugefügt. Tatsächlich wird dem normalen Prozeßfluß nur ein Gasmischungsvorgang und zwei sehr kurze Schritte des Aussetzens gegenüber Licht hinzugefügt. Das Abscheiden der photoreduzierbaren dielektrischen Schichten der Erfindung tritt an die Stelle des Abscheidens einer dielektrischen Schicht 40, wie sie in bekannten Prozessen stattfindet.
  • Obwohl die Erfindung nur anhand einer beschränkten Anzahl von Ausführungen beschrieben wurde, liegen dem Fachmann viele Modifikationen nahe. Solche Modifikationen verbleiben innerhalb des Bereichs der Erfindung.
  • Insbesondere kann als photoreduzierbares Dielektrikum ein anderes Material als Indiumoxid verwendet werden, beispielsweise Zinkoxid, Titanoxid und Mischungen solcher Verbindungen.
  • Jede dielektrische Zwischenschicht kann durch eine erste Unterschicht eines Dielektrikums ausgebildet sein, das photoreduzierbar ist und das in einer zweiten Unterschicht eines photoreduzierbaren Dielektrikums abgedeckt ist.
  • Die Erfindung betrifft nicht nur MOS-Transistoren, sondern auch alle Halbleiter, die zumindest eine isolierte Elektrode aufweisen, beispielsweise EPROM-Zellen mit doppeltem Gate.

Claims (9)

  1. Verfahren zum Erzeugen von Leitungen (67, 70, 75) und Kontakten (60) in einem integrierten Schaltkreis mit den Schritten: a) Ausbilden einer isolierten Gatekomponente auf einem Halbleitersubstrat (10); b) Auftragen einer dielektrischen Schicht (80), um die Komponente zu überdecken; c) Ätzen von Löchern (45, 50, 55) in die dielektrische Schicht, um Abschnitte (20, 35, 15) der Komponente freizulegen; d) Füllen der Löcher mit einem leitenden Material (60), um Kontaktanschlüsse auszubilden; f) Überdecken der resultierenden Struktur mit einer Verbindungsschicht (64); g) Ätzen der Verbindungsschicht, um die Leitungen zu definieren, wobei die Leitungen in elektrischem Kontakt mit den Kontaktanschlüssen stehen; dadurch gekennzeichnet, daß: – die dielektrische Schicht ein photoreduzierbares Material umfaßt und das Verfahren ferner die Schritte umfaßt: e) Photoreduzieren zumindest eines oberen Abschnitts (85) der dielektrischen Schicht vor einem Überdecken mit der Verbindungsschicht, um dessen Leitfähigkeit entsprechend zu erhöhen; und h) Oxidieren der dielektrischen Schicht, um deren Leitfähigkeit zu verringern.
  2. Verfahren nach Anspruch 1, das ferner den Schritt eines Wiederholens der Schritte (b) bis (h) umfaßt, um weitere Schichten von Kontaktanschlüssen (105, 125) und Verbindungsleitungen (92, 95) auszubilden.
  3. Verfahren nach Anspruch 1 oder 2, das ferner den Schritt eines Aufbringens einer Passivierungsschicht (140) über eine obere Oberfläche des integrierten Schaltkreises umfaßt, wobei die Passivierungsschicht aus einem lichtundurchlässigen Material zusammengesetzt ist, das dazu geeignet ist eine Photoreduktion der dielektrischen Schichten hervorzurufen.
  4. Verfahren nach Anspruch 1, wobei das photoreduzierbare Material Indiumoxid ist und der photoreduzierende Schritt das Aussetzen der dielektrischen Schicht gegen Licht umfaßt, dessen Wellenlänge kleiner als 35 μm ist.
  5. Verfahren nach Anspruch 4, wobei der Oxidationsschritt das Aussetzen der dielektrischen Schicht gegen eine Atmosphäre umfaßt, die Ozon enthält.
  6. Verfahren nach Anspruch 5, wobei das Ozon in situ erzeugt wird, indem Sauerstoff gegen ultraviolettes Licht ausgesetzt wird.
  7. Integrierte Schaltkreisstruktur mit einem Halbleitersubstrat (10), einer dielektrischen Zwischenschicht (80), die auf dem Substrat angeordnet ist, Kontaktanschlüssen (60), die durch die dielektrische Zwischenschicht hindurch vorgesehen sind, und Leitungen (67, 70, 75), die in elektrischem Kontakt mit den Kontaktanschlüssen vorgesehen sind, dadurch gekennzeichnet, daß die dielektrische Zwischenschicht ein photoreduzierbares Material in einem Zustand mit niedriger Leitfähigkeit umfaßt.
  8. Integrierter Schaltkreis nach Anspruch 7, der ferner weitere dielektrische Zwischenschichten (97, 115) umfaßt, die jeweils Kontaktanschlüsse (105, 125) durch diese hindurch aufweisen und die jeweils mit Leitungen (90, 95) in elektrischem Kontakt mit den Kontaktanschlüssen versehen sind, dadurch gekennzeichnet, daß zumindest einige der dielektrischen Zwischenschichten ein photoreduzierbares Material in einem Zustand mit niedriger Leitfähigkeit umfassen.
  9. Integrierter Schaltkreis nach Anspruch 7 oder 8, der ferner eine Oberflächen-Passivierungsschicht (140) umfaßt, die gegenüber Licht undurchlässig ist und dazu geeignet ist, das Material der dielektrischen Schichten zu photoreduzieren.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207553B1 (en) * 1999-01-26 2001-03-27 Advanced Micro Devices, Inc. Method of forming multiple levels of patterned metallization
US7265448B2 (en) * 2004-01-26 2007-09-04 Marvell World Trade Ltd. Interconnect structure for power transistors
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7851872B2 (en) * 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US8319307B1 (en) * 2004-11-19 2012-11-27 Voxtel, Inc. Active pixel sensors with variable threshold reset
US8461628B2 (en) * 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2009509322A (ja) 2005-09-15 2009-03-05 エヌエックスピー ビー ヴィ 半導体装置用構造およびその製造方法
US7425910B1 (en) 2006-02-27 2008-09-16 Marvell International Ltd. Transmitter digital-to-analog converter with noise shaping
WO2014036241A2 (en) * 2012-08-30 2014-03-06 Sensevere, Llc Corrosive resistant electronic components
KR101936846B1 (ko) * 2012-10-24 2019-01-11 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
CN118471905B (zh) * 2024-07-10 2024-09-27 合肥欧益睿芯科技有限公司 半导体器件及其制造方法、电子设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3553533A (en) * 1964-05-14 1971-01-05 Texas Instruments Inc Dielectric bodies with selectively formed conductive or metallic portions, composites thereof with semiconductor material and methods of making said bodies and composites
EP0072690A3 (de) * 1981-08-17 1983-11-09 Fujitsu Limited MIS Halbleiteranordnung und Verfahren zu deren Herstellung
JPS58207699A (ja) * 1982-05-28 1983-12-03 株式会社日立製作所 配線回路基板の製造方法
US5459098A (en) * 1992-10-19 1995-10-17 Marietta Energy Systems, Inc. Maskless laser writing of microscopic metallic interconnects
US5517031A (en) * 1994-06-21 1996-05-14 General Electric Company Solid state imager with opaque layer
US5559055A (en) * 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5627094A (en) * 1995-12-04 1997-05-06 Chartered Semiconductor Manufacturing Pte, Ltd. Stacked container capacitor using chemical mechanical polishing

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