DE4433330C2 - Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur - Google Patents

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur.

Mit zunehmender Arbeitsgeschwindigkeit integrierter Schaltungen - im Entwicklungsstadium sind heute bereits bis zu 2 GHz erreichbar - werden die Beeinflussungen, die ein aktives Bauelement oder eine Leitungsstrecke durch benachbarte aktive Bauelemente oder Leitungen erfährt, zunehmend problematisch. Insbesondere als problematisch treten dabei Übersprecheffekte zwischen benachbarten Signalleitungen auf sowie Laufzeitunterschiede, die zu Synchronisationsfehlern, Signalverzögerungen etc. führen können.

Jede elektrische Signalleitung beeinflußt durch die von ihr ausgehenden elektromagnetischen Feldlinien, die sich entsprechend den vorherrschenden Potentialverhältnissen ausbreiten, ihre nächste Umgebung. Bei dem Entwurf einer integrierten Schaltung ist es daher insbesondere hinsichtlich der Verbindungsleitungen zwischen aktiven Elementen schwierig, die zu erwartenden Laufzeitverzögerungen mit einzukalkulieren, da diese Laufzeitverzögerungen im wesentlichen durch die kapazitiven und induktiven Beläge der Leitungen bestimmt werden, welche wiederum von den in der Nähe dieser Leitung angeordneten aktiven Elementen sowie Signalleitungen beeinflußt werden.

Ein Ansatz zur Lösung dieser Probleme besteht darin, koaxiale, das heißt abgeschirmte Leitungen, innerhalb des hochintegrierten Schaltkreises vorzusehen. Bisherige Lösungen sehen die Fertigung von Mikro-Koaxial-Leiterbahnen in den Verdrahtungsebenen der integrierten Schaltungen vor, bei denen mittels üblicher Metallisierungstechniken sowie lithographischer Verfahren eine innere Leiterbahn durch einen Isolator gelegt wird und der Isolator von einer weiteren Metallschicht ummantelt wird, wie dies beispielsweise in dem Artikel VLSI Multilevel Micro-Coaxial Interconnects for High Speed Devices" von M.E. Thomas, I.A. Saadat, S. Segigahama, in IEDM 90 Proceedings, Seiten 55-58, 1990, beschrieben ist. Der Nachteil bei dieser Lösung besteht in den zusätzlich erforderlichen Maskenschritten und somit in einem hohen Fertigungsaufwand.

Ein weiterer Vorschlag sieht die Herstellung einer sogenannten lokalen "ground plane" vor, die mittels eines Mehrlagenmetallisierungsverfahrens erreicht wird (vgl. D.S. Gardner, Q.T. Vu, P.J. van Wÿnen, T.J. Maloney, D.B. Fraser, IEDM 93 Proceedings, Seiten 251-254, 1993).

Die sogenannte "ground plane" ist dabei eine in geringem Abstand isoliert über der Oberfläche des Halbleiters verlaufende metallische Schicht, die auf Massepotential gelegt wird. Durch diese Metallschicht werden die kapazitiven und induktiven Beläge für die darüberliegenden Leiterbahnen und somit deren Wellenwiderstände im wesentlichen bestimmt, so daß kapazitive und induktive Beeinflussungen durch aktive Elemente bzw. Leiterbahnen, die sich in der jeweiligen näheren Umgebung befinden, vernachlässigbar sind.

Aus Appl. Phys. Lett. 58 (23), 10.06.1991, Seiten 2604 bis 2606, ist eine Mikrostreifenleitung bekannt, die eine vergrabene Silizid-"Groundplane" aufweist, welche insbesondere für Übertragungen im Bereich von 100 Ghz geeignet ist. Gemäß einem angegebenen Beispiel besteht die Mikrostreifenleitung aus einem Siliziumgrundsubstrat, in das eine vergrabene Silizidschicht eingebracht ist und das auf seiner Oberfläche eine Aluminiumleitung aufweist.

Aus DE 42 29 628 A1 sind Verfahren zur Herstellung von Halbleiterstrukturen durch Verbinden zweier Halbleitersubstrate bekannt. Einige der mit diesen Verfahren zu erzielenden Halbleiterstrukturen weisen nach dem Verbinden einen Schichtaufbau auf, bei dem nacheinander eine Silizium- oder Halbleiterschicht, eine Oxid- oder isolierende Schicht, eine Silizidschicht, eine Silizium- oder Halbleiterschicht und eine Oxid- oder Isolierschicht folgt. Das Verbinden der Substrate erfolgt dadurch, daß auf einer Oberfläche eines ersten Substrats eine Refraktärmetallschicht und auf einer Oberfläche eines zweiten Substrat s eine Schicht aus polykristallinem Silizium gebildet wird und die genannten Schichten mittels Wärmebehandlung unter Silizidbildung miteinander verbunden werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, Verfahren zur einfachen Herstellung von Halbleiterstrukturen mit verbesserten Eigenschaften bei hohen Frequenzen sowie eine Halbleiterwaferstruktur anzugeben.

Die Aufgabe wird durch die Gegenstände der Patentansprüche 1 und 31 gelöst. Bevorzugte Ausgestaltungen sind Gegenstand der Unteransprüche.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleiterstruktur angegeben, die eine vergrabene, hochleitfähige Schicht aufweist, welche auf ein vorgegebenes Potential, vorzugsweise Massepotential, gelegt werden kann. Durch diese vergrabene, hochleitfähige Schicht, die als "ground plane" dienen soll, werden die Signalübertragungseigenschaften in der Halbleiterstruktur integrierter Bauelemente oder Leiterbahnen verbessert. Insbesondere wird dadurch bei hohen Frequenzen eine erhebliche Reduktion der parasitären Effekte erreicht. Die induktiven und kapazitiven Beläge integrierter Leitungen oder Bauelemente werden im wesentlichen durch die hochleitfähige Schicht bestimmt, so daß jedes integrierte Element (Leiterbahn oder Bauelement) etwa einen konstanten Wellenwiderstand aufweist. Dies ermöglicht eine verbesserte Synchronität zwischen den Signalen, die die einzelnen Bauelemente oder Leiterbahnen durchlaufen. Durch die hochleitfähige Schicht wird darüber hinaus der induktive Belag um Größenordnungen verringert, was zu einer Verringerung der Laufzeit der Signale führt. Im gleichen Maße verringert sich dabei der Wellenwiderstand.

Das Verfahren zur Herstellung gemäß Patentanspruch 1 weist insbesondere den Vorteil auf, daß es sehr einfach durchzuführen ist und insbesondere mit technologisch bereits ausgereiften Verfahrensschritten durchgeführt werden kann.

Weitere Aspekte der vorliegenden Erfindung sowie bevorzugte Ausführungsformen ergeben sich aus den Patentansprüchen sowie der Figurenbeschreibung.

Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Dabei zeigen die Zeichnungen im einzelnen:

Fig. 1 zeigt eine vereinfachte Darstellung zur Erläuterung der elementaren Verfahrensschritte gemäß einem ersten Aspekt der vorliegenden Erfindung.

Fig. 2 zeigt eine Darstellung zur Verdeutlichung der Verfahrensschritte bei einer bevorzugten Ausführungsform, die auf dem Verfahren gemäß Fig. 1 aufbaut;

Fig. 3 zeigt eine Darstellung zur Verdeutlichung einer weiteren Verfahrensvariante, aufbauend auf dem Verfahren, wie es anhand der Fig. 1 erläutert wurde;

Fig. 4 zeigt eine Darstellung zur Verdeutlichung einer weiteren Verfahrensvariante, aufbauend auf dem Verfahren, wie es anhand der Fig. 1 erläutert wurde; und

Fig. 5 zeigt eine schematische Darstellung zur Erläuterung eines weiteren Aspekts der vorliegenden Erfindung; und

Fig. 6 zeigt eine schematische Darstellung einer bevorzugten Ausführungsform einer erfindungsgemäßen Halbleiterstruktur.

Ein Aspekt der vorliegenden Erfindung besteht darin, Verfahren anzugeben, mit denen allgemein eine hochleitfähige "vergrabene" Schicht in einer Halbleiterstruktur in einfacher Weise erreicht werden kann.

Fig. 1 verdeutlicht die elementaren Verfahrensschritte, die gemäß diesem Teilaspekt der vorliegenden Erfindung zur Herstellung der "vergrabenen" hochleitfähigen Schicht dienen.

Gezeigt ist ein erstes Halbleitersubstrat 1, in bzw. auf welches im Anschluß an das zu beschreibende Verfahren oder bereits zu Beginn des Verfahrens aktive Bauelemente und/oder Leiterbahnen integriert werden bzw. aufgebracht werden. In der Fig. 1 sind die entsprechenden aktiven Elemente 2 sowie Leiterbahnen 3 beispielhaft bereits eingezeichnet. Es wird bei dieser Ausführungsform also angenommen, daß sich die aktive Schicht für die Integration der aktiven Elemente und Leiterbahnen im Halbleitersubstrat 1 befindet. Die Leiterbahnen sind dabei vorzugsweise durch eine Oxidschicht von dem Halbleitersubstrat isoliert.

Ein weiteres Halbleitersubstrat 4 wird mit einer hochleitfähigen Schicht 5 versehen. Diese Schicht kann aus Metall bestehen entsprechend den im Stand der Technik bereits bekannten "vergrabenen" Schichten oder aber eine hochdotierte Halbleiterschicht sein. Die hochleitfähige Schicht 5 kann auf unterschiedliche Arten auf das Halbleitersubstrat 4 aufgebracht werden, beispielsweise durch Ionenimplantation oder Metallisierungsverfahren, wie dies im folgenden noch genauer erläutert wird.

Anschließend wird sowohl auf die Rückseite des Halbleitersubstrats 1 als auch auf die hochleitfähige Schicht 5, die auf dem zweiten Halbleitersubstrat 4 aufgebracht ist, jeweils eine isolierende Schicht bzw. Isolationsschicht 6 bzw. 7 aufgebracht. Diese Isolationsschicht kann beispielsweise im Falle eines Si-Halbleitersubstats eine Oxidationsschicht sein, d. h. eine SiO₂-Schicht.

Nach dem Aufbringen der Isolationsschichten werden die beiden Halbleitersubstrate über die Isolationsschichten miteinander verbunden, was beispielsweise durch Kleben oder einem Tempervorgang erreicht werden kann, wobei sich im Falle von Siliziumsubstraten vorzugsweise die bekannte SFB (Silicon fusion bonding)-Technik anbietet.

Im Falle, daß in dem Halbleiterstubstrat 1 noch keine Bauelemente oder Leiterbahn integriert sind, wird, falls erforderlich, das Substrat so weit abgetragen (durch Schleifen, Ätzen etc.), bis eine aktive Schicht geeigneter Dicke erhalten wird, in die oder auf die anschließend die Bauelemente oder Leiterbahnen integriert werden können.

Bei der fertiggestellten Halbleiterstruktur wird die hochleitende Schicht vorzugsweise auf ein Bezugspotential gelegt, wobei dies vorzugsweise das Massepotential ist.

Die Halbleiterschicht, in der die aktiven Elemente realisiert sind, ist vorzugsweise sehr dünn ausgeführt, etwa im Bereich von 0,1-2 µm. Dies kann technologisch vorzugsweise durch ein geeignetes Rückdünnverfahren erreicht werden. Die hochleitfähige Schicht weist eine Dicke von weniger als 2 µm, vorzugsweise 0,5 µm, auf. Die Dicke der Isolationsschicht beträgt vorzugsweise 0,1-2 µm.

Selbstverständlich kann es sich bei den in der Fig. 1 bezeichneten Halbleitersubstraten 1 und 4 um Wafer handeln, die mit bekannten und in der Massenproduktion bewährten Methoden hergestellt wurden und somit für kommerzielle Anwendungen ausreichend kostengünstig zur Verfügung stehen.

Eine bevorzugte Variante der anhand der Fig. 1 beschriebenen allgemeinen Ausführungsform des Verfahrens ist in Fig. 2 dargestellt.

Gezeigt ist in schematischer Weise ein kommerziell erhältlicher BESOI (Back Etched Silicon On Insulator)-Wafer, welcher mit der allgemeinen Bezugsziffer 21 bezeichnet ist. Statt des BESOI-Wafers kann auch ein mittels SIMOX (Seperation by Implanted Oxygen)-Technik hergestellter Wafer Verwendung finden. Auf diesen BESOI-Wafer ist zusätzlich eine SiO₂-Schicht 22 mittels üblicher Verfahren aufgebracht worden. Die aktive Schicht des BESOI-Wafers ist die Siliziumschicht 23, die eine entsprechende Reinheit sowie Planarität aufweist. Die Schicht 24 ist die entsprechend der allgemeinen SOI-Technik vorgesehene Isolationsschicht, die in diesem Fall vorzugsweise aus einer SiO₂-Schicht besteht. Das Si-Substrat 25 bildet das Grundsubstrat des Wafers.

Räumlich davon getrennt ist ein weiterer Wafer 26 gezeigt, der ein n-dotiertes Si-Substrat 27 aufweist, auf welchem oder in welchem eine hochleitfähige Schicht 28 ausgebildet ist, die vorliegend eine n⁺⁺-dotierte Schicht ist. Auf die n⁺⁺-dotierte Schicht wird wiederum eine SiO₂-Schicht 29 aufgebracht, die als Isolationsschicht wirkt. Anschließend werden die beiden Wafer 21 und 26 vorzugsweise mittels der SFB (Silicon Fusion Bonding)-Technik verbunden, wodurch eine starke kovalente Bindung zwischen den Oxidschichten erzielt wird.

Als Ergebnis obigen Verfahrens wird somit in einfacher Weise eine hochleitfähige Schicht 28 unter einer aus den Schichten 22 und 29 bestehenden Isolationsschicht und damit unter der aktiven Schicht 23 "vergraben".

Für die anschließende Nutzbarmachung dieses "gebondeten" Wafers muß die aktive Si-Schicht 23 noch freigelegt werden. Dies kann mittels bekannter Verfahren, wie beispielsweise mit sogenannten selektiven Ätz-Verfahren, erreicht werden, die darauf beruhen, daß Ätz-Mittel Verwendung finden, die das Si-Substrat 25 und die SiO₂-Schicht 24 stärker angreifen als die aktive Schicht 23. Jedoch sind für das Abtragen der Schichten 25 und 24 auch mechanische Verfahren möglich, wie beispielsweise geeignete Polierverfahren.

Wie anhand der Fig. 2 ersichtlich ist, wird bei einer bevorzugten Ausführungsform ein kommerziell erhältlicher BESOI-Wafer verwendet, der mit seiner eigentlichen "oberen" Seite, nachdem diese in einem Oxidationsvorgang oxidiert wurde, mit einem weiteren Wafer, welcher die hochleitfähige Schicht trägt, "gebondet" wird. Durch die Verwendung kommerziell erhältlicher Wafer können dabei Planaritätsprobleme weitgehend ausgeräumt werden.

Fig. 3 zeigt eine weitere bevorzugte Ausführungsform, bei der wiederum zwei separate Wafer 31 sowie 32 gezeigt sind. Der Wafer 31 entspricht dabei dem Wafer 21 der Fig. 2, so daß die entsprechenden Herstellungsschritte nicht nochmals erwähnt werden müssen. Auch sollte klar sein, daß die Verwendung eines BESOI-Wafers wiederum nur eine bevorzugte Ausführungsform darstellt und daß dieser Wafer auch durch eine allgemeine Halbleiterstruktur mit einer entsprechenden Isolationsschicht 6, wie sie in Fig. 1 gezeigt ist, gebildet sein kann.

Der weitere Wafer 32 (vorliegend wiederum vorzugsweise durch ein Si-Substrat gebildet) weist im Gegensatz zu der konkreten Darstellung der Fig. 2 als leitfähige Schicht eine Metallschicht 33 auf, wobei diese Schicht nicht durchgehend, sondern gitterförmig aufgebracht ist (gitterförmig bedeutet hierbei allgemein eine Schicht, die mit Öffnungen durchsetzt ist). Als Metall kann dabei vorzugsweise W, Ti oder TiSi dienen.

Der Grund dafür, daß die Metallschicht 33 nicht durchgehend ausgeführt ist, liegt darin, daß der Bondprozeß zwischen den beiden Wafern bei Verwendung von Metall für die hochleitfähige Schicht erschwert sein kann, so daß es insbesondere für die industrielle Fertigung vorteilhaft sein kann, in den Freiräumen des vorzugsweise fein ausgeführten Metallgitters 33 Halbleitermaterial 34 vorzusehen, welches oxidiert wird und ein problemloses Bonden mit der entsprechenden Isolationsschicht des ersten Wafers gestattet.

Prozeßtechnisch kann die Herstellung eines derartigen Metallgitters dadurch erfolgen, daß die Oberfläche des zweiten Wafers 32 mit einem feinen Grabennetz mit Breiten und Tiefen im µm-Bereich versehen wird. Anschließend werden diese Gräben beispielsweise mit Wolfram aufgefüllt, so daß ein zusammenhängendes feinmaschiges, "vergrabenes" und im wesentlichen mit der Oberfläche abschließendes Metallnetz gebildet wird. Der eigentliche Bond-Vorgang findet dann an den beiden Silizium- bzw. SiO₂-Bereichen der beiden Wafer statt. Durch diese Technik wird, allgemein ausgedrückt, das Bonden heterogener Materialien vermieden. Die Herstellung des Grabennetzes kann beispielsweise mit lithographischen Verfahren erreicht werden. Das Auffüllen mit Metall kann durch einen Metallüberzug erfolgen, der dann bis auf die Halbleiterschicht rückpoliert wird, so daß das Metall flächenhomogen mit dem Halbleitermaterial abschließt. Für das Rückpolieren kann beispielsweise ein CMP (Chemical Mechanical Polishing)-Verfahren verwendet werden.

Das Aufbringen der hochleitfähigen Schicht 33 als Gitterstruktur ist jedoch nicht auf Fälle beschränkt, in denen als hochleitfähige Schicht Metall Verwendung findet. Auch wenn hochdotierte Halbleiterschichten hierfür eingesetzt werden, kann die gitterförmige Ausbildung für die weitere Verarbeitung Vorteile bieten.

Zur weiteren Verdeutlichung, in welch vielfältiger Weise der in Zusammenhang mit den Fig. 1 bis 3 besprochene Aspekt der Erfindung verwirklicht sein kann, ist in Fig. 4 nochmals ein mittels SOI Technik hergestellter Wafer 41 gezeigt, der insbesondere wiederum ein BESOI- oder ein SIMOX-Wafer sein kann. Beispielhaft ist bei diesem Wafer bereits eine integrierte Struktur 42 mit eingezeichnet, welche zu Beginn des Bondvorgangs mit dem weiteren Wafer 44 bereits vorhanden sein kann oder aber im Anschluß an das erfindungsgemäße Verfahren mittels üblicher Methoden zugeführt wird. Bei dem dargestellten Wafer 41 ist der Schritt des Oxidierens nicht mehr erforderlich, da dieser Wafer bereits eine Oxidationsschicht 43 aufweist, bis zu der das Si-Substrat 41 mittels entsprechender Verfahren abgetragen wird, so daß letztendlich der dünnere Wafer 41 mit dem Wafer 44 gebondet wird.

Wiederum sei ausdrücklich darauf hingewiesen, daß der Wafer 44 vorliegend zwar mit einer hochdotierten n⁺⁺-Schicht als hochleitende Schicht gezeigt ist, daß diese hochleitende Schicht jedoch selbstverständlich durch hochdotiertes Poly-Silizium oder Metall usw. gebildet werden kann.

Wie erwähnt, ist im Falle einer Metallschicht Wolfram ein geeignetes Metall. Jedoch ist auch eine TiN-Schicht oder eine Kombination aus einer W-Schicht mit einer TiN-Schicht denkbar, ebenso die Deposition von Siliziden. Bei einer kombinierten W-TiN-Schicht kann die TiN-Schicht als Diffusionsbarriere gegen die W-Diffusion sowohl ins Oxid als auch ins Bulk-Silizium dienen. Auch sollte klar sein, daß für das Bonden nicht das bevorzugte SFB-Verfahren herangezogen werden muß, sondern daß jedes hierfür geeignete Verfahren Verwendung finden kann, beispielsweise auch Klebverfahren. Dies gilt in gleicher Weise auch für die anhand der Fig. 2 und 3 erläuterten Ausführungsformen. Auch sollte klar sein, daß bei den erwähnten Ausführungsformen Silizium stets nur als Beispiel für ein Halbleitersubstrat erwähnt wurde und daß daher auch jedes andere dem Fachmann geläufige Halbleitermaterial Verwendung finden kann. Ebenso kann die angegebene N-Dotierung stets auch eine P-Dotierung sein und die SiO₂-Schichten können durch andere Oxidschichten bzw. allgemein durch Isolationsschichten gebildet sein.

Die hochleitfähige Schicht kann, wie erwähnt, auch durch Implantieren von beispielsweise Phosphor oder Arsen in den Siliziumwafer (oder in ein anderes Grundsubstrat) erreicht werden. Die Konzentration der Implantation nimmt dabei von der Oberfläche des Substrats zum Inneren des Substrats hin ab. Durch das nachträgliche Oxidieren, wodurch vorzugsweise eine SiO₂-Schicht erhalten wird, werden jedoch die implantierten Phosphor- oder Arsen-Atome (oder entsprechend andere geeignete Atome) vor der Oxidationsfront hergeschoben, so daß eine Erhöhung der Ladungsträgerkonzentration unmittelbar unter der fertiggestellten Oxidationsschicht auftritt. Mit anderen Worten sind an die Hochdosis-Implantation der Fremdatome keine allzu großen Anforderungen zu stellen, da durch den anschließenden Oxidationsvorgang eine Konzentrationserhöhung auftritt.

Im Gegensatz zu den "ground planes", die im Stand der Technik bekannt sind, ist gemäß einem Aspekt der vorliegenden Erfindung vorgesehen, derartige "ground planes" nicht isoliert über der Oberfläche des Halbleiters und somit über der aktiven Schicht aufzubringen, sondern die hochleitfähige Schicht in das Grundsubstrat zu integrieren, so daß dem Bauelementehersteller völlige Designfreiheit erhalten bleibt und andererseits keine aufwendigen, mit einer Justierung einhergehenden Lithographieschritte erforderlich werden.

Anhand der Fig. 1 wurden die allgemeinen Verfahrensschritte eines bevorzugten Verfahrens für eine derartige Halbleiterstruktur angegeben.

Fig. 6 zeigt nochmals eine Ausführungsform für eine Halbleiterstruktur, wobei ein Grundsubstrat 61 aus Silizium mit einer hochleitfähigen Schicht 62 und einer darüberliegenden Isolationsschicht (z. B. SiO₂) 63 gezeigt ist. Über der Isolationsschicht befindet sich eine aktive Halbleiterschicht 64, in die Bauelemente oder Leiterbahnen 65 integriert sind. Statt oder zusätzlich dazu können Leiterbahnen 66 auch direkt auf der Isolationsschicht 63 vorgesehen sein.

Die oben erläuterten Verfahren können insbesondere auch dazu dienen, um sogenannte 3D-Halbleiterstrukturen zu erzeugen.

Bei diesen Strukturen werden mehrere aktive Schichten übereinander in einer Halbleiterstruktur angelegt. Gemäß dem erfindungsgemäßen Verfahren kann dabei zwischen jeweils zwei übereinanderliegenden aktiven Schichten eine hochleitfähige Schicht eingebracht werden, die neben den oben geschilderten allgemeinen Vorteilen zusätzlich den Vorteil mit sich bringt, daß Störungen zwischen den Bauelementen oder Leiterbahnen der unterschiedlichen aktiven Schichten weitgehend unterbunden werden und daß darüber hinaus für jede aktive Schicht gleiche kapazitive und induktive Beläge erhalten werden, d. h. daß das elektrische Verhalten einer bestimmten aktiven Schicht unabhängig von seiner Lage in der 3D-Struktur ist.

Die einzelnen leitfähigen Schichten werden bei der Verwendung der 3D-Struktur vorzugsweise auf ein gleiches Bezugspotential gelegt, wobei für bestimmte Anwendungen auch unterschiedliche Bezugspotentiale für die einzelnen hochleitfähigen Schichten von Vorteil sein können.

Wird für die Herstellung der 3D-Struktur eines der erfindungsgemäßen Verfahren verwendet, so bietet sich hier insbesondere an, mehrere BESOI-Wafer oder SIMOX-Wafer übereinander angeordnet miteinander zu verbinden. Dabei wird bei jedem Wafer, über dem ein anderer Wafer angeordnet ist, die aktive Schicht nach der Integration mit einer Oxidschicht überzogen, auf die dann die hochleitfähige Schicht und darüber die Oxidschicht für die Verbindung mit dem nächsten Wafer aufgebracht wird.

Anhand der Fig. 5 wird eine Ausführungsform besprochen, die sich auf einen weiteren Aspekt der vorliegenden Erfindung bezieht. Ein Wafer 51, welcher hier als Siliziumwafer ausgeführt ist, wird - abweichend von der Darstellung - vor der Integration von Bauelementen und/oder Leiterbahnen unmittelbar auf eine vorher oxidierte Metallplatte 52 gebondet. Die Metallplatte kann dabei ein Teil eines Wellenleiters sein oder eine sonstige leitfähige Grundplatte. Statt der Metallplatte 52 können auch andere leitfähige Grundplatten erwendet werden. Diesem Ansatz der vorliegenden Erfindung liegt der Gedanke zugrunde, Halbleiterstrukturen und Leiterbahnen, die auf Halbleitersubstraten aufgebracht sind, unmittelbar auf eine gemeinsame Grundplatte zu setzen.

Die in den Fig. 2 bis 5 gezeigte aktive dünne Siliziumschicht für die aktiven Bauelemente kann hierbei auch mittels eines Epitaxieverfahrens aufgebracht werden. Voraussetzung hierfür ist eine möglichst gute Übereinstimmung der Gitterkonstanten des Grundwafers und des hochleitenden Belags (der hochleitenden Schicht) sowie des Isolators und der Silizium-Nutzschicht. Eine mögliche Kombination dieser Schichten ließe sich beispielsweise aus Si, CoSi und CaF herstellen. Durch diesen Teilaspekt der vorliegenden Erfindung läßt sich für bestimmte Anwendungen vermeiden, daß ein zweiter Wafer verwendet werden muß.

Da in dem erfindungsgemäßen Verfahren eine hochleitfähige Schicht in der Halbleiterstruktur vorgesehen ist, werden Rückschleif- bzw. Polierverfahren, bei denen es darauf ankommt, eine gewisse Schichtdicke möglichst exakt zu erreichen, erleichtert. Die hochleitende Schicht kann zur Schichtdickenmessung verwendet werden, ähnlich wie dies in DE 44 20 862 A1 beschrieben ist. Jedoch können nicht nur während des Herstellungsverfahrens Schichten aufgrund des Vorhandenseins der hochleitfähigen Schicht leichter gemessen werden, sondern es werden dadurch auch Schichtdickenmessungen an dem fertigen Halbleitersubstrat bei späteren Prozeßschritten erleichtert.

Die hochleitende Schicht kann zur Schichtdickenmessung der eigentlichen Nutzschicht verwendet werden. In diesem Falle kann die hochleitende Schicht als Spiegel für elektromagnetische Strahlung, insbesondere sichtbares und infrarotes Licht, dienen, das in der bekannten Weise zur Schichtdickenmessung mittels Ellipsometrie oder spektraler Reflexion herangezogen wird. Besteht die vergrabene Schicht aus einem ferromagnetischen Material oder allgemein einem Material hoher Permeabilität, kann auch mittels magnetsicher Abstandsmessung eine Aussage über die noch verbliebene Nutzschichtdicke und damit evtl. über die beim Schleif/Ätzvorgang bereits erreichte Schichtdicke im Verlauf des Dünnungsprozesses getroffen werden. Näheres ist in der obengenannten Patentanmeldung DE 44 20 862 A1 angegeben.

Neben den Vorteilen für Hochfrequenz-Bausteine ist eine derartig integrierte "ground plane" auch in anderen Bauelementen vorteilhaft einzusetzen. Dies gilt insbesondere für CCDs für optische Sensor-Arrays. Diese Elemente detektieren Licht durch die Erzeugung und Trennung von Elektron-Loch-Paaren in Halbleitersubstraten, wobei für den Auslesemechanismus die möglichst verlustfreie Verschiebung dieser optisch generierten Ladungspakete wichtig ist. Eine "ground plane" kann durch die räumliche Bündelung der Feldlinien an den einzelnen Strukturen, vorzugsweise MOS-Strukturen, einen räumlich engeren Aufbau ermöglichen und zusätzlich den Transfer-Prozeß beschleunigen. Darüber hinaus kann eine metallische "ground plane" durch die Reflexion des Lichts, das dann zweimal das aktive Volumen der einzelnen CCD-Zellen bzw. des optischen Sensors durchläuft, den Wirkungsgrad erhöhen. Durch eine geeignete Dicke des Zwischenoxids kann gleichzeitig die Lichteinkopplung durch destruktive Interferenz erhöht werden.

Des weiteren kann die hochleitfähige Schicht bzw. "ground plane" der Abschirmung von Störstrahlung oder magnetischen Feldern dienen. Bereits eine 2 µm dicke Wolfram-Schicht stellt eine wirkungsvolle Abschirmung gegenüber α-Teilchen dar, die in Halbleiterspeichern "Soft-Errors" verursachen. Eine hochleitfähige Schicht bzw. "ground plane" aus ferroelektrischem Material (z. B. Nickel) oder allgemein aus einem Material mit hoher magnetischer Permeabilität kann darüber hinaus Magnetfelder abschirmen.

Claims (31)

1. Verfahren zur Herstellung einer Halbleiterstruktur mit einer vergrabenen hochleitfähigen Schicht mit folgenden Schritten:
Ausbilden oder Freilegen einer ersten isolierenden Schicht (6; 22; 43) auf einer ersten Oberfläche eines ersten Halbleiter­ substrats (2; 23),
Ausbilden einer zweiten isolierenden Schicht (7; 29; 34) auf ei­ ner Oberfläche einer zumindest teilweise aus hochleitfähigem Ma­ terial bestehenden Schicht, die körperlich von dem ersten Halb­ leitersubstrat getrennt ist, und ihrerseits auf einem zweiten Halbleitersubstrat (27; 44) aufgebracht ist,
Verbinden der beiden isolierenden Schichten.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zumindest das erste Halbleitersubstrat ein Si-Substrat ist.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die isolierenden Schichten durch einen Oxidationsvorgang ausge­ bildet werden.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch ge­ kennzeichnet, daß die erste und/oder zweite isolierende Schicht eine SiO₂-Schicht ist.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn­ zeichnet, daß das Verbinden der beiden isolierenden Schichten durch Kleben erfolgt.

6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn­ zeichnet, daß das Verbinden durch einen Wärmebehandlungsvorgang erfolgt.

7. Verfahren nach Anspruch 3, 4 oder 6, dadurch gekennzeichnet, daß das Verbinden der oxidierten Oberflächen mittels eines Bon­ ding-Verfahrens durchgeführt wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Verbinden der oxidierten Oberflächen mittels eines SFB (Silicon Fusion Bonding)-Verfahrens durchgeführt wird.

9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitfähige Schicht eine hochdotierte Halbleiterschicht ist.

10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn­ zeichnet, daß die hochleitfähige Schicht aus Metall, insbesonde­ re aus W, Ti oder TiSi, besteht.

11. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekenn­ zeichnet, daß die hochleitfähige Schicht aus Poly-Silizium be­ steht.

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die hochleitfähige Schicht aus einer Metallkombination, vorzugsweise einer Kombination aus einer W- und TiN-Schicht, besteht, wobei die TiN-Schicht als Diffusionsbarriere ausgelegt ist.

13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste und/oder zweite Halbleitersubstrat ein Wafer ist.

14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste Halbleitersubstrat nach dem Ver­ binden mittels geeigneter Verfahren, vorzugsweise mittels Po­ lier- oder Ätzverfahren, bearbeitet wird, um eine für die Inte­ gration geeignete aktive Schicht zu erhalten.

15. Verfahren nach einem der Ansprüche 1 bis 14, dadurch gekenn­ zeichnet, daß die hochleitfähige Schicht, insbesondere wenn es sich um eine Metallschicht handelt, als Gitterstruktur (33) auf­ gebracht wird und die entsprechende zweite isolierende Schicht auf dem nicht von der Gitterstruktur abgedeckten Teil der Ober­ fläche des zweiten Halbleitersubstrats ausgebildet wird.

16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die metallische Gitterstruktur mittels photolithographischer Verfah­ ren erzeugt wird, derart, daß im zweiten Halbleitersubstrat eine Grabenstruktur erzeugt wird, die anschließend mit Metall aufgefüllt wird.

17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß das Metall als Überzug aufgebracht wird und anschließend, vorzugs­ weise durch ein Polierverfahren, bis auf das zweite Halbleiter­ substrat abgetragen wird.

18. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste Halbleitersubstrat zu Beginn des Verfahrens bereits eine aktive Schicht aufweist, in der Leiter­ bahnen und/oder Bauelemente integriert sind.

19. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest für das erste Halbleiterstubstrat ein BESOI- oder SIMOX-Wafer verwendet wird.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß bei dem BESOI-Wafer auf die aktive Schicht eine Oxidschicht als er­ ste isolierende Schicht aufgebracht wird.

21. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß die Rückseite des BESOI-Wafers und die daran anschließende Oxidschicht mittels bekannter Verfahren entfernt werden, um die spätere aktive Si-Schicht freizulegen.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die nicht benötigten Schichten mittels selektiver Ätzverfahren ent­ fernt werden.

23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die nicht benötigten Schichten mittels Polierverfahren, vorzugsweise mittels eines CMP-Verfahrens, entfernt werden.

24. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß das Grundsubstrat des BESOI- oder SIMOX-Wafers bis auf die Oxid­ schicht entfernt wird und diese freigelegte Oxidschicht als er­ ste isolierende Schicht für das Verbinden verwendet wird.

25. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Verfahren mehrfach angewendet wird, um 3D-Strukturen herzustellen.

26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß meh­ rere BESOI- oder SIMOX-Wafer übereinander angeordnet verbunden werden, wobei die BESOI- oder SIMOX-Wafer vorzugsweise durch ein Rückdünnverfahren rückgedünnt wurden.

27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die aktiven Schichten des BESOI- oder SIMOX-Wafers nach der Integra­ tion der entsprechenden Leiterbahnen oder aktiven Bauelemente mit einer Oxidschicht, einer darüberliegenden hochleitfähigen Schicht und nochmals mit einer Oxidschicht überdeckt werden, wo­ bei letztere für das Verbinden mit dem daraufliegenden Wafer verwendet wird.

28. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitfähige Schicht zur Schichtdick­ messung, insbesondere bei während des Verfahrens oder in späte­ ren Verfahrensschritten durchzuführenden Rückschleifvorgängen dient.

29. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hergestellte Halbleiterstruktur ein Mikrowellenleiter ist.

30. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochleitfähige Schicht aus Metall, vor­ zugsweise Wolfram, hergestellt ist und mit einer ausreichenden Stärke für die Abschirmung von Störstrahlung oder Störfeldern aufgebracht wird.

31. Halbleiterwaferstruktur, die vor der Integration von Bauele­ menten und/oder Leiterbahnen folgende Schichten aufweist:
eine erste Halbleiterwaferschicht mit einer ersten und zweiten Oberfläche, die auf der ersten Oberfläche eine aktive Schicht mit einer Stärke im Bereich von 0,1 bis 2 µm für die spätere Inte­ gration von Bauelementen und/oder Leiterbahnen aufweist,
eine Isolationsschicht, die an die zweite Oberfläche der ersten Halbleiterwaferschicht anschließt,
eine als Groundplane dienende Metallplatte, die an die Isola­ tionsschicht anschließt.