DE69227232T2

DE69227232T2 - Halbleiterspeicher und dessen Siebtestverfahren

Info

Publication number: DE69227232T2
Application number: DE69227232T
Authority: DE
Inventors: Tohru C/O Intellectual Property Div. Minato-Ku Tokyo 105 Furuyama; Natsuki C/O Intellectual Property Div. Minato-Ku Tokyo 105 Kushiyama; Kenji C/O Intellectual Property Div. Minato-Ku Tokyo 105 Numata
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-11-20
Filing date: 1992-11-20
Publication date: 1999-04-01
Anticipated expiration: 2012-11-21
Also published as: EP0543408A2; USRE37184E1; EP0543408B1; DE69227232D1; KR930011006A; US5377152A; US5532963A; KR960001325B1; EP0543408A3

Description

Diese Erfindung betrifft einen Halbleiterspeicher und ein Verfahren zum Durchführen eines Sortiertests bei Halbleiterspeichern. Insbesondere betrifft die vorliegende Erfindung eine Einrichtung zum Steuern der Operation eines Auslesens von Daten aus Speicherzellen sowie ein Verfahren zum Durchführen eines Sortiertests zum Erfassen defekter Speicherzellen von Halbleiterspeichern im Zustand von Wafern.
Die folgenden Dokumente sind in bezug auf die vorliegende Erfindung genannt.
EP-A-0 129 651 offenbart einen Halbleiterspeicher großer Kapazität und hoher Geschwindigkeit mit statischen Speicherzellen-Zeilen, um dynamischen Speicherzellen-Zeilen in einer dynamischen Speicherzellen-Anordnung zu entsprechen. Hierdurch werden Informationen zwischen den statischen Speicherzellen in den statischen Speicherzellen-Zeilen und entsprechenden dynamischen Speicherzellen übertragen, und Dummy-Wortleitungen werden entsprechend einer Wortleitung ausgewählt. Weiterhin sind die dynamischen Speicherzellen des Halbleiterspeichers in den Zeilen- und Spaltenrichtungen auf eine Matrixart angeordnet, sind Wortleitungen in der Zeilenrichtung mit den dynamischen Speicherzellen in der dynamischen Speicherzellen-Anordnung verbunden, sind Bitleitungen in der Spaltenrichtung mit den dynamischen Speicherzellen in der dynamischen Speicherzellen-Anordnung verbunden, sind Dummy-Zellenabschnitte mit Gruppe von zwischen Dummy-Wortleitungen und den Bitleitungen angeschlossenen Kondensatoren vorgesehen, sowie eine Dummy- Wortpotential-Steuerschaltung zum Steuern des Modes zum Antreiben der Dummy-Wortleitungen und eine Leseverstärker- Zeile mit Leseverstärkern zum Leseverstärken einer Potentialdifferenz zwischen einem Anschlußflecken und Bitleitungen.
US-A-4 468 759 offenbart ein Verfahren zum Testen eines dynamischen Direktzugriffsspeichers, der Dummyzellen verwendet, die insgesamt aus einem Kondensator gebildet sind. Während eines Prüftestens wird ein Potential, das höher als das Referenzpotential ist, an die Dummyzellen angelegt, wenn binäre Nullen aus dem Speicher gelesen werden, und ein Potential, das niedriger als das Referenzpotential ist, wird an die Dummyzellen angelegt, wenn binäre Nullen aus dem Speicher gelesen werden. Ein derartiges Testverfahren kann schwache Zellen innerhalb des dynamischen Direktzugriffsspeichers erfassen.
Aus IBM Technical Disclosure Bulletin, Bd. 28, Nr. 11, April 1986, New York, USA, Seiten 4792-4793, "Signal Margin Test For 4-D, 4-D With Poly Load or 6-D Random Access Memories" ist es bekannt, daß Speicheranordnungs-Überschüsse bzw. Spielräume während der Testphase durch die Verwendung eines kapazitiven Spannungsteilers bestimmt werden können, der durch eine externe Spannungsquelle programmiert wird.
Weiterhin ist in IBM Technical Disclosure Bulletin, Bd. 27, Nr. 6, November 1984, New York, USA, Seiten 3469-3470, "Substrate Voltage, Bump Test for Dynamic RAM Memory Devices" ein Verfahren zum Testen eines Signalüberschusses bzw. -spielraums bzw. -rests unter Herstellungsbedingungen ohne die sehr lange Testzeit komplexer Muster offenbart. Hierdurch kann die Substratspannung zum Einkoppeln oder Auskoppeln einer Spannung zu bzw. aus der Speicherzelle verwendet werden. Ein Schreiben zu und ein Lesen aus der Zelle wird bei unterschiedlichen Substratspannungen durchgeführt. Zuerst wird die Zelle mit einer gegebenen Substratspannung beschrieben und dann wird die Substratspannung geändert und die Zelle wird gelesen. Ein negativer Substratspannungssprung koppelt eine Spannung derart aus, daß der hochpeglige Überschuß des Signals verringert wird. Ein positiver Substratspannungssprung koppelt eine derartige Spannung ein, daß der niederpeglige Überschuß des Signals verringert wird. Diese Substratänderung beeinflußt auch die Dummyzellen- Spannung. Jedoch wird die Dummyzelle nach dem ersten Leseadressenzyklus zur Offset-Spannung zurückgebracht. Beim Adressieren nachfolgender Wortleitungen wird nur die Speicherzelle durch die Substratspannungsänderung beeinflußt.
Obwohl das Verfahren zum Herstellen von Halbleiterspeichern normalerweise unter strenger Kontrolle durchgeführt wird, sind unvermeidbar bestimmte Abweichungen bei der Qualität hergestellter Speicher zu beobachten. Abweichungen, die bei jedem Herstellungsschritt erzeugt werden, werden dann, wenn sie geringfügig sind, bis zum Ende des Verlaufs eines Verarbeitens von Wafern aufaddiert, und die angehäuften Abweichungen ergeben veränderte Leistungsfähigkeiten der in den hergestellten Halbleiterspeichern enthaltenen Speicherzellen.
Fig. 1 der beigefügten Zeichnungen zeigt eine Frequenzkurve von Abweichungen bzw. Veränderungen bei der Leistungsfähigkeit der Speicherzellen, die bei den Proben von Halbleiterspeichern enthalten sind, die getestet wurden, nach dem Beenden von Wafer-Verarbeitungsschritten.
Wie es aus Fig. 1 zu sehen ist, könnten die Proben in drei Gruppen unterteilt werden. Gruppe (1) stellt Schall- bzw. Klang- bzw. Resonanz-Speicherzellen dar, während Gruppe (2) und Gruppe (3) jeweils vollständig defekte Speicherzellen, bei denen Daten weder geschrieben noch gelesen werden können, und jene, die nur ungenau arbeiten, obwohl sie Daten lesen und schreiben können, darstellen.
Hersteller von Halbleiterspeichern führen normalerweise einen Sortiertest in bezug auf Wafer zum Aussortieren defekter Wafer für das erste Mal beim gesamten Herstellungsprozeß bei einem Testschritt (einem sogenannten Chipsortier-Testschritt) durch, der nach der Beendigung von Wafer- Verarbeitungsschritten kommt. Beim Chipsortier-Testschritt wird die Spitze der Nadel der Nadelkarte in Kontakt mit dem Anschlußflecken des auf jedem Wafer ausgebildeten Speicherchips gebracht, um den Chip mit elektrischer Leistung, Adressen, Eingangsdaten, Steuersignalen und anderen Signalen, die zum Betreiben des Chips nötig sind, zu versehen. Dann wird der Wafer durch Messen des elektrischen Stroms, der in die Nadel fließt, und der Ausgangsdaten und anderer Daten, die vom Chip kommen, und durch Vergleichen von ihnen mit jeweiligen Referenzwerten als gut oder schlecht beurteilt.
Während der Chipsortiertest eine Anzahl von Testpunkten aufweist, sind sie allgemein in zwei Kategorien von (1) einem Stromtest und (2) einem Operationstest gruppiert.
Der Stromtest ist ein Test, der zuerst ausgeführt wird. Bei diesem Test werden unter anderem für jeden Wafer der Standby- Versorgungsstrom, der Betriebs-Versorgungsstrom und der Eingangspin-Leckstrom getestet. Wenn gefunden wird, daß diese Ströme innerhalb jeweiliger spezifizierter zulässiger Grenzen sind, wird der Chip als ein guter Chip beurteilt und zum nächsten Test weitergeleitet. Wenn er jedoch keine dieser Anforderungen erfüllt, wird er als ein defekter Chip zurückgewiesen, und an ihm wird kein weiterer Test durchgeführt.
Chips, die den Stromtest durchlaufen haben, werden dann einem Operationstest unterzogen. Dieser Test zielt darauf ab, zu prüfen, ob ihre Speicherzellen richtige Operationen zum Einschreiben/Auslesen von Daten leisten. Der Operationstest weist normalerweise eine Anzahl von Testpunkten einschließlich der Versorgungsspannung, der Spannung und der Zeitgabe von Eingangsdaten, der Spannung und der Zeitgabe von Adressendaten und der auf die Speicherzellen zu schreibenden Datenmuster (die Kombinationen von "0"-en und "1"-en, die auf der Speicherzellenebene zu schreiben sind) auf, die auf viele verschiedene Weisen für Operationen zum Einschreiben/Auslesen von Daten kombiniert werden, um zu sehen, ob die Datenmuster, die in den Speicherzellen geschrieben worden sind, richtig ausgelesen werden können.
Bei einem herkömmlichen Chipsortiertest können Speicherzellen der Gruppe (2) effizient vom Produkt entfernt werden. Jedoch ist es andererseits ziemlich schwierig, Speicherzellen der Gruppe (3) zu erfassen und zurückzuweisen, und zwar aufgrund der geringen Menge an Daten, die aus ihnen auszulesen sind (einschließlich der Differenz der Potentiale des Bitleitungspaars für ein Spannungsauslesen und der Differenz der Ströme des Bitleitungspaars für ein Stromauslesen).
Eine Vielfalt von Sortiertests ist vorgeschlagen und versucht worden, um Speicherzellen der Gruppe (3) beim Chipsortier- Testschritt zurückzuweisen. Sie können unter anderem einen Test zum Betreiben von Speicherzellen mit einer Versorgungsspannung, die niedriger (oder höher) als die bei der Produktspezifikation definierten Grenzwerte ist, einen Test zum Betreiben von Zellen innerhalb einer Zeitgabe, die strenger als die in der Produktspezifikation definierte Zeitgabe für Steuersignale, Adressen und andere Daten ist, und einen Test, bei dem Daten in der Form verschiedener Datenmuster (der Kombinationen von "0"-en und "1"-en benachbarter Speicherzellen) zur Speicherzellenebene gegeben werden, enthalten.
Jedoch ist keiner der bekannten Sortiertests erfolgreich beim Entfernen von Speicherzellen der Gruppe (3). Darüber hinaus sind Speicherzellen der Gruppe (3) bezüglich der Leistungsfähigkeit instabil, was bedeutet, daß sie manchmal als defekte Speicherzellen identifiziert werden, während es sein kann, daß sie es zu anderen Zeiten nicht werden, wenn der gleiche Test für mehrere Male in ihnen durchgeführt wird.
Die Speicherzellen der Gruppe (3), die beim Chipsortiertest nicht zurückgewiesen worden sind, sollten beim Endtest erfaßt werden, der durchgeführt wird, nachdem sie paketiert sind. Die Halbleiterspeicher, die beim Endtest als defekt identifiziert werden, verursachen unvermeidbar ein Verschwenden von Verpackungsmaterialien und Kosten für den Test, was keineswegs vernachlässigbar ist.
Das Problem, daß Speicherzellen der Gruppe (3) nicht perfekt zurückgewiesen werden können, kann im Fall von dynamischen Direktzugriffsspeichern (DRAMs) mit einer großen Speicherkapazität und einer dreidimensionalen Struktur von Zellen vom gestapelten Typ oder Zellen vom Grabentyp sehr signifikant werden, weil es schwierig ist, eine ausreichende Zellenkapazität für derartige Speicher sicherzustellen und folglich das Verhältnis von defekten Speichern zum gesamten Ausstoß ansteigen kann, wenn die Zellen vom gestapelten Typ und die Zellen vom Grabentyp jeweils einen nicht perfekten Kontakt von Speicherknoten und defekten Grabenlöchern enthalten.
Nun wird der Aufbau und die Operation eines typischen herkömmlichen DRAM unter Bezugnahme auf die Fig. 2 bis 5 der beigefügten Zeichnungen beschrieben, die den DRAM teilweise darstellen.
Fig. 2 ist ein Schaltungsdiagramm, das den Aufbau eines Teils der Speicherzellenanordnung MCA eines herkömmlichen DRAM und die Verbindung zwischen der Speicherzellenanordnung und den Leseverstärkern SA1 bis SAn darstellt.
Im Schaltungsdiagramm der Speicherzellenanordnung MCA bezeichnen MC, MC, ... jeweilige DRAM-Zellen, die derart angeordnet sind, daß sie eine Matrix bilden, und WL1 bis WLm bezeichnen jeweils Wortleitungen, die die Zellen MC, MC, ... der jeweiligen Zeilen der Matrix gemeinsam verbinden, während BL1, /BL1 bis BLn, /BLn jeweils Bitleitungen bezeichnen, die die Zellen MC, MC, ... der jeweiligen Spalten gemeinsam verbinden. DCA bezeichnet einen Dummyzellenabschnitt und die Dummyzellen dieses Abschnitts sind mit den jeweiligen Bitleitungen BL1, /BL1 bis BLn, /BLn auf einer Eins-zu-Eins- Basis verbunden.
Im Dummyzellenabschnitt DCA des Schaltungsdiagramms bezeichnen DWL und /DWL Dummy-Wortleitungen, während VPL und VDC jeweils das Dummyzellen-Kondensatorplattenpotential und das Dummyzellen-Schreibpotential bezeichnen.
Die Leseverstärker SA1 bis SAn sind mit jeweiligen komplementären Bitleitungspaaren (BL1, /BL1) bis (BLn, /BLn) verbunden, um die auf den Bitleitungen aus einer Speicherzelle einer ausgewählten Zeile ausgelesenen Daten zu verstärken.
Fig. 3 ist ein Schaltungsdiagramm für eine der Speicherzellen der Fig. 2.
In Fig. 3 bezeichnet Q einen MOS-Transistor für ein Übertragungsgatter, von welchem der Drain-Anschluß mit einer Bitleitung BLi oder /BLi verbunden ist und von dem der Gate- Anschluß mit einer Wortleitung WLi verbunden ist. C bezeichnet einen Kondensator zum Speichern von Daten, der einen seiner Anschlüsse mit dem Source-Anschluß des Transistors Q verbunden hat, und den anderen Anschluß mit dem Kondensatorplattenpotential VPL verbunden hat.
Fig. 4 ist ein Schaltungsdiagramm für einen der Leseverstärker SA1 bis SAn.
In Fig. 4 bezeichnet EQ eine Bitleitungs- Vorladeausgleichsschaltung, und VPR und /φEQ bezeichnen jeweils die Bitleitungs-Vorladespannung und ein Vorladeausgleichssignal. SN und SP bezeichnen jeweils einen N-Kanal-Leseverstärker zum Erfassen des Bitleitungspotentials und eines P-Kanal-Leseverstärkers zum Wiederherstellen des Bitleitungspotentials, während /φn und φn jeweils ein N- Kanal-Leseverstärkeraktivierungssignal und ein P-Kanal- Leseverstärkeraktivierungssignal bezeichnen.
Fig. 5 ist eine Kurve, die Spannungswellenformen des DRAM der Fig. 2 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet.
In Fig. 5 bezeichnet Vcc die Versorgungsspannung, und Vcc/2 bezeichnet das Bitleitungs-Vorladepotential, während WL, DWL und /DWL jeweils die Wortleitung der ausgewählten Zeile, die ausgewählte der Dummy-Wortleitungen und die andere Dummy- Wortleitung, die nicht ausgewählt ist, bezeichnen. BL und /BL bezeichnen jeweils eine der Bitleitungen, die mit den Zellen der ausgewählten Zeile verbunden sind, und die andere Bitleitung, die komplementär zur ersteren Bitleitung BL (und mit der durch die Dummy-Wortleitung DWL ausgewählten Dummyzelle DC verbunden) ist.
Vn bezeichnet das Potential, das zum Kopplungsrauschen zuteilbar ist, das auf der ersteren Bitleitung BL durch die Kapazität zwischen dem Gate-Anschluß und dem Drain-Anschluß der Zelle MC der ausgewählten Zeile erzeugt wird, wenn das Potential der Wortleitung WL der ausgewählten Zeile ansteigt, und Vd bezeichnet das Potential, das dem Kopplungsrauschen zuteilbar ist, das auf der anderen Bitleitung/BL erzeugt wird, die mit der Dummyzelle DC verbunden ist, die ausgewählt ist, als Ergebnis des Potentialanstiegs in der Dummy- Wortleitung DWL. V1 bezeichnet die Differenz beim Signalpotential, die auftritt, wenn die "1"-Daten der ausgewählten Zelle MC auf der Bitleitung BL ausgelesen wird, während V0 die Veränderung beim Signalpotential bezeichnet, die auftritt, wenn die "0"-Daten der ausgewählten Zelle MC auf der Bitleitung BL ausgelesen werden.
Da DRAMs derart ausgeführt sind, daß sie eine größere Kapazität haben und Speicherzellen sehr stark minimiert und integriert sind, um demzufolge den Bereich zu reduzieren, der für Zellen in jeder Speichervorrichtung erübrigt werden kann, gibt es eine bemerkenswerte Tendenz einer angehobenen Schwellenspannung und einer reduzierten Zellenkapazität für "1"-Daten aufgrund des Substrat-Vorspannungseffekts des Zellentransistors, was es schwierig macht, "1"-Daten in der Zelle bis zu einem ausreichenden Pegel zu schreiben.
Folglich neigt die Veränderung Δv1 im Bitleitungs- Signalpotential zur Zeit eines Auslesens von "1"-Daten dazu, kleiner als die Veränderung Δv0 im Bitleitungs- Signalpotential zur Zeit eines Auslesens von "0"-Daten zu werden. Anders ausgedrückt gelangt der "1"-Daten- Ausleseüberschuß (oder der Erfassungsüberschuß des Bitleitungs-Leseverstärkers) und der "0"-Daten- Ausleseüberschuß derart ins Ungleichgewicht, daß die Überschuß-Weichfehlerrate der Vorrichtung erhöht wird.
Jedoch kann ein herkömmlicher DRAM die Ausleseüberschüsse seiner Speicherzellen zur Optimierung der Überschüsse nicht willkürlich ändern.
Angesichts der oben beschriebenen Umstände ist es daher eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher zu schaffen, der das Problem der Schwierigkeiten lösen kann, mit welchem irgendein Ungleichgewichtszustand des "1"-Daten- Ausleseüberschusses und des "0"-Daten-Ausleseüberschusses eines herkömmlichen Halbleiterspeichers korrigiert wird und der in wachsendem Maße deutlich sichtbar wird, wenn Speicherzellen mehr und mehr miniaturisiert und integriert werden.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern zu schaffen, das frei von dem Problem von existierenden ähnlichen Sortiertests ist, die nicht fähig dazu sind, alle defekten Wafer der Speicherzellen zu erfassen, die nur ungenau arbeiten.
Gemäß der Erfindung wird die obige erste Aufgabe durch Schaffen eines Halbleiterspeichers gemäß dem Oberbegriff des Anspruchs 1 gelöst, wobei die Dummy-Wortleitungspotential- Steuerschaltung eine Einrichtung zum Steuern eines Potentialpegels aufweist, den die Dummy-Wortleitungen annehmen können, als eine Funktion eines an die Dummy- Wortleitungspotential-Steuerschaltung angelegten Dummy- Wortleitungspegel-Steuerpotentials, und eine Einrichtung, zum Empfangen eines Potentials zum Auswählen eines Dummy- Wortleitungstreibermodes aus einer Anzahl von zuvor angeordneten Dummy-Wortleitungsmodes geeignet ist, um selektiv die Dummy-Wortleitungen zwischen einem Referenzpotential ("Erde") und dem Potentialpegel als eine Funktion des Potentials zum Auswählen eines Dummy- Wortleitungstreibers und als eine Funktion davon, welche der Wortleitungen ausgewählt ist, umzuschalten.
Mit einem Halbleiterspeicher mit einem Aufbau, wie er oben beschrieben ist, kann ein Ungleichgewichtszustand der "1"- und "1"-Daten-Ausleseüberschüsse ohne Schwierigkeit durch Steuern der Dummy-Wortleitungspotential-Steuerschaltung korrigiert werden.
Daher kann ein Ungleichgewichtszustand der "1"- und "0"- Daten-Ausleseüberschüsse der Speicherzellen eines Halbleiterspeichers gemäß der Erfindung zusammen mit jenem von anderen Speichern korrigiert werden, zu denen er gehört, wann immer es erforderlich ist, und zwar als ein Ergebnis eines Weichfehlertests, der am Halbleiterspeicher im Verlauf der Herstellung durchgeführt wird, wenn er als eine Testprobe aus der Gesamtheit ausgewählt wird.
Zusätzlich kann der Dummy-Wortleitungstreibermode, der zum Korrigieren eines derartigen Ungleichgewichtszustandes eines Halbleiterspeichers zu verwenden ist, der als Probe aus einer Gesamtheit ausgewählt ist, semipermanent beibehalten werden, wenn der auf dem Speicherchip ausgebildete Anschlußflecken mit einem gegebenen Potentialknoten derart verbunden ist, daß der Dummy-Wortleitungstreibermode durch das Potential des Anschlußfleckens selektiv bestimmt werden kann. Es kann offensichtlich sein, daß die Zuverlässigkeit und somit die Ergiebigkeitsrate der Gesamtheit durch eine derartige Anordnung verbessert werden.
Gemäß der Erfindung wird die obige zweite Aufgabe durch Schaffen eines Verfahrens zum Durchführen eines Sortiertests an Halbleiterspeichern gelöst, wobei ein Steuersignal an die Steuereinrichtung zur Zeit eines Auslesens von Daten aus den Speicherzellen angelegt wird.
Mit einem Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern im Verlauf einer Verarbeitung der Wafer der Speicher, wie es oben beschrieben ist, ist es möglich, den "1"- oder "0"-Daten-Ausleseüberschuß der Speicherzellen durch Anlegen einer Spannung an den Anschlußflecken streng zu steuern, der an der Speicherchipzone aller Speicher angeordnet ist, und zwar während eines Sortiertests.
Es wird offensichtlich, daß mit einer derartigen Anordnung alle Speicherzellen mit kleinen Daten-Einschreibe/Auslese- Überschüssen (die defekt arbeiten) erfaßt und zurückgewiesen werden können.
Somit können mit dem Verfahren der vorliegenden Erfindung Sortiertests an Halbleiterwafern mit einer verbesserten Effizienz ausgeführt werden, und gleichzeitig kann das Verhältnis defekter Halbleiterspeicher zur Gesamtheit jeder Lieferung bzw. jedes Postens nach einem Packen signifikant erniedrigt werden, um die Verschwendung von Verpackungsmaterialien und die Kosten zum Durchführen des Endtests an ihnen zu reduzieren.
Zusätzlich kann durch Ersetzen defekter Speicherzellen mit kleinen Ausleseüberschüssen, die durch einen Sortiertest identifiziert werden, durch redundante Bits, die gesamte Ergiebigkeitsrate von Halbleiterspeichern signifikant verbessert werden.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen verstanden werden, wobei:
Fig. 1 eine Kurve ist, die eine Frequenzkurve von Schwankungen bei der Leistungsfähigkeit der Speicherzellen zeigt, die in den Proben von Halbleiterspeichern enthalten sind, die nach der Beendigung von Waferverarbeitungsschritten getestet werden;
Fig. 2 ein Schaltungsdiagramm eines Teils eines herkömmlichen DRAM ist;
Fig. 3 ein Schaltungsdiagramm für eine der Speicherzellen der Fig. 2 ist;
Fig. 4 ein Schaltungsdiagramm für einen der Leseverstärker der Fig. 2 ist;
Fig. 5 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 2 zeigen, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 6 ein Schaltungsdiagramm eines Teils eines DRAM ist;
Fig. 7 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 6 zeigt, die erhalten werden, wenn er zum Auslesen von Daten in einem Dummy-Wortleitungstreibermode arbeitet;
Fig. 8 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 6 zeigt, die erhalten werden, wenn er zum Auslesen von Daten in einem anderen Dummy-Wortleitungstreibermode arbeitet;
Fig. 9 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 6 zeigt, die erhalten werden, wenn er zum Auslesen von Daten in einem weiteren anderen Dummy- Wortleitungstreibermode arbeitet;
Fig. 10 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 6 zeigt, die erhalten werden, wenn er zum Auslesen von Daten in einem weiteren anderen Dummy- Wortleitungstreibermode arbeitet;
Fig. 11 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 6 zeigt, die erhalten werden, wenn er zum Auslesen von Daten in einem weiteren anderen Dummy- Wortleitungstreibermode arbeitet;
Fig. 12 ein Schaltungsdiagramm eines Beispiels einer DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 6 verwendet werden kann;
Fig. 13 ein Schaltungsdiagramm eines weiteren Beispiels der DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 6 verwendet werden kann;
Fig. 14 ein Schaltungsdiagramm eines weiteren anderen Beispiels der DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 6 verwendet werden kann;
Fig. 15 ein Schaltungsdiagramm eines weiteren anderen Beispiels der DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 6 verwendet werden kann;
Fig. 16 ein Ablaufdiagramm ist, das die Schritte zum Herstellen eines DRAM gemäß der Erfindung darstellt;
Fig. 17 ein Schaltungsdiagramm eines DRAM ist, der durch Ersetzen der Kondensatoren der Fig. 6 durch für eine Dummy-DRAM-Zelle zu verwendende Kondensatoren erhalten wird;
Fig. 18 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 17 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 19 ein Schaltungsdiagramm eines Teils eines Ausführungsbeispiels eines DRAM der vorliegenden Erfindung ist;
Fig. 20 ein Schaltungsdiagramm eines Beispiels einer DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 19 verwendet werden kann;
Fig. 21 ein Schaltungsdiagramm eines weiteren Beispiels der DWL-Potential-Steuerschaltung ist, die für das Ausführungsbeispiel der Fig. 19 verwendet werden kann;
Fig. 22 ein weiteres Schaltungsdiagramm eines Teils eines DRAM ist;
Fig. 23 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 22 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 24 ein weiteres Schaltungsdiagramm eines Teils eines DRAM ist;
Fig. 25 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 24 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 26 ein Schaltungsdiagramm eines Teils eines weiteren Ausführungsbeispiels eines DRAM ist;
Fig. 27 eine Kurve ist, die Spannungswellenformen des DRAM der Fig. 26 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 28 ein Schaltungsdiagramm eines Teils eines DRAM ist, auf den das Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern der Erfindung angewendet wird;
Fig. 29 eine Kurve ist, die Zeitgabewellenformen des DRAM der Fig. 28 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 30 ein Schaltungsdiagramm eines Teils eines weiteren DRAM ist, bei dem das Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern der Erfindung angewendet wird;
Fig. 31 eine Kurve ist, die Zeitgabewellenformen des DRAM der Fig. 30 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet;
Fig. 32 ein Schaltungsdiagramm eines Teils eines weiteren anderen DRAM ist, an dem das Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern der Erfindung angewendet wird; und
Fig. 33 eine Kurve ist, die Zeitgabewellenformen des DRAM der Fig. 32 zeigt, die typischerweise erhalten werden, wenn er zum Auslesen von Daten arbeitet.
Nun wird die vorliegende Erfindung durch Bezugnahme auf die beigefügten Zeichnungen detaillierter beschrieben, die bevorzugte Ausführungsbeispiele eines Halbleiterspeichers und ein Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern der Erfindung darstellen. Es ist zu beachten, daß die Bauteile, die bei diesen Ausführungsbeispielen gemeinsam verwendet werden, durch dieselben Bezugszeichen bezeichnet sind und nicht wiederholt beschrieben werden.
Fig. 6 ist ein Schaltungsdiagramm eines Teils eines DRAM, der auf einem Halbleiterchip (DRAM-Chip) 1 ausgebildet ist.
Das Bezugszeichen 10 in Fig. 6 bezeichnet eine Speicherzellenanordnung der DRAM-Schaltung, die folgendes aufweist: DRAM-Zellen MC, MC, ..., die zum Ausbilden einer Matrix angeordnet sind, Wortleitungen WL1 bis WLm, die mit den Zellen MC, MC, ... der jeweiligen Zeilen verbunden sind, Bitleitungspaare BL1, /BL1 bis BLn, /BLn, die gemeinsam mit den Zellen MC, MC, ... der jeweiligen Spalten verbunden sind.
Das Bezugszeichen 11 in Fig. 6 bezeichnet einen Dummyzellenabschnitt vom Koppelkondensatortyp, der folgendes aufweist: eine Dummy-Wortleitung DWL, die mit den Bitleitungen BL1 bis BLn mittels jeweiliger Kondensatoren C verbunden ist und eine weitere Dummy-Wortleitung /DWL, die mit den Bitleitungen /BL1 bis /BLn mittels jeweiliger Kondensatoren C verbunden ist. Jeder dieser Kondensatoren kann durch Verwenden eines Kondensators vom MOS-Typ oder eines Zwischenschichtenkondensators zwischen einem Kondensator vom MOS-Typ oder einem Platten-Polysilizium und dem Material einer Gate-Elektrode realisiert werden.
Die Bezugszeichen 12 und 13 in Fig. 6 bezeichnen jeweils eine Dummy-Wortleitungstreiberschaltung, die mit den Dummy- Wortleitungen DWL, /DWL verbunden ist, und eine Dummy- Wortleitungstreibermode-Bestimmungsschaltung zum Bestimmen des Modes, in welchem die Dummy-Wortleitungen betrieben werden. Das Bezugszeichen 14 bezeichnet einen Anschlußflecken, der auf dem Chip ausgebildet ist, um eine Spannung an die Dummy-Wortleitungstreibermode- Bestimmungsschaltung 13 anzulegen, um den Dummy- Wortleitungstreibermode zu steuern. Die Dummy- Wortleitungstreiberschaltung 12, die Dummy- Wortleitungstreibermode-Bestimmungsschaltung 13 und der Anschlußflecken 14 bilden eine Dummy-Wortleitungspotential- Steuerschaltung (DWL-Potential-Steuerschaltung) 15.
Leseverstärker SA1 bis SAn sind mit den jeweiligen komplementären Bitleitungspaaren (BL1, /BL1) bis (BLn, /BLn) der Speicherzellenanordnung 10 verbunden und dazu entwickelt, die auf den Bitleitungen aus der Speicherzelle der ausgewählten Zeile ausgelesenen Daten zu verstärken und einen Aufbau zu haben, wie er in Fig. 4 dargestellt ist. Es ist zu beachten, daß diese Leseverstärker durch einen einzelnen Leseverstärker ersetzt werden können, der mit einem Bitleitungspaar verbunden sein kann, das aus einer Vielzahl von Bitleitungspaaren durch eine Umschaltoperation ausgewählt wird.
Die Fig. 7 bis 11 sind Kurven, die Spannungswellenformen des DRAM der Fig. 6 zeigen, die erhalten werden, wenn er zum Auslesen von Daten in unterschiedlichen Dummy- Wortleitungstreibermoden arbeitet.
In den Fig. 7 bis 11 bezeichnen die Bezugszeichen Vcc und Vcc/2 jeweils die Versorgungsspannung und die Vorladespannung der Bitleitungen, während die Bezugszeichen WL, DWL und /DWL jeweils die Wortleitung der ausgewählten Spalte, eine der Dummy-Wortleitungen und die andere Dummy-Wortleitung bezeichnen. Die Bezugszeichen BL und /BL bezeichnen jeweils eine der Bitleitungen, die mit der Speicherzelle der ausgewählten Zeile verbunden ist, und die andere Bitleitung, die komplementär zur ersteren Bitleitung (der Bitleitung, mit der durch die Dummy-Wortleitung DWL ausgewählte Kapazität C verbunden ist) ist. Das Bezugszeichen Vn bezeichnet die Spannung, die dem Koppelrauschen zuteilbar ist, das auf der ersteren Bitleitung BL erzeugt werden kann, und zwar durch die Kapazität zwischen dem Gate-Anschluß und dem Drain- Anschluß der Zelle MC der ausgewählten Zeile, wenn das Potential der Wortleitung WL der ausgewählten Zeile ansteigt, und Vd bezeichnet das Potential, das dem Kopplungsrauschen zuteilbar ist, das auf der anderen Bitleitung /BL erzeugt wird, wenn das Potential der Dummy-Wortleitung DWL erhöht wird, während die Bezugszeichen v1 und v0 jeweils die Veränderung des Signalpotentials bezeichnen, die auftritt, wenn die "1"-Daten in der ausgewählten Zelle MC auf die Bitleitung BL ausgelesen werden, und die Veränderung des Signalpotentials, die auftritt, wenn die "0"-Daten in der ausgewählten Zelle MC auf die Bitleitung BL ausgelesene werden.
Der in Fig. 7 gezeigte Treibermode ist ein Mode, der beide Dummy-Wortleitungen DWL und /DWL inaktiv hält, wenn die ausgewählte Wortleitung WL aktiviert ist.
Genauer gesagt steigt das Potential der Wortleitung WL der ausgewählten Zeile, nachdem die Potentiale des Bitleitungspaars (BL, /BL) aus einem Vorlade- Entzerrungszustand freigegeben sind, zu der Stufe, bis zum Potentialpegel an. Wenn das Potential der Wortleitung WL ansteigt, wird ein Potential vn, das dem Kopplungsrauschen zuteilbar ist, auf der ersteren Bitleitung BL über die Kapazität zwischen dem Gate-Anschluß und dem Drain-Anschluß in der Zelle der ausgewählten Spalte erzeugt. Dann werden Daten aus der Zelle der ausgewählten Spalte auf die erstere Bitleitung BL ausgelesen, und dann, wenn eine Differenz zwischen dem Bitleitungspaar (BL, /BL) auftritt, beginnt der Leseverstärker zum nach unten Ziehen des Potentials der ersteren des Bitleitungspaar (BL, /BL) und zum nach oben Ziehen von jenem der anderen des Bitleitungspaars zu arbeiten.
Mit dem Treibermode der Fig. 7 wird daher eine Beziehung v1 > v0 wahr gehalten, weil dann, während das Potential der ersteren Bitleitung BL durch das Potential vn ansteigt, das dem Kopplungsrauschen zuteilbar ist, das auf der Wortleitung WL erzeugt wird, wenn das Potential der Wortleitung WL erhöht wird, kein Potential vd, das dem Kopplungsrauschen von der Dummy-Wortleitung DWL zuteilbar ist, auf der anderen Bitleitung /BL erscheint.
Der in Fig. 8 dargestellte Treibermode ist derselbe wie jener der Fig. 7, außer daß er das Potential der Dummy-Wortleitung /DWL solange auf einem "H"-Pegel hält, wie die ausgewählte Wortleitung WL aktiviert ist, und das Potential der Dummy- Wortleitung DWL von "H" auf "L" ändert.
Mit dem Treibermode der Fig. 8 wird daher eine Beziehung v1 > > v0 wahr gehalten, weil das Potential der ersteren Bitleitung BL durch das Potential vn ansteigt, das dem Kopplungsrauschen zuteilbar ist, das auf der Wortleitung WL erzeugt wird, wenn das Potential der Wortleitung WL erhöht wird, und gleichzeitig das Potential der letzteren Bitleitung /BL durch das Potential vd (= -vn) erniedrigt wird, das dem Kopplungsrauschen zuteilbar ist, das auf der Dummy- Wortleitung DWL erzeugt wird, wenn das Potential der Dummy- Wortleitung DWL abfällt.
Der in Fig. 9 dargestellte Treibermode ist derselbe wie jener der Fig. 7, außer daß er das Potential der Dummy-Wortleitung DWL solange auf dem "L"-Pegel hält, wie die ausgewählte Wortleitung WL aktiviert ist, und das Potential der Dummy- Wortleitung /DWL von "L" auf "H" ändert.
Mit dem Treibermode der Fig. 9 wird daher eine Beziehung v1 > > v0 wahr gehalten, weil das Potential der ersteren Bitleitung BL durch das Potential vn ansteigt, das dem Kopplungsrauschen zuteilbar ist, das auf der Wortleitung WL erzeugt wird, wenn das Potential der Wortleitung WL erhöht wird, und gleichzeitig das Potential der ersteren Bitleitungen BL um das Potential vd (= vn) erhöht wird, das dem Kopplungsrauschen zuteilbar ist, das auf der Dummy- Wortleitung /DWL erzeugt wird, wenn das Potential der Dummy- Wortleitung /DWL ansteigt.
Der in Fig. 10 dargestellte Treibermode ist derselbe wie jener der Fig. 7, außer daß er das Potential der Dummy- Wortleitung DWL solange auf dem "H"-Pegel hält, wie die ausgewählte Wortleitung WL aktiviert ist, und das Potential der Dummy-Wortleitung /DWL von "H" auf "L" ändert.
Mit dem Treibermode der Fig. 10 wird daher eine Beziehung v1 = v0 wahr gehalten, weil das Potential vn, das dem Kopplungsrauschen zuteilbar ist, das auf der Wortleitung WL erzeugt wird, wenn das Potential der Wortleitung erhöht wird, um das Potential vd (= -vn) in den MOSFET-Zustand gebracht wird, das dem Kopplungsrauschen zuteilbar ist, das auf der Dummy-Wortleitung /DWL erzeugt wird, wenn das Potential der Dummy-Wortleitung /DWL abfällt.
Der in Fig. 11 dargestellte Treibermode ist derselbe wie jener der Fig. 7, außer daß er das Potential der Dummy- Wortleitung DWL von "H" auf "L" ändert, wenn die ausgewählte Wortleitung WL aktiviert ist, und auch das Potential der Dummy-Wortleitung /DWL von "L" auf "H" ändert.
Mit dem Treibermode der Fig. 11 wird daher eine Beziehung v1 > > v0 wahr gehalten, weil das Potential der ersteren Bitleitung BL um das Potential vn ansteigt, das dem Kopplungsrauschen zuteilbar ist, das auf der Wortleitung WL erzeugt wird, wenn das Potential der Wortleitung WL erhöht wird, und das Potential der ersteren Bitleitung BL auch um das Potential vd (= vn) erhöht wird, das dem Kopplungsrauschen zuteilbar ist, das auf der Dummy- Wortleitung /DWL erzeugt wird, wenn das Potential der Dummy- Wortleitung /DWL ansteigt, während gleichzeitig das Potential der anderen Bitleitung (BL) um das Potential vd (= vn) abfällt, das dem Kopplungsrauschen zuteilbar ist, das auf der Dummy-Wortleitung DWL erzeugt wird, wenn das Potential der Dummy-Wortleitung DWL abfällt.
Die Fig. 12 bis 15 zeigen Schaltungsdiagramme unterschiedlicher DWL-Potential-Steuerschaltungen, die durch Modifizieren der DWL-Potential-Steuerschaltung 15 der Fig. 16 erhalten werden, und zwar derart, daß sie an die jeweiligen Treibermoden der Fig. 7 bis 11 angepaßt sind.
In Fig. 12, die eine modifizierte DWL-Potential- Steuerschaltung darstellt, bezeichnet 14 einen Anschlußflecken, bezeichnet 20 einen hohen Widerstand, der zwischen dem Anschlußflecken 14 und einem Erdpotential-(Vss)- Knoten angeschlossen ist, bezeichnet 21 einen Inverter, mit dem der Eingangsknoten des Anschlußfleckens 14 verbunden ist, 22 ein UND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe des Inverters 21 und eines Wortleitungstreiber- Zeitgabesignals φWL, 23 ein NAND-Gatter mit doppeltem Eingang zum Empfangen eines Zeilenadressensignals AOR zum Auswählen einer der Bitleitungen BL1 bis BLn und der Ausgabe des UND- Gatters 22, 24 einen Inverter zum Invertieren der Ausgabe des NAND-Gatters 23 und zum Zuführen von ihr zur Dummy- Wortleitung DWL, 25 ein NAND-Gatter mit doppeltem Eingang zum Empfangen eines Zeilenadressensignals /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn und der Ausgabe des UND- Gatters 22, und 26 einen Inverter zum Invertieren der Ausgabe des NAND-Gatters 25 und zum Zuführen von ihr zur Dummy- Wortleitung /DWL.
Mit einer Schaltung, wie sie in Fig. 12 dargestellt ist, ist dann, wenn der Anschlußflecken 14 auf dem Vss-Potentialpegel ist, die Ausgabe des Inverters 21 auf dem "H"-Pegel, und die Dummy-Wortleitung DWL oder /DWL wird in Antwort auf ein Adressensignal AOR oder /AOR aktiviert, wenn das angelegte Wortleitungstreiber-Zeitgabesignal φWL aktiviert ist (oder bei diesem Beispiel auf den "H"-Pegel eingestellt ist). Diese Operation der Schaltung ist identisch zu jener einer herkömmlichen Schaltung, wie sie in Fig. 5 dargestellt ist.
Andererseits werden dann, wenn die Ausgabe des Inverters 21 durch externes Anlegen eines "H"-Pegels an den Anschlußflecken 14 auf den "L"-Pegel eingestellt wird, beide Dummy-Wortleitungen DWL, /DWL inaktiv gehalten (oder bei diesem Beispiel auf den "L"-Pegel eingestellt), wenn das Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird, so daß die Schaltung auf eine Weise arbeitet, wie es in Fig. 7 dargestellt ist.
In Fig. 13, die eine weitere modifizierte DWL-Potential- Steuerschaltung darstellt, bezeichnet 14 einen Anschlußflecken, 30 einen hohen Widerstand, 31 einen Inverter, 32 ein NAND-Gatter mit drei Eingängen zum Empfangen der Ausgabe des Inverters 31, ein Wortleitungstreiber- Zeitgabesignal φWL und ein Zeilenadressensignal AOR zum Auswählen einer der Bitleitungen BL1 bis BLn und zum Zuführen ihrer Ausgabe zur Dummy-Wortleitung DWL, und 33 ein NAND- Gatter mit drei Eingängen zum Empfangen der Ausgabe des Inverters 31, ein Wortleitungstreiber-Zeitgabesignal φWL und ein Zeilenadressensignal /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn und zum Zuführen seiner Ausgabe zur Dummy-Wortleitung /DWL.
Mit einer Schaltung, wie sie in Fig. 13 dargestellt ist, dann, wenn der Anschlußflecken 14 auf dem Vss-Potentialpegel ist, die Ausgabe des Inverters 31 auf dem "H"-Pegel, und die Dummy-Wortleitung DWL oder /DWL wird in Antwort auf ein Adressensignal AOR oder /AOR aktiviert, wenn das angelegte Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird, so daß die Schaltung auf eine Weise arbeitet, wie es in Fig. 8 dargestellt ist.
Andererseits werden dann, wenn die Ausgabe des Inverters 31 durch externes Anlegen eines "H"-Pegelsignals an den Anschlußflecken 14 auf den "L"-Pegel eingestellt wird, beide Dummy-Wortleitungen DWL, /DWL inaktiv gehalten, wenn das Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird, so daß die Schaltung auf eine Weise arbeitet, wie es in Fig. 7 dargestellt ist.
In Fig. 14, die eine weitere andere modifizierte DWL- Potential-Steuerschaltung darstellt, bezeichnet 14 einen Anschlußflecken, 40 einen hohen Widerstand, 41a einen Inverter und 41b einen weiteren Inverter zum Invertieren der Ausgabe des Inverters (Steuersignal φA), um ein invertiertes Steuersignal φB zu erzeugen.
42 bezeichnet ein NAND-Gatter mit doppeltem Eingang zum Empfangen eines Zeilenadressensignals AOR zum Auswählen einer der Bitleitungen BL1 bis BLn und eines Wortleitungstreiber- Zeitgabesignals φWL, 43 einen getakteten Inverter, der die Ausgabe des NAND-Gatters 42 empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird, und 44 einen Inverter zum Empfangen der Ausgabe des NAND- Gatters 42.
45 bezeichnet einen getakteten Inverter, der die Ausgabe des Inverters 44 empfängt, und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird, wobei die getakteten Inverter 45 und 43 mit der Dummy-Wortleitung DWL ODER-verknüpft sind, so daß ihre Ausgaben zur Leitung zugeführt werden.
46 bezeichnet ein NAND-Gatter mit doppeltem Eingang zum Empfangen eines Zeilenadressensignals /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn und eines Wortleitungstreiber-Zeitgabesignals φWL, 47 einen getakteten Inverter, der die Ausgabe des NAND-Gatters 46 empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird, und 48 einen Inverter zum Empfangen der Ausgabe des NAND-Gatters 46.
49 bezeichnet einen getakteten Inverter, der die Ausgabe des Inverters 48 empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird, wobei die getakteten Inverter 47 und 49 mit der Dummy-Wortleitung /DWL ODER-verknüpft sind, so daß ihre Ausgaben zur Leitung zugeführt werden.
Mit einer Schaltung, wie sie in Fig. 14 dargestellt ist, werden dann, wenn der Anschlußflecken 14 auf dem Vss- Potentialpegel ist, die Steuersignale φA und φB in Antwort darauf jeweils auf "H"/"L"-Pegel eingestellt. Somit wird die Dummy-Wortleitung DWL oder /DWL in Antwort auf ein Adressensignal AOR oder /AOR aktiviert, wenn das angelegte Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird. Diese Operation der Schaltung ist identisch zu jener einer herkömmlichen Schaltung, wie sie in Fig. 5 dargestellt ist.
Andererseits arbeitet die Schaltung dann, wenn die Steuersignale φA und φB durch externes Anlegen eines "H"- Pegelsignals an den Anschlußflecken 14 jeweils auf "L"/"L" eingestellt werden, auf eine Weise, wie es in Fig. 8 dargestellt ist, wenn das Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird.
In Fig. 15, die eine weitere andere modifizierte DWL- Potential-Steuerschaltung darstellt, bezeichnet 14 einen Anschlußflecken, 50 einen hohen Widerstand und 51a und 51b Inverter.
52 bezeichnet ein CMOS-Übertragungsgatter, das ein Zeilenadressensignal AOR zum Auswählen einer der Bitleitungen BL1 bis BLn durch einen seiner Anschlüsse empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird.
53 bezeichnet ein weiteres CMOS-Übertragungsgatter, das ein Zeilenadressensignal /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn durch einen seiner Anschlüsse empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird. Die Ausgangsanschlüsse der CMOS-Übertragungsgatter 52 und 53 sind ODER-verknüpft.
54 bezeichnet ein UND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe der ODER-verknüpften CMOS- Übertragungsgatter 52 und 53 und des Wortleitungstreiber- Zeitgabesignals φWL und zum Zuführen seiner Ausgabe zur Dummy-Wortleitung DWL.
55 bezeichnet ein CMOS-Übertragungsgatter, das ein Adressensignal AOR durch einen seiner Anschlüsse empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird, 56 bezeichnet ein weiteres CMOS- Übertragungsgatter, das ein Adressensignal /AOR durch einen seiner Anschlüsse empfängt und dessen Handeln durch die komplementären Steuersignale φA und φB gesteuert wird. Die Ausgangsanschlüsse der CMOS-Übertragungsgatter 55 und 56 sind ODER-verknüpft.
57 bezeichnet ein UND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe der ODER-verknüpften CMOS- Übertragungsgatter 55 und 56 und des Wortleitungstreiber- Zeitgabesignals φWL und zum Zuführen seiner Ausgabe zur Dummy-Wortleitung /DWL.
Mit einer Schaltung, wie sie in Fig. 15 dargestellt ist, werden dann, wenn der Anschlußflecken 14 auf dem Vss- Potentialpegel ist, die Steuersignale φA und φB in Antwort darauf jeweils auf "H"/"L"-Pegel eingestellt. Somit wird die Dummy-Wortleitung DWL oder /DWL in Antwort auf ein Adressensignal AOR oder /AOR aktiviert, wenn das angelegte Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird. Diese Operation der Schaltung ist identisch zu jener einer herkömmlichen Schaltung, wie sie in Fig. 5 dargestellt ist.
Andererseits arbeitet die Schaltung dann, wenn die Steuersignale φA und φB durch externes Anlegen eines "H"- Pegelsignals an den Anschlußflecken 14 jeweils auf "L"/"H" eingestellt werden, auf eine Weise, wie es in Fig. 9 dargestellt ist, wenn das Wortleitungstreiber-Zeitgabesignal φWL aktiviert wird.
Mit dem DRAM der Fig. 6 kann dann, wenn die DWL-Potential- Steuerschaltung 15 so aufgebaut ist, daß sie selektiv einen (z. B. der Schaltungsaufbau der Fig. 12) der Dummy- Wortleitungstreibermoden der Fig. 7 bis 9 und der Fig. 11 (z. B. den Dummy-Wortleitungstreibermode der Fig. 7) verwenden kann, irgendein Ungleichgewichtszustand, der zwischen den "1"- und "0"-Datenausleseüberschüssen existieren kann, selbst dann korrigiert werden, wenn der "1"-Daten-Ausleseüberschuß der Speicherzelle und daher das "1"-Daten-Auslesesignal vn klein sind, und zwar durch Auswählen eines Treibermodes, der den "1"-Daten-Ausleseüberschuß vergrößern kann.
Somit wird im Verlaufe des Herstellens von DRAMs jeder Ungleichgewichtszustand zwischen den "0"- und "1"-Daten- Ausleseüberschüssen einer Probe erfaßt, die aus einer Lieferung ausgewählt wird, und zwar als ein Ergebnis eines Weichzählertests, und der Ungleichgewichtszustand der Probe zusammen mit jenem der anderen DRAMs der Lieferung bzw. des Postens kann korrigiert werden, wann immer es nötig ist.
Zusätzlich kann das Potential des Anschlußfleckens 14 auf den "H"-Pegel gesichert werden (beispielsweise durch Verdrahtungsbondieren mit dem Versorgungs-Anschlußflecken), so daß der Dummy-Wortleitungstreibermode, der zum Korrigieren eines derartigen Ungleichgewichtszustands des DRAM des Postens durch die DWL-Potential-Steuerschaltung 15 zu verwenden ist, semipermanent zur Verwendung beibehalten werden kann.
Ein Dummy-Wortleitungstreibermode kann semipermanent zur Verwendung alternativ durch Verwenden einer Schmelzdrahtschaltung einer nichtflüchtigen Programmschaltung oder weiterhin alternativ durch Ändern der Verbindung der verdrahteten Schichten, die gerade verarbeitet werden, unterhalten werden.
Das Verfahren zum Durchführen eines Sortiertests der Erfindung kann für DRAMs der Fig. 6 verwendet werden.
Wenn nach der Beendigung einer Wafer-Verarbeitungsoperation ein Sortiertest an DRAMs im Zustand von Wafern durchgeführt wird, können der "1"-Daten-Ausleseüberschuß oder "0"-Daten- Ausleseüberschuß jeder der Speicherzellen strenger gesteuert werden als der "0"-Daten-Ausleseüberschuß oder der "1"-Daten- Ausleseüberschuß durch Anlegen eines Steuersignals an den Anschlußflecken, der auf der Chipzone ausgebildet ist, wo die DRAM-Schaltung auch ausgebildet ist.
Wenn die DWL-Potential-Steuerschaltung 15 so aufgebaut ist, daß beispielsweise der Dummy-Wortleitungstreibermode der Fig. 11 selektiv verwendet werden kann, kann der "0"-Daten- Ausleseüberschuß streng gesteuert werden, wenn ein Sortiertest an den DRAMs einer Lieferung nach der Beendigung einer Wafer-Verarbeitungsoperation durchgeführt wird.
Gegensätzlich dazu kann der "1"-Daten-Ausleseüberschuß durch Auswählen eines Aufbaus für die DWL-Potential-Steuerschaltung 15 streng gesteuert werden, der eine strenge Steuerung des Ausleseüberschusses zuläßt, der "1" erfaßt.
Es wird klar, daß mit einer derartigen Anordnung irgendeine Speicherzelle als Defekt erfaßt werden wird, wenn herausgefunden wird, daß sie schmale "1"- und/oder "0"-Daten- Ausleseüberschüsse hat.
Somit kann mit dem Verfahren zum Durchführen eines Sortiertests gemäß der Erfindung jede Speicherzelle mit schmalen Einschreib- und/oder Ausleseüberschüssen (oder eine Speicherzelle, die nur defekt arbeitet) erfaßt und aus einem Posten von Speicherzellen, die gerade getestet werden, zurückgewiesen werden.
Daher liefert die vorliegende Erfindung ein sehr effektives und effizientes Verfahren zum Durchführen eines Sortiertests, das die Ergiebigkeitsrate von Halbleiterspeichern nach einem Packen merklich erhöhen und die Kosten von Verpackungsmaterialien und für die Tests reduzieren kann.
Die gesamte Ergiebigkeitsrate kann durch Ersetzen erfaßter defekter Speicherzellen mit einem schmalen Ausleseüberschuß als Ergebnis des Tests durch redundante Bits weiter verbessert werden.
Fig. 16 ist ein Ablaufdiagramm, das die Schritte zum Herstellen eines DRAM gemäß der Erfindung darstellt. Unter Bezugnahme auf Fig. 16 wird als erstes in einem Wafer- Verarbeitungsschritt eine DRAM-Schaltung mit einem redundanten Schaltungsbauteil an jeder einer Vielzahl von Chipzonen eines Halbleiterwafers zusammen mit einem Anschlußflecken ausgebildet, an welchem Dummy- Wortleitungspotential-Steuersignale angelegt werden.
Im nächsten Schritt eines Chipauswahltests wird ein Chipsortiertest in bezug auf die DRAM-Schaltungen durchgeführt, um jene auszusortieren, die akzeptierbare elektrische Eigenschaften haben.
Im Schritt eines Sortiertests werden die Ausleseüberschüsse der Speicherzellen jeder DRAM-Schaltung auf strenge Werte eingestellt, um irgendwelche Speicherzellen zu erfassen, die schmale Daten-Ausleseüberschüsse haben, und zwar durch Anlegen eines Dummy-Wortleitungspotential-Steuersignals an den Anschlußflecken der Chipzone der Schaltung.
Im folgenden Redundanzschritt werden die Speicherzellen, die beim Chipsortiertest und beim Sortiertest als defekte Speicherzellen erfaßt werden, durch redundante Schaltungen ersetzt, um den Chip zu erleichtern, der jene defekten Speicherzellen trägt.
Beim Wafer-Dicingschritt wird jede Chipzone einzeln vom Wafer getrennt, um einen DRAM-Chip herzustellen.
Beim nachfolgenden Chip-Zusammenbauschritt werden die im vorangehenden Schritt hergestellten DRAM-Chips zu IC- Vorrichtungen zusammengebaut.
Im Endtestschritt werden die hergestellten IC-Vorrichtungen einem Endtest auf einer Postenbasis unterzogen, um zu bestimmen, ob jeder Posten gut für einen Versand ist oder nicht.
Fig. 17 ist ein Schaltungsdiagramm eines DRAM, der durch Ersetzen der Kapazitäten der Fig. 6 durch für einen Dummy- Posten DRAM zu verwenden Kapazitäten erhalten wird.
Einer der Anschlüsse jeder Kapazität C der Fig. 17 ist mit einer Bitleitung mittels eines MOS-Transistors Q verbunden, der für ein Übertragungsgatter zu verwenden ist, und der Gate-Anschluß des MOS-Transistors Q ist mit den zugehörigen Dummy-Wortleitungen DWL oder /DWL verbunden, während der andere Anschluß (Kondensatorplattenelektrode) der Kapazität C mit den zugehörigen Dummy-Zellenkondensatorplattenleitungen DWL' oder /DWL' verbunden ist.
Fig. 18 ist eine Kurve, die Spannungswellenformen des DRAM der Fig. 17 zeigt, die erhalten werden, wenn er zum Auslesen von Daten arbeitet, wenn die Wortleitungen und Dummy- Wortleitungen in einem ausgewählten Treibermode betrieben werden.
Der Treibermode der Fig. 18 ist derselbe wie jener der Fig. 17, außer daß die DWL-Treiberschaltung 12 so aufgebaut ist, daß dann, während die ausgewählte Wortleitung WL gerade aktiviert wird, das Potential der Dummy-Wortleitung /DWL auf dem "L"-Pegel gehalten wird, das Potential der Dummy- Wortleitung DWL von "L" auf "H" geändert wird, und die Potentiale der Kondensatorplattenleitungen DWL', /DWL' von "H" auf "L" geändert werden.
Mit dem oben beschriebenen Dummy-Wortleitungstreibermode für den DRAM können die Ausleseüberschüsse der Zelle MC durch Steuern der Potentiale der Kondensatorplattenleitungen DWL', /DLW' optional modifiziert werden.
Da das Kopplungsrauschen vn dann, wenn das Potential der Wortleitung durch das Kopplungsrauschen, das der Kapazität zuteilbar ist, zur Zeit der Auswahl einer Dummyzelle DC in den Offsetzustand ansteigt, können die Pegel der Bitleitungen nur durch das Kopplungsrauschen definiert werden, das der Kapazität der ausgewählten Zelle MC zuteilbar ist. Daher ist es möglich, irgendeinen Ungleichgewichtszustand zwischen den Kapazitäten der Bitleitungen eines Bitleitungspaars zu löschen.
Ein selbes Signal kann zu den Kondensatorplattenleitungen DWL', /DWL' zugeführt werden.
Fig. 19 ist ein Schaltungsdiagramm eines Teils eines Ausführungsbeispiels des DRAM der vorliegenden Erfindung. Der DRAM der Fig. 19 unterscheidet sich von jenem der Fig. 6 darin, daß er selektiv drei oder mehr als drei Dummy- Wortleitungstreibermoden durch Verwenden einer Vielzahl von Anschlußflecken (zwei Anschlußflecken 141 und 142 bei diesem Beispiel) verwenden kann und er zusätzlich eine Dummy- Wortleitungspegel-Bestimmungsschaltung 16 aufweist, so daß die Dummy-Wortleitungen DWL, /DWL bei einem ausgewählten Pegel betrieben werden können.
Im DRAM der Fig. 19 ist die DWL-Potential-Steuerschaltung 17 durch die Dummy-Wortleitungstreiberschaltung 12, die Dummy- Wortleitungstreibermode-Bestimmungsschaltung 13, die Anschlußflecken 141 und 142 und die Dummy-Wortleitungspegel- Bestimmungsschaltung 16 aufgebaut.
Fig. 20 ist ein Schaltungsdiagramm eines Beispiels einer DWL- Potential-Steuerschaltung, die für das Ausführungsbeispiel der Fig. 19 verwendet werden kann. In Fig. 20 bezeichnet 141 einen ersten Anschlußflecken, 601 einen hohen Widerstand, der zwischen dem Anschlußflecken 141 und dem Vss-Potentialknoten angeschlossen ist, 61a einen Inverter, der seinen Eingangsknoten an den Anschlußflecken 141 angeschlossen hat, und 61b einen Inverter zum Erzeugen eines invertierten Steuersignals φB durch Invertieren der Ausgabe (des Steuersignals φA) des Inverters 61a.
142 bezeichnet einen zweiten Anschlußflecken, 602 einen hohen Widerstand, der zwischen dem Anschlußflecken 142 und dem Vss- Potentialknoten angeschlossen ist, und 61c einen Inverter, der seinen Eingangsknoten an den Anschlußflecken 142 angeschlossen hat.
62 bezeichnet ein NAND-Gatter mit drei Eingängen zum Empfangen der Ausgabe des Inverters 61c, eines Wortleitungstreiber-Zeitgabesignals φWL und eines Zeilenadressensignals AOR zum Auswählen einer der Bitleitungen BL1 bis BLn.
63 bezeichnet einen getakteten Inverter, der die Ausgabe des NAND-Gatters 62 empfängt und dessen Handeln durch die komplementären Steuersignale φB und φA gesteuert wird, und 64 einen Inverter zum Empfangen der Ausgabe des NAND-Gatters 62.
65 bezeichnet einen getakteten Inverter, der die Ausgabe des Inverters 64 empfängt und dessen Handeln durch die komplementären Steuersignale φB und φA gesteuert wird. Der Ausgangsanschluß des getakteten Inverters 69 und jener des getakteten Inverters 63 sind ODER-verknüpft, so daß ihre Ausgaben zur Dummy-Wortleitung DWL zugeführt werden.
66 bezeichnet ein NAND-Gatter mit drei Eingängen zum Empfangen der Ausgabe des Inverters 61c, eines Wortleitungstreiber-Zeitgabesignals φWL und eines Zeilenadressensignals /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn.
67 bezeichnet einen getakteten Inverter, der die Ausgabe des NAND-Gatters 66 empfängt und dessen Handeln durch die komplementären Steuersignale φB und φA gesteuert wird, und 68 einen Inverter zum Empfangen der Ausgabe des NAND-Gatters 66.
69 bezeichnet einen getakteten Inverter, der die Ausgabe des Inverters 68 empfängt und dessen Handeln durch die komplementären Steuersignale φB und φA gesteuert wird. Der Ausgangsanschluß des getakteten Inverters 69 und jener des getakteten Inverters 67 sind ODER-verknüpft, so daß ihre Ausgaben zur Dummy-Wortleitung /DWL zugeführt werden.
Bei diesem Beispiel wird die Spannung Vcc an die Dummy- Wortleitungstreiberschaltung 12 als Versorgungsspannung für ihre Operation von einer Dummy-Wortleitungspegel- Bestimmungsschaltung (nicht gezeigt) angelegt.
In der Schaltung der Fig. 20 sind die Steuersignale φA und φB jeweils auf "H"- und "L"-Pegeln, wenn das Potential des ersten Anschlußfleckens 141 auf dem Pegel von Vss ist. Die Ausgabe des Inverters 61c ist auf dem "H"-Pegel, wenn das Potential des zweiten Anschlußfleckens 142 auf dem Pegel von Vss ist. Daher wird die Dummy-Wortleitung DWL oder /DWL, wenn das Wortleitungstreiber-Zeitgabesignal φWL einmal aktiviert wird, in Antwort auf das Adressensignal AOR oder /AOR aktiviert. Diese Operation der Schaltung ist gleich jener der herkömmlichen Schaltung der Fig. 5.
Andererseits zeigt die Schaltung Spannungswellenformen, die gleich jenen der Fig. 7 sind, wenn das Potential des ersten Anschlußfleckens 141 auf Vss gehalten wird, und die Ausgabe des Inverters 61c durch externes Anlegen eines "H"- Pegelsignals an den zweiten Anschlußflecken 142 zum "L"-Pegel geändert wird.
Gegensätzlich dazu zeigt die Schaltung Spannungswellenformen, die gleich jenen der Fig. 8 sind, wenn das Potential des zweiten Anschlußfleckens 142 auf Vss gehalten wird und die Steuersignale φA und φB jeweils durch externes Anlegen eines "H"-Pegelsignals an den ersten Anschlußflecken 142 zu den "L"/"H"-Pegeln geändert werden.
Fig. 21 ist ein Schaltungsdiagramm eines weiteren Beispiels einer DWL-Potential-Steuerschaltung, die für das Ausführungsbeispiel der Fig. 19 verwendet werden kann.
In Fig. 21 bezeichnet 143 einen dritten Anschlußflecken, 701 einen hohen Widerstand, der zwischen dem Anschlußflecken 143 und dem Vcc-Potentialknoten angeschlossen ist, und 71 eine CMOS-Differentialverstärkerschaltung vom Strom-Miller- Lasttyp, die einen ihrer Eingangsknoten an den Anschlußflecken 143 angeschlossen hat.
72 bezeichnet einen P-Kanal-MOS-Transistor, der seinen Source-/Drain-Anschluß zwischen dem Vcc-Potentialknoten und dem anderen Eingangsknoten der Differentialverstärkerschaltung 71 angeschlossen hat und der seinen Gate-Anschluß an einen der Ausgangsknoten der Differentialverstärkerschaltung 71 angeschlossen hat, und 73 einen Widerstand, der zwischen dem anderen Eingangsknoten der Differentialverstärkerschaltung 71 und dem Vss- Potentialknoten angeschlossen ist. Mit einer derartigen Anordnung wird eine durch Erniedrigen des Potentials Vcc erhaltene Spannung Vout an den anderen Eingangsknoten der Differentialverstärkerschaltung 71 angelegt.
144 bezeichnet einen vierten Anschlußflecken, 702 einen hohen Widerstand, der zwischen dem Anschlußflecken 144 und dem Vss- Potentialknoten angeschlossen ist. 74 bezeichnet einen Inverter, der seinen Eingangsknoten an den Anschlußflecken 144 angeschlossen hat, und 75 ein UND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe des Inverters 74 und eines Wortleitungstreiber-Zeitgabesignals φWL.
76 bezeichnet ein NAND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe des UND-Gatters 75 und eines Zeilenadressensignals AOR zum Auswählen einer der Bitleitungen BL1 bis BLn, und 77 einen CMOS-Inverter, der die Ausgabe des NAND-Gatters 76 empfängt, und an den die erniedrigte Spannung Vout als Versorgungsspannung der Seite hohen Potentials angelegt wird, wobei die Ausgabe des Inverters 77 zur Dummy-Wortleitung DWL zugeführt wird.
78 bezeichnet ein NAND-Gatter mit doppeltem Eingang zum Empfangen der Ausgabe des NAND-Gatters 75 und eines Zeilenadressensignals /AOR zum Auswählen einer der Bitleitungen /BL1 bis /BLn, und 79 einen CMOS-Inverter, der die Ausgabe des NAND-Gatters 78 empfängt und an den die erniedrigte Spannung Vout als Versorgungsspannung der Seite hohen Potentials angelegt wird, wobei die Ausgabe des Inverters 79 zur Dummy-Wortleitung /DWL zugeführt wird.
Bei diesem Beispiel wird ein einzelner Anschlußflecken 144 als Anschlußflecken zum Auswählen eines zu verwendenden Dummy-Wortleitungstreibermodes verwendet.
In der Schaltung der Fig. 21 erscheint ein Potential Vcc an dem anderen Eingangsknoten der Differentialverstärkerschaltung 71, wenn das Potential des dritten Anschlußfleckens 143 auf dem Pegel von Vss ist. Die Ausgabe des Inverters 74 ist auf dem "H"-Pegel, wenn das Potential des vierten Anschlußfleckens 144 auf dem Pegel von Vss ist. Daher wird die Dummy-Wortleitung DWL oder /DWL, wenn das Wortleitungstreiber-Zeitgabesignal φWL einmal aktiviert wird, in Antwort auf das Adressensignal AOR oder /AOR aktiviert. Diese Operation der Schaltung ist gleich jener der herkömmlichen Schaltung der Fig. 5.
Die Schaltung zeigt Spannungswellenformen, die gleich jenen der Fig. 7 sind, wenn die Ausgabe des Inverters 74 durch externes Anlegen eines "H"-Pegelsignals an den vierten Anschlußflecken 144 zum "L"-Pegel geschaltet wird.
Wenn andererseits ein Potential, das niedriger als die Spannung Vcc ist, von extern an den dritten Anschlußflecken 143 angelegt wird, erscheint ein reduziertes Potential Vout entsprechend dem angelegten Potential am anderen Eingangsknoten der Differentialverstärkerschaltung 71.
Mit einer derartigen Anordnung ist es nun möglich, die Ausleseüberschüsse jeder Zelle zu optimieren und die Ausleseüberschüsse der Zellen bei einem Sortiertest streng zu steuern.
Fig. 22 ist ein Schaltungsdiagramm eines Teils einer alternativen Anordnung eines DRAM (der eine Spalte einer Zellenanordnung und eines Dummy-Wortleitungstreibersystems zeigt).
In Fig. 22 bezeichnet (BL, /BL) ein komplementäres Bitleitungspaar, SA einen Bitleitungs-Leseverstärker, MC eine Vielzahl von Speicherzellen (nur eine der Zellen ist gezeigt), die mit dem Bitleitungspaar (BL, /BL) verbunden sind, WL eine Wortleitung, VPL das Speicherzellen- Kondensatorplattenpotential, VBL das Bitleitungs- Vorladepotential, 80 eine Bitleitungs- Vorladeentzerrungsschaltung und /EQL ein Entzerrungssignal. Es ist hier angenommen, daß die Speicherzelle eine Kapazität von CS hat, und daß jedes Bitleitungspaar (BL, /BL) eine Kapazität von CBL hat.
C1 bezeichnet eine Koppelkapazität (Dummyzelle), die mit der Bitleitung BL verbunden ist, C0 eine Koppelkapazität (Dummyzelle), die mit der Bitleitung /BL verbunden ist, DWL1 eine Dummy-Wortleitung, die mit der BL-Seitenkapazität C1 verbunden ist, DWL0 eine Dummy-Wortleitung, die mit der /BL- Seitenkapazität C0 verbunden ist, 81 eine DWL- Treiberschaltung, 82 einen DWL-Umschalt-Anschlußflecken, 83 einen Dateneingangs-Anschlußflecken und 84 eine DWL- Potential-Steuerschaltung, die ein Paar von NAND-Gattern 85, 86, drei CMOS-Invertern 87 bis 89 und einen hohen Widerstand 90 aufweist.
Die DWL-Potential-Steuerschaltung 84 ist mit einer ersten Auswahleigenschaft versehen, daß sie entweder eine der Dummy- Wortleitungen DWL1, DWL0 aktivieren kann, oder beide von ihnen deaktivieren, wenn die Wortleitung WL aktiviert ist, und mit einer zweiten Auswahleigenschaft, daß sie die zu aktivierende auswählen kann, wenn eine der Dummy- Wortleitungen DWL1, DWL0 durch die erste Auswahleigenschaft aktiviert ist.
Der DWL-Umschalt-Anschlußflecken 82 ist dazu entwickelt, ein Umschaltsignal zum Auswählen entweder der Operation zum Zuführen der Ausgabe der DWL-Treiberschaltung 81 zur Dummy- Wortleitung DWL1 oder jener zum Zuführen der Ausgabe zur Dummy-Wortleitung DWL0 über die DWL-Potential-Steuerschaltung 84 zu senden und ist über den hohen Widerstand 90 an das Vss- Potential angeschlossen.
Der Dateneingangs-Anschlußflecken 83 ist dazu entwickelt, Daten zum Auswählen entweder der Dummy-Wortleitung DWL1 oder der Dummy-Wortleitung DWL0 als den Zielort zum Senden der Ausgabe der DWL-Treiberschaltung 81 zuzuführen.
Wenn ein DRAM mit einer Schaltung, wie sie in Fig. 22 dargestellt ist, ohne Bondieren des DWL-Umschalt- Anschlußfleckens 82 und des Dateneingangs-Anschlußfleckens 83 verpackt ist, ist das Potential des DWL-Umschalt- Anschlußfleckens 82 auf dem Pegel Vss unter der verpackten Bedingung, und die Potentiale der Dummy-Wortleitungen DWL1 und DWL0 werden durch die Ausgangsspannung der DWL-Potential- Steuerschaltung 84 zum "L"-Pegel geschaltet, wohingegen die zwei Kapazitäten C1 und C0 dieselbe Koppelkapazität relativ zum Bitleitungspaar (BL, /BL) zeigen.
Wenn andererseits der DWL-Umschalt-Anschlußflecken 82 zur Zeit des DRAM-Sortiertests zum Pegel "H" geschaltet wird, zeigen die zwei Kapazitäten C1 und C0 unterschiedliche Koppelkapazitäten relativ zum Bitleitungspaar (BL, /BL) gemäß dem Eingangspegel des Dateneingangs-Anschlußfleckens 83.
Wenn in diesem Fall der DWL-Umschalt-Anschlußflecken 82 und der Dateneingangs-Anschlußflecken 83 jeweils auf "H"- und "L"-Pegel geschaltet werden, wird nur das Potential der Dummy-Wortleitung DWL0 durch die Ausgangsspannung der DWL- Potential-Steuerschaltung 84 angehoben. Gegensätzlich dazu wird dann, wenn sowohl der DWL-Umschalt-Anschlußflecken 82 als auch der Dateneingangs-Anschlußflecken 83 zum "H"-Pegel geschaltet sind, nur das Potential der anderen Dummy- Wortleitung DWL1 durch die Ausgangsspannung der DWL- Potential-Steuerschaltung 84 angehoben.
Fig. 23 ist eine Kurve, die Wellenformen einiger Bauteile des DRAM der Fig. 22 zeigt, die erhalten werden, wenn er zum Auslesen von Daten arbeitet.
Da ein Entzerrersignal /EQ in einem Standby-Zustand auf dem "H"-Pegel ist, wird das Bitleitungspaar (BL, /BL) mit dem Bitleitungs-Vorladepotential VBL verbunden. Es ist hier angenommen, daß entweder Daten "0" oder "1" in die Speicherzelle MC im vorangehenden Operationszyklus geschrieben sind.
Wenn das /RAS-(Zeilenadressenhinweis-)Signal zum "L"-Pegel (Aktivierungspegel) geschaltet wird, um eine Ausleseoperation zu starten, wird die Wortleitung WL auf den "H"-Pegel geschaltet, um in die Speicherzelle MC geschriebene Daten auf die Bitleitung BL auszulesen. Wenn im vorangehenden Operationszyklus Daten "0" in die Speicherzelle MC geschrieben worden sind, wird der DWL-Umschalt- Anschlußflecken 82 auf den "H"-Pegel geschaltet, und der Dateneingangs-Anschlußflecken 83 wird auf den "L"-Pegel geschaltet, wenn die Daten ausgelesen werden. Folglich steigt nur das Potential der Dummy-Wortleitung DWL0 an, und das Potential der Bitleitung /BL wird durch die Koppelkapazität der Kapazität C0 etwas angehoben, die mit der Dummy- Wortleitung DWL0 verbunden ist, so daß die Differenz der Potentiale des Bitleitungspaars (BL, /BL) und der Erfassungsüberschuß geschmälert werden.
Wenn gegensätzlich dazu im vorangehenden Operationszyklus Daten "1" in die Speicherzelle MC geschrieben worden sind, wird der DWL-Umschalt-Anschlußflecken 82 zum "H"-Pegel geschaltet, und der Dateneingangs-Anschlußflecken 83 wird auch zum "H"-Pegel geschaltet, wenn die Daten ausgelesen werden. Dann steigt nur das Potential der anderen Dummy- Wortleitung DWL1 an und folglich wird das Potential der Bitleitung BL durch die Koppelkapazität der Kapazität C1, die an die Dummy-Wortleitung DWL1 angeschlossen ist, etwas angehoben, so daß die Differenz der Potentiale des Bitleitungspaars (BL, /BL) und der Erfassungsüberschuß geschmälert werden.
Wie es oben beschrieben ist, ist die DWL-Potential- Steuerschaltung 84 des in Fig. 22 dargestellten DRAM mit einer ersten Auswahleigenschaft versehen, daß sie entweder eine der Dummy-Wortleitungen DWL1, DWL0 aktivieren kann, oder beide von ihnen deaktivieren, wenn die Wortleitung WL aktiviert ist, und mit einer zweiten Auswahleigenschaft, daß sie die zu aktivierende auswählen kann, wenn eine der Dummy- Wortleitungen DWL1, DWL0 durch die erste Auswahleigenschaft aktiviert ist.
Somit kann dann, wenn DRAMs einem Sortiertest gemäß der Erfindung nach der Beendigung einer Wafer- Verarbeitungsoperation unterzogen werden, die Potential- oder Stromdifferenz zwischen dem Bitleitungspaar für die Speicherzelle, die die auszulesenden Daten speichert, zwangsweise reduziert werden, um die Daten-Ausleseüberschüsse der Speicherzelle zu schmälern, und zwar durch einfaches Aktivieren entweder der ersten oder der zweiten Dummy- Wortleitung, so daß die gespeicherten Daten mit Schwierigkeit ausgelesen werden können. Folglich können Speicherzellen, denen schmale Einschreib-/Auslese-Überschüsse eigen sind, auf einfache Weise als defekte Speicherzellen identifiziert werden.
Die Operation zum Verändern des Ausleseüberschusses kann innerhalb eines minimalen Zyklus wie im Fall einer normalen Daten-Lese/Schreib-Operation ausgeführt werden.
Fig. 24 zeigt ein Schaltungsdiagramm eines Teils eines DRAM.
Der DRAM der Fig. 24 ist derselbe wie jener der Fig. 22, außer daß seine DWL-Potential-Steuerschaltung 91 einen Aufbau hat, der unterschiedlich von jenem seines Gegenstücks ist, und daß sein DWL-Umschalt-Anschlußflecken 82 und sein Dateneingangs-Anschlußflecken 83 unterschiedlich von ihren Gegenstücken des DRAM der Fig. 22 arbeiten.
Die DWL-Potential-Steuerschaltung 91 weist eine Exklusiv- ODER-Schaltung 92, zwei CMOS-Übertragungsgatter 93, 94, zwei CMOS-Inverter 95, 96, zwei N-Kanal-Transistoren 97, 98 und einen hohen Widerstand 90 auf.
Die DWL-Potential-Steuerschaltung 91 ist mit einer ersten Auswahleigenschaft versehen, daß sie entweder die zwei Dummy- Wortleitungen DWL1, DWL0 in gegensätzlichen Phasen aktivieren kann, oder beide von ihnen inaktiv halten, und mit einer zweiten Auswahleigenschaft, daß sie die Phasen der zwei Dummy-Wortleitungen DWL1, DWL0 invertieren kann, wenn die zwei Dummy-Wortleitungen DWL1, DWL0 in entgegengesetzter Phase mittels der ersten Auswahleigenschaft aktiviert sind.
Der DWL-Umschalt-Anschlußflecken 82 ist dazu entwickelt, entweder die Ausgabe der DWL-Treiberschaltung 81 und jene des Dateneingangs-Anschlußfleckens 83 zu beiden der Dummy- Wortleitungen DWL1, DWL0 zu senden, oder um das Potential der Dummy-Wortleitung DWL1 zu reduzieren und jenes der Dummy- Wortleitung DWL0, und zwar auf den Pegel von Vss, und ist über den hohen Widerstand 90 an das Vss-Potential angeschlossen.
Der Dateneingangs-Anschlußflecken 83 ist dazu entwickelt, Daten zu den zwei Dummy-Wortleitungen DWL1, DWL0 zu senden, die die Phasen der Leitungen invertieren.
Wenn ein DRAM mit einer Schaltung, wie sie in Fig. 24 dargestellt ist, ohne Bondieren des DWL-Umschalt- Anschlußfleckens 82 und des Dateneingangs-Anschlußfleckens 83 gepackt wird, ist das Potential des DWL-Umschalt- Anschlußfleckens 82 auf dem Pegel von Vss unter dem gepackten Zustand, und beide der zwei Transistoren 97, 98 werden eingeschaltet, während die Potentiale der Dummy-Wortleitungen DWL1 und DWL0 nicht erhöht werden.
Wenn andererseits der DWL-Umschalt-Anschlußflecken 82 zur Zeit des DRAM-Sortiertests zum Pegel "H" geschaltet wird, werden beide der zwei CMOS-Übertragungsgatter 93, 94 eingeschaltet, so daß die Ausgabe der DWL-Treiberschaltung 81 zu den Dummy-Wortleitungen DWL1, DWL0 in entgegengesetzter Phase nach einem Laufen durch die Exklusiv-ODER-Schaltung 92 als eine Funktion des Eingangspegels des Dateneingangs- Anschlußfleckens 83 gesendet wird.
Fig. 25 ist eine Kurve, die Wellenformen einiger Bauteile des DRAM der Fig. 24 zeigt, die erhalten werden, wenn er zum Auslesen von Daten arbeitet.
Da ein Entzerrungssignal /EQ in einem Standby-Zustand auf dem "H"-Pegel ist, wird das Bitleitungspaar (BL, /BL) mit dem Bitleitungs-Vorladepotential VBL verbunden. Es ist hier angenommen, daß im vorangehenden Operationszyklus beispielsweise Daten "0" in die Speicherzelle MC geschrieben sind, und daß der DWL-Umschalt-Anschlußflecken 82 auf den "H"-Pegel eingestellt ist, wohingegen der Dateneingangs- Anschlußflecken 83 auf den "L"-Pegel eingestellt ist. Unter dieser Bedingung ist die Dummy-Wortleitung DWL0 auf dem "H"- Pegel, und die Dummy-Wortleitung DWL1 ist auf dem "L"-Pegel.
Wenn eine Ausleseoperation gestartet wird, wird die Wortleitung WL zum "H"-Pegel geschaltet, um Daten "0", die in die Speicherzelle MC geschrieben worden sind, auf die Bitleitung BL auszulesen, und das Potential der Bitleitung BL fällt ab. Zu dieser Zeit schaltet die Dummy-Wortleitung DWL1 vom "L"-Pegel zum "H"-Pegel, und die Dummy-Wortleitung DWL0 schaltet vom "H"-Pegel zum "L"-Pegel. Dann wird das Potential der BL-Leitung durch die Koppelkapazität der Kapazitäten C1, C0 etwas erhöht, so daß die Differenz der Potentiale des Bitleitungspaars (BL, /BL) und der Erfassungsüberschuß geschmälert wird.
Wenn gegensätzlich dazu im vorangehenden Operationszyklus Daten "1" in die Speicherzelle MC geschrieben worden sind, wird der DWL-Umschalt-Anschlußflecken 82 zum "H"-Pegel geschaltet, und der Dateneingangs-Anschlußflecken 83 wird auch zum "H"-Pegel geschaltet, wenn die Daten ausgelesen werden. Dann wird die Beziehung zwischen dem Potential der Dummy-Wortleitung DWL1 und jenem der Dummy-Wortleitung DWL0 umgekehrt, so daß die Differenz der Potentiale des Bitleitungspaars (BL, /BL) und der Erfassungsüberschuß wiederum geschmälert werden.
Wie es oben beschrieben ist, ist die DWL-Potential- Steuerschaltung 91 des in Fig. 24 dargestellten DRAM mit einer ersten Auswahleigenschaft versehen, daß sie entweder die zwei Dummy-Wortleitungen DWL1, DWL0 in entgegengesetzten Phasen aktivieren kann, oder beide von ihnen inaktiv halten, und mit einer zweiten Auswahleigenschaft, daß sie die Phasen der zwei Dummy-Wortleitungen DWL1, DWL0 invertieren kann, wenn die zwei Dummy-Wortleitungen DWL1, DWL0 in entgegengesetzter Phase mittels der ersten Auswahleigenschaft aktiviert sind.
Somit kann dann, wenn DRAMs einem Sortiertest gemäß der Erfindung nach der Beendigung der Wafer- Verarbeitungsoperation unterzogen werden, die Potential- oder Stromdifferenz zwischen dem Bitleitungspaar für die Speicherzelle, die die auszulesenden Daten speichern, zwangsweise reduziert werden, um die Datenausleseüberschüsse der Speicherzelle durch einfaches Umkehren der Phasenbeziehung zwischen der ersten Dummy-Wortleitung und der zweiten Dummy-Wortleitung zu schmälern. Folglich können Speicherzellen, denen schmale Einschreib-/Ausleseüberschüsse eigen sind, auf einfache Weise als defekte Speicherzellen identifiziert werden.
Fig. 26 ist ein Schaltungsdiagramm eines Teils eines weiteren Ausführungsbeispiels eines DRAM der vorliegenden Erfindung.
Der DRAM der Fig. 26 ist derselbe wie jener der Fig. 22, außer daß er keine Dummy-Zellen hat und ein Erfassungssystem verwendet, wo das Potential zum Auslesen von Daten aus einer Speicherzelle mit dem Bitleitungs-Vorladepotential verglichen wird.
Im Schaltungsdiagramm der Fig. 26 bezeichnet 100 eine Bitleitungs-Vorladeschaltung, /BPS ein Bitleitungs- Vorladesignal, 101 eine Bitleitungs-Vorladepotentialleitung auf der Bitleitungs-BL-Seite, 102 eine Bitleitungs- Vorladepotentialleitung auf der Bitleitungs-/BL-Seite, 103 eine interne VBL-Erzeugungsschaltung, 104 einen VBL-Umschalt- Anschlußflecken, 105 einen externen VBL-Eingangs- Anschlußflecken, 106 einen externen /VBL-Anschlußflecken, und 107 eine Intern-VBL/Extern-VBL-Umschaltschaltung. Die Intern- VBL/Extern-VBL-Umschaltungschaltung 107 weist vier N-Kanal- Transistoren 108 bis 111, einen CMOS-Inverter 112 und einen hohen Widerstand 90 auf.
Die Intern-VBL/Extern-VBL-Umschaltungschaltung 107 ist dazu entwickelt, selektiv die Ausgabe (internes VBL) der Intern- VBL-Erzeugungsschaltung 103 oder die Eingabe des Extern-VBL- Eingangs-Anschlußfleckens 105 und jene des Extern-/VBL- Eingangs-Anschlußfleckens 106 zu empfangen und sie zu den Bitleitungs-Vorladepotentialleitungen 101, 102 zuzuführen.
Der VBL-Umschalt-Anschlußflecken 104 ist über den hohen Widerstand 90 mit dem Vss-Potential verbunden. Wenn der VBL- Umschalt-Anschlußflecken 104 auf dem "L"-Pegel ist, werden die N-Kanal-Transistoren 108, 109 eingeschaltet, und die N- Kanal-Transistoren 110, 111 werden ausgeschaltet, so daß die Ausgabe der Intern-VBL-Erzeugungsschaltung 103 mittels der N- Kanal-Transistoren 108, 109 zu den Bitleitungs- Vorladeleitungen 101, 102 gesendet wird.
Wenn andererseits der VBL-Umschalt-Anschlußflecken 104 auf den "H"-Pegel eingestellt ist, werden die N-Kanal- Transistoren 108, 109 ausgeschaltet, und die N-Kanal- Transistoren 110, 111 werden eingeschaltet, so daß die Eingabe des Extern-VBL-Eingangs-Anschlußfleckens 105 und jene des Extern-/VBL-Eingangs-Anschlußfleckens 106 mittels der N- Kanal-Transistoren 110, 111 zu den Bitleitungs- Vorladepotentialleitungen 101, 102 gesendet werden.
Wenn ein DRAM mit einer Schaltung, wie sie in Fig. 26 dargestellt ist, ohne Bondieren des VBL-Umschalt- Anschlußfleckens 104, des Extern-VBL-Eingangs- Anschlußfleckens 105 und des Extern-/VBL-Eingangs- Anschlußfleckens 106 gepackt wird, ist das Potential des VBL- Umschalt-Anschlußfleckens 104 auf dem Pegel von Vss unter dem gepackten Zustand, und die Ausgabe der Intern-VBL- Erzeugungsschaltung 103 wird zu den Bitleitungs- Vorladepotentialleitungen 101, 102 gesendet.
Wenn andererseits der VBL-Umschalt-Anschlußflecken 104 zur Zeit des DRAM-Sortiertests auf den "H"-Pegel eingestellt ist, werden die Eingabe des Extern-VBL-Eingangs-Anschlußfleckens 105 und jene des Extern-/VBL-Eingangs-Anschlußfleckens 106 zu den Bitleitungs-Vorladepotentialleitungen 101, 102 gesendet.
Fig. 27 ist eine Kurve, die Wellenformen einiger Bauteile des DRAM der Fig. 26 zeigt, die erhalten werden, wenn er zum Auslesen von Daten arbeitet.
Da das Bitleitungs-Vorladesignal /BPC in einem Standby- Zustand auf dem "H"-Pegel ist, wird die Bitleitungs- Vorladeschaltung 100 eingeschaltet. Wenn hier angenommen wird, daß der VBL-Umschalt-Anschlußflecken 104 beispielsweise auf den "H"-Pegel eingestellt ist, wird die Bitleitung BL mit dem Extern-VBL-Eingangs-Anschlußflecken 105 verbunden, und die Bitleitung /BL wird mit dem Extern-/VBL-Eingangs- Anschlußflecken 106 verbunden. Wenn Daten "0" in die Speicherzelle MC geschrieben worden sind, wird die Beziehung [Eingangspotential VBL des Extern-VBL-Eingangs- Anschlußfleckens 105 > Eingangspotential /VBL des Extern- /VBL-Eingangs-Anschlußfleckens 106] beibehalten.
Wenn eine Ausleseoperation gestartet wird, wird die Wortleitung WL zum "H"-Pegel geschaltet, um Daten "0", die in die Speicherzelle MC geschrieben worden sind, auf die Bitleitung BL auszulesen, und das Potential der Bitleitung BL fällt ab. Somit gibt es jedoch noch eine Differenz zwischen den von extern angelegten Spannungen (VBL, /VBL), und daher werden die Differenz der Potentiale des Bitleitungspaars (BL, /BL) unter dieser Bedingung verglichen mit der Differenz der Potentiale unter der Bedingung, wo beide Bitleitungen (BL, /BL) auf ein gleiches Potential vorgeladen sind, und folglich der Erfassungsüberschuß geschmälert.
Wenn gegensätzlich dazu Daten "1" in die Speicherzelle MC geschrieben worden sind, kann die Differenz der Potentiale des Bitleitungspaars (BL, /BL) wiederum schmäler gemacht werden als die Differenz der entsprechenden Potentiale unter der Bedingung, wo beide Bitleitungen (BL, /BL) auf ein gleiches Potential vorgeladen sind und folglich wird der Erfassungsüberschuß geschmälert, und folglich wird der Erfassungsüberschuß durch Beibehalten der Beziehung [Eingangspotential VBL des Extern-VBL-Eingangs- Anschlußfleckens 105 < Eingangspotential /VBL des Extern- /VBL-Eingangsanschlußfleckens 106].
Während Vorladespannungen (VBL, /VBL) an das Bitleitungspaar (BL, /BL) jeweils über den Extern-VBL-Eingangs- Anschlußflecken 105 und den Extern-/VBL-Eingangs- Anschlußflecken 106 angelegt werden, um das Leitungspaar auf jeweilige Potentiale zu bringen, die voneinander unterschiedlich sind, wie es oben beschrieben ist, können solche Vorladespannungen (VBL, /VBL) alternativ innerhalb des Speicherchips ohne irgendein Problem zu verursachen erzeugt werden.
Das Ausführungsbeispiel des DRAM, wie es oben unter Bezugnahme auf Fig. 26 beschrieben ist, ist mit einer Vorladeschaltung 100 zum Vorladen des Bitleitungspaars (BL, /BL) mit jeweiligen Spannungen versehen, die voneinander unterschiedlich sind.
Somit kann dann, wenn DRAMs einem Sortiertest gemäß der Erfindung nach der Beendigung einer Wafer- Verarbeitungsoperation unterzogen werden, die Potential- oder Stromdifferenz zwischen dem Bitleitungspaar für die Speicherzelle die die auszulesenden Daten speichert, zwangsweise reduziert werden, um die Datenausleseüberschüsse der Speicherzelle durch einfaches Vorladen des Bitleitungspaars (BL, /BL) mit jeweiligen Spannungen zu schmälern, die voneinander unterschiedlich sind. Folglich können Speicherzellen, denen schmale Einschreib/Auslese- Überschüsse eigen sind, auf einfache Weise als defekte Speicherzellen identifiziert werden.
Jede der Fig. 28, 30 und 32 ist ein Schaltungsdiagramm eines Teils eines DRAM, auf welchen das Verfahren zum Durchführen eines Sortiertests an Halbleiterspeichern der Erfindung angewendet wird.
Der DRAM der Fig. 28 ist derselbe wie jener der Fig. 22, außer daß er eine Technik zum Erfassen des Potentials zum Auslesen von Daten aus der Speicherzelle durch Vergleichen von ihnen mit dem Dummyzellen-Datenauslesepotential und durch Steuern des Dummyzellen-Dateneinschreibpotentials verwendet.
In Fig. 28 bezeichnet DC Dummyzellen, die mit jeweiligen Bitleitungen (BL, /BL) auf einer Eins-zu-Eins-Basis verbunden sind, DWL eine Dummy-Wortleitung, 120 eine Dummy- Einschreibschaltung, 121 eine Dummy- Einschreibpotentialleitung, VDC ein Dummy- Einschreibpotential, 113 eine Intern-VDC-Erzeugungsschaltung, 114 einen VDC-Umschalt-Anschlußflecken, 115 einen Extern-VDC- Eingangs-Anschlußflecken und 116 eine Intern-VDC/Extern-VDC- Umschaltschaltung. Die Umschaltschaltung 116 weist zwei CMOS- Schalter 117, 118 und einen CMOS-Inverter 119 auf.
Es ist hier angenommen, daß die Kapazität der Speicherzelle MC und jene der Dummyzelle DC gleich groß CS ist und daß die Kapazität jedes Bitleitungspaars (BL, /BL) gleich CBL ist.
Der VDC-Umschalt-Anschlußflecken 114 und die Intern- VDC/Extern-VDC-Umschaltschaltung 116 sind dazu entworfen, selektiv die Ausgabe (Intern-VDC) der Intern-VDC- Erzeugungsschaltung 113 oder die Eingabe (Extern-VDC) des Extern-VDC-Eingangs-Anschlußfleckens 115 zur Dummyzellen- Einschreibpotentialleitung 121 zuzuführen.
Wenn der VDC-Umschalt-Anschlußflecken 114 auf den "L"-Pegel (Vss-Potential) eingestellt ist, wird die Ausgabe der Intern- VDC-Erzeugungsschaltung 113 mittels des CMOS-Schalters 117 zur Dummyzellen-Einschreibpotentialleitung 121 gesendet.
Wenn andererseits der VDC-Umschalt-Anschlußflecken 114 auf den "H"-Pegel eingestellt ist, wird die Eingabe vom Extern- VDC-Eingangs-Anschlußflecken 115 mittels des CMOS-Schalters 118 zur Dummyzellen-Einschreibpotentialleitung 121 gesendet.
Der VDC-Umschalt-Anschlußflecken 114 ist durch den hohen Widerstand R mit dem Vss-Potential verbunden, und dann, wenn ein DRAM mit einer Schaltung, wie sie oben beschrieben ist, in einem normalen Gehäuse ohne Bondieren des VDC-Umschalt- Anschlußfleckens 114 und des Extern-VDC-Eingangs- Anschlußfleckens 115 abgedichtet ist, wird die Ausgabe der Intern-VDC-Erzeugungsschaltung 113 unter dem gepackten Zustand zur Dummyzellen-Einschreibpotentialleitung 121 gesendet.
Wenn andererseits der VDC-Umschalt-Anschlußflecken 114 zur Zeit des Sortiertests auf den "H"-Pegel eingestellt wird, wird die Eingabe des Extern-VDC-Eingangs-Anschlußfleckens 115 zur Dummyzellen-Einschreibpotentialleitung 121 gesendet.
Fig. 29 ist eine Kurve, die Wellenformen der Schaltung der Fig. 28 zeigt, die erhalten werden, wenn sie zum Auslesen von Daten arbeitet.
Da das Entzerrersignal /EQL in einem Standby-Zustand auf dem "H"-Pegel ist, wird das Bitleitungspaar (BL, /BL) mit dem Bitleitungs-Vorladepotential VBL verbunden, und die Dummyzelle DC wird mit dem Dummyzellen-Einschreibpotential VDC verbunden. Entweder Daten "0" oder Daten "1" sind im vorangehenden Operationszyklus in die Speicherzelle MC geschrieben.
Wenn das /RAS-(Reihenadressenhinweis-)Signal auf den "L"- Pegel (Aktivierungspegel) geschaltet wird, um eine Ausleseoperation zu starten, werden die Wortleitung WL und die Dummy-Wortleitung DWL auf den "H"-Pegel geschaltet, um Daten, die jeweils in die Speicherzelle MC und die Dummyzelle DC geschrieben sind, auf die jeweiligen Bitleitungen BL und /BL auszulesen.
Da die elektrische Ladung unter dem Standby-Zustand und während der Ausleseoperation erhalten wird, wenn das Potential der Bitleitung /BL nach der Datenausleseoperation als V/BL' angenommen wird, bleibt die folgende Formel wahr.
(VDC - VPL)CS + VBL · CBL = (V/BL' - VPL)CS + V/HL' · CBL
Somit wird das Potential V/BL' der Bitleitung /BL nach der Datenausleseoperation durch nachfolgende Gleichung ausgedrückt.
V/BL' = (VBL · CBL + CS · VDC)/(CBL + CS)
Wenn andererseits das Potential der Speicherzelle, die mit der Bitleitung BL verbunden ist, unter einem Standby-Zustand als VCELL angenommen wird, wird der Wert von VCELL gleich Vcc, wenn Daten "1" ausgelesen werden und 0V, wenn Daten "0" ausgelesen werden. Wenn das Potential der Bitleitung BL nach der Datenausleseoperation als VBL' angenommen wird, und unter Berücksichtigung, daß die elektrische Ladung erhalten wird, wird die folgende Gleichung erhalten.
(VCELL - VPL)CS + VBL · CBL = (VBL' - VPL)CS + VBL' · CBL
Somit wird das Potential VBL' der Bitleitung BL nach der Datenausleseoperation durch nachfolgende Gleichung ausgedrückt:
VBL' = (VBL · CBL + CS · VCELL)/(CBL + CS)
Da der Erfassungsüberschuß als die Differenz der Potentiale des Bitleitungspaars (BL, /BL) definiert ist, kann folgende Gleichung erhalten werden:
V/BL' - VBL' = {CS(VDC - VCELL)}/(CBL + CS) ...(1)
Aus der obigen Gleichung (1) ist zu sehen, daß der Erfassungsüberschuß nicht auf die Bitleitungs-Vorladespannung VBL und auch nicht auf die Kapazitätsplattenspannung VPL bezogen ist, und einzig von der Dummyzellen- Einschreibspannung VDC abhängt.
Anders ausgedrückt kann der Erfassungsüberschuß dadurch geschmälert werden, daß man die externe VDC-Eingabe nahe zur Versorgungsspannung Vcc bringt, wenn Daten "1" ausgelesen werden, wohingegen er dadurch geschmälert werden kann, daß man die externe VDC-Eingabe nahezu 0V bringt, wenn Daten "0" ausgelesen werden, so daß Speicherzellen, denen schmale Einschreib/Auslese-Überschüsse eigen sind, als defekte Speicherzellen identifiziert werden können.
Der DRAM der Fig. 30 ist derselbe wie jener der Fig. 26, außer daß er eine Technik zum Anlegen des Potentials des Bitleitungs-Vorladepotentials VBL an das Bitleitungspaar (BL, /BL) verwendet.
In Fig. 30 bezeichnet 80 eine Bitleitungs- Vorladeentzerrungsschaltung, 131 eine Bitleitungs- Vorladepotentialleitung, 134 einen VBL-Umschalt- Anschlußflecken, 135 einen Extern-VBL-Eingangs- Anschlußflecken, und 116 eine Intern-VBL/Extern-VBL- Umschaltschaltung. Es ist hier angenommen, daß die Kapazität der Speicherzelle MC gleich CS ist, und daß die Kapazität jedes Bitleitungspaars (BL, /BL) gleich CBL ist.
Der VBL-Umschalt-Anschlußflecken 134 und die Intern- VBL/Extern-VBL-Umschaltschaltung 116 sind dazu entworfen, selektiv die Ausgabe (Intern-VBL) der Intern-VBL- Erzeugungsschaltung 103 oder die Eingabe (Extern-VBL) des Extern-VBL-Eingangs-Anschlußfleckens 134 zur Bitleitungs- Vorladepotentialleitung 131 zuzuführen.
Wenn der VBL-Umschalt-Anschlußflecken 134 auf den "L"-Pegel eingestellt ist, wird die Ausgabe der Intern-VBL- Erzeugungsschaltung 103 mittels des CMOS-Schalters 117 zur Bitleitungs-Vorladepotentialleitung 131 gesendet.
Wenn andererseits der VBL-Umschalt-Anschlußflecken 134 auf den "H"-Pegel eingestellt ist, wird die Eingabe vom Extern- VBL-Eingangs-Anschlußflecken 135 mittels des CMOS-Schalters 118 zur Bitleitungs-Vorladepotentialleitung 131 gesendet.
Der VBL-Umschalt-Anschlußflecken 134 ist mittels eines hohen Widerstands R mit dem Vss-Potential verbunden, und dann, wenn ein DRAM mit einer Schaltung, wie sie oben beschrieben ist, in einer normalen Packung ohne Bondieren des VBL-Umschalt- Anschlußfleckens 134 und des Extern-VBL-Eingangs- Anschlußfleckens 135 abgedichtet ist, wird die Ausgabe der Intern-VBL-Erzeugungsschaltung 103 unter dem gepackten Zustand zur Bitleitungs-Vorladepotentialleitung 131 gesendet.
Wenn andererseits der VBL-Umschalt-Anschlußflecken 134 zur Zeit des Sortiertests auf den "H"-Pegel eingestellt ist, wird die Eingabe des Extern-VBL-Eingangs-Anschlußfleckens 135 zur Bitleitungs-Vorladepotentialleitung 131 gesendet.
Fig. 31 ist eine Kurve, die Wellenformen der Schaltung der Fig. 30 zeigt, die erhalten werden, wenn sie zum Auslesen von Daten arbeitet.
Da das Entzerrungssignal/EQL in einem Standby-Zustand auf dem "H"-Pegel ist, wird das Bitleitungspaar (BL, /BL) mit dem Bitleitungs-Vorladepotential VBL verbunden. Entweder Daten "0" oder Daten "1" sind im vorangehenden Operationszyklus in die Speicherzelle MC geschrieben.
Wenn eine Datenausleseoperation gestartet wird, wird die Wortleitung WL zum "H"-Pegel geschaltet, und die in die Speicherzelle MC geschriebenen Daten werden auf die Bitleitung BL ausgelesen. Da die andere Bitleitung /BL des Bitleitungspaars nicht mit der Dummyzelle verbunden ist, wird ihr Potential nach der Datenausleseoperation nicht geändert. Somit wird das Potential V/BL' der Bitleitung /BL nach der Datenausleseoperation durch nachfolgende Formel ausgedrückt.
V/BL' = VBL
Wenn andererseits das Potential der mit der Bitleitung BL verbundenen Speicherzelle unter einem Standby-Zustand als VCELL angenommen wird, wird der Wert von VCELL gleich Vcc, wenn Daten "1" ausgelesen werden, und 0V, wenn Daten "0" ausgelesen werden. Dann wird das Potential VBL' der Bitleitung BL nach der Datenausleseoperation aufgrund des Erhaltungssatzes für elektrische Ladung durch nachfolgende Gleichung ausgedrückt.
(VCELL - VPL)CS + VBL · CBL = (VBL' - VPL)CS + VBL' · CBL
Somit wird das Potential VBL' der Bitleitung BL nach der Datenausleseoperation durch nachfolgende Gleichung ausgedrückt:
VBL' = (VBL · CBL + CS · VCELL)/(CBL + CS)
Da der Erfassungsüberschuß als die Differenz der Potentiale des Bitleitungspaars (BL, /BL) definiert ist, kann folgende Gleichung erhalten werden.
V/BL' - VBL' = (CS(VBL - VCELL))/(CBL + CS) ...(2)
Aus der obigen Gleichung (2) ist zu sehen, daß der Erfassungsüberschuß von der Bitleitungs-Vorladespannung VBL abhängt.
Anders ausgedrückt kann der Erfassungsüberschuß geschmälert werden, indem man die Extern-VBL-Eingabe nahe zur Versorgungsspannung Vcc bringt, wenn Daten "1" ausgelesen werden, wohingegen er geschmälert werden kann, indem man die Extern-VBL-Eingabe nahe zu 0V bringt, wenn Daten "0" ausgelesen werden, so daß Speicherzellen, denen schmale Überschüsse eigen sind, als defekte Speicherzellen identifiziert werden können.
Der DRAM der Fig. 32 ist derselbe wie jener der Fig. 30, außer daß er eine Technik zum Steuern des Speicherzellen- Kondensatorplattenpotentials VBL verwendet.
In Fig. 32 bezeichnet 151 eine Kondensatorplattenpotentialleitung 151, 153 eine Intern-VBL- Erzeugungsschaltung, 154 einen VPL-Umschalt-Anschlußflecken, 155 einen Extern-VPL-Eingangs-Anschlußflecken, und 156 eine Intern-VPL/Extern-VPL-Umschaltschaltung. Es ist hier angenommen, daß die Kapazität der Speicherzelle MC gleich CS ist, und daß die Kapazität jedes Bitleitungspaars (BL, /BL) gleich CBL ist.
Der VPL-Umschalt-Anschlußflecken 154 und die Intern- VPL/Extern-VPL-Umschaltschaltung 156 sind dazu entworfen, selektiv die Ausgabe (Intern-VPL) der Intern-VPL- Erzeugungsschaltung 153 oder die Eingabe (Extern-VPL) des Extern-VPL-Eingangs-Anschlußfleckens 155 zur Kondensatorplattenpotentialleitung 151 zuzuführen.
Wenn der VPL-Umschalt-Anschlußflecken 154 auf den "L"-Pegel eingestellt ist, wird die Ausgabe der Intern-VPL- Erzeugungsschaltung 153 mittels des CMOS-Schalters 117 zur Kondensatorplattenpotentialleitung 151 gesendet.
Wenn andererseits der VPL-Umschalt-Anschlußflecken 154 auf den "H"-Pegel eingestellt ist, wird die Eingabe vom Extern- VPL-Eingangs-Anschlußflecken 155 mittels des CMOS-Schalters 118 zur Kondensatorplattenpotentialleitung 151 gesendet.
Der VPL-Umschalt-Anschlußflecken 154 ist mittels eines hohen Widerstands R mit dem Vss-Potential verbunden, und dann, wenn ein DRAM mit einer Schaltung, wie sie oben beschrieben ist, in einem normalen Gehäuse ohne Bondieren des VPL-Umschalt- Anschlußfleckens 154 und des Extern-VPL-Eingangs- Anschlußfleckens 155 abgedichtet ist, wird die Ausgabe der Intern-VPL-Erzeugungsschaltung 153 unter dem gepackten Zustand zur Kondensatorplattenpotentialleitung 151 gesendet.
Wenn andererseits der VPL-Umschalt-Anschlußflecken 154 zur Zeit des Sortiertests auf den "H"-Pegel eingestellt ist, wird eine Eingabe des Extern-VPL-Eingangs-Anschlußfleckens 155 zur Kondensatorplattenpotentialleitung 151 gesendet.
Fig. 33 ist eine Kurve, die Wellenformen der Schaltung der Fig. 32 zeigt, die erhalten werden, wenn sie zum Auslesen von Daten arbeitet.
Da das Entzerrungssignal /EQL in einem Standby-Zustand auf dem "H"-Pegel ist, wird das Bitleitungspaar (BL, /BL) mit dem Bitleitungs-Vorladepotential VBL verbunden. Entweder Daten "0" oder Daten "1" sind im vorangehenden Operationszyklus in die Speicherzelle MC geschrieben.
Wenn eine Datenausleseoperation gestartet wird, wird die Wortleitung WL zum "H"-Pegel geschaltet und die in die Speicherzelle MC geschriebenen Daten werden auf die Bitleitung BL ausgelesen. Da die andere Bitleitung /BL des Bitleitungspaars nicht mit der Dummyzelle verbunden ist, wird ihr Potential nach der Datenausleseoperation nicht geändert. Somit wird das Potential V/BL' der Bitleitung /BL nach der Datenausleseoperation durch die nachfolgende Formel ausgedrückt:
V/BL' = VBL
Andererseits ist hier angenommen, daß das Kondensatorplattenpotential VPL zwischen der Zeit eines Einschreibens von Daten und jener eines Auslesens von Daten schwankt, das Kondensatorplattenpotential zu der Zeit eines Einschreibens von Daten gleich VPLW ist, das Kondensatorplattenpotential zur Zeit eines Auslesens von Daten gleich VPLR ist. Wenn das Potential der mit der Bitleitung BL verbundenen Speicherzelle unter einem Standby- Zustand als VCELL angenommen wird, wird der Wert von VCELL gleich Vcc, wenn Daten "1" ausgelesen werden, und 0V, wenn Daten "0" ausgelesen werden. Dann wird das Potential VBL' der Bitleitung BL nach der Datenausleseoperation aufgrund des Erhaltungssatzes für eine elektrische Ladung durch nachfolgende Gleichung ausgedrückt:
(VCELL - VPLW)CS + VBL · CBL = (VBL' - VPLR)CS + VBL' · CBL
Somit wird das Potential der Bitleitung BL nach der Datenausleseoperation durch nachfolgende Gleichung ausgedrückt.
VBL' = {VBL · CBL + CS(VCELL - VPLW + VPLR)} (CBL + CS)
Da der Erfassungsüberschuß als die Differenz der Potentiale des Bitleitungspaars (BL, /BL) definiert ist, kann, folgende Gleichung erhalten werden.
V/BL' - VBL' = CS(VBL - VCELL + VPLW - VPLR)/ (CBL + CS) ...(3)
Aus der obigen Gleichung (3) ist zu sehen, daß der Erfassungsüberschuß von den Differenzen zwischen dem Kondensatorplattenpotential VPLW zur Zeit eines Einschreibens von Daten und dem Kondensatorplattenpotential VPLR zur Zeit eines Auslesens von Daten abhängt. Anders ausgedrückt kann der Erfassungsüberschuß geschmälert werden, indem man das Kondensatorplattenpotential VPLW zur Zeit eines Einschreibens von "1"-Daten gering macht, und das Kondensatorplattenpotential VPLR zur Zeit eines Auslesens von "1"-Daten hoch macht, oder indem man das Kondensatorplattenpotential VPLW zur Zeit eines Einschreibens von "0"-Daten hoch macht und das Kondensatorplattenpotential VPLR zur Zeit eines Auslesens von "0"-Daten niedrig macht, so daß Speicherzellen, denen schmale Überschüsse eigen sind, als defekte Speicherzellen identifiziert werden können.
Die vorliegende Erfindung ist nicht auf das oben unter Bezugnahme auf die beigefügten Zeichnungen beschriebene Ausführungsbeispiel beschränkt. Es kann innerhalb des Schutzumfangs der vorliegenden Erfindung modifiziert werden.

Claims

1. Halbleiterspeicher, der folgendes aufweist:

eine Speicherzellenanordnung vom dynamischen Typ (10) mit einer Vielzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, einer Vielzahl von Wortleitungen (WL1 - WLm), die jeweils die Speicherzellen derselben Zeile verbinden, und einer Vielzahl von Bitleitungen (BL1, - BLn, ), die Paare komplementärer Bitleitungen bilden, wobei jede der Bitleitungen die Speicherzellen derselben Spalte verbinden;

einen Dummyzellenabschnitt (11), der eine erste Gruppe von Kapazitäten (C), eine zweite Gruppe von Kapazitäten (C), eine erste Dummy-Wortleitung (DWL), die mit einer der komplementären Bitleitungen jedes Paars durch eine Kapazität der ersten Gruppe verbunden ist, und eine zweite Dummy-Wortleitung (DWL), die mit der anderen der komplementären Bitleitungen jedes Paars durch eine Kapazität der zweiten Gruppe verbunden ist, aufweist;

eine Dummy-Wortleitungspotential-Steuerschaltung (17) zum Aktivieren der Dummy-Wortleitungen, wenn eine ausgewählte der Wortleitungen der Speicherzellenanordnung aktiviert ist,

Leseverstärker (SA1-SAn), die mit jeweiligen komplementären Bitleitungspaaren der Speicherzellenanordnung verbunden sind zum Lesen von Daten aus ausgewählten Speicherzellen der Speicherzellenanordnung auf die zugehörige Bitleitung,

dadurch gekennzeichnet, daß

die Dummy-Wortleitungspotential-Steuerschaltung (17) folgendes aufweist: eine Einrichtung (71-73, 143, 704) zum Steuern eines Potentialpegels, welchen die Dummy- Wortleitungen annehmen können, als eine Funktion eines Dummy-Wortleitungspegel-Steuerpotentials ("143"), das an die Dummy-Wortleitungspotential-Steuerschaltung (17) angelegt wird, und eine Einrichtung (74-79, 144, 702), die zum Empfangen eines Potentials ("144") geeignet ist, zum Auswählen eines Dummy-Wortleitungstreibermodes aus einer Anzahl von zuvor eingerichteten Dummy- Wortleitungstreibermoden, zum selektiven Umschalten der Dummy-Wortleitungen zwischen einem Referenzpotential ("Erde") und dem Potentialpegel als eine Funktion des Potentials zum Auswählen eines Dummy- Wortleitungstreibermodes und als eine Funktion davon, welche der Wortleitungen ausgewählt ist (AOR, AOR/).

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Dummy- Wortleitungspotential-Steuerschaltung (17) eine Einrichtung zum Korrigieren irgendeines Ungleichgewichtszustands aufweist, der zwischen dem "1"- Datenausleseüberschuß und dem "0"-Datenausleseüberschuß einer ausgewählten Speicherzelle existiert.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuereinrichtung (143) einen Anschlußflecken aufweist, der auf dem Speicherchip ausgebildet ist, wo die Dummy-Wortleitungspotential- Steuerschaltung (17) ausgebildet ist, und der mit einem gegebenen Potentialknoten verbunden ist.

4. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Kapazitäten (C) Speicherzellenkapazitäten vom dynamischen Typ sind, die jeweils einen Anschluß haben, der mit der zugehörigen Bitleitung mittels eines MOS-Transistors verbunden ist, der als Übertragungsgatter zu verwenden ist.

5. Halbleiterspeicher nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß er weiterhin folgendes aufweist:

eine Vorladeschaltung (100) zum Vorladen der Leitungen eines ausgewählten Bitleitungspaars, der Speicherzellenanordnung mit elektrischen Ladungen auf unterschiedliche Potentiale in einer Vorladeperiode.

6. Verfahren zum Durchführen eines Sortiertests an einem Halbleiterspeicher nach einem der vorangehenden Ansprüche, gekennzeichnet durch

Anlegen eines Steuersignals an die Steuereinrichtung (43) zur Zeit eines Lesens von Daten aus den Speicherzellen.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Steuersignal von außen angelegt wird.

8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß es durchgeführt wird, während der Halbleiterspeicher noch in dem Zustand eines Wafers ist.

9. Verfahren zum Herstellen eines Halbleiterspeichers als DRAM nach einem der Ansprüche 1 bis 5, das folgende Schritte aufweist:

Ausbilden einer DRAM-Schaltung mit einem redundanten Schaltungsbauteil auf jeder einer Vielzahl von Chipzonen eines Halbleiterwafers zusammen mit einem Anschlußflecken, an den Dummy-Wortleitungspotential- Steuersignale angelegt werden;

Durchführen eines Chipauswahltests zum Aussortieren von Chips mit akzeptierbaren elektrischen Eigenschaften durch Durchführen eines Chipsortiertests an der DRAM- Schaltung; Durchführen eines Verfahrens nach einem der Ansprüche 6 bis 8;

Ersetzen defekter Speicherzellen, die im vorangehenden Schritt erfaßt werden, durch redundante Schaltungen, um die Chips zu erleichtern, die jene defekten Speicherzellen tragen;

individuelles Trennen jeder Chipzone vom stützenden Wafer; und

Zusammenbauen von DRAM-Chips, die im vorangehenden Schritt hergestellt sind, zu IC-Vorrichtungen.