DE3806428A1 - Verfahren und schaltungsanordnung zum ermitteln einer in einem serienbitstrom enthaltenen bitkombination - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Ermitteln einer m Bits umfassenden vorgegebenen ersten Bit­ kombination, welche zusammen mit einer (n-m) Bits umfassenden variablen zweiten Bitkombination eine insgesamt n Bits aufweisen­ de dritte Bitkombination bilden, in einem Serienbitstrom, in welchem die einzelnen Bits der betreffenden dritten Bitkombina­ tion mit einem gleichbleibenden gegenseitigen Abstand zeitlich nacheinander auftreten und in welchem zumindest die erste Bit­ kombination zyklisch wiederholt auftritt, und zum Bestimmen der Bitstellen, in denen in dem Serienbitstrom die zu der zweiten Bitkombination gehörenden Bits auftreten.

Es sind bereits im Zusammenhang mit der Rahmensynchronisierung in Zeitmultiplexsystemen Verfahren bekannt, bei welchen ein der Rahmensynchronisierung dienendes fest vorgegebenes Synchronisier­ wort aus einer Mehrzahl von Bits gebildet ist, die innerhalb ei­ nes Multiplexrahmens in einem vorgegebenen Zeitabstand nacheinan­ der auftreten. Für ein Erkennen eines solchen Synchronisier­ wortes ist in einer die Zeitmultiplexsignale als Serienbitstrom aufnehmenden Empfangseinrichtung eine dem betreffenden fest vor­ gegebenen Synchronisierwort entsprechende Vergleichs-Bitkombina­ tion hinterlegt, welche mit in dem vorgegebenen Zeitabstand auf­ tretenden Bits des empfangenen Serienbitstromes verglichen wird. Dieser Vergleich kann dabei in der Weise erfolgen, daß in der Empfangseinrichtung eine der Anzahl der zu einem Zeitmultiplex- Rahmen gehörenden Bits entsprechende Anzahl von Bits des Serien­ bitstromes aufgesammelt wird und in dem vorgegebenen Zeitab­ stand auftretende Bits parallel mit der Vergleichs-Bitkombina­ tion verglichen werden (DE-AS 28 11 851).

Eine weitere Möglichkeit besteht darin (DE-PS 30 15 744), die zu der Vergleichs-Bitkombination gehörenden Bits bitweise seriell mit den Bits des empfangenen Serienbitstromes zu vergleichen. Das für einen solchen Vergleich jeweils zu benutzende Bit der Vergleichs-Bitkombination ist dabei durch die Anzahl der zuvor für die jeweilige Bitstelle erzielten Übereinstimmungen festge­ legt.

Unabhängig von der Art des Vergleiches wird bei den zuvor ange­ gegebenen bekannten Verfahren zur Rahmensynchronisierung ledig­ lich von einem fest vorgegebenen Synchronisierwort ausgegangen, d. h. es wird immer nur eine vorgegebene Phase des Synchronisier­ wortes berücksichtigt.

Darüber hinaus ist bereits ein Verfahren zur Rahmensynchroni­ sierung bekannt (DE-AS 27 40 997), bei welchem innerhalb eines Zeitmultiplex-Rahmens M, jeweils aus einer Mehrzahl von Datenbits und einem Synchronisierbit bestehende Gruppen übertragen werden. Dabei bilden jeweils S (S < M) aufeinanderfolgende Synchronisier­ bits variable Synchronsierwörter. Für eine Rahmensynchroni­ sierung werden für die einzelnen in aufeinanderfolgenden Gruppen einander entsprechenden Bitstellen S-1 empfangene Bits indivi­ duell aufgesammelt und das als S-te Bit jeweils erwartete Bit für einen bitweisen Vergleich mit den in den jeweiligen Bitstel­ len empfangenen Bits bereitgestellt. Bei einer Übereinstimmung der miteinander verglichenen Bits wird ein Übereinstimmungsim­ puls gewonnen. Aufeinanderfolgende Übereinstimmungsimpulse wer­ den dabei für die einzelnen Bitstellen individuell gezählt. Tritt für eine der Bitstellen eine vorgegebene Anzahl von Übereinstim­ mungsimpulsen auf, so wird ein Rahmensynchronisiersignal abgege­ ben, mit dessen Hilfe der Zeitmultiplexrahmen eingestellt wird.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Weg zu zei­ gen, wie ein Verfahren und eine Schaltungsanordnung der eingangs genannten Art ausgebildet werden können, um innerhalb einer in einer beliebigen Phasenlage auftretenden dritten Bitkombination einerseits eine darin enthaltene erste Bitkombination zu ermit­ teln und andererseits die Bitstellen innerhalb der dritten Bit­ kombination zu bestimmen, in denen bei der jeweiligen Phasenla­ ge zu einer zweiten Bitkombination gehörende Bits auftreten.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfah­ ren der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Verfahrensmerkmale.

Die Erfindung bringt den Vorteil mit sich, daß bei der sequentiel­ len Auswertung der aus dem Serienbitstrom ausgewählten Bits be­ reits sämtliche möglichen Phasenlagen berücksichtigt werden, in welchen die zu der ersten Bitkombination bzw. zweiten Bitkombi­ nation gehörenden Bits innerhalb des Serienbitstromes auftreten können, so daß unabhängig von der gerade vorliegenden Phasen­ lage nach einer der Summe der zu den beiden Bitkombinationen ge­ hörenden Bits entsprechenden Anzahl von Auswertevorgängen eine Information vorliegt, ob die betreffende erste Bitkombination in den gerade in die Auswertung einbezogenen Bitstellen des Serienbitstromes ermittelt ist und, falls dies der Fall ist, in welchen dieser Bitstellen die der zweiten Bitkombination zu­ gehörigen Bits auftreten. Damit ist es beispielsweise möglich, bei einer synchronen Übertragung von Digitalsignalen in einen Serienbitstrom sendeseitig bitweise Bitkombinationen vorgege­ bener Länge einzufügen, von deren Bits ein Teil ein vorgegebenes Synchronisierwort bilden und der verbleibende Teil dieser Bits frei benutzbar für die Übertragung von Steuersignalen und/oder Datensignalen mit einer niedrigen Übertragungsrate benutzt ist. Empfangsseitig können in jeder beliebigen Phasenlage der betref­ fenden Bitkombination Synchronisierwörter schnell erkannt und die Steuersignale bzw. Datensignale darstellenden Bits entspre­ chend der gerade vorliegenden Phasenlage dem Serienbitstrom entnommen werden.

Eine Schaltungsanordnung zur Durchführung des Verfahrens gemäß der vorliegenden Erfindung und deren vorteilhafte Ausgestaltungen ergeben sich aus den Patentansprüchen 2 bis 6. Der Vorteil die­ ser Schaltungsanordnung besteht in dem relativ geringen schal­ tungstechnischen Aufwand für die Ermittlung der genannten Bit­ kombination.

Im folgenden wird die vorliegende Erfindung anhand von Zeich­ nungen beispielsweise näher erläutert.

Fig. 1 zeigt eine Schaltungsanordnung gemäß der vorliegenden Er­ findung,

Fig. 2 zeigt ein Steuerschema, auf das im Zuge der Beschreibung näher eingegangen wird,

Fig. 3 zeigt einen möglichen Aufbau einer in Fig. 1 lediglich schematisch dargestellten Auswerteeinrichtung und

Fig. 4 zeigt Speicheranordnungen, welche alternativ zu den in Fig. 1 dargestellten Speicheranordnungen verwendbar sind.

In Fig. 1 ist eine in einer Digitalsignal-Empfangseinrichtung einsetzbare Schaltungsanordnung zum Erkennen einer in einem Digitalsignal-Serienbitstrom auftretenden, 8 Bit umfassenden Bitkombination dargestellt. Von dieser Bitkombination mögen bei­ spielsweise 5 Bit ein vorgegebenes Synchronisierwort bilden, während die verbleibenden 3 Bits variable Werte (logische Pegel) für die Übertragung von Steuersignalen und/oder Digitalsignalen mit einer geringen Übertragungsrate annehmen können. Der Serien­ bitstrom möge dabei mit einer Übertragungsgeschwindigkeit von 72 kbit/s übertragen werden, wobei nach jeweils 8 Digitalsignal­ bits jeweils 1 Bit der zu der gerade genannten Bitkombination gehörenden Bits eingefügt ist und zumindest die ein Synchroni­ sierwort bildenden Bits zyklisch wiederholt auftreten. Unter Digitalsignale sind dabei Datensignale, Sprachsignale in digitaler Form und/oder Textinformationssignale zu verstehen.

Der genannte Serienbitstrom ist einer Schieberegisteranordnung SR zugeführt, die die einzelnen Bits des Serienbitstromes unter der Steuerung von 72-kHz-Taktimpulsen T 1 aufnimmt. Diese Takt­ impulse werden von einem Taktgenerator T bereitgestellt. Die Schieberegisteranordnung weist ingesamt 9 Registerzellen 1 bis 9 auf, deren Ausgänge an einen Datenselektor DS angeschlos­ sen sind. Dieser Datenselektor schaltet den an einem Ausgang einer ausgewählten Registerzelle der Schieberegisteranordnung auftretenden Serienbitstrom einerseits an einen Dateneingang einer Kippstufe FF und andererseits an eine Verarbeitungsein­ richtung VE durch. Die Kippstufe FF wird an einem Takteingang mit 8-kHz-Taktimpulsen T 2 beaufschlagt, die ebenfalls von dem bereits genannten Taktgenerator T bereitgestellt werden. Unter der Steuerung dieser Taktimpulse treten am Ausgang dieser Kipp­ stufe lediglich Bits auf, die in einem Abstand auftreten, der dem Abstand der in dem Serienbitstrom übertragenen Bits der zu ermittelnden Bitkombination entspricht. Diese von der Kippstufe FF abgegebenen Bits werden ersten Eingängen von 8 gesonderten Vergleichern V 1 bis V 8 einer Vergleicheranordnung VGL zuge­ führt. Zweite Eingänge dieser Vergleicher sind an Ausgänge Z 1 a bis Z 8 a einer beispielsweise aus einer Lesespeicheranordnung (ROM, PROM) gebildeten Speichermatrix SP 1 angeschlossen. Dritte Eingänge dieser Vergleicher sind schließlich mit Ausgängen Z 1 b bis Z 8 b einer weiteren, ebenfalls beispielsweise aus einer Le­ sespeicheranordnung gebildeten zweiten Speichermatrix SP 2 ver­ bunden.

Die Speichermatrix SP 1 weist 8 den Ausgängen Z 1 a bis Z 8 a zuge­ ordnete Zeilen und 8 Spalten S 1 b bis S 8 b auf. In den Zeilen sind Vergleichs-Bitkombinationen gespeichert, welche den mög­ lichen 8 Phasenlagen der zu ermittelnden Bitkombinationen ent­ sprechen. Dabei ist in den Bitstellen, in denen die zuvor ge­ nannten variablen Bits auftreten, eine willkürlich festgelegte Bitkombination gespeichert.

Die Speichermatrix SP 2 weist ebenfalls 8 Zeilen und 8 Spalten auf. In den Zeilen, die den zuvor genannten Ausgängen Z 1 b bis Z 8 b zugeordnet sind, sind Maskier-Bitkombinationen gespeichert, auf die im folgenden noch näher eingegangen wird. Die Spalten dieser Speichermatrix sind in Fig. 1 mit S 1 b mit S 8 b bezeich­ net.

Die Speichermatrizen SP 1 und SP 2 sind von einer Modulo-8-Zähler­ anordnung Z her durch Abgabe von den Zählerständen entsprechen­ den Adressensignalen jeweils derart ansteuerbar, daß die in den einzelnen Spalten gespeicherten Bits der 8 Vergleichs-Bitkombi­ nationen bzw. Maskier-Bitkombinationen nacheinander an den Ausgängen Z 1 a bzw. Z 8 a bzw. Z 1 b bis Z 8 b bereitstehen. Die Zähler­ anordnung Z erhält dafür 8-kHz-Taktimpulse T 2 von dem Taktge­ nerator T her zugeführt.

Sämtliche Vergleicher V 1 bis V 8, von denen in Fig. 1 lediglich die Vergleicher V 1 und V 8 dargestellt sind, weisen einen Auf­ bau auf, wie er als Beispiel für den Vergleicher V 1 angegeben ist. Danach stellen die bereits genannten ersten und zweiten Eingänge eines Vergleichers Eingänge eines EXKLUSIV-ODER- Gliedes G 1 dar. Der Ausgang dieses EXKLUSIV-ODER-Gliedes ist mit einem ersten Eingang eines insgesamt 3 Eingänge aufweisen­ den UND-Gliedes G 2 verbunden. Ein zweiter Eingang stellt den bereits genannten dritten Eingang eines Vergleichers dar, der mit einem der Ausgänge Z 1 b bis Z 8 b der Speichermatrix SP 2 ver­ bunden ist. Dieser Eingang invertiert ein ihm zugeführtes Eingangssignal. Einem dritten Eingang des UND-Gliedes G 2 sind schließlich die bereits genannten 8-kHz-Taktimpulse T 2 zuge­ führt. Mit diesen Taktimpulsen wird der jeweilige Vergleicher für die Abgabe eines Vergleichsergebnisses freigegeben. Das UND- Glied G 2 stellt im übrigen den Ausgang des jeweiligen Verglei­ chers dar.

Die Ausgänge der Vergleicher V 1 bis V 8 sind jeweils mit einem Rücksetzeingang einer von 8 Registerzellen eines Registers Reg verbunden. Die Rücksetzeingänge sind entsprechend ihrer Zuord­ nung zu den einzelnen Vergleichern mit E 1 bis E 8 bezeichnet. Die zugehörigen, mit A 1 bis A 8 bezeichneten Ausgänge dieser Regi­ sterzellen sind mit Eingängen einer Auswerteeinrichtung AE ver­ bunden. Darüber hinaus weist die Auswerteeinrichtung einen wei­ teren Eingang e, der mit einem Steuerausgang der Zähleranordnung Z verbunden ist, und 5 mit a 1, a 2 und B 1 bis B 3 bezeichnete Aus­ gänge auf. Über den Ausgang a 1 steht die Auswerteeinrichtung AE einerseits mit einem Steuereingang ST des Datenselektors DS und andererseits über ein ODER-Glied G 3 mit dem Setzeingang des Re­ gisters Reg in Verbindung. Über diesen Setzeingang sind die zu dem Register Reg gehörenden Registerzellen gleichzeitig in ihren Setzzustand überführbar, der beispielsweise durch einen logi­ schen Pegel "1" festgelegt ist. Der Setzzustand wird im folgen­ den auch als Markierungszustand bezeichnet. Die übrigen Ausgänge a 2 und B 1 bis B 3 der Auswerteeinrichtung sind mit der bereits ge­ nannten Verarbeitungseinrichtung VE verbunden. Der Ausgang a 2 steht darüber hinaus auch noch über das ODER-Glied G 3 mit dem Setzeingang des Registers Reg in Verbindung.

Nachdem zuvor die in Fig. 1 dargestellte Schaltungsanordnung be­ schrieben worden ist, wird nunmehr deren Wirkungsweise in Ver­ bindung mit Fig. 2 beschrieben. Hierzu sei angenommen, daß die zu ermittelnde, in dem Serienbitstrom auftretende Bitkombination aus der Bitfolge 01 nnn 001 bestehe. Dabei bezeichnen nnn diejeni­ gen Bits, die innerhalb dieser Bitkombination variable Werte an­ nehmen können. Entsprechend dieser Bitkombination sind, wie in Fig. 2 angegeben, in den den Ausgängen Z 1 a bis Z 8 a zugeordneten Zeilen der Speichermatrix SP 1 Vergleichs-Bitkombinationen gespei­ chert, die den möglichen 8 Phasenlagen der zu ermittelnden Bit­ kombination entsprechen, wobei für die mit n bezeichneten Bits willkürlich jeweils ein logischer Pegel "1" gespeichert ist.

Den in den Zeilen der Speichermatrix SP 1 gespeicherten Vergleichs- Bitkombinationen ist jeweils eine 8 Bit umfassende Maskier-Bit­ kombination zugeordnet. In einer solchen Maskier-Bitkombination tritt in denjenigen Bitstellen, die den variablen Bits enthalten­ den Bitstellen der zugeordneten Vergleichs-Bitkombination ent­ sprechen, jeweils ein logischer Pegel "1" auf. In den übrigen Bitstellen tritt dagegen jeweils ein logischer Pegel "0" auf. Die den einzelnen Vergleichs-Bitkombinationen zugeordneten Maskier-Bitkombinationen sind, wie in Fig. 2 angegeben, in den Ausgängen Z 1 b bis Z 8 b zugeordneten Zeilen der Speichermatrix SP 2 gespeichert. Die Ziffern geben dabei die Zuordnung zu den in der Speichermatrix SP 1 gespeicherten Vergleichs-Bitkombi­ nationen an.

Zu Beginn eines Suchvorganges befinden sich die Registerzellen des Registers Reg jeweils in ihrem Nichtmarkierungszustand, d. h. in ihnen ist jeweils, wie in Fig. 2 angegeben, ein logischer Pe­ gel "1" gespeichert. Der Datenselektor DS sei zu diesem Zeitpunkt so eingestellt, daß der in die Schieberegisteranordnung SR aufge­ nommene Serienbitstrom über deren Registerzeile 1 (Fig. 1) der Kippstufe FF zugeführt wird. Außerdem möge die Zähleranordnung Z ihren Endzählerstand, beispielsweise 7, eingenommen haben.

Mit dem Auftreten eines 8-kHz-Taktimpulses T 2 wird das von dem Datenselektor DS gerade abgegebene Bit über die Kippstufe FF an die Vergleicher V 1 bis V 8 weitergeleitet. Dieses Bit möge beispielsweise dem ersten Bit der in Zeile 3 (Z 3 a in Fig. 2) der Speichermatrix SP 1 gespeicherten Vergleichs-Bitkombination ent­ sprechen, d. h. zu Beginn eines Suchvorganges möge die zu ermit­ telnde Bitkombination in der in Zeile 3 der Speichermatrix SP 1 angegebenen Phasenlage auftreten.

Mit dem Auftreten des 8-kHz-Taktimpulses nimmt gleichzeitig die Zähleranordnung Z ihren Anfangszählerstand "0" ein, der, als Adressensignal benutzt, zur Ansteuerung der Spalte S 1 a der Speichermatrix SP 1 und der Spalte S 1 b der Speichermatrix SP 2 dient. Bei dieser Ansteuerung gibt die Speichermatrix SP 1 über ihre Ausgänge Z 1 a bis Z 8 a jeweils das erste Bit der gespei­ cherten Vergleichs-Bitkombinationen an die Vergleicher V 1 bis V 8 ab. Diese Bits werden jeweils mit dem gleichzeitig über die Kippstufe FF zugeführten Bit in den EXKLUSIV-ODER-Gliedern (G 1 in Fig. 1) der Vergleicher V 1 bis V 8 verglichen. Dabei geben diejenigen EXKLUSIV-ODER-Glieder, welche eine Nichtübereinstim­ mung der miteinander verglichenen Bits feststellen, einen logi­ schen Pegel "1" ab. Dies trifft bei dem angenommenen Beispiel für die Vergleicher V 2, und V 5 bis V 8 zu. Die EXKLUSIV-ODER- Glieder der Vergleicher V 1, V 3 und V 4 stellen dagegen jeweils eine Übereinstimmung der miteinander verglichenen Bits fest und geben demzufolge jeweils einen logischen Pegel "0" ab.

Die von den EXKLUSIV-ODER-Gliedern der Vergleicher V 1 bis V 8 abgegebenen logischen Pegel werden über die den Vergleichern zugehörigen UND-Glieder (G 2 in Fig. 1), die sich durch das Auf­ treten des zuvor erwähnten 8-kHz-Taktimpulses jeweils in ihrem Durchschaltezustand befinden, den Rücksetzeingängen der Re­ gisterzellen des Registers Reg zugeführt. Dabei werden jedoch die von den Vergleichern V 5 bis V 7 abgegebenen logischen Pegel durch die den zugehörigen UND-Gliedern von der Speichermatrix SP 2 her zugeführten Maskier-Bits invertiert. Mit anderen Wor­ ten, die Vergleicher V 1 bis V 8 werden durch die in der Spei­ chermatrix SP 2 gespeicherten Maskier-Bits derart gesteuert, daß lediglich diejenigen Vergleicher für eine Abgabe eines logi­ schen Pegels "1" aktiviert sind, denen gerade von der Speicher­ matrix SP 1 ein Bit zugeführt ist, welches einem Synchronisier­ bit in der zu ermittelnden Bitkombination entspricht. Dies trifft also bei den gerade vorgenommenen Vergleichen für die Vergleicher V 2 und V 8 zu.

Die von diesen Vergleichern abgegebenen logischen Pegel "1" bewirken, daß die den Eingängen E 2 und E 8 des Registers Reg zugeordneten Registerzellen jeweils in ihren Rücksetz-Zustand (logischer Pegel "0") überführt werden, der im folgenden als Markierungszustand bezeichnet wird. Dies ist in der mit t 1 bezeichneten Spalte der in Fig. 2 dargestellten Tabelle ange­ geben.

Mit dem nächsten Auftreten eines 8-kHz-Taktimpulses T 2 wird über die Kippstufe FF ein dem zweiten Bit der in Zeile Z 3 a der Spei­ chermatrix SP 1 (Fig. 2) gespeicherten Vergleichs-Bitkombina­ tion entsprechendes Bit (d. h. ein logischer Pegel "1"), den Ver­ gleichern V 1 bis V 8 zugeführt. Dieses Bit wird nunmehr durch eine Ansteuerung der Spalte S 2 a der Speichermatrix SP 1 von der Zähleranordnung Z her mit den zweiten Bits sämtlicher Vergleichs- Bitkombinationen in der angegebenen Weise verglichen. Die Zähler­ anordnung Z hat zu diesem Zeitpunkt ihren Zählerstand "1" einge­ nommen. Bei den Vergleichsvorgängen stellen die Vergleicher V 2, V 4 und V 5 unter der Steuerung der in Spalte S 2 b der Speicher­ matrix SP 2 (Fig. 2) gespeicherten Maskier-Bits eine Nichtüber­ einstimmung fest. Dementsprechend erhalten die Eingänge E 2, E 4 und E 5 des Registers Reg jeweils ein Rücksetzsignal in Form eines logischen Pegels "1" zugeführt. Diese Rücksetzsignale bewirken, wie in Spalte t 2 der in Fig. 2 dargestellten Tabelle angegeben ist, daß die den Eingängen E 2, E 4 und E 5 zugeordneten Registerzellen jeweils ihren Markierungszustand einnehmen, falls dieser nicht bereits durch die zuvor erfolgten Vergleichsvorgänge bereits eingenommen ist.

Den gerade erläuterten Vergleichsvorgängen entsprechende Ver­ gleichsvorgänge laufen auch für die weiteren von der Kippstufe FF an die Vergleicher V 1 bis V 8 abgegebenen Bits ab, bis von der Zähleranordnung Z der vorgegebene Endzählerstand ("7") einge­ nommen ist. Bei Erreichen dieses Endzählerstandes, der das Ende eines Suchzyklus anzeigt, sind von den Vergleichern V 1 bis V 8 insgesamt 8 aufeinanderfolgende, von der Kippstufe FF her bereit­ gestellte Bits mit sämtlichen Bits der Vergleichs-Bitkombina­ tionen verglichen worden. Je nach den Vergleichsergebnissen sind dabei gemäß der Spalten t 3 bis t 8 der in Fig. 2 darge­ stellten Tabelle Registerzellen des Registers Reg in den Mar­ kierungszustand überführt worden. Sind im Zuge eines solchen Suchzyklus sämtliche 5 innerhalb der zu ermittelnden Bitkombi­ nation zu dem festgelegten Synchronisierwort gehörenden Bits in der in Zeile Z 3 a der Speichermatrix SP 1 (Fig. 2) angegebenen Reihenfolge aufgetreten, so befindet sich am Ende des gerade erläuterten Suchzyklus lediglich noch die dem Eingang E 3 des Registers Reg zugeordnete Registerzelle in ihrem Nichtmar­ kierungszustand.

Die Auswerteeinrichtung AE wertet am Ende eines Suchzyklus, wel­ cher von der Zähleranordnung Z her durch ein entsprechendes Steuersignal am Eingang e angezeigt wird, die Zustände der Re­ gisterzellen des Registers Reg aus. Bei Vorliegen eines Nicht­ markierungszustandes für eine der Registerzellen, was bei dem gerade erläuterten Beispiel der Fall ist, gibt die Auswerteein­ richtung über die Leitung a 2 ein Erkennungssignal an die Verar­ beitungseinrichtung VE ab, um dieser anzuzeigen, daß das in dem Serienbitstrom übertragene Synchronisierwort ermittelt worden ist. Außerdem gibt die Auswerteeinrichtung AE über die Ausgänge B 1 bis B 3 in binär codierter Form Steuersignale ab, die diejenige Registerzelle bezeichnen, welche am Ende des Suchzyklus sich noch in ihrem Nichtmarkierungszustand befindet. Bei dem zuvor betrachte­ ten Beispiel handelt es sich um die dem Eingang E 3 des Registers Reg zugeordnete Registerzelle. Durch die Zuordnung dieser Regi­ sterzelle zu der in Zeile Z 3 a der Speichermatrix SP 1 (Fig. 2) ge­ speicherten Vergleichs-Bitkombination ist durch diese Steuersi­ gnale gleichzeitig die Phasenlage bezeichnet, in der die zu ermittelnde Bitkombination 01 nnn 001 in dem Serienbitstrom aufgetreten ist. Bei dem hier betrachteten Beispiel handelt es sich also um die Phasenlage 0101 nnn 0. Die Verarbeitungseinrich­ tung VE ist somit aufgrund der ihr zusammen mit dem Erkennungssi­ gnal zugeführten Steuersignale in der Lage, die im weiteren Ver­ lauf in dem Serienbitstrom auftretenden, zuvor mit n bezeich­ neten Bits phasengerecht zu entnehmen.

Das zuvor erwähnte Erkennungssignal wird außerdem dem Register Reg als Setzsignal zugeführt, um die Registerzellen dieses Registers in ihren Nichtmarkierungszustand für einen dem zuvor erläuterten Suchzyklus entsprechenden nachfolgenden Suchzyklus zu überführen.

Befinden sich dagegen am Ende eines Suchzyklus sämtliche Register­ zellen des Registers Reg in ihrem Markierungszustand, d. h. ist die zu ermittelnde Bitkombination in den ausgewerteten Bitstel­ len des Serienbitstromes nicht aufgetreten, so gibt die Aus­ werteeinrichtung AE an ihrem Ausgang a 1 ein Steuersignal ab. Dieses Steuersignal bewirkt, daß für einen nachfolgenden Such­ zyklus einerseits sämtliche Registerzellen des Registers Reg in ihren Nichtmarkierungszustand überführt werden und daß anderer­ seits der Datenselektor DS (Fig. 1) den Serienbitstrom gegenüber dem vorausgegangenen Suchzyklus um eine Bitstelle versetzt auf­ nimmt. Gemäß dem zuvor beschriebenen Beispiel wird also der Da­ tenselektor den Serienbitstrom nun am Ausgang der Registerzelle 2 der Schieberegisteranordnung SR (Fig. 1) aufnehmen. Der sich daran anschließende Suchzyklus wird dann in der zuvor beschrie­ benen Weise durchgeführt. Kann auch im Zuge dieses Suchzyklus die erwartete Bitkombination nicht ermittelt werden, so wird das gerade beschriebene Verfahren bis zum Ermitteln der in dem Serienbitstrom übertragenen Bitkombination fortgesetzt.

In Fig. 3 ist ein möglicher Aufbau der zuvor beschriebenen Aus­ werteeinrichtung AE dargestellt. Danach ist mit jedem der Ausgänge A 1 bis A 8 des Registers Reg ein Eingang eines NICHT-ODER-Gliedes G 4 verbunden, welches immer dann einen logischen Pegel "1" ab­ gibt, wenn sich sämtliche Registerzellen des Registers Reg in ihrem Markierungszustand befinden. Dieser logische Pegel wird über ein UND-Glied G 5 am Ende eines Suchzyklus als Steuersignal am Ausgang a 1 der Auswerteeinrichtung AE abgegeben. Das UND- Glied G 5 ist zu diesem Zeitpunkt durch ein von der Zähleran­ ordnung Z her abgegebenes, am Eingang e der Auswerteeinrichtung AE auftretendes Steuersignal in den Durchschaltezustand ge­ steuert.

Die Ausgänge A 1 bis A 8 des Registers Reg sind außerdem jeweils mit einem Eingang eines ODER-Gliedes G 6 verbunden. Dieses ODER- Glied gibt immer dann einen logischen Pegel "1" an seinem Aus­ gang ab, wenn eine der Registerstellen des Registers Reg sich in einem Nichtmarkierungszustand befindet. Der betreffende logische Pegel wird am Ende eines Suchzyklus über ein UND- Glied G 7 als Erkennungssignal am Ausgang a 2 der Auswerteein­ richtung AE abgegeben. Das UND-Glied G 7 wird dabei wie das zu­ vor genannte UND-Glied G 5 in den Durchschaltezustand gesteuert.

An die Ausgänge A 1 bis A 8 des Registers Reg ist schließlich noch jeweils ein Eingang eines Codierers COD angeschlossen. Dieser Codierer gibt für den Fall, daß am Ende eines Suchzyklus eine der Registerzellen des Registes Reg sich in ihrem Nichtmar­ kierungszustand befindet, an die Ausgänge B 1 bis B 3 der Aus­ werteeinrichtung AE Steuersignale in binär codierter Form ab, welche die betreffende Registerzelle bezeichnen. Der Codierer ist mit einem Freigabeeingang an den Eingang e der Auswerte­ einrichtung AE angeschlossen.

In Fig. 4 sind Speicheranordnungen SP 1 a und SP 2 a dargestellt, die anstelle der in Fig. 1 angegebenen Speichermatrizen SP 1 und SP 2 verwendbar sind. Es handelt sich hier jeweils um ein Ring- Schieberegister mit 8 Registerzellen. In den Registerzellen der Speicheranordnung SP 1 a, deren Ausgänge mit Z 1 a bis Z 8 a bezeichnet sind, ist eine Bitkombination gespeichert, welche der in dem Serienbitstrom zu ermittelnden Bitkombination entspricht, gemäß dem zuvor erläuterten Beispiel also der Bitkombination 01 nnn 001.

Dabei ist für die mit n bezeichneten Bits jeweils ein logischer Pegel "1" gewählt. In den Registerzellen der Speicheranordnung SP 2 a, deren Ausgänge mit Z 1 b bis Z 8 b bezeichnet sind, ist dagegen eine Maskier-Bitkombination 00111000 gespeichert.

Die Speicheranordnungen SP 1 a und SP 2 a erhalten jeweils an einem Takteingang die bereits erwähnten 8-kHz-Taktimpulse T 2 zugeführt, so daß die einzelnen Bits der jeweils gespeicherten Bitkombina­ tion zyklisch umlaufen. Dadurch treten an den einzelnen Aus­ gängen dieser Speicheranordnungen Bitfolgen auf, die den in den Speichermatrizen SP 1 und SP 2 gemäß Fig. 2 gespeicher Vergleichs- Bitkombinationen und Maskier-Bitkombinationen entsprechen. Bei Verwendung der Speicheranordnungen SP 1 a und SP 2 a wird im übrigen die in Fig. 1 dargestellte Zähleranordnung Z lediglich dazu be­ nutzt, der Auswerteeinrichtung AE das Ende eines Suchzyklus durch ein entsprechendes Steuersignal anzuzeigen.

Vorstehend wurde lediglich als Beispiel eine Schaltungsan­ ordnung zum Ermitteln einer 8 Bit umfassenden Bitkombination beschrieben, welche 5 fest vorgegebene Bits und 3 variable Bits enthält. Eine derartige Schaltungsanordnung kann jedoch durch eine entsprechende Auslegung der in Fig. 1 dargestellten Schal­ tungsteile an hinsichtlich der Gesamtanzahl der Bits beliebige Bitkombinationen angepaßt werden, welche eine gegenüber der Anzahl fest vorgegebener Bits geringere Anzahl variabler Bits aufweisen und in welchen sich aus der Gesamtheit der Bits kei­ ne periodisch wiederholt auftretende Unterkombination ergibt.

Abschließend sei noch darauf hingewiesen, daß die zuvor be­ schriebenen Funktionen der in Fig. 1 dargestellten Schaltungs­ teile auch mit Hilfe einer Mikroprozessoranordnung realisiert werden können.

Claims (6)

1. Verfahren zum Ermitteln einer m Bits umfassenden vorgegebenen ersten Bitkombination, welche zusammen mit einer (n-m) Bits um­ fassenden variablen zweiten Bitkombination eine insgesamt n Bits aufweisende dritte Bitkombination bilden, in einem Serienbitstrom, in welchem die einzelnen Bits der betreffenden dritten Bitkombi­ nation mit einem gleichbleibenden gegenseitigen Abstand zeitlich nacheinander auftreten und in welchem zumindest die erste Bit­ kombination zyklisch wiederholt auftritt, und zum Bestimmen der Bitstellen, in denen in dem Serienbitstrom die zu der zweiten Bitkombination gehörenden Bits auftreten, dadurch ge­ kennzeichnet,
daß das erste Bit einer Folge innerhalb des Serienbitstromes in dem genannten gegenseitigen Abstand aufeinanderfolgender Bits auf Übereinstimmung bzw. Nichtübereinstimmung mit einem ersten Bit von jeweils n Bits umfassenden Vergleichs-Bitkombinationen verglichen wird, in welchen jeweils den Bits der ersten Bitkom­ bination entsprechende Bits und anstelle der Bits der zweiten Bitkombination Maskierbits in einer der insgesamt möglichen Pha­ senlagen auftreten,
daß die dem ersten Bit nachfolgenden Bits der betreffenden Folge mit den dem genannten ersten Bit in sämtlichen Vergleichs-Bit­ kombinationen nachfolgenden Bits verglichen werden,
daß die Maskierbits derart festgelegt sind, daß Übereinstimmungen zwischen den jeweils verglichenen Bits festgestellt werden,
daß bei Feststellen einer Nichtübereinstimmung zwischen den je­ weils miteinander verglichenen Bits eine Markierungsstufe aus n Markierungsstufen markiert wird, welche jeweils einer der ge­ nannten Vergleichs-Bitkombinationen zugeordnet sind,
daß nach Durchführung von n Vergleichen in dem Fall, daß sämtli­ che Markierungsstufen markiert sind, zunächst diese Markierungs­ stufen wieder in ihren Nichtmarkierungszustand zurückgesetzt und anschließend den angegebenen Vergleichen entsprechende Vergleiche mit Bitkombinationen durchgeführt werden, die an bezogen auf die Bitstellen der zuvor für die Vergleiche herangezogenen Bits des Serienbitstromes versetzten Bitstellen in diesem Serienbitstrom auftreten, während in dem Fall, daß eine der Markierungsstufen unmarkiert bleibt, deren Nichtmarkierungszustand zur Anzeige da­ für herangezogen wird, daß die erste Bitkombination in dem gerade für die Vergleiche herangezogenen Bitstellen des Serienbitstromes ermittelt ist,
und daß die Stellung der unmarkiert bleibenden Markierungsstufe innerhalb der insgesamt vorhandenen n Markierungsstufen zur Be­ zeichnung derjenigen Bitstellen des Serienbitstromes herangezogen wird, in welchen die zu der zweiten Bitkombination gehörenden Bits auftreten.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach An­ spruch 1, dadurch gekennzeichnet,
daß in einer ersten Speicheranordnung (SP 1) jeweils n Bits um­ fassende Vergleichs-Bitkombinationen gespeichert sind, in wel­ chen jeweils den m Bits der ersten Bitkombination entsprechende Bits und (n-m) beliebige Bits als zweite Bitkombination in einer der möglichen Phasenlagen auftreten,
daß die erste Speicheranordnung mit einer ersten Eingangsseite einer Vergleicheranordnung (VGL) verbunden ist, welche an einer zweiten Eingangsseite in dem gegenseitigen Abstand aufeinander­ folgende Bits des Serienbitstromes von einer Auswahleinrichtung (DS, FF) her zugeführt erhält und welche die nacheinander zuge­ führten Bits des Serienbitstromes mit aufeinanderfolgenden Bits sämtlicher Vergleichs-Bitkombinationen vergleicht,
daß mit einer Steuereingangsseite der Vergleicheranordnung eine zweite Speicheranordnung (SP 2) verbunden ist, in welcher den Vergleichs-Bitkombinationen zugeordnete, jeweils n Bits umfassen­ de Maskier-Bitkombinationen gespeichert sind, nach deren Maßgabe die Vergleicheranordnung derart gesteuert ist, daß diese in denjenigen Bitstellen der Vergleichs-Bitkombinationen, in denen der zweiten Bitkombination zugehörige Bits auftreten, Überein­ stimmungen mit dem jeweils verglichenen Bit des Serienbitstromes feststellt,
daß die Vergleicheranordnung (VGL) ausgangsseitig mit Eingängen eines Registers (Reg) verbunden ist, welches den Vergleichs- Bitkombinationen zugeordnete Registerzellen aufweist,
daß die Vergleicheranordnung bei Nichtvorliegen von Übereinstim­ mungen zwischen den jeweils miteinander verglichenen Bits Markier­ signale abgibt, auf deren Auftreten hin die jeweils in Frage kom­ menden Registerzellen des Registers (Reg) einen Markierungszustand einnehmen,
daß mit der Ausgangsseite des genannten Registers eine Auswerteein­ richtung (AE) verbunden ist, welche nach Durchführung von n Ver­ gleichsvorgängen in dem Fall, daß sämtliche Registerzellen mar­ kiert sind, zunächst diese Registerzellen wieder in ihren Nicht­ markierungszustand versetzt und ein Auswahlsignal bereitstellt, auf dessen Auftreten hin die Auswahleinrichtung (DS, FF) aufein­ anderfolgende Bits der Serienbitstromes abgibt, die an bezogen auf die Bitstellen des zuvor für die Vergleiche herangezogenen Bits des Serienbitstromes versetzten Bitstellen in diesem Serien­ bitstrom auftreten,
und daß die Auswerteeinrichtung (AE) in dem Fall, daß eine der Registerzellen des Registers (Reg) unmarkiert bleibt, Erkennungs­ signale bereitstellt, welche Informationen darüber enthalten, daß die erste Bitkombination in den für die Vergleiche herangezoge­ nen Bitstellen des Serienbitstromes ermittelt ist und an welchen dieser Bitstellen die zu der zweiten Bitkombination gehörenden Bits auftreten.

3. Schaltungsanordnung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Vergleicheranordnung (VGL) aus­ gangsseitig mit den Registerzellen des Registers (Reg) indivi­ duell zugeordneten Rücksetzeingängen verbunden ist und daß ein den Registerzellen gemeinsam zugeordneter Setzeingang des Re­ gisters an einem das Auswahlsignal führenden Ausgang (a 1) der Auswerteeinrichtung (AE) angeschlossen ist.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Auswerteeinrichtung (AE) mit weiteren, die Erkennungssignale führenden Ausgängen (a 2, B 1 bis B 3) mit Steuereingängen einer Verarbeitungseinrichtung (VE) verbunden ist, der auch der Serienbitstrom zugeführt ist.

5. Schaltungsanordnung nach Anspruch 3, dadurch ge­ kennzeichnet, daß die Auswerteeinrichtung (AE) über den genannten Ausgang (a 1) mit einem Stelleingang (ST) der Aus­ wahleinrichtung (DS, FF) verbunden ist, deren Einstellung die innerhalb des Serienbitstromes für die Vergleichsvorgänge be­ rücksichtigten Bits festlegt.

6. Schaltungsanordnung nach einem der Ansprüche 2 bis 5, da­ durch gekennzeichnet,
daß die erste Spei­ cheranordnung bzw. die zweite Speicheranordnung aus einem Ring-Schieberegister (SP 1 a bzw. SP 2 a) mit einer der zu der dritten Bitkombination gehörenden Anzahl von Bits entsprechenden Anzahl von Registerzellen gebildet ist, in welchen eine der be­ treffenden dritten Bitkombination entsprechende Vergleichs-Bit­ kombination bzw. eine dieser Vergleichs-Bitkombination zugeordne­ te Maskier-Bitkombination gespeichert ist, deren Bits mit einem der Folge der von der Auswahleinrichtung (DS, FF) bereitgestellten Bits entsprechenden Takt verschiebbar sind,
und daß die Ausgänge der genannten Registerzellen mit der ersten Eingangsseite bzw. der Steuereingangsseite der Vergleicheranord­ nung (VGL) verbunden sind.