DE3148099C2 - Anordnung zum Erkennen einer Digitalfolge - Google Patents

Abstract

Gegenstand der Erfindung ist ein Verfahren bzw. eine Anordnung zum Erkennen einer erwarteten Folge von L hintereinander erscheinenden Bits (Bitfolge 31). Die Bits werden z.B. in einem Schieberegister in Gruppen von jeweils N Bits empfangen, wobei N eine ganze Zahl kleiner als L ist. Der Empfang aller zusätzlichen W Bits der Folge bildet eine neue Gruppe von N Bits, wobei W eine ganze Zahl von Werten von 1 bis N ist. An gewissen Plätzen eines Speichers sind Zustandswörter von jeweils M Bits gespeichert. Die Zustandswörter an diesen Plätzen zeigen den Empfang solcher N-teiligen Bitgruppen an, die innerhalb der erwarteten Kombination von L Bits erscheinen und einzelnen Bits an gegebenen Positionen innerhalb dieser Kombination entsprechen. An gewissen anderen Plätzen des Speichers sind Zustandswörter mit jeweils M Bits gespeichert, welche solche N-teiligen Bitgruppen anzeigen, die nicht innerhalb der erwarteten Kombination von L Bits vorkommen bzw. nicht einzelnen Bits an gegebenen Positionen dieser Kombination entsprechen. Zur Adressierung der jeweiligen Speicherplätze wird die Kombination von Gruppen von jeweils N empfangenen Bits mit den M Bits verwendet, die aus dem nächst vorher adressierten Speicherplatz ausgelesen wurden. Unter den aus dem Speicher ausgelesenen Zustandswörtern wird ein Zustandswort herausgefühlt, welches eine Anzeige dafür liefert, daß die letzte N-teilige Bitgruppe der L aufeinanderfolgenden Bits erschienen ist.

Description

dadurch gekennzeichnet, daß zum Erfassen des zufälligen Auftretens der erwarteten L-teiligen Bitkombination an beliebiger Stelle innerhalb einer die besagte Vielzahl von Bits darstellenden seriellen Bitfolge unbestimmter Länge

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e) die Adressiereinrichtung ein W-stufiges Schieberegister (10) enthält, das an einem Eingang (19) die serielle Bitfolge aus der Quelle (18) empfängt und an Ausgängen (Q₀-O₉) diese Bitfolge in Gruppen von jeweils N Bits erscheinen läßt, und eine Zusatzeinrichtung (15), die jedesmal wenn am Schieberegister ein Bit der seriellen Bitfolge empfangen wird, an den Adresseneingang des Spei· eher; eine Adresse legt, die eine vom Ausgang des Schieberegisters genommene Gruppe von N Bits enthält;

f) der Speicher (12) andere Speicherplätze zur Speicherung zusätzlicher Zustandswörter enthält, deren jedes anzeigt, daß an der Adressiereinrichtung eine N-teilige Bitgruppe der seriellen Bitfol- ge empfangen wird, die in gleicher Form nicht in der erwarteten L-teiligen Bitkombination vorkommt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (10) mit der Folgefrequenz f_c von Taktimpulsen die aufeinanderfolgenden Bits der seriellen Bitfolge empfängt und den Inhalt seiner Stufen auf die betreffenden Ausgänge (α,τ-α₆) und auf zugeordnete N Adresseneingänge (bn-b_h) des Speichers (12) gibt;

daß die Zusatzeinrichtung einen Zwischenspeicher (15) aufweist, der jedes aus einem adressierten Speicherplatz ausgelesene Zustandswort aufnimmt (an da-d₃) und Bits dieses Wortes (von «o-e.) eine Zeitspanne A nach dem Eintritt eines Bits der seriellen Bitfolge in das Schieberegister auf zugehörige Adresseneingänge (£>7—£»₉) des Speichers (12) gibt, wobei Δ kleiner ist als l//_c.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Erkennungseinrichtung (nach 7) anspricht, wenn in einem der aus dem Speicher (12) ausgelesenen Zustandswörter ein bestimmtes Bit (c₃) einen bestimmten Wert (»1«) hat, um anzuzeigen, daß die zuletzt erscheinende N-teilige Bitgruppe der erwarteten Kombination von L aufeinanderfolgenden Bits aufgetreten ist.

Die Erfindung bezieht sich auf Maßnahmen zum Erkennen digitaler Informationen und betrifft eine Anordnung zum Erfassen des Auftretens einer erwarteten Kombination von L aufeinanderfolgenden Bits innerhalb einer Vielzahl von Bits, gemäß dem Oberbegriff des Patentanspruchs 1.

Bekannte Anordnungen zum Eifassen erwarteter Folgen binärer Nachrichteneinheiten oder »Bits« enthalten im allgemeinen (vgl. z. B. DE-OS 28 57 403) ein erstes Register als Eingangsspeicher, um den Strom der die erwartete Folge enthaltenden Bits zu empfangen, ein zweites Register als Referenzspeicher, der die erwartete Bitfolge enthält, und einen Vergleicher, der die sich ändernde Bitfolge im Eingangsspeicher mit dem Inhalt des Referenzspeichers vergleicht. Wenn Koinzidenz zwischen den Inhalten des Eingangs- und des Referenzspeichers besteht, dann wird dies als Tatsache des Empfangs der erwarteten Bitfolge gewertet. Das Maß der Genauigkeit in der Erfassung der erwarteten Folge kann reichen von voller Koinzidenz aller Bits der erwarteten Folge mit allen Bits des im Referenzregister gespeicherten Digitalsignals bis zu einer einem gewissen Prozentsatz entsprechenden Teilkoinzidenz.

Die vorgenannten bekannten Anordnungen erfordern zur Erkennung beispielsweise einer aus 22 Bits bestehenden Folge die Verwendung von 14 integrierten Schaltungsplättchen nach dem Stand der Technik (Chips). Dies ist eine Recht hohe Anzahl angesichts der (hier im Vorgriif erwähnen) Tatsache, daß man bei Anwendung des Prinzips der vorliegenden Erfindung zur Durchführung der gleichen Funktion mit nur drei integrierten Schaltungsplättchen auskommt. Je mehr Logikschaltungen zur Durchführung einer gegebenen Funktion benötigt werden, desto größer ist ganz offensichtlich auch die Wahrscheinlichkeit des Auftretens von Fehlern, und desto mehr Leistung ist erforderlich.

Es ist auch bekannt, die Prüfung einer ankommenden Bitfolge gruppenweise vorzunehmen, und zwar in Gruppen von jeweils N Bits. Eine diesbezügliche Anordnung mit den Merkmalen des Oberbegriffs des Patentanspruchs 1 ist in der DE-QS 28 22 458 beschrieben; sie arbeitet mit einem Speicher, dessen Adrcssenbits sich zusammensetzen aus einer empfangenen N-teiligen Bitgruppe und einer Gruppe von Bits eines Zustandswortes, welches aus dem unmittelbar vorher adressierten Speicherplatz ausgelesen wurde. Im einzelnen kann mit der bekannten Anordnung das Auftreten einer Folge von 4-Bit-Wörtern erfaßt werden, die dem Speicher jeweils als Adressenbits angelegt werden. Eine zu erkennende Kombination von L aufeinanderfolgen-

den Bits kunn also nur eine Kombination aufeinanderfolgender diskreter 4-Bit-Wörter sein. Die Arbeitsweise und Einsatzmöglichkeit der bekannten Anordnung unterliegt somit einer Reihe von bestimmten Beschränkungen: erstens ist die Vielzahl von Bits, unter denen nach der erwarteten Kombination gesucht wird, eine Folge bestimmter, endlicher Länge, wobei die Anzahl der Bits in dieser Folge ein Vielfaches von 4 ist: zweitens ist auch die Anzahl der Bits, die in der erwarteten Kombination enthalten sind, ebenfalls ein Vielfaches von 4; drittens kann die erwartete Kombination nicht eine beliebige Position innerhalb der Vielzahl von Bits haben, sondern muß sich mit den Positionen definierter 4-Bit-Gruppen im einlaufenden Datenstrom decken (also nur ein Viertel aller möglichen Positionen).

Die Aufgabe der vorliegenden Erfindung besteht darin, das zufällige Auftreten einer erwarteten L-teili-.; gen Bitkombination an beliebiger Stelle innerhalb einer */; seriellen Bitfolge unbestimmter Länge zu erfassen. Die & crfindüfigsgemäßeri Merkmale einer Anordnung zur 2Q r Lösung dieser Aufgabe sind im Kennzeichn:iagsteil des Patentanspruchs 1 aufgeführt. Vorteilhafte Ausgestal-'; tungen der Erfindung sind in den Unteransprüchen ':i gekennzeichnet.

Γ Ein prinzipieller Unterschied der erfindungsgemäßen

r--i Anordnung gegenüber dem vorsehend behandelten ί» Stand der Technik besteht in der Art und Weise, wie die (i) Unterteilung der aufeinanderfolgend empfangenen Bits \:\ in einzelne N-teilige Bitgruppen erfolgt. Während beim fr Stand der Technik die Bitgruppen »disjunkte« Mengen fi von Bits sind, besteht beim Anmeldungsgegenstand K- jede als Bestandteil der Speicheradresse verwendete Bitgruppe aus dem zuletzt empfangenen Bit der Folge und der unmittelbar vorher empfangenen Gruppe von ~ N-I Bits. Dank der Erfindung wird eine Reihe von Vorteilen erzielt. Erstens kann die Vielzahl von Bits eine unbestimme Länge haben, zweitens kann die erwartete Kombination von L aufeinanderfolgenden Bits ebenfalls eine unbestimmte Länge haben und darf zufällig erscheinen. Drittens kann die erwartete Kombination von L aufeinanderfolgenden Bits an beliebiger Stelle innerhalb der Vielzahl von Bits erscheinen, obwohl die Bits der Vielzahl in iV-teiligen Gruppen geprüft werden. Viertens ist die Anzahl der Bits der erwarteten Kombination unabhängig sowohl von der Anzahl der Bits in der Folge als auch von der Anzahl N. Solche Freiheiten gestattet die Anordnung nach dem Stand der Technik nicht.

Die Erfindung wird nachsehend an Ausführungsbeispielen anhand von Zeichnungen näher erläutert. so

Fig. 1 veranschaulicht in einem Blockschaltbild die Realisierung der Erfindung;

Fig. 2 ist ein Flußdiagramm des Betriebs einer Ausführungsform der Erfindung;

Fig. 3 ist ein Flußdiagramm einer anderen Ausführungsform der Erfindung, bei welcher zwei Bitfolgen erkannt werden können;

Fig. 4 ist ein weiteres Flußdiagramm für eine Ausführungsform zum Empfang und Erkennen zweier Bitfolgen unter Verwendung zweier Strukturen des in Fig. 1 dargestellten Typs;

Fig. 5 zeigt eine Gruppe von Zeitsteuer- oder Taktsignalen zur Erleichterung des Verständnisses der Erfindung.

Gemäß der Fig. 1 gelangt ein Datenstrom aus binären Nachricheneinheitey (Bits) aus einer Datenquelle 18 über eine Leitung 19 unter Steuerung durch aus einer Taktimpulsquelle 8 kommende Taktimpulse seriell zu einem Schieberegister 10. Das Schieberegister hat sieben Stufen, deren jede mit einem Ausgangsanschiuß versehen ist. Diese Ausgänge sind insgesamt mit der Bezugszahl 11 und einzeln mit Symbolen O|j-a₆ bezeichnet, wobei O₀ den das niedrigstwertige Bit liefernden Ausgang und a₆ den das höchstwertige Bit liefernden Ausgang bezeichnet, Die Ausgänge O₀-O₆ sind über die sieben Ausgangsleitungen 11 mit den sieben Eingangsanschlüssen OtTb₆ für die sieben niedrigstwertigen Bitpositionen eines programmierbaren Festspeichers 12 verbunden. Statt dieses Speichers kann auch ein Speicher mit wahlfreiem Zugriff verwendet werden.

Der programmierbare Festspeicher 12 hat vier Ausgangsahschlüsse C₀-C₃, an denen die Inhalte der adressierten Speicherplätze des Speichers 12 erscheinen. Drei der vier Ausgangsanschlüsse des Festspeichers 12, nämlich die Anschlüsse C₀-C₂ sind über Leitungen 17 mit den Eingangsanschlüssen d^-d_z einer Verzögerungs- oder Halteeinrichtung (Zwischenspeicher) 15 verbunden und sind dann von den Ausgängen e*-e₂ "her drei Leitungen 13 auf die drei Eingangsanschlüsse O₇-O₉ für die drei höchstwertigen Bitpositionen des Festspeichers 12 zurückgeführt. Die Funktion des Zwischenspeichers 15 besteht hauptsächlich darin, den Ausgang des Festspeichers Ί2 von den Eingängen br~b₉ des Festspeichers 12 für eine gewisse Zeitspanne Δ zu entkoppeln, damit die Änderung der an den Festspeicher 12 gelegen Adressen in Ruhe abgeschlossen werden kann Jedesmal, wenn der Zwichenspeicher 15 zur Abgabe seines Inhalts an seine Ausgangsklemmen erregt wird, wird das nächste Bit der empfangenen Bitfolge in das Schieberegister 10 eingegeben, um die nächste Eingangsadresse zum Festspeicher 12 einzustellen, und zwar eine Zeitspanne Δ nach der Eingabe des neuen Ausgangssignals vom Festspeicher 12 in den Zwischenspeicher 15.

Der Inhalt der höchstwertigen Bitposition des Speichers 12, der an dessen Ausgangsklemme C₃ erscheint, wird über den Zwischenspeicher 15 (von dessen Eingang d₃ zu dessen Ausgang e_}) auf eine Ausgangsleitung 7-ageben, die anzeigt, daß die von der Datenquelle 18 gelieferte erwartete Bitfolge durch die Logikschaltung nach Fig. 1 empfangen und erkannt worden ist, wie es weiter unten noch erläutert wird.

Wie zu erkennen, ist das Speichcrplatz-Adressierungssignal für den Festspeicher 12 ein an die Eingänge bq-b₉ gelegtes 10-Bit-Eingangssignal, dessen sieben niedrigstwertige Bits von den Ausgängen O₀-O₆ des Schieberegisters 10 kommen und dessen drei höchstwertige Bits von den drei niedrigstwertigen Ausgängen C₀-C₂ des Festspeichers 12 stammen und über den Zwischenspeicher 15 an die Eingänge br-b₉ des Festspeichers 12 gelegt werden. Bevor die ersten sieben Bits der erwarteten Bitfolge in das Schieberegister 10 geliefert werden, gibt der Ausgang des Festspeichers 12 irgendeinen Wert wieder, der willkürlich angenommen beispielsweise die Binärdarstellung 0000 sei, wobei das niedrigstwertige Bit in dieser Schreibweise am rechten Ende steht.

Wenn die ersten sieben Bits der erwarteten Datenfolge nicht empfangen werden, dann bleibt der Ausgang des Festspeichers 12 auf 0000. Das heißt, es sind genug Speicherplätze im Festspeicher 12 vorhanden, so daß, wenn seinen Eingängen ba-bg nicht vorbestimmte Adressen angelegt «erden, sein Ausgang die Binärdarstellung 0000 liefert. Dies wird im einzelnen weiter unten noch erläutert werden.

Wenn andererseits die ersten sieben Bits der erwarteten Datenfolge in das Schieberegister 10 eingegeben

sind, dann bilden diese sieben Bits und anschließend jede weitere 7teilige Bitgruppe, die bei jedem Nachrükken eines folgenden Bits der erwarteten Folge in das Schieberegister entsteht, gemeinsam mit den drei Bits, die vom Festspeicher 12 geliefert und zu den restlichen drei Eingängen Z)₇-O₉ dieses Speichers zui-ückgeführt werden, immer ein Adressensignal zur Adressierung eines Speicherplatzes im Festspeicher 12, dessen Inhalt bei Kombination mit den sieben Bits aus dem Schieberegister 10 ein Binärmuster in einer vorbestimmten Folge von Binärmustern ist, das sich von 0000 unterscheide* und am Ende in einem Binärmuster an den Ausgängen Cg-c-} des Festspeichers 12 kulminiert, welches anzeigt, daß alle Bits der erwarteten Bitfolge geprüft worden sind und daß sie alle korrekt sind und gemeinsam die erwartete Digitalfolge bilden. Die erwähnte kulminierende Binärfolge an den Ausgängen Ca-C) des Fesispeichers 12 (und auch an den Ausgängen eo-«3 des Zwischenspeichers 15) führt zu einem Binä^rwert auf der höchstwertigen Ausgangsleitung 7, der diesen vollständigen Empfang der erwarteten Binärfolge anzeigt.

Die Fig. 2 zeigt ein Funktions-Flußdiagramm der Arbeitsweise der Anordnung nach Fig. 1 in ihrer grundlegendsten Form. Gemäß Fig. 2 besteht die erwartete empfangene Binärfolge 31 aus sechzehn Bits, die irgendwann in einem Strom empfangener Datenbits erscheinen. Vor dem Empfang einer solchen erwarteten Folge ist der 4-Bit-Ausgang des Festspeichers 12 gleich 0000, der hier gemäß der Inschrift im Block 30 als Zustand »I« definiert sei. Die drei niedrigstwertigen Bits dieses Binärwortes 0000 sind links bei 32 noch einmal umklammert dargestellt und mit dem Buchstaben M bezeichnet, um anzuzeigen, daß diese Bits in Wirklichkeit vom Ausgang des Festspeichers 12 kommer! und die Λί-Bits zum Eingang dieses Speichers bilden. Diese Bits sind genauer gesagt diejenigen drei Bits, die von den Ausgängen «cr*2 des Zwischenspeichers 15 (Fig. 1) über die Leitungen 13 zurück zu den Eingängen Z)₇-Z)₉ des Festspeichers 12 geliefert werden, und stellen über die ganze nachfolgende Beschreibung diese drei Eingangsbits dar.

Wenn die ersten sieben Bits (Gruppe 37) der empfangenen loteiügen Bitfolge 31 im Schieberegister 10 nach Fig. 1 aufgenommen sind, entspricht die vollständige 10-Bit-Adrcsse an den Eingängen bg-b^ des Festspeichers 12 dem Wort 32 in Fig. 2, wobei der dreistellige Teil M wie oben beschrieben über den Zwischenspeicher 15 vom Ausgang des Festspeichers 12 abgeleitet ist und der 7stellige Teil N vom Schieberegister 10 an die Eingangsanschlüsse Zj₀ bis b₆ gelegt ist.

Der spezielle Speicherplatz des Festspeichers 12, der durch das Wort 32 adressiert ist, enthält als Speicherinhalt das Binärmuster 0001, wie es im Block 36 dargestellt ist und das im folgenden als Zustand »2« definiert sei. Dieses Binärmuster 0001 erscheint also auf den Ausgangsleitungen 17 des Festspeichers 12, und seine drei niedrigstwertigen Bits 001 sind in der Darstellung links vom Block 36 unter dem Buchstaben M eingetragen und bilden die drei höchstwertigen Bits aller Exemplare einer Reihe von Wörtern, die insgesamt mit 35 bezeichnet ist. Diese acht 10-Bit-Wörter 35 sind in Wirklichkeit acht aufeinanderfolgende Adressen, die an die Eingänge b_{T-b<i des Festspeichers 12 (Fig. 1) gelegt werden. Der Inhalt der Speicherplätze, die von jedem der acht 10-Bit-Wörter 35 adressiert werden, ist jeweils das gleiche Binärmuster, wie im Block 36 gezeigt. Es sei bemerkt, daß die JV-Teile der acht Binärwörter 35 jeweils bestimmt werden durch das Nachschieben eines weiteren Bits der empfangenen 16teiligen Binärfolge 31 in das Schieberegister 10 nach Fig. I.

Hätten die ersten sieben Bits des Wortes 31 eine s andere Bitkombination als die dargestellte Kombination 100001 enthalten, dann enthielte der Speicherplatz, im Speicher 12, der von den iV Bits aus dem Schieberegister 10 und den Bits 000 vom Zwischenspeicher 12 adressiert wird, ein Zustandswort 0000. Unter diesen

ίο Umständen würde der Speicher fortgesetzt durch die Bits aus dem Schieberegister (entsprechend dem Nachschieben neuer Datenbits in das Register) und durch die Bits vom Zwischenspeicher 15 adressiert worden sein, bis ein Statuswort mit der Bitkombination 0001 aus dem

is Speicher 12 gelesen und in den Zwischenspeicher 15 eingegeben wäre.

Es sei nun wieder zum angenommenen Fall zurückgekehrt, daß die erste Gruppe 37 vor. Datenbits (d. h. die ersten sieben Bits des erwarteten 16teiligen Bitmuster) aus der Kombination 1000001 besteht. Der nächste ZV-Teil des empfangenen Datenworts 35 ist 1100000. Dies entspricht, wie man an der erwarteten empfangenen loteiligen Bitfolge 31 sehen kann, der Gruppe 37 nach Verschiebung um 1 Bit. Diese Verschiebung ergibt sich durch das Nachschieben eines weiteren Bits der empfangenen lozeiligen Bitfolge 31 in das Register 10. Der yV-Teil des nächstfolgenden Wortes der Wortreihe 35 hat das Muster 1110000, welches daraus resultiert, daß wiederum ein weiteres Bit der loteiligen Bitfolge 31 in das Schieberegister 10 nachgeschoben worden ist. In jedem Fall liefert der adressiere Speicherplatz ein Statuswort, welches aus der Bitkombination (XK)I besteht. Dieser Prozeß des Auslesens adressierter Speicherplätze geht so lange weiter, bis entweder ein Statuswort mit dem Bitmuster 0000 ausgelesen wird (um anzuzeigen, daß das Muster der empfangenen Bits nicht dem erwarteten Bitmuster entspricht), oder ein Statuswort ausgelesen wird, welches eine Übereinstimmung zwischen der Gruppe der zuletzt emfpangenen sieben Bits und den letzten sieben Bits des erwarteten Musters anzeigt.

Um diesen letzterwähnten Fall zu veranschaulichen, sei zunächst angenommen, daß der N-Teil des letzten Wortes der Wortgruppe 35 das Muster 1011111 hat und somit der 7teiligen Bitgruppe 38 der empfangenen 16-Bit-Folge 31 entspricht. An diesem Punkt hat das Schieberegister 10 insgesamt 15 Bits empfangen, so daß sich die 7stellige Gruppe 38 in diesem Register befinden. Wiederum werden die Statuswort-Bits aus dem Festspeicher 12 ausgelesen und auf die Eingänge by-bq dieses Speichers zurückgegeben. Nach dem Einschieben des letzten Bits der empfangenen Folge 31 in das Schieberegister befinden sich die letzten sieben Bits der 16teiligen Folge 31 in diesem Register, und dies führt zur Abgabe des 10-Bit-Wortes 40 gemäß der Fig. 2.

Der JV-Teil dieses Wortes 40 ist die Bitkombination 0101111 und entspricht also den letzten sieben Bits der erwarteten 16teiligen Bitfolge 31.

Der Inhalt des vom Adressenwort 40 adressierten Speicherplatzes des Festspeichers 12 enthält die Kombination 1010, wie es im Block 41 in Fig. 2 dargestellt ist. Diese Kombination sei hier als Betriebszustand »3« des Systems definiert. Das höchstwertige Bit dieser Kombination 1010, welches den Binärwert 1 hat, erscheint nach einer kurzen Verzögerung auf der Ausgangsleitung 7 des Zwischenspeichers 15 (Fig. 1) und zeigt einer geeigneten Nutzschaltung (nicht dargestellt) an, daß die erwartete 16teilige Bitfolge empfangen worden

ist und HiI für Bit richtig identifiziert wurde.

Somit wird be> Empfang des nächsten Bits das links unten in Fig. 2 dargestellte Wort 39 auf die zehn Eingangsanschlüsse b_irbi, des Festspeichers 12 nach Fig. 1 gegeben. Der N-TeW dieses Wortes ist die Binärkombination ΛΌ101 111, wobei X entweder eine 1 oder eine 0 sein kiin-n, und der M-Teil ist die Kombination 010. Der Inhalt des vom Wort 39 adressierten Speicherplatzes ist (KKX). weil jeder Speicherplatz des Festspeichers 12, der durch ein Wort mit einem .Y-Teil ΛΌ10111 adressiert wird, diese Kombination 0000 enthalten muß. Der Zugriff auf den Wert 0000 im Speicher 12 versetzt das System in einen Zustand (Zustand »1«) zum Empfang einer weiteren erwarteten 16-Bit-Folge 31.

Die vom Block 41 zum Anfangsblock 30 gehende Rückführung zeigt an, daß der Ausgang des Speichers die Kombination 0000 liefert, was hier als Zustand »1« definiert ist. In ähnlicher Weise zeigt die Rückführung 45 vom »Zustand-2«-Block 36 zum »Zustand-1«-Block 30 an, daß eine letzte der acht Adressen 35 ein falsches Bit enthält, so daß der Inhalt des von dieser falschen Adresse adressierten Speicherplatzes die Kombination (XXK) ist und dadurch das System zurück in den Zustand »1« versetzt wird.

Die in der Fig. 2 veranschaulichte Arbeitsweise ist nur möglich, wenn in denjenigen Adressen, die jeweils denselben M-Teil haben, keiner der /V-Teile mehr als einmal vorkommt. So haben die Adressenwörter der Reir-o 35 und das einzelne Adressenwort 40 alle einen M-Teil gleich 001. Findet sich der TV-Teil eines der Adressenwörter 35, die alle den gleichen M-Teil haben, noch einmal in einem anderen dieser Wörter, dann ist es möglich, daß einige der Wörter 35 in der Sequenz übersprungen werden. Wenn beispielsweise zwei Wörter mit demselben M-Teil einen aus lauter Einsen bestehcnden /V-Teil haben, dann könnte das System die Wörter zwischen diesen beiden gleichen TV-Teilen überspringen, und falls die TV-Teile nach demjenigen TV-Teil, auf den der Betrieb übersprungen ist, die erwarteten ZV-Teile wären, dann würde das System die Erfassung der empfangenen Bits beenden und ein erfolgreiches Erfassen der erwarteten Bitfolge anzeigen, obwohl einige der N-teiligen Segmente dieser Folge übersprungen worden sind.

Um die Probleme zu überwinden, die sich bei einem mehrmaligen Vorkommen gleicher TV-Teile in den Adressen ergeben, ist es notwendig, im System weitere zusätzliche Zustände ähnlich den Zuständen »1«, »2« und »3« nach Fig. 2 zu schaffen und mehrfach vorkommende N-TtWe. jeweils unterschiedlichen Zuständen zuzuordnen, so daß die Af-Teile der entsprechenden Adressenwörter unterschiedlich sind und sich dadurch die betreffenden vollen 10-Bit-Adresseiiwörter voneinander unterscheiden.

Im Flußdiagramm nach Fig. 3 ist ein Fall veranschaulicht, wo einige TV-Teile der Adressenwörter doppelt vorkommen. So ist z. B. der TV-Teil des Wortes 71 in der Wortgruppe 55 gleich dem TV-Teil des Wortes 70 in der Wortgruppe 57. Indem man gemäß der Fig. 3 den Betrieb des Systems in einen Betriebszustand mehr als im Falle der Fig. 2 aufgliedert, können die M-Teile der Wörter 70 und 71 unterschiedlich gemacht werden.

Bei der Arbeitsweise nach Fig. 3 schaltet das Wort 54 den Betrieb vom Zustand »1« (im Block 50 dargestellt) in den Zustand »2« (im Block 51 dargestellt), indem es einen Platz des Speichers adressiert, dessen Inhalt gleich 0001 ist (wie im Block 51 gezeigt). Alle Wörter der Gruppe 55 bekommen dann den M-Teil 001, was dem Zustand »2« entspricht.

Einige Wörter vor dem Anlegen des Wortes 71 an den Speicher wird das System durch das Wort 56 in den Zustand »3« geschaltet. Dieses Wort 56 adressiert einen Speicherplatz im Speicher 12, der die Kombination 0010 enthält, wie es im Block 52 dargestellt ist. Somit bekommen die M-Teile der Wörter in der Gruppe 57 und auch des Wortes 58 das Muster 010.

Da die Wörter 70 und 71 unterschiedliche M-Teile, wenn auch gleiche /V-Teile, haben, adressieren sie unterschiedliche Speicherplätze im Festspeicher 12, und die Inhalte dieser unterschiedlichen Speicherplätze sind voneinander verschieden, wie es die Binärmuster in der Fig. 3 zeigen. Im einzelnen adressiert das Wort 70 einen Speicherplatz mit dem Inhalt 0001, und das Wort 71 adressiert einen Speicherplatz mit dem Inhalt 0010.

Wie im Falle der Fig. 2 adressiert das letzte Wort 58 in Fig. 3, falls es die korrekte Bitfolge ist, einen Platz im Speicher 12, dessen Inhalt gleich 1100 ist, womit angezeigt wird, daß die erwartete 20-Bit-Folge 65, wie sie oben in Fig. 3 dargestellt ist, empfangen und erkannt wurde.

In manchen Systemen kann es erforderlich sein, zwei Binärfolgen, die durch einen Strom von Daten getrennt sind, zu empfangen und zu identifizieren. Ein solcher Fall sei mit dem in Fig. 4 dargestellten Ausführungsbeispiel erläutert. Speziell sei der Fall betrachtet, daß hinter der 16-Bit-Binärfolge 80 nach einem Strom anderer Daten die 20-Bit-Folge 81 kommt. Ferner sei angenommen, daß die erste erwartete Folge 80 zwei einander gleiche TV-Teile enthält, so daß man die vier Zustände »1« bis »4« (Blöcke 85 bis 88) benötigt, wie es oben in Verbindung mit Fig. 2 erläutert wurde. Schließlich sei angenommen, daß in der zweiten erwarteten Binärfolge 81 zwei verschiedene TV-Teile jeweils zweimal vorkommen, und zwar an solchen Positionen innerhalb der Folge, daß das System ebenfalls vier Zustände benötigt. Zustände »4« bis »8« sind mit den Blöcken 88, 89, 90, 91 und 92 im Flußdiagramm dargestellt.

Überschlägig betrachtet wird die erste Binärfolge emfpangen, und das System schaltet sich nacheinander vom Zustand »1« im Block 85 zum Zustand »4« im Block 88, wo es verbleibt, bis die zweite 20-Bit-Folge 81 empfangen wird. An diesem Punkt schaltet sich der Betrieb weiter vom Zustand »4« (Block 88) bis zum Zustand »8« (Block 92).

Ähnlich wie im Falle der Fig. 2 schaltet das Wort 100 die Erfassung der empfangenen Binärfolge 80 vom Zustand »1« zum Zustand »2«, in welchem die Adressenwörter 101 jeweils einen Speicherplatz im Festspeicher 12 adressieren, die alle den gleichen M-Wert 001 haben. Anschließend schaltet das Wort 102 den Erfassungsbetrieb in den Zustand »3«, bei welchem die Adressen 103 zu Speicherplätzen greifen, die den Inhalt 0010 haben. Das letzte Adressenwort 104 aus der ersten erwarteten Binärfolge 80 hat einen TV-Wert, der den Betrieb in den Zustand »4« schaltet (Block 88), bei welchem der Inhalt des adressierten Speicherplatzes das Bitmuster 1011 ist. Das höchstwertige Bit dieser M-Kombination hat den Binärwert 1, der ein Flipflop 137 setzt, wodurch der eine Eingang eines UND-Gliedes 138 erregt wird.

Da die Tv-Teiie gemäß Annahme jeweils sieben Bits enthalten, sind 128 (d. h. 2¹) verschiedene Werte für TV möglich, von denen nur einer den ersten sieben Bits der zweiten erwarteten Binärfolge 81 entspricht, die zusammen mit einem M-Teil des Wertes 011 gekoppelt wer-

den. Die übrigen 127 möglichen /V-Werte, mit dem M-Wert 011 gekoppelt, adressieren Speicherplätze im Festspeicher 12, die alle das Binärmuster 0011 enthalten, was bewirkt, daß der Betrieb im Zustand »4« bleibt, bis der richtige, die ersten sieben Bits der Binärfolge 81 darstellende N-Teil empfangen wird.

Natürlich Kiuß der Festspeicher 12 genügend viele Speicherplätze haben, damit die hier beschriebenen Funktionen erfüllt werden können. Wenn der Festspeicher 12 z. B. 1024 Wortspeicherplätze hat, dann können, wie leicht einzusehen ist. 127 dieser Speicherplätze mit Binärmustern 0011 besetzt werden. Es gibt dann noch eine große Anzahl zusätzlicher Speicherplätze für den Zugriif durch die Adressenwörter 100, 101, 102, 103, 104 und 107 bis 113.

Nach dem Empfang der ersten richtigen sieben Bits der 20-Bit-Folge 81 schaltet das Wort 106 den Betrieb in den Zustand »5«, bei welchem die fünf Adressenwörter 107 alle jeweils Speicherplätze adressieren, welche die Binärkombination 0101 enthalten, wie im Block 89 angedeutet. Danach schaltet als nächstes das Wort 108 den Betrieb aus dem Zustand »S« (Block 89) in den Zustand »fi* (Block 90), bei welchem die Adressenwörter 109 jeweils Speicherplätze mit dem Inhalt 0110 adressieren.

In einer ähnlichen Weise schaltet sich der Betrieb weiter bis zum Zustand »7«, um dann mit Empfang des letzten Adressenwortes 112 einen Speicherplatz zu adressieren, der den Inhalt 1100 hat, was dem Zustand »8« (Block 92) entspricht. Auf einer Ausgangsleitung 114 erscheint dann eine Anzeige für den erfolgreichen Emfpang der zweiten Binärfolge 81. Diese Anzeige ist das Erscheinen des Binärwerts 1 an der höchstwertigen Bitstelle (das am weitesten links geschriebene Bit) des Binärmusters 1100, wie es im Block 92 dargestellt ist.

Der erfolgreiche Empfang und das Erkennen sowohl der ersten Binärfolge 80 als auch der zweiten Binärfolge 81 ist nun durch Erregung der Leitungen 130 und 114 angezeigt, so daß das UND-Glied 138 durchschaltet, um den Binärwert 1 an eine geeignete Nutz- oder Verarbeitungseinrichtung 131 zu legen. Eine solche Einrichtung kann z. B. eine Logikschaltung sein, welche den erfolgreichen Empfang der Binärfolgen 80 und 81 registriert und daraufhin den Betrieb irgendeiner anderen Logikschaltung oder Einrichtung (nicht dargestellt) einschaltet. Das Flipflop 137 kann über eine Leitung 140 zurückgesetzt werden, um das System zum Empfang der nächsten Binärfolgen 80 und 81 bereitzumachen.

Nach erfolgreichem Empfang der ersten und zweiten Bitfolge 80 und 81 kehrt das System in den Zustand »1« (Block 85) zurück, wie es mit der Rückführung 135 in der Fig. 4 veranschaulicht ist.

Falls während des Empfangs der ersten Binärfolge 80 ein falscher TV-Teil empfangen wird, kehrt der Betrieb ähnlich wie im Falle der Fig. 3 in den Zustand »1« zurück, wie es mit den Rückführungen 119, 120, 121 und 122 in der Fig. 4 veranschaulicht ist. In ähnlicher Weise bewirkt während des Empfangs der erwarteten Binärfolge 81 der Empfang eines falschen JV-Teils, daß der Betrieb über eine der Rückführungen 118,126,128 oder 129 in den Zustand »4« zurückgeschaltet wird. Ein falsches Adressenwort mit einem Λί-Wert wie in den Blöcken 89 bis 92 dargestellt, adressiert immer einen Speicherplatz mit dem inhait 1011, so daß das System in den Zustand »4« (Block 88) zurückgeschaltet wird. Es sei erwähnt, daß einige der in Fig. 4 dargestellten Verbindungen signalführende Leitungen sind, während andere einfach den Ruß des Betriebs anzeigen.

Alternativ ist es auch möglich, das System nach Fig. 4 beim Erreichen des Zustandes »4«, der den erfolgreichen Empfang der ersten Binärfolge 80 unzeigt, in den Zustand »1« zurückkehren zu lassen, bei welchem der Ausgang des Festspeichers 12 die Bitkombination 0000 ist. Dies kann dadurch erreicht werden, daß man alle Speicherplätze, die durch die 127 möglichen Muster des Adressenworts 105 und durch das Adressenwort 106 adressiert werden, mit der Bitkombination

ίο 0000 besetzt. Der erste N-Teil der zweiten erwarteten Binärfolge 81 gekoppelt mit einem Af-Teil (KX), wie allgemein mit dem Wort 99 dargestellt, wird dann den Betrieb aus dem Zustand »1« (Block 85) direkt in den Zustand »5« (Block 89) schalten, bei welchem der M-Teil gleich 101 ist. Anschließend richtig empfangene ZV-Teile der zweiten erwarteten Binärfolge 81 werden dann den Betrieb über die Zustände »6« und »7« in den Zustand »8« schalten, wie es allgemein weiter oben beschrieben wurde.

Eine geeignete Taktsteuerung für das System veranschaulichen die Wellenformen der Fig. 5. Die sieben Wellenformen A, B, C ... G in Fig. 5 seien nachstehend der Einfachheit halber mit SA, SB, SC ... SG benannt, um nicht jedesmal in umständlichen Beisätzen auf diese Figur hinweisen zu müssen.

Es sei angenommen, daß zum Zeitpunkt /„ die ersten sieben Bits der erwarteten Binärfolge 80 (Fig. 4) noch nicht empfangen worden sind, so daß der Ausgang des Festspeichers 12 (Fig. 2) die Bitkombination 0000 Hefert, wie es mit Af, im Segment 177 der Wellenform 5C gezeigt ist. Die zu diesem Zeitpunkt im Schieberegister 10 gespeicherten sieben Bits werden als /V₀ (Segment 169) der Wellenform 5ß) bezeichnet und bilden eine andere Kombination als irgendein /V-Teil der erwarteten Binärfolge.

Zum Zeitpunkt ί, wird ein Eingangstaktimpuls ISO der Wellenform SD auf den Takteingang 149 des Zwischenspeichers 15 (Fig. 1) gegeben, um den Ausgangswert M₁ vom Festspeicher 12 in den 2'wischenspeicher 15 zu geben, wie in der Wellenform i>£ gezeigt. Zum Zeitpunkt t₂ wird ein Taktimpuls 159 auf den Eingang 146 des Schieberegisters 10 gegeben, um ein weiteres Bit der erwarteten Folge in das Register zu schieben, so daß der Ausgang des Schieberegisters 10 nun einen N-Teil mit dem Wert /V₁ liefert, wie im Segment 170 der Wellenform 5ß eingetragen. Das an dein Festspeicher 12 gelegte Adressensignal bekommt daraufhin die Gestalt Af₁-I-ZV₁, wie es im Segment 203 der Wellenform SG eingetragen ist. Die vorherige Adresse war Mi+ZV,,, wie

so im Segment 202 der Wellenform SG «ingetragen.

Die Eingangsadresse M₁+/V₁ für den Festspeicher 12 führt zur Abgabe eines Ausgangswertes Ai₂, der im Segment 178 der Wellenform SC eingetragen ist und durch den Taktimpuls 152 zum Zeitpunkt I₃ in den Zwischenspeicher 15 übergeben wird, wie es in der Wellenform SD und im Segment 185 der Wellenform 5£ gezeigt ist.

Eine Zeitspanne Δ später, zum Zeitpunkt J₄, erscheint ein am Eingang zugeführter Taktimpuls an der Ausgangstaktklemme 147 des Zwischenspeichers 15 und bewirkt, daß der Inhalt M₁ dieses Zwischenspeichers an dessen Ausgangsklemmen C₀-C^ erscheint und dann zurück auf die Eingänge b₇—b₉ des Festspeichers 12 gegeben wird, so daß der Festspeicher eine Eingangsadresse M₂+N₂ bekommt, wie es in der Wellenform 5G im Segment 204 eingetragen ist.

Diese Adressierung M₂+N₂ am Festspeicher 12 führt zur Lieferung eines Ausgangswertes Af₁, wie er im

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Segment 179 der Wellenform SC eingetragen ist und der zum Zeitpunkt /₅, wenn der Taktimpuls 153 der Wellenform 5Ü erscheint, in den Zwischenspeicher 15 übertragen wird. Anschließend wird beim Erscheinen des Taktimpulses 161 der Wellenform SA dieser im Zwischenspeicher 15 gespeicherte Wert Ai₃ an die Ausgangsklemmen e,r-ei dieses Speichers gelegt, wie im Segment 196 der Wellenform SF geschrieben. Der Festspeicher 12 erhält dann die Adressierung Af₃+A/₃, wie im Abschnitt 205 der Wellenform SG eingetragen. Es sei erwähnt, daß mit jedem der Taktimpulse 159 bis 166 ein zusätzliches Bit der erwarteten Binärfolge in das Schieberegister 10 nachgeschoben wird, so daß die TV-Teile /V₁, N₂ ... N_n+1 der Adressen 203, 204, 205 ... alle unterschiedlich sind. is

Die Adresse /W₃₊ZV₃ (Adresse 205 in der Wellenform 5G) führt dann zum Zugriff auf einen Speicherplatz im I-'estspcicher 12, der den Af-Teii M₄ enthalt, wie im Segment 180 der Wellenform SC eingetragen.

Zum Zeitpunkt I₁ wird der Wert M₃ durch den Taktimpuls 154 der Wellenform SD in den Zwischenspeicher 15 übergeben und anschließend durch den Taktimpuls 162 der Wellenform SA am Ausgang dieses Zwischenspeichers bereitgestellt, wie im Segment 197 der Wellenform 5F eingetragen. Der vorstehend beschriebene Betrieb geht weiter bis zum Zeitpunkt t„, zu dem der Taktimpuls 163 an das System gelegt wird, womit der letzte /V-Teil der erwarteten Bii.ärfolge in das Schieberegister 10 nach Fig. 1 eingschoben ist, wie im Segment 174 der Wellenform 5ß eingetragen. Zum Zeitpunkt f„₊i wird der Wert Af_n durch den Impuls 155 der Weltenform 5D in den Zwischenspeicher 15 übertragen und anschließend, zum Zeitpunkt r„₊₂, durch den Taktimpuls 164 der Wellenform SA auf die Ausgangsklemmen des Zwischenspeichers 15 gegeben. Somit ist zum Zeitpunkt i„+2 der Festspeicher 12 mit der Adresse Af„₊i+/V„+i adressiert, wodurch ein Zugriff auf einen Speicherplatz erfolgt, der den Wert Ai₁ enthält, wie im Segment 182 der Wellenform SC eingetragen. Der Zugriff zum Wert Af₁ stellt den Beginn der Rückkehr des Systems in den Zustand »1« dar. Es ist dann nur noch notwendig, den Wert Ai₁ zum Ausgang des Zwischenspeichers 15 zu übertragen, um das System in den Zustand »1« zurückzubringen. Diese Übertragung des Wertes Af₁ erfolgt durch den Taktimpuls 156 zum Zeitpunkt »„+j, der den Wert Af₁ in den Zwischenspeicher 15 schleust, wie im Segment 190 der Wellenform Se eingetragen. Anschließend gibt der Taktimpuls 165 den Wert Λί, auf den Ausgang des Zwischenspeichers 15 weiter, wie im Segment 200 der Wellenform SF eingetragen.

Die zu den Zeitpunkten I_n+6 und /„₊₈ erscheinenden Taktimpulse 165 und 166 und die zu den Zeitpunkten f„₊5 und t_n+1 erscheinenden Taktimpulse 157 und 1158 dienen einfach dazu, in das Schieberegister 10 weitere zusätzliche Bits der am Eingang seriell empfangenen Datenfolge nachzuschieben, die jedoch außerhalb des erwarteten Stroms von Bits liegen und zu Adres«enwörtern führen, mit denen immer Speicherplätze des Inhalts Af₁ adressiert werden, so daß das System im Zustand »1« gehalten wird, bis die nächste erwartete Binärfolge empfangen wird.

Hierzu 4 Blatt Zeichnungen

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Claims (1)

Patentansprüche:

1. Anordnung zum Erfassen des Auftretens einer erwarteten Kombination von L aufeinanderfolgenden Bits innerhalb einer Vielzahl von Bits, wobei L eine ganze Zahl ist, mit folgenden Einrichtungen:

a) einer Quelle (18) zur Lieferung der Vielzahl von Bits derart, daß sich die Bits in Gruppen von jeweils N Bits prüfen lassen;

b) einem Speicher (12) mit bestimmten Speicherplätzen zur Speicherung von Zustandswörtern, deren jedes anzeigt, daß eine gelieferte iV-teilige Bitgruppe in gleicher Form auch in der erwarteten L-teiligen Bitkombination vorkommt;

c) einer Adressiereinrichtung (10,15), die an Adresseneingängen {bg-bg) des Speichers Adressen anlegt.. **iren jede sich zusammensetzt aus einer N-teiligen Gruppe der von der Queue gelieferten Bits und aus zusätzlichen Bits, die aus demjenigen Zusnandswort genommen sind, welches aus dem unmittelbar vorher adressierten Speicherplatz ausgelesen wurde, so daß nacheinander Zustandswörter aus den adressierten Speicherplätzen aus- gelesen werden, wenn /V-teilige Gruppen der von der Quelle gelieferten Bits angelegt werden;

d) einer Erkennungseinrichtung (nach 7), die anspricht, wenn aus dem Speicher ein Zustandswort ausgelesen wird, welches anzeigt, daß unter der Vielzahl der von der Adnssiereinrichtung aus der Quelle empfangenen Bits die letzten N Bits der erwarteten L-teiligeii BiÜOmbination sind,