Nothing Special   »   [go: up one dir, main page]

DE3856150T2 - Halbleiteranordnung und verfahren zur herstellung - Google Patents

Halbleiteranordnung und verfahren zur herstellung

Info

Publication number
DE3856150T2
DE3856150T2 DE3856150T DE3856150T DE3856150T2 DE 3856150 T2 DE3856150 T2 DE 3856150T2 DE 3856150 T DE3856150 T DE 3856150T DE 3856150 T DE3856150 T DE 3856150T DE 3856150 T2 DE3856150 T2 DE 3856150T2
Authority
DE
Germany
Prior art keywords
well
region
layer
conductivity type
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3856150T
Other languages
English (en)
Other versions
DE3856150D1 (de
Inventor
Shinji Odanaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Application granted granted Critical
Publication of DE3856150D1 publication Critical patent/DE3856150D1/de
Publication of DE3856150T2 publication Critical patent/DE3856150T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

    ERFINDUNGSGEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Vereinfachung eines Herstellungsverfahrens für Komplementärhalbleiteranordnungen, die zunehmend miniaturisiert und komplex werden, und auf eine Halbleiteranordnung mit hoher Komponentendichte und erhöhter Widerstandsfähigkeit gegenüber einem CMOS-Latch-Up.
    • STAND DER TECHNIK
  • Als Resultat der Erfordernisse eines hohen Rauschabstands und eines geringen Energieverbrauchs ist die Bedeutung der CMOS- Technologie im VLSI-Bereich gestiegen. Mit zunehmender Miniaturisierung sind jedoch schwerwiegende Probleme hinsichtlich der Verhinderung eines Streuthyristorbetriebs aufgetreten, der das zwischen benachbarten Abschnitten eines n-Kanal- MOSFET und p-Kanal-MOSFET auftretende CMOS-Latch-Up-Phänomen verursacht, und hinsichtlich des Beibehaltens eines ausreichenden Haltespannungspegels zwischen benachbarten Elementen.
  • Zur Überwindung dieser Probleme wurden verschiedene Aufbauformen der Anordnung und Herstellungsverfahren vorgeschlagen. Diese Vorschläge umfassen das Verwenden einer Anordnung mit Wannen, das Bilden einer vergrabenen Hochkonzentrations schicht und das Bilden eines selbstausgerichteten Kanalendes (oder Kanalunterbrechung) am Rand eines Wannenbereichs.
  • Zusammenfassungen dieser verschiedenen Strukturen und Verfahren werden im folgenden nacheinander gemeinsam mit den im Zusammenhang mit diesen aufgetretenen entsprechenden Problemen angegeben. Aus Klarheitsgründen kennzeichnet in der nachfolgenden Beschreibung und den Ansprüchen der Begriff p-Kanal- Transistor oder Transistor mit einem Kanal vom p-Leitungstyp einen Transistor mit einem p-Source und -Drain und der Begriff n-Kanal-Transistor oder Transistor mit einem Kanal vom n-Leitungstyp einen Transistor mit n-Source und -Drain.
  • Zuerst wird ein Verfahren beschrieben, bei dem eine über einem Substrat mit hoher Dotierkonzentration angeordnete Epitaxialstruktur verwendet wird, unter Bezugnahme auf Fig. 16. Diese Struktur wurde durch Yuan Taur u.a. in den I.E.E.E. Transactions on Electron. Devices, Vol ED-32, Nr. 2, Februar 1985, Seiten 203-209, vorgeschlagen.
  • In Fig. 16 kennzeichnet das Bezugszeichen 51 eine n-Wanne, 52 ein Substrat (p&spplus;) mit hoher Dotierkonzentration, 53 eine Epitaxialschicht (p) mit geringer Dotierkonzentration, 56 eine isolierende Trennschicht, 60 ein Kanalende (p&spplus;). Der Bereich PA in der linken Hälfte des Diagramms stellt einen p-Kanal- Transistorbereich dar, und der Bereich NA in der rechten Hälfte des Diagramms einen n-Kanal-Transistorbereich.
  • Bei dieser Struktur wird eine dünne Epitaxialschicht 53 mit einer Dicke von 4,5 um auf dem Substrat 52 mit hoher Konzentration (zumindest 10¹&sup9; cm³) gebildet, und danach wird eine 2,5-um-Fotolackschicht selektiv gebildet. Unter Verwendung der Fotolackschicht als Maske erfolgt eine Hochenergieimplantation von Phosphor bei 700 KeV und danach ein Kurzzeitglühen für vier Stunden bei 1050ºC. Als Resultat wird eine retrograde oder rückläufige n-Wanne 51 gebildet, wobei sich der Konzentrationsspitzenwert in einem tiefen Wannebereich befindet. Aufgrund der Bildung dieser n-Wanne 51 durch Hochenergieimplantation und Tieftemperatur-Kurzzeitglühen wird eine Diffusion von Bor (d.h. dem Substratdotierstoff) aus dem Substrat 52 mit hoher Konzentration verhindert, und die n-Wanne 51 kann in der dünnen Epitaxialschicht 53 gebildet werden, um dadurch die CMOS-Latch-Up-Widerstandsfähigkeit zu erhöhen.
  • Normalerweise ist das Substrat (p&spplus;) 52 mit hoher Konzentration bei einer solchen Halbleiteranordnungsstruktur mit Massepotential (VSS) verbunden, während die n-Wanne 51 aufgrund der unmittelbar neben dem Source-Bereich 545 des p-Kanal- Transistors angeordneten n&spplus;-Schicht 54 (zum Festlegen des Wannenpotentials) das Spannungsversorgungspotential (VDD) aufweist.
  • Bei dieser Struktur entsteht ein vertikaler Streu-pnp- Transistor, wobei dessen p, n und p dem Drain-Bereich 55d des p-Kanal-Transistors, der n-Wanne 51 bzw. der Epitaxialschicht (p) 53 mit geringer Dotierkonzentration gemeinsam mit dem Substrat (p&spplus;) 52 mit hoher Konzentration entspricht. Fließt beispielsweise ein Latch-Up-Triggerstrom (als von dem Drain- Bereich SSD injizierte Löcher h) durch den virtuellen Basisbereich (d.h. die n-Wanne 51) hindurch und tritt in die Epitaxialschicht 53 mit geringer Dotierkonzentration ein, so wird dieser Strom unmittelbar durch das Substrat (p&spplus;) 52 mit hoher Dotierkonzentration absorbiert, das an seiner Rückfläche sicher auf einem festen Potential gehalten wird. Dies dient zum Verhindern eines lokalen Potentialanstiegs der Epitaxialschicht 53 mit geringer Dotierkonzentration. Ebenso entsteht ein lateraler Streu-npn-Transistor, wobei die Epitaxialschicht 53 mit geringer Dotierkonzentration dessen virtuelle Basis bildet. Die n, p und n dieses lateralen Streu-npn- Transistors entsprechen dem Drain-Bereich 54d des n-Kanal- Transistors, dem Substrat (p) 53 mit geringer Dotierkonzentration bzw. der n-Wanne 51. Aufgrund der Struktur der Anordnung kann dieser Streutransistor allerdings nicht in den EIN- Zustand versetzt werden. Somit ermöglicht dieser Aufbau einen ausreichenden Unterdrückungsgrad des Betriebs des vertikalen Streu-pnp-Transistors, um dadurch den Latch-Up zu unterdrükken.
  • Wie jedoch nachstehend beschrieben wird, ist ein lateraler Streu-pnp-Transistor unterhalb der isolierenden Trennschicht 56 gebildet (wobei die p, n und p dieses Transistors dem Drain-Bereich SSD des p-Kanal-Transistors, der Wanne 51 bzw. der Epitaxialschicht (p) 53 entsprechen), wobei dieser in Verbindung mit dem lateralen Streu-npn-Transistor (wobei n dem Drain-Bereich 54d des n-Kanal-Transistors, p dem Substrat (p) 53 mit geringer Dotierkonzentration und n der n-Wanne 51 entspricht) einen Streu-PNPN-Thyristor bildet. Mit zunehmender Miniaturisierung der Struktur wird die Breite der isolierenden Trennschicht 56 so gering, daß aufgrund des Vorhandenseins dieses Streu-PNPN-Thyristors keine zufriedenstellende Funktion mehr erzielt werden kann.
  • Aus diesem Grunde ist es bei dieser Technologie für ein Unterdrücken des CMOS-Latch-Up erforderlich, den minimalen Abstand zwischen dem n-Kanal-Transistor und dem p-Kanall- Transistor auf ungefähr 4 um zu begrenzen. Wird der Abstand weiter verringert, so muß die Epitaxialschicht 53 noch dünner ausgebildet werden. Es ist jedoch erforderlich, die Diffusion von Bor (d.h. dem Substratdotierstoff) aus dem Substrat 52 mit hoher Konzentration auf ein absolutes Minimum zu unterdrücken. Dies ist sehr schwer erreichbar. Das Problem des Verringerns der Zwischenraumbreite der isolierenden Trennschicht 56 ist eng verbunden mit dem Verfahren zum Bilden der n-Wanne 51 und dem Aufbau und Erzeugungsverfahren des Kanalendes 60, das sich unmittelbar unterhalb der isolierenden Trennschicht befindet. Die grundlegenden Merkmale des Bildens der n-Wanne 51 und des Kanalendes 60 werden nachstehend unter Bezugnahme auf Fig. 17 beschrieben.
  • Zuerst werden ein Oxidfilm 82 und ein Nitridfilm 81 auf der Oberfläche der auf einem Substrat (p&spplus;) 52 mit hoher Konzentration gewachsenen Epitaxialschicht 53 mit geringer Dotierkonzentration gebildet. Danach wird darauf ein Fotolackmuster 83 selektiv gebildet, und es erfolgt eine lonenimplantation der n-Wanne 51 durch dieses Muster hindurch. Ein Isolierfilm 84 wird dann über der gesamten Oberfläche gebildet (Fig. 17(a)).
  • Danach erfolgt eine Abhebeverarbeitung, so daß der Isolierfilm 84 nur auf dem Bereich der n-Wanne 51 zurückbleibt. Danach erfolgt eine weitere Musterbildungsverarbeitung zum Bilden eines der isolierenden Trennschicht 56 entsprechenden Fotolackmusters. Das Kanalende 60 wird dann durch Implantation gebildet (Fig. 17(b)). Es ist wichtig, zu beachten, daß das Kanalende 60 anhand des Isolierfilms 84 gebildet wird, so daß dessen Position im wesentlichen mit dem Rand der n-Wanne 51 übereinstimmt. Das bedeutet, daß das Kanalende 60 durch diese Verarbeitung am Rand dieser n-Wanne in einer im wesentlichen selbstausrichtenden Weise gebildet wird.
  • Unter Verwendung des Fotolackmusters 85 erfolgt ein Ätzen des Isolierfilms 84 und des Nitridfilms 81, und ein der isolierenden Trennschicht 56 entsprechendes Nitridfilmmuster wird gebildet (Fig. 17(c)). Als nächstes wird die isolierende Trennschicht 56 durch den üblichen LOCOS-Thermo- Oxidationsprozeß gebildet (Fig. 17(d)).
  • Eine sehr wichtige Frage hinsichtlich dieses Prozesses ist, ob der Bereich der n-Wanne zum Zeitpunkt des Durchführens der Implantation des Kanalendes 60 (das im allgemeinen eine höhere Konzentration als die n-Wanne 51 aufweist) durch Migration in lateraler Richtung kompensiert worden ist. Darüber hinaus tritt als Resultat der thermischen Oxidationsverarbeitung des Bereichs 161 (gezeigt in Fig. 17) des Kanalendes 60 aufgrund der Auswirkung einer oxidationsverstärkten Diffusion eine hohe Diffusion innerhalb der n-Wanne 51 auf. Aufgrund dieser Diffusion wird ein Teil der n-Wannendotierionen in einem lokalen Bereich kompensiert, wodurch eine Reduktion der Breite des virtuellen Basisbereichs (n-Wanne 51) des lateralen Streu-pnp-Transistors auftritt (wobei das P, N und P dieses Transistors dem Drain-Bereich 55d des p-Kanal-Transistors, der n-Wanne 51 bzw. der Epitaxialschicht (p) 53 mit geringer Dotierkonzentration entsprechen. Das HFE dieses Streu-pnp- Transistors wird dadurch erhöht, so daß dieser Transistor auf eine Injektion eines Trigger-Stroms aus dem Drain-Bereich 55d des p-Kanal-Transistors äußerst empfindlich anspricht. Dies ist ein schwerer, aus der Verringerung der Größe der isolierenden Trennschicht 56 resultierender Defekt, d.h. der durch einen erhöhten Miniaturisierungsgrad verursacht wird.
  • Ein weiterer Vorschlag erfolgte durch K.W. Terril u.a. in (I.E.E.E. 1984 I.E.D.M.) Technical Digest, Seiten 406 bis 409, der in Fig. 18 dargestellt ist. In Fig. 18 kennzeichnet das Bezugszeichen 61 eine n-Wanne, 62 eine vergrabene Schicht (p&spplus;) mit hoher Konzentration und 63 ein Substrat (P) mit geringer Dotierkonzentration.
  • Bei dieser Struktur wird die vergrabene Schicht (p&spplus;) 62 mit hoher Konzentration nach der Bildung der n-Wanne 61 gleichmäßig an einer gegenüber der n-Wanne 61 tiefer befindlichen Position gebildet. In gleicher Weise wie bei der vorstehend beschriebenen Epitaxialstruktur entsteht ein Streu-pnp Transistor (wobei p dem Drain-Bereich 65d des p-Kanal- Transistors, n der n-Wanne 61 und p dem Substrat (p) 63 mit geringer Dotierkonzentration und der vergrabenen Schicht (p&spplus;) 62 mit hoher Konzentration entspricht). Fließt ein Latch-Up- Trigger-Strom beispielsweise aus dem Drain-Bereich 65d aufgrund der Injektion von Löchern h, so hat die Struktur eine Unterdrückung eines jeden lokalen Potentialanstiegs zum Ziel, der aus dem Fließen dieses Stroms durch den virtuellen Basisbereich (d.h. der n-Wanne 61) in das Substrat 63 mit geringer Dotierkonzentration resultieren könnte.
  • Diese Struktur unterscheidet sich jedoch von dem Epitaxialstrukturbeispiel darin, daß das Potential der vergrabenen Schicht (p&spplus;) 62 mit hoher Konzentration schwebend ist, so daß ein solcher Trigger-Strom nicht mit der ausreichenden Wirksamkeit der Epitaxialstruktur absorbiert werden kann.
  • Darüber hinaus treten sowohl bei der die Epitaxialschicht verwendenden Struktur als auch bei der Struktur, bei der ein Bereich hoher Konzentration durch Implantation gebildet wird, ähnliche Probleme auf. Das heißt, von den durch die n-Wanne in das Substrat mit geringer Dotierkonzentration eintretenden Löchern (die aus dem Source- oder dem Drain-Bereich des p- Kanal-Transistors injiziert wurden) werden die meisten in dem Bereich hoher Konzentration absorbiert. Die in lateraler Richtung fließenden Löcher werden jedoch nicht ausreichend absorbiert, was zu einem Potentialanstieg in einem bestimmten Bereich des Substrats mit geringer Dotierkonzentration führt.
  • Daher fließt ein Trigger-Strom durch diesen Abschnitt, der den Streu-PNPN-Thyristor einschaltet, was zum Auftreten des Latch-Up-pHänomens führt. Dies ist ein sehr schwerwiegendes Problem, das sich aus der Verringerung des Abstands zwischen den Grenzen der n&spplus;- und p&spplus;-Schichten der das komplementäre Transistorpaar bildenden Bereiche ergibt, und ein Hindernis hinsichtlich eines erhöhten Integrationsgrads von CMOS- Komplementärhalbleiteranordnungen darstellt.
  • Darüber hinaus sind die Kosten eines Epitaxialwafers im Falle der Epitaxialstruktur hoch und es ist problematisch, eine erhöhte Produktivität durch Erzielen einer stabilen Herstellung von Wafern mit großem Durchmesser und dünner Epitaxialschicht zu erreichen. Weiterhin ist es erforderlich, die Dicke des Epitaxialbereichs (d.h. des Bereichs mit geringer Dotierkonzentration) so gering wie möglich herzustellen, um eine wirksame Absorption von Löchern sicherzustellen. Es ergibt sich jedoch ein Problem dahingehend, daß ein sehr flacher Bereich geringer Dotierkonzentration aufgrund einer Auswärtsdiffusion (d.h. einer Diffusion von Substratdotierstoffionen) aus dem Bereich hoher Konzentration während des Aufwachsens der Epitaxialschicht nicht erreicht werden kann. Andererseits ist es bei dem Verfahren, bei dem ein Bereich hoher Konzentration durch Implantation gebildet wird, trotz der nicht übermäßigen Herstellungskosten nicht möglich, einen ausreichenden Unterdrückungsgrad des CMOS-Latch-Up-pHänomens zu erzielen, da es nicht möglich ist, das Potential der vergrabenen Schicht (p&spplus;) mit hoher Konzentration an dessen Rückf läche oder durch eine auf der Oberfläche des Halbleitersubstrats gebildete Diffusionsschicht konstant festzulegen. Damit die Dotierkonzentration der vergrabenen Schicht (p&spplus;) mit hoher Konzentration zum Erreichen einer ausreichenden Absorption des Trigger-Stroms erhöht wird, ist es erforderlich, eine Implantation mit hoher Energie und hoher Dosierung zu verwenden (1,0 x 10¹&sup4; cm² oder darüber). Dies führt jedoch zu dem Problem des Erzeugens von Punktdefekten innerhalb des Substrats.
  • Somit kann sowohl mit der Epitaxialstruktur als auch mit der Struktur mit einer durch eine Implantation mit hoher Energie und hoher Dosis gebildeten vergrabenen Schicht mit hoher Konzentration keine zufriedenstellende Charakteristik erreicht werden.
  • Ein weiteres Beispiel für die Verwendung einer Wanne und eines Kanalendes unterhalb der isolierenden Trennschicht in einer miniaturisierten Anordnung wird nachstehend unter Bezugnahme der Schnittansichten des Herstellungsvorgangs gemäß Fig. 19 beschrieben. Dies wurde durch R.A. Martin (I.E.E.E. 1984 I.E.D.M.) Technical Digest, Seiten 403 bis 406, vorgeschlagen.
  • Bei diesem Herstellungsverfahren wird ein Kanalende unmittelbar unterhalb einer zwischen benachbarten Abschnitten der n- Kanal- und p-Kanal-Transistoren angeordneten isolierenden Trennschicht gebildet. Ziel des Vorschlags ist die Vereinfachung des Herstellungsverfahrens und eine miniaturisiertere Struktur.
  • In Fig. 19(a) wird zuerst ein p-Dotierstoff bis zu einer hohen Konzentration implantiert, um ein n-Kanalende 75 in einem Abschnitt eines Bereichs zu bilden, der eine isolierende Trennschicht bilden wird. Danach wird eine isolierende Trennschicht 76 durch das übliche LOCOS-Thermooxidationsverfahren gebildet, und danach ein Fotolackmuster 80 über einem Teil der isolierenden Trennschicht 76. Dabei wird das n-Kanalende als Resultat der vorgenannten Thermooxidation in das Innere des Substrats diffundiert (Fig. 19(b)).
  • Danach erfolgt in Fig. 19(c) eine n-Implantation mit hoher Energie durch das Fotolackmuster 80 hindurch, um einen n&spplus;- Bereich mit vergleichsweise hoher Konzentration als n-Wanne 71 gemeinsam mit einem n&spplus;-Bereich mit hoher Konzentration herzustellen, der sich unmittelbar unterhalb eines Abschnitts der isolierenden Trennschicht 76 befindet und einen Teil der n-Wanne 71 bildet. Somit wird ein p-Kanalende in einem einzigen Schritt gebildet.
  • Unter Verwendung des normalen Herstellungsverfahrens werden dann ein Gate-Oxidfilm 78, eine Gate-Elektrode 77 und Sourceund Drain-Bereiche 735, 73d und 745, 74d und Aluminiumanschlußleitungen 79n gebildet, um eine komplementäre Halbleiteranordnung gemäß Fig. 19(d) zu erhalten.
  • Somit wird das p-Kanalende bei diesem Herstellungsverfahren durch ein Kompensationsverfahren über eine Implantation von n&spplus;-Ionen gebildet, die in einem Zustand durchgeführt wird, in dem eine p&spplus;-Diffusion zum Bilden eines n-Kanalendes bereits erfolgt ist. Auf diese Weise wird eine Diffusion aus dem Kanalende 75 in die n-Wanne durch die oxidverstärkte Diffusion der in Fig. 17 gezeigten Art vermieden. Es ist jedoch äußerst schwierig, die Dotierkonzentration für das Kanalende an der Seite der n-Wanne 75 so festzulegen, daß eine korrekte Kompensation erzielt wird. Das heißt, die Konzentration wird durch eine Implantationsverarbeitung herbeigeführt, wobei das p&spplus;-Kanalende 75 ebenfalls durch die aus der LOCOS- Verarbeitung resultierende oxidverstärkte Diffusion beeinflußt wird. Es ist erforderlich, die n&spplus;-Implantation präzise zu steuern, und darüber hinaus die Konzentrationsverteilung in Tiefenrichtung genau zu steuern, um dadurch beide erforderlichen Konzentrationen des p&spplus;-Kanalendes 75 zu erhalten. Falls nur ein geringer Ungenauigkeitsgrad auftritt, wird die Form des in den Zeichnungen dargestellten Grenzabschnitts 176 nicht genau festgelegt, so daß die Schwellspannung Vt an der Seite der n-Wanne 71 der isolierenden Trennschicht 76 verringert wird, so daß die Funktion des Kanalendes nicht erzielt wird. Darüber hinaus führt dieses Herstellungsverfahren zu bestimmten Problemen hinsichtlich des nichtkompensierten n- Kanalendes 75. Das heißt, aufgrund der Austrittsarbeit der auf der isolierenden Trennschicht gebildeten Anschlußleitungen (aus n&spplus;-Polysilizium oder Al hergestellt) kann die Schwellspannung des n-Kanal-Streu-MOSFET leicht unter die Schwellspannung des p-Kanal-Streu-MOSFET absinken. Zum Erhöhen der Schwellspannung des n-Kanal-Streu-MOSFET ist es erforderlich, daß das n-Kanalende 75 eine hohe Dotierkonzentration aufweist. Aufgrund der Tatsache, daß das p-Kanalende durch Kompensation gebildet wird, ergibt sich jedoch eine Konzentration des n-Kanalendes 75, die lediglich ein Teil der des p-Kanalendes darstellt. Es ist daher problematisch, den Konzentrationsgrad des n-Kanalendes 75 auf einen ausreichend hohen Wert einzustellen. Aus diesen Gründen kann die Breite der isolierenden Trennschicht nicht sehr verringert werden.
  • Weiterhin kann aufgrund der Tatsache, daß zur Vereinfachung der Verarbeitung die n-Wanne 71 durch die n&spplus;-Implantation gleichzeitig mit dem Kanalende gebildet wird, keine CMOS- Struktur mit optimaler Unterdrückung des Latch-Up erzielt werden, da die optimalen Implantationsbedingungen zur Bildung des Kanalendes nicht mit den optimalen Implantationsbedingungen zur Bildung der n-Wanne 71 übereinstimmen. Somit ist die ses Verfahren für eine erhöhte Miniaturisierung ungeeignet.
  • Wie vorstehend beschrieben, können die bekannten Vorschläge weitgehend in zwei Arten aufgeteilt werden, d.h. eine Struktur und ein Herstellungsverfahren, bei denen eine Schicht mit hoher Konzentration zum Unterdrücken des vertikalen Streutransistor-effekts verwendet wird, und eine Struktur und ein Herstellungsverfahren, bei denen ein Kanalende zum Unterdrükken des lateralen Streutransistoreffekts unterhalb der isolierenden Trennschicht vorgesehen ist.
  • Die JP-A-61242064, auf der der Oberbegriff des beiliegenden Patentanspruchs 1 basiert, offenbart ein Herstellungsverfahren einer komplementären Halbleiteranordnung, wobei Oberflächen-p-Wannen und eine unter einer n-Wanne angeordnete tiefe p-Schicht durch Bereitstellen eines Lackmusters für die p- Wannen gleichzeitig in einem p-Substrat ionenimplantiert werden.
  • Die EP-A-0 209 939 offenbart ein Herstellungsverfahren einer Halbleiteranordnung, das eine Technik umfaßt, wobei eine Lackschicht mit abgeschrägtem Rand gebildet wird, so daß die Linie maximaler Dotierkonzentration in Oberflächenrichtung geneigt ist.
  • Es ist Aufgabe der vorliegenden Erfindung, ein vollkommen neues Herstellungsverfahren und eine Struktur für eine komplementäre Halbleiteranordnung bereitzustellen, wodurch die Probleme bekannter Strukturen vermieden werden. Das heißt, die bekannten Probleme mangelnder Miniaturisierungsfähigkeit der Struktur und auch hinsichtlich einer ausreichenden Widerstandsfähigkeit gegenüber dem CMOS-Latch-Up-Phänomen werden durch die Erfindung gelöst.
  • Eine erfindungsgemäße Halbleiteranordnung ist in dem beiliegenden Patentanspruch 1 definiert.
  • Verfahren zum Herstellen einer Halbleiteranordnung gemäß dem beiliegenden Anspruch 1 sind in den beiliegenden Patentansprüchen 2 und 8 definiert.
  • Mit einer solchen Halbleiteranordnungsstruktur kann das Potential der vergrabenen Schicht hoher Konzentration auf einfache Weise vom oberen Teil des Halbleitersubstrats aus eingestellt werden, da die vergrabene Schicht mit hoher Konzentration in einem tiefen Bereich des Substrats unmittelbar unterhalb der Wanne des ersten Leitungstyps und innerhalb des Halbleitersubstrats als eine sich fortlaufend erstreckende Schicht gebildet ist, wobei eine vergrabene Schicht hoher Konzentration in einem die Wanne umgebenden flachen Bereich gebildet ist.
  • Weiterhin wird jede Injektion eines Stroms in Tiefenrichtung oder lateraler Richtung aus der Wanne des zweiten Leitungstyps in das Substrat mit geringer Dotierkonzentration durch die vergrabene Schicht hoher Konzentration vollständig absorbiert, wodurch der Trigger-Strom des Streuthyristors wirksam unterdrückt werden kann. Darüber hinaus kann auf das Herstellungsverfahren zum Erzeugen eines Kanalendes verzichtet werden und eine isolierende Trennung wirksam erzielt werden, aufgrund der Tatsache, daß die Wanne des ersten Leitungstyps und die des zweiten Leitungstyps die jeweils eine hohe Konzentration aufweisen, unmittelbar unterhalb der isolierenden Trennschicht gebildet sind. Dies ermöglicht eine einfache Verringerung des Abstands zwischen den beiden Transistoren des ersten und zweiten Leitungstypwiderstands.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 zeigt eine Schnittvorderansicht der Struktur eines ersten Ausführungsbeispiels einer erfindungsgemäßen Halbleiteranordnung;
  • Fig. 2 zeigt Teilschnittansichten des Herstellungsverfahrens des ersten Ausführungsbeispiels;
  • Fig. 3 zeigt Testergebnisse eines Musters einer erfindungsgemäßen Halbleiteranordnung, die unter Verwendung einer SIMS- Vorrichtung erhalten wurden und die Verteilung der implantierten Dotierstoffkonzentration in Tiefenrichtung darstellen;
  • Fig. 4 zeigt ein Dotierstoffkonzentrationskonturliniendiagramm 2-dimensionaler Dotierstoffverteilungen, das durch Computersimulation einer Implantationsbedingung eines Herstellungsverfahrens für eine erfindungsgemäße Halbleiteranordnung erhalten wurde;
  • Fig. 5 zeigt Sperrcharakteristiken von Dioden, die an den Wannen eines Testmusters einer erfindungsgemäßen Halbleiteranordnung gebildet sind;
  • Fig. 6 zeigt die elektrischen Eigenschaften von an den Wannen des Testmusters gebildeten Transistoren;
  • Fig. 7 zeigt Transistoreigenschaften zum Beurteilen der Eigenschaften eines Kanalendes, das unmittelbar unterhalb einer isolierenden Trennschicht des Testmusters gebildet ist;
  • Fig. 8 zeigt die Latch-Up-Eigenschaften des Testmusters;
  • Fig. 9 zeigt Schnittansichten zum Erläutern eines Herstellungsverfahrens für ein zweites Ausführungsbeispiel einer erfindungsgemäßen Halbleiteranordnung;
  • Fig. 10 zeigt ein Dotierstoffkonzentrationskonturliniendiagramm 2-dimensionaler Dotierstoffverteilungen innerhalb des Substrats, das durch eine Computersimulation des Herstellungsverfahrens des zweiten Ausführungsbeispiels einer erfindungsgemäßen Halbleiteranordnung erhalten wurde;
  • Fig. 11 zeigt eine Schnittvorderansicht eines dritten Ausführungsbeispiels einer erfindungsgemäßen Halbleiteranordnung;
  • Fig. 12 zeigt Teilschnittansichten des Herstellungsverfahrens des dritten Ausführungsbeispiels;
  • Fig. 13 zeigt ein Dotierstoffkonzentrationskonturliniendiagramm 2-dimensionaler Dotierstoffverteilungen, das durch eine Computersimulation einer Implantationsbedingung eines Herstellungsverfahrens für die Halbleiteranordnung gemäß dem dritten Ausführungsbeispiel erhalten wurde;
  • Fig. 14 zeigt ein Dotierstoffkonzentrationskonturliniendiagramm 2-dimensionaler Dotierstoffverteilungen, das durch eine Computersimulation einer weiteren Implantationsbedingung eines Herstellungsverfahrens für die Halbleiteranordnung gemäß dem dritten Ausführungsbeispiel erhalten wurde;
  • Fig. 15 zeigt einen Kurvenverlauf der Implantationsbedingungen für eine Hochenergieimplantation bei der vorliegenden Erfindung;
  • Fig. 16 zeigt eine Schnittvorderansicht der Struktur eines Beispiels einer bekannten Halbleiteranordnung;
  • Fig. 17 zeigt Teilschnittansichten des Herstellungsverfahrens des Beispiels gemäß Fig. 16,
  • Fig. 18 zeigt eine Schnittvorderansicht des Aufbaus eines weiteren Beispiels einer bekannten Halbleiteranordnung; und
  • Fig. 19 zeigt Teilschnittansichten des Herstellungsverfahrens eines weiteren Beispiels einer bekannten Halbleiteranordnung.
  • Die Begriffe unterer, oberer, tief, flach, usw. werden in der Beschreibung und den Ansprüchen durchgehend in der in den Figuren angegebenen Bedeutung verwendet, d.h. die obere Oberfläche ist die, an der die Ionenimplantation stattfindet und mit der die Elektroden verbunden sind.
    • Erstes Ausführungsbeispiel
  • In Fig. 1 kennzeichnet das Bezugszeichen 1 eine n-Wanne, 2a eine vergrabene Schicht (p&spplus;) mit hoher Konzentration, 3 ein Substrat (p) mit hoher Dotierkonzentration, 4, 45 bzw. 4d n&spplus;- Schichten, 5, 5s bzw. Sd p&spplus;-Schichten, 6 eine isolierende Trennschicht, 7 eine Gate-Elektrode, 8 einen Gate-Oxidfilm, 9 eine Aluminiumanschlußleitung. Die spezifischen Merkmale der Struktur gemäß Fig. 1 liegen darin, daß die zum Bilden eines p-Signal-Transistors bereitgestellte n-Wanne 1 vollständig von der vergrabenen Schicht (p&spplus;) 2a mit hoher Konzentration und der p-Wanne 2b umgeben ist, und daß die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration über die zum Fixieren des Potentials der p-Wanne 2b vorgesehene p&spplus;-Schicht 5 mit Massepotential verbunden ist.
  • Als Resultat werden durch die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration wirksam Löcher absorbiert, die in Tiefenrichtung und in lateraler Richtung aus dem Drain-Bereich Sd des p-Kanal-Transistors über die n-Wanne 1 in Richtung des Substrats 3 mit geringer Dotierkonzentration (p) injiziert werden. Dadurch wird jeglicher Potentialanstieg in einem Bereich innerhalb des Substrats 3 mit geringer Dotierkonzentration (p) unterdrückt, der zum Fließen eines Triggerstroms führen könnte, wodurch ein Triggern des Streu-pnpn-Thyristors in den EIN-Zustand verhindert wird.
  • Im einzelnen wird bei dem vertikalen Streu-pnp-Transistor das p durch den Drain-Bereich Sd des p-Kanal-Transistors reprä sentiert, das n durch die n-Wanne 1 und das p durch das Substrat 3 mit geringer Dotierkonzentration (p) gemeinsam mit der vergrabenen Schicht (p&spplus;) 2a mit hoher Konzentration. Aus dem Drain-Bereich Sd injizierte Löcher, die einen Latch-Up- Trigger-Strom verursachen, erreichen das Substrat 3 mit ge ringer Dotierkonzentration (p) über den virtuellen Basisbereich (n-Wanne 1). Diese Löcher werden jedoch unmittelbar durch die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration absorbiert, die über einen von den Oberflächenschichten ausgehenden Pfad auf einem festen Potential gehalten wird. Auf diese Weise wird jeder lokale Potentialanstieg des Substrats 3 mit geringer Dotierkonzentration verhindert. Ebenso wird ein lateraler Streu-npn-Transistor gebildet, wobei das n dem Drain-Bereich 4d des n-Kanal-Transistors entspricht, das p der p-Wanne 2b und das n der n-Wanne 1. Das Substrat 3 mit geringer Dotierkonzentration bildet eine virtuelle Basis dieses lateralen Streu-npn-Transistors und ein Setzen dieses Streutransistors in den EIN-Zustand wird verhindert. Die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration ist auch zum Absorbieren eines Trigger-Stroms eines lateralen Streu-pnp- Transistors wirksam und dient somit zum Verhindern des Betriebs des entsprechenden Streuthyristors.
  • Somit stellt diese Struktur eine wirksame Absorption des Triggerstroms des lateralen Streutransistors sicher, der als Resultat der Miniaturisierung der isolierenden Trennschicht 6 erzeugt wird, d.h. als Resultat der Verringerung der Abmessungen der Anordnung. Das Latch-Up-Phänomen wird dadurch wirksam unterdrückt.
  • Spezifische Punkte hinsichtlich eines Beispiels eines Herstellungsverfahrens für dieses Ausführungsbeispiel werden nachstehend unter Bezugnahme auf die Figuren 2(a) bis 2(d) beschrieben. Zuerst wird gemäß Fig. 2(a) ein Isolierfilm 21 als eine Passivierungsschicht über dem Substrat 3 mit geringer Dotierkonzentration (p) durch den üblichen Prozeß gebildet. Eine gemusterte Schicht eines Fotolacks 22 wird dann auf dem Film 21 gebildet. Um das Fotolackmuster zu erhalten, wird zuerst eine Beschichtung aus Fotolack bis zu einer Dicke gebildet, durch die ein nachfolgendes Implantieren des bei der Bildung der n-Wanne verwendeten Phosphors verhindert wird (wenn eine Beschleunigungsspannung von 700 KeV und eine Dosis von 1,0 x 10¹³/cm² für diese Implantation verwendet wird). Die Fotolackschicht kann eine Dicke von ungefähr 2 um aufweisen (wodurch ein Blockierungsfaktor von 0,82 bereitgestellt wird) und weist einen gewissen Grad an Kantenschräge auf. Danach wird Bor in die Gesamtwaferoberfläche implantiert (mit einer Beschleunigungsspannung von 1,5 MeV und einer Dosis von 3,0 x 10¹³/cm²). Dabei wird die p-Wanne 2b als eine retrograde oder rückläufige p-Wanne mit einer flachen Wannentiefe und mit einer vergrabenen Schicht (p' ) mit hoher Konzentration gebildet. Die p-Wanne 2b wird in einem durch den Fotolack 22 abgedeckten Bereich gebildet (d.h. dem n-Kanal- Transistorbereich). Gleichzeitig wird die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration in einer größeren Tiefe in einem nicht von der Fotolackschicht 22 abgedeckten Bereich gebildet (d.h. dem p-Kanal-Transistorbereich). Danach erfolgt gemäß Fig. 2(b) eine Implantation von Phosphor-ionen ohne Entfernen des Fotolackmusters (mit einer Beschleunigungsspannung von 700 KeV und einer Dosis von 1,0 x 10¹³/cm²), um die retrograde n-Wanne 1 zu bilden.
  • Wie in den Figuren 3(a) und (b) dargestellt ist, bestätigen die von einer tatsächlichen Anordnung erhaltenen SIMS-Daten, daß zwei retrograde Wannen und eine vergrabene Schicht (p&spplus;) mit hoher Konzentration durch die Fotolackbeschichtung und den vorstehend beschriebenen Hochenergieimplantationsvorgang gebildet werden.
  • Fig. 3(a) zeigt das Ergebnis einer Messung der Dotierstoffverteilung in Tiefenrichtung ausgehend von der Substratober fläche für den nicht von dem Fotolack abgedeckten Abschnitt. Es zeigt sich, daß sowohl eine retrograde n-Wanne mit einer Spitzendotierstoffkonzentration in einer Tiefe nahe bei 1 um gebildet ist als auch eine vergrabene Schicht mit hoher Konzentration in einer größeren Tiefe als die retrograde n-Wanne und mit einer Spitzendotierstoffkonzentration in einer Tiefe von ungefähr 2,5 um.
  • Darüber hinaus zeigt Fig. 3(b) das Ergebnis einer Dotierstoffkonzentrationsmessung des Teils der Substratoberfläche, der durch die Fotolackschicht bedeckt war. Es zeigt sich, daß in diesem Fall lediglich eine retrograde p-Wanne gebildet wurde, die eine Spitzendotierstoffkonzentration in einer Tiefe von ungefähr 1 um aufweist. Es ist somit ersichtlich, daß die Implantation von Phosphorionen vollständig durch den Fotolack verhindert wird, während die Anwendung des Fotolacks darüber hinaus zu einer durch die Borimplantation hergestell ten Spitzenkonzentration führt, die in einer um ungefähr 1,5 um verschiebenen Tiefe auftritt.
  • Fig. 4 zeigt die Ergebnisse einer Computersimulation einer aus der Implantation von Phosphor- und Borionen gemäß vorste hender Beschreibung resultierenden 2-dimensionalen Dotierstoffverteilung. Die Simulationsbedingungen sind: Fotolackfilmdicke 1,9 um, Neigungswinkel des Fotolackfilms = 85º, Implantationswinkel 70 für Phosphor (Beschleunigungsspannung 700 KeV und Dosis 1,0 x 10¹³/cm²), und für Bor (Beschleunigungsspannung 1,5 MeV und Dosis 3,0 x 10¹³/cm²), Glühen für zwei Stunden bei 1050ºC in einer N&sub2;-Atmosphäre. Diese Simulationsergebnisse stimmen mit den SIMS- Meßergebnissen überein, die zeigen, daß eine p-Wanne mit hoher Konzentration (d.h. 3,2 x 10¹&sup7;/cm³) direkt unterhalb des schrägen Abschnitts gebildet wird, und daß eine vergrabene Schicht (p&spplus;) mit hoher Dotierkonzentration unmittelbar unterhalb der n-Wanne gebildet wird, wobei die vergrabenen Schichten eine fortlaufende Schicht bilden.
  • Das heißt, gemaß Fig. 2 wird eine stufenförmige vergrabene Schicht (p&spplus;) mit hoher Konzentration innerhalb des Substrats unterhalb des abgeschrägten Randabschnitts 22a der Fotolackschicht 22 gebildet. Auf diese Weise wird die vergrabene Schicht (p&spplus;) 2a mit hoher Konzentration in einem Tiefenbereich des Substrats gebildet, während auch eine vergrabene Schicht (p&spplus;) mit hoher Konzentration in einer gegenüber der p-Wanne flacheren Tiefe gebildet wird. Diese tiefen und flachen vergrabenen Schichten mit hoher Konzentration sind als fortlaufende Schicht ausgebildet. Da die p-Wanne auf Massepotential festgelegt ist, wird somit das Potential der vergrabenen Schicht (p&spplus;) 2a mit hoher Konzentration durch dessen niederohmige Verbindung mit dieser auf Massepotential gehalten.
  • Als Resultat wird jeder Latch-Up-Trigger-Strom, der in Tiefenrichtung oder lateraler Richtung über die n-Wanne 1 in das Substrat (p) 3 mit geringer Dotierkonzentration injiziert wird, durch die vergrabene Schicht (p&spplus;) mit hoher Konzentration wirksam absorbiert, so daß eine hochwirksame Unterdrükkung des Latch-Up erreicht wird. Darüber hinaus werden die p- Wanne 2b und die n-Wanne 1 beide in selbstausrichtender Weise gebildet, da sowohl Phophor- als auch Borionen unter Verwen dung des Fotolackmusters 22 implantiert werden. Es wäre auch möglich, das für die Implantation zur Bildung der Wannen verwendete Fotolackmuster auch als eine Schwellspannungssteuermaske für den p-Kanal-Transistor zu verwenden, wodurch eine weitere Vereinfachung der Maskenverarbeitung erzielt wird.
  • Die Figuren 2(c) und (d) zeigen Schnittansichten zur groben Darstellung des Erzeugungsvorgangs der isolierenden Trennschicht 6 und der anschließenden Bildung der Transistoren. Allgemein ausgedrückt wird die isolierende Trennschicht 6 durch thermische Oxidation unter Verwendung des LOCOS- Verfahrens gebildet. Bei diesem Beispiel wird jedoch ein Ätzverfahren verwendet, durch das Schlitze in das Substrat eingebracht werden, wobei das Isoliermaterial danach in diese eingebettet wird, um die isolierende Trennschicht 6 bereitzustellen. Selbstverständlich wäre es in gleicher Weise möglich, die isolierende Trennschicht 6 in umgekehrter Weise zu bilden. Danach werden der Gate-Oxidfilm 7, die Gate-Elektrode 7, der n&spplus;-Bereich 4, der p&spplus;-Bereich 5 und Aluminiumanschlußleitungen 9 durch den üblichen Prozeß gebildet, um dadurch die komplementäre Halbleiteranordnung zu erhalten.
  • Wird das Implantationsprofil während der Implantation des Bors und Phosphors in geeigneter Weise in den Schritten 2(a), 2(b) so gesteuert, daß ein geeigneter Pegel der Dotierstoffkonzentration des Kanalendes unmittelbar unterhalb der isolierenden Trennschicht 6 erzeugt wird, so ist der Schritt des Implantierens der Kanalenden vermeidbar, und es ist nicht erforderlich, eine Maske zum Herstellen der Kanalenden hinzuzufügen. Darüber hinaus werden die Kanalendbereiche sowohl des p-Kanal-Transistors als auch des n-Kanal-Transistors in selbstausrichtender Weise gebildet, während gleichzeitig Wannen gebildet werden. Als Resultat ergibt sich eine minimale Überlappung der hochkonzentrierten Schichten der n-Wanne und p-Wanne unmittelbar unterhalb der isolierenden Trennschicht, so daß eine laterale Migration unterdrückt wird und der Abstand zwischen dem n-Kanal-Streutransistor und dem p-Kanal- Streutransistor verringert werden kann. Dies stellt eine wirksame Maßnahme zur Miniaturisierung der CMOS-Struktur dar. Tatsächlich wird gemäß der Darstellung des Beispiels in Fig. 4 ein p-Kanal-Endbereich mit einer hohen Konzentration von 8 x 10¹&sup6;/cm² bis 1,6 x 10¹&sup7;/cm² auf der n-Wannenseite unmittelbar unterhalb der isolierenden Trennschicht gebildet, während gleichzeitig ein n-Kanal-Endbereich mit einer hohen Konzentration von 1,6 x 10¹&sup7;/cm² bis 2,2 x 10¹&sup7;/cm² auf der p- Wannenseite gebildet wird.
  • Somit werden durch die vorliegende Erfindung gemäß der vorstehenden Beschreibung Kanalendbereiche für beide Transistoren der komplementären Halbleiteranordnung gleichzeitig als eine n-Wanne und eine p-Wanne in selbstausrichtender Weise gebildet, wobei ein Latch-Up-Trigger-Strom als Resultat des Fixierens des Potentials durch eine Verbindung ausgehend von der Substrat-oberfläche über die niederohmige vergrabene Schicht (p&spplus;) mit hoher Konzentration wirksam absorbiert wird. Auf diese Weise kann eine komplementare Halbleiteranordnung mit hoher Komponentendichte hergestellt werden, die eine hohe Latch-Up-Widerstandsfähigkeit aufweist.
  • Es folgt eine Beschreibung der Eigenschaften einer tatsächlichen Halbleiteranordnung, die anhand einer Computersimulation der Bildung der Kanalenden und der Wannen erhalten wurden. Bisher wurde dieser Anordnungstyp, der durch Hochenergie- Hochkonzentrationsimplantation hergestellt wird, nur unzureichend erforscht. Aus diesem Grunde wurde eine Beurteilung der Eigenschaften der an beiden Wannen gebildeten Dioden und der Eigenschaften der an den Wannen gebildeten p-Kanal- und n- Kanal-Transistoren durchgeführt. Diese Ergebnisse werden unter Bezugnahme auf die Figuren 5 und 6 beschrieben. Die Figuren 5(a) und (b) zeigen die Sperrcharakteristiken von Großflächendioden (1,6 x 10³/cm²), die an den Wannen gebildet sind, d.h. als n&spplus;-p-Wannen- bzw. p&spplus;-n-Wannendioden. Es ist erkennbar, daß die Durchbruchspannung (bei der der Sperrstrom plötzlich ansteigt) von der Implantationsenergie und der Dosis abhängig ist. Dies liegt darin begründet, daß sich die Konzentrationswerte der Wannen in Abhängigkeit dieser entsprechenden Bedingungen verändern. Bei einer Sperrspannung von +5 V fließt ein Leckstrom von ungefähr 8 bis 5,75 pA. Es ist insbesondere zu beachten, daß kein abnormaler Leckstrompegel als Resultat von durch die Hochenergieimplantation erzeugten Punktdefekten gemessen wurde (für Sperrspannungswerte bis zur Durchbruchspannung).
  • Fig. 8 zeigt die Transistor-Subschwellwerteigenschaften, d.h. die Werte des bei veränderter Gate-Spannung fließenden Drain- Stroms bei einer festgelegten Drain-Spannung von +3,3 V oder -3,3 V. Es wurde festgestellt, daß keine Abhängigkeit von den Implantationsbedingungen auftritt.
  • Die in Fig. 7 gezeigten Charakteristiken wurden für ein unmittelbar unterhalb der isolierenden Trennschicht angeordnetes Kanalende durch das nachfolgende Verfahren bewertet:
  • (1) Entsprechende p&spplus;-Schichten wurden auf beiden Seiten der isolierenden Trennschicht gebildet, die sich über die entsprechenden Wannen erstrecken, wobei eine Polysiliziumgateschicht über der isolierenden Trennschicht gebildet wurde. Danach wurde die Funktion des innerhalb der n-Wanne gebil deten p-Signal-Endbereichs (n&spplus;) bewertet. (Ergebnisse sind links von der gestrichelten Linie des Diagramms dargestellt).
  • In dem Abschnitt gemäß Fig. 7 sind Gate-Spannungswerte des p- Kanal-Streutransistors (bei denen ein Strom von 1 pA bei einer Gatebreite von 1 um fließt) entlang der vertikalen Achse aufgetragen, während Trennabstandswerte zwischen der p-Wanne und der p&spplus;-Schicht entlang der horizontalen Achse aufgetragen sind. Aus dem Test ergibt sich, daß der Strom bei einem geringen Trennabstand von 0,85 um und einer Gate-Spannung von bis zu 10 V auf einem geringen Wert gehalten wird.
  • (2) Entsprechende n&spplus;-Schichten, die sich über den entsprechenden Wannen erstrecken, wurden an beiden Seiten der isolierenden Trennschicht gebildet, wobei eine Polysiliziumgateschicht über der isolierenden Trennschicht gebildet wur de. Die Funktion des innerhalb der p-Wanne unmittelbar unterhalb der isolierenden Trennschicht gebildeten n-Kanal- Endbereichs (p&spplus;) wurde dann bewertet. (Ergebnisse sind rechts von der gestrichelten Linie des Diagramms dargestellt).
  • Diese Ergebnisse zeigen in gleicher Weise, daß die Funktion des Kanalendbereichs bei einer Gate-Spannung von bis zu 12 V und einem minimalen Trennabstand von ungefähr 0,65 jim wirksam ist. Der Grund dafür ist die vergrabene Schicht mit hoher Konzentration, die sich unmittelbar unterhalb der n&spplus;-Schicht der n-Wanne befindet, was zu extrem guten Eigenschaften führt und ein wichtiges Merkmal der vorliegenden Erfindung darstellt.
  • Anhand der vorstehenden Beschreibung ist ersichtlich, daß ein zufriedenstellendes Maß der Kanalendefunktion für einen Trennabstandswert von ungefähr 0,85 um (im Falle der n- Wannenseite) und 0,65 um (für die p-Wannenseite) erreicht wird. Somit ist ein Trennabstand von ungefähr (0,85 bis 0,65) = 1,5 um möglich (d.h. der Zwischenraum zwischen der p&spplus;- Schicht in der n-Wanne und der n&spplus;-Schicht in der p-Wanne). Der Maximalwert der Gatespannung wurde in den Versuchen auf 12 V begrenzt, um einen Durchbruch der Gateoxidschicht zu vermeiden. Es wurde jedoch eine exzellente Trenncharakteri stik erzielt, so daß bei einer Optimierung der Struktur ein Zwischenraum von ungefähr 1,0 um möglich sein wird.
  • Fig. 8 zeigt die auf den Latch-Up der CMOS-Struktur bezogenen Meßergebnisse. Stromwerte, bei denen der Latch-Up beginnt (für den Fall, bei dem ein Trigger-Strom aus dem Drain- Bereich (p&spplus;) des an der n-Wanne gebildeten p-Kanal Transistors injiziert wird), sind entlang der vertikalen Achse aufgetragen, während der Zwischenraum zwischen dem n&spplus; in der p-Wanne und dem p&spplus; in der n-Wanne entlang der horizontalen Achse aufgetragen ist. In den der Fig. 8 entsprechenden Bewertungsschaltungen fließt ein Strom nach dem Durchfließen des Streu-pnp-Transistors (wobei das p, n und p den Source- und Drain-Bereichen des p-Kanal-Transistors, der n-Wanne bzw. der p-Wanne entsprechen) in das Substrat (p) mit geringer Dotierkonzentration und die vergrabene Schicht (p+) mit hoher Konzentration, die einen Schichtwiderstand Rs darstellen. Dadurch ergibt sich ein Potentialanstieg in diesem Schichtwiderstand Rs.
  • Aufgrund dieses Potentialanstiegs ergibt sich ein Potential an der virtuellen Basis (der p-Wanne) des Streu-npn- Transistors (wobei die N, P und N dieses Transistors dem Drain-Bereich des n-Kanal-Transistors, der p-Wanne bzw. der n-Wanne entsprechen). Dieser Streu-npn-Transistor wird dadurch eingeschaltet und der resultierende Stromfluß verursacht einen Potentialanstieg über dem Schichtwiderstand Rw der n-Wanne, wodurch das Potential an der virtuellen Basis (der n-Wanne) des Streu-pnp-Transistors entsteht. Somit wird der durch den Streu-pnp- und -npn-Transistor gebildete Streuthyristor eingeschaltet.
  • Somit ist die Latch-Up-Widerstandsfähigkeit um so größer je geringer der Wert von Rs ist. Wie in Fig. 8 dargestellt ist, ist die Charakteristik in dieser Hinsicht um so besser je größer die Implantationsmenge (Dosismenge) ist. Im Vergleich zu einer bekannten Struktur, bei der lediglich eine retrogra de n-Wanne verwendet wird, wurde festgestellt, daß erfindungsgemäß bei einer Verwendung einer Bordosis von 3,0 x 10¹²cm² ein Anstieg der Latch-Up-Widerstandsfähigkeit ungefähr um den Faktor 7 erzielt wird. Beträgt die Bordosis 7,0 x 10¹² cm² so ergibt sich ein Anstieg der Latch-Up- Widerstandsfähigkeit ungefähr um den Faktor 14. Dieser Anstieg der Latch-Up-Widerstandsfähigkeit ergibt sich aus der Tatsache, daß der Wert von RS in einer bekannten Struktur mit lediglich einer retrograden Wanne viel höher ist als im Falle der vorliegenden Erfindung.
  • Darüber hinaus kann gemäß Fig. 8(b) eine hochwirksame Latch- Up-Widerstandsfähigkeit durch Verwenden einer retrograden n- Wanne mit sehr geringem Wert des Schichtwiderstands Rw und einer p-Wanne mit geringem Schichtwiderstandswert gemeinsam mit einer vergrabenen Schicht (p&spplus;) mit hoher Konzentration, die einen geringen Wert des Schichtwiderstands Rs aufweist, erzielt werden. Da der Schichtwiderstand Rw der retrograden n-Wanne in diesem Fall ein verteilter Widerstand ist, ergibt sich ein Trigger-Mechanismus derart, daß die Latch-Up- Widerstandsfähigkeit der einer bekannten Struktur mit einer retrograden n-Wannenkonfigu-ration entspricht. Die Latch-Up- Widerstandsfähigkeit wird jedoch im Vergleich zu einer Standard-n-Wannenstruktur ungefähr um den Faktor 4 verbessert.
  • Somit wird bei der vorstehend beschriebenen erfindungsgemäßen Struktur ungefähr dieselbe Höhe des Latch-Up-Auslösestroms für jede Latch-Up-Triggerquelle erzielt, und die Struktur stellt eine zufriedenstellende Latch-Up-Widerstandsfähigkeit bereit. Weiterhin wurde bestätigt, daß diese Eigenschaften gemäß Fig. 7 selbst bei einem geringen Grad des n&spplus;-p&spplus;- Trennabstands erreicht werden, d.h. 1,0 bis 1,5 um. Unter Berücksichtigung der aktuellen sogenannten 1,0um- Konstruktionsregel kann dieser Trennabstand nicht mehr als ungefähr 6,0 um betragen. Es ist somit ersichtlich, daß die vorliegende Erfindung einen beachtlichen Herstellungswert hat.
    • Zweites Ausführungsbeispiel
  • Die Figuren 9 und 10 zeigen ein zweites Ausführungsbeispiel eines Verfahrens zum Steuern der entsprechenden Tiefen der tiefen und flachen Bereiche der vergrabenen Schicht (p&spplus;) mit hoher Konzentration. Bei diesem Ausführungsbeispiel werden zwei Filme mit entsprechend unterschiedlichen Graden der Implantationsblockierleistung gebildet, wobei eine Profilsteuerung durch oberhalb dieser Schichten implantierte Dotierstoffe erfolgt. In Fig. 9 kennzeichnet das Bezugszeichen 12 eine n-Wanne, 12a eine vergrabene Schicht (p&spplus;) mit hoher Konzentration, 13 ein Substrat (p) mit geringer Dotierkonzentration, 14 einen schützenden Oxidfilm, 15 einen Isolierfilm mit einer Blockierleistung γ1, 16 eine Fotolackschicht mit einer Blockierleistung γ2.
  • Zuerst wird gemäß Fig. 9(a) der schützende Oxidfilm 14 zur Steuerung der Ionenimplantation durch thermisches Oxidieren des Substrats (p) 13 mit geringer Dotierkonzentration gebildet. Danach wird ein Isolierfilm 15 über dem Oxidfilm gebildet, beispielsweise ein NSG-Film mit einer Dicke von ungefähr 1,0 um, gebildet durch CVD. Als nächstes wird die Fotolackschicht 16 über dem Isolierfilm mit einer Dicke von ungefähr 0,7 um gebildet, worauf eine Musterbildung der Fotolackschicht durchgeführt wird, wobei ein gewisser Grad an Randschräge der gemusterten Schicht erzeugt wird. Als nächstes erfolgt gemäß Fig. 9(a) eine Implantation von Bor in den gesamten Wafer ausgehend von den drei überlagerten Schichten (Beschleunigungsspannung 2,0 MeV und Dosis 3,0 x 10¹³/cm²). Danach werden eine p-Wanne 12b und eine flach angeordnete vergrabene Schicht (p&spplus;) mit hoher Konzentration (die als n- Kanalendbereich dient) innerhalb des durch den Fotolack abgedeckten Bereichs gebildet. Gleichzeitig wird eine tief angeordnete vergrabene Schicht (p&spplus;) 12a mit hoher Konzentration in dem nicht durch den Fotolack 16 abgedeckten Bereich gebildet.
  • Gemäß Fig. 9(b) erfolgt dann eine Implantation von Phosphor in die drei überlagerten Schichten, ohne Entfernen dieser Schichten (mit einer Beschleunigungsspannung von 700 KeV und einer Dosis von 1,0 x 10¹³/cm²), um dadurch die n-Wanne 11 zu bilden.
  • Somit liegt ein Merkmal dieses Ausführungsbeispiels eines erfindungsgemäßen Herstellungsverfahrens darin, daß ein Isolierfilm und eine Fotolackschicht mit entsprechend unterschiedlichen Graden an Blockierleistung aufeinanderfolgend überlagert werden, wobei danach eine Implantation von Phosphor zur Bildung einer n-Wanne und eine Implantation von Bor zur Bildung einer vergrabenen Schicht mit hoher Konzentration aufeinanderfolgend ohne Entfernen der überlagerten Schichten durchgeführt werden. Als Resultat des Vorhandenseins der drei aufeinanderfolgend überlagerten Schichten wird die Implantation des Phosphors innerhalb des durch diese Schichten abgedeckten Bereichs vollständig verhindert, wodurch die n-Wanne selektiv gebildet wird. Andererseits passiert das Bor die drei aufeinanderfolgend überlagerten Schichten, um dadurch Bereiche eines spezifischen Leitungstyps in entsprechend unterschiedlichen Tiefen zu bilden. Darüber hinaus werden die n-Wanne und die p-Wanne in selbstausrichtender Weise gebildet.
  • Darüber hinaus kann die Dicke jeder Schicht, wie beispielsweise der Fotolackschicht, sehr dünn ausgestaltet werden, so daß durch die Beschichtungsverarbeitung über der gesamten Waferfläche eine gleichmäßige Filmdicke erzeugt werden kann.
  • Ein weiteres Merkmal dieses Ausführungsbeispiels wird unter Bezugnahme auf Fig. 10 beschrieben, in der die Ergebnisse einer Computersimulation zur Darstellung der Art und Weise, in der die Steuerung zum selektiven Anordnen der vergrabenen Schicht (p&spplus;) mit hoher Konzentration in einem flach angeordneten Bereich und einem tief angeordneten Bereich durch dieses Herstellungsverfahren durchgeführt werden kann, gezeigt sind. In diesem Fall wird ein NSG-Film mit einer Blockierleistung γ2 = 1,0 als Isolierfilm über einem schützenden Oxidfilm mit einer Blockierleistung γ1 = 1,0 gebildet. Danach wird eine Fotolackschicht mit einer Blockierleistung γ3 = 0,88 gebildet, worauf eine Borimplantation durchgeführt wird (mit einer Beschleunigungsspannung von 2,0 Mev und einer Do- Bis von 3,0 x 10¹³/cm²).
  • Im allgemeinen besteht der folgende Zusammenhang zwischen der tiefen Position RPI und der flachen Position RP2 der Spitzendotierstoffkonzentration der vergrabenen Schicht, der Dicke L1 des Oxidfilms, der Dicke L2 des NSG-Films und der Dicke L3 der Fotolackschicht:
  • RP1 = RP - (γ1L1 + γ2L2 +γ3L3)...(1)
  • RP2 = RP - (γ1L1 + γ2L2)...(2)
  • In den vorgenannten Gleichungen kennzeichnet RP die aus der vorstehend genannten Implantation in das Halbleitersubstrat resultierende Spitzenkonzentration des Bors. Aus den vorstehenden Gleichungen ergibt sich der Tiefenunterschied d zwischen den beiden vergrabenen Schichten 12a und 12b mit hoher Konzentration wie folgt:
  • d = γ3 L3...(3)
  • Somit ist es zum Verringern des Werts d erforderlich, die Blockierleistung γ3 oder die Filmdicke L3 zu reduzieren. Dies kann jedoch zu Schwierigkeiten hinsichtlich der vollständigen Blockierung der Phosphorionen führen, die zur Bildung der n- Wanne erforderlich ist.
  • Somit kann die Dicke der Zwischenschicht mit der Blockierleistung γ2 (die in diesem Fall ein NSG-Film sein muß) unabhängig von dem Wert d festgelegt werden.
  • Darüber hinaus kann die Gesamttiefe der vergrabenen Schicht mit hoher Konzentration durch Einstellen der Dicke des NSG- Films verändert werden. Diese Steuerungsart ist insbesondere im Falle eines Herstellungsverfahrens unter Verwendung einer Hochener-gieimplantation wichtig, da die Waferverarbeitungs zeit um so länger ist, je höher die verwendete Energie ist, was zu einer Verringerung des Durchsatzes führt.
  • Gemäß Fig. 10 weist die flach angeordnete vergrabene Schicht (p&spplus;) mit hoher Konzentration eine Spitzendotierstoffkonzentration von 3,2 x 10¹&sup7;/cm&supmin;³ auf, wobei die Position der Spitzendotierstoffkonzentration ungefähr 0,8 um von der Oberfläche entfernt ist, während die tiefe vergrabene Schicht (p&spplus;) mit hoher Konzentration eine Spitzendotierstoffkonzentration von 3,2 x 10¹&sup7;/cm&supmin;³ aufweist, wobei die Position der Spitzendotierstoffkonzentration ungefähr 1,4 um von der Oberfläche entfernt angeordnet ist. Somit beträgt der Unterschied zwischen den Spitzenpositionen ungefähr 0,6 um. Darüber hinaus ist die Dotierkonzentration des unterhalb der isolierenden Trennschicht angeordneten Verbindungsabschnitts extrem hoch (d.h. 1,6 x 10¹&sup7;/cm³).
  • 10 Weiterhin wäre es möglich, die Wannen und die vergrabene Schicht (p&spplus;) mit hoher Konzentration durch Verwendung von drei oder vier aufeinanderfolgend überlagerten Schichten mit entsprechend unterschiedlichen Werten an Blockierleistung zu optimieren.
    • Drittes Ausführungsbeispiel
  • Es folgt eine Beschreibung eines weiteren Ausführungsbeispiels unter Bezugnahme auf die Figuren 11 bis 14. In Fig. 11 kennzeichnet das Bezugszeichen 31 eine n-Wanne, 32 eine vergrabene Schicht (p&spplus;) mit hoher Konzentration, 33 eine p- Wanne, die in sich fortlaufend mit der vergrabenen Schicht 32 mit hoher Konzentration erstreckender Weise gebildet ist, 34 ein Halbleitersubstrat (p) mit hoher Dotierkonzentration, 35, 35s, 35d entsprechende n&spplus;-Schichten, 36, 36s, 36d entsprechende p&spplus;-Schichten, 37 eine isolierende Trennschicht, 38 eine Gate-Elektrode, 39 einen Gateoxidfilm und 40 Aluminiumanschlußleitungen.
  • Ein spezifisches Merkmal der Struktur gemäß Fig. 11 liegt darin, daß ein Teil der isolierenden Trennschicht 37 aus der Oberfläche des Halbleitersubstrats hervortritt. Andere Merkmale der Struktur gemäß Fig. 11 stimmen mit denen des ersten Ausführungsbeispiels überein, so daß die nachfolgenden Ergebnisse erzielt werden. Das Potential des Halbleitersubstrats kann aufleichte Weise ausgehend von der Substratoberfläche fixiert werden, d.h. das Substratpotential wird durch Fixie ren des Potentials der p-Wanne 33 ausgehend von der Oberfläche automatisch festgelegt. Als Resultat absorbiert die vergrabene Schicht 32 mit hoher Konzentration wirksam Löcher, die in Tiefenrichtung oder in lateraler Richtung über die n- Wanne 31 ausgehend von der den Drain-Bereich des p-Kanal Transistors bildenden p&spplus;&supmin;Schicht 36d in das Substrat 33 mit geringer Dotierkonzentration injiziert werden. Somit wird der Betrieb des Streu-npnp-Thyristors unterdrückt.
  • Die n-Wanne 31 und die p-Wanne 33 sind in selbstausrichtender Weise gebildet, so daß nahezu kein kompensierter Bereich unmittelbar unterhalb der isolierenden Trennschicht gebildet wird (d.h. kein Bereich, der durch den die n-Wanne 31 bildenden n-Dotierstoff oder den die p-Wanne 33 bildenden p- Dotierstoff kompensiert wird). Daher ermöglicht dieses Selbstausrichtungsmerkmal eine einfache Verringerung des Elementzwischenraums.
  • Ebenso liegt ein Merkmal dieses Ausführungsbeispiels darin, daß sich die Tiefe der Spitzenkonzentration der unmittelbar unterhalb der isolierenden Trennschicht 37 angeordneten flachen Abschnitte der n-Wanne 31 und der p-Wanne 33 von den Tiefen der Spitzenkonzentration in jeder der retrograden Wannenbereiche unterscheidet. Aus diesem Grunde sind durch dieses Ausführungsbeispiel gegenüber dem ersten Ausführungsbeispiel größere strukturelle Freiheiten möglich.
  • Es folgt eine Beschreibung eines Beispiels eines Herstellungsverfahrens für dieses Ausführungsbeispiel unter Bezugnahme auf die Figuren 12(a) bis (d). Zuerst wird die isolie rende Trennschicht 37 gemäß Fig. 12(a) selektiv auf dem Halbleitersubstrat (p) 34 mit geringer Dotierkonzentration gebildet. Ein Teil der isolierenden Trennschicht 37 ist in dem Halbleitersubstrat gebildet, während der verbleibende Teil aus der Substratoberfläche hervortritt. Diese Konfiguration kann durch thermische Oxidation unter Verwendung des LOCOS- Verfahrens erreicht werden. In diesem Fall ist es jedoch erforderlich, die isolierende Trennschicht vor dem Implantieren zur Bildung der Wannen herzustellen. Darüber hinaus kann ein gefordertes Erzielen eines extrem geringen Elementabstands dadurch erleichtert werden, daß die isolierende Trennschicht durch anfängliches Bilden von Vertiefungen in der Substratoberfläche durch Ätzen, Einbetten des Isoliermaterials in den Vertiefungen und anschließendes Abscheiden weiteren Isoliermaterials auf den in den Vertiefungen eingebetteten Abschnitten hergestellt werden.
  • Als nächstes wird gemäß Fig. 12(b) ein Fotolackfilm 41 auf der Substratoberfläche gebildet und gemustert. Bei diesem Beispiel weist der Fotolackfilm eine Dicke von ungefähr 2 um auf, wobei die Ionenimplantationsblockierleistung des Fotolackfilms ungefähr 0,82 beträgt. Unter Verwendung einer solchen Filmdicke und einer Hochenergieimplantation von Bor zur Bildung der vergrabenen Schicht 32 mit hoher Konzentration (mit einer Beschleunigungsspannung von 1,7 MeV und einer Dosis von 3,0 x 10¹³/cm²) wird eine tiefe vergrabene Schicht (p&spplus;) 32 mit hoher Konzentration in dem nicht durch den Fotolack abgedeckten Bereich gebildet, während gleichzeitig eine p-Wanne 33 in dem durch den Fotolack abgedeckten Bereich aufgrund des Eindringens von Ionen durch den Fotolackfilm 41 gebildet wird. Wie nachfolgend beschrieben, wird die Dicke des Fotolackfilms 41 so gewählt, daß die Phosphorionen während der Implantation zur Bildung der n-Wanne vollständig blokkiert werden.
  • Wird eine Wanne auf diese Weise durch Hochenergieimplantation gebildet, so ist es möglich, eine vergrabene Schicht mit hoher Konzentration in einem Bereich zu bilden, der wesentlich tiefer angeordnet ist als der Bereich in der Nähe der Oberfläche des Halbleitersubstrats, in dem Transistoren nachfolgend durch eine Hochtemperaturverarbeitung gebildet werden.
  • Als Resultat kann das Potential der Wannen fest bestimmt und ein CMOS-Latch-Up-Trigger-Strom unterdrückt werden.
  • Aufgrund der Ionenimplantationsblockierfähigkeit der isoherenden Trennschicht 37 wird eine Schicht unmittelbar unterhalb der isolierenden Trennschicht 37 gebildet, deren Dotierstoffprofil flacher als das der p-Wanne 33 und der vergrabenen Schicht (p&spplus;) 32 mit hoher Konzentration ist. Diese unmittelbar unterhalb der isolierenden Trennschicht 37 gebildete Schicht dient als Kanal-ende.
  • Danach erfolgt gemäß Fig. 12(c) eine Phosphorimplantation über der gesamten Fläche des Wafers ohne Entfernen des Fotolackmusters (mit einer Beschleunigungsspannung von 900 KeV und einer Dosis von 1,5 x 10¹³/cm²), um dadurch die höher als die vergrabene Schicht (p&spplus;) 32 mit hoher Konzentration angeordnete n-Wanne 31 zu bilden. Dabei wird eine Schicht mit hoher Konzentration unmittelbar unterhalb der isolierenden Trennschicht 37 gebildet, die einen Spitzenkonzentrationswert in einer Tiefe aufweist, die flacher als die Tiefe der Spitzenkonzentration der flachen n-Wanne 31 ist. Dieser unmittelbar unterhalb der isolierenden Trennschicht 37 gebildete flache Schichtabschnitt dient als ein Kanalende. Unter Verwendung der üblichen Verarbeitung werden ein Gate-Oxidfilm 39, eine Gate-Elektrode 38, eine n&spplus;-Schicht 35, eine p&spplus;-Schicht 36 und Aluminiumanschlußleitungen 40 danach gebildet, um die komplementäre Halbleiteranordnung zu erhalten.
  • Bei der vorstehend Beschreibung handelte es sich um eine Zusammenfassung des Herstellungsverfahrens. Fig. 13 zeigt ein Beispiel der resultierenden Dotierstoffverteilung in einer durch dieses Herstellungsverfahren hergestellten Anordnung, die durch Computersimulation erhalten wurde. Die in Fig. 13 gezeigten Ergebnisse wurden unter Annahme der nachfolgenden Werte erhalten: Fotolackfilmdicke = 1,9 um, Blockierleistung des Fotolackfilms = 0,82, Fotolackneigungswinkel = 850, Implantationswinkel 70, Beschleunigungsspannung = 900 KeV, Dosis = 1,5 x 1013 für Phosphor, Beschleunigungsspannung = 1,7 MeV, Dosis = 3 x 1013 für Bor, und Glühen für 2 Stunden bei 1050ºC. Fig. 13 zeigt die simulierten Profile des n- und p- Dotierstoffs in der Anordnung.
  • Gemäß der Darstellung entspricht die hochkonzentrierte Bor verteilung einer p-Wanne 33 mit einem Spitzenkonzentrationswert von 3,2 x 10¹&sup7;/cm³, der sich ungefähr 1 um unterhalb der Oberfläche befindet, einer vergrabenen Schicht 32 mit hoher Konzentration mit einem Spitzenkonzentrationswert von 3,2 x 10¹&sup7;/cm³, der sich ungefähr 1 um unterhalb der Oberfläche befindet, und einer Schicht mit einer Konzentration von mehr als 3,2 x 10¹&sup7;/cm³, die unmittelbar unterhalb der isolierenden Trennschicht 37 angeordnet ist.
  • In gleicher Weise gibt die Verteilung des hochkonzentrierten Phosphors an, daß eine n-Wanne 31 über der vergrabenen Schicht 32 mit hoher Konzentration gebildet wird, wobei der Spitzenkonzentrationswert 1,6 x 10¹&sup7;/cm³ beträgt, während ein hochkonzentrierter Phosphorbereich unmittelbar unterhalb der isolierenden Trennschicht 37 gebildet wird. Ebenso ist ersichtlich, daß sich die p-Wanne 33 und die vergrabene Schicht 32 mit hoher Konzentration fortlaufend erstrecken (mit einem in der Zeichnung dargestellten Konzentrationswert von 4 x 10¹&sup6;/cm³).
  • Im einzelnen kann ein Kanalende mit sehr hoher Dotierkonzentration auf einfache Weise unmittelbar unterhalb der isolierenden Trennschicht 37 gebildet werden. Das heißt, ein gewisser Freiheitsgrad wird erhalten zum Bilden einer Schicht mit hoher Dotierstoffkonzentration in einer optimalen Tiefe (deren Wert der Spitzendotierstoffkonzentration dem der retrograden Wanne entspricht), und zum Bilden einer weiteren Schicht mit hoher Dotierstoffkonzentration in einer optimalen Tiefe (deren Spitzenkonzentrationswert sich unmittelbar unterhalb der isolierenden Trennschicht befindet), die als Kanalende dient.
  • Fig. 14 zeigt Simulationsergebnisse, die für einen Fall erhalten wurden, bei dem eine Borimplantation über dem gesamten Wafer durchgeführt wurde, (mit einer Beschleunigungsspannung von 1,7 MeV und einer Dosis von 3,0 x 10¹³/cm²), gefolgt von einem Glühen bei 1050ºC für zwei Stunden, wobei die nachfolgende Verarbeitung mit der für Fig. 13 übereinstimmt. Es ist erkennbar, daß eine vergrabene Schicht gebildet wird, die eine gegenüber dem Spitzenkonzentrationswert der p-Wanne höhere Dotierkonzentration aufweist, d.h. mit einer vergrabenen Schicht mit einer Spitzenkonzentration von 6,4 x 10¹&sup7;/cm³ in einem Abstand von ungefähr 2,5 um von der Oberfläche.
  • Üblicherweise führt die Hochenergieimplantation zu Punktdefekten, falls die Dosis 1 x 10¹&sup4;/cm² überschreitet, und es ist bekannt, daß diese Punktdefekte nur schwer durch thermische Bearbeitung entfernt werden können. Erfolgt jedoch eine Implantation mit geringer Dosis und eine thermische Verarbeitung wird mehrmals aufeinanderfolgend wiederholt, so kann eine vergrabene Schicht mit hoher Konzentration gemäß Fig. 14 hergestellt werden, und die CMOS-Latch-Up- Widerstandsfähigkeit wird weiter erhöht.
  • Fig. 15 zeigt ein charakteristisches Diagramm der erlaubten Grenzwerte der Bedingungen für eine Hochenergieimplantation von Phosphor gemäß vorstehender Beschreibung. Die Grenzbedingungen hinsichtlich des Herstellungsverfahrens erfindungsgemäßer komplementärer Halbleiteranordnungen können im allgemeinen zweigeteilt werden, d.h.:
  • (1) Erstens, die Implantationsbedingungen zum Bilden einer retrograden Wanne in einem nicht durch den Fotolack abgedeckten Bereich.
  • Wird beispielsweise eine Phosphorimplantation zur Bildung einer n-Wanne durchgeführt, so ist es zum Vermeiden eines Kontakts mit der p&spplus;-Schicht eines Transistor-Source- oder - Drainbereichs erforderlich, eine Spitzenkonzentration der n- Wanne in einer mindestens 2,5 um unterhalb der Substratoberfläche befindlichen Position bereitzustellen. Diese Bedingung wird als ein Punkt A in dem Diagramm dargestellt. Die Implantationsbedingung für Bor wird in diesem Fall als Punkt B in dem Diagramm angegeben.
  • (2) Ist die Beschleunigungsspannung hoch, so ergibt sich eine Implantationsbedingung, durch die eine retrograde Wanne auch in einem nicht durch den Fotolack abgedeckten Bereich gebildet wird.
  • In diesem Fall tritt die Spitzendotierstoffkonzentration der Hochkonzentrationsschicht tief innerhalb des Substrats auf und die Konzentration sowohl der n-Wanne als auch der Substratoberfläche wird gering sein. Da jedoch die Dotierkonzentration an der Substratoberfläche eine Steuerbedingung für die Transistorschwellspannung Vt darstellt, ist es erforderlich, diese Dotierstoffkonzentration auf einen Minimalwert von ungefähr 1,0 x 10¹&sup5;/cm³ beizubehalten. Je stärker die Implantationsmenge erhöht wird, um so größer wird die Tiefe, in der die n-Wanne gebildet wird. Um jedoch die Erzeugung von Punktdefekten als Resultat der Implantation zu verhindern, ist es erforderlich, die Menge bei ungefähr 1,0 x 10¹&sup8;/cm³ oder darunter beizubehalten. Der diese Bedingung darstellende Spitzenwert ist in dem Diagramm als Punkt D angegeben. Die entsprechende Bedingung für die Borimplantation ist als Punkt C angegeben.
  • Die Erfindung wurde vorstehend für den Fall der Bildung einer n-Wanne in einem nicht durch den Fotolack abgedeckten Bereich beschrieben. Die Grenzwerte für die Implantationsbedingungen des umgekehrten Falls, d.h. bei dem eine p-Wanne in einem von dem Fotolack abgedeckten Bereich gebildet wird, sind jedoch durch die Punkte a, b, c, d in dem Diagramm angegeben. In diesem Fall muß Phosphor tief implantiert werden, so daß ein extrem hoher Wert der Beschleunigungsenergie erforderlich ist.
  • In dem Diagramm wurden die Werte unter der Annahme einer maximalen Dicke von 3,0 um des Fotolackfilms berechnet. Diese Dicke wurde zur Vermeidung von bei dem Halbleiteranordnungs herstellungsvorgang auftretenden Problemen verwendet, d.h. es handelt sich um die maximale Filmdicke zum Sicherstellen einer gleichmäßigen Beschichtung des Substrats mit dem Fotolack.
  • Weiterhin wird bei der Beschreibung des zweiten erfindungsgemäßen Ausführungsbeispiels das gesamte Substrat mit einem Film einer Blockierleistung besdhichtet. In diesem Fall wird der in der Fig. 15 von A, B, C und D umgebene Bereich nach oben verschoben. Das heißt, die Implantationsbedingungen stellen sich in diesem Fall wie folgt dar: Beschleunigungs spannung mindestens 240 KeV für die Phosphorimplantation, wobei der Unterschied zwischen dieser Beschleunigungsenergie und der Implantationsenergie für die Borimplantation nicht größer als 1,7 MeV ist (unter der Annahme, daß die über jeder Wanne befindliche Fotolackschicht eine maximale Dicke von 3 um aufweist).
    • Möglichkeiten für die Herstellungsanwendung
  • Vorstehend wurden lediglich Beispiele der Erfindung beschne ben, wobei es jedoch ersichtlich ist, daß bei der erfindungsgemäßen komplementären Halbleiteranordnung eine vergrabene Schicht mit hoher Konzentration in einem tiefen Bereich eines Halbleitersubstrats unmittelbar unterhalb einer n-Wanne gebildet wird, während eine vergrabene Schicht mit hoher Kon zentration in einem die n-Wanne innerhalb des Halbleitersubstrats umgebenden flachen Bereich gebildet wird, wobei die hochkonzentrierte vergrabene Schicht in dem tiefen Bereich und die in dem flachen Bereich als eine fortlaufende Schicht gebildet sind. Als Resultat kann das Potential der hochkonzentrierten vergrabenen Schichten auf einfache Weise ausgehend von der Oberseite des Halbleitersubstrats festgelegt werden.
  • Weiterhin wird durch die hochkonzentrierten vergrabenen Schichten eine Injektion ausgehend von der n-Wanne in das Substrat mit geringer Dotierstoffkonzentration in Tiefenrichtung oder in lateraler Richtung wirksam absorbiert, so daß ein Triggerstrom eines Streuthyristors wirksam unterdrückt wird.
  • Darüber hinaus kann eine Isolation ohne das Erfordernis eines Herstellungsvorgangs zum Erzeugen eines Kanalendes erzielt werden, da eine flach angeordnete Hochkonzentrationswanne eines ersten Leitungstyps und eine Hochkonzentrationswanne eines zweiten Leitungstyps unmittelbar unterhalb der isolierenden Trennschicht gebildet werden. Als Resultat kann der Trennabstand zwischen den Transistoren des ersten Leitungstyps und des zweiten Leitungstyps auf einfache Weise verringert werden.
  • Darüber hinaus wird bei dem erfindungsgemäßen Herstellungsverf ahren zuerst eine n-Wanne zum Bilden eines p-Kanal- Transistors und eine p-Wanne zum Bilden eines n-Kanal- Transistors in selbstausrichtender Weise unter Verwendung eines einzelnen Fotolackmusters gebildet. Als Resultat können hochkonzentrierte Schichten, die als Kanalende sowohl für den p-Wannen- als auch den n-Wannenkanal dienen, die unmittelbar unterhalb der isolierenden Trennschicht gebildet sind, an einer einem Rand der Fotolackschicht entsprechenden Stelle gebildet werden, wobei die angrenzende Position dieser Hochkonzentrationsschichten ohne das Erfordernis einer Kompensation bestimmt wird. Aufgrund der Tatsache, daß flache Hochkonzentrationsbereiche, die aus einem Abschnitt einer n-Wanne bzw. einem Abschnitt einer p-Wanne bestehen, unmittelbar unterhalb der isolierenden Trennschicht zeitgleich mit den Wannen gebildet werden, dienen diese Hochkonzentrationsschichten als selbst ausgerichtetes Kanalende, so daß der Abstand zwischen Elementen auf einfache Weise ohne Verschlechterung der Elementeigenschaften verringert werden kann.
  • Da darüber hinaus beide Wannen eine retrograde Konzentrationsverteilung aufweisen, ist der Schichtwiderstand einer jeden Wanne gering, wodurch jeder aus einem aufgrund eines Triggerstroms entstehenden Potentials über dem Schichtwiderstand resultierende Spannungsanstieg unterdrückt wird. Dies verhindert einen Potentialanstieg an dem virtuellen Basisbereich eines Streutransistors und verbessert damit die Latch- Up-Widerstands fähigkeit.
  • Zusätzlich wird die Bildung der Hochkonzentrationsschichten in tiefen und flachen Bereichen durch eine Hochenergieimplantation unter Verwendung von Mehrschichtfilmen durchgeführt, wobei die Implantationsbedingungen unabhängig von anderen Ionenarten beliebig wählbar sind, so daß der Herstellungsvorgang auf einfache Weise steuerbar ist. Daher kann die CMOS- Struktur zur Anpassung an ein bestimmtes Muster einer integrierten Schaltung verändert werden, wobei die Widerstandsfähigkeit der intergrierten Schaltung gegenüber einem CMOS- Latch-Up erhöht werden kann.
  • Somit stellt eine Struktur und ein Herstellungsverfahren für eine erfindungsgemäße komplementäre Halbleiteranordnung eine wesentliche Technologie zur Realisation von hochintegrierten Halbleiteranordnungen mit extrem hoher Latch-Up- Widerstandsfähigkeit dar, die in dem CMOS-Bereich erforderlich ist, wobei eine hohe Miniaturisierbarkeit möglich ist. Die Erfindung weist daher einen sehr hohen industriellen Wert auf.

Claims (13)

1. Halbleiteranordnung mit:
einem Halbleitersubstrat (3) eines ersten Leitungstyps (p) mit einer oberen Oberfläche;
einer ersten Wanne (1) des zu dem ersten Leitungstyp (p) umgekehrten zweiten Leitungstyps (n), die sich ausgehend von der oberen Oberfläche in das Halbleitersubstrat (3) erstreckt;
einer vergrabenen Schicht (2a, 2b) des ersten Leitungstyps (p), die einen tief angeordneten Abschnitt (2a) mit höherer Dotierkonzentration (p&spplus;) als das Halbleitersubstrat (3) aufweist, der in einem tief angeordneten Bereich des Halbleitersubstrats (3) unterhalb der ersten Wanne (1) gebildet ist;
einer zweiten Wanne (2b) des ersten Leitungstyps (p), die in einem seitlich neben der ersten Wanne (1) befindlichen Bereich des Halbleitersubstrats (3) gebildet ist und sich in eine Tiefe erstreckt, die geringer ist als die vergrabene Schicht (2a), und die sich in einer die erste Wanne (1) umgebenden Ebene erstreckt;
einer isolierenden Trennschicht (6), die an der oberen Oberfläche zwischen der ersten und zweiten Wanne gebildet ist und sich am Rand der ersten Wanne (1) befindet; und
einem Transistor (5s, 1, 5d) mit einem im Oberflächenbereich der ersten Wanne (1) gebildeten Kanal des ersten Leitungstyps und mit Source- und Drainbereichen des ersten Leitungstyps (p) und einem Transistor (4d, 2b, 4s) mit einem im Oberflächenbereich der zweiten Wanne (2b) gebildeten Kanal des zwei ten Leitungstyps und mit Source- und Drainbereichen des zweiten Leitungstyps; dadurch gekennzeichnet, daß
sich die vergrabene Schicht kontinuierlich zwischen dem tief angeordneten Abschnitt (2a) und einem flach angeordneten Abschnitt erstreckt, der unterhalb der zweiten Wanne und an diese angrenzend angeordnet ist und der sich in Kontakt mit dem Rand der ersten Wanne und direkt unterhalb der isolierenden Trennschicht befindet, so daß er die erste Wanne (1) umgibt, wobei die Dotierkonzentration der vergrabenen Schicht ausreichend höher ist als die des Halbleitersubstrats (3), so daß ein Pfad mit geringem Widerstand zum Verbinden des tief angeordneten Abschnitts über den flach angeordneten Abschnitt mit einer auf der oberen Oberfläche befindlichen Elektrode gebildet wird, um die vergrabene Schicht auf ein festes Potential zu legen, so daß ein in Tiefenrichtung oder Seitenrichtung gerichteter Strom von der ersten Wanne (1) in das Halbleitersubstrat (3) durch die vergrabene Schicht (2a, 2b) absorbiert wird.
2. Halbleiteranordnung nach Anspruch 1, wobei ein Abschnitt der isolierenden Trennschicht über die obere Oberfläche des Halbleitersubstrats hinausragt und wobei die erste Wanne (31) mit einem direkt unterhalb der isolierenden Trennschicht (37) angeordneten flachen Bereich und einem nicht direkt unterhalb der isolierenden Trennschicht angeordneten tiefen Bereich gebildet ist.
3. Halbleiteranordnung nach Anspruch 1 oder 2, wobei sich die höchste Dotierkonzentration der ersten Wanne (1) in einem tief angeordneten Bereich der ersten Wanne (1) befindet, und wobei der Transistor (5s, 1 5d) mit dem Kanal des ersten Leitungstyps in einem höher als der Bereich höchster Konzentration angeordneten Bereich gebildet ist.
4. Halbleiteranordnung nach Anspruch 3, weiterhin umfas send:
einen Potentialfixierbereich (5) mit höherer Dotierkonzentration als die zweite Wanne (2b), der sich zwischen dem flach angeordneten Abschnitt (2b) der vergrabenen Schicht (2a, 2b) und der oberen Oberfläche des Substrats erstreckt; und
eine auf der oberen Oberfläche gebildete Elektrode (9), die mit dem Potentialfixierbereich (5) elektrisch verbunden ist.
5. Halbleiteranordnung nach Anspruch 4, wobei die Elektrode (9) eine Elektrode des Transistors mit dem Kanal des zweiten Leitungstyps ist.
6. Halbleiteranordnung nach einem der vorgenannten Ansprüche, wobei die maximale Dotierkonzentration des tief angeordneten Abschnitts (2a) der vergrabenen Schicht höher ist als die maximale Dotierkonzentration des flach angeordneten Abschnitts (2b) der vergrabenen Schicht.
7. Verfahren zur Herstellen einer Halbleiteranordnung nach Anspruch 1 mit:
einem Isolierschritt des selektiven Bildens der isolierenden Trennschicht (37) auf dem Halbleitersubstrat (34);
einem Musterbildungsschritt des selektiven Bildens eines Photolackmusters (41) über einem Teil der isolierenden Trennschicht (37) und des Halbleitersubstrats (34);
einem Schritt des Durchführens einer Implantation von Ionen eines ersten Leitungstyps (p) und Ionen eines zweiten Leitungstyps (n) unter Verwendung des Photolackmusters (41), wodurch die erste Wanne in einem oberen Bereich innerhalb des Halbleitersubstrats (34) gebildet wird, wo das Substrat (34) nicht von dem Photolackmuster (41) bedeckt ist, und wodurch die vergrabenen Schicht (32, 33) mit dem tief angeordneten (32) und dem flach angeordneten (33) Abschnitt unter Verwendung einer geeigneten Beschleunigungsspannung für die Ionen des ersten Leitungstyps (p) gebildet wird, und wodurch die zweite Wanne gebildet wird, wobei die vergrabene Schicht und die zweite Wanne von dem ersten Leitungstyp (p) ist, wobei 30 die zweite Wanne und der flach angeordnete Abschnitt in einem oberen Bereich des Halbleitersubstrats (34) gebildet sind, wo das Substrat von dem Photolackmuster (41) bedeckt ist; und Schritten zum Bilden der Transistoren mit den Kanälen des ersten und zweiten Leitungstyps.
8. Verfahren zum Herstellen einer Halbleiteranordnung, nach Anspruch 1 mit:
einem Musterbildungsschritt des selektiven Bildens eines Photolackmusters (16) über einem Teil des Halbleitersubstrats (13), wobei Randbereiche des Photolackmusters (16) verjüngt sind;
einem Schritt des Durchführens einer Implantation von Ionen eines ersten Leitungstyps (p) und Ionen eines zweiten Leitungstyps (n) unter Verwendung des Photolackmusters (16), wodurch die erste Wanne in einem oberen Bereich innerhalb des Halbleitersubstrats (13) gebildet wird, wo das Substrat (13) nicht von dem Photolackmuster (16) bedeckt ist, und wodurch die vergrabenen Schicht (12a, 12b) mit dem tief angeordneten (12a) und dem flach angeordneten (12b) Abschnitt unter Verwendung einer geeigneten Beschleunigungsspannung für die Ionen des ersten Leitungstyps (p) gebildet wird, und wodurch die zweite Wanne gebildet wird, wobei die vergrabene Schicht und die zweite Wanne-von dem ersten Leitungstyp (p) ist, wobei die zweite Wanne und der flach angeordnete Abschnitt in einem oberen Bereich des Halbleitersubstrats (13) gebildet sind, wo das Substrat von dem Photolackmuster (16) bedeckt ist;
einem Isolierschritt des selektiven Bildens der isolierenden Trennschicht (23) auf dem Halbleitersubstrat (13) an einer Position zwischen der ersten Wanne und dem flach angeordneten Abschnitt; und
Schritten zum Bilden der Transistoren mit den Kanälen des ersten und zweiten Leitungstyps.
9. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 8, wobei ein Film (21) mit gegenüber dem Photolackmuster (22) anderem Ionenimplantationssperrleistungswert als Teil des Musterbildungsschritts über dem gesamten Halbleitersubstrat (13) gebildet wird, und wobei danach die Ionenimplantation sowohl für die Ionen des ersten Leitungstyps (p) als auch für die Ionen des zweiten Leitungstyps (n) durchgeführt wird, gefolgt von einem vollständigen Entfernen des Films.
10. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 7 bis 9, wobei die Implantation unter Verwendung einer Beschleunigungsspannung im Bereich von 100 KeV bis 4 MeV zum Implantieren der Ionen des zweiten Leitungstyps (n) durchgeführt wird.
11. Verfahren zum Herstellen einer Halbleiteranordnung nach Anspruch 10, wobei die Implantation der Ionen des zweiten Leitungstyps unter Verwendung einer Beschleunigungsspannung im Bereich zwischen 240 KeV bis 7,2 MeV durchgeführt wird.
12. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 7 bis 11, wobei der Isolierschritt weiterhin ein thermisches Behandeln des Halbleitersubstrats (3) umfaßt.
13. Verfahren zum Herstellen einer Halbleiteranordnung nach einem der Ansprüche 7 bis 11, wobei der Isolierschritt weiterhin ein Abscheiden eines Isoliermaterials (6) umfaßt.
DE3856150T 1987-10-08 1988-10-06 Halbleiteranordnung und verfahren zur herstellung Expired - Fee Related DE3856150T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP25420387 1987-10-08
JP8871488 1988-04-11
PCT/JP1988/001017 WO1989003591A1 (en) 1987-10-08 1988-10-06 Semiconducteur device and method of producing the same

Publications (2)

Publication Number Publication Date
DE3856150D1 DE3856150D1 (de) 1998-04-23
DE3856150T2 true DE3856150T2 (de) 1998-08-06

Family

ID=26430065

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3856150T Expired - Fee Related DE3856150T2 (de) 1987-10-08 1988-10-06 Halbleiteranordnung und verfahren zur herstellung

Country Status (5)

Country Link
US (1) US5160996A (de)
EP (2) EP0794575A3 (de)
KR (1) KR950015013B1 (de)
DE (1) DE3856150T2 (de)
WO (1) WO1989003591A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5702973A (en) * 1990-04-05 1997-12-30 Seh America, Inc. Method for forming epitaxial semiconductor wafer for CMOS integrated circuits
JPH05226592A (ja) * 1992-02-15 1993-09-03 Sony Corp 半導体装置の製造方法
US5365082A (en) * 1992-09-30 1994-11-15 Texas Instruments Incorporated MOSFET cell array
JP2978345B2 (ja) * 1992-11-26 1999-11-15 三菱電機株式会社 半導体装置の製造方法
JPH06334032A (ja) * 1993-03-23 1994-12-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10509276A (ja) * 1993-04-28 1998-09-08 エス・イー・エイチ・アメリカ，アイ・エヌ・シー Ｃｍｏｓ集積回路用のエピタキシャル半導体ウエーハ
KR0144959B1 (ko) * 1994-05-17 1998-07-01 김광호 반도체장치 및 제조방법
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
US5573963A (en) * 1995-05-03 1996-11-12 Vanguard International Semiconductor Corporation Method of forming self-aligned twin tub CMOS devices
JP3400891B2 (ja) * 1995-05-29 2003-04-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US5573962A (en) * 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process
US5731619A (en) * 1996-05-22 1998-03-24 International Business Machines Corporation CMOS structure with FETS having isolated wells with merged depletions and methods of making same
EP0847078A4 (de) 1996-06-24 2000-10-04 Matsushita Electric Ind Co Ltd Herstellungsverfahren von halbleiteranordnungen
KR100203306B1 (ko) * 1996-06-29 1999-06-15 김영환 반도체 소자의 제조방법
US5858828A (en) * 1997-02-18 1999-01-12 Symbios, Inc. Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor
US5821589A (en) * 1997-03-19 1998-10-13 Genus, Inc. Method for cmos latch-up improvement by mev billi (buried implanted layer for laternal isolation) plus buried layer implantation
US6225662B1 (en) * 1998-07-28 2001-05-01 Philips Semiconductors, Inc. Semiconductor structure with heavily doped buried breakdown region
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US8154078B2 (en) * 2010-02-17 2012-04-10 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof
DE102013018789A1 (de) 2012-11-29 2014-06-05 Infineon Technologies Ag Steuern lichterzeugter Ladungsträger

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925120A (en) * 1969-10-27 1975-12-09 Hitachi Ltd A method for manufacturing a semiconductor device having a buried epitaxial layer
JPS55153367A (en) * 1979-05-18 1980-11-29 Toshiba Corp Semiconductor device
US4315781A (en) * 1980-04-23 1982-02-16 Hughes Aircraft Company Method of controlling MOSFET threshold voltage with self-aligned channel stop
JPS5791553A (en) * 1980-11-29 1982-06-07 Toshiba Corp Semiconductor device
JPS57132353A (en) * 1981-02-09 1982-08-16 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JPS5814538A (ja) * 1981-07-17 1983-01-27 Fujitsu Ltd 半導体装置の製造方法
JPS58218160A (ja) * 1982-06-11 1983-12-19 Mitsubishi Electric Corp 半導体集積回路
US4797724A (en) * 1982-06-30 1989-01-10 Honeywell Inc. Reducing bipolar parasitic effects in IGFET devices
JPS6010771A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置
JPS6074468A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd 半導体装置
JPS60117654A (ja) * 1983-11-30 1985-06-25 Toshiba Corp 相補型半導体装置
JPS6110268A (ja) * 1984-06-26 1986-01-17 Nec Corp 相補型ｍｏｓ半導体装置の製造方法
DE3583575D1 (de) * 1984-10-17 1991-08-29 Hitachi Ltd Komplementaere halbleiteranordnung.
JPS61129861A (ja) * 1984-11-28 1986-06-17 Toshiba Corp 半導体装置
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
JPS61242064A (ja) * 1985-04-19 1986-10-28 Toshiba Corp 相補型半導体装置の製造方法
NL8501992A (nl) * 1985-07-11 1987-02-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4760433A (en) * 1986-01-31 1988-07-26 Harris Corporation ESD protection transistors
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
JPS63244876A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 相補型ｍｉｓ半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP0794575A3 (de) 1998-04-01
EP0336977A4 (en) 1991-10-23
KR950015013B1 (ko) 1995-12-21
WO1989003591A1 (en) 1989-04-20
US5160996A (en) 1992-11-03
EP0336977B1 (de) 1998-03-18
EP0336977A1 (de) 1989-10-18
EP0794575A2 (de) 1997-09-10
KR890702251A (ko) 1989-12-23
DE3856150D1 (de) 1998-04-23

Similar Documents

Publication Publication Date Title
DE3856150T2 (de) Halbleiteranordnung und verfahren zur herstellung
DE69609313T2 (de) Halbleiterfeldeffektanordnung mit einer sige schicht
DE68926985T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einem Siliziumkörper, in dem durch Ionenimplantationen Halbleitergebiete gebildet werden
DE69223484T2 (de) Vertikale Halbleiteranordnung
DE69618285T2 (de) Quasi-vertikaler DMOS in MOS- oder BICMOS-Verfahren mit hohem Wirkungsgrad
DE69029942T2 (de) Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
DE3650248T2 (de) Verfahren zur Herstellung von integrierten Halbleiterschaltungen mit einem bipolaren Transistor und einem Feldeffekttransistor mit isolierter Steuerelektrode.
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
EP0032550B1 (de) Verfahren zur Herstellung einer bipolaren, vertikalen PNP-Transistorstruktur
DE69129430T2 (de) Verfahren zum Herstellen von MOS-Anordnungen in VLSI-Strukturen
DE3856545T2 (de) Halbleiterbauelement mit isoliertem Gatter
DE69224545T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung unter Verwendung der Ionenimplantation
DE68928326T2 (de) Eingeschlossener transistor mit eingegrabenem kanal
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE2545892A1 (de) Kombiniertes verfahren zur herstellung oxyd-isolierter vertikaler bipolartransistoren und komplementaerer oxyd-isolierter lateraler bipolartransistoren
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
DE3939305C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE69621088T2 (de) Bipolartransistor und Verfahren zur Herstellung
DE69017348T2 (de) Thyristor und Verfahren zu dessen Herstellung.
DE3856174T2 (de) Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE2163596A1 (de) Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung
DE68928396T2 (de) CMOS-integrierte Schaltung mit modifizierter Isolation
DE19546364A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee