Nothing Special   »   [go: up one dir, main page]

JPS6010771A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6010771A
JPS6010771A JP58119348A JP11934883A JPS6010771A JP S6010771 A JPS6010771 A JP S6010771A JP 58119348 A JP58119348 A JP 58119348A JP 11934883 A JP11934883 A JP 11934883A JP S6010771 A JPS6010771 A JP S6010771A
Authority
JP
Japan
Prior art keywords
type
well
layer
silicon layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58119348A
Other languages
English (en)
Inventor
Yoshihisa Mizutani
水谷　嘉久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58119348A priority Critical patent/JPS6010771A/ja
Priority to DE19843424020 priority patent/DE3424020A1/de
Publication of JPS6010771A publication Critical patent/JPS6010771A/ja
Priority to US06/899,783 priority patent/US4745453A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に第１導電型の半導体基
体主面に第２導電型領域を設けた構造を有する半導体装
置の改良に係る。
〔発明の技術的背景とその問題点〕
この種の半導体装置としては０ＭＯ８構造の半導体装置
がある。即ち、０ＭＯ８構造の半導体装置においては同
一基板上にｎチャンネルトランジスタ、ｐチャンネルト
ランジスタを製作し、それらの組合せによシ所望の機能
をもった半導体回路を実現するものである。従って、例
えばｐ型シリコン基板を用いて０ＭＯ８構造の半導体装
置を製作する場合にはｎチャンネルトランジスタはｐ型
シリコン基板を利用してその主面に形成することができ
るが、ｐチャンネルトランジスタを形成するためにはｐ
型シリコン基板の主面にｎ型領域（以下、ｎウェルと称
す）を形成し、この領域中に造らなければならない。
ところで、上述した構造の半導体装置としては８ｇ１図
に示すものが知られている。第１図においてｌはｐ型シ
リコン基板でアシ、この基板１主面にはｎウェル２が選
択的に形成されている。前記ウェル２を含む基板１の主
面にはフィールド酸化膜３が設けられておシ、かつ該フ
ィールド酸化膜３によシミ気的に分離されたｎウェル２
の島領域にはｐチャンネルトランジスタが形成されてい
る。このｐチヤンネルトランジスタはｎウェル２の表面
に互に眠気的に分離されたｐ＋型のソース、ドレイン領
域４．５と、これら領域４．５間を含むウェル２表面上
にダート酸化膜６を介して形成されたダート電極７とか
ら構成されている。また、全面には層間絶縁膜８が被覆
されてお９、かつ該絶縁膜８上にはコンタクトホール９
１　＋９ｘｋ介して夫々前記ソース、ドレイン領域４．
５と接続したソース電極１０、ドレイン電極Ｉノが設け
られている。
一方、前記ｎウェル２の電位を固定するために、前記島
領域（トランジスタ形成領域）とは別のウェル２の島領
域にｎ＋型型数散層１２形成し、かつ該拡散層１２はコ
ンタクトホール９３を介して前記層間絶縁膜８上に設け
られたウェル電極１３と接続されている。つ主ル電極１
３を通してｎウェル２に印加される電圧は、通常、ｎウ
ェル２の電位を固定させるものであるが、他の使い方と
してｎウェル２の電位を変化させることによシトランジ
スタの特性、例えばしきい値電圧等を変化させる目的で
用いられる。
しかしながら、上述した第１図図示の半導体装置にあっ
ては、ウェル２周辺の表面にｒ−）７、ソース電極１０
、ドレイン電極１ノに電圧を印加する配線とは別にウェ
ル電極１３に電圧を印加するだめの配線が必要となシ、
半導体装置の高集積化の妨げとなる。
このようなことから、第２図に示す如く、ｎウェル２表
面にｎ＋型型数散層１２ソース領域４と隣接して設け、
かつこれらｎ＋型型数散層１２びソース領域４を共通の
コンタクトホール９１を介してソース電極１０と接続さ
せた構造の半導体装置が知られている。かかる構造の半
導体装置においてはｎウェル２の電位はソース電位に等
しく同定され、ウェル電位を与えるための配線は不要と
なるが、ウェル電位を変化させ、トランジスタ特性を制
御するようなことはできなくなる。
〔発明の目的〕
本発明はウェル周辺の表面に必要な配線数を　］減少さ
せて集積度の向上を達成できると共に、ウェル電位を有
効に固定でき、かつウェル電位を任意に変化させてトラ
ンジスタ特性等の変調を加えて特性を制御し得る半導体
装置を提供しようとするものである。
〔発明の概要〕
本発明は第一電導型半導体基体内部に該基体主面に形成
された第二電導型領域の少なくとも２箇所と接続する第
二電導型不純物配線層を埋設することによって、上述し
た効果を有する半導体装置を得ることを骨子とするもの
である。
〔発明の実施例〕
次に、本発明の実施例を第３図（、）〜（、）の製造方
法を併記して説明する。
（１）まず、第３図（、）に示す婿＜、ｐ型シリコン基
板２１上に写真蝕刻法によシレジスト・ぐターン２２を
形成した後、このレジストノ４ターン２２をマスクとし
てｎ型不純物、例えばアンチモンを２Ｘ１０’ン一程度
のドーズ量、２０〜４０ＫｅＶの打込みエネルギーにて
イオン注入した。
この時、イオン注入されたアンチモンはシリコン基板２
ノのほぼ表面に分布する。つづいて、５− レジストノ９ターン２２を除去した後、ｐ型不純物、例
えばポロンを含む雰囲気中にてシリコンのエピタキシャ
ル成長を行なうことによジ基板２１表面に例えば厚さ３
μｍのｐ型シリコン層２３を形成した。このエピタキシ
ャル成長時においては１０００℃程度の熱処理を受ける
ため、予め基板２１表面にイオン注入されたアンチモン
は活性化され、かつ拡散されシリコン基板２１とシリコ
ン層２３の界面に厚さ１μｍ程度のｎ＋型型線線層２４
形成する（第３図（ｂ）図示）。
（１１）次いで、写真蝕刻法によりｐ型シリコン層２３
上にｎウェル予定部が開口されたレジストノやターン２
５を形成した後、このレジストノぐターン２５をマスク
としてｎ型不純物、例えばリンを１×１０１漬３のドー
ズ量、８０　ｋｅＶの打込みエネルギーでｐ型シリコン
層２３にイオン注入した（第３図（Ｃ）図示）。つづい
て、レジスト／４’ターン２５を除去した後１０００℃
程度の窒素雰囲気中にて６時間程度熱処理を行なうこと
により、ｐ型シリコン層２３に内部のｎ＋型配線６− 層２４にまで達するｎウェル２６１．２６２・・・を形
成した（第３図（ｄ）図示）。
（ｉｉｉ）　次いで、常法に従って各ｎウェル２６１゜
２６２・・・にｐチャンネルトランジスタを形成した。
即ち、選択酸化法等によシラニル２６１　。
２６２・・・含むシリコン層２３表面にフィールド酸化
膜２７を形成し、熱酸化処理を施してフィールド酸化膜
２７で分離されたウェル２６、。
２６２等の島領域表面にダート酸化膜２８１　。
２８、・・・を夫々形成し、更に全面にダート電極材料
膜（例えばリンドーゾ多結晶シリコン膜）を堆積し、パ
ターニングしてダート酸化膜２８１゜２８、・・・上に
夫々ダート電極２９１，２９．を形成した後、ｆ−）電
極２９１．２９．・・・及びフィールド酸化膜２７をマ
スクとしてＳＯン等のｐ型不純物をｎフェル２６１　＊
　２６２・・・に選択的にイオン注入し、活性化して各
ウェル２６１゜２６２・・・にｐ　型のソース領域”１
ｗ３０ｇ・・・。
ドレイン領域”１　ｅ３１２・・・を形成した。つづい
て、全面にＣＶＤ法によ、り　５ｉｎ２膜３２を堆積し
、コンタクトホール３３・・・を開孔した後、Ａｌ膜の
蒸着、ノ９ターニングによシ前記ソー３、ドレイン領域
３０１．３０２　．３１１　．３１２と夫夫接続するＡ
／電極３４〜３７を形成して半導体装置を製造した（第
３図（、）図示）。なお、ｎ＋型型線線層２４外部（シ
リコン層２３表面側）に取出すには、例えはシリコン層
２３表面から該配線層２４にまで達するｎ型拡散層を形
成し、この拡散層上の５ｌＯ２膜等にコンタクトホール
を開孔し、ＡＩ！電極を形成すればよい。
本発明の半導体装置は第３図（、）に示す如くｐ型シリ
コン基板２ノとｐ型シリコン層２３からなる半導体基体
主面（ｐ型シリコン層２３）に２つ以上のｎウェル２６
１．２６□・・・を設け、かつ前記半導体基体内部（基
板２）とシリコン層２３の界面の所定部分）に前記２つ
以上のｎウェル２６１．２６２・・・と共通に接するｎ
＋型型線線層２４設け、更に前記ウェル２６１，２６２
　１・・・に夫々ダート酸化膜２８１．２８２・・・、
ゲート電極２９１．２９□・・・、ソース領域３ｏ１　
。
３０２・・°及びドレイン領域３１１　．３１．・・・
からなるｐチャンネルＭＯ８）ランジスタを形成した構
造になっている。
しかして、本発明の半導体装置によれば、２つ以上のｎ
ウェル２６１．２６２・・・の底面はｎ＋型型線線層２
４共通に接しているため、これらｎウェル２６１＋２６
２・・・の電位をｎ＋型型線線層２４通して印加される
電圧にょシ固定できる。
また、ｎ＋型型線線層２４印加される電圧はｎウェル２
６！　、２６２・・・に形成したソース領域３０１．３
０２・・・、ドレイン領域”１ｔ３Ｊ２・・・の電圧に
対して独立して印加し得るので、この電圧を変化させる
ことによシラニル２６１　。
２６２・・・に形成したｐチャンネルＭＯ８）ランジス
タの特性、例えばしきい値電圧等を制御することができ
る。したがって、基板表面にウェル電位固定用配線全形
成する必要がなく、ウェル周辺の表面に必要な配線数を
減少させると共に、コンタクトホールの数も減少させて
集積度の向上を達成でき、更にウェル電位を有効に固定
で９− き、かつウェル電位を任意に変化させてトランジスタ特
性等の変調を加えて特性を制御できる。
なお、上記実施例では複数のｎウェルを一つのｎ＋型型
線線層共通接続したが、これに限定されない。例えば、
第４図に示す如くｐ型シリコン層２３に複数のｎウェル
２６１，２６２・・・。
２６１’　、　２６２’・・・を設け、かつｐ型シリコ
ン基板２ノとｐ型シリコン層２３の界面に前記ｎウェル
２６１＋２６２・・・と共通に接する畝型配線層２４と
、前記ｎウェル２６１’　、　２６２’・・・と共通に
接するｎ＋型型線線層２４′を分割して設けた構造にし
てもよい。このような構成によれば分割されたｎ＋型型
線線層２４　、２４’に印加する電圧を夫々変化させる
ことにより、ｎウェル２６１．２６２・・・及び２６１
’　、　２６２’−＝内に造られたｐチャンネルＭＯ８
）ランジスタの特性変調を夫々異ならしめることができ
る。具体的には同一半導体基体に造られた複数のトラン
ジスタのうちの一部分を選択的に動作させる等の制御を
行なうことができる。
１０− 上記実施例ではｎ＋型型線線層外部取出しを、ｐ型シリ
コン層に設けたｎ型拡散層、Ａ７電極等によシ行なった
が、これに限定されない。例えば、第５図に示す如くｎ
＋型型線線層２４共通接続された２つ以上のｎウェル２
６１　、２６２・・・のうちの１つ（例えばｎウェル２
６１）にｎ＋型型数散層３８設け、かつ該拡散層３８に
Ｉ！電極３９をコンタクトホール３３を介して接続した
構造にすることによって、前記ＡＪ電極３９、ｎ＋型型
数散層３８びｎウェル２６１を通してｎ＋型型線線層２
４印加した電圧によって他のｎウェル２６２・・・の電
位固定等を行なうようにしてもよい。
上記実施例ではｐ型シリコン基板上のｐｍシリコンノー
にｎウェルを形成した構造について説明したが、ｎ型シ
リコン基板上のｎ型シリコン層にｐウェルを形成した構
造でも同様な効果を発揮できる。
上記実施例では半導体基体としてシリコン基板とこの上
にエピタキシャル成長されたシリコン層とから構成した
が、シリコン基板のみから形成してもよい。
〔発明の効果〕
以上詳述した如く、本発明によればウェル周辺に必要な
配線数とコンタクトホールの数を減少させて集積度の向
上を達成できると共に、ウェル電位を有効に固定でき、
かつウェル電位を任意に変化させてトランジスタ特性等
の変調を加えて特性を制御し得る半導体装置を提供でき
るものである。
【図面の簡単な説明】
第１図及び第２図は夫々従来の半導体装置を示す断面図
、第３図（ａ）〜（、）は本発明の実施例における半導
体装置を得るための製造工程を示す断面図、第４図及び
第５図は夫々本発明の他の実施例を示す半導体装置の断
面図である。 ２１・・・ｐ型シリコン基板、２３・・・ｐ型シリコン
層、２４　、２４’・・・ｎ＋型型線線層２６１＋２６
２　ｒ　ｉ２６１′、　２６２’・・・ｎウェル、２７
・・・フィールド酸化膜、２８１　、２８２・・・ダー
ト酸化膜、２９１゜２９２・・・ダート電極、Ｊ　（７
１＊　３０２・・・ｐ＋＋ソース領域、３１１　＋　Ｊ
　Ｊ＊・・・ｐ＋＋ドレイン領域、３４〜３７　＊　３
９　・・・ｋｌ電極、３　Ｂ　・・・ｎ＋型型数散層出
願人代理人　弁理士　鈴　江　武　彦１３− 第１図 第２ＷＪ 第３図 第３図 第４図

Claims (1)

    【特許請求の範囲】
  1. 第１導電型の半導体基体の主面に２つ以上の第２導電型
    領域を設け、かつ該第２導電型領域のうち、少なくとも
    一つの領域中に半導体素子を形成してなる半導体装置に
    おいて、前記半導体基体中に少なくとも２つの前記第２
    導電型領域と共通に接する第２導電型の不純物配線層を
    埋設したことを特徴とする半導体装置。
JP58119348A 1983-06-30 1983-06-30 半導体装置 Pending JPS6010771A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58119348A JPS6010771A (ja) 1983-06-30 1983-06-30 半導体装置
DE19843424020 DE3424020A1 (de) 1983-06-30 1984-06-29 Halbleitervorrichtung
US06/899,783 US4745453A (en) 1983-06-30 1986-08-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58119348A JPS6010771A (ja) 1983-06-30 1983-06-30 半導体装置

Publications (1)

Publication Number Publication Date
JPS6010771A true JPS6010771A (ja) 1985-01-19

Family

ID=14759261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58119348A Pending JPS6010771A (ja) 1983-06-30 1983-06-30 半導体装置

Country Status (3)

Country Link
US (1) US4745453A (ja)
JP (1) JPS6010771A (ja)
DE (1) DE3424020A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63301545A (ja) * 1987-05-30 1988-12-08 Ricoh Co Ltd 半導体集積回路装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
EP0336977B1 (en) * 1987-10-08 1998-03-18 Matsushita Electric Industrial Co., Ltd. Semiconducteur device and method of producing the same
KR100290903B1 (ko) * 1998-02-25 2001-06-01 김영환 반도체소자 및 이의 제조방법
DE10134178B4 (de) 2001-07-13 2006-09-21 Infineon Technologies Ag Halbleiterspeicher mit mehreren Speicherzellenfeldern
US20040053439A1 (en) * 2002-09-17 2004-03-18 Infineon Technologies North America Corp. Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57188863A (en) * 1981-05-18 1982-11-19 Hitachi Ltd Field effect type semiconductor device
US4528581A (en) * 1981-10-21 1985-07-09 Hughes Aircraft Company High density CMOS devices with conductively interconnected wells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63301545A (ja) * 1987-05-30 1988-12-08 Ricoh Co Ltd 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
DE3424020A1 (de) 1985-01-10
US4745453A (en) 1988-05-17

Similar Documents

Publication Publication Date Title
US5024965A (en) Manufacturing high speed low leakage radiation hardened CMOS/SOI devices
US4663825A (en) Method of manufacturing semiconductor device
US4396930A (en) Compact MOSFET device with reduced plurality of wire contacts
JPH07183393A (ja) 半導体装置の製造方法
JPS62271474A (ja) 電気的にプログラム可能な読出し専用メモリ装置
JPS622708B2 (ja)
US4931407A (en) Method for manufacturing integrated bipolar and MOS transistors
JPS61181155A (ja) 高集積度ｃｍｏｓ集積回路の製作方法
JP2619340B2 (ja) 半導体素子の高電圧トランジスタ構造及びその製造方法
JPS6010771A (ja) 半導体装置
JPS61242064A (ja) 相補型半導体装置の製造方法
JPH02219262A (ja) 半導体装置
JPS62162353A (ja) Ｍｏｓ型半導体装置の製造方法
JPS58501848A (ja) 導電性に相互接続されたウエルを有する高密度ｃｍｏｓデバイス及びその製造方法
JP2914293B2 (ja) 半導体装置の製造方法
JPS63278265A (ja) 半導体ＢｉＣＭＯＳ装置の製造方法
JP2504567B2 (ja) 半導体装置の製造方法
JP3307481B2 (ja) 半導体装置
JPS6251216A (ja) 半導体装置の製造方法
JP3097095B2 (ja) 半導体装置の製造方法
JPS6247151A (ja) 相互接続部を基板に形成する方法
JPS59168675A (ja) 半導体装置の製法
JPS60223156A (ja) 半導体装置
JPH0322708B2 (ja)
JPH023270A (ja) Ｈｃｔ半導体装置の製造方法