DE3631086C2 - Schaltungsanordnung zur Fehlerbearbeitung in Mikroprozessorsystemen - Google Patents
Schaltungsanordnung zur Fehlerbearbeitung in MikroprozessorsystemenInfo
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Description
Die Erfindung betrifft eine Schaltungsanordnung zur Fehlerbe
arbeitung in Mikroprozessorsystemen nach dem Oberbegriff des
Patentanspruches 1.
Aus der DE-PS 23 27 669 ist eine Schaltungsanordnung zum Aus
tausch von Daten zwischen einer zentralen und mehreren peri
pheren Einrichtungen bekannt, wobei eine sogenannte zentrale
Datenschiene und ein zentraler Zuteiler eingesetzt wird. Da
bei werden die peripheren Einrichtungen auf anstehende An
forderung zum Datenaustausch zyklisch mittels Adressen abge
fragt. Diese Verfahrensweise garantiert, daß ein gleichzeitiger
Zugriff zur zentralen Datenschiene, also zum sogenannten Bus,
nicht stattfinden kann. Wenn eine Busanforderung vorliegt, so
kann es in Abhängigkeit vom gerade herrschenden Zustand beim
Abfragezyklus in ungünstigen Fällen relativ lange dauern, bis
die Anforderung weitergegeben werden kann. Diese Verlustzeiten
werden umso länger, je länger ein Abfragezyklus dauert. Außer
dem kann es vorkommen, daß eine spätere Anforderung nur des
halb vor einer früheren Anforderung bearbeitet wird, weil beim
Abtastzyklus zufällig die Adressenkonstellation für die spätere
Anforderung günstiger ist als für die frühere.
Wenn Anforderungen zum Datenaustausch ohne Abfragezyklus abge
wickelt werden sollen, so kann es vorkommen, daß gleichzeitige
Anforderungen vorliegen. Es muß dabei auf jeden Fall sicherge
stellt werden, daß nur eine einzige Anforderung bearbeitet
wird. In der DE-Fachzeitschrift "Elektronik", Heft 2, vom
29.1.1982 ist auf den Seiten 76-84 ein Aufsatz von Horst Huse mit dem Titel
"Multi-Mikrocomputer-System modular aufgebaut" abgedruckt,
worin Bus-Zugriffssteuerungen beschrieben werden, die ohne
Abtastzyklus arbeiten. Dabei wird der gleichzeitige Zugriff
von mehr als einem sogenannten Bus-Master durch die Vergabe
von Prioritäten verhindert. Es ist auf Seite 82 beschrieben,
daß eine serielle Prioritätensteuerung oder eine parallele
Prioritätensteuerung angewendet werden kann. Bei einer
seriellen Prioritätensteuerung, wie dies ini Bild 14 darge
stellt ist, hängt die Priorität eines sogenannten Bus-Masters
davon ab, an welcher Stelle er in einer Kettenschaltung ange
ordnet ist. Bei einer parallelen Prioritätensteuerung ist
eine besondere Bus-Steuerung erforderlich, die auf Seite 83
in Bild 15 als paralleler Bus-Zuteiler (Supervisor-Modul)
dargestellt ist. Die Prioritätenzuweisung kann dabei frei
gewählt werden, so wie es für die betrieblichen Belange am
günstigsten ist.
Wird eine derartige parallele Prioritätensteuerung angewendet,
um den Datenaustausch zwischen einer Steuereinheit und
mehreren massiven peripheren Einheiten zu realisieren, so
kann es zweckmäßig sein, der Steuereinheit die niedrigste
Priorität zuzuordnen, weil die Steuereinheit in der Lage ist,
auf Anforderungen höherer Priorität zu reagieren, und auch ggf.
ein gerade laufendes Programm zu unterbrechen, um eine neue
Anforderung aufzunehmen. Bei einer derartigen Verfahrensweise
treten im allgemeinen beim Normalbetrieb keine Schwierigkeiten
auf. Wenn jedoch ein Fehlerfall vorliegt, so kann es vorkommen,
daß bei starkem Datenverkehr auf dem gemeinsamen Bus die
Steuereinheit infolge ihrer niedrigen Priorität nicht recht
zeitig auf eine Fehlermeldung reagieren kann.
Ein Datenverarbeitungssystem mit mehreren Funktionseinheiten
ist in der deutschen Patentschrift 21 64 686 B2 beschrieben.
Dort ist ein gemeinsamer Fehleranzeiger vorgesehen, der durch
jeden festgestellten Fehler gesetzt wird. In diesem Fall werden
alle Funktionseinheiten, die keinen Fehler aufweisen, sofort
vom Sammelleitungssystem abgetrennt. Nur diejenigen Funktionseinheiten,
die einen Fehler melden, bleiben mit dem Sammelleitungssystem
verbunden, damit eine Diagnoseeinheit mit ihnen in
Verbindung treten kann. Für eine derartige Logikanordnung sind
zusätzliche Leitungen erfordelrich, und es müssen entsprechende
Verknüpfungen in den Funktionseinheiten vorgesehen sein. Da eine
Funktionseinheit, die keinen Fehler meldet, sofort vom Sammelleitungssystem
abgetrennt wird, wenn der gemeinsame Fehleranzeiger
aktiviert worden ist, wird eine Datenübertragung sofort
unterbrochen. Dadurch können Informationsverluste auftreten,
wenn eine Fehlermeldung erscheint. In der Beschreibung ist
nicht eindeutig angegeben, mit welchen Kriterien die Fehleranzeige
aufgehoben wird und wie lange fehlerfreie Funktionseinheiten
vom Sammelleituungssystem abgetrennt bleiben.
Die Aufgabe der Erfindung besteht darin, eine Schaltungs
anordnung anzugeben, womit beim Vorliegen eines Fehlers in Mikroprozessorsystemen
eine unabhängig von den Prioritäten bei der Buszuteilung ablaufende Fehlerbe
arbeitung sichergestellt wird. Die Lösung dieser Aufgabe
erfolgt mit einer Merkmalskombination, wie sie im Patent
anspruch 1 angegeben ist. Damit wird in vorteilhafter Weise
erreicht, daß in einem Fehlerfall die Bus-Steuerung eine
besondere Meldung erhält, wodurch zunächst alle Bus-Anforde
rungssignale unterdrückt werden. Damit ist die Steuereinheit
sofort bei freiem oder frei werdendem Bus in der Lage, auf
das Fehlerkriterium zu reagieren und dafür vorgesehene Pro
gramme abzuarbeiten. Mit dem Beendigen derartiger Fehler
programme wird das Fehlerregister frei geschaltet, wodurch
die Busvergabe wieder freigegeben wird.
In den Unteransprüchen sind vorteilhafte Weiterbildungen der
Erfindung angegeben, womit zusätzliche Kriterien aufgenommen
und weiter gegeben werden können.
Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand
einer Zeichnung näher erläutert.
In der Zeichnung ist eine Steuereinheit MPU dargestellt, die
ebenso wie die peripheren Einheiten PE-P 1 bis PE-Pn sowie
PE-PEm an den gemeinsamen Datenbus BUS angeschlossen ist.
Bei den peripheren Einrichtungen PE kann es sich um passive
Einrichtungen PE-P 1 bis PE-Pn handeln, die lediglich zum
Zwecke des Datenaustausches adressiert werden können, aber
keine eigenen Anforderungen für einen Datenaustausch erzeugen.
Im weiteren Verlauf der Beschreibung bleiben diese passiven
peripheren Einrichtungen PE-P 1 bis PE-Pn unberücksichtigt.
Diese passiven peripheren Einrichtungen PE-P 1 bis PE-Pn
können aber auch an die gemeinsame Fehlerleitung (FL)
angeschlossen sein.
Diejenigen peripheren Einrichtungen PE-1 bis PEm, die eigene
Anforderungen des Datenbusses BUS erzeugen können, sind über
jeweils zwei Leitungen mit der Bus-Steuerung BS verbunden,
womit die Busvergabe geregelt wird. Es handelt sich dabei um
jeweils eine Busanforderungsleitung BA 1 bis BAn und um jeweils
eine Bus-Zuteilleitung BZ 1 bis BZn. Die Anforderung des Daten
busses BUS wird von einer peripheren Einrichtung, z. B. PE 1,
auf direktem Weg über die Busanforderungsleitung BA 1 der Bus
steuerung BS angeboten. Wenn an dem auf einer gemeinsamen Bus-
Besetzt-Leitung BB herrschenden Potential erkannt wird, daß
der Datenbus BUS frei ist, wird dieses Kriterium auf der Bus-
Anforderungsleitung BA der Steuereinheit MPU mitgeteilt.
Daraufhin erfolgt als Quittung die Buszuteilung, die zunächst
über die Leitung BZ an die Bus-Steuerung BS abgegeben wird.
Von dort aus wird dieses Quittungssignal an diejenige peri
phere Einrichtung, z. B. PE 1 in diesem Fall über die Leitung
BZ 1 weitergegeben. Nun kann der Datenaustausch stattfinden,
wobei die Bus-Besetzt-Leitung BB den Belegtzustand des Daten-
Busses BUS signalisiert. Wenn von mehreren peripheren Einrich
tungen PE 1 bis PEm gleichzeitig Bus-Anforderungen anstehen, so
wird innerhalb der Bus-Steuerung BS dafür gesorgt, daß nur eine
einzige der peripheren Einrichtungen PE 1 bis PEm das Zugriffs
recht über die zugeordnete Bus-Zuteilleitung BZ erhält. Dies
wird im einfachsten Fall durch eine Prioritätsvergabe innerhalb
der Bussteuerung BS erreicht.
Da die Steuereinheit MPU mit einem hohen Maß an Intelligenz
ausgestattet ist, können Bus-Anforderungen auch dann ange
nommen werden, wenn die Steuereinheit MPU belegt ist. Es tritt
deshalb keine Beeinträchtigung des Betriebes auf, wenn die
Steuereinheit MPU die niedrigste Priorität bei der Anforde
rung des Datenbusses BUS zugeteilt erhält.
Wenn jedoch in einem derartigen System Fehler auftreten,
so kann sich die niedrige Priorität der Steuereinheit MPU
unter Umständen negativ auswirken, weil dann eine Fehler
behandlung erst dann stattfinden kann, wenn keine Bus-Anforde
rungen von den peripheren Einrichtungen PE 1 bis PEm mehr vor
liegen. Je nach Art des Fehlers kann es dabei in Extremfällen
zu Bus-Blockierungen kommen.
Um diesem Nachteil abzuhelfen, ist eine gemeinsame Fehler
leitung FL vorgesehen, worüber von den peripheren Einrichtungen
PE 1 bis PEm Fehlermeldungen abgegeben werden können. Wenn eine
Fehlermeldung vorliegt, wird das Fehlerregister FR eingeschal
tet, wodurch sofort sich das Potential auf einer Befehlsleitung
BSV ändert, womit die Bussteuerung BS so eingestellt wird,
daß keine Bus-Anforderungen mehr zur Steuereinheit MPU ge
langen können. Da die Fehlermeldung auch der Steuereinheit
MPU selbst angeboten wird, kann diese im Rahmen von abzu
wickelnden Fehlerprogrammen auf den Datenbus BUS zugreifen,
wenn dies erforderlich ist. Sind die für Fehlerfälle vorge
sehenen Steuerprozeduren beendet, so wird über den Datenbus
BUS eine besondere Information gesendet, womit der Befehl
Busfreigabe BF das Fehlerregister FR zurücksetzt. Das Signal
Busvergabe sperren wird auf der zugehörigen Leitung BVS weg
genommen, so daß die Bussteuerung BS wieder ihren normalen Be
triebszustand einnimmt.
Neben dem Fehlerregister FR kann außerdem eine Überwachungs
einrichtung ÜE vorgesehen sein, die ein fehlerhaftes Verhalten
der Steuereinheit MPU feststellen kann. Diese Überwachungs
einrichtung ÜE ist ebenfalls an die Fehlerleitung FL ange
schlossen, so daß auch beim Ansprechen der Überwachungsein
richtung ÜE die vorher beschriebene Funktion bewirkt wird.
Die Überwachungseinrichtung ÜE kann außerdem noch durch starke externe
Fehlermeldungen aktiviert werden, so daß auch dann von der
Steuereinheit MPU Fehlermeldungen bearbeitet werden können.
Das Fehlerregister FR besteht im einfachsten Fall nur aus
einem einzigen Flip-Flop, womit aber lediglich die Busver
gabe durch die Bussteuerung BS so lange gesperrt werden kann,
bis sie von der Steuereinheit MPU wieder freigegeben wird.
Anstelle der in der Zeichnung nur einfach dargestellten Fehler
leitung FL kann auch ein Leitungsbündel vorgesehen sein, womit
beispielsweise codiert verschiedene Arten von Fehlermeldungen
darstellbar sind. Durch weitere zusätzliche Leitungen kann
außerdem eine Angabe über den Fehlerort in das Fehlerregister
FR oder auch in die Steuereinheit MPU eingegeben werden, so
daß beispielsweise gezielt, diejenige periphere Einrichtung
PE angesteuert und ggf. abgeschaltet werden kann, die einen
Fehler aufweist.
Da die Steuereinheit MPU bei einer Busanforderung BA jedesmal
prüft, ob auf der gemeinsamen Fehlerleitung FL eine Fehler
meldung vorliegt, bevor der Befehl für eine Buszuteilung BZ
abgegeben wird, werden Fehlermeldungen trotz der geringen
Priorität der Steuereinheit MPU auf jeden Fall schnellstens
bearbeitet.
Claims (6)
1. Schaltungsanordnung zur Fehlerbearbeitung in Mikroprozessor
systemen, wobei für den Datenaustausch zwischen mindestens
einer Steuereinheit und peripheren Einrichtungen ein ge
meinsamer Datenbus vorgesehen ist, und wobei das Zugriffs
recht zu diesem Datenbus durch eine Bussteuerung an die
einzelnen peripheren Einrichtungen vergeben wird,
dadurch gekennzeichnet,
daß ein Fehlerregister (FR) vorgesehen ist, welches über
eine gemeinsame Fehlerleitung (FL) von allen peripheren
Einrichtungen (PE) aktivierbar ist, daß die Bussteuerung
(BS) durch das aktivierte Fehlerregister (FR) über eine
besondere Leitung (BSV) gesperrt wird und damit die Busver
gabe zu den peripheren Einrichtungen (PE) so lange unter
bunden wird, bis die Steuereinheit (MPU) nach Abarbeitung
von für Fehlerfälle vorgesehenen Programmen das Fehlerregister
durch einen Busfreigabebefehl (BF) wieder freigibt.
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß das Fehlerregister (FR) im einfachsten Fall aus nur
einem Flipflop besteht.
3. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß das Fehlerregister (FR) zusätzliche Informationen
über die Art und die Herkunft von Fehlern aufnimmt.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß eine Überwachungseinrichtung (ÜE) vorgesehen ist,
womit Fehler in der Steuereinheit (MPU) feststellbar sind,
und daß von dort aus das Fehlerregister (FR) eingeschal
tet wird.
5. Schaltungsanordnung nach Anspruch 4,
dadurch gekennzeichnet,
daß die Überwachungseinrichtung (ÜE) über einen zusätzlichen
Eingang (FE) externe Fehler aufnehmen kann.
6. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Steuereinheit (MPU) vor der Abgabe eines Buszuteil
befehls (BZ) jedesmal prüft, ob auf der Fehlerleitung (FL)
eine Fehlermeldung vorliegt.
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Families Citing this family (2)
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US6138247A (en) * | 1998-05-14 | 2000-10-24 | Motorola, Inc. | Method for switching between multiple system processors |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1310664A (en) * | 1971-01-28 | 1973-03-21 | Ibm | Data handling systems |
DE2327669C3 (de) * | 1973-05-30 | 1975-12-11 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung für den Datenaustausch zwischen zentralen und peripheren Einrichtungen |
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1986
- 1986-09-12 DE DE19863631086 patent/DE3631086C2/de not_active Expired - Fee Related
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DE3631086A1 (de) | 1988-03-24 |
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