JPH0748725B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JPH0748725B2 JPH0748725B2 JP2197559A JP19755990A JPH0748725B2 JP H0748725 B2 JPH0748725 B2 JP H0748725B2 JP 2197559 A JP2197559 A JP 2197559A JP 19755990 A JP19755990 A JP 19755990A JP H0748725 B2 JPH0748725 B2 JP H0748725B2
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- Japan
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- pulse
- circuit
- pattern
- output
- input
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、PCM通信のディジタル通信装置におけるフレ
ーム同期回路に利用する。特に、高いクロック周波数で
使用されクロック周期に対して回路の遅延時間が大きく
なり通常使用される従来のフレーム同期回路の使用が不
可能になる場合に有効なフレーム同期回路に関するもの
である。
ーム同期回路に利用する。特に、高いクロック周波数で
使用されクロック周期に対して回路の遅延時間が大きく
なり通常使用される従来のフレーム同期回路の使用が不
可能になる場合に有効なフレーム同期回路に関するもの
である。
本発明はフレーム同期回路において、 受信符号列を1:nに直並列変換を行った後でフレーム同
期パタン検出を実行することにより、 クロック周波数が高速でフレーム同期パタンが長い場合
でもフレームパタン検出回路を簡単に実現できるように
したものである。
期パタン検出を実行することにより、 クロック周波数が高速でフレーム同期パタンが長い場合
でもフレームパタン検出回路を簡単に実現できるように
したものである。
第５図は従来例のフレーム同期回路のブロック構成図で
ある。第６図は従来例のフレーム同期回路の各部分の信
号波形のタイムチャートである。
ある。第６図は従来例のフレーム同期回路の各部分の信
号波形のタイムチャートである。
ディジタル通信装置、特に、PCM通信装置では、伝送さ
れるディジタル信号はワードまたはフレーム単位に多重
化され、この多重化順序を受信側で正しく認識するため
にフレーム同期のための手段が必要である。送信側は、
通常伝送するディジタル信号の中にフレーム同期のため
にフレーム内の他の位置では生じない所定のフレーム同
期パタンを挿入し、受信側は、この所定のフレーム同期
パタンを捜索し、受信装置のタイミング回路を同期させ
ていた。
れるディジタル信号はワードまたはフレーム単位に多重
化され、この多重化順序を受信側で正しく認識するため
にフレーム同期のための手段が必要である。送信側は、
通常伝送するディジタル信号の中にフレーム同期のため
にフレーム内の他の位置では生じない所定のフレーム同
期パタンを挿入し、受信側は、この所定のフレーム同期
パタンを捜索し、受信装置のタイミング回路を同期させ
ていた。
従来、フレーム同期回路は、たとえば第５図および第６
図に示すような特公昭50−12856号のフレーム復帰回路
等があった。
図に示すような特公昭50−12856号のフレーム復帰回路
等があった。
第５図において、受信符号列はデータ入力端子１に加え
られ、フレームパタン検出回路４に入力される。フレー
ムパタン検出回路４は、たとえばシフトレジスタとアン
ドゲートによって所定のフレーム同期パタンを受信した
ときパルスを出力端子に発生する。一方、受信クロック
パルスはクロック入力端子２に加えられ、通常は導通し
ているクロック禁止ゲート10を通してタイミングパルス
発生回路11に入力される。タイミングパルス発生回路11
は、入力クロックパルスに応じて種々のタイミングパル
スをタイミングパルス出力端子17に出力する。また、フ
レームパルス発生回路７もタイミングパルス発生回路11
の出力を受けフレームパルスを発生する。一般にはこの
ような方法で発生されたフレームパルス時間位置は受信
回路の初期条件によって定まるものであり、必ずしも受
信符号列のフレーム同期パタンの時間位置とは一致しな
いので、フレーム同期が必要となる。
られ、フレームパタン検出回路４に入力される。フレー
ムパタン検出回路４は、たとえばシフトレジスタとアン
ドゲートによって所定のフレーム同期パタンを受信した
ときパルスを出力端子に発生する。一方、受信クロック
パルスはクロック入力端子２に加えられ、通常は導通し
ているクロック禁止ゲート10を通してタイミングパルス
発生回路11に入力される。タイミングパルス発生回路11
は、入力クロックパルスに応じて種々のタイミングパル
スをタイミングパルス出力端子17に出力する。また、フ
レームパルス発生回路７もタイミングパルス発生回路11
の出力を受けフレームパルスを発生する。一般にはこの
ような方法で発生されたフレームパルス時間位置は受信
回路の初期条件によって定まるものであり、必ずしも受
信符号列のフレーム同期パタンの時間位置とは一致しな
いので、フレーム同期が必要となる。
以下に第６図を用いてその動作を説明する。第６図では
時刻T5に正しい同期位置があり、受信側でのフレームパ
ルスｃは時刻T3で発生した場合について示してある。時
刻T3で発生したフレームパルスｃはフレームパタン検出
回路４の出力が「０」であるので開いているアンドゲー
ト22を通ってフリップフロップ９をセットする。このと
きの経路の遅延時間をD1およびフリップフロップ９の遅
延時間（セット時間）をD2とすると、フレームパルスｃ
に対して遅延時間（D1＋D2）でフリップフロップ９がセ
ットされる。また時刻T5でフレーム同期パタンが検出さ
れると、検出パルスはフリップフロップ９をリセットす
る。このときフリップフロップ９がリセットされるまで
の遅延時間D3は遅延回路21の遅延時間とフリップフロッ
プ９の応答速度で決まる。
時刻T5に正しい同期位置があり、受信側でのフレームパ
ルスｃは時刻T3で発生した場合について示してある。時
刻T3で発生したフレームパルスｃはフレームパタン検出
回路４の出力が「０」であるので開いているアンドゲー
ト22を通ってフリップフロップ９をセットする。このと
きの経路の遅延時間をD1およびフリップフロップ９の遅
延時間（セット時間）をD2とすると、フレームパルスｃ
に対して遅延時間（D1＋D2）でフリップフロップ９がセ
ットされる。また時刻T5でフレーム同期パタンが検出さ
れると、検出パルスはフリップフロップ９をリセットす
る。このときフリップフロップ９がリセットされるまで
の遅延時間D3は遅延回路21の遅延時間とフリップフロッ
プ９の応答速度で決まる。
このときに、遅延時間（D1＋D2）と遅延時間D3とが等し
くなるように遅延回路21を選べばフリップフロップ９の
出力パルスｅはクロックパルス周期の整数倍でフレーム
パルス発生回路７の出力するフレームパルスｃとフレー
ムパタン検出回路４の検出パルスｂとの時間差に対応す
るクロック数のパルス幅となる。
くなるように遅延回路21を選べばフリップフロップ９の
出力パルスｅはクロックパルス周期の整数倍でフレーム
パルス発生回路７の出力するフレームパルスｃとフレー
ムパタン検出回路４の検出パルスｂとの時間差に対応す
るクロック数のパルス幅となる。
したがって、クロック禁止ゲート10を通過してタイミン
グパルス発生回路11へ加えられるクロックパルスｇはち
ょうど上記時間差に対応するクロック数だけ禁止される
ことになり正確な同期状態となる。
グパルス発生回路11へ加えられるクロックパルスｇはち
ょうど上記時間差に対応するクロック数だけ禁止される
ことになり正確な同期状態となる。
しかし、このような従来例のフレーム同期回路では、ク
ロックパルスの禁止タイミングについては次のフレーム
パルス検出時点までであれば任意の時刻でよく、回路の
遅延時間がクロック周期に比較して大きい場合でも比較
的容易に回路の実現が可能であったが、フレームパタン
検出回路は高速クロックパルスでの動作が要求されてお
り、フレーム同期パタンが長く、フレームパタン検出回
路の回路規模が大きくなった場合にはフレームパタン検
出回路の実現が困難となる欠点があった。
ロックパルスの禁止タイミングについては次のフレーム
パルス検出時点までであれば任意の時刻でよく、回路の
遅延時間がクロック周期に比較して大きい場合でも比較
的容易に回路の実現が可能であったが、フレームパタン
検出回路は高速クロックパルスでの動作が要求されてお
り、フレーム同期パタンが長く、フレームパタン検出回
路の回路規模が大きくなった場合にはフレームパタン検
出回路の実現が困難となる欠点があった。
本発明は上記の欠点を解決するもので、クロック周波数
が高速でフレーム同期パタンが長い場合でもフレームパ
タン検出回路を簡単に実現できるフレーム同期回路を提
供することを目的とする。
が高速でフレーム同期パタンが長い場合でもフレームパ
タン検出回路を簡単に実現できるフレーム同期回路を提
供することを目的とする。
本発明は、受信符号列を２以上の整数ｎ列の符号列に変
換し受信クロックパルスをｎ分周して入力クロックパル
スとして与える直並列変換回路と、この変換されたｎ列
の符号列のフレーム同期パタンをそれぞれ検出する検出
手段と、立上がり時に入力クロックパルスを通過する禁
止手段と、この禁止手段の出力パルスに基づきフレーム
パルスを発生する発生手段と、上記検出されたフレーム
同期パタンと上記発生手段の出力パルスとを比較しその
比較結果を上記禁止手段に与える比較手段と、この比較
手段の比較結果に基づき上記ｎ列の符号列の順番を入替
える入替手段とを備え、上記禁止手段は上記比較手段の
不一致結果により上記入力クロックパルスの通過を禁止
しその一致結果により解除する手段を含むフレーム同期
回路において、上記比較手段は、上記分周されたクロッ
クパルスをクロック入力に入力し他方の一致出力をセッ
ト入力に入力し上記ｎ列の内の互いに異なる一つのフレ
ーム同期パタンと上記発生手段の出力パルスとを比較し
一致出力を上記入替手段に与えるｎ個のパタン一致検出
回路と、このｎ個のパタン一致検出回路の不一致出力の
論理積をとり上記不一致結果として上記フリップフロッ
プおよびこの各パタン一致検出回路のリセット入力に与
えるアンドゲートと、上記各パタン一致検出回路の一致
出力の論理和をとり上記一致結果として上記フリップフ
ロップに与えるオアゲートとを含み、上記パタン一致検
出回路は、他のパタン一致検出回路の一致出力がそのセ
ット入力に入力されることによりその動作を停止する回
路手段を含むことを特徴とする。
換し受信クロックパルスをｎ分周して入力クロックパル
スとして与える直並列変換回路と、この変換されたｎ列
の符号列のフレーム同期パタンをそれぞれ検出する検出
手段と、立上がり時に入力クロックパルスを通過する禁
止手段と、この禁止手段の出力パルスに基づきフレーム
パルスを発生する発生手段と、上記検出されたフレーム
同期パタンと上記発生手段の出力パルスとを比較しその
比較結果を上記禁止手段に与える比較手段と、この比較
手段の比較結果に基づき上記ｎ列の符号列の順番を入替
える入替手段とを備え、上記禁止手段は上記比較手段の
不一致結果により上記入力クロックパルスの通過を禁止
しその一致結果により解除する手段を含むフレーム同期
回路において、上記比較手段は、上記分周されたクロッ
クパルスをクロック入力に入力し他方の一致出力をセッ
ト入力に入力し上記ｎ列の内の互いに異なる一つのフレ
ーム同期パタンと上記発生手段の出力パルスとを比較し
一致出力を上記入替手段に与えるｎ個のパタン一致検出
回路と、このｎ個のパタン一致検出回路の不一致出力の
論理積をとり上記不一致結果として上記フリップフロッ
プおよびこの各パタン一致検出回路のリセット入力に与
えるアンドゲートと、上記各パタン一致検出回路の一致
出力の論理和をとり上記一致結果として上記フリップフ
ロップに与えるオアゲートとを含み、上記パタン一致検
出回路は、他のパタン一致検出回路の一致出力がそのセ
ット入力に入力されることによりその動作を停止する回
路手段を含むことを特徴とする。
また、本発明は、上記禁止手段は、上記比較手段の不一
致結果を入力Ｓに入力し上記比較手段の一致結果を入力
Ｒに入力するセットリセット形のフリップフロップと、
このフリップフロップの出力Ｑの出力パルスを遅延する
遅延回路と、上記入力クロックパルスとこの遅延回路の
反転出力パルスとを入力しその論理積を出力するクロッ
ク禁止ゲートとを含むことができる。
致結果を入力Ｓに入力し上記比較手段の一致結果を入力
Ｒに入力するセットリセット形のフリップフロップと、
このフリップフロップの出力Ｑの出力パルスを遅延する
遅延回路と、上記入力クロックパルスとこの遅延回路の
反転出力パルスとを入力しその論理積を出力するクロッ
ク禁止ゲートとを含むことができる。
直並列変換回路は受信符号列を２以上の整数ｎ列の符号
列に変換し受信クロックパルスをｎ分周して入力クロッ
クパルスとして禁止手段に与える。検出手段はｎ列の符
号列のフレーム同期パタンをそれぞれ検出する。比較手
段は各フレーム同期パタンと発生手段の出力パルスとを
比較しその比較結果を禁止手段に与える。入替手段は比
較手段の比較結果に基づきｎ列の符号列の順番を入替え
る。
列に変換し受信クロックパルスをｎ分周して入力クロッ
クパルスとして禁止手段に与える。検出手段はｎ列の符
号列のフレーム同期パタンをそれぞれ検出する。比較手
段は各フレーム同期パタンと発生手段の出力パルスとを
比較しその比較結果を禁止手段に与える。入替手段は比
較手段の比較結果に基づきｎ列の符号列の順番を入替え
る。
また、フリップフロップは比較手段の不一致結果を入力
Ｓに入力し比較手段の一致結果を入力Ｒに入力し、遅延
回路はこのフリップフロップの出力Ｑの出力パルスを遅
延し、クロック禁止ゲートは入力クロックパルスと遅延
回路の反転出力パルスとを入力しその論理積を出力する
ことにより入力クロックパルスを発生手段に与えること
を比較手段の不一致結果で禁止しその一致結果で解除す
る。
Ｓに入力し比較手段の一致結果を入力Ｒに入力し、遅延
回路はこのフリップフロップの出力Ｑの出力パルスを遅
延し、クロック禁止ゲートは入力クロックパルスと遅延
回路の反転出力パルスとを入力しその論理積を出力する
ことにより入力クロックパルスを発生手段に与えること
を比較手段の不一致結果で禁止しその一致結果で解除す
る。
さらに、ｎ個のパタン一致検出回路はそれぞれ上記分周
されたクロックパルスをクロック入力に入力し他方の一
致出力をセット入力に入力しｎ列の内の互いに異なる一
つのフレーム同期パタンと発生手段の出力パルスとを比
較し一致出力を入替手段に与えるとともに、他のパタン
一致検出回路の一致出力が入力されると一致パルスを発
生しない状態でその機能を停止させる。アンドゲートは
このｎ個のパタン一致検出回路の不一致出力の論理積を
とり上記不一致結果としてフリップフロップおよびこの
各パタン一致検出回路のリセット入力に与え、オアゲー
トは各パタン一致検出回路の一致出力の論理和をとり上
記一致結果としてフリップフロップに与える。
されたクロックパルスをクロック入力に入力し他方の一
致出力をセット入力に入力しｎ列の内の互いに異なる一
つのフレーム同期パタンと発生手段の出力パルスとを比
較し一致出力を入替手段に与えるとともに、他のパタン
一致検出回路の一致出力が入力されると一致パルスを発
生しない状態でその機能を停止させる。アンドゲートは
このｎ個のパタン一致検出回路の不一致出力の論理積を
とり上記不一致結果としてフリップフロップおよびこの
各パタン一致検出回路のリセット入力に与え、オアゲー
トは各パタン一致検出回路の一致出力の論理和をとり上
記一致結果としてフリップフロップに与える。
以上によりクロック周波数が高速でフレーム同期パタン
が長い場合でもフレームパタン検出回路を簡単に実現で
きる。
が長い場合でもフレームパタン検出回路を簡単に実現で
きる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例フレーム同期回路のブロック構成図
である。第１図において、フレーム同期回路は、入力符
号列のフレーム同期パタンを検出する検出手段としてフ
レームパタン検出回路４と、立上がり時に入力クロック
パルスを通過する禁止手段と、この禁止手段の出力パル
スに基づきフレームパルスを発生する発生手段としてタ
イミングパルス発生回路11およびフレームパルス発生回
路７と、上記検出されたフレーム同期パタンとフレーム
パルス発生回路７の出力パルスとを比較する比較手段と
を備え、上記禁止手段は上記比較手段の不一致結果によ
り上記入力クロックパルスの通過を禁止しその一致結果
により解除する手段を含む。
図は本発明一実施例フレーム同期回路のブロック構成図
である。第１図において、フレーム同期回路は、入力符
号列のフレーム同期パタンを検出する検出手段としてフ
レームパタン検出回路４と、立上がり時に入力クロック
パルスを通過する禁止手段と、この禁止手段の出力パル
スに基づきフレームパルスを発生する発生手段としてタ
イミングパルス発生回路11およびフレームパルス発生回
路７と、上記検出されたフレーム同期パタンとフレーム
パルス発生回路７の出力パルスとを比較する比較手段と
を備え、上記禁止手段は上記比較手段の不一致結果によ
り上記入力クロックパルスの通過を禁止しその一致結果
により解除する手段を含む。
ここで本発明の特徴とするところは、受信符号列を２列
の符号列に変換し受信クロックパルスを２分周して上記
入力クロックパルスとして与える直並列変換回路３を備
え、フレームパタン検出回路４は上記２列の符号列のフ
レーム同期パタンをそれぞれ検出する手段を含み、上記
比較手段は各フレーム同期パタンと上記発生手段の出力
パルスとを比較しその比較結果を上記禁止手段に与える
手段を含み、上記比較手段の比較結果に基づき上記ｎ列
の符号列の順番を入替える入替手段としてチャネル入替
回路14を備え、さらに上記比較手段は、上記分周された
クロックパルスをクロック入力に入力し他方の一致出力
をセット入力に入力しｎ列の内の互いに異なる一つのフ
レーム同期パタンとフレームパルス発生回路７の出力パ
ルスとを比較し一致出力をチャネル入替回路14に与える
とともに他方の一致出力によりその機能を停止する２個
のパタン一致検出回路５、６と、パタン一致検出回路
５、６の不一致出力の論理積をとり上記不一致結果とし
てフリップフロップ９およびこの各パタン一致検出回路
５、６のリセット入力に与えるアンドゲート８と、各パ
タン一致検出回路５、６の一致出力の論理和をとり上記
一致結果としてフリップフロップ９に与えるオアゲート
12とを含むことを特徴とする。
の符号列に変換し受信クロックパルスを２分周して上記
入力クロックパルスとして与える直並列変換回路３を備
え、フレームパタン検出回路４は上記２列の符号列のフ
レーム同期パタンをそれぞれ検出する手段を含み、上記
比較手段は各フレーム同期パタンと上記発生手段の出力
パルスとを比較しその比較結果を上記禁止手段に与える
手段を含み、上記比較手段の比較結果に基づき上記ｎ列
の符号列の順番を入替える入替手段としてチャネル入替
回路14を備え、さらに上記比較手段は、上記分周された
クロックパルスをクロック入力に入力し他方の一致出力
をセット入力に入力しｎ列の内の互いに異なる一つのフ
レーム同期パタンとフレームパルス発生回路７の出力パ
ルスとを比較し一致出力をチャネル入替回路14に与える
とともに他方の一致出力によりその機能を停止する２個
のパタン一致検出回路５、６と、パタン一致検出回路
５、６の不一致出力の論理積をとり上記不一致結果とし
てフリップフロップ９およびこの各パタン一致検出回路
５、６のリセット入力に与えるアンドゲート８と、各パ
タン一致検出回路５、６の一致出力の論理和をとり上記
一致結果としてフリップフロップ９に与えるオアゲート
12とを含むことを特徴とする。
また、上記禁止手段は、上記比較手段の不一致結果を入
力Ｓに入力し上記比較手段の一致結果を入力Ｒに入力す
るセットリセット形のフリップフロップ９と、このフリ
ップフロップ９の出力Ｑの出力パルスを遅延する遅延回
路13と、入力クロックパルスと遅延回路13の反転出力パ
ルスとを入力しその論理積を出力するクロック禁止ゲー
ト10とを含む。
力Ｓに入力し上記比較手段の一致結果を入力Ｒに入力す
るセットリセット形のフリップフロップ９と、このフリ
ップフロップ９の出力Ｑの出力パルスを遅延する遅延回
路13と、入力クロックパルスと遅延回路13の反転出力パ
ルスとを入力しその論理積を出力するクロック禁止ゲー
ト10とを含む。
このような構成のフレーム同期回路の動作について説明
する。第２図は本発明のフレーム同期回路の受信パルス
のフレームフォーマットである。第３図は本発明のフレ
ーム同期回路の検出されるフレームパタンを示す図であ
る。第４図は本発明のフレーム同期回路のパタン一致検
出回路のブロック構成図である。
する。第２図は本発明のフレーム同期回路の受信パルス
のフレームフォーマットである。第３図は本発明のフレ
ーム同期回路の検出されるフレームパタンを示す図であ
る。第４図は本発明のフレーム同期回路のパタン一致検
出回路のブロック構成図である。
第１図は、直並列変換を1:2で行った場合を示してい
る。第１図において、受信符号列はデータ入力端子１へ
加えられ、直並列変換回路３に入力される。一方、受信
クロックパルスはクロック入力端子２に加えられ、直並
列変換回路３に入力される。直並列変換回路３は、受信
符号列を２列に直並列変換し、また、入力クロックパル
スも２分周する。分周クロックパルスはタイミングパル
ス発生回路11に入力され、各種のタイミングパルスを発
生しタイミングパルス出力端子17に出力する。この出力
信号に基づきフレームパルス発生回路７はフレームパル
スｃを作成する。また、フレームパタン検出回路４は直
並列変換回路３の出力信号を入力し、フレーム同期パタ
ンの検出を行う。
る。第１図において、受信符号列はデータ入力端子１へ
加えられ、直並列変換回路３に入力される。一方、受信
クロックパルスはクロック入力端子２に加えられ、直並
列変換回路３に入力される。直並列変換回路３は、受信
符号列を２列に直並列変換し、また、入力クロックパル
スも２分周する。分周クロックパルスはタイミングパル
ス発生回路11に入力され、各種のタイミングパルスを発
生しタイミングパルス出力端子17に出力する。この出力
信号に基づきフレームパルス発生回路７はフレームパル
スｃを作成する。また、フレームパタン検出回路４は直
並列変換回路３の出力信号を入力し、フレーム同期パタ
ンの検出を行う。
ここで、一般にｎ列に直並列変換された出力符号列は、
直並列変換回路３の分周カウンタの初期状態によってｎ
通り存在することになる。フレームパタン検出回路４
は、このｎ種類のフレーム同期パタンすべてを検出する
ことにより直並列変換後の符号列中のフレーム同期パル
スの位置および直並列変換回路３の分周カウンタの状態
を知ることができる。フレームパタン検出回路４は、ｎ
本のシフトレジスタとアンド回路などとによって実現が
できる。本実施例の場合にはｎは２である。第２図にお
いて、１フレームは８ビットから構成され、フレーム同
期パルスはフレームの先頭に２ビット配置されている。
残りの６ビットが情報伝送用のビットである。このフレ
ームを上述の直並列変換回路３に入力した場合に、出力
符号列は２種類存在し、したがってフレーム同期パタン
も第３図に示されるような２種類が存在する。
直並列変換回路３の分周カウンタの初期状態によってｎ
通り存在することになる。フレームパタン検出回路４
は、このｎ種類のフレーム同期パタンすべてを検出する
ことにより直並列変換後の符号列中のフレーム同期パル
スの位置および直並列変換回路３の分周カウンタの状態
を知ることができる。フレームパタン検出回路４は、ｎ
本のシフトレジスタとアンド回路などとによって実現が
できる。本実施例の場合にはｎは２である。第２図にお
いて、１フレームは８ビットから構成され、フレーム同
期パルスはフレームの先頭に２ビット配置されている。
残りの６ビットが情報伝送用のビットである。このフレ
ームを上述の直並列変換回路３に入力した場合に、出力
符号列は２種類存在し、したがってフレーム同期パタン
も第３図に示されるような２種類が存在する。
フレームパタン検出回路４で検出された２種類のフレー
ム同期パタンはフレームパルス発生回路７で発生される
フレームパルスと共にパタン一致検出回路５、６にそれ
ぞれ入力される。パタン一致検出回路５、６は、フレー
ムパルス発生回路７からのフレームパルス出力時刻にフ
レームパタン検出回路４でフレーム同期パタンを検出し
なかったとき不一致パルスを出力する。また、フレーム
パタン検出回路４でフレーム同期パタンが検出されると
直ちに一致パルスを出力する。また、一方のパタン一致
検出回路が一致パタンを出力すると他方のパタン一致検
出回路の機能を一致パルスを発生しない状態で停止させ
る。このような機能はたとえば第４図に示すような回路
で実現が可能である。また、パタン一致検出回路５、６
の両方が不一致パルスを発生するとアンドゲート８によ
りパタン一致検出回路５、６はリセットされ、機能停止
は解除される。また、同時にフリップフロップ９がセッ
トされ、クロック禁止ゲート10により、タイミングパル
ス発生回路11へのクロックパルスの入力が禁止される。
また、パタン一致検出回路のどちらか一方で一致パタン
が発生されると他方のパタン一致検出回路の機能を停止
させるとともにオアゲート12を通りフリップフロップ９
がリセットされ、タイミングパルス発生回路11へのクロ
ック入力禁止が解除される。遅延回路13は、入力クロッ
ク信号との位相を調節する。
ム同期パタンはフレームパルス発生回路７で発生される
フレームパルスと共にパタン一致検出回路５、６にそれ
ぞれ入力される。パタン一致検出回路５、６は、フレー
ムパルス発生回路７からのフレームパルス出力時刻にフ
レームパタン検出回路４でフレーム同期パタンを検出し
なかったとき不一致パルスを出力する。また、フレーム
パタン検出回路４でフレーム同期パタンが検出されると
直ちに一致パルスを出力する。また、一方のパタン一致
検出回路が一致パタンを出力すると他方のパタン一致検
出回路の機能を一致パルスを発生しない状態で停止させ
る。このような機能はたとえば第４図に示すような回路
で実現が可能である。また、パタン一致検出回路５、６
の両方が不一致パルスを発生するとアンドゲート８によ
りパタン一致検出回路５、６はリセットされ、機能停止
は解除される。また、同時にフリップフロップ９がセッ
トされ、クロック禁止ゲート10により、タイミングパル
ス発生回路11へのクロックパルスの入力が禁止される。
また、パタン一致検出回路のどちらか一方で一致パタン
が発生されると他方のパタン一致検出回路の機能を停止
させるとともにオアゲート12を通りフリップフロップ９
がリセットされ、タイミングパルス発生回路11へのクロ
ック入力禁止が解除される。遅延回路13は、入力クロッ
ク信号との位相を調節する。
すなわち、同期復帰動作中はパタン一致検出回路５、６
の両方でパタン検出動作を行い、どちらか一方でフレー
ム同期パタンを検出した後は、その検出したパタン検出
回路のみでパタン検出を行う。また、フレームパルス発
生回路７のフレームパタン発生時刻に入力符号列でフレ
ーム同期パタンが検出できなかった場合には、タイミン
グパルス発生回路11へのクロックパルスの供給を停止
し、その後入力符号列においてフレーム同期パタンが検
出されると停止を解除することにより、フレームパルス
発生回路７のフレームパルス出力時刻と入力符号列のフ
レームパタン検出時刻との時間差だけクロックパルスの
供給を停止し、フレーム同期を確立することが可能とな
る。
の両方でパタン検出動作を行い、どちらか一方でフレー
ム同期パタンを検出した後は、その検出したパタン検出
回路のみでパタン検出を行う。また、フレームパルス発
生回路７のフレームパタン発生時刻に入力符号列でフレ
ーム同期パタンが検出できなかった場合には、タイミン
グパルス発生回路11へのクロックパルスの供給を停止
し、その後入力符号列においてフレーム同期パタンが検
出されると停止を解除することにより、フレームパルス
発生回路７のフレームパルス出力時刻と入力符号列のフ
レームパタン検出時刻との時間差だけクロックパルスの
供給を停止し、フレーム同期を確立することが可能とな
る。
一方、パタン一致検出回路５、６のどちらかで一致パタ
ンを検出したかの情報により、チャネル入替回路14でデ
ータ列の入替えを行いデータ出力端子15、16からは直並
列変換回路３の分周カウンタの初期状態によらず常に同
じ順序でデータ列が出力される。
ンを検出したかの情報により、チャネル入替回路14でデ
ータ列の入替えを行いデータ出力端子15、16からは直並
列変換回路３の分周カウンタの初期状態によらず常に同
じ順序でデータ列が出力される。
このような動作を行うことにより、回路動作速度を第５
図に示す回路の1/2に低下させたにもかかわらず、同等
のフレーム同期動作を行わせることが可能となる。
図に示す回路の1/2に低下させたにもかかわらず、同等
のフレーム同期動作を行わせることが可能となる。
本実施例では直並列変換は1:2としたが、1:nの場合も同
様な回路が実現可能である。この場合はフレームパタン
検出回路では、ｎ種類のフレーム同期パタンが検出さ
れ、パタン一致検出回路はｎ個必要となる。
様な回路が実現可能である。この場合はフレームパタン
検出回路では、ｎ種類のフレーム同期パタンが検出さ
れ、パタン一致検出回路はｎ個必要となる。
以上説明したように、本発明は、クロック周波数が高速
でフレーム同期パタンが長い場合でもフレームパタン検
出回路を簡単に実現ができる優れた効果がある。
でフレーム同期パタンが長い場合でもフレームパタン検
出回路を簡単に実現ができる優れた効果がある。
第１図は本発明一実施例フレーム同期回路のブロック構
成図。 第２図は本発明のフレーム同期回路のフレームフォーマ
ット。 第３図は本発明のフレーム同期回路の検出されるフレー
ムパタンを示す図。 第４図は本発明のフレーム同期回路のパタン一致検出回
路のブロック構成図。 第５図は従来例のフレーム同期回路のブロック構成図。 第６図は従来例のフレーム同期回路の各部分の信号波形
のタイムチャート。 １……データ入力端子、２……クロック入力端子、３…
…直並列変換回路、４……フレームパタン検出回路、
５、６……パタン一致検出回路、７……フレームパルス
発生回路、８……アンドゲート、９……セットリセット
形のフリップフロップ、10……クロック禁止ゲート、11
……タイミングパルス発生回路、12……オアゲート、1
3、21……遅延回路、14……チャネル入替回路、15、16
……データ出力端子、17……タイミングパルス出力端
子、ａ、ｇ……クロックパルス、ｂ……検出パルス、ｃ
……フレームパルス、ｄ、ｅ、ｆ……出力パルス。
成図。 第２図は本発明のフレーム同期回路のフレームフォーマ
ット。 第３図は本発明のフレーム同期回路の検出されるフレー
ムパタンを示す図。 第４図は本発明のフレーム同期回路のパタン一致検出回
路のブロック構成図。 第５図は従来例のフレーム同期回路のブロック構成図。 第６図は従来例のフレーム同期回路の各部分の信号波形
のタイムチャート。 １……データ入力端子、２……クロック入力端子、３…
…直並列変換回路、４……フレームパタン検出回路、
５、６……パタン一致検出回路、７……フレームパルス
発生回路、８……アンドゲート、９……セットリセット
形のフリップフロップ、10……クロック禁止ゲート、11
……タイミングパルス発生回路、12……オアゲート、1
3、21……遅延回路、14……チャネル入替回路、15、16
……データ出力端子、17……タイミングパルス出力端
子、ａ、ｇ……クロックパルス、ｂ……検出パルス、ｃ
……フレームパルス、ｄ、ｅ、ｆ……出力パルス。
Claims (2)
- 【請求項１】受信符号列を２以上の整数ｎ列の符号列に
変換し受信クロックパルスをｎ分周して入力クロックパ
ルスとして与える直並列変換回路と、 この変換されたｎ列の符号列のフレーム同期パタンをそ
れぞれ検出する検出手段と、 立上がり時に入力クロックパルスを通過する禁止手段
と、 この禁止手段の出力パルスに基づきフレームパルスを発
生する発生手段と、 上記検出されたフレーム同期パタンと上記発生手段の出
力パルスとを比較しその比較結果を上記禁止手段に与え
る比較手段と、 この比較手段の比較結果に基づき上記ｎ列の符号列の順
番を入替える入替手段と を備え、 上記禁止手段は上記比較手段の不一致結果により上記入
力クロックパルスの通過を禁止しその一致結果により解
除する手段を含む フレーム同期回路において、 上記比較手段は、上記分周されたクロックパルスをクロ
ック入力に入力し他方の一致出力をセット入力に入力し
上記ｎ列の内の互いに異なる一つのフレーム同期パタン
と上記発生手段の出力パルスとを比較し一致出力を上記
入替手段に与えるｎ個のパタン一致検出回路と、このｎ
個のパタン一致検出回路の不一致出力の論理積をとり上
記不一致結果として上記フリップフロップおよびこの各
パタン一致検出回路のリセット入力に与えるアンドゲー
トと、上記各パタン一致検出回路の一致出力の論理和を
とり上記一致結果として上記フリップフロップに与える
オアゲートとを含み、 上記パタン一致検出回路は、他のパタン一致検出回路の
一致出力がそのセット入力に入力されることによりその
動作を停止する回路手段を含む ことを特徴とするフレーム同期回路。 - 【請求項２】上記禁止手段は、上記比較手段の不一致結
果を入力Ｓに入力し上記比較手段の一致結果を入力Ｒに
入力するセットリセット形のフリップフロップと、この
フリップフロップの出力Ｑの出力パルスを遅延する遅延
回路と、上記入力クロックパルスとこの遅延回路の反転
出力パルスとを入力しその論理積を出力するクロック禁
止ゲートとを含む請求項１記載のフレーム同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197559A JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
| EP91112423A EP0468479B1 (en) | 1990-07-25 | 1991-07-24 | Frame synchronization circuit comprising a series-to-parallel converter |
| DE69113905T DE69113905T2 (de) | 1990-07-25 | 1991-07-24 | Rahmensynchronisierungseinrichtung mit einem seriell-zu-parallel-Umsetzer. |
| US07/735,732 US5313500A (en) | 1990-07-25 | 1991-07-25 | Frame synchronization circuit comprising a series-to-parallel converter |
| AU81337/91A AU636993B2 (en) | 1990-07-25 | 1991-07-25 | Frame sycnhronization circuit comprising a series-to-parallel converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197559A JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483435A JPH0483435A (ja) | 1992-03-17 |
| JPH0748725B2 true JPH0748725B2 (ja) | 1995-05-24 |
Family
ID=16376512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197559A Expired - Lifetime JPH0748725B2 (ja) | 1990-07-25 | 1990-07-25 | フレーム同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5313500A (ja) |
| EP (1) | EP0468479B1 (ja) |
| JP (1) | JPH0748725B2 (ja) |
| AU (1) | AU636993B2 (ja) |
| DE (1) | DE69113905T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732759B2 (ja) * | 1992-07-15 | 1998-03-30 | 沖電気工業株式会社 | フレーム同期制御方式 |
| US5526297A (en) * | 1994-07-29 | 1996-06-11 | Comsat Corporation | Random unique word detection method and apparatus |
| KR0133423B1 (ko) * | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
| JP2817660B2 (ja) * | 1995-03-30 | 1998-10-30 | 日本電気株式会社 | 同期回路 |
| KR0154852B1 (ko) * | 1995-10-25 | 1998-11-16 | 김광호 | 프레임 동기신호 검출장치 |
| JP3441589B2 (ja) * | 1996-02-29 | 2003-09-02 | シャープ株式会社 | 同期検出復調回路 |
| JPH1174878A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | デジタルデータ伝送システム |
| JP2001156761A (ja) * | 1999-11-29 | 2001-06-08 | Ando Electric Co Ltd | パターン同期回路 |
| US20020184412A1 (en) * | 2001-06-02 | 2002-12-05 | Stevens James Ray | System and method for locating and aligning to framing bits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012856B1 (ja) * | 1969-11-27 | 1975-05-15 | ||
| FR2377729A1 (fr) * | 1977-01-14 | 1978-08-11 | Thomson Csf | Dispositif de decodage de signaux numeriques, et systeme comportant un tel dispositif |
| US4404542A (en) * | 1980-12-05 | 1983-09-13 | Rca Corporation | Digital sequence detector |
| DE3438369A1 (de) * | 1984-10-19 | 1986-04-24 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Digitales nachrichtenuebertragungssystem |
| NZ220548A (en) * | 1986-06-18 | 1990-05-28 | Fujitsu Ltd | Tdm frame synchronising circuit |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| US4879731A (en) * | 1988-08-24 | 1989-11-07 | Ampex Corporation | Apparatus and method for sync detection in digital data |
| JPH0216825A (ja) * | 1988-07-05 | 1990-01-19 | Sumitomo Electric Ind Ltd | フレーム同期装置 |
| JPH02239735A (ja) * | 1989-03-13 | 1990-09-21 | Fujitsu Ltd | パラレル同期方式 |
| US5058141A (en) * | 1990-03-01 | 1991-10-15 | Ag Communication Systems Corporation | Single circuit for detecting a frame synchronization pattern and generating control signals |
-
1990
- 1990-07-25 JP JP2197559A patent/JPH0748725B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-24 DE DE69113905T patent/DE69113905T2/de not_active Expired - Lifetime
- 1991-07-24 EP EP91112423A patent/EP0468479B1/en not_active Expired - Lifetime
- 1991-07-25 AU AU81337/91A patent/AU636993B2/en not_active Expired
- 1991-07-25 US US07/735,732 patent/US5313500A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69113905D1 (de) | 1995-11-23 |
| JPH0483435A (ja) | 1992-03-17 |
| DE69113905T2 (de) | 1996-04-25 |
| EP0468479A2 (en) | 1992-01-29 |
| EP0468479B1 (en) | 1995-10-18 |
| AU636993B2 (en) | 1993-05-13 |
| EP0468479A3 (en) | 1992-07-08 |
| AU8133791A (en) | 1992-01-30 |
| US5313500A (en) | 1994-05-17 |
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Legal Events
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